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JP5944285B2 - 半導体装置およびその製造方法 - Google Patents

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JP5944285B2 JP2012204838A JP2012204838A JP5944285B2 JP 5944285 B2 JP5944285 B2 JP 5944285B2 JP 2012204838 A JP2012204838 A JP 2012204838A JP 2012204838 A JP2012204838 A JP 2012204838A JP 5944285 B2 JP5944285 B2 JP 5944285B2
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正成 盛一
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Description

本発明は、半導体装置およびその製造方法に関し、例えば、ＭＩＳＦＥＴを備えた半導体装置およびその製造方法に好適に利用できるものである。
半導体基板上にゲート絶縁膜を介してゲート電極を形成し、基板にソース・ドレイン領域を形成することにより、ＭＩＳＦＥＴが形成される。
また、半導体基板上にソース・ドレイン用のエピタキシャル層を成長させてＭＩＳＦＥＴを形成する技術がある。
特開平１０−２４２４６４号公報（特許文献１）には、ソース、ドレイン拡散層となる領域を、選択Ｓｉ成長によりせり上げる技術が記載されている。
特開平１０−２４２４６４号公報
半導体基板上にエピタキシャル層を選択的に成長させてＭＩＳＦＥＴを形成する半導体装置においても、できるだけ性能を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の側壁上から半導体基板上にかけて延在する第１側壁絶縁膜と、第１側壁絶縁膜から露出する部分の半導体基板上に形成された第１エピタキシャル半導体層とを含むＭＩＳＦＥＴを有している。そして、第１エピタキシャル半導体層の一部が、半導体基板上に延在する部分の第１側壁絶縁膜上に位置している。
また、一実施の形態によれば、半導体基板上にゲート絶縁膜を介してゲート電極を形成した後、第１絶縁膜および第１絶縁膜上の第２絶縁膜を有する積層膜を形成してからこの積層膜をエッチバックすることで、ゲート電極の側壁上に第１サイドウォールスペーサを形成する。それから、第１サイドウォールスペーサを構成する第２絶縁膜を除去してから、第１絶縁膜から露出する部分の半導体基板上に、第１半導体層をエピタキシャル成長させる。この際、エピタキシャル成長した第１半導体層の一部が第１絶縁膜上に乗り上げる。その後、第１半導体層上に、金属と第１半導体層との反応層を形成する。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置の要部断面図である。 実施の形態１の半導体装置の製造工程を示す工程フロー図である。 実施の形態１の半導体装置の製造工程を示す工程フロー図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 第１検討例の半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２４に続く半導体装置の製造工程中の要部断面図である。 第２検討例の半導体装置の製造工程中の要部断面図である。 実施の形態２の半導体装置の製造工程中の要部断面図である。 図２７に続く半導体装置の製造工程中の要部断面図である。 図２８に続く半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 図３０に続く半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 図３２に続く半導体装置の製造工程中の要部断面図である。 図３３に続く半導体装置の製造工程中の要部断面図である。 図３４に続く半導体装置の製造工程中の要部断面図である。 図３５に続く半導体装置の製造工程中の要部断面図である。 図３６に続く半導体装置の製造工程中の要部断面図である。 図３７に続く半導体装置の製造工程中の要部断面図である。 図３８に続く半導体装置の製造工程中の要部断面図である。 図３９に続く半導体装置の製造工程中の要部断面図である。 図４０に続く半導体装置の製造工程中の要部断面図である。 実施の形態３の変形例の半導体装置の製造工程中の要部断面図である。 図４２に続く半導体装置の製造工程中の要部断面図である。 図４３に続く半導体装置の製造工程中の要部断面図である。 図４４に続く半導体装置の製造工程中の要部断面図である。 図４５に続く半導体装置の製造工程中の要部断面図である。 実施の形態４の変形例の半導体装置の製造工程中の要部断面図である。 図４７に続く半導体装置の製造工程中の要部断面図である。 図４８に続く半導体装置の製造工程中の要部断面図である。 図４９に続く半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態の半導体装置を、図面を参照して説明する。図１は、本実施の形態の半導体装置の要部断面図である。
図１に示されるように、本実施の形態の半導体装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置である。
半導体装置を構成する半導体基板ＳＵＢには、ＭＩＳＦＥＴが複数形成されており、図１には、それらを代表して、２つのｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）Ｑｎが図示されている。なお、図１では、ソース・ドレイン領域（ｎ＋型半導体領域ＳＤおよびｎ＋型半導体領域ＳＤ上の半導体層ＥＰ１）を共有してゲート長方向に２つのｎチャネル型ＭＩＳＦＥＴＱｎ（のゲート電極ＧＥ）が隣り合っている場合について、図示してある。
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板ＳＵＢは、絶縁体からなる素子分離領域ＳＴによって規定されて互いに電気的に分離された活性領域を有しており、この半導体基板ＳＵＢの活性領域にｐ型ウエルＰＷが形成されている。ｐ型ウエルＰＷの表面上には、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する絶縁膜ＧＩを介して、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥが形成されている。
ゲート電極ＧＥは、導電膜により形成されているが、本実施の形態では、多結晶シリコン膜（ポリシリコン膜、ドープトポリシリコン膜）のようなシリコン膜ＰＳからなる。シリコン膜ＰＳは、好ましくは、不純物が導入されて低抵抗とされている。
ｐ型ウエルＰＷには、ｎチャネル型ＭＩＳＦＥＴＱｎのＬＤＤ（Lightly doped Drain）構造のソースおよびドレイン領域として、ｎ−型半導体領域（エクステンション領域、ソース・ドレインエクステンション領域、ＬＤＤ領域）ＥＸとそれよりも高不純物濃度のｎ＋型半導体領域（ソース・ドレイン領域）ＳＤとが形成されている。ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも接合深さが深くかつ不純物濃度が高い。
ｎ＋型半導体領域ＳＤ上に、エピタキシャル層（エピタキシャル成長層）である半導体層ＥＰ１が形成されている。また、ゲート電極ＧＥを構成するシリコン膜ＰＳの上部に、エピタキシャル層（エピタキシャル成長層）である半導体層ＥＰ２が形成されている。半導体層ＥＰ１，ＥＰ２は、同工程（同じエピタキシャル成長工程）で形成されたエピタキシャル層であり、半導体層ＥＰ１と半導体層ＥＰ２とは同種の半導体材料により形成されている。半導体層ＥＰ１は、例えばＳｉ（シリコン）層であるが、半導体層ＥＰ１がＳｉ（シリコン）層の場合は、半導体層ＥＰ２もＳｉ（シリコン）層である。
半導体層ＥＰ１，ＥＰ２として、Ｓｉ（シリコン）層以外の半導体層を適用することも可能である。例えば、半導体層ＥＰ１をＳｉＧｅ（シリコンゲルマニウム）層とした場合は、半導体層ＥＰ２もＳｉＧｅ（シリコンゲルマニウム）層であり、また、半導体層ＥＰ１をＧｅ（ゲルマニウム）層とした場合は、半導体層ＥＰ２もＧｅ（ゲルマニウム）層である。
半導体層ＥＰ１は、単結晶からなる半導体基板ＳＵＢ（具体的にはｎ＋型半導体領域ＳＤとなっている部分の半導体基板ＳＵＢ）上に成長するため、単結晶層である。一方、半導体層ＥＰ２は、単結晶層となるか、あるいは、多結晶（多結晶シリコン）からなるゲート電極ＧＥ上に成長することを反映して、多結晶となる場合もある。
半導体層ＥＰ１は、その半導体層ＥＰ１の下方のｎ＋型半導体領域ＳＤとともに、ｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用の半導体領域として機能するため、不純物（ここではｎ型不純物）が導入されて低抵抗化されている。すなわち、半導体層ＥＰ１は、ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤと同じ導電型（ここではｎ型）で、かつ、ｎ−型半導体領域ＥＸよりも不純物濃度が高い。また、半導体層ＥＰ２についても、不純物（シリコン膜ＰＳに導入された不純物と同じ導電型の不純物）が導入されて低抵抗化されている。
ゲート電極ＧＥの側壁上には、側壁絶縁膜として絶縁膜（側壁絶縁膜）ＩＬ１が形成されている。この絶縁膜ＩＬ１は、ゲート電極ＧＥの側壁（側面）上から半導体基板ＳＵＢの表面上にわたって連続的に形成されている。但し、絶縁膜ＩＬ１は、ゲート電極ＧＥの上面上には形成されておらず、また、半導体基板ＳＵＢの表面全体に形成されているのではなく、半導体基板ＳＵＢの表面において、ゲート電極ＧＥの側壁から所定の距離（後述の長さＴ１２に相当する距離）以内の領域に形成されている。絶縁膜ＩＬ１は、半導体基板ＳＵＢ上からゲート電極ＧＥの側壁上にかけてほぼ一様（均一）の厚みで延在している。つまり、絶縁膜ＩＬ１は、ゲート電極ＧＥの側壁上から半導体基板ＳＵＢ上にかけて延在しており、ゲート電極ＧＥの側壁上にゲート電極ＧＥの側壁に沿って延在する部分と、半導体基板ＳＵＢの主面上に半導体基板ＳＵＢの主面に沿って所定の距離（後述の長さＴ１２に相当する距離）だけ延在する部分とを有している。
ｐ型ウエルＰＷにおいて、ｎ−型半導体領域ＥＸは、半導体基板ＳＵＢ上に延在する部分の絶縁膜ＩＬ１の下に形成されている。ｎ−型半導体領域ＥＸは、ゲート電極ＧＥに自己整合して形成されるが、製造工程中の熱処理によりｎ−型半導体領域ＥＸの不純物が横方向（ゲート長方向）にも拡散した場合は、ｎ−型半導体領域ＥＸの一部がゲート電極ＧＥにオーバーラップする。すなわち、ｎ−型半導体領域ＥＸの一部とゲート電極ＧＥの一部とが、平面視で重なる。
ｐ型ウエルＰＷにおいて、ｎ＋型半導体領域ＳＤは、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域からｎ−型半導体領域ＥＸの分だけ離間した位置に、ｎ−型半導体領域ＥＸに接する（隣接する）ように形成されている。すなわち、ｎ−型半導体領域ＥＸは、ｎ＋型半導体領域ＳＤとチャネル領域との間に形成されている。なお、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域は、ゲート電極ＧＥの直下の基板領域（ゲート電極ＧＥの直下の絶縁膜ＧＩに隣接する（半導体基板ＳＵＢの厚み方向に隣接する）部分の半導体基板ＳＵＢ）に形成される。
ｎ−型半導体領域ＥＸは、ほぼ全体が絶縁膜ＩＬ１で覆われており、絶縁膜ＩＬ１から露出されていない。一方、ｎ＋型半導体領域ＳＤは、少なくとも一部が、絶縁膜ＩＬ１で覆われておらず（すなわち平面視で絶縁膜ＩＬ１に重なっておらず）、絶縁膜ＩＬ１から露出された露出面を有しており、その露出面上に半導体層ＥＰ１がエピタキシャル成長されている。
ｎ＋型半導体領域ＳＤは、半導体基板ＳＵＢ上に延在する部分の絶縁膜ＩＬ１の端部に自己整合して形成されるが、製造工程中の熱処理により不純物が横方向（ゲート長方向）にも拡散した場合は、ｎ＋型半導体領域ＳＤの一部が、半導体基板ＳＵＢ上に延在する部分の絶縁膜ＩＬ１にオーバーラップする。すなわち、ｎ＋型半導体領域ＳＤの一部と絶縁膜ＩＬ１の一部とが、平面視で重なる。
半導体層ＥＰ１は、絶縁膜ＩＬ１で覆われていない部分の半導体基板ＳＵＢの露出表面上（ここではｎ＋型半導体領域ＳＤの露出面上）に形成されているが、半導体層ＥＰ１のエピタキシャル成長時に横方向（ｎチャネル型ＭＩＳＦＥＴＱｎのゲート長方向に平行な方向）にも成長したことにより、半導体層ＥＰ１は一部が絶縁膜ＩＬ１上に乗り上げている。すなわち、ゲート長方向（ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥのゲート長方向）において、半導体層ＥＰ１の端部（ゲート電極ＧＥに対向する側の端部）が絶縁膜ＩＬ１上に乗り上げている（位置している）。別の言い方をすると、半導体層ＥＰ１は、絶縁膜ＩＬ１で覆われずに露出されたｎ＋型半導体領域ＳＤの上面上に形成されるとともに、一部（半導体層ＥＰ１の一部）が絶縁膜ＩＬ１上に延在した状態となっている。つまり、絶縁膜ＩＬ１で覆われずに露出されたｎ＋型半導体領域ＳＤの上面は、全体が半導体層ＥＰ１に接しているが、この半導体層ＥＰ１は、一部が絶縁膜ＩＬ上に位置して絶縁膜ＩＬ１に接している。
また、ｎ＋型半導体領域ＳＤが素子分離領域ＳＴに隣接している場合は、半導体層ＥＰ１は、絶縁膜ＩＬ１で覆われずに露出されたｎ＋型半導体領域ＳＤの上面上に形成されるとともに、一部が絶縁膜ＩＬ１上に乗り上げ、他の一部が素子分離領域ＳＴ上に乗り上げた状態となっている。すなわち、ゲート長方向（ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥのゲート長方向）において、半導体層ＥＰ１の一方の端部（ゲート電極ＧＥに対向する側の端部）が絶縁膜ＩＬ１上に乗り上げ（位置し）、他方の端部が素子分離領域ＳＴ上に乗り上げた（位置した）状態となっている。
半導体層ＥＰ１は、ｎ＋型半導体領域ＳＤに隣接（半導体基板ＳＵＢの厚み方向に隣接）し、ｎ＋型半導体領域ＳＤはｎ−型半導体領域ＥＸに隣接（ゲート電極ＧＥのゲート長方向に隣接）し、ｎ−型半導体領域ＥＸはｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域に隣接（ゲート電極ＧＥのゲート長方向に隣接、すなわちチャネル長方向に隣接）している。そして、ｎ＋型半導体領域ＳＤとチャネル領域との間にｎ−型半導体領域ＥＸが介在し、半導体層ＥＰ１とｎ−型半導体領域ＥＸとの間にｎ＋型半導体領域ＳＤが介在している。チャネル領域に隣接するｎ−型半導体領域ＥＸは、ｎ＋型半導体領域ＳＤおよび半導体層ＥＰ１よりも低不純物濃度であるため、ｎ−型半導体領域ＥＸとそれに接するｎ＋型半導体領域ＳＤとそれに接する半導体層ＥＰ１とは、ｎチャネル型ＭＩＳＦＥＴＱｎのＬＤＤ（Lightly doped Drain）構造を有するソースまたはドレイン用の半導体領域として機能する。
半導体層ＥＰ１，ＥＰ２の表面（上面）には、金属と半導体層ＥＰ１，ＥＰ２を構成する元素との化合物層（反応層）である金属化合物層、ここでは金属シリサイド層ＭＳが形成されている。半導体層ＥＰ１，ＥＰ２がシリコン（Ｓｉ）層の場合は、半導体層ＥＰ１，ＥＰ２の表面（上面）に金属シリサイド層ＭＳが形成されるが、半導体層ＥＰ１，ＥＰ２がＳｉＧｅ（シリコンゲルマニウム）層の場合は、金属シリサイド層ＭＳの代わりに、金属シリコンジャーマナイド層が形成される。また、半導体層ＥＰ１，ＥＰ２がＧｅ（ゲルマニウム）層の場合は、金属シリサイド層ＭＳの代わりに、金属ジャーマナイド層が形成される。
ゲート電極ＧＥの側壁上には、絶縁膜ＩＬ１を介して、絶縁膜からなるサイドウォールスペーサ（側壁絶縁膜）ＳＷ２が形成されている。
サイドウォールスペーサＳＷ２は、ゲート電極ＧＥ（の側壁）には接しておらず、サイドウォールスペーサＳＷ２とゲート電極ＧＥ（の側壁）との間には、絶縁膜ＩＬ１が介在している。また、サイドウォールスペーサＳＷ２は、半導体基板ＳＵＢの基板領域（Ｓｉ基板領域）には接しておらず、サイドウォールスペーサＳＷ２と半導体基板ＳＵＢとの間には、絶縁膜ＩＬ１が介在している。半導体層ＥＰ１の形成後にサイドウォールスペーサＳＷ２が形成されており、好ましくは、半導体層ＥＰ１上にサイドウォールスペーサＳＷ２の一部が乗り上げている。
ゲート電極ＧＥの側壁上に形成されている絶縁膜ＩＬ１およびサイドウォールスペーサＳＷ２の合計の厚み（寸法）Ｔ１１は、半導体基板ＳＵＢ上に延在する部分の絶縁膜ＩＬ１の長さ（寸法、距離）Ｔ１２よりも小さい（すなわちＴ１１＜Ｔ１２）。ここで、ゲート電極ＧＥの側壁上に形成されている絶縁膜ＩＬ１およびサイドウォールスペーサＳＷ２の合計の厚み（寸法）Ｔ１１は、ゲート長方向（そのサイドウォールスペーサＳＷ２が側壁に形成されているゲート電極ＧＥのゲート長方向に対応）に沿った方向の厚み（寸法）に対応している。また、半導体基板ＳＵＢ上に延在する部分の絶縁膜ＩＬ１の長さ（寸法、距離）Ｔ１２は、ゲート長方向（その絶縁膜ＩＬ１が側壁に形成されているゲート電極ＧＥのゲート長方向に対応）に沿った方向の長さ（寸法、距離）に対応している。このため、厚みＴ１１の測定方向と長さＴ１２の測定方向とは同じ（いずれもゲート長方向）である。
このため、半導体基板ＳＵＢ上に延在する部分の絶縁膜ＩＬ１において、ゲート電極ＧＥに隣接する側はサイドウォールスペーサＳＷ２で覆われているが、それとは反対側の端部付近は、サイドウォールスペーサＳＷ２で覆われていない。つまり、絶縁膜ＩＬ１は、半導体基板ＳＵＢ（ｎ−型半導体領域ＥＸ）とサイドウォールスペーサＳＷ２の間の領域と、ゲート電極ＧＥとサイドウォールスペーサＳＷ２の間の領域の、両領域にわたって延在し、更に、サイドウォールスペーサＳＷ２よりも外側の領域（サイドウォールスペーサＳＷ２で覆われない領域）にまで延在している。
更に、後述の絶縁膜ＩＬ３、コンタクトホールＣＮＴ、プラグＰＧ、絶縁膜ＩＬ４および配線Ｍ１が形成されているが、ここでは図示およびその説明は省略する。
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図２および図３は、本実施の形態の半導体装置の製造工程を示す工程フロー図である。図４〜図２１は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図１に相当する断面が示されている。
図４に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＵＢを用意（準備）する（図２のステップＳ１）。
次に、半導体基板ＳＵＢの主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）ＳＴを形成する（図２のステップＳ２）。
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法により形成される。例えば、半導体基板ＳＵＢの主面に素子分離溝（素子分離用の溝）ＳＴ１を、フォトリソグラフィ技術およびドライエッチング技術などを用いて形成してから、この素子分離溝ＳＴ１に、成膜技術およびＣＭＰ技術などを用いて絶縁膜（例えば酸化シリコン膜）を埋め込むことで、素子分離溝ＳＴ１に埋め込まれた絶縁膜からなる素子分離領域ＳＴを形成することができる。半導体基板ＳＵＢにおいて、素子分離領域ＳＴによって規定された活性領域に、以下に説明するようにＭＩＳＦＥＴが形成される。
次に、図５に示されるように、ｎチャネル型ＭＩＳＦＥＴを形成する予定の領域における半導体基板ＳＵＢに、半導体基板ＳＵＢの主面から所定の深さにわたってｐ型ウエル（ｐ型半導体領域）ＰＷを形成する（図２のステップＳ３）。ｐ型ウエルＰＷは、半導体基板ＳＵＢにｐ型不純物（例えばホウ素）をイオン注入することなどによって、形成することができる。
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板ＳＵＢの表面を清浄化（洗浄）した後、半導体基板ＳＵＢの表面（主面）上にゲート絶縁膜用の絶縁膜ＧＩを形成する（図２のステップＳ４）。絶縁膜ＧＩは、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。また、絶縁膜ＧＩを酸窒化シリコン膜とすることもでき、この場合、例えばＲＴＯ（Rapid Thermal Oxidation）およびＲＴＮ（Rapid Thermal Nitridation）により酸窒化シリコン膜を形成することができる。
次に、ゲート電極ＧＥを形成する（図２のステップＳ５）。ゲート電極ＧＥは、次（図６および図７）のようにして形成することができる。
まず、図６に示されるように、半導体基板ＳＵＢの主面全面上に（すなわち絶縁膜ＧＩ上に）、ゲート電極形成用の導電膜として、多結晶シリコン（ポリシリコン）膜のようなシリコン膜ＰＳを形成する。シリコン膜ＰＳは、成膜時または成膜後に不純物を導入して低抵抗率の半導体膜（ドープトポリシリコン膜）とすることが好ましい。
それから、シリコン膜ＰＳを、フォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、図７に示されるように、ゲート電極ＧＥを形成することができる。この場合、ゲート電極ＧＥは、パターニングされたシリコン膜ＰＳからなる。
シリコン膜ＰＳは、成膜時にはアモルファスシリコン膜であったものを、成膜後の熱処理により多結晶シリコン膜に変えることもできる。また、他の形態として、シリコン膜ＰＳの代わりに、他の半導体材料の膜、例えばシリコンゲルマニウム（ＳｉＧｅ）膜を用いることもできる。
また、図７では、ゲート電極ＧＥを形成するためのエッチング工程で、ゲート電極ＧＥで覆われない部分の絶縁膜ＧＩが除去された場合を示しており、ゲート電極ＧＥの下に絶縁膜ＧＩが残存している。他の形態として、ゲート電極ＧＥを形成するためのエッチング工程で、ゲート電極ＧＥで覆われた部分の絶縁膜ＧＩだけでなく、ゲート電極ＧＥで覆われない部分の絶縁膜ＧＩを残存させることもでき、この場合は、エッチングに伴う基板ダメージを抑制または防止しやすくなる。また、シリコン膜ＰＳをドライエッチングでパターニングした後、ゲート電極ＧＥで覆われない部分の絶縁膜ＧＩをウェットエッチングで除去することもできる。
ゲート電極ＧＥの下に残存する絶縁膜ＧＩが、ＭＩＳＦＥＴのゲート絶縁膜となり、ゲート電極ＧＥが、ＭＩＳＦＥＴのゲート電極となる。ゲート電極ＧＥは、半導体基板ＳＵＢ（ｐ型ウエルＰＷ）上にゲート絶縁膜としての絶縁膜ＧＩを介して形成される。すなわち、ゲート電極ＧＥは、半導体基板ＳＵＢ上に形成されたゲート絶縁膜（絶縁膜ＧＩ）上に形成される。
次に、ｎチャネル型ＭＩＳＦＥＴを形成する予定の領域における半導体基板ＳＵＢ（ｐ型ウエルＰＷ）のゲート電極ＧＥの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物（ドーパント）をイオン注入することにより、ｎ−型半導体領域（エクステンション領域、ソース・ドレインエクステンション領域、ＬＤＤ領域）ＥＸを形成する（図２のステップＳ６）。
このｎ−型半導体領域ＥＸ形成用のイオン注入時には、ｎチャネル型ＭＩＳＦＥＴを形成する予定の領域における半導体基板ＳＵＢ（ｐ型ウエルＰＷ）に、ゲート電極ＧＥがマスク（イオン注入阻止マスク）として機能してイオン注入される。このため、ｐ型ウエルＰＷにおけるゲート電極ＧＥの直下の領域には、ゲート電極ＧＥに遮蔽されることで不純物イオンの注入が防止される。このため、ｎ−型半導体領域ＥＸは、半導体基板ＳＵＢ（ｐ型ウエルＰＷ）において、ゲート電極ＧＥの側壁（側面）に対して自己整合的に形成される。
また、必要であれば、ステップＳ６のイオン注入の前に、ゲート電極ＧＥの側壁上にオフセットスペーサ（オフセット用の側壁絶縁膜）を形成してから、ステップＳ６のイオン注入を行ってｎ−型半導体領域ＥＸを形成することもできる。
また、ｎ−型半導体領域ＥＸ形成用のイオン注入の後、導入された不純物の活性化（および注入ダメージの除去）などのため熱処理（アニール処理）を行うこともできる。また、導入された不純物は、この熱処理により、拡散される場合もある。
また、本実施の形態では、ステップＳ５でゲート電極ＧＥを形成した後、後述のステップＳ７（絶縁膜ＩＬ１形成工程）の前に、ステップＳ６（ｎ−型半導体領域ＥＸ形成工程）を行っている。他の形態として、ステップＳ６（ｎ−型半導体領域ＥＸ形成工程）を、後述のステップＳ１１（絶縁膜ＩＬ２除去工程）の後でかつ後述のステップＳ１２（半導体層ＥＰ１形成工程）の前に、行うこともできる。ステップＳ６を、後述のステップＳ１１の後でかつ後述のステップＳ１２の前に行う場合には、ステップＳ６のｎ−型半導体領域ＥＸ形成用のイオン注入では、ｎチャネル型ＭＩＳＦＥＴを形成する予定の領域における半導体基板ＳＵＢ（ｐ型ウエルＰＷ）に、ゲート電極ＧＥおよび後述の絶縁膜ＩＬ１をマスク（イオン注入阻止マスク）としてイオン注入されることになる。
次に、図９に示されるように、半導体基板ＳＵＢの主面（主面全面）上に、ゲート電極ＧＥを覆うように、絶縁膜ＩＬ１を形成する（図２のステップＳ７）。それから、図１０に示されるように、半導体基板ＳＵＢの主面（主面全面）上に、すなわち絶縁膜ＩＬ１上に、絶縁膜ＩＬ２を形成する（図２のステップＳ８）。このステップＳ７，Ｓ８を行うことにより、絶縁膜ＩＬ１と絶縁膜ＩＬ１上の絶縁膜ＩＬ２との積層膜ＬＭが、半導体基板ＳＵＢの主面上に、ゲート電極ＧＥを覆うように、形成された状態となる。
絶縁膜ＩＬ１と絶縁膜ＩＬ２とは、異なる材料からなる。好ましくは、絶縁膜ＩＬ１は窒化シリコン膜からなり、絶縁膜ＩＬ２は酸化シリコン膜からなる。他の形態として、絶縁膜ＩＬ１を酸化シリコン膜とし、絶縁膜ＩＬ２を窒化シリコン膜とすることもできる。
絶縁膜ＩＬ１，ＩＬ２は、例えばＣＶＤ（Chemical Vapor Deposition）法またはＡＬＤ（Atomic layer Deposition：原子層堆積）法などにより形成することができる。絶縁膜ＩＬ２を酸化シリコン膜とする場合は、例えば、有機シラン系ガスまたはシラン系ガスを用いたＣＶＤ法（例えば減圧ＣＶＤまたはプラズマＣＶＤ）あるいはＡＬＤ法などの手法で成膜できる。また、好ましくは、絶縁膜ＩＬ１の厚み（形成膜厚）Ｔ１よりも、絶縁膜ＩＬ２の厚み（形成膜厚）Ｔ２の方が、大きい（すなわちＴ２＞Ｔ１）。絶縁膜ＩＬ１の厚み（形成膜厚）Ｔ１は、例えば１０〜２０ｎｍ程度とすることができ、絶縁膜ＩＬ２の厚み（形成膜厚）Ｔ２は、例えば２０〜５０ｎｍ程度とすることができる。
また、後で形成されるサイドウォールスペーサＳＷ１の厚みＴ４は、積層膜ＬＭの厚みＴ３に相当したものとなる（Ｔ４≒Ｔ３）ため、積層膜ＬＭの厚みＴ３により、後で形成されるｎ＋型半導体領域ＳＤがゲート電極ＧＥの端部（ゲート長方向の端部）から離間する距離を制御することができる。ここで、積層膜ＬＭの厚みＴ３は、絶縁膜ＩＬ１の厚みＴ１と絶縁膜ＩＬ２の厚みＴ２の合計に対応している（すなわちＴ３＝Ｔ１＋Ｔ２）。また、サイドウォールスペーサＳＷ１の厚みＴ４（厚みＴ４は後述の図１１に図示してある）は、ゲート長方向（そのサイドウォールスペーサＳＷ１が側壁に形成されているゲート電極ＧＥのゲート長方向に対応）に沿った方向の厚み（寸法）に対応している。
次に、図１１に示されるように、異方性エッチング技術により積層膜ＬＭ（絶縁膜ＩＬ１と絶縁膜ＩＬ２との積層膜ＬＭ）をエッチバック（エッチング、ドライエッチング、異方性エッチング）することにより、ゲート電極ＧＥの両方の側壁上にサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷ１を形成する（図３のステップＳ９）。
ステップＳ９のエッチバック工程では、積層膜ＬＭ（絶縁膜ＩＬ１と絶縁膜ＩＬ２との積層膜ＬＭ）の堆積膜厚の分だけ積層膜ＬＭを異方性エッチング（エッチバック）することにより、ゲート電極ＧＥの両方の側壁（側面）上に積層膜ＬＭを残してサイドウォールスペーサＳＷ１とし、他の領域の積層膜ＬＭを除去する。これにより、図１１に示されるように、ゲート電極ＧＥの両方の側壁上に残存する積層膜ＬＭにより、サイドウォールスペーサＳＷ１が形成される。
絶縁膜ＩＬ２を酸化シリコン膜とし、かつ、絶縁膜ＩＬ１を窒化シリコン膜とした場合、ステップＳ９のエッチバック工程のドライエッチングの条件は、一例として、ＣＦ４，ＣＨＦ３，ＣＨ２Ｆ２，Ａｒ，Ｈｅ，Ｏ２などの混合ガスを用い、圧力は５〜２００ｍＴ、パワーは上部が２００〜１０００Ｗで下部が２０〜３００Ｗの条件を例示できる。
サイドウォールスペーサＳＷ１は、絶縁膜ＩＬ１と絶縁膜ＩＬ１上の絶縁膜ＩＬ２との積層膜ＬＭにより形成されている。具体的には、サイドウォールスペーサＳＷ１は、半導体基板ＳＵＢ上からゲート電極ＧＥの側壁上にかけて連続的に延在する絶縁膜ＩＬ１と、絶縁膜ＩＬ１を介して半導体基板ＳＵＢおよびゲート電極ＧＥから離間する絶縁膜ＩＬ２とで形成されている。
サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ１は、半導体基板ＳＵＢ上からゲート電極ＧＥの側壁上にかけてほぼ一様（均一）の厚みで延在している。サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２は、半導体基板ＳＵＢおよびゲート電極ＧＥから絶縁膜ＩＬ１の分だけ離間している。すなわち、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２と半導体基板ＳＵＢとの間と、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２とゲート電極ＧＥとの間とに、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ１が介在している。
次に、図１２に示されるように、半導体基板ＳＵＢ（ｐ型ウエルＰＷ）のゲート電極ＧＥおよびサイドウォールスペーサＳＷ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物（ドーパント）をイオン注入することにより、ｎ＋型半導体領域（ソース・ドレイン領域）ＳＤを形成する（図３のステップＳ１０）。
このｎ＋型半導体領域ＳＤ形成用のイオン注入時には、ｎチャネル型ＭＩＳＦＥＴを形成する予定の領域における半導体基板ＳＵＢ（ｐ型ウエルＰＷ）に、ゲート電極ＧＥとその側壁上のサイドウォールスペーサＳＷ１とがマスク（イオン注入阻止マスク）として機能してイオン注入される。このため、ｐ型ウエルＰＷにおけるゲート電極ＧＥおよびサイドウォールスペーサＳＷ１の直下の領域には、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１に遮蔽されることで不純物イオンの注入が防止される。このため、ｎ＋型半導体領域ＳＤは、半導体基板ＳＵＢ（ｐ型ウエルＰＷ）において、ゲート電極ＧＥの側壁上のサイドウォールスペーサＳＷ１の側面（ゲート電極ＧＥに隣接する側とは反対側の側面）に対して自己整合的に形成される。
また、ｎ＋型半導体領域ＳＤ形成用のイオン注入の後、導入された不純物の活性化（および注入ダメージの除去）などのため熱処理（アニール処理）を行うこともできる。
イオン注入では不純物（ドーパント）は横方向にも広がる場合があり、また、イオン注入後に熱処理を行うと不純物（ドーパント）は更に横方向に拡散する。このため、ｎ＋型半導体領域ＳＤの一部はサイドウォールスペーサＳＷ１の下にも侵入（延在）し得る（図１３はこの状態が示されている）。
ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも不純物濃度が高い。また、ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも接合深さが深い。半導体基板ＳＵＢにおける、ゲート電極ＧＥの下部の領域が、ＭＩＳＦＥＴのチャネルが形成される領域（チャネル形成領域）となる。半導体基板ＳＵＢにおいて、チャネル形成領域を挟んで互いに離間する領域に、ｎ−型半導体領域ＥＸが形成され、ｎ−型半導体領域ＥＸの外側（チャネル形成領域から離れる側）に、ｎ＋型半導体領域ＳＤが形成されている。つまり、ｎ−型半導体領域ＥＸは、チャネル形成領域に隣接しており、ｎ＋型半導体領域ＳＤは、チャネル形成領域からｎ−型半導体領域ＥＸの分だけ離間し（チャネル長方向に離間し）、かつｎ−型半導体領域ＥＸに接する位置に形成されている。
なお、本実施の形態では、サイドウォールスペーサＳＷ１は、ｎ＋型半導体領域ＳＤ形成用のイオン注入（ステップＳ１０のイオン注入）を行う際のイオン注入阻止マスクとして機能する。一方、後述の実施の形態３のようにｎ＋型半導体領域ＳＤを形成しない（ステップＳ１０を行わない）場合は、サイドウォールスペーサＳＷ１は、イオン注入阻止マスクとしては機能せず、ダミーの（擬似的な）サイドウォールスペーサである。この場合、サイドウォールスペーサＳＷ１は、絶縁膜ＩＬ１がゲート電極ＧＥの側壁（側面）上から半導体基板ＳＵＢの表面上にかけて形成された構造（後述のステップＳ１１でサイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２を除去した段階の絶縁膜ＩＬ１の構造）を得るために用いられる。
次に、図１３に示されるように、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２を、エッチングにより除去する（図３のステップＳ１１）。ステップＳ１１のエッチングにより、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２が除去され、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ１が露出される。
このステップＳ１１では、絶縁膜ＩＬ１のエッチング速度よりも絶縁膜ＩＬ２のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行う。換言すれば、ステップＳ１１では、絶縁膜ＩＬ２のエッチング速度よりも絶縁膜ＩＬ１のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行う。つまり、ステップＳ１１では、絶縁膜ＩＬ２よりも絶縁膜ＩＬ１がエッチングされにくいようなエッチング条件で、エッチングを行う。絶縁膜ＩＬ１と絶縁膜ＩＬ２とは異なる材料により形成されているため、絶縁膜ＩＬ１に対する絶縁膜ＩＬ２のエッチング選択比を確保することができる。
このため、ステップＳ１１のエッチング工程では、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２をエッチングして除去し、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ１をエッチングストッパ膜として機能させることができる。このため、ステップＳ１１では、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ１は、除去されずに残存する。
なお、ステップＳ１１のエッチングの条件によっては、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２が除去されたことで露出した絶縁膜ＩＬ１の表層部（上層部）がエッチングによって除去される場合もあるが、この場合でも、絶縁膜ＩＬ１は完全には除去されず、絶縁膜ＩＬ１を層状に残存させるように、ステップＳ１１のエッチング条件を設定する。つまり、ステップＳ１１の前後で絶縁膜ＩＬ１の厚みは同じか、あるいは、ステップＳ１１の前よりもステップＳ１１の後の方が絶縁膜ＩＬ１の厚みは薄くなるが、ステップＳ１１を行っても、絶縁膜ＩＬ１は層状に残存し、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ１で覆われていた部分の基板領域（半導体基板ＳＵＢ）が露出されないようにする。すなわち、ステップＳ１１の直前にサイドウォールスペーサＳＷ１で覆われていた部分の基板領域（半導体基板ＳＵＢ）は、ステップＳ１１後も絶縁膜ＩＬ１で覆われた状態が維持され、露出されない。
このため、ステップＳ１１でサイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２を除去しても、ゲート電極ＧＥの側壁上からｎ−型半導体領域ＥＸ（およびｎ＋型半導体領域ＳＤ領域の一部）上にかけて絶縁膜ＩＬ１が連続的に（層状に）延在した状態は維持される。つまり、ステップＳ１１を行った後、ゲート電極ＧＥの側壁上と、ｎ−型半導体領域ＥＸ（およびｎ＋型半導体領域ＳＤ領域の一部）上とにわたって、絶縁膜ＩＬ１が層状に残存している。
また、ステップＳ１１では、半導体基板ＳＵＢの基板領域（Ｓｉ領域）が、できるだけエッチングされないようにすることが好ましい。このため、ステップＳ１１では、絶縁膜ＩＬ２のエッチング速度よりも半導体基板ＳＵＢのエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。換言すれば、ステップＳ１１では、半導体基板ＳＵＢのエッチング速度よりも絶縁膜ＩＬ２のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。つまり、ステップＳ１１では、絶縁膜ＩＬ２よりも半導体基板ＳＵＢがエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、ステップＳ１１において、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２をエッチングにより除去するとともに、半導体基板ＳＵＢがエッチングされるのを抑制または防止することができる。
ステップＳ１１では、絶縁膜ＩＬ２を選択的にエッチングできるエッチング法を用いることが好ましく、ウェットエッチングが好ましい。酸化シリコンは、窒化シリコンやシリコンなどに対して高選択比のエッチングが可能であり、この場合、ウェットエッチングを好適に用いることができる。このため、絶縁膜ＩＬ２が酸化シリコンからなり、絶縁膜ＩＬ１が窒化シリコンからなる場合は、ウェットエッチングにより、絶縁膜ＩＬ２をエッチングして除去するとともに、絶縁膜ＩＬ１および半導体基板ＳＵＢのエッチングを的確に抑制または防止することができる。このため、絶縁膜ＩＬ１と絶縁膜ＩＬ２とは異なる材料からなるが、絶縁膜ＩＬ１が窒化シリコン膜で、かつ絶縁膜ＩＬ２が酸化シリコン膜であれば、より好ましい。
つまり、半導体基板ＳＵＢおよび絶縁膜ＩＬ１に対する絶縁膜ＩＬ２の高いエッチング選択比を確保できるように、絶縁膜ＩＬ１と絶縁膜ＩＬ２との各材料を選択することが好ましく、この観点で、絶縁膜ＩＬ１を窒化シリコン膜とし、かつ、絶縁膜ＩＬ２を酸化シリコン膜とすることは好適である。
また、絶縁膜ＩＬ１で覆われていない部分のｎ＋型半導体領域ＳＤの上面（Ｓｉ面）に自然酸化膜などが形成されていたとしても、ステップＳ１４で絶縁膜ＩＬ２を除去する際に、一緒に除去され得る。
次に、図１４に示されるように、エピタキシャル成長により、半導体基板ＳＵＢ上に、エピタキシャル層（エピタキシャル成長層、エピタキシャル半導体層）である半導体層ＥＰ１を形成する（図３のステップＳ１２）。なお、図１４では、半導体層ＥＰ１，ＥＰ２にドットのハッチングを付してある。
ステップＳ１２では、エピタキシャル成長により半導体層ＥＰ１を形成するため、半導体基板ＳＵＢの露出面（Ｓｉ面）上に、エピタキシャル層（半導体層ＥＰ１）が選択的に成長する。絶縁膜上には、エピタキシャル層は成長しない。このため、ステップＳ１２では、半導体基板ＳＵＢの主面のうち、ゲート絶縁膜（絶縁膜ＧＩ）や絶縁膜ＩＬ１で覆われずに露出するＳｉ面（Ｓｉ露出面）上に、エピタキシャル層（半導体層ＥＰ１となるエピタキシャル層）が選択的に成長することになる。
ステップＳ１２の直前の段階で、ｎ＋型半導体領域ＳＤの上面（Ｓｉ面）は、一部（絶縁膜ＩＬ１の下に延在する部分）を除き絶縁膜ＩＬ１で覆われずに露出されていたため、ステップＳ１２では、ｎ＋型半導体領域ＳＤの露出面（露出する上面）上にエピタキシャル層（半導体層ＥＰ１）が選択的に成長する。一方、ステップＳ１２の直前の段階で、ｎ−型半導体領域ＥＸ上には絶縁膜ＩＬ１が存在しており、ｎ−型半導体領域ＥＸの上面は露出されていないため、ステップＳ１２では、ｎ−型半導体領域ＥＸの上面上にエピタキシャル層は成長しない。
ステップＳ１２では、絶縁膜ＩＬ１で覆われずに露出されたｎ＋型半導体領域ＳＤの上面上にエピタキシャル層（半導体層ＥＰ１となるエピタキシャル層）が上方向に成長するが、成長の途中でこのエピタキシャル層の上面が絶縁膜ＩＬ１の上面よりも高くなると、エピタキシャル層は上方向だけでなく横方向にも成長するようになる。ここで、上方向とは、半導体基板ＳＵＢの主面に略垂直な方向でかつ半導体基板ＳＵＢの主面から遠ざかる方向に対応し、横方向とは、半導体基板ＳＵＢの主面に略平行な方向である。このため、エピタキシャル層（半導体層ＥＰ１となるエピタキシャル層）は、絶縁膜ＩＬ１の上面に沿って、ゲート長方向に平行な方向にも成長することになる。従って、エピタキシャル層（半導体層ＥＰ１）は、絶縁膜ＩＬ１で覆われずに露出されたｎ＋型半導体領域ＳＤの上面上に形成されるとともに、一部が絶縁膜ＩＬ１上に乗り上げて延在することになる。
このため、ｎ＋型半導体領域ＳＤの上面（露出面）上に成長したエピタキシャル層からなる半導体層ＥＰ１は、一部が絶縁膜ＩＬ１に乗り上げた状態になる。すなわち、半導体層ＥＰ１は、絶縁膜ＩＬ１で覆われずに露出されたｎ＋型半導体領域ＳＤ（半導体基板ＳＵＢ）の上面上に形成されるとともに、一部（半導体層ＥＰ１の一部）が絶縁膜ＩＬ１上に延在した（乗り上げた）状態となっている。つまり、ゲート長方向（ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥのゲート長方向）において、半導体層ＥＰ１の端部（ゲート電極ＧＥに対向する側の端部）が絶縁膜ＩＬ１上に乗り上げた（位置した）状態となっている。また、ｎ＋型半導体領域ＳＤが素子分離領域ＳＴに隣接している場合は、半導体層ＥＰ１は、絶縁膜ＩＬ１で覆われずに露出されたｎ＋型半導体領域ＳＤの上面上に形成されるとともに、一部が絶縁膜ＩＬ１上に乗り上げ、他の一部が素子分離領域ＳＴ上に乗り上げた状態となっている。すなわち、この場合は、ゲート長方向（ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥのゲート長方向）において、半導体層ＥＰ１の一方の端部（ゲート電極ＧＥに対向する側の端部）が絶縁膜ＩＬ１上に乗り上げ（位置し）、他方の端部が素子分離領域ＳＴ上に乗り上げた（位置した）状態となっている。
つまり、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２をステップＳ１１で除去してから、ステップＳ１２で半導体層ＥＰ１をエピタキシャル成長させることで、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２が存在していた領域にまで、半導体層ＥＰ１が拡がるように成長することができる。サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２を除去したことにより、ｎ＋型半導体領域ＳＤ領域上に成長したエピタキシャル層（半導体層ＥＰ１）は、ｎ−型半導体領域ＥＸ（およびｎ＋型半導体領域ＳＤ領域の一部）上に残っている絶縁膜ＩＬ１（サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ）上に横方向成長し、この絶縁膜ＩＬ１上に乗り上げた状態となるのである。
本実施の形態では、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２を除去していることで、半導体層ＥＰ１は横方向（ゲート長方向）にも成長して絶縁膜ＩＬ１上に乗り上げることができ、半導体層ＥＰ１の表面積を増大させることができる。このため、後述のステップＳ１４（金属シリサイド層ＭＳ形成工程）において、金属シリサイド層ＭＳの界面（金属シリサイド層ＭＳと半導体層ＥＰ１との界面）の面積を増大させることができ、金属シリサイド層ＭＳの界面に起因した寄生抵抗を低減することができる。このことについては、後でより詳細に説明する。
半導体層ＥＰ１は、エピタキシャル成長した半導体層であり、半導体材料からなるが、Ｓｉ（シリコン）層を半導体層ＥＰ１として好適に用いることができる。他の形態として、半導体層ＥＰ１を、Ｓｉ層以外の半導体層、例えば、ＳｉＧｅ（シリコンゲルマニウム）層、またはＧｅ（ゲルマニウム）層とすることができる。ステップＳ１２では、エピタキシャル成長する際に用いるガス（ソースガス、原料ガス）の種類を、成長させる半導体材料の種類に応じて選択することで、所望の半導体材料をエピタキシャル成長させることができる。半導体層ＥＰ１がシリコン層の場合は、ソースガスとして、例えば、ジシランガス、シランガス、またはジクロロシランガスなどを用いることができる。
また、ステップＳ１２において、エピタキシャル成長した半導体層ＥＰ１が絶縁膜ＩＬ１上に乗り上げやすくするには、ステップＳ１２を行う段階で、絶縁膜ＩＬ１の厚みを薄くしておくことが好ましく、この観点で、ステップＳ１２の半導体層ＥＰ１形成工程を行う段階で、絶縁膜ＩＬ１の厚み（半導体基板ＳＵＢ上に延在する部分の厚み）は１０ｎｍ以下であることが好ましい。また、半導体層ＥＰ１の形成条件（例えば成長温度など）を調整することで、エピタキシャル成長した半導体層ＥＰ１が絶縁膜ＩＬ１上に乗り上げやすくすることができる。
また、ステップＳ１２を行う段階で、絶縁膜ＩＬ１がゲート電極ＧＥの側壁上から半導体基板ＳＵＢ上にかけて層状に残存し、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ１で覆われていた部分の半導体基板ＳＵＢ（Ｓｉ面）が露出しないようにしておく必要がある。このため、ステップＳ１２を行う段階で、絶縁膜ＩＬ１の厚み（半導体基板ＳＵＢ上に延在する部分の厚み）は２ｎｍ以上であることがより好ましく、これにより、絶縁膜ＩＬ１は、層状態を維持しやすくなる。
また、ゲート電極ＧＥは、半導体層（ここではシリコン膜ＰＳ）により形成されているため、ステップＳ１２では、ｎ＋型半導体領域ＳＤ上に半導体層（エピタキシャル層）ＥＰ１が形成されるとともに、ゲート電極ＧＥ上にも半導体層（エピタキシャル層）ＥＰ２がエピタキシャル成長により形成される。ゲート電極ＧＥの側壁は、絶縁膜ＩＬ１で覆われているため、ステップＳ１２では、ゲート電極ＧＥの側壁上には、エピタキシャル層は成長しない。
半導体層ＥＰ１と半導体層ＥＰ２とは、同工程（同じエピタキシャル成長工程）で形成され、同種の材料（半導体材料）により形成される。半導体層ＥＰ１がＳｉ（シリコン）層の場合は、半導体層ＥＰ２もＳｉ（シリコン）層である。また、半導体層ＥＰ１がＳｉＧｅ（シリコンゲルマニウム）層の場合は、半導体層ＥＰ２もＳｉＧｅ（シリコンゲルマニウム）層であり、半導体層ＥＰ１がＧｅ（ゲルマニウム）層の場合は、半導体層ＥＰ２もＧｅ（ゲルマニウム）層である。
半導体層ＥＰ１は、単結晶からなるｎ＋型半導体領域ＳＤの上面（露出面）上に成長するため、単結晶層である。一方、半導体層ＥＰ２は、多結晶（多結晶シリコン）からなるゲート電極ＧＥ上に成長することを反映して（下地を反映して）、多結晶となる場合もある。
また、半導体基板ＳＵＢにｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴとの両方を形成する場合は、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴとで、半導体層ＥＰ１の組成を同じにする場合と、異ならせる場合とが、あり得る。
次に、図１５に示されるように、ゲート電極ＧＥの側壁上に、サイドウォールスペーサＳＷ２を形成する（図３のステップＳ１３）。サイドウォールスペーサＳＷ２は、次のようにして形成することができる。
すなわち、まず、半導体基板ＳＵＢの主面（主面全面）上に、ゲート電極ＧＥ、半導体層ＥＰ１，ＥＰ２および絶縁膜ＩＬ１を覆うように、サイドウォールスペーサＳＷ２形成用の絶縁膜を形成する。サイドウォールスペーサＳＷ２形成用の絶縁膜は、例えば、酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜からなり、ＣＶＤ法などにより形成することができる。また、酸化シリコンよりも誘電率が低い低誘電率絶縁膜を、サイドウォールスペーサＳＷ２形成用の絶縁膜として用いることもできる。それから、異方性エッチング技術によりサイドウォールスペーサＳＷ２形成用の絶縁膜をエッチバック（エッチング、ドライエッチング、異方性エッチング）することにより、ゲート電極ＧＥの両方の側壁（側面）上にサイドウォールスペーサＳＷ２形成用の絶縁膜を残し、他の領域におけるサイドウォールスペーサＳＷ２形成用の絶縁膜を除去する。これにより、ゲート電極ＧＥの両方の側壁上に残存する、サイドウォールスペーサＳＷ２形成用の絶縁膜により、サイドウォールスペーサＳＷ２が形成される。つまり、サイドウォールスペーサＳＷ２の形成法は、膜構成を除き、上記サイドウォールスペーサＳＷ１の形成法と基本的には同じである。
ステップＳ１３の直前の段階で、ゲート電極ＧＥの側壁上には絶縁膜ＩＬ１が形成されていたため、ステップＳ１３では、サイドウォールスペーサＳＷ２は、ゲート電極ＧＥの側壁上に絶縁膜ＩＬ１を介して形成される。すなわち、サイドウォールスペーサＳＷ２とゲート電極ＧＥ（の側壁）との間には、絶縁膜ＩＬ１が介在している。また、サイドウォールスペーサＳＷ２は、半導体基板ＳＵＢの基板領域（Ｓｉ基板領域）には接しておらず、サイドウォールスペーサＳＷ２と半導体基板ＳＵＢとの間には、絶縁膜ＩＬ１が介在している。また、半導体基板ＳＵＢに形成されているｎ−型半導体領域ＥＸの上方にサイドウォールスペーサＳＷ２が形成されているが、サイドウォールスペーサＳＷ２とｎ−型半導体領域ＥＸとの間には、絶縁膜ＩＬ１が介在している。このため、絶縁膜ＩＬ１は、半導体基板ＳＵＢ（ｎ−型半導体領域ＥＸ）とサイドウォールスペーサＳＷ２の間の領域と、ゲート電極ＧＥとサイドウォールスペーサＳＷ２の間の領域の、両領域にわたって延在している。
ステップＳ１３を行った後に、ゲート電極ＧＥの側壁上に形成されているサイドウォールスペーサＳＷ２の厚みＴ６は、上記サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２（すなわち上記ステップＳ１１で除去した絶縁膜ＩＬ２）の厚みＴ５よりも小さい（薄い）ことが好ましい（すなわちＴ６＜Ｔ５）。
ここで、サイドウォールスペーサＳＷ２の厚みＴ６は、ゲート長方向（そのサイドウォールスペーサＳＷ２が側壁に形成されているゲート電極ＧＥのゲート長方向に対応）に沿った方向の厚み（寸法）に対応し、図１５に示されている。サイドウォールスペーサＳＷ２の厚みＴ６は、サイドウォールスペーサＳＷ２形成用の絶縁膜の厚み（形成膜厚）にほぼ相当したものとなる。また、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２の厚みＴ５は、ゲート長方向（そのサイドウォールスペーサＳＷ１が側壁に形成されているゲート電極ＧＥのゲート長方向に対応）に沿った方向の厚み（寸法）に対応し、上記図１１に示されている。このため、厚みＴ６の測定方向と厚みＴ５の測定方向とは同じである。サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２の厚みＴ５は、上記ステップＳ８で形成した絶縁膜ＩＬ２の厚み（形成膜厚）Ｔ２にほぼ相当したものとなる。従って、サイドウォールスペーサＳＷ２形成用の絶縁膜の厚み（形成膜厚）は、上記ステップＳ８で形成した絶縁膜ＩＬ２の厚み（形成膜厚）Ｔ２よりも小さい（薄い）ことが好ましい。
また、ステップＳ１３を行った段階で、ゲート電極ＧＥの側壁上に形成されている絶縁膜ＩＬ１およびサイドウォールスペーサＳＷ２の合計の厚みＴ１１は、半導体基板ＳＵＢ上に延在する部分の絶縁膜ＩＬ１の長さＴ１２よりも小さくなっている（すなわちＴ１１＜Ｔ１２）。これは、サイドウォールスペーサＳＷ２の厚みＴ６を、上記サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２の厚みＴ５よりも小さく（Ｔ６＜Ｔ５）していることで、実現できる。なお、厚みＴ１１および長さＴ１２は、上記図１に示されている（長さＴ１２については図１３にも示されている）。このため、ステップＳ１３を行った段階で、半導体基板ＳＵＢ上に延在する部分の絶縁膜ＩＬ１において、ゲート電極ＧＥに隣接する側はサイドウォールスペーサＳＷ２で覆われているが、それとは反対側は、サイドウォールスペーサＳＷ２で覆われていない状態となる。つまり、絶縁膜ＩＬ１は、半導体基板ＳＵＢ（ｎ−型半導体領域ＥＸ）とサイドウォールスペーサＳＷ２の間の領域と、ゲート電極ＧＥとサイドウォールスペーサＳＷ２の間の領域の、両領域にわたって延在し、更に、サイドウォールスペーサＳＷ２よりも外側の領域（サイドウォールスペーサＳＷ２で覆われない領域）にまで延在した状態になっている。
このようにサイドウォールスペーサＳＷ２の厚みＴ６を制御することで、後述のステップＳ１４で金属シリサイド層ＭＳを形成する際に、半導体層ＥＰ１の表層部分への金属シリサイド層ＭＳの形成がサイドウォールスペーサＳＷ２により阻害されにくくなり、金属シリサイド層ＭＳと半導体層ＥＰ１との界面の面積を的確に大きくすることができる。
なお、ステップＳ９でサイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ１，ＩＬ２のうち、絶縁膜ＩＬ２を除去し、絶縁膜ＩＬ１は層状に残存させているため、半導体基板ＳＵＢ上に延在する部分の絶縁膜ＩＬ１の長さＴ１２（図１、図１３参照）は、サイドウォールスペーサＳＷ１の上記厚みＴ４（図１１参照）とほぼ同じになる（すなわちＴ１２＝Ｔ４）。
また、サイドウォールスペーサＳＷ２における側端部側（ゲート電極ＧＥに隣接する側とは反対側）は、半導体層ＥＰ１上に若干乗り上げていることが好ましい。すなわち、サイドウォールスペーサＳＷ２の側端部（ゲート電極ＧＥに隣接する側とは反対側の側面下部）が半導体層ＥＰ１上に存在していることが好ましい。つまり、サイドウォールスペーサＳＷ２は、一部が半導体層ＥＰ１上に位置していることが好ましい。これにより、後でコンタクトホールＣＮＴを形成する際にコンタクトホールＣＮＴの目外れ（コンタクトホールＣＮＴの形成位置の設計からのずれ）が生じたとしても、コンタクトホールＣＮＴからｎ−型半導体領域ＥＸが露出するのを、より的確に防止できるようになる。また、サイドウォールスペーサＳＷ２形成後に半導体層ＥＰ１にイオン注入で不純物を導入する場合には、ｎ−型半導体領域ＥＸにまで不純物が追加注入されてしまうのを、より的確に防止できるようになる。
ところで、半導体層ＥＰ１は、ＭＩＳＦＥＴのソース・ドレイン用の半導体領域として機能するため、不純物を導入して低抵抗率化する必要がある。また、ゲート電極の抵抗低減のために、半導体層ＥＰ２についても、不純物を導入して低抵抗率化することが望ましい。ｎチャネル型ＭＩＳＦＥＴを形成する場合は、半導体層ＥＰ１，ＥＰ２（特に半導体層ＥＰ１）を、ｎ型不純物を導入したｎ型の半導体層とする。
このため、上記ステップＳ１２で半導体層ＥＰ１，ＥＰ２をエピタキシャル成長する際に、成膜用ガス中にドーピングガスを導入することにより、導電型の不純物（ここではｎ型不純物）を導入したエピタキシャル層（半導体層ＥＰ１，ＥＰ２）を形成（成長）することが好ましい。この場合、ステップＳ１２で半導体層ＥＰ１，ＥＰ２をエピタキシャル成長した段階で、半導体層ＥＰ１，ＥＰ２は、ｎ型不純物が導入されたｎ型の半導体層となっている。すなわち、ステップＳ１２で半導体層ＥＰ１をエピタキシャル成長した段階で、半導体層ＥＰ１は、ｎ−型半導体領域ＥＸと同じ導電型（ここではｎ型）で、かつ、ｎ−型半導体領域ＥＸよりも高不純物濃度となっている。
他の形態として、エピタキシャル成長時に不純物を高濃度に導入する代わりに、半導体層ＥＰ１，ＥＰ２をエピタキシャル成長した後でイオン注入により半導体層ＥＰ１，ＥＰ２に不純物（ｎチャネル型ＭＩＳＦＥＴを形成する場合はｎ型不純物）を高濃度に導入することもできる。半導体層ＥＰ１，ＥＰ２にイオン注入で不純物を導入したことにより、半導体層ＥＰ１は、ｎ−型半導体領域ＥＸと同じ導電型（ここではｎ型）で、かつ、ｎ−型半導体領域ＥＸよりも高不純物濃度となる。この場合、ステップＳ１３でサイドウォールスペーサＳＷ２を形成した後（かつ後述のステップＳ１４のサリサイド工程の前）に、半導体層ＥＰ１，ＥＰ２に不純物（ドーパント、ここではリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物）をイオン注入することが好ましい。サイドウォールスペーサＳＷ２を形成した後でイオン注入を行うことで、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ２がマスク（イオン注入阻止マスク）として機能するため、サイドウォールスペーサＳＷ２の下方へのイオン注入を防止でき、サイドウォールスペーサＳＷ２の下方のｎ−型半導体領域ＥＸに不純物が追加導入されるのを防止することができる。また、必要に応じて、半導体層ＥＰ１，ＥＰ２に対して、ストレス印加用、あるいは不純物拡散抑制用の不純物を追加でイオン注入してもよい。半導体層ＥＰ１，ＥＰ２へのイオン注入の後、導入された不純物の活性化（および注入ダメージの除去）などのため熱処理（アニール処理）を行うこともできる。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、金属シリサイド層ＭＳを形成する（図３のステップＳ１４）。金属シリサイド層ＭＳは、半導体層ＥＰ１，ＥＰ２の表面（上層部）に形成される。金属シリサイド層ＭＳは、次（図１６および図１７の工程）のようにして形成することができる。
まず、半導体層ＥＰ１，ＥＰ２の表面（上面）を露出させた状態で、図１６に示されるように、半導体基板ＳＵＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ２および半導体層ＥＰ１，ＥＰ２を覆うように、金属膜ＭＥを形成（堆積）する。金属膜ＭＥは、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。それから、熱処理によって、金属膜ＭＥと半導体層ＥＰ１，ＥＰ２を反応させる。これにより、図１７に示されるように、半導体層ＥＰ１，ＥＰ２の表面（上層部）に、金属膜ＭＥと半導体層ＥＰ１，ＥＰ２との反応層（金属と半導体の反応層）である金属シリサイド層ＭＳが形成される。その後、未反応の金属膜ＭＥは除去し、図１７は、この段階が示されている。金属シリサイド層ＭＳを形成したことで、半導体層ＥＰ１，ＥＰ２の拡散抵抗やコンタクト抵抗などを低抵抗化することができる。また、他の形態として、金属膜ＭＥの形成後に、１回目の熱処理を行って金属膜ＭＥと半導体層ＥＰ１，ＥＰ２とを反応させてから、未反応の（余剰の）金属膜ＭＥを一旦除去し、その後、２回目の熱処理を行って、金属シリサイド層ＭＳを形成することもできる。
金属膜ＭＥをニッケル（Ｎｉ）膜としかつ半導体層ＥＰ１，ＥＰ２がＳｉ（シリコン）層の場合の金属シリサイド層ＭＳの形成条件の一例をあげる。すなわち、半導体基板ＳＵＢの主面全面上に金属膜ＭＥとしてニッケル膜を形成した後、２５０〜４００℃程度の温度で１回目の熱処理を行ってニッケル膜と半導体層ＥＰ１，ＥＰ２とを反応させてから、未反応の（余剰の）ニッケル膜を除去する。それから、４００〜６００℃程度の熱処理を行うことで、金属シリサイド層ＭＳとしてニッケルシリサイド層を形成することができる。
また、ステップＳ１４の金属シリサイド層ＭＳ形成工程における熱処理の際は、金属膜ＭＥに接していた部分の半導体層ＥＰ１の表面でシリサイド化（金属シリサイド層ＭＳの形成）が進行する。更にそれだけではなく、サイドウォールスペーサＳＷ２で覆われた部分（すなわちサイドウォールスペーサＳＷ２の下に位置する部分）の半導体層ＥＰ１の表面においても、ある程度はシリサイド化（金属シリサイド層ＭＳの形成）は進行し得る。サイドウォールスペーサＳＷ２で覆われた部分の半導体層ＥＰ１でのシリサイド化は、半導体層ＥＰ１上へのサイドウォールスペーサＳＷ２乗り上げ量（サイドウォールスペーサＳＷ２と半導体層ＥＰ１とがゲート長方向にオーバーラップする距離）を調整することで、制御することができる。
金属シリサイド層ＭＳは、金属（金属膜ＭＥを構成していた金属）と半導体層ＥＰ１，ＥＰ２との反応層であり、従って、金属（金属膜ＭＥを構成していた金属）と半導体層ＥＰ１，ＥＰ２を構成する元素との化合物層（金属化合物層）である。
半導体層ＥＰ１，ＥＰ２がＳｉ（シリコン）層の場合は、金属シリサイド層ＭＳは、金属膜ＭＥを構成する金属元素のシリサイド（つまり金属シリサイド）により構成される。すなわち、半導体層ＥＰ１，ＥＰ２がＳｉ（シリコン）層の場合は、金属シリサイド層ＭＳは、金属膜ＭＥを構成する金属元素と半導体層ＥＰ１，ＥＰ２を構成するＳｉ（シリコン）とが反応して形成された金属化合物層である。半導体層ＥＰ１，ＥＰ２がＳｉ（シリコン）層であることを前提にすると、金属膜ＭＥがコバルト膜の場合は、金属シリサイド層ＭＳはコバルトシリサイド層となり、金属膜ＭＥがニッケル膜の場合は、金属シリサイド層ＭＳはニッケルシリサイド層となり、金属膜ＭＥがニッケル白金合金膜の場合は、金属シリサイド層ＭＳはニッケル白金シリサイド層となる。
一方、半導体層ＥＰ１，ＥＰ２がＳｉＧｅ（シリコンゲルマニウム）層の場合は、金属シリサイド層ＭＳの代わりに、金属シリコンジャーマナイド層が形成される。この金属シリコンジャーマナイド層は、金属膜ＭＥを構成する金属元素と半導体層ＥＰ１，ＥＰ２を構成するＳｉ（シリコン）およびＧｅ（ゲルマニウム）とが反応して形成された金属化合物層である。また、半導体層ＥＰ１，ＥＰ２がＧｅ（ゲルマニウム）層の場合は、金属シリサイド層ＭＳの代わりに、金属ジャーマナイド層が形成される。この金属ジャーマナイド層は、金属膜ＭＥを構成する金属元素と半導体層ＥＰ１，ＥＰ２を構成するＧｅ（ゲルマニウム）とが反応して形成された金属化合物層である。
このようにして、半導体基板ＳＵＢにｎチャネル型ＭＩＳＦＥＴＱｎが形成される。ゲート電極ＧＥがｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極として機能し、ゲート電極ＧＥの下の絶縁膜ＧＩがｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能し、さらにその下の基板領域にｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域が形成される。また、ｎ−型半導体領域ＥＸとそれに接するｎ＋型半導体領域ＳＤとそれに接する半導体層ＥＰ１とが、ｎチャネル型ＭＩＳＦＥＴＱｎのＬＤＤ構造を有するソースまたはドレイン用の半導体領域として機能する。ｎチャネル型ＭＩＳＦＥＴＱｎに供給するソース電圧やドレイン電圧は、後述の配線Ｍ１から後述のプラグＰＧを介して、半導体層ＥＰ１上に形成された金属シリサイド層ＭＳに供給される。
次に、図１８に示されるように、半導体基板の主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ２、半導体層ＥＰ１，ＥＰ２および金属シリサイド層ＭＳを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ３を形成する（図３のステップＳ１５）。
絶縁膜ＩＬ３は、例えば、窒化シリコン膜ＳＮ１とそれよりも厚い酸化シリコン膜ＳＯ１との積層膜とすることができる。窒化シリコン膜ＳＮ１が下層側で、酸化シリコン膜ＳＯ１は窒化シリコン膜ＳＮ１上に形成される。酸化シリコン膜ＳＯ１は、酸化シリコンを主体とする絶縁膜であるが、炭素（Ｃ）、フッ素（Ｆ）、窒素（Ｎ）、ホウ素（Ｂ）およびリン（Ｐ）のうちの一種以上を含有させることもできる。また、他の形態として、絶縁膜ＩＬ３を、酸化シリコン膜ＳＯ１の単体膜とすることもできる。
絶縁膜ＩＬ３の形成後、必要に応じて、絶縁膜ＩＬ３の上面をＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法で研磨するなどして絶縁膜ＩＬ３の上面の平坦性を高めることもできる。
次に、図１９に示されるように、絶縁膜ＩＬ３上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ３をドライエッチングすることにより、絶縁膜ＩＬ３にコンタクトホール（貫通孔、孔）ＣＮＴを形成する。コンタクトホールＣＮＴは、絶縁膜ＩＬ３を貫通するように形成される。コンタクトホールＣＮＴは、次のようにして形成することができる。
コンタクトホールＣＮＴを形成するには、まず、窒化シリコン膜ＳＮ１に比較して酸化シリコン膜ＳＯ１がエッチングされやすい条件で酸化シリコン膜ＳＯ１のドライエッチングを行い、窒化シリコン膜ＳＮ１をエッチングストッパ膜として機能させることで、酸化シリコン膜ＳＯ１にコンタクトホールＣＮＴを形成する。それから、酸化シリコン膜ＳＯ１に比較して窒化シリコン膜ＳＮ１がエッチングされやすい条件でコンタクトホールＣＮＴの底部の窒化シリコン膜ＳＮ１をドライエッチングして除去することで、貫通孔としてのコンタクトホールＣＮＴが形成される。
コンタクトホールＣＮＴは、例えば、半導体層ＥＰ１の上部（すなわち半導体層ＥＰ１の上層部分に形成された金属シリサイド層ＭＳの上部）などに形成される。半導体層ＥＰ１の上部に形成されたコンタクトホールＣＮＴの底部では、半導体層ＥＰ１上の金属シリサイド層ＭＳが露出される。コンタクトホールＣＮＴ形成時に窒化シリコン膜ＳＮ１をエッチングストッパ膜として機能させたことで、コンタクトホールＣＮＴの掘り過ぎや下地のダメージなどを抑制または防止することができる。
次に、図２０に示されるように、コンタクトホールＣＮＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する（埋め込む）。プラグＰＧは、次のようにして形成することができる。
プラグＰＧを形成するには、まず、コンタクトホールＣＮＴの内部（底部および側壁上）を含む絶縁膜ＩＬ３上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによってバリア導体膜上にコンタクトホールＣＮＴを埋めるように形成する。その後、コンタクトホールＣＮＴの外部（絶縁膜ＩＬ３上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、絶縁膜ＩＬ３の上面が露出し、絶縁膜ＩＬ３のコンタクトホールＣＮＴ内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＰＧが形成される。なお、図面の簡略化のために、図２０では、プラグＰＧを構成するバリア導体膜と主導体膜とを一体化して示してある。
半導体層ＥＰ１の上部に形成されたプラグＰＧ（すなわち半導体層ＥＰ１の上部に形成されたコンタクトホールＣＮＴに埋め込まれたプラグＰＧ）は、その底部で半導体層ＥＰ１の表面上の金属シリサイド層ＭＳに接して電気的に接続される。このため、後述の配線Ｍ１からプラグＰＧを通じて、半導体層ＥＰ１の表面上の金属シリサイド層ＭＳに（従って金属シリサイド層ＭＳの下の半導体層ＥＰ１やそれと電気的に接続されたｎ＋型半導体領域ＳＤやｎ−型半導体領域ＥＸに）所望の電位（ソース電位またはドレイン電位）を供給することが可能となる。
また、図示はしないけれども、コンタクトホールＣＮＴおよびそこに埋め込まれたプラグＰＧがゲート電極ＧＥの上部にも形成された場合は、そのプラグＰＧは、そのプラグＰＧの底部でゲート電極ＧＥ上の半導体層ＥＰ２の表面の金属シリサイド層ＭＳに接して電気的に接続される。
次に、図２１に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ３上に、配線形成用の絶縁膜ＩＬ４を形成する。絶縁膜ＩＬ４は、単体膜（単体絶縁膜）または積層膜（積層絶縁膜）とすることができる。
次に、シングルダマシン法により第１層目の配線を形成する。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜ＩＬ４の所定の領域に配線溝（配線Ｍ１を埋め込むための溝）を形成した後、半導体基板ＳＵＢの主面上（すなわち配線溝の底部および側壁上を含む絶縁膜ＩＬ４上）にバリア導体膜（バリアメタル膜）を形成する。バリア導体膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜（主導体膜）を形成する。銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、配線溝内に、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図２１では、配線Ｍ１を構成する銅めっき膜、シード層およびバリアメタル膜を一体化して示してある。配線Ｍ１は、プラグＰＧに接続され、プラグＰＧを介して、半導体層ＥＰ１などと電気的に接続される。このため、配線Ｍ１からプラグＰＧおよび金属シリサイド層ＭＳ（半導体層ＥＰ１上に形成されかつプラグＰＧに接する金属シリサイド層ＭＳ）を通じて半導体層ＥＰ１に所定の電圧（ソース電圧またはドレイン電圧）が印加できるようになっている。
その後、デュアルダマシン法により２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１および２層目以降の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
また、本実施の形態では、ＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明したが、導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成することもできる。また、同一の半導体基板ＳＵＢにｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴとの両方を形成することもできる。これは、以下の実施の形態２〜５についても同様である。
＜検討例について＞
次に、本発明者が検討した検討例について説明する。図２２〜図２５は、本発明者が検討した第１検討例の半導体装置の製造工程中の要部断面図である。なお、図２２〜図２５には、ソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１０１およびｎ＋型半導体領域ＳＤ１０１上の半導体層ＥＰ１０１）を共有してゲート長方向に２つのｎチャネル型ＭＩＳＦＥＴ（のゲート電極ＧＥ１０１）が隣り合っている場合について、図示してある。
第１検討例でも、上記ステップＳ１〜Ｓ１０とほぼ同様の工程を行って上記図１２に相当する図２２の構造を得る。図２２において、半導体基板ＳＵＢ１０１は上記半導体基板ＳＵＢに相当するものであり、素子分離領域ＳＴ１０１は上記素子分離領域ＳＴに相当するものであり、ｐ型ウエルＰＷ１０１は上記ｐ型ウエルＰＷに相当するものであり、ｎ−型半導体領域ＥＸ１０１は上記ｎ−型半導体領域ＥＸに相当するものであり、ｎ＋型半導体領域ＳＤ１０１は上記ｎ＋型半導体領域ＳＤに相当するものである。また、絶縁膜ＧＩ１０１は上記絶縁膜ＧＩに相当するものであり、ゲート電極ＧＥ１０１は上記ゲート電極ＧＥに相当するものであり、絶縁膜ＩＬ１０１は上記絶縁膜ＩＬ１に相当するものであり、絶縁膜ＩＬ１０２は上記絶縁膜ＩＬ２に相当するものであり、サイドウォールスペーサＳＷ１０１はサイドウォールスペーサＳＷ１に相当するものである。
それから、第１検討例では、本実施の形態とは異なり上記ステップＳ１１を行うことなく上記ステップＳ１２に相当する工程を行って、図２３に示されるように、エピタキシャル成長によりエピタキシャル層（エピタキシャル成長層）である半導体層ＥＰ１０１，ＥＰ１０２を形成する。なお、図２３では、半導体層ＥＰ１０１，ＥＰ１０２にドットのハッチングを付してある。半導体層ＥＰ１０１，ＥＰ１０２を構成する半導体材料は、上記半導体層ＥＰ１，ＥＰ２を構成する半導体材料と同様である。
エピタキシャル成長により半導体層ＥＰ１０１，ＥＰ１０２を形成するため、半導体基板ＳＵＢの露出面（Ｓｉ面）上に、エピタキシャル層（半導体層ＥＰ１０１）が選択的に成長し、また、ゲート電極ＧＥ１０１上に半導体層ＥＰ１０２が成長する。すなわち、サイドウォールスペーサＳＷ１０１では覆われずに露出されたｎ＋型半導体領域ＳＤ１０１の露出面（露出する上面）上に、半導体層ＥＰ１０１が選択的に成長する。
第１検討例では、図２２および図２３からも分かるように、ｎ＋型半導体領域ＳＤ１０１の露出面上にエピタキシャル成長する半導体層ＥＰ１０１の成長方向は、サイドウォールスペーサＳＷ１０１の存在により上方向（半導体基板ＳＵＢ１０１の主面に略垂直な方向）にほぼ制限される。
それから、サリサイド技術により、半導体層ＥＰ１０１，ＥＰ１０２の表面に、上記金属シリサイド層ＭＳに相当する金属シリサイド層ＭＳ１０１を形成する。すなわち、図２４に示されるように、半導体基板ＳＵＢ１０１の主面全面上に、ゲート電極ＧＥ１０１、サイドウォールスペーサＳＷ１０１および半導体層ＥＰ１０１，ＥＰ１０２を覆うように、金属膜ＭＥ１０１を形成する。金属膜ＭＥ１０１は、上記金属膜ＭＥに相当するものである。それから、熱処理によって、金属膜ＭＥ１０１と半導体層ＥＰ１０１，ＥＰ１０２を反応させることにより、図２５に示されるように、半導体層ＥＰ１０１，ＥＰ１０２の表面（上層部）に、金属膜ＭＥ１０１と半導体層ＥＰ１０１，ＥＰ１０２との反応層である金属シリサイド層ＭＳ１０１を形成する。その後、未反応の金属膜ＭＥ１０１は除去し、図２５は、この段階が示されている。
以降の工程は、第１検討例においても、上記図１８〜図２１の工程とほぼ同様であるので、ここではその図示および説明は省略する。
図２２〜図２５に示されるような第１検討例の場合、以下のような課題があることが、本発明者の検討により分かった。
すなわち、ソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１０１およびその上の半導体層ＥＰ１０１）を間に挟んで（共有して）ゲート長方向に隣り合うゲート電極ＧＥ１０１の間隔Ｗ１０１（間隔Ｗ１０１は図２２に示してある）は、半導体素子の小型化（微細化）に伴い、小さくなる傾向にある。ゲート電極ＧＥ１０１の側壁上にはサイドウォールスペーサＳＷ１０１が形成されているため、ゲート電極ＧＥ１０１の間隔Ｗ１０１が小さくなると、それらゲート電極ＧＥ１０１の側壁上に形成されたサイドウォールスペーサＳＷ１０１の隣接間隔Ｗ１０２（隣接間隔Ｗ１０２は図２２に示してある）も小さくなる。なお、Ｗ１０１＝Ｗ１０２＋Ｔ１０４×２の関係が成り立ち、ここでＴ１０４（厚みＴ１０４は図２２に示してある）は、サイドウォールスペーサＳＷ１０１の厚み（ゲート長方向に沿った方向の厚み）である。
このため、半導体層ＥＰ１０１は、サイドウォールスペーサＳＷ１０１間の狭い隙間（領域）にエピタキシャル成長することになる。半導体層ＥＰ１０１は、サイドウォールスペーサＳＷ１０１では覆われずに露出されたｎ＋型半導体領域ＳＤ１０１の露出面上にエピタキシャル成長するため、半導体層ＥＰ１０１の成長方向は、サイドウォールスペーサＳＷ１０１の側面によって上方向のみにほぼ制限される。このため、ゲート長方向にゲート電極ＧＥ１０１が隣り合っている場合は、隣り合うサイドウォールスペーサＳＷ１０１間の狭い隙間（領域）に半導体層ＥＰ１０１が形成され、その半導体層ＥＰ１０１の平面寸法（平面積）が小さくなってしまう。すなわち、ゲート長方向における半導体層ＥＰ１０１の寸法が、サイドウォールスペーサＳＷ１０１の隣接間隔Ｗ１０２にほぼ等しくなる。
半導体層ＥＰ１０１の表面には、その半導体層ＥＰ１０１と金属との反応層（化合物層）である金属シリサイド層ＭＳが形成される。しかしながら、図２２〜図２５の第１検討例では、半導体層ＥＰ１０１の平面寸法（平面積）が小さくなっていることで、半導体層ＥＰ１０１の表面に形成された金属シリサイド層ＭＳ１０１と半導体層ＥＰ１０１との界面の面積が小さくなり、寄生抵抗が増加してしまう。これは、半導体装置の性能の低下につながる。
また、図２２〜図２５の第１検討例では、ｎ＋型半導体領域ＳＤ１０１が素子分離領域ＳＴ１０１に隣接している場合は、そのｎ＋型半導体領域ＳＤ１０１上に成長する半導体層ＥＰ１０１は、素子分離領域ＳＴ側にも成長して素子分離領域ＳＴ上に乗り上げることはできるが、ゲート電極ＧＥ１０１側への成長はサイドウォールスペーサＳＷ１０１の側面によって妨げられる。このため、半導体層ＥＰ１０１の成長方向は、素子分離領域ＳＴ側を除いて、上方向に制限される。
このため、隣り合うゲート電極ＧＥ１０１に挟まれた領域に半導体層ＥＰ１０１を成長させる場合はもちろんのこと、隣り合うゲート電極ＧＥ１０１に挟まれた領域以外に半導体層ＥＰ１０１を成長させる場合であっても、サイドウォールスペーサＳＷ１０１の側面によって半導体層ＥＰ１０１の横方向への成長が妨げられることで、半導体層ＥＰ１０１の平面寸法（平面積）が抑制される。これにより、半導体層ＥＰ１０１の表面に形成された金属シリサイド層ＭＳ１０１と半導体層ＥＰ１０１との界面の面積が小さくなり、寄生抵抗が増加してしまう。これは、半導体装置の性能の低下につながる。
ＭＩＳＦＥＴ（金属配線部分を除く）の寄生抵抗は、ソース・ドレイン領域を構成する半導体領域（半導体層）とその表面に形成された金属シリサイド層（下地の半導体材料によっては金属ジャーマナイド層または金属シリコンジャーマナイド層）との界面抵抗が最も大きい。そのため、ソース・ドレイン領域を構成する半導体領域（半導体層）とその表面に形成された金属シリサイド層との界面の面積の減少は、直接、寄生抵抗の増加につながる。このため、図２３の工程段階における半導体層ＥＰ１０１の露出面積を増大し、図２５の工程段階における（従って製造後の半導体装置における）半導体層ＥＰ１０１と金属シリサイド層ＭＳとの界面の面積を増大させることが望まれる。
そこで、サイドウォールスペーサＳＷ１０１の厚みＴ１０４を小さくすることが考えられる。図２６は、第２検討例の半導体装置の製造工程中の要部断面図である。図２６に示される第２検討例は、サイドウォールスペーサＳＷ１０１の厚みＴ１０４を、図２２〜図２５の第１検討例よりも小さくした場合に対応している。すなわち、サイドウォールスペーサＳＷ１０１を形成する段階で、サイドウォールスペーサＳＷ１０１の厚みＴ１０４を薄く形成しておき（これは絶縁膜ＩＬ１０１，ＩＬ１０２の堆積時の膜厚の合計を薄くすることで実現できる）、それ以外は第１検討例と同じ工程を行って図２５に相当する図２６の構造を得ている。
図２５の第１検討例に比べて、図２６の第２検討例では、サイドウォールスペーサＳＷ１０１の厚みＴ１０４が薄い分、半導体層ＥＰ１０１の平面寸法（平面積）を大きくすることができる。このため、図２５の第１検討例に比べて、図２６の第２検討例では、半導体層ＥＰ１０１の表面に形成された金属シリサイド層ＭＳ１０１と半導体層ＥＰ１０１との界面の面積を大きくすることができ、寄生抵抗を抑制することができる。
しかしながら、図２６の第２検討例のようにサイドウォールスペーサＳＷ１０１の厚みＴ１０４を薄くすることは、次のような問題を招いてしまう。
すなわち、図２６の第２検討例のようにサイドウォールスペーサＳＷ１０１の厚みＴ１０４を薄くすると、金属シリサイド層ＭＳ１０１とチャネル領域（ゲート電極ＧＥ１０１の下方のチャネル領域）との間の距離（電流経路に沿った距離、図２６に矢印で示される経路ＹＪの距離に対応）が短くなるため、リーク電流が増加してしまう。リーク電流の増加は、半導体装置の性能の低下につながる。また、リーク電流の増加は、リーク電流起因の歩留まり低下につながる。
このため、リーク電流を抑制するには、金属シリサイド層ＭＳ１０１とチャネル領域との間の距離（電流経路に沿った距離）をある程度大きくすることが必要であるが、そのために第１検討例のようにサイドウォールスペーサＳＷ１０１の厚みＴ１０４を厚くすると、上述のような寄生抵抗の問題が発生しやすくなる。
従って、半導体装置の性能を向上するためには、金属シリサイド層とチャネル領域との間の距離（電流経路に沿った距離）を確保しながら、ソース・ドレイン領域を構成する半導体領域（半導体層）とその表面に形成された金属シリサイド層との界面の面積を大きくすることが望まれる。
また、サリサイド技術で金属シリサイド層ＭＳ１０１を形成する際に、溝部分（隣接間隔Ｗ１０２で隣り合うサイドウォールスペーサＳＷ１０１間の領域に対応）に形成される金属膜ＭＥ１０１には、溝寸法依存性があり、溝が狭いほど、その溝に形成される金属膜ＭＥ１０１の膜厚は薄くなる傾向にある。金属膜ＭＥ１０１の膜厚が薄いと、その金属膜ＭＥ１０１を用いて形成される金属シリサイド層ＭＳ１０１の厚みも薄くなる。
半導体素子の小型化（微細化）が進み、溝寸法（サイドウォールスペーサＳＷ１０１の隣接間隔Ｗ１０２に対応）が小さくなると、溝寸法が最も狭い溝部分と溝寸法が広い溝部分（あるいは溝状ではなく広く平坦な領域）とで、金属膜ＭＥ１０１の形成膜厚に大きな差が生じてしまう。金属膜ＭＥ１０１が薄くなると（例えば１０ｎｍ以下の範囲で薄くなると）、金属シリサイド層ＭＳ１０１が均一に形成されなくなり、一方、金属膜ＭＥ１０１の厚さが（接合深さに対して最適化された膜厚に比べて）厚くなると、接合リーク電流が増加する可能性が高くなる。半導体ウエハの面内に、溝寸法が狭い溝部分と溝寸法が広い溝部分（あるいは溝状ではなく広く平坦な領域）とが共存していると、狭い溝部分に対して金属膜ＭＥ１０１の膜厚を最適化すれば、広い溝部分（あるいは溝状ではなく広く平坦な領域）で接合リーク電流が増加しやすくなる。一方、広い溝部分（あるいは溝状ではなく広く平坦な領域）に対して金属膜ＭＥ１０１の膜厚を最適化すれば、狭い溝部分で金属シリサイド層ＭＳ１０１の形成不良が生じる可能性が高くなる。すなわち、トレードオフの関係が生じて、半導体装置（半導体チップ）全体に対して最適化することが難しくなる。このような現象は、溝寸法（サイドウォールスペーサＳＷ１０１の隣接間隔Ｗ１０２に対応）が７０ｎｍ以下になると、顕著になる。
従って、半導体装置の性能を向上するためには、サリサイドプロセスで用いる金属膜を形成する段階で、隣り合うゲート電極間に形成されている溝状の部分（溝部分）の寸法を大きくすることが望まれる。しかしながら、それを実現するために、図２６の第２検討例のようにサイドウォールスペーサＳＷ１０１の厚みＴ１０４を薄くすることは、上述したようなリーク電流の増加の問題を招いてしまう。
＜本実施の形態の主要な特徴について＞
本実施の形態の半導体装置は、半導体基板ＳＵＢ上にゲート絶縁膜（絶縁膜ＧＩ）を介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの側壁上から半導体基板ＳＵＢ上にかけて延在する絶縁膜（側壁絶縁膜）ＩＬ１と、その絶縁膜ＩＬ１から露出する半導体基板ＳＵＢ上に形成された半導体層（エピタキシャル半導体層）ＥＰ１とを含むＭＩＳＦＥＴを有している。そして、絶縁膜ＩＬ１は、ゲート電極ＧＥの側壁上に延在する部分と半導体基板ＳＵＢ上に延在する部分とを有し、半導体層ＥＰ１の一部が、半導体基板ＳＵＢ上に延在する部分の絶縁膜ＩＬ１上に位置している。換言すれば、半導体層ＥＰ１は一部が絶縁膜ＩＬ１上に乗り上げている。
本実施の形態とは異なり、絶縁膜ＩＬ１から露出する半導体基板ＳＵＢ上に成長した半導体層ＥＰ１が絶縁膜ＩＬ１上に乗り上げていない場合には、半導体層ＥＰ１の平面寸法（平面積）が、半導体層ＥＰ１が成長する基板露出面の平面寸法（平面積）とほぼ同じになるため、半導体層ＥＰ１の平面寸法（平面積）が抑制されてしまう。
それに対して、本実施の形態では、半導体層ＥＰ１の一部が絶縁膜ＩＬ１上に位置している（すなわち半導体層ＥＰ１の一部が絶縁膜ＩＬ１上に乗り上げている）ため、半導体層ＥＰ１の平面寸法（平面積）を、半導体層ＥＰ１が成長する基板露出面の平面寸法（平面積）よりも大きくすることができる。ここで、半導体層ＥＰ１が成長する基板露出面とは、絶縁膜ＩＬ１から露出し、その上に半導体層ＥＰ１が成長した基板面であり、半導体基板ＳＵＢの主面において半導体層ＥＰ１に接している部分に対応している。
このため、本実施の形態では、半導体層ＥＰ１の一部が絶縁膜ＩＬ１上に位置している（乗り上げている）分、半導体層ＥＰ１の平面寸法（平面積）を、半導体層ＥＰ１が成長する基板露出面の平面寸法（平面積）よりも大きくすることができ、半導体層ＥＰ１の平面寸法（平面積）を増大させることができる。このため、ＭＩＳＦＥＴの抵抗成分を低減して、半導体装置の性能を向上させることができる。
また、半導体層ＥＰ１の一部が絶縁膜ＩＬ１上に位置している（乗り上げている）ことで半導体層ＥＰ１の平面寸法（平面積）を大きくしたことにより、半導体層ＥＰ１の上部に、金属と半導体層ＥＰ１を構成する元素との化合物層（ここでは金属シリサイド層ＭＳ）が形成されている場合、その化合物層（金属シリサイド層ＭＳ）と半導体層ＥＰ１との界面の面積を大きくすることができる。上述のように、半導体層ＥＰ１とその上部に形成された金属シリサイド層ＭＳとの界面での抵抗が、寄生抵抗の主たる発生源となるため、寄生抵抗の低減には、半導体層ＥＰ１とその上部に形成された金属シリサイド層ＭＳとの界面の面積の増大が有効である。本実施の形態では、半導体層ＥＰ１の上部に、金属と半導体層ＥＰ１を構成する元素との化合物層（ここでは金属シリサイド層ＭＳ）が形成され、その化合物層（金属シリサイド層ＭＳ）と半導体層ＥＰ１との界面の面積を大きくすることができるため、その化合物層（金属シリサイド層ＭＳ）と半導体層ＥＰ１との界面抵抗に起因した寄生抵抗を低減することができる。寄生抵抗を低減することにより、半導体装置の性能を向上させることができる。
また、半導体層ＥＰ１は、ソース・ドレイン用の半導体層である。半導体基板ＳＵＢの主面上にソース・ドレイン用の半導体層ＥＰ１を形成したことで、半導体基板ＳＵＢに形成したソース・ドレイン用の半導体領域（ここではｎ＋型半導体領域ＳＤ）の接合深さを浅くしても、ソース・ドレイン領域の厚みを確保することができる。このため、短チャネル効果を防止することができる。また、ソース・ドレイン領域のシート抵抗を低減することができる。従って、半導体装置の性能を向上させることができる。また、半導体素子の微細化（従って半導体装置の小型化）を図ることができる。
また、上記図２６に示される第２検討例では、サイドウォールスペーサＳＷ１０１の厚みＴ１０４を小さくすることで、半導体層ＥＰ１０１の平面寸法（平面積）を大きくしているため、金属シリサイド層ＭＳ１０１とチャネル領域との間の距離（電流経路に沿った距離）が短くなり、リーク電流が増加する虞がある。
それに対して、本実施の形態では、ゲート電極ＧＥの側壁上から半導体基板ＳＵＢ上にかけて絶縁膜（側壁絶縁膜）ＩＬ１が延在し、この絶縁膜ＩＬ１がゲート電極ＧＥ上に延在する部分と半導体基板ＳＵＢ上に延在する部分とを有し、半導体基板ＳＵＢ上に延在する部分の絶縁膜ＩＬ１上に半導体層ＥＰ１の一部が位置している（乗り上げている）。半導体基板ＳＵＢ上に延在する部分の絶縁膜ＩＬ１が存在することにより、半導体層ＥＰ１の上部に形成された金属化合物層（金属と半導体層ＥＰ１を構成する元素との化合物層、ここでは金属シリサイド層ＭＳ）とチャネル領域（ゲ―ト電極ＧＥの下方のチャネル領域）との間の距離（電流経路に沿った距離）を長くすることができる。これにより、リーク電流を抑制または防止することができる。従って、半導体装置の性能を向上させることができる。
また、本実施の形態におけるサイドウォールスペーサＳＷ１の厚みＴ４（図１１参照）と上記第１検討例におけるサイドウォールスペーサＳＷ１０１の厚みＴ１０４（図２２参照）とをほぼ同じにした場合を仮定する。この場合、本実施の形態における半導体基板ＳＵＢ上に延在する部分の絶縁膜ＩＬ１の長さＴ１２（図１、図１３参照）と、上記第１検討例におけるサイドウォールスペーサＳＷ１０１の厚みＴ１０４とがほぼ同じになる。この場合、本実施の形態と上記第１検討例とで、金属シリサイド層ＭＳ，ＭＳ１０１からチャネル領域までの距離（電流経路に沿った距離）は、ほぼ同じになるが、半導体層ＥＰ１の一部が絶縁膜ＩＬ１上に乗り上げている分、本実施の形態における半導体層ＥＰ１の平面寸法（平面積）は、上記第１検討例における半導体層ＥＰ１０１の平面寸法（平面積）よりも大きくすることができる。
また、本実施の形態と上記第２検討例とを比べると、上記第２検討例における半導体層ＥＰ１０１の平面寸法（平面積）と本実施の形態における半導体層ＥＰ１の平面寸法（平面積）とがほぼ同程度の場合、金属シリサイド層ＭＳ，ＭＳ１０１からチャネル領域までの距離（電流経路に沿った距離）は、上記第２検討例よりも本実施の形態の方が長くすることができる。
従って、本実施の形態では、半導体層ＥＰ１の平面寸法（平面積）の増大と、金属シリサイド層ＭＳ（金属と半導体層ＥＰ１を構成する元素との化合物層）からチャネル領域までの距離（電流経路に沿った距離）を長くすることとを、両立することができる。これにより、寄生抵抗を低減でき、かつ、リーク電流を抑制または防止することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の歩留まりを向上させることができる。
また、本実施の形態では、上記のような構造（絶縁膜ＩＬ１がゲート電極ＧＥの側壁上から半導体基板ＳＵＢ上にかけて延在し、半導体層ＥＰ１の一部が半導体基板ＳＵＢ上に延在する部分の絶縁膜ＩＬ１上に乗り上げた構造）とその効果を得るために、半導体装置の製造方法について工夫している。
すなわち、絶縁膜ＩＬ１および絶縁膜ＩＬ１上の絶縁膜ＩＬ２を有する積層膜ＬＭを用いてサイドウォールスペーサＳＷ１を形成してから、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２を除去し、その後、絶縁膜ＩＬ１から露出する半導体基板ＳＵＢ上に、半導体層ＥＰ１をエピタキシャル成長させている。この際、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２を除去していたことで、半導体層ＥＰ１は上方向だけでなく横方向（ゲート長方向）にも成長することができ、エピタキシャル成長した半導体層ＥＰ１は、一部が絶縁膜ＩＬ１上に乗り上げることができる。半導体層ＥＰ１の一部が絶縁膜ＩＬ１上に乗り上げたことで、半導体層ＥＰ１の平面寸法（平面積）は、半導体層ＥＰ１が成長する基板露出面の平面寸法（平面積）よりも大きくなる。これにより、半導体層ＥＰ１の平面寸法（平面積）を大きくすることができ、ＭＩＳＦＥＴの抵抗成分を低減して、半導体装置の性能を向上させることができる。
また、ステップＳ１２で半導体層ＥＰ１を形成した後に、ステップＳ１４で半導体層ＥＰ１上に、金属と半導体層ＥＰ１との反応層（ここでは金属シリサイド層ＭＳ）を形成するが、半導体層ＥＰ１の一部が絶縁膜ＩＬ１上に乗り上げていたことで、半導体層ＥＰ１の平面寸法を大きくし、その反応層（金属シリサイド層ＭＳ）と半導体層ＥＰ１との界面の面積を大きくすることができる。このため、その反応層（金属シリサイド層ＭＳ）と半導体層ＥＰ１との界面抵抗に起因した寄生抵抗を低減することができ、半導体装置の性能を向上させることができる。
また、ステップＳ１１でサイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２を除去し、ステップＳ１２では残存している絶縁膜ＩＬ１上に半導体層ＥＰ１を乗り上げさせることで、絶縁膜ＩＬ１の存在により、半導体層ＥＰ１の上部に形成された反応層（ここでは金属シリサイド層ＭＳ）とチャネル領域との間の距離（電流経路に沿った距離）を長くすることができる。これにより、リーク電流を抑制または防止することができ、半導体装置の性能を向上させることができる。
また、ステップＳ１１では、絶縁膜ＩＬ２よりも絶縁膜ＩＬ１がエッチングされにくい条件でエッチングを行って、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２を除去することが好ましい。これにより、ステップＳ１１において、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ１を、ゲート電極ＧＥの側壁上から半導体基板ＳＵＢ上にかけて延在するように的確に残存させることができる。
また、ステップＳ１１（絶縁膜ＩＬ２除去工程）では、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ１が、ゲート電極ＧＥの側壁上から半導体基板ＳＵＢ上にかけて延在するように残存させる。そして、ステップＳ１２の半導体層ＥＰ１形成工程を行う段階で、絶縁膜ＩＬ１の厚み（半導体基板ＳＵＢ上に延在する部分の厚み）は、１０ｎｍ以下であることが好ましい。ステップＳ１２の半導体層ＥＰ１形成工程を行う段階で、半導体基板ＳＵＢ上に延在する部分の絶縁膜ＩＬ１の厚みが厚すぎると、半導体層ＥＰ１が絶縁膜ＩＬ１上に乗り上げにくくなるか、あるいは、乗り上げてもその乗り上げ部分の寸法（ゲート長方向の寸法）が小さくなる虞がある。ステップＳ１２の半導体層ＥＰ１形成工程を行う段階で、半導体基板ＳＵＢ上に延在する部分の絶縁膜ＩＬ１の厚みを、１０ｎｍ以下とすることで、半導体層ＥＰ１が絶縁膜ＩＬ１上に乗り上げやすくなり、また、その乗り上げ部分の寸法（ゲート長方向の寸法）を大きくしやすくなる。これにより、半導体層ＥＰ１の平面寸法（平面積）を大きくしやすくなる。
また、絶縁膜ＩＬ１の厚み（半導体基板ＳＵＢ上に延在する部分の厚み）は、ステップＳ１２の半導体層ＥＰ１形成工程を行う段階で１０ｎｍ以下であることが好ましいが、ステップＳ１１でサイドウォールスペーサＳＷ１を構成している絶縁膜ＩＬ２を除去する際に、絶縁膜ＩＬ１も若干エッチングされ得る。このため、ステップＳ７で絶縁膜ＩＬ１を成膜する際は、ステップＳ１１で若干エッチングされることを考慮した厚みに設定しておくことが好ましい。このため、ステップＳ７で絶縁膜ＩＬ１を成膜する際は、絶縁膜ＩＬ１の形成膜厚（上記厚みＴ１）は、例えば１０〜２０ｎｍ程度とすることができる。
また、本実施の形態では、サイドウォールスペーサＳＷ２の厚みＴ６（厚みＴ６は図１５に示してある）は、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２の厚みＴ５（厚みＴ５は図１１に示してある）よりも小さく（薄く）している（すなわちＴ６＜Ｔ５）。このため、ゲート長方向に隣り合うゲート電極ＧＥの互いに対向する側壁上に形成されたサイドウォールスペーサＳＷ１の隣接間隔（ゲート長方向の隣接間隔）Ｗ１よりも、ゲート長方向に隣り合うゲート電極ＧＥの互いに対向する側壁上に形成されたサイドウォールスペーサＳＷ２の隣接間隔（ゲート長方向の隣接間隔）Ｗ２の方が大きくなる（すなわちＷ１＜Ｗ２）。なお、隣接間隔Ｗ１は図１１に示し、隣接間隔Ｗ２は図１５に示してある。
このため、本実施の形態におけるサイドウォールスペーサＳＷ１の厚みＴ４と上記第１検討例におけるサイドウォールスペーサＳＷ１０１の厚みＴ１０４とをほぼ同じにした場合を仮定すると、本実施の形態におけるサイドウォールスペーサＳＷ１の隣接間隔Ｗ１が、上記第１検討例におけるサイドウォールスペーサＳＷ１０１の隣接間隔Ｗ１０２（図２２参照）とほぼ同じになる。この場合、厚みＴ５と厚みＴ６との差の２倍だけ、本実施の形態におけるサイドウォールスペーサＳＷ２の隣接間隔Ｗ２は、上記第１検討例におけるサイドウォールスペーサＳＷ１０１の隣接間隔Ｗ１０２よりも大きくなる。このため、本実施の形態では、ステップＳ１４で金属膜ＭＥを形成する段階で、サイドウォールスペーサＳＷ２の隣接間隔Ｗ２を大きくしておくことができる。従って、半導体素子が微細化してゲート長方向に隣り合うゲート電極ＧＥの間隔が狭くなったとしても、サイドウォールスペーサＳＷ２の隣接間隔Ｗ２を大きくすることができるため、ゲート長方向に近接して隣り合うゲート電極ＧＥ間の半導体層ＥＰ１上に形成される金属膜ＭＥの厚みが、他の領域の金属膜ＭＥの厚みよりも薄くなる現象を抑制または防止できる。このため、半導体基板ＳＵＢの主面内における金属膜ＭＥの形成膜厚（実際に形成される膜厚）の均一性を向上させることができる。従って、金属シリサイド層ＭＳをより的確に形成することができ、金属シリサイド層ＭＳの形成不良が発生するのを、抑制または防止することができる。これにより、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。
（実施の形態２）
図２７〜図３１は、実施の形態２の半導体装置の製造工程中の要部断面図である。
上記実施の形態１では、ステップＳ１２（半導体層ＥＰ１形成工程）の後、ステップＳ１３でサイドウォールスペーサＳＷ２を形成してから、ステップＳ１４（金属シリサイド層ＭＳ形成工程）を行っていた。
それに対して、本実施の形態２では、ステップＳ１３のサイドウォールスペーサＳＷ２形成工程を省略している。すなわち、本実施の形態２では、ステップＳ１２（半導体層ＥＰ１形成工程）の後、ステップＳ１３（サイドウォールスペーサＳＷ２形成工程）を行わずに、ステップＳ１４（金属シリサイド層ＭＳ形成工程）を行う。それ以外は、本実施の形態２は、上記実施の形態１と基本的には同じである。
以下、本実施の形態２について、上記実施の形態１との相違点を中心にして、図面を参照して具体的に説明する。
本実施の形態２では、上記実施の形態１と同様に上記ステップＳ１１（半導体層ＥＰ１形成工程）までの工程を行い、上記図１４と同様の図２７の構造を得る。図２７の構造を得るまでの工程は、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
図２７の構造を得た後、本実施の形態２では、上記ステップＳ１３（サイドウォールスペーサＳＷ２形成工程）を行うことなく、上記ステップＳ１４を行うことで、図２８に示されるように、半導体層ＥＰ１，ＥＰ２の表面（上層部）に金属シリサイド層ＭＳを形成する。ステップＳ１４の金属シリサイド層ＭＳ形成工程は、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
以降の工程は、本実施の形態２も、上記実施の形態１と基本的には同じである。
すなわち、図２９に示されるように、半導体基板の主面（主面全面）上に、ゲート電極ＧＥ、半導体層ＥＰ１，ＥＰ２および金属シリサイド層ＭＳを覆うように、層間絶縁膜として絶縁膜ＩＬ３を形成する。サイドウォールスペーサＳＷ２が形成されていないため、絶縁膜ＩＬ１と絶縁膜ＩＬ３との間にサイドウォールスペーサＳＷ２は介在せず、半導体層ＥＰ１および金属シリサイド層ＭＳで覆われていない部分の絶縁膜ＩＬ１の表面は、絶縁膜ＩＬ３と接することになる。それから、上記実施の形態１と同様にして、図３０に示されるように、絶縁膜ＩＬ３にコンタクトホールＣＮＴを形成し、図３１に示されるように、コンタクトホールＣＮＴ内にプラグＰＧを形成する（埋め込む）。それから、上記実施の形態１と同様にして、プラグＰＧが埋め込まれた絶縁膜ＩＬ３上に、配線形成用の絶縁膜ＩＬ４を形成し、絶縁膜ＩＬ４に配線溝を形成し、配線溝内に配線Ｍ１を形成する（埋め込む）。
本実施の形態２においても、上記実施の形態１で述べたような効果を得ることができる。更に、本実施の形態では、サイドウォールスペーサＳＷ２を形成していない分、ゲート長方向に近接して隣り合うゲート電極ＧＥ間の半導体層ＥＰ１上に形成される上記金属膜ＭＥの厚みが、他の領域の上記金属膜ＭＥの厚みよりも薄くなる現象を、更に抑制または防止することができる。このため、金属シリサイド層ＭＳを、より的確に形成することができ、金属シリサイド層ＭＳの形成不良が発生するのを、更に抑制または防止することができる。
一方、上記実施の形態１では、ステップＳ１３のサイドウォールスペーサＳＷ２形成工程を行うことで、次のような効果を得ることができる。
すなわち、上記実施の形態１では、サイドウォールスペーサＳＷ２を形成しているため、コンタクトホールＣＮＴを形成する際にコンタクトホールＣＮＴの目外れ（コンタクトホールＣＮＴの形成位置の設計からのずれ）が生じたとしても、サイドウォールスペーサＳＷ２が存在により、コンタクトホールＣＮＴからｎ−型半導体領域ＥＸが露出するのを、より的確に防止することができる。また、上記実施の形態１では、サイドウォールスペーサＳＷ２を形成しているため、半導体層ＥＰ１の形成後に半導体層ＥＰ１にイオン注入で不純物を導入する場合には、サイドウォールスペーサＳＷ２がイオン注入阻止マスクとして機能することで、ｎ−型半導体領域ＥＸにまで不純物が追加注入されてしまうのを、より的確に防止できるようになる。この場合、サイドウォールスペーサＳＷ２の形成後に、半導体層ＥＰ１にイオン注入することが好ましい。また、これらの効果を高めるため、サイドウォールスペーサＳＷ２における側端部側（ゲート電極ＧＥに隣接する側とは反対側）は、半導体層ＥＰ１上に乗り上げていることが好ましい。すなわち、サイドウォールスペーサＳＷ２の側端部（ゲート電極ＧＥに隣接する側とは反対側の側面下部）が半導体層ＥＰ１上に存在していることが好ましい。
（実施の形態３）
図３２〜図４１は、実施の形態３の半導体装置の製造工程中の要部断面図である。
上記実施の形態１では、ステップＳ１２で半導体基板ＳＵＢの露出面上に半導体層ＥＰ１を形成する際に、ゲート電極ＧＥ上にも半導体層ＥＰ２を形成していた。それに対して、本実施の形態３では、ステップＳ１２で半導体基板ＳＵＢの露出面上に半導体層ＥＰ１を形成する際に、ゲート電極ＧＥ上にはエピタキシャル層（エピタキシャル半導体層）は形成されないようにしている。
また、上記実施の形態１では、半導体基板ＳＵＢにｎ＋型半導体領域ＳＤを形成していた。それに対して、本実施の形態３では、ｎ＋型半導体領域ＳＤの形成を省略している。このため、本実施の形態３では、半導体基板ＳＵＢにおいて、上記実施の形態１でｎ＋型半導体領域ＳＤが形成されていた領域にまで、ｎ−型半導体領域ＥＸが延在（延長）しており、半導体層ＥＰ１は、ｎ−型半導体領域ＥＸ上に成長している。
それ以外は、本実施の形態３は、上記実施の形態１と基本的には同じである。
以下、本実施の形態３について、上記実施の形態１との相違点を中心にして、図面を参照して具体的に説明する。
本実施の形態３においても、上記実施の形態１と同様に上記ステップＳ４（絶縁膜ＧＩ形成工程）までの工程を行い、上記図５の構造を得る。それから、本実施の形態３では、図３２に示されるように、上記実施の形態１と同様に、半導体基板ＳＵＢの主面全面上に（すなわち絶縁膜ＧＩ上に）、ゲート電極形成用の導電膜として、多結晶シリコン（ポリシリコン）膜のようなシリコン膜ＰＳを形成する。シリコン膜ＰＳは、成膜時または成膜後に導電型の不純物を導入して低抵抗率の半導体膜（ドープトポリシリコン膜）とすることが好ましい。
それから、図３３に示されるように、シリコン膜ＰＳの上層部分（表層部分）にイオン注入により不純物を高濃度に注入して、不純物注入層ＰＳ１を形成する。これにより、シリコン膜ＰＳの上層部分（表層部分）が、不純物が高濃度に注入された不純物注入層ＰＳ１となる。不純物注入層ＰＳ１に注入する不純物は、好ましくは、Ａｓ（ヒ素）、ホウ素（ボロン、Ｂ）、リン（Ｐ）、アンチモン（Ｓｂ）、窒素（Ｎ）、アルゴン（Ａｒ）、酸素（Ｏ）などであり、これらのうちの一種以上をイオン注入する。不純物注入層ＰＳ１を形成するためのイオン注入の注入エネルギーは、例えば１〜１０ｋｅＶ程度とすることができ、また、ドーズ量は、例えば５×１０１４／ｃｍ２程度とすることができる。また、シリコン膜ＰＳ成膜時のシリコン膜ＰＳの厚みは例えば６０〜１５０ｎｍ程度とすることができ、不純物注入層ＰＳ１の厚みは例えば１０〜３０ｎｍ程度とすることができる。図３３の工程で不純物注入層ＰＳ１に不純物をイオン注入した分、不純物注入層ＰＳ１の不純物濃度は、不純物注入層ＰＳ１の下のシリコン膜ＰＳの不純物濃度よりも、高くなっている。不純物注入層ＰＳ１は、後でゲート電極ＧＥ上に上記半導体層ＥＰ２が成長しないようにするために、形成される。
それから、上層部に不純物注入層ＰＳ１が形成されているシリコン膜ＰＳを、上記実施の形態１と同様に、フォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、図３４に示されるように、ゲート電極ＧＥを形成する。この場合、ゲート電極ＧＥは、パターニングされたシリコン膜ＰＳ（上層部に不純物注入層ＰＳ１が形成されているシリコン膜ＰＳ）からなり、ゲート電極ＧＥの上層部（表層部）は不純物注入層ＰＳ１で構成された状態となる。ゲート電極ＧＥは、半導体基板ＳＵＢ（ｐ型ウエルＰＷ）上にゲート絶縁膜としての絶縁膜ＧＩを介して形成される。
それから、図３５に示されるように、上記実施の形態１と同様に上記ステップＳ６を行って、ｎ−型半導体領域ＥＸを形成する。ステップＳ６（ｎ−型半導体領域ＥＸ形成工程）は、本実施の形態３においても、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
それから、図３６に示されるように、上記実施の形態１と同様に上記ステップＳ７，Ｓ８，Ｓ９を行って、ゲート電極ＧＥの側壁上に、絶縁膜ＩＬ１と絶縁膜ＩＬ１上の絶縁膜ＩＬ２との積層膜からなるサイドウォールスペーサＳＷ１を形成する。サイドウォールスペーサＳＷ１形成工程（すなわち上記ステップＳ７，Ｓ８，Ｓ９）およびサイドウォールスペーサＳＷ１の構成については、本実施の形態３も、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
上記実施の形態１では、上記ステップＳ７，Ｓ８，Ｓ９によりサイドウォールスペーサＳＷ１を形成した後、上記ステップＳ１０でイオン注入を行って上記ｎ＋型半導体領域ＳＤを形成し、その後、上記ステップＳ１１（絶縁膜ＩＬ２除去工程）を行っていた。それに対して、本実施の形態３では、上記ステップＳ７，Ｓ８，Ｓ９によりサイドウォールスペーサＳＷ１を形成した後、上記ステップＳ１０（ｎ＋型半導体領域ＳＤ形成工程）を行わずに、ステップＳ１１の絶縁膜ＩＬ２除去工程を行う。
すなわち、サイドウォールスペーサＳＷ１の形成後、上記ステップＳ１０（ｎ＋型半導体領域ＳＤ形成工程）を行うことなく、図３７に示されるように、ステップＳ１１を行って、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２をエッチングにより除去する。ステップＳ１１（絶縁膜ＩＬ２除去工程）については、本実施の形態３も、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
それから、図３８に示されるように、ステップＳ１２を行って、エピタキシャル成長により、半導体基板ＳＵＢ上に、エピタキシャル層（エピタキシャル成長層、エピタキシャル半導体層）である半導体層ＥＰ１を形成する。
ステップＳ１２では、エピタキシャル成長により半導体層ＥＰ１を形成するため、半導体基板ＳＵＢの露出面（Ｓｉ面）上に、エピタキシャル層（半導体層ＥＰ１）が選択的に成長する。このため、ステップＳ１２では、半導体基板ＳＵＢの主面のうち、ゲート絶縁膜（絶縁膜ＧＩ）や絶縁膜ＩＬ１で覆われずに露出するＳｉ面（Ｓｉ露出面）上に、エピタキシャル層（半導体層ＥＰ１となるエピタキシャル層）が選択的に成長することになる。
上記実施の形態１では、ステップＳ１２の直前の段階で、ｎ＋型半導体領域ＳＤの上面（Ｓｉ面）が絶縁膜ＩＬ１から露出していたため、ステップＳ１２ではｎ＋型半導体領域ＳＤの露出面（露出する上面）上に半導体層ＥＰ１が選択的に成長していた。一方、本実施の形態３では、ｎ＋型半導体領域ＳＤを形成しておらず、上記実施の形態１でｎ＋型半導体領域ＳＤが形成されていた領域まで、ｎ−型半導体領域ＥＸが延在している。このため、本実施の形態３では、ステップＳ１２の直前の段階で、ｎ−型半導体領域ＥＸの一部の上面（Ｓｉ面）が絶縁膜ＩＬ１から露出しており、ステップＳ１２ではｎ−型半導体領域ＥＸの露出面（露出する上面）上に半導体層ＥＰ１が選択的に成長する。
半導体層ＥＰ１の一部が絶縁膜ＩＬ１上に乗り上げた（延在した）状態になるのは、本実施の形態３においても、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
また、本実施の形態３では、ゲート電極ＧＥの上層部は不純物注入層ＰＳ１となっており、この不純物注入層ＰＳ１上には、ステップＳ１２でエピタキシャル層（エピタキシャル半導体層）は成長しない。このため、本実施の形態３では、ゲート電極ＧＥ上に上記半導体層ＥＰ２は形成されない。
すなわち、ゲート電極ＧＥの上層部に不純物注入層ＰＳ１を予め形成しておき、この不純物注入層ＰＳ１に注入されている不純物の種類と濃度とを、不純物注入層ＰＳ１上へのエピタキシャル成長を阻害（抑制）できるような不純物の種類と濃度とに設定しておく。これにより、ステップＳ１２で不純物注入層ＰＳ１上（すなわちゲート電極ＧＥ上）に上記半導体層ＥＰ２のようなエピタキシャル層（エピタキシャル半導体層）が形成されないようにすることができる。この観点で、不純物注入層ＰＳ１を形成するイオン注入における不純物の種類とドーズ量は、上記例示した条件を好適に用いることができる。
それから、本実施の形態３でも、上記実施の形態１と同様に、図３９に示されるように、ステップＳ１３を行って、ゲート電極ＧＥの側壁上に、絶縁膜ＩＬ１を介して、サイドウォールスペーサＳＷ２を形成する。サイドウォールスペーサＳＷ２形成工程（すなわちステップＳ１３）およびサイドウォールスペーサＳＷ２の構成については、本実施の形態３も、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
半導体層ＥＰ１は、ＭＩＳＦＥＴのソース・ドレイン用の半導体領域として機能し、ｎ−型半導体領域ＥＸと同じ導電型（ここではｎ型）であるが、ｎ−型半導体領域ＥＸよりも高不純物濃度とすることが好ましい。
このため、ステップＳ１２で半導体層ＥＰ１をエピタキシャル成長する際に、成膜用ガス中にドーピングガスを導入することにより、導電型の不純物（ここではリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物）が高濃度に導入された半導体層ＥＰ１を形成（成長）することで、半導体層ＥＰ１の形成段階で半導体層ＥＰ１を（ｎ−型半導体領域ＥＸよりも）高不純物濃度とすることができる。あるいは、ステップＳ１２で半導体層ＥＰ１をエピタキシャル成長により形成した後、イオン注入により不純物（ここではリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物）を半導体層ＥＰ１に導入（注入）することで、半導体層ＥＰ１を（ｎ−型半導体領域ＥＸよりも）高不純物濃度とすることができる。また、必要に応じて、半導体層ＥＰ１に対して、ストレス印加用、あるいは不純物拡散抑制用の不純物を追加でイオン注入してもよい。なお、半導体層ＥＰ１に不純物をイオン注入する場合は、上記実施の形態１で説明したのと同様の理由により、ステップＳ１３でサイドウォールスペーサＳＷ２を形成した後（かつステップＳ１４のサリサイド工程の前）に、半導体層ＥＰ１に不純物をイオン注入することが好ましい。
それから、本実施の形態３では、上記実施の形態１と同様に上記ステップＳ１４を行って、図４０に示されるように、半導体層ＥＰ１の表面（上層部）とゲート電極ＧＥの上面とに、金属シリサイド層ＭＳを形成する。
ステップＳ１４の金属シリサイド層ＭＳ形成工程は、上記実施の形態１と基本的には同じであるが、本実施の形態３では、ゲート電極ＧＥ上に上記半導体層ＥＰ２が形成されていないため、半導体層ＥＰ２の上面ではなくゲート電極ＧＥの上面に金属シリサイド層ＭＳが形成される点が、上記実施の形態１と相違している。
以降の工程は、本実施の形態３も、上記実施の形態１と基本的には同じである。
すなわち、本実施の形態３においても、上記実施の形態１と同様に、図４１に示されるように、半導体基板ＳＵＢの主面上に、ゲート電極ＧＥ、半導体層ＥＰ１、金属シリサイド層ＭＳおよびサイドウォールスペーサＳＷ２を覆うように、層間絶縁膜として絶縁膜ＩＬ３を形成し、絶縁膜ＩＬ３にコンタクトホールＣＮＴを形成し、コンタクトホールＣＮＴ内にプラグＰＧを形成する（埋め込む）。それから、上記実施の形態１と同様に、プラグＰＧが埋め込まれた絶縁膜ＩＬ３上に、配線形成用の絶縁膜ＩＬ４を形成し、絶縁膜ＩＬ４に配線溝を形成し、配線溝内に配線Ｍ１を形成する（埋め込む）。
本実施の形態３では、上記実施の形態１で得られる効果に加えて、次のような効果も得ることができる。
すなわち、本実施の形態３では、ゲート電極ＧＥ上にエピタキシャル層（エピタキシャル半導体層）が形成されないようにしている。
ゲート電極ＧＥ上にエピタキシャル層が形成され、そのエピタキシャル層が上方向だけでなく横方向にも成長した場合には、ゲート電極ＧＥ上のエピタキシャル層の平面寸法（平面積）はゲート電極ＧＥの平面寸法（平面積）よりも大きくなる。この場合、半導体層ＥＰ１上に形成するコンタクトホールＣＮＴの目外れが生じたときに、半導体層ＥＰ１に接続するためのプラグＰＧがゲート電極ＧＥ上のエピタキシャル層に近接したり接触したりする虞がある。プラグＰＧがゲート電極ＧＥ上のエピタキシャル層に近接すると、リーク電流の原因になり、また、プラグＰＧがゲート電極ＧＥ上のエピタキシャル層に接すると、短絡が発生する。これは、半導体装置の信頼性や歩留まりの低下につながる。
それに対して、本実施の形態３では、ゲート電極ＧＥ上にエピタキシャル層（エピタキシャル半導体層）が形成されないようにしている。このため、ゲート電極ＧＥ上に、ゲート電極ＧＥの平面寸法（平面積）よりも大きなエピタキシャル層が形成されることはないため、たとえコンタクトホールＣＮＴの目外れが生じたとしても、プラグＰＧがゲート電極ＧＥに近接したり接触したりする可能性を、低減することができる。このため、プラグＰＧがゲート電極ＧＥに近接してリーク電流を生じたり、プラグＰＧがゲート電極ＧＥに接して短絡するのを、抑制または防止することができる。このため、半導体装置の信頼性や歩留まりを、より向上させることができる。
また、本実施の形態３では、ｎ＋型半導体領域ＳＤの形成を省略し、ｎ−型半導体領域ＥＸ上に半導体層ＥＰ１を成長させている。エピタキシャル層は、下地の半導体領域の不純物濃度が高いと、成長しにくくなり、成長速度が遅くなる傾向にある。本実施の形態３では、高不純物濃度のｎ＋型半導体領域ＳＤ上ではなく、低不純物濃度のｎ−型半導体領域ＥＸ上に半導体層ＥＰ１をエピタキシャル成長させているため、半導体層ＥＰ１を成長させやすく、半導体層ＥＰ１の成長速度を高めることができる。これにより、半導体層ＥＰ１形成工程に要する時間を短縮でき、半導体装置のスループットを向上することができる。
また、ｎ型半導体領域上に成長するエピタキシャル層の成長速度とｎ型半導体領域上に成長するエピタキシャル層の成長速度との差は、それら下地の半導体領域の不純物濃度が高いほど、大きくなる傾向にある。本実施の形態３では、高不純物濃度のｎ＋型半導体領域ＳＤ上ではなく、低不純物濃度のｎ−型半導体領域ＥＸ上にソース・ドレイン用のエピタキシャル層（半導体層ＥＰ１）をエピタキシャル成長させている。このため、同一の半導体基板ＳＵＢ上にｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを形成する場合に、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン用のエピタキシャル層（半導体層ＥＰ１）の成長速度と、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン用のエピタキシャル層（半導体層ＥＰ１）の成長速度との差を、小さくすることができる。これにより、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン用のエピタキシャル層（半導体層ＥＰ１）の厚みと、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン用のエピタキシャル層（半導体層ＥＰ１）の厚みとの差を、小さくすることができる。
また、本実施の形態３では、ｎ−型半導体領域ＥＸよりも高不純物濃度で接合深さが深い半導体領域（ｎ＋型半導体領域ＳＤに相当するもの）を、半導体基板ＳＵＢに形成していない。このため、短チャネル効果を、更に低減することができる。また、半導体素子の微細化にも有利である。
上述のように、上記実施の形態１，２では、ステップＳ１２で半導体層（エピタキシャル半導体層）ＥＰ１を形成する際に、ゲート電極ＧＥ上にも半導体層（エピタキシャル半導体層）ＥＰ２が形成されていた。一方、本実施の形態３および後述の実施の形態４，５では、ステップＳ１２で半導体層（エピタキシャル半導体層）ＥＰ１を形成する際に、ゲート電極ＧＥ上にはエピタキシャル層（エピタキシャル半導体層）が形成されないようにしている。これを実現する手法として、本実施の形態３においては、ステップＳ５で形成されたゲート電極ＧＥが、イオン注入層を有するシリコン層からなることで、ステップＳ１２で半導体層ＥＰ１を形成する際に、ゲート電極ＧＥ上にエピタキシャル層（エピタキシャル半導体層）が形成されないようにしている。また、後述の実施の形態４では、ステップＳ５で形成されたゲート電極ＧＥを、上部に絶縁膜（後述の絶縁膜ＩＬ５）が積層された積層構造を有したものとすることで、ステップＳ１２で半導体層ＥＰ１を形成する際に、ゲート電極ＧＥ上にエピタキシャル層（エピタキシャル半導体層）が形成されないようにしている。また、後述の実施の形態５では、ステップＳ５で形成されたゲート電極ＧＥが、金属からなることで（すなわちゲート電極ＧＥをメタルゲート電極とすることで）、ステップＳ１２で半導体層ＥＰ１を形成する際に、ゲート電極ＧＥ上にエピタキシャル層（エピタキシャル半導体層）が形成されないようにしている。
また、本実施の形態３および後述の実施の形態４，５では、ステップＳ１２でゲート電極ＧＥ上にエピタキシャル層（エピタキシャル半導体層）が形成されないようにする特徴と、ｎ＋型半導体領域ＳＤの形成を省略してｎ−型半導体領域ＥＸ上に半導体層ＥＰ１を成長させている特徴とを有しているが、そのうちの一方または両方を上記実施の形態１，２に適用することができる。
（実施の形態４）
図４２〜図４６は、実施の形態４の半導体装置の製造工程中の要部断面図である。
上記実施の形態３では、ゲート電極ＧＥの上部に不純物注入層ＰＳ１を設けることで、ゲート電極ＧＥ上にエピタキシャル層（エピタキシャル半導体層）が形成されないようにしていた。それに対して、本実施の形態４では、ゲート電極ＧＥの上部に絶縁膜ＩＬ５を設けることで、ゲート電極ＧＥ上にエピタキシャル層（エピタキシャル半導体層）が形成されないようにしている。それ以外は、本実施の形態４は、上記実施の形態３と基本的には同じである。
以下、本実施の形態４について、図面を参照して具体的に説明する。
本実施の形態４においても、上記実施の形態１と同様に上記ステップＳ４（絶縁膜ＧＩ形成工程）までの工程を行い、上記図５の構造を得る。それから、本実施の形態４においても、図４２に示されるように、上記実施の形態１と同様に、半導体基板ＳＵＢの主面全面上に（すなわち絶縁膜ＧＩ上に）、ゲート電極形成用の導電膜として、多結晶シリコン（ポリシリコン）膜のようなシリコン膜ＰＳを形成する。シリコン膜ＰＳは、成膜時または成膜後に不純物を導入して低抵抗率の半導体膜（ドープトポリシリコン膜）とすることが好ましい。
それから、本実施の形態４では、図４３に示されるように、半導体基板ＳＵＢの主面全面上に、すなわちシリコン膜ＰＳ上に、絶縁膜（絶縁層）ＩＬ５を形成する。絶縁膜ＩＬ５は、後で形成する絶縁膜ＩＬ２とは異なる材料が好ましく、例えば窒化シリコン膜とすることができる。絶縁膜ＩＬ５は、後でゲート電極ＧＥ上に上記半導体層ＥＰ２が成長しないようにするために、形成される。
それから、シリコン膜ＰＳとシリコン膜ＰＳ上の絶縁膜ＩＬ５との積層膜を、フォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、図４４に示されるように、ゲート電極ＧＥを形成する。この際、絶縁膜ＩＬ５をハードマスクとして用いることもできる。ゲート電極ＧＥは、パターニングされたシリコン膜ＰＳからなり、ゲート電極ＧＥの上部には絶縁膜ＩＬ５（シリコン膜ＰＳからなるゲート電極ＧＥと同様の平面形状の絶縁膜ＩＬ５）が形成された状態となる。すなわち、ゲート電極ＧＥは、上部に絶縁膜ＩＬ５が積層された積層構造を有することになる。ゲート電極ＧＥは、半導体基板ＳＵＢ（ｐ型ウエルＰＷ）上にゲート絶縁膜としての絶縁膜ＧＩを介して形成される。また、絶縁膜ＩＬ５は絶縁体からなるため、ＭＩＳＦＥＴのゲート電極としては機能しない部分であるが、シリコン膜ＰＳとシリコン膜ＰＳ上の絶縁膜ＩＬ５との積層構造体をゲート電極（ゲート構造体）とみなすこともできる。
それから、図４５に示されるように、上記実施の形態１と同様に上記ステップＳ６を行って、ｎ−型半導体領域ＥＸを形成する。ステップＳ６（ｎ−型半導体領域ＥＸ形成工程）は、本実施の形態４においても、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
それから、上記実施の形態１と同様に上記ステップＳ７，Ｓ８，Ｓ９を行って、ゲート電極ＧＥの側壁上に、絶縁膜ＩＬ１と絶縁膜ＩＬ１上の絶縁膜ＩＬ２との積層膜からなるサイドウォールスペーサＳＷ１を形成する。サイドウォールスペーサＳＷ１形成工程（すなわち上記ステップＳ７，Ｓ８，Ｓ９）およびサイドウォールスペーサＳＷ１の構成については、本実施の形態４も、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
それから、上記実施の形態３と同様に、本実施の形態４においても、上記ステップＳ７，Ｓ８，Ｓ９によりサイドウォールスペーサＳＷ１を形成した後、上記ステップＳ１０（ｎ＋型半導体領域ＳＤ形成工程）を行わずに、ステップＳ１１の絶縁膜ＩＬ２除去工程を行う。
すなわち、サイドウォールスペーサＳＷ１の形成後、上記ステップＳ１０（ｎ＋型半導体領域ＳＤ形成工程）を行うことなく、図４６に示されるように、ステップＳ１１を行って、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２をエッチングにより除去する。ステップＳ１１（絶縁膜ＩＬ２除去工程）については、本実施の形態４も、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
なお、本実施の形態４では、ゲート電極ＧＥ上に絶縁膜ＩＬ５が形成された状態でステップＳ１１（絶縁膜ＩＬ２除去工程）を行うため、このステップＳ１１（絶縁膜ＩＬ２除去工程）では、ゲート電極ＧＥ上の絶縁膜ＩＬ５が層状に残存して、ゲート電極ＧＥ（を構成するシリコン膜ＰＳ）が露出されないようにする。このため、ステップＳ１１（絶縁膜ＩＬ２除去工程）は、絶縁膜ＩＬ２に比べて絶縁膜ＩＬ１，ＩＬ５がエッチングされにくいようなエッチング条件でエッチングを行うことが好ましい。この観点で、絶縁膜ＩＬ５に対する絶縁膜ＩＬ２のエッチング選択比を確保できるように、絶縁膜ＩＬ５は、絶縁膜ＩＬ２とは異なる材料により形成しておくことが好ましい。
それから、ステップＳ１２を行って、エピタキシャル成長により、半導体基板ＳＵＢ上に、エピタキシャル層（エピタキシャル成長層、エピタキシャル半導体層）である半導体層ＥＰ１を形成する。
上記本実施の形態３では、ゲート電極ＧＥの上層部に不純物注入層ＰＳ１を設けることで、ステップＳ１２でゲート電極ＧＥ上にエピタキシャル層（エピタキシャル半導体層）が成長しないようにしていた。それに対して、本実施の形態４では、ゲート電極ＧＥ上に絶縁膜ＩＬ５を形成しておくことで、すなわちゲート電極ＧＥを構成するシリコン膜ＰＳが露出しないようにゲート電極ＧＥの上面を絶縁膜ＩＬ５で覆っておくことで、ステップＳ１２でゲート電極ＧＥ上にエピタキシャル層（エピタキシャル半導体層）が成長しないようにしている。つまり、ゲート電極ＧＥは、上部に絶縁膜ＩＬ５が積層された積層構造を有しているため、ステップＳ１２でゲート電極ＧＥ上にエピタキシャル層（エピタキシャル半導体層）は成長しない。
このため、上記実施の形態３と同様に、本実施の形態４においても、ステップＳ１２でゲート電極ＧＥ上にエピタキシャル層（エピタキシャル半導体層、上記半導体層ＥＰ２に対応）は形成されない。半導体層ＥＰ１については、本実施の形態４においても、上記実施の形態３と同様である。すなわち、上記実施の形態３と同様に、本実施の形態４においても、ステップＳ１２ではｎ−型半導体領域ＥＸの露出面（露出する上面）上に半導体層ＥＰ１が選択的に成長し、半導体層ＥＰ１の一部が絶縁膜ＩＬ１上に乗り上げた（延在した）状態になる。
以降の工程は、本実施の形態４も、上記実施の形態３と基本的には同じであるので、ここではその繰り返しの説明は省略する。なお、ステップＳ１４（金属シリサイド層ＭＳ形成工程）を、ゲート電極ＧＥ上に絶縁膜ＩＬ５が残存した状態で行う場合は、ゲート電極ＧＥ上には、金属シリサイド層ＭＳは形成されない。
本実施の形態４においても、上記実施の形態３とほぼ同様の効果を得ることができる。
なお、本実施の形態４では、ゲート電極ＧＥ上に絶縁膜ＩＬ５を形成しているため、上記実施の形態３に比べて、ゲート電極ＧＥ上へのエピタキシャル層（エピタキシャル半導体層）の形成を、より確実に防ぐことができる。一方、実施の形態３では、ゲート電極ＧＥの上部に金属シリサイド層ＭＳを形成することができるため、ゲート電極ＧＥの低抵抗化や、ゲート電極ＧＥにプラグＰＧを接続する際のコンタクト抵抗の低減に、より有利である。
また、本実施の形態４において、ステップＳ１２（エピタキシャル成長工程）の後で、ステップＳ１４（金属シリサイド層ＭＳ形成工程）の前に、ゲート電極ＧＥ上から絶縁膜ＩＬ５を除去することもでき、この場合、ステップＳ１４（金属シリサイド層ＭＳ形成工程）で、ゲート電極ＧＥ上にも金属シリサイド層ＭＳを形成することができる。
（実施の形態５）
図４７〜図５０は、実施の形態５の半導体装置の製造工程中の要部断面図である。
上記実施の形態３では、ゲート電極ＧＥの上部に不純物注入層ＰＳ１を設けることで、ゲート電極ＧＥ上にエピタキシャル層（エピタキシャル半導体層）が形成されないようにしていた。また、上記実施の形態４では、ゲート電極ＧＥの上部に絶縁膜ＩＬ５を設けることで、ゲート電極ＧＥ上にエピタキシャル層（エピタキシャル半導体層）が形成されないようにしていた。それに対して、本実施の形態５では、ゲート電極ＧＥを金属（金属材料）からなるメタルゲート電極とすることで、ゲート電極ＧＥ上にエピタキシャル層（エピタキシャル半導体層）が形成されないようにしている。また、ゲート電極ＧＥ上に、金属シリサイド層ＭＳに相当するものは形成されない。それ以外は、本実施の形態５は、上記実施の形態３と基本的には同じである。
以下、本実施の形態５について、図面を参照して具体的に説明する。
本実施の形態５においても、上記実施の形態３とほぼ同様に上記ステップＳ１１（絶縁膜ＩＬ２除去工程）までの工程を行い、上記図３７に相当する図４７の構造を得る。ここまでの工程で、本実施の形態５が上記実施の形態３と相違しているのは、本実施の形態５では、ゲート電極ＧＥを金属（金属材料）により形成していることである。すなわち、本実施の形態５では、ゲート電極ＧＥは、金属（金属材料）からなるため、いわゆるメタルゲート電極（金属ゲート電極）となっている。なお、ここで言う金属（金属材料）とは、金属伝導を示す導電体を言い、単体の金属（純金属）や合金だけでなく、金属伝導を示す金属化合物（窒化金属や炭化金属など）も含むものとする。
例えば、ゲート電極ＧＥは、上記シリコン膜ＰＳの代わりに金属膜（例えばタングステン膜）を形成し、これをフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、パターニングされた金属膜（例えばパターニングされたタングステン膜）からなるゲート電極ＧＥを形成することができる。また、絶縁膜ＧＩは、窒化シリコンよりも誘電率が高い高誘電率ゲート絶縁膜（例えば酸化ハフニウム膜または酸化アルミニウム膜などの金属酸化物膜）とすれば、より好ましい。
それから、図４８に示されるように、ステップＳ１２を行って、エピタキシャル成長により、半導体基板ＳＵＢ上に、エピタキシャル層（エピタキシャル成長層、エピタキシャル半導体層）である半導体層ＥＰ１を形成する。
上記実施の形態３では、ゲート電極ＧＥの上層部に不純物注入層ＰＳ１を設けることで、ステップＳ１２でゲート電極ＧＥ上にエピタキシャル層（エピタキシャル半導体層）が成長しないようにしていた。また、上記本実施の形態４では、ゲート電極ＧＥの上部に絶縁膜ＩＬ５を設けることで、ゲート電極ＧＥ上へエピタキシャル層（エピタキシャル半導体層）が成長しないようにしていた。それに対して、本実施の形態５では、ゲート電極ＧＥが半導体材料ではなく金属（金属材料）からなるため、ステップＳ１２ではゲート電極ＧＥ上にエピタキシャル層（エピタキシャル半導体層）が成長しない。
このため、上記実施の形態３，４と同様に、本実施の形態５においても、ステップＳ１２でゲート電極ＧＥ上にエピタキシャル層（エピタキシャル半導体層、上記半導体層ＥＰ２に対応）は形成されない。半導体層ＥＰ１については、本実施の形態５においても、上記実施の形態３，４と同様である。すなわち、上記実施の形態３，４と同様に、本実施の形態５においても、ステップＳ１２ではｎ−型半導体領域ＥＸの露出面（露出する上面）上に半導体層ＥＰ１が選択的に成長し、半導体層ＥＰ１の一部が絶縁膜ＩＬ１上に乗り上げた（延在した）状態になる。
以降の工程は、上記実施の形態３と基本的には同じである。
すなわち、本実施の形態５でも、上記実施の形態３と同様に、図４９に示されるように、ステップＳ１３を行って、ゲート電極ＧＥの側壁上に、絶縁膜ＩＬ１を介して、サイドウォールスペーサＳＷ２を形成する。サイドウォールスペーサＳＷ２形成工程（すなわちステップＳ１３）およびサイドウォールスペーサＳＷ２の構成については、本実施の形態５も、上記実施の形態１，３，４と同様である。また、半導体層ＥＰ１は、ＭＩＳＦＥＴのソース・ドレイン用の半導体領域として機能し、ｎ−型半導体領域ＥＸと同じ導電型（ここではｎ型）であり、ｎ−型半導体領域ＥＸよりも高不純物濃度とすることが好ましいが、半導体層ＥＰ１に不純物を導入する手法は、上記実施の形態３と同様である。
それから、本実施の形態５においても、上記実施の形態１や上記実施の形態３と同様に上記ステップＳ１４を行って、図４０に示されるように、半導体層ＥＰ１の表面（上層部）に、金属シリサイド層ＭＳを形成する。
但し、ステップＳ１４の金属シリサイド層ＭＳ形成工程は、上記実施の形態１や実施の形態３と基本的には同じであるが、本実施の形態５では、ゲート電極ＧＥ上に上記半導体層ＥＰ２が形成されておらず、また、ゲート電極ＧＥは金属（金属材料）からなるため、ゲート電極ＧＥ上には金属シリサイド層ＭＳが形成されない点が、上記実施の形態１や実施の形態３と相違している。なお、半導体層ＥＰ１上に金属シリサイド層ＭＳが形成される点は、本実施の形態５も、上記実施の形態１〜４と同様である。
その後、上記実施の形態１や実施の形態３と同様に、本実施の形態５においても、図５０に示されるように、半導体基板ＳＵＢの主面上に、ゲート電極ＧＥ、半導体層ＥＰ１、金属シリサイド層ＭＳおよびサイドウォールスペーサＳＷ２を覆うように、層間絶縁膜として絶縁膜ＩＬ３を形成し、絶縁膜ＩＬ３にコンタクトホールＣＮＴを形成し、コンタクトホールＣＮＴ内にプラグＰＧを形成する。それから、上記実施の形態１や実施の形態３と同様に、プラグＰＧが埋め込まれた絶縁膜ＩＬ３上に、配線形成用の絶縁膜ＩＬ４を形成し、絶縁膜ＩＬ４に配線溝を形成し、配線溝内に配線Ｍ１を形成する。
本実施の形態５では、上記実施の形態３で得られる効果に加えて、次のような効果も得ることができる。
すなわち、本実施の形態５では、ゲート電極ＧＥを、メタルゲート電極としている。このため、ゲート電極ＧＥの空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になるという利点も得られる。また、ゲート絶縁膜（絶縁膜ＧＩ）を、窒化シリコン膜よりも高い誘電率（比誘電率）を有する高誘電率膜（いわゆるＨｉｇｈ−ｋ膜）とした場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜（絶縁膜ＧＩ）の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
また、ゲート電極ＧＥを金属（金属材料）により形成したことで、ゲート電極ＧＥ上へのエピタキシャル層（エピタキシャル半導体層）の形成を防ぐことができるため、それに伴う上記実施の形態３で説明した効果を、特別な工程（例えば上記実施の形態３における上記不純物注入層ＰＳ１形成工程）を行うことなく、得ることができる。
また、上記実施の形態１〜５では、半導体基板ＳＵＢとしてシリコン基板を用いた場合について説明した。他の形態として、半導体基板ＳＵＢとして、シリコン基板の代わりに、シリコン基板以外の半導体基板（ＳｉＧｅ基板やＧｅ基板など）、あるいはシリコン基板の主面上に別の（シリコン以外の）半導体材料層が形成されているような基板を用いることもできる。また、上記実施の形態１〜５では、半導体層ＥＰ１，ＥＰ２として、シリコンの選択エピタキシャル成長層を用いる場合を中心に説明したが、他の形態として、シリコンゲルマニウムまたはゲルマニウムなどの選択エピタキシャル成長層を用いることもできる。また、上記実施の形態１〜４では、ゲート電極ＧＥをシリコン（ポリシリコン）により形成した場合について説明したが、他の形態として、シリコン以外の半導体材料（ＳｉＧｅなど）によりゲート電極ＧＥを形成することもできる。
また、積層膜ＬＭを３層以上の絶縁膜により形成することもでき、その場合、上記ステップＳＳ１１では、サイドウォールスペーサＳＷ１を構成する積層膜ＬＭのうちの少なくとも最上層の絶縁膜を除去するとともに、サイドウォールスペーサＳＷ１を構成する積層膜ＬＭのうちの少なくとも最下層の絶縁膜を層状に残存させる。つまり、上記ステップＳ１１では、サイドウォールスペーサＳＷ１を構成する積層膜ＬＭのうち、最上層の絶縁膜を含む１層以上の絶縁膜を除去するとともに、最下層の絶縁膜を含む１層以上の絶縁膜を残存させる。この残存する絶縁膜の半導体基板ＳＵＢ上に延在する部分上に、上記ステップＳ１２で形成された半導体層ＥＰ１が乗り上げることになる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＣＮＴ コンタクトホール
ＥＰ１，ＥＰ２，ＥＰ１０１，ＥＰ１０２ 半導体層
ＥＸ，ＥＸ１０１ ｎ−型半導体領域
ＧＥ，ＧＥ１０１ ゲート電極
ＧＩ，ＧＩ１０１ 絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ５，ＩＬ１０１，ＩＬ１０２ 絶縁膜
ＩＬ３ 絶縁膜
ＬＭ 積層膜
Ｍ１ 配線
ＭＥ，ＭＥ１０１ 金属膜
ＭＳ，ＭＳ１０１ 金属シリサイド層
ＰＧ プラグ
ＰＳ シリコン膜
ＰＳ１ 不純物注入層
ＰＷ，ＰＷ１０１ ｐ型ウエル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
ＳＤ，ＳＤ１０１ ｎ＋型半導体領域
ＳＮ１ 窒化シリコン膜
ＳＯ１ 酸化シリコン膜
ＳＴ，ＳＴ１０１ 素子分離領域
ＳＴ１ 素子分離溝
ＳＵＢ，ＳＵＢ１０１ 半導体基板
ＳＷ１，ＳＷ２，ＳＷ１０１ サイドウォールスペーサ
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ１１，Ｔ１０４ 厚み
Ｔ１２ 長さ
Ｗ１，Ｗ２，Ｗ１０２ 隣接間隔
Ｗ１０１ 間隔
ＹＪ 経路

Claims (13)

  1. 半導体基板と、
    前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の側壁上から前記半導体基板上にかけて延在する第１側壁絶縁膜と、
    前記第１側壁絶縁膜から露出する前記半導体基板上に形成された、ソース・ドレイン用の第１エピタキシャル半導体層と、
    前記ゲート電極の前記側壁上に前記第１側壁絶縁膜を介して形成された第２側壁絶縁膜と、
    を含むＭＩＳＦＥＴを有し、
    前記第１エピタキシャル半導体層の上部に、金属と前記第１エピタキシャル半導体層を構成する元素との化合物層が形成されており、
    前記第１側壁絶縁膜は、前記ゲート電極の前記側壁上に延在する第１部分と前記半導体基板上に延在する第２部分とを有し、
    前記第１エピタキシャル半導体層の一部が、前記半導体基板上に延在する前記第１側壁絶縁膜の前記第２部分上に位置し、
    前記第２側壁絶縁膜の一部が、前記第１エピタキシャル半導体層上に位置し、
    前記ゲート電極のゲート長方向において、前記ゲート電極の前記側壁上に形成された前記第１側壁絶縁膜の前記第１部分および前記第２側壁絶縁膜の合計の厚みが、前記半導体基板上に延在する前記第１側壁絶縁膜の前記第２部分の長さよりも小さい、半導体装置。
  2. 第１導電型のＭＩＳＦＥＴを有する半導体装置の製造方法であって、
    （ａ）半導体基板を準備する工程、
    （ｂ）前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程、
    （ｃ）前記（ｂ）工程後、前記半導体基板上に、前記ゲート電極を覆うように、第１絶縁膜および前記第１絶縁膜上の第２絶縁膜を有する積層膜を形成する工程、
    （ｄ）前記（ｃ）工程後、前記積層膜をエッチバックして、前記ゲート電極の側壁上に前記積層膜からなる第１サイドウォールスペーサを形成する工程、
    （ｅ）前記（ｄ）工程後、前記第１サイドウォールスペーサを構成する前記第２絶縁膜を除去する工程、
    （ｆ）前記（ｅ）工程後、前記第１絶縁膜から露出する前記半導体基板上に、ソース・ドレイン用の第１半導体層をエピタキシャル成長させる工程、
    （ｇ）前記（ｆ）工程後、前記ゲート電極の前記側壁上に前記第１絶縁膜を介して第２サイドウォールスペーサを形成する工程、
    （ｈ）前記（ｇ）工程後、前記第１半導体層上に、金属と前記第１半導体層との反応層を形成する工程、
    を有し、
    前記（ｅ）工程では、前記第１サイドウォールスペーサを構成していた前記第１絶縁膜が、前記ゲート電極の前記側壁上から前記半導体基板上にかけて延在するように残存し、
    前記（ｆ）工程では、エピタキシャル成長した前記第１半導体層の一部が、前記半導体基板上に延在する部分の前記第１絶縁膜上に乗り上げ、
    前記（ｇ）工程では、前記第２サイドウォールスペーサの一部は、前記第１半導体層上に位置し、
    前記（ｇ）工程では、前記ゲート電極のゲート長方向において、前記ゲート電極の前記側壁上に形成された前記第１絶縁膜および前記第２サイドウォールスペーサの合計の厚みが、前記半導体基板上に延在する部分の前記第１絶縁膜の長さよりも小さい、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ｅ）工程では、前記第２絶縁膜よりも前記第１絶縁膜がエッチングされにくい条件でエッチングを行い、前記第１サイドウォールスペーサを構成する前記第２絶縁膜を除去する、半導体装置の製造方法。
  4. 請求項２記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記ゲート電極上に第２エピタキシャル半導体層が形成される、半導体装置の製造方法。
  5. 請求項２記載の半導体装置の製造方法において、
    前記（ｂ）工程で形成された前記ゲート電極は、上層部にイオン注入層を有するシリコン層からなり、
    前記（ｆ）工程では、前記ゲート電極上にエピタキシャル層が形成されない、半導体装置の製造方法。
  6. 請求項２記載の半導体装置の製造方法において、
    前記（ｂ）工程で形成された前記ゲート電極は、上部に絶縁膜が積層された積層構造を有し、
    前記（ｆ）工程では、前記ゲート電極上にエピタキシャル層が形成されない、半導体装置の製造方法。
  7. 請求項２記載の半導体装置の製造方法において、
    前記（ｂ）工程で形成された前記ゲート電極は、金属からなり、
    前記（ｆ）工程では、前記ゲート電極上にエピタキシャル層が形成されない、半導体装置の製造方法。
  8. 請求項２記載の半導体装置の製造方法において、
    前記（ｂ）工程後で、前記（ｃ）工程前に、
    （ｂ１）前記ゲート電極をマスクとして前記半導体基板にイオン注入を行うことにより、前記ＭＩＳＦＥＴのチャネル領域に隣接する前記第１導電型の第１半導体領域を形成する工程、
    を有する、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記（ｄ）工程後で、前記（ｅ）工程前に、
    （ｄ１）前記ゲート電極および前記第１サイドウォールスペーサをマスクとして前記半導体基板にイオン注入を行うことにより、前記第１導電型でかつ前記第１半導体領域よりも高不純物濃度の第２半導体領域を形成する工程、
    を有し、
    前記（ｆ）工程では、前記第１絶縁膜から露出する第２半導体領域上に、第１半導体層がエピタキシャル成長する、半導体装置の製造方法。
  10. 請求項８記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第１絶縁膜から露出する前記第１半導体領域上に、前記第１半導体層がエピタキシャル成長し、
    前記（ｆ）工程で形成された前記第１半導体層は、前記第１導電型でかつ前記第１半導体領域よりも高不純物濃度である、半導体装置の製造方法。
  11. 請求項８記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第１絶縁膜から露出する前記第１半導体領域上に、前記第１半導体層がエピタキシャル成長し、
    前記（ｇ）工程後で、前記（ｈ）工程前に、
    （ｇ１）前記第１半導体層にイオン注入により前記第１導電型の不純物を導入する工程、
    を有し、
    前記（ｇ１）工程後の前記第１半導体層は、前記第１導電型でかつ前記第１半導体領域よりも高不純物濃度である、半導体装置の製造方法。
  12. 請求項２記載の半導体装置の製造方法において、
    前記第１絶縁膜は窒化シリコン膜からなり、かつ、前記第２絶縁膜は酸化シリコン膜からなる、半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記（ｆ）工程を行う段階で、前記半導体基板上に延在する部分の前記第１絶縁膜の厚みは、１０ｎｍ以下である、半導体装置の製造方法。
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