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JP5806481B2 - 制御回路、電子機器及び電源の制御方法 - Google Patents

制御回路、電子機器及び電源の制御方法 Download PDF

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Description

本発明は、制御回路、電子機器及び電源の制御方法に関するものである。
近年、各種電子機器に電源電圧を供給するスイッチング方式の降圧型ＤＣ−ＤＣコンバータとして、整流素子にＭＯＳトランジスタのスイッチ素子を用いることによって整流損失を低減した同期整流方式のＤＣ−ＤＣコンバータが多用されている。
図２２は、従来の同期整流方式の降圧型ＤＣ−ＤＣコンバータ４の一例を示す。この降圧型ＤＣ−ＤＣコンバータ４は、メイン側のトランジスタＴ１１と、同期側のトランジスタＴ１２と、コイルＬ１１と、平滑用コンデンサＣ１１と、上記トランジスタＴ１１，Ｔ１２を略相補的にオンオフ制御する制御回路５とを備えている。
このような降圧型ＤＣ−ＤＣコンバータ４では、メイン側のトランジスタＴ１１と同期側のトランジスタＴ１２とを交互にオンオフ制御することにより、出力電圧Ｖｏａを目標電圧に維持する。すなわち、Ｈレベルの制御信号ＤＨａによってメイン側のトランジスタＴ１１をオンして入力側から出力側にエネルギーを供給し、そのメイン側のトランジスタＴ１１をオフしてコイルＬ１１に蓄積したエネルギーを放出する。このとき、コイルＬ１１に蓄積されたエネルギーが負荷側に放出されるタイミングに同期して、Ｈレベルの制御信号ＤＬａによって同期側のトランジスタＴ１２がオンされる。メイン側のトランジスタＴ１１を駆動するパルス信号のデューティ比は入力電圧Ｖｉと出力電圧Ｖｏａとの比で決まるが、出力電圧Ｖｏａに応じたフィードバック制御、又は、電流制御モードの場合には出力電圧Ｖｏａ及び出力電流Ｉｏに応じたフィードバック制御をすることで、出力電圧Ｖｏａを目標電圧に維持する。なお、このようなフィードバック制御方式としては、パルス幅変調（Pulse Width Modulation：ＰＷＭ）方式やパルス周波数変調（Pulse Frequency Modulation：ＰＦＭ）方式などが知られている。
ところで、このような同期整流方式の降圧型ＤＣ−ＤＣコンバータ４において、負荷に電力を供給する状態が高負荷状態から軽負荷状態や無負荷状態に急変すると、電力供給量が過多となることがある。この場合に、出力電圧Ｖｏａが目標電圧よりも上昇してオーバーシュートするという問題が発生する。
そこで、出力電圧Ｖｏａが所定の電圧まで上昇したときに、メイン側のトランジスタＴ１１をオフさせ、同期側のトランジスタＴ１２をオンさせることにより、出力端子Ｐｏに流れる電流量を減少させて出力電圧Ｖｏａの上昇を抑制する技術が提案されている（例えば、特許文献１参照）。さらに、この技術では、オーバーシュートした出力電圧Ｖｏａが目標電圧まで低下したときに、同期側のトランジスタＴ１２のオン状態が解除される。
特開２００８−１２５２２６号公報
ここで、上述した技術では、負荷急変時に発生する出力電圧Ｖｏａのオーバーシュート量ΔＶｏａを下記の式で表わすことができる。なお、下記式において、Ｖｏａは出力電圧Ｖｏａの電圧値、ΔＩｏは出力電流Ｉｏの変化量、Ｌ１１はチョークコイルＬ１１のインクタンス値、Ｃ１１はコンデンサＣ１１の容量値である。
Figure 0005806481
 このように、上記技術では、オーバーシュート発生後に同期側のトランジスタＴ１２をオンさせることによって、出力端子Ｐｏに流れる電流量を徐々に減少させ、出力電圧Ｖｏａのオーバーシュート量ΔＶｏａを低減させている。しかしながら、この場合には、同期側のトランジスタＴ１２のオン時のコイル電流ＩＬの変化量の傾斜がＶｏ／Ｌで決まるため、上記オーバーシュート量ΔＶｏａの低減には限界があり、この点において、なお改善の余地を残すものとなっていた。
本発明の一観点によれば、電源の出力電圧に応じた帰還電圧の電圧値と第１基準値との比較に応答して、前記電源内の第１スイッチ及び第２スイッチを相補的にスイッチングさせる第１制御回路と、前記出力電圧又は前記帰還電圧の電圧値と第２基準値とを比較する第１比較回路と、前記第１スイッチと前記第２スイッチとの接続点に流れる電流の電流値と第３基準値とを比較する第２比較回路と、前記第１比較回路の出力に応答して前記第１スイッチ及び前記第２スイッチに対する相補的なスイッチングを無効にして前記第２スイッチをオフし、前記第２比較回路の出力に応答して前記無効を解除する第２制御回路とを有する。
本発明の一観点によれば、出力電圧のオーバーシュート量を低減させることができるという効果を奏する。
第１実施形態のＤＣ−ＤＣコンバータを示すブロック回路図。 第１実施形態のＤＣ−ＤＣコンバータの動作を示すタイミングチャート。 （ａ）、（ｂ）は、第１実施形態のＤＣ−ＤＣコンバータの動作を示す説明図。 第１実施形態のＤＣ−ＤＣコンバータの動作を説明するためのタイミングチャート。 第１実施形態のＤＣ−ＤＣコンバータの動作を説明するためのタイミングチャート。 第２実施形態のＤＣ−ＤＣコンバータを示すブロック回路図。 タイマ回路の内部構成例を示す回路図。 タイマ回路の動作を示すタイミングチャート。 ＰＦＭモード時のＤＣ−ＤＣコンバータを示すブロック回路図。 スイッチング無効化時のＤＣ−ＤＣコンバータを示すブロック回路図。 ＰＷＭモード時のＤＣ−ＤＣコンバータを示すブロック回路図。 第２実施形態のＤＣ−ＤＣコンバータの動作を示すタイミングチャート。 変形例のタイマ回路を示す回路図。 変形例のタイマ回路の動作を示すタイミングチャート。 変形例のタイマ回路を示す回路図。 変形例のタイマ回路の動作を示すタイミングチャート。 変形例のタイマ回路を示す回路図。 変形例のタイマ回路の動作を示すタイミングチャート。 変形例のタイマ回路を示す回路図。 変形例のタイマ回路の動作を示すタイミングチャート。 電子機器を示す概略構成図。 従来例のＤＣ−ＤＣコンバータを示すブロック回路図。
（第１実施形態）
以下、第１実施形態を図１〜図５に従って説明する。
図１に示すように、降圧型ＤＣ−ＤＣコンバータ１は、入力電圧Ｖｉに基づいてその入力電圧Ｖｉよりも低い出力電圧Ｖｏを生成するコンバータ部２と、そのコンバータ部２を制御する制御回路３とを有している。
まず、コンバータ部２の内部構成例を説明する。
入力電圧Ｖｉの供給される入力端子Ｐｉと、入力電圧Ｖｉよりも低い電位の低電位電源線（ここでは、グランド）との間には、メイン側のトランジスタＴ１と同期側のトランジスタＴ２とが直列に接続されている。なお、メイン側のトランジスタＴ１及び同期側のトランジスタＴ２はＮチャネルＭＯＳトランジスタである。
トランジスタＴ１は、その第１端子（ドレイン）が入力端子Ｐｉに接続されるとともに、第２端子（ソース）がトランジスタＴ２の第１端子（ドレイン）に接続されている。このトランジスタＴ２の第２端子（ソース）は、グランドに接続されている。
また、トランジスタＴ１の制御端子（ゲート）には制御回路３から制御信号ＤＨが供給されるのに対し、トランジスタＴ２の制御端子（ゲート）には制御回路３から制御信号ＤＬが供給される。これらトランジスタＴ１，Ｔ２は、制御信号ＤＨ，ＤＬに応答して略相補的にオンオフする。なお、トランジスタＴ１は第１スイッチの一例、トランジスタＴ２は第２スイッチの一例である。
両トランジスタＴ１，Ｔ２間のノードＬＸは、コイルＬ１の第１端子に接続されている。このコイルＬ１の第２端子は、出力電圧Ｖｏを出力する出力端子Ｐｏに接続されている。このように、入力端子Ｐｉと出力端子Ｐｏとの間には、メイン側のトランジスタＴ１とコイルＬ１とが直列に接続されている。また、上記コイルＬ１の第２端子は平滑用コンデンサ（コンデンサ）Ｃ１の第１端子に接続されるとともに、そのコンデンサＣ１の第２端子はグランドに接続されている。この平滑用コンデンサＣ１は、出力電圧Ｖｏを平滑化する平滑回路に含まれる。
このようなコンバータ部２では、メイン側のトランジスタＴ１がオンし同期側のトランジスタＴ２がオフした場合に、入力電圧Ｖｉと出力電圧Ｖｏとの電位差に応じたコイル電流ＩＬがコイルＬ１に流れる。これにより、コイルＬ１にはエネルギーが蓄積される。また、メイン側のトランジスタＴ１がオフし同期側のトランジスタＴ２がオンすると、コイルＬ１が蓄えたエネルギーを放出するため、そのコイルＬ１に誘導電流（コイル電流ＩＬ）が流れる。このような動作により、入力電圧Ｖｉよりも降圧された出力電圧Ｖｏが生成される。そして、その出力電圧Ｖｏが出力端子Ｐｏに接続される負荷（図示略）に供給される。なお、負荷には出力電流Ｉｏも供給される。
制御回路３は、コンバータ部２から帰還される出力電圧Ｖｏに基づいて、制御信号ＤＨ，ＤＬのパルス幅を調整する。この制御回路３は、出力電圧Ｖｏと第１基準電圧Ｖｒ１との比較結果に応答して、トランジスタＴ１，Ｔ２を相補的にオンオフ制御する第１制御回路１０と、出力電圧Ｖｏと第２基準電圧Ｖｒ２とを比較する第１比較回路２０と、ノードＬＸの電圧ＶＬＸと第３基準電圧Ｖｒ３とを比較する第２比較回路２１とを備えている。また、制御回路３は、第１比較回路２０の比較結果に応答してトランジスタＴ１，Ｔ２に対する相補的なスイッチングを無効にし、第２比較回路２１の比較結果に応答してトランジスタＴ１，Ｔ２に対する相補的なスイッチングの無効を解除する第２制御回路３０を備えている。以下に、それぞれの回路の構成例を説明する。
第１制御回路１０内の比較器１１の反転入力端子には、出力電圧Ｖｏに基づく帰還電圧ＶＦＢが供給される。本実施形態では、比較器１１の反転入力端子に、抵抗Ｒ１，Ｒ２により生成された帰還電圧ＶＦＢが供給される。具体的には、抵抗Ｒ１の第１端子には、出力端子Ｐｏが接続されることにより、出力電圧Ｖｏが帰還される。また、抵抗Ｒ１の第２端子が抵抗Ｒ２の第１端子に接続されるとともに、その抵抗Ｒ２の第２端子がグランドに接続されている。そして、これら抵抗Ｒ１，Ｒ２間の接続点が比較器１１の反転入力端子に接続されている。ここで、抵抗Ｒ１，Ｒ２は、それぞれの抵抗値に応じて、出力電圧Ｖｏを分圧した帰還電圧ＶＦＢを生成する。この帰還電圧ＶＦＢの値は、抵抗Ｒ１，Ｒ２の抵抗値の比と、出力電圧Ｖｏとグランドの電位差とに対応する。このため、抵抗Ｒ１，Ｒ２は、出力電圧Ｖｏに比例した帰還電圧ＶＦＢを生成することになる。
比較器１１の非反転入力端子には、第１基準電源Ｅ１にて生成される第１基準電圧Ｖｒ１が供給される。ここで、第１基準電圧Ｖｒ１は、出力電圧Ｖｏの目標電圧に応じて設定される電圧である。比較器１１は、帰還電圧ＶＦＢと第１基準電圧Ｖｒ１との比較結果に応じた出力信号Ｓ１を生成する。具体的には、比較器１１は、帰還電圧ＶＦＢが第１基準電圧Ｖｒ１よりも高いときにＬレベルの出力信号Ｓ１を生成する一方、帰還電圧ＶＦＢが第１基準電圧Ｖｒ１よりも低いときにＨレベルの出力信号Ｓ１を生成する。そして、比較器１１から出力される出力信号Ｓ１は、ＲＳ−ＦＦ回路１２のセット端子Ｓに供給される。
ＲＳ−ＦＦ回路１２は、そのセット端子Ｓに比較器１１の出力端子が接続され、リセット端子Ｒに発振器１３が接続されている。発振器１３は、所定周波数のクロック信号ＣＬＫ（例えば、一定周期で生成されるパルス信号を有する信号）を生成する。上記ＲＳ−ＦＦ回路１２は、リセット優先のＲＳ−ＦＦ回路である。すなわち、ＲＳ−ＦＦ回路１２は、リセット端子Ｒに供給されるクロック信号ＣＬＫがＬレベルのときに、セット端子Ｓに供給される出力信号Ｓ１の立ち上がりエッジに応答して、出力端子ＱからＨレベルの制御信号Ｓ２を出力して保持する。また、ＲＳ−ＦＦ回路１２は、クロック信号ＣＬＫの立ち上がりエッジに応答して、Ｌレベルの制御信号Ｓ２を出力する。そして、ＲＳ−ＦＦ回路１２から出力される制御信号Ｓ２が駆動回路１４に供給される。
駆動回路１４は、制御信号Ｓ２に基づいて、コンバータ部２のトランジスタＴ１，Ｔ２を相補的にオンオフさせる制御信号ＤＨ，ＳＬを生成する。なお、駆動回路１４において、両トランジスタＴ１，Ｔ２が同時にオンしないように、制御信号ＤＨ，ＳＬにデッドタイムを設定するようにしてもよい。
具体的には、駆動回路１４は、Ｈレベルの制御信号Ｓ２に応答してＨレベルの制御信号ＤＨとＬレベルの制御信号ＳＬを出力する。一方、駆動回路１４は、Ｌレベルの制御信号Ｓ２に応答してＬレベルの制御信号ＤＨとＨレベルの制御信号ＳＬを出力する。この駆動回路１４から出力される制御信号ＤＨは、メイン側のトランジスタＴ１のゲートに直接供給される。なお、トランジスタＴ１は、Ｈレベルの制御信号ＤＨに応答してオンする一方、Ｌレベルの制御信号ＤＬに応答してオフする。
また、駆動回路１４から出力される制御信号ＳＬは、第２制御回路３０に供給される。この制御信号ＳＬは、第２制御回路３０にて有効化又は無効化され、制御信号ＤＬとして同期側のトランジスタＴ２のゲートに供給される。なお、トランジスタＴ２は、Ｈレベルの制御信号ＤＬに応答してオンする一方、Ｌレベルの制御信号ＤＬに応答してオフする。
上記第１比較回路２０は、出力電圧Ｖｏのオーバーシュートを検出するための回路である。この第１比較回路２０の非反転入力端子には、上記出力端子Ｐｏが接続されているため、出力電圧Ｖｏが供給される。また、第１比較回路２０の反転入力端子には、第２基準電源Ｅ２にて生成される第２基準電圧Ｖｒ２が供給される。ここで、この第２基準電圧Ｖｒ２は、出力電圧Ｖｏのオーバーシュートを検出するための基準値であり、出力電圧Ｖｏの目標電圧よりも高く設定された電圧である。
第１比較回路２０は、出力電圧Ｖｏと第２基準電圧Ｖｒ２との比較結果に応じた出力信号Ｓ３を生成する。具体的には、第１比較回路２０は、出力電圧Ｖｏが第２基準電圧Ｖｒ２よりも低いときにＬレベルの出力信号Ｓ３を生成する一方、出力電圧Ｖｏが第２基準電圧Ｖｒ２よりも高いときにＨレベルの出力信号Ｓ３を生成する。そして、第１比較回路２０から出力される出力信号Ｓ３は、ＲＳ−ＦＦ回路２２のセット端子Ｓに供給される。
上記第２比較回路２１は、コイル電流ＩＬが基準値（ここでは、０Ａ）に達したか否かを検出するための回路である。第２比較回路２１の反転入力端子には、同期側のトランジスタＴ２のドレイン電圧、つまりノードＬＸの電圧ＶＬＸが供給される。また、第２比較回路２１の非反転入力端子には、第３基準電圧Ｖｒ３が供給される。ここで、第３基準電圧Ｖｒ３は、同期側のトランジスタＴ２のソース電圧と同じグランドレベル（０Ｖ）の電圧に設定されている。
この第２比較回路２１は、ノードＬＸの電圧ＶＬＸと第３基準電圧Ｖｒ３との比較結果に応じたレベルの出力信号Ｓ４を生成する。具体的には、第２比較回路２１は、ノードＬＸの電圧ＶＬＸが第３基準電圧Ｖｒ３よりも低いとき、例えばグランドからコイルＬ１に向かってコイル電流ＩＬが流れるときにＨレベルの出力信号Ｓ４を生成する。また、第２比較回路２１は、電圧ＶＬＸが第３基準電圧Ｖｒ３よりも高いとき、例えばコイルＬ１からグランドに向かってコイル電流ＩＬが逆流するときに（又は、入力端子ＰｉからコイルＬ１に向かってコイル電流ＩＬが流れるときに）、Ｌレベルの出力信号Ｓ４を生成する。ここで、コイル電流ＩＬが０Ａよりも小さくなるとき、すなわちコイル電流ＩＬがコイルＬ１からグランドに向かって逆流し始めるとき、ノードＬＸの電圧ＶＬＸがグランドレベル（０Ｖ）よりも高くなる。このため、第２比較回路２１は、コイル電流ＩＬが０Ａに達したときにＬレベルの出力信号Ｓ４を生成する。そして、第２比較回路２１で生成された出力信号Ｓ４は、インバータ回路２３と第２制御回路３０内のナンド回路３１とに供給される。
インバータ回路２３は、出力信号Ｓ４を論理反転した反転信号Ｓ５を、ＲＳ−ＦＦ回路２２のリセット端子Ｒに出力する。
ＲＳ−ＦＦ回路２２は、リセット優先のＲＳ−ＦＦ回路である。すなわち、ＲＳ−ＦＦ回路２２は、リセット端子Ｒに供給される反転信号Ｓ５がＬレベルのときに、セット端子Ｓに供給される出力信号Ｓ３の立ち上がりエッジに応答して、出力端子ＱからＨレベルの出力信号Ｓ６を出力する。また、ＲＳ−ＦＦ回路２２は、反転信号Ｓ５の立ち上がりエッジに応答して、Ｌレベルの出力信号Ｓ６を出力する。そして、ＲＳ−ＦＦ回路２２から出力される出力信号Ｓ６が上記ナンド回路３１に供給される。
続いて、第２制御回路３０の内部構成例を説明する。
ナンド回路３１は、出力信号Ｓ４と出力信号Ｓ６とを否定論理積演算した結果を持つ制御信号ＳＧ１をアンド回路３２に供給する。具体的には、第２比較回路２１からＨレベルの出力信号Ｓ４が出力されているときに、出力電圧Ｖｏが第２基準電圧Ｖｒ２に達して第１比較回路２０からＨレベルの出力信号Ｓ３が出力され、ＲＳ−ＦＦ回路２２からＨレベルの出力信号Ｓ６が出力されると、ナンド回路３１からＬレベルの制御信号ＳＧ１が出力される。一方、コイル電流ＩＬが０Ａに達して第２比較回路２１からＬレベルの出力信号Ｓ４が出力されると、ナンド回路３１からＨレベルの制御信号ＳＧ１が出力される。
アンド回路３２は、上記駆動回路１４からの制御信号ＳＬと制御信号ＳＧ１とを論理積演算した結果を持つ制御信号ＤＬを生成するとともに、その制御信号ＤＬを同期側のトランジスタＴ２のゲートに供給する。具体的には、アンド回路３２は、制御信号ＳＧ１がＬレベルのときに、制御信号ＳＬの信号レベルに関わらずＬレベルの制御信号ＤＬをトランジスタＴ２に供給する。すなわち、アンド回路３２は、制御信号ＳＧ１がＬレベルのときには常に、同期側のトランジスタＴ２をオフさせるためのＬレベルの制御信号ＤＬを出力する。このように、このときのアンド回路３２は、制御信号ＳＬを無効にする回路として機能し、Ｌレベルの制御信号ＳＧ１は、制御信号ＳＬを無効にする信号として機能する。
一方、アンド回路３２は、制御信号ＳＧ１がＨレベルのときに、制御信号ＳＬを制御信号ＤＬとしてトランジスタＴ２に供給する。すなわち、このときのアンド回路３２は、制御信号ＳＬを有効にする回路又は制御信号ＳＬの無効化を解除する回路として機能し、Ｈレベルの制御信号ＳＧ１は、制御信号ＳＬを有効にする信号又は制御信号ＳＬの無効化を解除する信号として機能する。
なお、降圧型ＤＣ−ＤＣコンバータ１は電源の一例、第１基準電圧Ｖｒ１は第１基準値の一例、第２基準電圧Ｖｒ２は第２基準値の一例、０Ａは第３基準値の一例、第３基準電圧Ｖｒ３は第４基準値の一例、コイル電流ＩＬは電流の一例、Ｈレベルの出力信号Ｓ３は第１検出信号の一例、Ｌレベルの出力信号Ｓ４は第２検出信号の一例である。
次に、降圧型ＤＣ−ＤＣコンバータ１の動作を図２〜図５に従って説明する。なお、図２〜図５において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
まず、電力供給量の多い重負荷時の定常状態における降圧型ＤＣ−ＤＣコンバータ１の動作について図２に従って説明する（図中の左部分参照）。
出力電圧Ｖｏや入力電圧Ｖｉが略一定に維持された定常状態では、図２に示すように、出力電圧Ｖｏが第２基準電圧Ｖｒ２よりも常に低くなる。このため、第１比較回路２０からは常にＬレベルの出力信号Ｓ３が出力され、ＲＳ−ＦＦ回路２２からも常にＬレベルの出力信号Ｓ６が出力される。したがって、ナンド回路３１から出力される制御信号ＳＧ１がＨレベルとなるため、アンド回路３２は制御信号ＳＬを制御信号ＤＬとして同期側のトランジスタＴ２に出力する。すなわち、定常状態における第２制御回路３０は、制御信号ＳＬを有効にする、つまりトランジスタＴ１，Ｔ２に対する相補的なスイッチングを有効にする回路として機能する。以下、このような重負荷時の定常状態における降圧型ＤＣ−ＤＣコンバータ１の動作を詳述する。
今、帰還電圧ＶＦＢが第１基準電圧Ｖｒ１よりも低くなると、比較器１１からＨレベルの出力信号Ｓ１が出力される（時刻ｔ１）。この出力信号Ｓ１の立ち上がりエッジに応答して、ＲＳ−ＦＦ回路１２は、Ｈレベルの制御信号Ｓ２を駆動回路１４に出力する。そして、駆動回路１４は、そのＨレベルの制御信号Ｓ２に応答してＨレベルの制御信号ＤＨ及びＬレベルの制御信号ＳＬを出力する。このとき、Ｌレベルの制御信号ＳＬに応答して、アンド回路３２からＬレベルの制御信号ＤＬが同期側のトランジスタＴ２に出力される。すると、Ｈレベルの制御信号ＤＨに応答してメイン側のトランジスタＴ１がオンされ、Ｌレベルの制御信号ＤＬに応答して同期側のトランジスタＴ２がオフされる。このようにメイン側のトランジスタＴ１がオンされると、入力端子ＰｉからコイルＬ１を介して出力端子Ｐｏに至る電流経路が形成され、コイルＬ１に流れるコイル電流ＩＬが徐々に増加してコイルＬ１にエネルギーが蓄積される。これにより、出力電圧Ｖｏ（帰還電圧ＶＦＢ）が徐々に上昇する（時刻ｔ１〜ｔ２）。
続いて、発振器１３からＨレベルのクロック信号ＣＬＫが一定周期で出力される（時刻ｔ２）。このクロック信号ＣＬＫの立ち上がりエッジに応答して、ＲＳ−ＦＦ回路１２は、Ｌレベルの制御信号Ｓ２を出力する。そして、駆動回路１４は、そのＬレベルの制御信号Ｓ２に応答してＬレベルの制御信号ＤＨ及びＨレベルの制御信号ＳＬを出力する。このとき、Ｈレベルの制御信号ＳＬに応答して、アンド回路３２からＨレベルの制御信号ＤＬが同期側のトランジスタＴ２に出力される。すると、Ｌレベルの制御信号ＤＨに応答してメイン側のトランジスタＴ１がオフされ、Ｈレベルの制御信号ＤＬに応答して同期側のトランジスタＴ２がオンされる。このように同期側のトランジスタＴ２がオンされると、グランドから出力端子Ｐｏに至る電流経路が形成され、この電流経路に流れるコイル電流ＩＬが減少してコイルＬ１に蓄積されたエネルギーが出力端子Ｐｏに向けて放出される。これにより、出力電圧Ｖｏ（帰還電圧ＶＦＢ）が徐々に低下する（時刻ｔ２〜ｔ３）。
そして、再度、帰還電圧ＶＦＢが第１基準電圧Ｖｒ１よりも低くなると、比較器１１からＨレベルの出力信号Ｓ１が出力されるため（時刻ｔ３）、制御回路３からＨレベルの制御信号ＤＨ及びＬレベルの制御信号ＤＬが出力される。これにより、メイン側のトランジスタＴ１がオンされ、同期側のトランジスタＴ２がオフされるため、再び出力電圧Ｖｏが徐々に上昇する。このようなトランジスタＴ１，Ｔ２の相補的なスイッチング動作によって、出力電圧Ｖｏが第１基準電圧Ｖｒ１に応じた目標電圧に維持される。
次に、出力端子Ｐｏに接続される負荷が急変して、その負荷に流れる出力電流Ｉｏが急激に減少した場合の動作について説明する。
出力電流Ｉｏが高い状態から０Ａに急激に減少すると（時刻ｔ４）、コイルＬ１がその時点で保持していたエネルギーが過剰となりコンデンサＣ１が充電されるため、出力電圧Ｖｏが急激に上昇してオーバーシュートし始める。このとき、出力電圧Ｖｏが第１基準電圧Ｖｒ１に応じた目標電圧よりも極端に高い値となるため、発振器１３からＨレベルのクロック信号ＣＬＫが出力された後はＲＳ−ＦＦ回路１２のリセット状態が維持される。すると、制御回路３からＬレベルの制御信号ＤＨ及びＨレベルの制御信号ＤＬが出力され、メイン側のトランジスタＴ１がオフされ、同期側のトランジスタＴ２がオンされる。このようにトランジスタＴ２をオンさせることで、図３（ａ）に示すように、グランドから出力端子Ｐｏに至る電流経路が形成され、この電流経路に流れるコイル電流ＩＬが徐々に減少されるため、出力端子Ｐｏに流れる電流量を徐々に減少させることができる。なお、このときのコイル電流ＩＬの変化量の傾斜は、−Ｖｏ／Ｌ１である。
続いて、図２に示すように、急激に上昇した出力電圧Ｖｏが第２基準電圧Ｖｒ２よりも高くなると（時刻ｔ５）、第１比較回路２０からＨレベルの出力信号Ｓ３が出力される。ここで、出力電流Ｉｏが高い状態から低い状態に急変しているため、この急変時のコイルＬ１に流れるコイル電流ＩＬはグランドから出力端子Ｐｏに向かって流れる。また、このときの同期側のトランジスタＴ２はオン状態であるため、第２比較回路２１からＨレベルの出力信号Ｓ４が出力される。このため、上記出力信号Ｓ３の立ち上がりエッジに応答してＲＳ−ＦＦ回路２２がセットされ、そのＲＳ−ＦＦ回路２２からＨレベルの出力信号Ｓ６が出力される。このＨレベルの出力信号Ｓ６に応答して、ナンド回路３１からＬレベルの制御信号ＳＧ１が出力されるため、アンド回路３２からは制御信号ＳＬの信号レベルに関わらずＬレベル固定の制御信号ＤＬが出力される。すなわち、第２制御回路３０は、出力電圧Ｖｏが第２基準電圧Ｖｒ２に達した時に第１比較回路２０から出力されるＨレベルの出力信号Ｓ３に応答して、制御信号ＳＬを無効、つまりトランジスタＴ１，Ｔ２の相補的なスイッチング動作を無効にし、トランジスタＴ２をオフさせるためのＬレベルの制御信号ＤＬを生成する。これにより、同期側のトランジスタＴ２がオフされ、両トランジスタＴ１，Ｔ２がオフされることになる。
このとき、同期側のトランジスタＴ２に流れていた電流ＩＬは、図３（ｂ）に示すように、同期側のトランジスタＴ２のボディダイオードＤ１を通して出力端子Ｐｏに向かって流れるようになる。このため、このときのノードＬＸの電圧ＶＬＸは、上記ボディダイオードＤ１の順方向降下電圧をＶＦとすると、
Figure 0005806481
 となる。したがって、このときのコイル電流ＩＬの変化量の傾斜は、−（Ｖｏ＋ＶＦ）／Ｌ１となり、同期側のトランジスタＴ２をオンさせている期間（例えば、時刻ｔ４〜ｔ５）のコイル電流ＩＬの変化量の傾斜よりも急峻となる。これにより、出力端子Ｐｏに流れる電流量を急激に減少させることができるため、負荷急変時からの出力電圧Ｖｏのオーバーシュート量ΔＶｏを低減させることができる。具体的には、コイル電流ＩＬの変化量の傾斜を急峻にすることによって、図４に示すように、オーバーシュートした出力電圧Ｖｏａが目標電圧に低下するまで同期側のトランジスタＴ１２をオンし続ける従来回路（一点鎖線参照）、つまりコイル電流ＩＬａの変化量の傾斜が常に−Ｖｏａ／Ｌ１１である従来回路よりも出力電圧Ｖｏのオーバーシュート量ΔＶｏを低減することができる。
さらに、式を使って説明すると、本実施形態の降圧型ＤＣ−ＤＣコンバータ１で発生する出力電圧Ｖｏのオーバーシュート量ΔＶｏは、おおよそ下記の式で求めることができる。
Figure 0005806481
 そして、この式３及び上記式１からも明らかなように、同期側のトランジスタＴ２をオフ状態にすることで、出力電圧Ｖｏのオーバーシュート量ΔＶｏを従来回路よりも低減させることができる。
続いて、図２に示すように、コイル電流ＩＬが０Ａになると（時刻ｔ６）、つまりノードＬＸの電圧ＶＬＸが第３基準電圧Ｖｒ３を横切ると、第２比較回路２１からＬレベルの出力信号Ｓ４が出力される。すると、インバータ回路２３から出力される反転信号Ｓ５の立ち上がりエッジに応答して、ＲＳ−ＦＦ回路２２がリセットされ、そのＲＳ−ＦＦ回路２２からＬレベルの出力信号Ｓ６が出力される。これにより、ナンド回路３１からＨレベルの制御信号ＳＧ１が出力されるため、アンド回路３２からは制御信号ＳＬが制御信号ＤＬとして出力される。すなわち、第２制御回路３０は、コイル電流ＩＬが０Ａに達した時に第２比較回路２１から出力されるＬレベルの出力信号Ｓ４に応答して、制御信号ＳＬを有効にし、トランジスタＴ１，Ｔ２の相補的なスイッチング動作を再開させる。換言すると、第２制御回路３０は、Ｌレベルの出力信号Ｓ４に応答して、トランジスタＴ１，Ｔ２の相補的なスイッチング動作に対する無効を解除する。
このとき、帰還電圧ＶＦＢが第１基準電圧Ｖｒ１まで低下していない場合には、駆動回路１４からＨレベルの制御信号ＳＬが出力されているため、Ｈレベルの制御信号ＤＬが同期側のトランジスタＴ２に供給される。このＨレベルの制御信号ＤＬに応答して同期側のトランジスタＴ２がオンされる。これにより、コイル電流ＩＬをコイルＬ１からグランドに向かって逆流させてコンデンサＣ１の過剰なエネルギーを、コイルＬ１を経由して入力側に放電させることができるため、オーバーシュートした出力電圧Ｖｏを迅速に低下させることができる。
ここで、比較例として、出力電圧Ｖｏが第２基準電圧Ｖｒ２よりも高くなったときにトランジスタＴ１，Ｔ２の双方をオフ状態とし、その後、出力電圧Ｖｏが目標電圧まで低下したときに、トランジスタＴ１，Ｔ２のスイッチング動作を再開させる場合の動作について説明する。ここで、図５において、比較例のメイン側のトランジスタＴ１に供給される制御信号をＤＨｂとし、比較例の同期側のトランジスタＴ２に供給される制御信号をＤＬｂとし、比較例のコイル電流をＩＬｂとし、比較例の出力電圧をＶｏｂとしている。図５に示すように、Ｌレベルの制御信号ＤＬｂ，ＤＨｂに応答してトランジスタＴ１，Ｔ２の双方がオフしている場合には、上述したように、コイル電流ＩＬｂがトランジスタＴ２のボディダイオードを通して出力端子Ｐｏに向かって流れる。このため、コイル電流ＩＬｂが０Ａになったときに（時刻ｔ６）、Ｌレベルの制御信号ＤＬｂに応答してトランジスタＴ２がオフ状態を維持していると、上記ボディダイオードによりコイル電流ＩＬｂを入力側に逆流させることができない。したがって、出力電流Ｉｏが減少している状態では、オーバーシュートした出力電圧Ｖｏｂを低下させるのに時間がかかり、出力電圧Ｖｏｂがオーバーシュートしている期間が長くなる。
これに対し、本実施形態の制御回路３では、コイル電流ＩＬが０ＡになったときにトランジスタＴ１，Ｔ２のスイッチング動作（ＰＷＭ動作）を再開させることにより、同期側のトランジスタＴ２をオンさせるようにした。これにより、コイル電流ＩＬの入力側への逆流が許容され、出力電圧Ｖｏを迅速に低下させることができ、出力電圧Ｖｏがオーバーシュートしている期間を比較例よりも短縮させることができる。
図２に示すように、このような動作によって出力電圧Ｖｏが低下し（時刻ｔ６〜ｔ７）、帰還電圧ＶＦＢが第１基準電圧Ｖｒ１よりも低くなると、比較器１１からＨレベルの出力信号Ｓ１が出力される（時刻ｔ７）。これにより、制御回路３からＨレベルの制御信号ＤＨ及びＬレベルの制御信号ＤＬが出力され、メイン側のトランジスタＴ１がオンされ、同期側のトランジスタＴ２がオフされる。その後、発振器１３からＨレベルのクロック信号ＣＬＫが出力されると（時刻ｔ８）、メイン側のトランジスタＴ１がオフされ、同期側のトランジスタＴ２がオンされる。そして、このようなトランジスタＴ１，Ｔ２のスイッチング動作が繰り返され、出力電圧Ｖｏが第１基準電圧Ｖｒ１に応じた目標電圧に収束され、無負荷時においても上述した重負荷時の定常状態と略同様の動作が実行される。
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）出力電圧Ｖｏが第２基準電圧Ｖｒ２に達した時に、トランジスタＴ１，Ｔ２の相補的なスイッチングを無効にしてトランジスタＴ２をオフするようにした。これにより、コイル電流ＩＬの変化量を増大させることができるため、出力電圧Ｖｏのオーバーシュート量ΔＶｏを減少させることができる。
（２）コイル電流ＩＬが０Ａに達した時に、トランジスタＴ１，Ｔ２の相補的なスイッチングに対する無効化を解除して通常動作に復帰させるようにした。これにより、トランジスタＴ２がオンされると、コイル電流ＩＬの逆流が許容されるため、コンデンサＣ１の過剰なエネルギーを効率的に放電させることができ、オーバーシュートした出力電圧Ｖｏを迅速に低下させることができる。したがって、出力電圧Ｖｏがオーバーシュートしている期間を短縮することができる。
（第２実施形態）
以下、第２実施形態について、図６〜図１２に従って説明する。この実施形態の降圧型ＤＣ−ＤＣコンバータ１ａは、定常状態において、コイル電流ＩＬの逆流の検出に応答して同期側のトランジスタＴ２をオフさせるＰＦＭモード（又はパルススキップモードともいう）で動作する点が上記第１実施形態と異なっている。以下、第１実施形態との相違点を中心に説明する。先の図１〜図５に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
図６に示すように、同期側のトランジスタＴ２の両端子は逆流検出コンパレータ（コンパレータ）１５に接続されている。コンパレータ１５の反転入力端子がトランジスタＴ２のドレインに接続され、コンパレータ１５の非反転入力端子がトランジスタＴ２のソースに接続されている。このコンパレータ１５は、トランジスタＴ２のソースとドレインの電位に基づいて、コイルＬ１に流れるコイル電流ＩＬを検出し、該検出結果に応じてＨレベル又はＬレベルの検出信号ＳＤを第３制御回路４０内のオア回路４１に出力する。具体的には、コンパレータ１５は、ノードＬＸの電圧ＶＬＸがグランドレベルよりも低いとき、例えばグランドから出力端子Ｐｏに向かってコイル電流ＩＬが流れるときに、トランジスタＴ２をオンするためのＨレベルの検出信号ＳＤを出力する。また、コンパレータ１５は、ノードＬＸの電圧ＶＬＸがグランドレベルよりも高いとき、例えばコイルＬ１からグランドに向かってコイル電流ＩＬが逆流するときに（又は、入力端子ＰｉからコイルＬ１に向かってコイル電流ＩＬが流れるときに）、トランジスタＴ２をオフするためのＬレベルの検出信号ＳＤを出力する。なお、コンパレータ１５は、図６では示されていないが、制御回路３ａ内に含まれる。
第３制御回路４０は、出力電圧Ｖｏが第２基準電圧Ｖｒ２よりも高くなった後、コイル電流ＩＬが０Ａになってから所定期間、コンパレータ１５の検出信号ＳＤを無効にする回路である。この第３制御回路４０内のタイマ回路４２には、第１比較回路２０の出力信号Ｓ３と第２比較回路２１の出力信号Ｓ４とが供給される。このタイマ回路４２は、第１比較回路２０からＨレベルの出力信号Ｓ３が入力されてから、第２比較回路２１の出力信号Ｓ４の立ち下がりエッジを２回検出するまでの期間だけＨレベルとなる制御信号ＳＧ２を生成する。
オア回路４１は、コンパレータ１５からの検出信号ＳＤとタイマ回路４２からの制御信号ＳＧ２とを論理和演算した結果を持つ制御信号ＳＧ３をアンド回路４５に出力する。詳述すると、オア回路４１は、制御信号ＳＧ２がＬレベルのときに、検出信号ＳＤを制御信号ＳＧ３としてアンド回路４５に出力する。一方、オア回路４１は、制御信号ＳＧ２がＨレベルのときに、検出信号ＳＤの信号レベルに関わらずＨレベルの制御信号ＳＧ３を出力する。すなわち、オア回路４１は、第１比較回路２０の出力信号Ｓ３がＨレベルになってから所定期間だけ検出信号ＳＤを無効化する回路として機能し、上記Ｈレベルの制御信号ＳＧ２は、検出信号ＳＤを無効にする信号として機能する。
アンド回路４５には、第３制御回路４０（オア回路４１）からの制御信号ＳＧ３と併せて、アンド回路３２からの制御信号ＤＬが供給される。アンド回路４５は、制御信号ＳＧ３と制御信号ＤＬとを論理積演算した結果を持つ制御信号ＤＬ１を生成するとともに、その制御信号ＤＬ１を同期側のトランジスタＴ２のゲートに供給する。具体的には、アンド回路４５は、制御信号ＳＧ３がＨレベルのときに、制御信号ＤＬを制御信号ＤＬ１としてトランジスタＴ２に供給する。一方、アンド回路４５は、制御信号ＳＧ３がＬレベルのときに、制御信号ＤＬの信号レベルに関わらずＬレベルの制御信号ＤＬ１をトランジスタＴ２に供給する。
なお、降圧型ＤＣ−ＤＣコンバータ１ａは電源の一例、逆流検出コンパレータ１５は逆流検出回路の一例、タイマ回路４２は信号生成回路の一例である。
次に、タイマ回路４２の内部構成例を説明する。
図７に示すように、第１比較回路２０の出力信号Ｓ３は、リセット優先のＲＳ−ＦＦ回路５０のセット端子Ｓに供給される。このＲＳ−ＦＦ回路５０の出力端子Ｑから上記制御信号ＳＧ２が出力される。この制御信号ＳＧ２は、インバータ回路５１を介してＤ−ＦＦ回路５２，５３のクリア端子ＣＬＲに供給される。また、制御信号ＳＧ２はアンド回路５４にも供給される。
直列に接続されたＤ−ＦＦ回路５２，５３のクロック端子ＣＫには、第２比較回路２１の出力信号Ｓ４がインバータ回路５５を介して供給される。Ｄ−ＦＦ回路５２の入力端子Ｄには、バイアス電圧ＶＢが供給される。ここで、バイアス電圧ＶＢは、例えば図示しない電源回路により生成された高電位電源電圧、又は入力電圧Ｖｉである。また、Ｄ−ＦＦ回路５２の出力信号Ｓ１０は、次段のＤ−ＦＦ回路５３の入力端子Ｄに供給される。このＤ−ＦＦ回路５２は、クロック端子ＣＫに供給される信号の立ち上がりエッジ（出力信号Ｓ４の立ち下がりエッジ）に応答して、その時に入力端子Ｄに供給されている信号（バイアス電圧ＶＢ）をサンプリングし、そのサンプリングした信号を出力信号Ｓ１０として出力する、つまりバイアス電圧ＶＢレベル（Ｈレベル）の出力信号Ｓ１０を出力する。また、Ｄ−ＦＦ回路５２は、クリア端子ＣＬＲに供給されるＨレベルの信号（Ｌレベルの制御信号ＳＧ２）に応答して、Ｌレベルの出力信号Ｓ１０を出力する。
Ｄ−ＦＦ回路５３の出力信号Ｓ１１は、アンド回路５４に供給される。このＤ−ＦＦ回路５３は、クロック端子ＣＫに供給される信号の立ち上がりエッジ（出力信号Ｓ４の立ち下がりエッジ）に応答して、その時に入力端子Ｄに供給されている出力信号Ｓ１０をサンプリングし、そのサンプリングした信号を出力信号Ｓ１１として出力する。また、Ｄ−ＦＦ回路５３は、クリア端子ＣＬＲに供給されるＨレベルの信号（Ｌレベルの制御信号ＳＧ２）に応答して、Ｌレベルの出力信号Ｓ１１を出力する。
アンド回路５４は、出力信号Ｓ１１と制御信号ＳＧ２とを論理積演算した結果を持つ出力信号Ｓ１２を生成するとともに、その出力信号Ｓ１２をＲＳ−ＦＦ回路５０のリセット端子Ｒに出力する。
次に、タイマ回路４２の作用を図８に従って説明する。なお、図８において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
出力電圧Ｖｏが第２基準電圧Ｖｒ２よりも高くなったことに応答して、図８に示すように、第１比較回路２０からＨレベルの出力信号Ｓ３が出力されると（時刻ｔ１０参照）、その出力信号Ｓ３の立ち上がりエッジに応答としてＲＳ−ＦＦ回路５０がセットされ、そのＲＳ−ＦＦ回路５０からＨレベルの制御信号ＳＧ２が出力される。続いて、コイル電流ＩＬが０Ａとなって、第２比較回路２１の出力信号Ｓ４が立ち下がると（時刻ｔ１１参照）、Ｄ−ＦＦ回路５２からＨレベル（バイアス電圧ＶＢレベル）の出力信号Ｓ１０が出力される。なお、上記制御信号ＳＧ２がＨレベルである期間は、オア回路４１（図６参照）にて逆流検出コンパレータ１５の検出信号ＳＤが無効にされるため、コイル電流ＩＬの入力側への逆流が許容されている。
やがて、コイル電流ＩＬが０Ａよりも一旦高くなり（時刻ｔ１２）、コイル電流ＩＬが再度０Ａになって第２比較回路２１の出力信号Ｓ４がＬレベルに立ち下がる（時刻ｔ１３）。すると、Ｄ−ＦＦ回路５３は、上記出力信号Ｓ４の２回目の立ち下がりエッジに応答して、Ｄ−ＦＦ回路５２からのＨレベルの出力信号Ｓ１０をサンプリングし、そのサンプリングした信号を出力信号Ｓ１１としてアンド回路５４に出力する。アンド回路５４は、Ｈレベルの出力信号Ｓ１１とＨレベルの制御信号ＳＧ２とからＨレベルの出力信号Ｓ１２を生成し、その出力信号Ｓ１２をＲＳ−ＦＦ回路５０のリセット端子Ｒに出力する。この出力信号Ｓ１２の立ち上がりエッジに応答してＲＳ−ＦＦ回路５０がリセットされ、そのＲＳ−ＦＦ回路５０から出力される制御信号ＳＧ２がＬレベルに立ち下がる。そして、この制御信号ＳＧ２の立ち下がりエッジに応答してＤ−ＦＦ回路５２，５３がクリアされるため、Ｄ−ＦＦ回路５２，５３の出力信号Ｓ１０，Ｓ１１がＬレベルに立ち下がり、アンド回路５４の出力信号Ｓ１２がＬレベルに立ち下がる。
このようにして、第１比較回路２０からのＨレベルの出力信号Ｓ３が入力されてから、第２比較回路２１の出力信号Ｓ４の立ち下がりエッジを２回検出するまでの期間だけＨレベルとなる制御信号ＳＧ２が生成される。
次に、降圧型ＤＣ−ＤＣコンバータ１ａの動作を図９〜図１２に従って説明する。なお、図１２において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
まず、出力電流Ｉｏのピーク値が高くなる重負荷時の定常状態における降圧型ＤＣ−ＤＣコンバータ１ａの動作を説明する（図１２の左部分参照）。
図１２に示すように、定常状態では、出力電圧Ｖｏが第２基準電圧Ｖｒ２よりも常に低くなるため、第１比較回路２０からは常にＬレベルの出力信号Ｓ３が出力され、ＲＳ−ＦＦ回路２２からも常にＬレベルの出力信号Ｓ６が出力される。これにより、ナンド回路３１から出力される制御信号ＳＧ１がＨレベルとなるため、アンド回路３２は制御信号ＳＬを制御信号ＤＬとして同期側のトランジスタＴ２に出力する。また、上記Ｌレベルの出力信号Ｓ３に応答してタイマ回路４２の制御信号ＳＧ２が常にＬレベルとなるため、オア回路４１はコンパレータ１５の検出信号ＳＤを制御信号ＳＧ３としてアンド回路４５に出力する。これらのことから、定常状態における降圧型ＤＣ−ＤＣコンバータ１ａは、図９に示す回路のように擬似的に変化し、ＰＦＭモードで動作する。
但し、図１２に示すように、重負荷時には、出力電流Ｉｏのピーク値が高くなるため、メイン側のトランジスタＴ１がオフしている期間にコイル電流ＩＬが徐々に減少しても、そのコイル電流ＩＬは０Ａまで減少しない。このため、メイン側のトランジスタＴ１がオフしている期間では、コンパレータ１５から常にＨレベルの検出信号ＳＤが出力される。したがって、駆動回路１４から出力される制御信号ＳＬが常に制御信号ＤＬ１として同期側のトランジスタＴ２に供給される。換言すると、重負荷時の降圧型ＤＣ−ＤＣコンバータ１ａの動作は、上記第１実施形態の降圧型ＤＣ−ＤＣコンバータ１の重負荷時の動作と略同様となる。
次に、負荷が急変して負荷に流れる出力電流Ｉｏが急激に減少した場合の動作について説明する。
出力電流Ｉｏが高い状態から０Ａに急激に減少すると（時刻ｔ２０）、出力電圧Ｖｏが急激に上昇してオーバーシュートし始める。このとき、出力電圧Ｖｏが第１基準電圧Ｖｒ１に応じた目標電圧よりも極端に高い値となるため、発振器１３からＨレベルのクロック信号ＣＬＫが出力された後はＲＳ−ＦＦ回路１２のリセット状態が維持される。すると、制御回路３ａからＬレベルの制御信号ＤＨ及びＨレベルの制御信号ＤＬ１が出力され、メイン側のトランジスタＴ１がオフされ、同期側のトランジスタＴ２がオンされる。このようにトランジスタＴ２をオンさせることで、出力端子Ｐｏに流れるコイル電流ＩＬの電流量を徐々に減少させることができる。
続いて、急激に上昇した出力電圧Ｖｏが第２基準電圧Ｖｒ２よりも高くなると（時刻ｔ２１）、第１比較回路２０からＨレベルの出力信号Ｓ３が出力される。この出力信号Ｓ３の立ち上がりエッジに応答して、タイマ回路４２からＨレベルの制御信号ＳＧ２が出力されるため、コンパレータ１５の検出信号ＳＤに関わらずＨレベルの制御信号ＳＧ３がアンド回路４５に供給される。これにより、検出信号ＳＤが無効化されるため、コイル電流ＩＬの逆流が許容される。換言すると、降圧型ＤＣ−ＤＣコンバータ１ａは、上記Ｈレベルの制御信号ＳＧ２に応答してＰＷＭモードで動作する。
但し、上述のように出力信号Ｓ３がＨレベルに遷移するとき、第２比較回路２１からはＨレベルの出力信号Ｓ４が出力されているため、上記出力信号Ｓ３の立ち上がりエッジに応答してＲＳ−ＦＦ回路２２からＨレベルの出力信号Ｓ６が出力される。このＨレベルの出力信号Ｓ６に応答して、ナンド回路３１からＬレベルの制御信号ＳＧ１が出力されるため、アンド回路３２からは制御信号ＳＬの信号レベルに関わらずＬレベル固定の制御信号ＤＬが出力される。このため、アンド回路４５からは、Ｌレベル固定の制御信号ＤＬが制御信号ＤＬ１として同期側のトランジスタＴ２に供給される。これらのことから、このときの降圧型ＤＣ−ＤＣコンバータ１ａは、図１０に示す回路のように擬似的に変化し、上記第１実施形態の降圧型ＤＣ−ＤＣコンバータ１と同様に動作する。
詳述すると、図１０に示すように、Ｌレベルの制御信号ＳＧ１によって制御信号ＳＬが無効化、つまりトランジスタＴ１，Ｔ２の相補的なスイッチング動作が無効化され、Ｌレベル固定の制御信号ＤＬ１によってトランジスタＴ２がオフされる。これにより、トランジスタＴ１，Ｔ２の双方がオフされる。すると、ノードＬＸの電圧ＶＬＸが、
Figure 0005806481
 となるため、コイル電流ＩＬの変化量の傾斜が−（Ｖｏ＋ＶＦ）／Ｌ１となる。このように、トランジスタＴ２をオフ状態にすることによって、トランジスタＴ２がオン状態の場合よりもコイル電流ＩＬの変化量の傾斜を急峻にできるため、負荷急変時からの出力電圧Ｖｏのオーバーシュート量ΔＶｏを低減させることができる。
続いて、コイル電流ＩＬが０Ａになると（時刻ｔ２２）、第２比較回路２１からＬレベルの出力信号Ｓ４が出力される。すると、ナンド回路３１からＨレベルの制御信号ＳＧ１が出力されるため、アンド回路３２からは制御信号ＳＬが制御信号ＤＬとして出力される。すなわち、第２制御回路３０によって制御信号ＳＬの無効化が解除され、トランジスタＴ１，Ｔ２の相補的なスイッチング動作が再開される。このとき、タイマ回路４２からはＨレベルの制御信号ＳＧ２が出力され続けているため、コンパレータ１５の検出信号ＳＤの信号レベルに関わらずＨレベルの制御信号ＳＧ３がアンド回路４５に供給される。これにより、コイル電流ＩＬの逆流の検出に応答して同期側のトランジスタＴ２をオフさせるＰＦＭモードが無効化され、駆動回路１４から出力される制御信号ＳＬが制御信号ＤＬ１として同期側のトランジスタＴ２に供給される。換言すると、制御信号ＳＬの無効化が解除されてから、制御信号ＳＧ２がＨレベルである期間、コイル電流ＩＬの入力側への逆流が許容される。これらのことから、このときの降圧型ＤＣ−ＤＣコンバータ１ａは、図１１に示す回路のように擬似的に変化し、上記第１実施形態の降圧型ＤＣ−ＤＣコンバータ１と同様にＰＷＭモードで動作する。
詳述すると、制御信号ＳＬの無効化が解除されたとき（時刻ｔ２２）、帰還電圧ＶＦＢが第１基準電圧Ｖｒ１まで低下していない場合には、駆動回路１４からＨレベルの制御信号ＳＬが出力されている。このため、Ｈレベルの制御信号ＤＬ１がトランジスタＴ２に供給され、トランジスタＴ２がオンされる。これにより、コイル電流ＩＬをコイルＬ１からグランドに向かって逆流させてコンデンサＣ１の過剰なエネルギーを、コイルＬ１を経由して入力側に放電させることができるため、オーバーシュートした出力電圧Ｖｏを迅速に低下させることができる。
このような動作によって出力電圧Ｖｏが低下し、帰還電圧ＶＦＢが第１基準電圧Ｖｒ１よりも低くなると、制御回路３ａからＨレベルの制御信号ＤＨ及びＬレベルの制御信号ＤＬ１が出力される（時刻ｔ２３）。これにより、メイン側のトランジスタＴ１がオンされ、同期側のトランジスタＴ２がオフされる。その後、発振器１３からＨレベルのクロック信号ＣＬＫが出力されると、メイン側のトランジスタＴ１がオフされ、同期側のトランジスタＴ２がオンされる。
そして、このようなトランジスタＴ１，Ｔ２のスイッチング動作が繰り返され、コイル電流ＩＬが０Ａよりも一旦高くなった後に（時刻ｔ２４）、コイル電流ＩＬが再度０Ａに達すると（時刻ｔ２５）、第２比較回路２１の出力信号Ｓ４がＬレベルに立ち下がる。この出力信号Ｓ４の立ち下がりエッジに応答して、タイマ回路４２から出力される制御信号ＳＧ２がＬレベルに立ち下がる。すると、コンパレータ１５の検出信号ＳＤの無効化が解除されるため、ＰＦＭモードでの動作が再開される。すなわち、このときの降圧型ＤＣ−ＤＣコンバータ１ａは、図９に示す回路のように擬似的に変化して動作する。
詳述すると、時刻ｔ２６において、Ｌレベルの制御信号ＤＨに応答してメイン側のトランジスタＴ１がオフされ、Ｈレベルの制御信号ＤＬに応答して同期側のトランジスタＴ２がオンされると、グランドから出力端子Ｐｏに至る電流経路が形成される。これにより、この電流経路に流れるコイル電流ＩＬが徐々に減少するとともに、出力電圧Ｖｏが徐々に低下する。やがて、コイル電流ＩＬが０Ａになると（時刻ｔ２７）、コンパレータ１５からＬレベルの検出信号ＳＤが出力され、制御信号ＳＬの信号レベルに関わらずＬレベルの制御信号ＤＬ１がトランジスタＴ２に供給される。これにより、トランジスタＴ２がオフされ、コイル電流ＩＬの逆流が防止される。なお、帰還電圧ＶＦＢが第１基準電圧Ｖｒ１よりも低くなってメイン側のトランジスタＴ１がオンされるまで、コイル電流ＩＬは０Ａに維持される。このように、軽負荷（無負荷）時のＰＦＭモードでは、コイル電流ＩＬが０Ａに維持されコイル電流の変化が不連続となる（電流不連続モード）。このような動作により、コイルＬ１に蓄積されたエネルギーの損失が低減され、軽負荷時（無負荷時）の変換効率の低下が抑制される。
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）出力電圧Ｖｏが第２基準電圧Ｖｒ２に達した時に、トランジスタＴ１，Ｔ２の相補的なスイッチングを無効にして両トランジスタＴ１，Ｔ２をオフするようにした。これにより、コイル電流ＩＬの変化量を増大させることができるため、出力電圧Ｖｏのオーバーシュート量ΔＶｏを減少させることができる。
（２）コイル電流ＩＬが０Ａに達した時に、トランジスタＴ１，Ｔ２の相補的なスイッチングに対する無効化を解除するようにした。さらに、その無効化の解除から所定期間、コイル電流ＩＬの逆流を許容させるようにコンパレータ１５の検出信号ＳＤを無効にするようにした。すなわち、上記所定期間において、降圧型ＤＣ−ＤＣコンバータ１ａをＰＷＭモードで動作させるようにした。これにより、出力電圧Ｖｏを迅速に低下させることができるため、出力電圧Ｖｏがオーバーシュートしている期間を短縮することができる。
（３）少なくともコイル電流ＩＬが０Ａに達した後に再びコイル電流ＩＬの逆流が検出されるまでの期間に、コンパレータ１５から出力される検出信号ＳＤを無効にするＨレベルの制御信号ＳＧ２を生成するようにした。ここで、コイル電流ＩＬが再び逆流するということは、ＰＷＭモードでの動作が安定動作になったと考えられる。このため、この時点でＰＦＭモードに移行させても、そのＰＦＭモードで安定して動作させることができる。このように、コイル電流ＩＬが逆流するタイミングを、制御信号ＳＧ２のＬレベルへの立ち下がりのトリガとすることにより、最適な期間だけＨレベルの制御信号ＳＧ２を生成することができる。また、コイル電流ＩＬの逆流を検出すれば最適な期間を設定できるため、最適な期間に設定するための合わせこみ等が不要であり、さらに降圧型ＤＣ−ＤＣコンバータ１ａの制御方式や外付け定数に関わらず最適な期間だけＨレベルの制御信号ＳＧ２を生成することができる。
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記第２実施形態のタイマ回路４２の内部構成は、図７に示した回路に限定されない。すなわち、タイマ回路４２は、メイン側のトランジスタＴ１と同期側のトランジスタＴ２との相補的なスイッチング動作に対する無効が解除されてから所定期間、コンパレータ１５の検出信号ＳＤを無効にする信号を生成する回路であれば、その回路構成は特に限定されない。
・例えば上記第２実施形態のタイマ回路４２を、図１３に示されるタイマ回路４２ａに変更してもよい。詳述すると、リセット優先のＲＳ−ＦＦ回路６０のセット端子Ｓには、上記第１比較回路２０から出力される出力信号Ｓ３が供給される。このＲＳ−ＦＦ回路６０の出力端子Ｑから上記制御信号ＳＧ２が出力され、その制御信号ＳＧ２がインバータ回路６１に供給される。インバータ回路６１は、制御信号ＳＧ２を論理反転した反転信号Ｓ２０を生成し、その反転信号Ｓ２０をＮチャネルＭＯＳトランジスタＴ６０のゲートに供給する。
トランジスタＴ６０は、そのソースがグランドに接続され、ドレインがコンデンサＣ６０の第１端子に接続されている。このコンデンサＣ６０の第２端子はグランドに接続されている。
トランジスタＴ６０とコンデンサＣ６０との間のノードＮ１は、抵抗Ｒ６０の第１端子に接続されている。この抵抗Ｒ６０の第２端子には、バイアス電圧ＶＢが供給される。また、上記ノードＮ１は、バッファ回路６２の入力端子に接続されている。そして、バッファ回路６２の出力信号Ｓ２１が上記ＲＳ−ＦＦ回路６０のリセット端子Ｒに供給される。
次に、タイマ回路４２ａの作用を図１４に従って説明する。
第１比較回路２０から出力される出力信号Ｓ３の立ち上がりエッジに応答して、ＲＳ−ＦＦ回路６０からＨレベルの制御信号ＳＧ２が出力される（時刻ｔ３０）。このＨレベルの制御信号ＳＧ２に応答して、インバータ回路６１からＬレベルの反転信号Ｓ２０がトランジスタＴ６０に供給される。すると、トランジスタＴ６０がオフされ、抵抗Ｒ６０を通じて供給される電流に応じてコンデンサＣ６０に電荷が蓄積され、コンデンサＣ６０の第１端子（ノードＮ１）の電圧ＶＮ１が徐々に上昇する（時刻ｔ３０〜ｔ３１）。やがて、ノードＮ１の電圧がバイアス電圧ＶＢに近づくと、バッファ回路６２からＨレベルの出力信号Ｓ２１が出力される（時刻ｔ３１）。この出力信号Ｓ２１の立ち上がりエッジに応答してＲＳ−ＦＦ回路６０がリセットされ、そのＲＳ−ＦＦ回路６０から出力される制御信号ＳＧ２がＬレベルに立ち下がる。
このようにして、第１比較回路２０からＨレベルの出力信号Ｓ３が入力されてから、抵抗Ｒ６０の抵抗値とコンデンサＣ６０の容量値とに応じた所定期間だけＨレベルとなる制御信号ＳＧ２が生成される。ここで、上記所定期間は、第１比較回路２０からＨレベルの出力信号Ｓ３が出力されてから、第２比較回路２１からＬレベルの出力信号Ｓ４が出力されるまでの期間よりも長くなるように設定される。
・また、上記第２実施形態のタイマ回路４２を、図１５に示されるタイマ回路４２ｂに変更してもよい。詳述すると、リセット優先のＲＳ−ＦＦ回路７０のセット端子には、上記第１比較回路２０から出力される出力信号Ｓ３が供給される。このＲＳ−ＦＦ回路７０の出力端子Ｑから上記制御信号ＳＧ２が出力される。
また、第２比較回路２１から出力される出力信号Ｓ４がインバータ回路７１を介してＲＳ−ＦＦ回路７２のセット端子Ｓに供給される。このＲＳ−ＦＦ回路７２の出力信号は、インバータ回路７３に供給される。インバータ回路７３は、制御信号ＳＧ２を論理反転した反転信号Ｓ３０を生成し、その反転信号Ｓ３０をＮチャネルＭＯＳトランジスタＴ７０のゲートに供給する。
トランジスタＴ７０は、そのソースがグランドに接続され、ドレインがコンデンサＣ７０の第１端子に接続されている。このコンデンサＣ７０の第２端子はグランドに接続されている。
トランジスタＴ７０とコンデンサＣ７０との間のノードＮ２は、抵抗Ｒ７０の第１端子に接続されている。この抵抗Ｒ７０の第２端子には、バイアス電圧ＶＢが供給される。また、上記ノードＮ２は、バッファ回路７４の入力端子に接続されている。そして、バッファ回路７４の出力信号Ｓ３１が上記ＲＳ−ＦＦ回路７０，７２のリセット端子Ｒに供給される。
次に、タイマ回路４２ｂの作用を図１６に従って説明する。
第１比較回路２０から出力される出力信号Ｓ３の立ち上がりエッジに応答して、ＲＳ−ＦＦ回路７０からＨレベルの制御信号ＳＧ２が出力される（時刻ｔ３２）。
続いて、第２比較回路２１から出力される出力信号Ｓ４の立ち下がりエッジに応答して、ＲＳ−ＦＦ回路７２からＨレベルの出力信号が出力され、インバータ回路７３からＬレベルの反転信号Ｓ３０が出力される（時刻ｔ３３）。すると、トランジスタＴ７０がオフされ、抵抗Ｒ７０を通じて供給される電流に応じてコンデンサＣ７０に電荷が蓄積され、コンデンサＣ７０の第１端子（ノードＮ２）の電圧ＶＮ２が徐々に上昇する（時刻ｔ３３〜ｔ３４）。やがて、ノードＮ２の電圧ＶＮ２がバイアス電圧ＶＢに近づくと、バッファ回路７４からＨレベルの出力信号Ｓ３１が出力される（時刻ｔ３４）。この出力信号Ｓ３１の立ち上がりエッジに応答してＲＳ−ＦＦ回路７０，７２がリセットされ、そのＲＳ−ＦＦ回路７０から出力される制御信号ＳＧ２がＬレベルに立ち下がる。
このようにして、第１比較回路２０からＨレベルの出力信号Ｓ３が入力されてから、第２比較回路２１からＬレベルの出力信号Ｓ４が入力された後に、抵抗Ｒ６０の抵抗値とコンデンサＣ６０の容量値とに応じた所定期間だけＨレベルとなる制御信号ＳＧ２が生成される。
・また、上記第２実施形態のタイマ回路４２を、図１７に示されるタイマ回路４２ｃに変更してもよい。詳述すると、リセット優先のＲＳ−ＦＦ回路８０のセット端子Ｓには、上記第１比較回路２０から出力される出力信号Ｓ３が供給される。このＲＳ−ＦＦ回路８０の出力端子Ｑから上記制御信号ＳＧ２が出力され、その制御信号ＳＧ２がアンド回路８１の入力端子とカウンタ８２のリセット端子に供給される。
アンド回路８１には、駆動回路１４（図６参照）から出力される制御信号ＤＨが供給される。アンド回路８１は、制御信号ＳＧ２と制御信号ＤＨとを論理積演算した結果を持つ出力信号Ｓ４０を生成し、その出力信号Ｓ４０をカウンタ８２に出力する。具体的には、アンド回路８１は、Ｈレベルの制御信号ＳＧ２が入力されているときに、制御信号ＤＨを出力信号Ｓ４０としてカウンタ８２に出力する。
カウンタ８２は、出力信号Ｓ４０の立ち上がりエッジを検出するたびにカウント値をカウントアップし、そのカウント値が所定値（例えば、１０）に達したときにＨレベルの出力信号Ｓ４１をＲＳ−ＦＦ回路８０のリセット端子Ｒに出力する。なお、このカウンタ８２は、Ｌレベルの制御信号ＳＧ２に応答して上記カウント値をリセットする。
次に、タイマ回路４２ｃの作用を図１８に従って説明する。
第１比較回路２０から出力される出力信号Ｓ３の立ち上がりエッジに応答して、ＲＳ−ＦＦ回路８０からＨレベルの制御信号ＳＧ２が出力される（時刻ｔ３５）。このＨレベルの制御信号ＳＧ２に応答して、アンド回路８１は制御信号ＤＨを出力信号Ｓ４０としてカウンタ８２に出力する。そして、カウンタ８２において、出力信号Ｓ４０（制御信号ＤＨ）の立ち上がりエッジが所定回数（ここでは、１０回）検出されると、そのカウンタ８２からＨレベルの出力信号Ｓ４１が出力される（時刻ｔ３６）。この出力信号Ｓ４１の立ち上がりエッジに応答してＲＳ−ＦＦ回路８０がリセットされ、そのＲＳ−ＦＦ回路８０から出力される制御信号ＳＧ２がＬレベルに立ち下がる。
このようにして、第１比較回路２０からＨレベルの出力信号Ｓ３が入力されてから、制御信号ＤＨの立ち上がりエッジが所定回数発生するまでの所定期間だけＨレベルとなる制御信号ＳＧ２が生成される。
・また、上記第２実施形態のタイマ回路４２を、図１９に示されるタイマ回路４２ｄに変更してもよい。詳述すると、リセット優先のＲＳ−ＦＦ回路９０のセット端子Ｓには、上記第１比較回路２０から出力される出力信号Ｓ３が供給される。このＲＳ−ＦＦ回路９０の出力端子Ｑから上記制御信号ＳＧ２が出力され、その制御信号ＳＧ２がアンド回路９１の入力端子とカウンタ９２のリセット端子に供給される。
アンド回路９１には、第２比較回路２１から出力信号Ｓ４がインバータ回路９３を介して供給される。アンド回路９１は、制御信号ＳＧ２とインバータ回路９３の出力信号とを論理積演算した結果を持つ出力信号Ｓ５０を生成し、その出力信号Ｓ５０をカウンタ９２に出力する。具体的には、アンド回路９１は、Ｈレベルの制御信号ＳＧ２が入力されているときに、インバータ回路９３の出力信号（出力信号Ｓ４の反転信号）を出力信号Ｓ５０としてカウンタ９２に出力する。
カウンタ９２は、出力信号Ｓ５０の立ち上がりエッジを検出するたびにカウント値をカウントアップし、そのカウント値が所定値（例えば、１０）に達したときにＨレベルの出力信号Ｓ５１をＲＳ−ＦＦ回路９０のリセット端子Ｒに出力する。なお、このカウンタ９２は、Ｌレベルの制御信号ＳＧ２に応答して上記カウント値をリセットする。
次に、タイマ回路４２ｄの作用を図２０に従って説明する。
第１比較回路２０から出力される出力信号Ｓ３の立ち上がりエッジに応答して、ＲＳ−ＦＦ回路９０からＨレベルの制御信号ＳＧ２が出力される（時刻ｔ３７）。このＨレベルの制御信号ＳＧ２に応答して、アンド回路９１は出力信号Ｓ４の反転信号を出力信号Ｓ５０としてカウンタ９２に出力する。そして、カウンタ９２において、出力信号Ｓ５０の立ち上がりエッジ（出力信号Ｓ４の立ち下がりエッジ）が所定回数（ここでは、１０回）検出されると、そのカウンタ９２からＨレベルの出力信号Ｓ５１が出力される（時刻ｔ３８）。この出力信号Ｓ５１の立ち上がりエッジに応答してＲＳ−ＦＦ回路９０がリセットされ、そのＲＳ−ＦＦ回路９０から出力される制御信号ＳＧ２がＬレベルに立ち下がる。
このようにして、第１比較回路２０からＨレベルの出力信号Ｓ３が入力されてから、出力信号Ｓ４の立ち下がりエッジが所定回数発生するまでの所定期間だけＨレベルとなる制御信号ＳＧ２が生成される。
・上記第２実施形態及び上記変形例のタイマ回路４２，４２ａ〜４２ｄでは、第１比較回路２０から出力される出力信号Ｓ３の立ち上がりエッジに応答してＨレベルに立ち上がる制御信号ＳＧ２を生成するようにした。これに限らず、例えばＨレベルの出力信号Ｓ３を検出した後に第２比較回路２１から出力される出力信号Ｓ４の立ち下がりエッジに応答してＨレベルに立ち上がる制御信号ＳＧ２を生成するタイマ回路に具体化してもよい。
・上記各実施形態では、コイル電流ＩＬと比較する第３基準値を０Ａに設定するようにしたが、これに限らず、例えば第３基準値を０Ａよりも高い電流値に設定するようにしてもよい。このように設定することにより、例えば上記第２実施形態において第３制御回路４０を省略しても、上記第２実施形態の（１）、（２）と同様の効果を得ることができる。
・上記各実施形態の第１比較回路２０では、出力電圧Ｖｏと第２基準電圧Ｖｒ２とを比較するようにしたが、例えば帰還電圧ＶＦＢの電圧値と、出力電圧Ｖｏのオーバーシュートを検出するための第２基準値とを比較するようにしてもよい。
・上記各実施形態では、所定周期で立ち上がるＨレベルのクロック信号ＣＬＫに従ってトランジスタＴ１をオフさせるようにした。これに限らず、例えば比較器１１の出力信号Ｓ１の立ち上がりタイミング（トランジスタＴ１のオンタイミング）から所定時間経過後にトランジスタＴ１をオフさせるようにしてもよい。この場合、例えば発振器１３の代わりに、上記出力信号Ｓ１の立ち上がりタイミングから、入力電圧Ｖｉや出力電圧Ｖｏに依存した時間経過後にＨレベルの制御信号をＲＳ−ＦＦ回路１２のリセット端子Ｒに出力するタイマ回路を設けるようにしてもよい。あるいは、ＲＳ−ＦＦ回路１２及び発振器１３に代えて１ショットフリップフロップ回路を設けるようにしてもよい。
・上記第２実施形態において、第２比較回路２１とコンパレータ１５とを共通化するようにしてもよい。例えば第２比較回路２１の出力信号Ｓ４に代えて、コンパレータ１５の検出信号ＳＤをインバータ回路２３、ナンド回路３１やタイマ回路４２に供給するようにしてもよい。
・上記第２実施形態では、逆流検出回路の一例として逆流検出コンパレータ１５を開示したが、コイル電流ＩＬの逆流を検出することのできる回路であれば特に限定されない。例えばコイルＬ１の後段に電流センス用のセンス抵抗を接続し、そのセンス抵抗の両端の電位差を検出することによりコイル電流ＩＬの逆流を検出するようにしてもよい。また、コイルＬ１と並列に抵抗とコンデンサとを接続し、ＤＣＲ（等価直流抵抗）センスによりコイル電流ＩＬの逆流を検出するようにしてもよい。
・上記各実施形態では、出力電圧Ｖｏを抵抗Ｒ１，Ｒ２にて分圧した分圧電圧を帰還電圧ＶＦＢとしたが、これに限らず、例えば出力電圧Ｖｏそのものを帰還電圧ＶＦＢとしてもよい。
・上記各実施形態では、第１スイッチの一例としてＮチャネルＭＯＳトランジスタを開示したが、ＰチャネルＭＯＳトランジスタを用いてもよい。また、第１スイッチとしてバイポーラトランジスタを用いてもよい。あるいは、複数のトランジスタを含むスイッチ回路を用いてもよい。
・上記各実施形態では、第２スイッチの一例としてＮチャネルＭＯＳトランジスタを開示したが、ＰチャネルＭＯＳトランジスタを用いてもよい。また、第２スイッチとしてバイポーラトランジスタを用いてもよい。あるいは、複数のトランジスタを含むスイッチ回路を用いてもよい。
・上記各実施形態におけるトランジスタＴ１，Ｔ２を制御回路３，３ａに含めるようにしてもよい。また、コンバータ部２を制御回路３，３ａに含めるようにしてもよい。
・上記各実施形態では、ヒステリシス制御方式の一つであるコンパレータ方式、つまり出力電圧Ｖｏに発生するリップル電圧波形をフィードバックし、そのリップル電圧波形のボトム値と基準電圧Ｖｒ１を比較器１１で常に比較しながらスイッチング制御する降圧型ＤＣ−ＤＣコンバータに具体化した。これに限らず、例えばその他のヒステリシス制御方式のＤＣ−ＤＣコンバータ、電圧制御方式のＤＣ−ＤＣコンバータや電流制御方式のＤＣ−ＤＣコンバータに具体化してもよい。すなわち、第１制御回路１０は、出力電圧Ｖｏに応じた電圧と基準値との比較結果に応答して、トランジスタＴ１，Ｔ２を相補的にスイッチングさせることのできる回路構成ではあれば、特に制限されない。
・上記各実施形態では、降圧型ＤＣ−ＤＣコンバータに具体化したが、昇降圧型のＤＣ−ＤＣコンバータに具体化してもよい。この場合には、例えば降圧動作時に負荷急変などによって出力電圧Ｖｏにオーバーシュートが発生しても、そのオーバーシュート量ΔＶｏを低減することができるとともに、オーバーシュートの発生期間を短縮することができる。
・図２１に、上記ＤＣ−ＤＣコンバータ１（又はＤＣ−ＤＣコンバータ１ａ）を備える電子機器１００の一例を示す。電子機器１００は、本体部１１０（内部回路）と、本体部１１０に電力を供給する電源部１３０とを有している。
まず、本体部１１０の内部構成例を説明する。
プログラムを実行する中央処理装置（ＣＰＵ）１１１には、そのＣＰＵ１１１で実行されるプログラム又はＣＰＵ１１１が処理するデータを記憶するメモリ１１２が接続されている。また、ＣＰＵ１１１には、インタフェース（Ｉ／Ｆ）１１３を介してキーボード１１４Ａ及びポインティングデバイス１１４Ｂが接続されている。ポインティングデバイス１１４Ｂは、例えばマウス、トラックボール、タッチパネルや静電センサを有するフラットデバイス等である。
また、ＣＰＵ１１１には、インタフェース１１５を介してディスプレイ１１６が接続され、インタフェース１１７を介して通信部１１８が接続されている。ディスプレイ１１６は、例えば液晶ディスプレイやエレクトロルミネッセンスパネル等である。通信部１１８は、例えばローカルエリアネットワークボード等である。
また、ＣＰＵ１１１には、インタフェース１１９を介して外部記憶装置１２０が接続され、インタフェース１２１を介して着脱可能記録媒体アクセス装置１２２が接続されている。外部記憶装置１２０は、例えばハードディスクである。アクセス装置１２２がアクセスする着脱可能な記録媒体としては、例えばＣＤ（Compact Disc）、ＤＶＤ（Digital Versatile Disk）、フラッシュメモリカード等が挙げられる。
次に、電源部１３０の内部構成例を説明する。
ＤＣ−ＤＣコンバータ１（又はＤＣ−ＤＣコンバータ１ａ）と交流アダプタ１３１は、スイッチＳＷを介して上記本体部１１０に接続されている。これらＤＣ−ＤＣコンバータ１（又はＤＣ−ＤＣコンバータ１ａ）及び交流アダプタ１３１のいずれか一方から電力が本体部１１０に供給される。ＤＣ−ＤＣコンバータ１（又はＤＣ−ＤＣコンバータ１ａ）は、図２１の例では、例えば電池１３２からの入力電圧Ｖｉを出力電圧Ｖｏに変換し、その出力電圧Ｖｏを本体部１１０に供給する。
このような電子機器としては、ノート型のパーソナルコンピュータ、携帯電話等の通信機器、携帯情報端末（ＰＤＡ）等の情報処理装置、デジタルカメラやビデオカメラ等の映像機器、テレビジョン装置等の受信機などが挙げられる。
１，１ａ ＤＣ−ＤＣコンバータ
２ コンバータ部
３，３ａ 制御回路
１０ 第１制御回路
１５ 逆流検出コンパレータ
２０ 第１比較回路
２１ 第２比較回路
３０ 第２制御回路
４０ 第３制御回路
４２ タイマ回路
１００ 電子機器
１１０ 本体部
１３０ 電源部
Ｔ１ メイン側のトランジスタ
Ｔ２ 同期側のトランジスタ

Claims (9)

  1. 電源の制御回路であって、
    前記電源の出力電圧に応じた帰還電圧の電圧値と第１基準値との比較に応答して、前記電源内の第１スイッチ及び第２スイッチを相補的にスイッチングさせる第１制御回路と、
    前記出力電圧又は前記帰還電圧の電圧値と第２基準値とを比較する第１比較回路と、
    前記第１スイッチと前記第２スイッチとの接続点に流れる電流の電流値と第３基準値とを比較する第２比較回路と、
    前記第１比較回路の出力に応答して前記第１スイッチ及び前記第２スイッチに対する相補的なスイッチングを無効にして前記第２スイッチをオフし、前記第２比較回路の出力に応答して前記無効を解除する第２制御回路と
    を有し、
    前記第２スイッチは、前記電流を整流する素子を有することを特徴とする制御回路。
  2. 前記第２比較回路は、前記接続点の電圧値と第４基準値とを比較して、前記電流が前記第３基準値に達したか否かを検出することを特徴とする請求項１に記載の制御回路。
  3. 前記電流の入力側への逆流を検出し、前記第２スイッチをオフする逆流検出回路と、
    少なくとも前記無効を解除してから所定期間、前記逆流検出回路の出力を無効にする第３制御回路とを有することを特徴とする請求項１又は２に記載の制御回路。
  4. 前記所定期間は、前記相補的なスイッチングに対する無効を解除してから前記電流の逆流を検出するまでの期間であることを特徴とする請求項３に記載の制御回路。
  5. 前記第３制御回路は、
    前記相補的なスイッチングを無効にしてから、前記無効を解除した後に前記電流の逆流を検出するまで、前記逆流検出回路の出力を無効にする信号を生成する信号生成回路を有することを特徴とする請求項３又は４に記載の制御回路。
  6. 前記第３制御回路は、
    前記相補的なスイッチングを無効にしてから、前記無効を解除した後に一定期間経過するまで、前記逆流検出回路の出力を無効にする信号を生成する信号生成回路を有することを特徴とする請求項３に記載の制御回路。
  7. 前記第１比較回路は、前記出力電圧の電圧値が該出力電圧の目標電圧よりも高い前記第２基準値に達した時に第１検出信号を生成し、
    前記第２比較回路は、前記電流の電流値が０Ａである前記第３基準値に達した時に第２検出信号を生成し、
    前記第２制御回路は、前記第１検出信号に応答して前記相補的なスイッチングを無効にし、前記第２検出信号に応答して前記無効を解除することを特徴とする請求項１〜６のいずれか１つに記載の制御回路。
  8. 制御回路を有する電源と、前記電源の出力電圧が供給される内部回路と、を有する電子機器であって、
    前記制御回路は、
    前記出力電圧に応じた帰還電圧の電圧値と第１基準値との比較に応答して、前記電源内の第１スイッチ及び第２スイッチを相補的にスイッチングさせる第１制御回路と、
    前記出力電圧又は前記帰還電圧の電圧値と第２基準値とを比較する第１比較回路と、
    前記第１スイッチと前記第２スイッチとの接続点に流れる電流の電流値と第３基準値とを比較する第２比較回路と、
    前記第１比較回路の出力に応答して前記第１スイッチ及び前記第２スイッチに対する相補的なスイッチングを無効にして前記第２スイッチをオフし、前記第２比較回路の出力に応答して前記相補的なスイッチングに対する前記無効を解除する第２制御回路と
    を有し、
    前記第２スイッチは、前記電流を整流する素子を有することを特徴とする電子機器。
  9. 電源の出力電圧に応じた帰還電圧の電圧値と第１基準値との比較に応答して、前記電源内の第１スイッチと、電流を整流する素子を有する第２スイッチとを相補的にスイッチングし、
    前記出力電圧又は前記帰還電圧の電圧値が前記出力電圧の目標電圧よりも高い第２基準値に達した時に、前記第１スイッチ及び前記第２スイッチに対する相補的なスイッチングを無効にして前記第２スイッチをオフし、
    前記第１スイッチと前記第２スイッチとの接続点に流れる電流の電流値が第３基準値に達した時に、前記相補的なスイッチングに対する前記無効を解除することを特徴とする電源の制御方法。
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