JP5802180B2 - 半導体集積回路およびイメージセンサ - Google Patents

Description

本発明の実施形態は、半導体集積回路およびイメージセンサに関する。

イメージセンサの画素から読み出された電圧値は、ＣＤＳ（Correlated Double Sampling）回路によりサンプリングおよび保持され、ＰＧＡ（Programmable Gain Amplifier）により増幅される。ところが、ＣＤＳ回路のコモン電圧とＰＧＡのコモン電圧とが大きくずれていると、画素値を正確に外部に出力できないおそれがある。

Marc J. Loinaz et al, "A 200-mW, 3.3-V, CMOS Color Camera IC Producing 352 x 288 24-b Video at 30Frame / s", IEEE Journal of Solid-State Circuits, Vol. 33, NO. 12, December 1998, pp 2092 - 2103. Jorgen Moholt et at, "A 2Mpixel 1/4-inch CMOS Image Sensor with Enhanced Pixel Architecture for Camera Phones and PC Cameras", IEEE International Solid-State Circuit Conference, pp 58 - 59.

ＣＤＳ回路のコモン電圧を調整可能な半導体集積回路およびイメージセンサを提供する。

実施形態によれば、半導体集積回路は、イメージセンサの画素に光が照射されないときのリセット電圧、および、前記画素に光が照射されたときの信号電圧を保持するＣＤＳ回路と、前記ＣＤＳ回路に、前記ＣＤＳ回路のコモン電圧を調整する調整電圧を供給する調整電圧生成部と、を備える。前記ＣＤＳ回路は、第１の電極および第２の電極を有する第１のｐＭＯＳキャパシタと、第３の電極および第４の電極を有する第２のｐＭＯＳキャパシタと、を備える。前記第１の電極には前記リセット電圧が保持され、前記第３の電極には前記信号電圧が保持され、前記第２の電極は前記第４の電極と接続され、前記調整電圧生成部は、前記第２の電極および前記第４の電極に供給する。

イメージセンサの概略構成を示すブロック図。 画素１の内部構成の一例を示す回路図。 画素１に照射される光の強度と、信号電圧Ｖｓｉｇとの関係を模式的に示す図。 ＣＤＳ回路３〜ＰＧＡ６の各回路をより詳細に示す図。 各電圧と信号電圧Ｖｓｉｇとの関係を示すグラフ。 調整電圧生成部４を構成する電圧選択回路４ａの一例を示す回路図。 図４および図６における各信号および電圧の波形図。 各電圧と信号電圧Ｖｓｉｇとの関係を示すグラフ。 調整電圧生成部４の内部構成の一例を示すブロック図。 参照電圧生成回路４ｃの一例を示す回路図。 参照電圧生成回路４ｃの別の例を示す回路図。 調整電圧生成部４の内部構成の一例を示すブロック図。 参照電圧生成回路４ｃの一例を示す回路図。 耐圧保証回路８の一例を示す回路図。 耐圧保証回路８に供給するバイアスＫＢＩＡＳの模式的なタイミング図。

以下、実施形態について、図面を参照しながら具体的に説明する。

（第１の実施形態）
図１は、イメージセンサの概略構成を示すブロック図である。イメージセンサは、画素１と、ロウデコーダ（Row Decoder）２と、ＣＤＳ回路３と、調整電圧生成部４と、カラムデコーダ（Column Decoder）５と、ＰＧＡ（増幅回路）６と、ＡＤＣ（Analog to Digital Converter）７とを備えている。

画素１はマトリクス状に配置されており、水平（カラム）方向の画素数をｎ列例えば１７２０列）および垂直（ロウ）方向の画素数をｍ行（例えば８３２行）とする。各画素１は照射された光の強度に応じたアナログ電圧Ｖｐｉｘを生成する。そして、水平方向ｋ列目に属する画素１は、生成された電圧Ｖｐｉｘを信号線Ｖｐｉｘ（ｋ）に出力する。なお、以下では、記号「Ｖｐｉｘ（ｋ）」等を、信号線（あるいは端子）の名称としても使用するし、当該信号線（あるいは端子）の電圧値としても使用する。

図２は、画素１の内部構成の一例を示す回路図である。なお、図２に示す回路図はあくまで一例であり、種々の変形回路が考えられる。

画素１は、ｎＭＯＳトランジスタＱｎ１〜Ｑｎ４と、光電変換を行うフォトダイオードＰＤとを有する。トランジスタＱｎ１は、ドレインが電源端子Ｖｄｄ２５に接続され、ゲートにリセット信号ＲＥＳＥＴが入力され、ソースがフローティングディフュージョンＦＤに接続される。トランジスタＱｎ２は、ドレインがフローティングディフュージョンＦＤに接続され、ゲートに読み出し信号ＲＥＡＤが入力され、ソースがフォトダイオードＰＤのカソードに接続される。フォトダイオードＰＤのアノードは接地端子に接続される。

トランジスタＱｎ３は、ドレインが電源端子Ｖｄｄ２５に接続され、ゲートにアドレス信号ＡＤＲが入力され、ソースはトランジスタＱｎ４のドレインに接続される。トランジスタＱｎ４は、ゲートがフローティングディフュージョンＦＤに接続され、ソースから電圧Ｖｐｉｘが生成される。トランジスタＱｎ４のソースは信号線Ｖｐｉｘ（ｋ）と接続されており、電圧Ｖｐｉｘは信号線Ｖｐｉｘ（ｋ）に出力される。

以下、一例として、電源端子Ｖｄｄ２５が供給する電源電圧が２．５Ｖであるとして、説明を進める。また、アドレス信号ＡＤＲ、リセット信号ＲＥＳＥＴおよび読み出し信号ＲＥＡＤは、例えばロウデコーダ２により生成される。

画素１は、いわゆる相関二重サンプリングを行うために、光が照射されない場合の電圧Ｖｐｉｘ（以下、リセット電圧Ｖｒｅｓという）、および、光が照射された場合の電圧Ｖｐｉｘ（以下、信号電圧Ｖｓｉｇという）を生成する。具体的には、画素１は以下のように動作する。

まずは、リセット信号ＲＥＳＥＴがハイに設定される。これによりトランジスタＱｎ１がオンし、フローティングディフュージョンＦＤは所定の電圧に初期化される。その後、リセット信号ＲＥＳＥＴをロウに設定する。そして、リセット電圧Ｖｒｅｓを生成するために、画素１に光が照射されない状態で、読み出し信号ＲＥＡＤをハイに設定する。これによりトランジスタＱｎ２がオンする。このとき、フォトダイオードＰＤにはごくわずかな電流が流れるのみであり、フローティングディフュージョンＦＤの電圧はほとんど降下しない。ここでアドレス信号ＡＤＲがハイに設定されると、トランジスタＱｎ３がオンする。これにより、フローティングディフュージョンＦＤの電圧に応じたリセット電圧Ｖｒｅｓが信号線Ｖｐｉｘ（ｋ）に出力される。

信号電圧Ｖｓｉｇを生成するためには、画素１に光が照射された状態でほぼ同様の動作を行う。フォトダイオードＰＤには照射された光の強度（明るさ）に応じた電流が流れる。この電流は、光の強度が高いほど大きく、したがって、光の強度が高いほどフローティングディフュージョンＦＤの電圧は低くなる。そして、このフローティングディフュージョンＦＤの電圧に応じた信号電圧Ｖｓｉｇが信号線Ｖｐｉｘ（ｋ）に出力される。

図３は、画素１に照射される光の強度（横軸、単位は任意）と、画素１により生成される信号電圧Ｖｓｉｇ（縦軸、単位は［Ｖ］）との関係を模式的に示す図である。上記の説明から分かるように、光の強度が高いほど、信号電圧Ｖｓｉｇは低くなる。以下、一例として、リセット電圧Ｖｒｅｓは１．５Ｖであり、強い光が照射されたときの信号電圧Ｖｓｉｇは１．０Ｖ程度であるとして、説明を進める。

図１に戻り、ロウデコーダ２は垂直方向に配置されるｍ行のうちの１つを順繰りに選択する。すなわち、ロウデコーダ２は、ある行に属するｎ個の画素１に入力されるアドレス信号ＡＤＲを、ハイに設定する。これにより、当該ｎ個の画素１が生成する電圧Ｖｐｉｘが信号線Ｖｐｉｘ（ｋ）にそれぞれ読み出される。

ＣＤＳ回路３は画素１列につき１つ配置されており、合計ｎ個配置されている。言い換えると、信号線Ｖｐｉｘ（０）〜Ｖｐｉｘ（ｎ−１）に対応してそれぞれＣＤＳ回路３（０）〜ＣＤＳ回路３（ｎ−１）が設けられる。ＣＤＳ回路３は、画素１から読み出されたリセット電圧Ｖｒｅｓおよび信号電圧Ｖｓｉｇをサンプルし、一時的に保持する。リセット電圧Ｖｒｅｓおよび信号電圧Ｖｓｉｇの両方をホールドしておき、後にこれらの差を増幅することで、画素１間のリセット電圧Ｖｒｅｓのばらつきの影響を抑制できる。

調整電圧生成部４は調整電圧Ｖｂｐを生成し、ｎ個のＣＤＳ回路３（０）〜３（ｎ−１）に供給する。調整電圧ＶｂｐはＣＤＳ回路３のコモン電圧Ｖｃｍ＿ｃｄｓを調整するための電圧である。調整電圧生成部４を設けることが本実施形態の特徴の１つであり、後に詳述する。

カラムデコーダ５は、ｎ個のＣＤＳ回路３（０）〜３（ｎ−１）のうちの１つを順繰りに選択し、選択されたＣＤＳ回路３に保持されているリセット電圧Ｖｒｅｓおよび信号電圧ＶｓｉｇをＰＧＡ６に供給する。

ＰＧＡ６はリセット電圧Ｖｒｅｓおよび信号電圧Ｖｓｉｇの差を増幅する増幅回路である。ＰＧＡ６は、信号電圧Ｖｓｉｇに対応する電圧を差動電圧Ｖｏｕｔｐ，Ｖｏｕｔｎとして、出力する。

ＡＤＣ７は差動電圧Ｖｏｕｔｐ，Ｖｏｕｔｎをデジタル信号に変換する。

以上説明したロウデコーダ２およびカラムデコーダ５の選択動作により、各画素１に照射される光の強度を示すデジタル信号がシリアルに読み出される。

図４は、ＣＤＳ回路３〜ＰＧＡ６の各回路をより詳細に示す図である。以下、ｎ個のＣＤＳ回路３（０）〜３（ｎ−１）は同様の構成であるため、代表してＣＤＳ回路３（ｋ）として説明する。

ＣＤＳ回路３（ｋ）には、信号線Ｖｐｉｘ（ｋ）の電圧が入力される。そして、ＣＤＳ回路３（ｋ）は、リセット信号Ｖｒｅｓおよび信号電圧Ｖｓｉｇを２つの出力端子からカラムデコーダ５を介して、ＰＧＡ６に出力する。

ＣＤＳ回路３（ｋ）は、スイッチＳＷ１，ＳＷ２と、ｐＭＯＳキャパシタＣ１，Ｃ２とを有する。ＣＤＳ回路３（ｋ）には信号線Ｖｐｉｘ（ｋ）が入力され、スイッチＳＷ１を介してキャパシタＣ１（第１のｐＭＯＳキャパシタ）のゲート側の電極（以下、制御電極あるいは第１の電極ともいう）に接続されるとともに、スイッチＳＷ２を介してキャパシタＣ２（第２のｐＭＯＳキャパシタ）のゲート側の電極（以下、制御電極あるいは第３の電極ともいう）に接続される。また、キャパシタＣ１の基板側の電極（以下、基準電極あるいは第２の電極ともいう）はキャパシタＣ２の基板側の電極（以下、基準電極あるいは第４の電極ともいう）と接続され、ここに調整電圧生成部４が生成する調整電圧Ｖｂｐが入力される。

スイッチＳＷ１，ＳＷ２は制御信号ＳＨ１，ＳＨ２によってそれぞれ制御される。制御信号ＳＨ１，ＳＨ２は、例えば不図示の制御回路により生成されてもよいし、イメージセンサの外部から生成されてもよい。

ここで、ＣＤＳ回路３のコモン電圧Ｖｃｍ＿ｃｄｓとは、ＣＤＳ回路３の２つの出力端子の平均電圧であり、言い換えると、キャパシタＣ１の制御電極とキャパシタＣ２の制御電極との平均電圧であり、さらに言い換えると、リセット電圧Ｖｒｅｓと信号電圧Ｖｓｉｇとの平均電圧でもある。

ＣＤＳ回路３（ｋ）およびカラムデコーダ５は以下のように動作する。

まず、ロウデコーダ２の制御により、ある１つの行に属する画素１のリセット電圧Ｖｒｅｓが信号線Ｖｐｉｘ（ｋ）に読み出される。この状態で制御信号ＳＨ１がハイに設定されてスイッチＳＷ１がオンする。これにより、リセット電圧Ｖｒｅｓがサンプルされ、リセット電圧Ｖｒｅｓに応じた電荷がキャパシタＣ１の電極間に蓄積される。その後、制御信号ＳＨ１がロウに設定されるとスイッチＳＷ１がオフし、リセット電圧Ｖｒｅｓが保持される。

続いて、ロウデコーダ２の制御により、ある１つの行に属する画素１の信号電圧Ｖｓｉｇが信号線Ｖｐｉｘ（ｋ）に読み出される。この状態で制御信号ＳＨ２がハイに設定されてスイッチＳＷ２がオンする。これにより、信号電圧Ｖｓｉｇがサンプルされ、信号電圧Ｖｓｉｇに応じた電荷がキャパシタＣ２の電極間に蓄積される。その後、制御信号ＳＨ２がロウに設定されるとスイッチＳＷ２がオフし、信号電圧Ｖｓｉｇが保持される。

以上の動作はすべてのＣＤＳ回路３（０）〜３（ｎ−１）に共通して、同時に行われる。続いて、カラムデコーダ５により、ＣＤＳ回路３（０）〜３（ｎ−１）のうちの１つが順繰りに選択される。これにより、リセット電圧ＶｒｅｓはＰＧＡ６の正入力端子Ｖｐに、信号電圧ＶｐｉｘはＰＧＡ６の負入力端子Ｖｎに、それぞれ供給される。

ＰＧＡ６は、正入力端子Ｖｐに入力されるリセット電圧Ｖｒｅｓと、負入力端子Ｖｎに入力される信号電圧Ｖｓｉｇとの差を増幅し、差動電圧Ｖｏｕｔｐ，Ｖｏｕｔｎとして出力する。

ＰＧＡ６は、差動増幅器Ａ１と、スイッチＳＷ３〜ＳＷ６と、キャパシタＣ３，Ｃ４とを有する。ＰＧＡ６の正入力端子Ｖｐおよび負入力端子Ｖｎは、差動増幅器Ａ１の正入力端子および負入力端子にそれぞれ接続される。差動増幅器Ａ１の正入力端子と負出力端子との間には、スイッチＳＷ３およびキャパシタＣ３が並列接続される。同様に、差動増幅器Ａ１の負入力端子と正出力端子との間には、スイッチＳＷ４およびキャパシタＣ４が並列接続される。差動増幅器Ａ１の正出力端子の電圧Ｖｏｕｔｐおよび負出力端子の電圧Ｖｏｕｔｎが、それぞれスイッチＳＷ５，ＳＷ６を介して適切なタイミングで、ＡＤＣ７に出力される。

以下、一例として差動増幅器Ａ１に供給される電源電圧Ｖｄｄ１５が１．５Ｖであり、したがって、差動増幅器Ａ１は０〜１．５Ｖの電圧を出力できる例を示す。また、差動増幅器Ａ１の増幅率はキャパシタＣ３，Ｃ４に応じて可変調整できる。スイッチＳＷ３，ＳＷ４は、例えば不図示の制御回路により制御されてもよいし、イメージセンサの外部から制御されてもよい。

ＰＧＡ６は以下のように動作する。まず、予めスイッチＳＷ３，ＳＷ４がオンされて差動増幅器Ａ１の入出力端子間が短絡される。さらに、このタイミングでコモンモードフィードバックが行われる。これにより、ＰＧＡ６の入力側コモン電圧Ｖｃｍ＿ｐｇａ＿ｉｎおよび出力側コモン電圧Ｖｃｍ＿ｐｇａ＿ｏｕｔがＰＧＡ６の電源電圧Ｖｄｄ１５の１／２すなわち０．７５Ｖに初期値として設定される。

ここで、ＰＧＡ６の入力側コモン電圧Ｖｃｍ＿ｐｇａ＿ｉｎとは、ＰＧＡ６の入力端子Ｖｐ，Ｖｎの平均電圧である。また、ＰＧＡ６の出力側コモン電圧Ｖｃｍ＿ｐｇａ＿ｏｕｔとは、ＰＧＡ６の出力端子Ｖｏｕｔｐ，Ｖｏｕｔｎの平均電圧である。

続いて、スイッチＳＷ３，ＳＷ４をオフした状態で、ＰＧＡ６は、カラムデコーダ５を介して、ＣＤＳ回路３からリセット電圧Ｖｒｓｔおよび信号電圧Ｖｓｉｇを受け付ける。これにより、差動増幅器Ａ１は差動増幅動作を行って、正出力端子から電圧Ｖｏｕｔｐを、負出力端子から電圧Ｖｏｕｔｎを出力する。電圧Ｖｏｕｔｐ，Ｖｏｕｔｎは下記（１），（２）式で表される。

Voutp = Vcm_pga_out + (Vres - Vsig) / 2 ・・・（１）
Voutn = Vcm_pga_out - (Vres - Vsig) / 2 ・・・（２）

以上のようにして、１つの画素１から出力される信号電圧Ｖｓｉｇに対応するアナログ電圧Ｖｏｕｔｐ，Ｖｏｕｔｎが得られる。

ここで、差動増幅器Ａ１は、リセット電圧Ｖｒｅｓと信号電圧Ｖｓｉｇの差を増幅するだけでなく、ＣＤＳ回路３のコモン電圧Ｖｃｍ＿ｃｄｓ（＝（Ｖｒｅｓ＋Ｖｓｉｇ）／２）と差動増幅器Ａ１の入力側コモン電圧Ｖｃｍ＿ｐｇａ＿ｉｎとの差も増幅し、出力側コモン電圧Ｖｃｍ＿ｐｇａ＿ｏｕｔに影響を与える。すなわち、ＰＧＡ６の出力側コモン電圧Ｖｃｍ＿ｐｇａ＿ｏｕｔは、その初期値をＶｃｍ０（＝０．７５Ｖ）とすると、下記（３）式で表される。

Vcm_pga_out = Vcm0 + (Vcm_pga_in - Vcm_cds)
= Vcm0 + {Vcm_pga_in - (Vres + Vsig) / 2) ・・・（３）

仮に、ＣＤＳ回路３のコモン電圧Ｖｃｍ＿ｃｄｓが差動増幅器Ａ１の入力側コモン電圧Ｖｃｍ＿ｐｇａ＿ｉｎとほぼ等しければ、これらの差が増幅されても出力側コモン電圧Ｖｃｍ＿ｐｇａ＿ｏｕｔには大きな影響を与えない。

しかしながら、必ずしも、コモン電圧Ｖｃｍ＿ｃｄｓがコモン電圧Ｖｃｍ＿ｐｇａ＿ｉｎとほぼ等しいとは限らない。以下、本実施形態における数値例を取り挙げて、両コモン電圧が等しくない場合のＰＧＡ６の動作を、図５を用いて説明する。

図５（ａ）は、ＣＤＳ回路３のコモン電圧Ｖｃｍ＿ｃｄｓ（縦軸）と、信号電圧Ｖｓｉｇ（横軸）との関係を示す図である。図３で示したように、リセット電圧Ｖｒｅｓは１．５Ｖであり、信号電圧Ｖｓｉｇは１Ｖ〜１．５Ｖである。よって、ＣＤＳ回路３のコモン電圧Ｖｃｍ＿ｃｄｓ（＝（Ｖｒｅｓ＋Ｖｓｉｇ）／２）は１．２５Ｖ〜１．５Ｖである。これに対し、上述のように、差動増幅器Ａ１の入力側コモン電圧Ｖｃｍ＿ｐｇａ＿ｉｎは０．７５Ｖである。よって、これらの差は−０．７５Ｖ（＠Ｖｓｉｇ＝１．５Ｖ）〜−０．５Ｖ（＠Ｖｓｉｇ＝１．０Ｖ）であり、必ずしも小さいものではない。

上記（３）式に示すように、コモン電圧Ｖｃｍ＿ｃｄｓとコモン電圧Ｖｃｍ＿ｐｇａ＿ｉｎとの差が、ＰＧＡ６の出力側コモン電圧Ｖｃｍ＿ｐｇａ＿ｏｕｔの初期値０．７５Ｖに加算される。

図５（ｂ）は、電圧Ｖｏｕｔｐ，Ｖｏｕｔｎおよびコモン電圧Ｖｃｍ＿ｐｇａ＿ｏｕｔ（縦軸）と、信号電圧Ｖｓｉｇ（横軸）との関係を示す図である。図示のように、ＣＤＳ回路３のコモン電圧Ｖｃｍ＿ｃｄｓとＰＧＡ６の入力側コモン電圧Ｖｃｍ＿ｐｇａ＿ｉｎとの差に起因して、コモン電圧Ｖｃｍ＿ｐｇａ＿ｏｕｔは、０Ｖ（＠Ｖｓｉｇ＝１．５Ｖ）〜０．２５Ｖ（＠Ｖｓｉｇ＝１．０Ｖ）となる。その結果、上記（１），（２）式により、電圧Ｖｏｕｔｐ，Ｖｏｕｔｎの最小値は０Ｖとなる。

差動増幅器Ａ１は０Ｖ付近の電圧を線形に出力できるとは限らず、また、０Ｖ以下の電圧を出力することは困難である。

よって、信号電圧Ｖｓｉｇが１．５Ｖに近い場合（すなわち、光の強度が低い場合）、ＰＧＡ６は、必ずしも、信号電圧Ｖｓｉｇと対応した電圧Ｖｏｕｔｐ，Ｖｏｕｔｎを生成できるとは限らない。このことは、ＣＤＳ回路３のコモン電圧Ｖｃｍ＿ｃｄｓとＰＧＡ６の入力側コモン電圧Ｖｃｍ＿ｐｇａ＿ｉｎとが異なっていることに起因する。

そこでＣＤＳ回路３の出力段にバッファを挿入し、さらにバッファと差動増幅器Ａ１とバッファとの間にキャパシタを追加することで、両コモン電圧がずれることを抑制することも考えられる。しかしながら、バッファを設けると、バッファによる歪が生じるとともに、ＣＤＳ回路３の面積が増加してしまう。特に、ＣＤＳ回路３はｎ個も設けられるため、イメージセンサ全体の面積が大幅に増加してしまう。

そこで、本実施形態では１つの調整電圧生成部４を設ける。これにより、面積増加を抑えてリセット電圧Ｖｒｅｓおよび信号電圧Ｖｓｉｇを下げ、結果として、ＣＤＳ３のコモン電圧Ｖｃｍ＿ｃｄｓを下げることを図る。

図６は、調整電圧生成部４を構成する電圧選択回路４ａの一例を示す回路図である。調整電圧生成部４は、差動増幅器Ａ１１と、ｐＭＯＳトランジスタＱｐ１１，Ｑｐ１２とを有する。差動増幅器Ａ１１の正入力端子には参照電圧Ｖｒｅｆが入力され、負入力端子は出力端子と短絡されている。よって、差動増幅器Ａ１１は参照電圧Ｖｒｅｆを出力する。

調整電圧Ｖｂｐを生成する出力端子Ｖｂｐには、トランジスタＱｐ１１，Ｑｐ１２のドレインが接続されている。トランジスタＱｐ１１は、ソースが差動増幅器Ａ１１の出力端子に接続され、ゲートには信号Ｖｂｐ＿ＥＮが入力される。トランジスタＱｐ１２は、ソースが電源端子に接続され、ゲートには信号Ｖｄｄ＿ＥＮが入力される。信号Ｖｂｐ＿ＥＮ，Ｖｄｄ＿ＥＮは、例えば不図示の制御回路により生成されてもよいし、イメージセンサの外部から生成されてもよい。

信号Ｖｄｄ＿ＥＮがロウに設定されると、トランジスタＱｐ１２がオンし、電源電圧Ｖｄｄが調整電圧Ｖｂｐとして出力される。一方、信号Ｖｂｐ＿ＥＮがロウに設定されるとトランジスタＱｐ１１がオンし、参照電圧Ｖｒｅｆが調整電圧Ｖｂｐとして出力される。

以下、一例として、電源端子Ｖｄｄが供給する電源電圧は画素１の電源電圧Ｖｄｄ２５と等しい２．５Ｖ（第１の電圧）であり、参照電圧Ｖｒｅｆは２．０Ｖ（第２の電圧）であるとして、説明を進める。本実施形態では、ＣＤＳ回路３のコモン電圧の方がＰＧＡ６のコモン電圧より高いため、参照電圧Ｖｒｅｆを電源電圧Ｖｄｄより低く設定する。

図７は、図４および図６における各信号および電圧の波形図である。

時刻ｔ１において、信号ＳＨ１がオンに設定される。これによりリセット電圧Ｖｒｅｓがサンプルされ、これに応じた電荷がキャパシタＣ１に蓄積される。その後の時刻ｔ２において、信号ＳＨ１はオフに設定される。これにより、リセット電圧Ｖｒｅｓが保持される。

時刻ｔ３において、信号ＳＨ２がオンに設定される。これにより信号電圧Ｖｓｉｇがサンプルされ、これに応じた電荷がキャパシタＣ２に蓄積される。その後の時刻ｔ４において、信号ＳＨ２はオフに設定される。これにより、信号電圧Ｖｓｉｇが保持される。

ここまでの間、信号Ｖｂｐ＿ＥＮはハイであり、信号Ｖｄｄ＿ＥＮはロウである。よって、調整信号Ｖｂｐは電源電圧Ｖｄｄに等しく、２．５Ｖである。

続いて時刻ｔ５において、信号Ｖｂｐ＿ＥＮはロウに、信号Ｖｄｄ＿ＥＮはハイに設定される。これにより、調整信号Ｖｂｐは参照信号Ｖｒｅｆに等しく、２．０Ｖに設定される。したがって、調整信号Ｖｂｐは０．５Ｖ降下している。

キャパシタＣ１，Ｃ２に蓄積された電荷の量は不変であるため、キャパシタＣ１，Ｃ２の電極間の電圧差は一定である。よって、保持されているリセット電圧Ｖｒｅｓおよび信号電圧Ｖｓｉｇも、容量結合により、それぞれ０．５Ｖ降下する。結果として、ＣＤＳ回路３のコモン電圧Ｖｃｍ＿ｃｄｓも０．５Ｖ降下する。このようにしてＣＤＳ回路３のコモン電圧Ｖｃｍ＿ｃｄｓを調整する（本例では降下させる）ことを、以下では単にコモン電圧調整と呼ぶ。

リセット電圧Ｖｒｅｓおよび信号電圧Ｖｓｉｇもそれぞれ０．５Ｖ降下した状態で、カラムデコーダ５はＣＤＳ回路３（０）〜ＣＤＳ回路３（ｎ−１）のうちの１つを選択して、ＰＧＡ６に供給する。より具体的には、時刻ｔ５〜ｔ６の間に、カラムデコーダ５はＣＤＳ回路３（０）〜ＣＤＳ回路３（ｎ−１）のうちの１つを順繰りに選択していく。

図８（ａ）は、ＣＤＳ回路３のコモン電圧Ｖｃｍ＿ｃｄｓ（縦軸）と、信号電圧Ｖｓｉｇ（横軸）との関係を示す図である。同図の破線は、コモン電圧調整を行わない場合の関係であり、実線はコモン電圧調整を行う場合の関係である。図示のように、コモン電圧調整を行うことで、ＣＤＳ回路３のコモン電圧Ｖｃｍ＿ｃｄｓを０．５Ｖ下げることができ、０．７５Ｖ（＠Ｖｓｉｇ＝１．０Ｖ）〜１．０Ｖ（＠Ｖｓｉｇ＝１．５Ｖ）となる。

このようにして、ＣＤＳ回路３のコモン電圧Ｖｃｍ＿ｃｄｓをＰＧＡ６の入力側コモン電圧Ｖｃｍ＿ｐｇａ＿ｉｎの０．７５Ｖに近づけることができる。すなわち、両コモン電圧の差は−０．２５Ｖ（＠Ｖｓｉｇ＝１．５Ｖ）〜０Ｖ（＠Ｖｓｉｇ＝１．０Ｖ）である。その結果、ＰＧＡ６の出力側コモン電圧Ｖｃｍ＿ｐｇａ＿ｏｕｔへの影響を小さくすることができる。

図８（ｂ）は、電圧Ｖｏｕｔｐ，Ｖｏｕｔｎおよびコモン電圧Ｖｃｍ＿ｐｇａ＿ｏｕｔ（縦軸）と、信号電圧Ｖｓｉｇ（横軸）との関係を示す図である。同図の破線（Ｖｃｍ＿ｐｇａ＿ｏｕｔのみ）は、コモン電圧調整を行わない場合の関係であり、実線はコモン電圧調整を行う場合の関係である。図示のように、ＣＤＳ回路３のコモン電圧Ｖｃｍ＿ｃｄｓとＰＧＡ６の入力側コモン電圧Ｖｃｍ＿ｐｇａ＿ｉｎとの差に起因して、コモン電圧Ｖｃｍ＿ｐｇａ＿ｏｕｔは、０．５Ｖ（＠Ｖｓｉｇ＝１．５Ｖ）〜０．７５Ｖ（＠Ｖｓｉｇ＝１．０Ｖ）となる。

コモン電圧調整を行わない場合、コモン電圧Ｖｃｍ＿ｐｇａ＿ｏｕｔが、０Ｖ〜０．２５Ｖ（＠Ｖｓｉｇ＝１．０Ｖ）であった（図８（ｂ）の破線）。これに比べ、コモン電圧調整を行うことで、コモン電圧Ｖｃｍ＿ｐｇａ＿ｏｕｔを、ＰＧＡ６の動作電圧０Ｖ〜１．５Ｖの中心近辺に設定できる。

そのため、上記（１），（２）式により、電圧Ｖｏｕｔｐ，Ｖｏｕｔｎの最小値は０．５Ｖでとなり最大値は１．０Ｖとなる。最小値０．５Ｖと０Ｖとの間および最大値１．０Ｖと１．５Ｖとの間には十分なマージンがある。よって、ＰＧＡ６は信号電圧Ｖｐｉｘに応じた出力電圧Ｖｐ，Ｖｎを生成できる。

なお、ＣＤＳ回路３のコモン電圧Ｖｃｍ＿ｃｄｓの電圧降下量を０．５Ｖとした理由は、信号電圧Ｖｓｉｇが１．０Ｖのとき（すなわち光の強度が高いとき）の、ＰＧＡ６の出力側コモン電圧Ｖｃｍ＿ｐｇａ＿ｏｕｔを、動作電圧の中心である０．７５Ｖにするためである。これにより、出力電圧Ｖｏｕｔｐを、０．７５Ｖを中心とする０．５Ｖ〜１．０Ｖの間で動作させることができる。

より一般的には、コモン電圧Ｖｃｍ＿ｃｄｓの電圧降下量ｄＶｂｐは以下のように定めることができる。リセット電圧Ｖｒｅｓが一定であり、ＣＤＳ６コモンモードフィードバック時のＰＧＡ６の出力側コモン電圧（すなわちＰＧＡ６の電源電圧Ｖｄｄ１５の１／２）をＶｃｍ０、リセット電圧Ｖｒｅｓと信号電圧Ｖｓｉｇとの差が
最大値となるときの信号電圧ＶｓｉｇをＶｓｉｇ＿ｍａｘとする。

コモン電圧調整によりリセット電圧Ｖｒｅｓおよび信号電圧Ｖｓｉｇ＿ｍａｘの電圧をｄＶｂｐだけ下げた後にＰＧＡ６が差動増幅動作を行うと、ＰＧＡ６の出力側コモン電圧Ｖｃｍ＿ｐｇａ＿ｏｕｔは下記（４）式で表される。

Vcm_pga_out = Vcm0 + (Vcm_pga_in - Vcm_cds)
= Vcm0 + {Vcm_pga_in - (Vres + Vsig_max) / 2} - dVbp ・・・（４）

簡単に言うと、上記（３）式から電圧降下量ｄＶｂｐだけＰＧＡ６の出力側コモン電圧Ｖｃｍ＿ｐｇａ＿ｏｕｔを低くすることができる。

上記（４）式の左辺がＶｃｍ０になるように、電圧降下量ｄＶｂｐを設定する。よって、下記（５）式が成立する。

dVbp = (Vres + Vsig_max) / 2 - Vcm0 ・・・（４）

ここで、リセット電圧Ｖｒｅｓと信号電圧Ｖｓｉｇとの差の最大値をＶｓｉｇ＿ｒｅｓ＿ｄｅｆｆ（＝Ｖｒｅｓ−Ｖｓｉｇ＿ｍａｘ）とすると、上記（４）式を下記（５）式のように表すこともできる。

dVbp = Vres - (Vcm0 + Vsig_res_diff / 2) ・・・（５）

本実施形態の例では、Ｖｒｅｓ＝１．５Ｖ，Ｖｓｉｇ＿ｒｅｓ＿ｄｉｆｆ＝０．５Ｖ，Ｖｃｍ０＝０．７５であり、Ｖｂｐ＝０．５Ｖを得ることができる。

このように、第１の実施形態では、調整電圧生成部４を設け、ＣＤＳ回路３のコモン電圧をＰＧＡ６のコモン電圧に近づけるよう調整する。したがって、信号電圧Ｖｐｉｘに応じた出力電圧Ｖｐ，Ｖｎを精度良く生成できる。

（第２の実施形態）
上述した第１の実施形態は、リセット電圧Ｖｒｅｓが一定の１．５Ｖであることを前提としていた。しかしながら、実際には素子のバラつき等により必ずしも一定とは限らず、１．４Ｖになったり１．６Ｖになったりすることもある。

そこで、以下に説明する第２の実施形態では、リセット電圧のバラつきを吸収可能な調整電圧Ｖｂｐを生成することを図るものである。

図９は、調整電圧生成部４の内部構成の一例を示すブロック図である。調整電圧生成部４は、図６に例示する電圧選択回路４ａに加え、レプリカ回路４ｂと、参照電圧生成回路４ｃとを有する。

レプリカ回路４ｂは画素１と同様の回路構成となっている。よって、レプリカ回路４ｂは画素１と同様の特性を有し、画素１が生成するリセット電圧Ｖｒｅｓと等しいリセット電圧Ｖｒｅｓ’を生成できる。例えば、リセット電圧Ｖｒｅｓが１．５Ｖではなく１．４Ｖになると、リセット電圧Ｖｒｅｓ’も１．４Ｖとなる。

参照電圧生成回路４ｃは上記のリセット電圧Ｖｒｅｓ’をレプリカ回路４ｂから受け取る。そして、リセット電圧Ｖｒｅｓ’、電圧選択回路４ａの電源電圧Ｖｄｄ、ＰＧＡ６の出力側コモン電圧の初期値Ｖｃｍ０、および、リセット電圧Ｖｒｅｓと信号電圧Ｖｓｉｇとの差の最大値であるＶｓｉｇ＿ｒｅｓ＿ｄｅｆｆに基づいて、下記（６）式に示す参照電圧Ｖｒｅｆを生成する。

Vref = Vdd - {Vres' - (Vcm0 + Vsig_res_diff/2)} ・・・（６）

このようにして、実際のリセット電圧Ｖｒｅｓ’に応じて適切な参照電圧を生成できる。生成された参照電圧Ｖｒｅｆは電圧選択回路４ａに供給され、図７に示すタイミングで、電源電圧Ｖｄｄまたは参照電圧ＶｒｅｆがＣＤＳ回路３に出力される。

一例として、リセット電圧Ｖｒｅｓが１．５Ｖでなく１．４Ｖになったとする。コモン電圧調整を行わない場合、ＣＤＳ６のコモン電圧Ｖｃｍ＿ｃｄｓは、図５（ａ）より０．１Ｖ低くなり、１．１５Ｖ〜１．４Ｖとなる。

一方、Ｖｄｄ＝２．５Ｖ，Ｖｃｍ０＝０．７５Ｖ，Ｖｓｉｇ＿ｒｅｓ＿ｄｉｆｆ＝０．５Ｖであるから、上記（６）式より、Ｖｒｅｆ＝２．１ＶすなわちｄＶｂｐ＝０．４となる。よって、コモン電圧調整を行うことでＣＤＳ４のコモン電圧Ｖｃｍ＿ｃｄｓを０．４Ｖ下げることができる。

結果として、コモン電圧Ｖｃｍ＿ｃｄｓは、０．７５Ｖ〜１．０Ｖとなる。すなわち、リセット電圧Ｖｒｅｓが１．５Ｖではなく１．４Ｖとなった場合でも、図８（ａ）と同様のコモン電圧Ｖｃｍ＿ｃｄｓを生成できる。このようにして、リセット電圧Ｖｒｅｓのバラつきを吸収できる。

図１０は、参照電圧生成回路４ｃの一例を示す回路図である。

参照電圧生成回路４ｃは、差動増幅器Ａ２１と、ｐＭＯＳトランジスタＱｐ２１と、抵抗Ｒ２１と、電流源Ｉ２１とを有する。差動増幅器Ａ２１の負入力端子には、レプリカ回路４ｂにより生成されるリセット電圧Ｖｒｅｓ’が入力される。トランジスタＱｐ２１、抵抗Ｒ２１および電流源Ｉ２１は、電源端子と接地端子との間に縦続接続される。そして、トランジスタＱｐ２１のゲートおよびドレインは、差動増幅器Ａ２１の出力端子および正入力端子にそれぞれ接続される。

差動増幅器Ａ２１およびトランジスタＱｐ２１のフィードバックにより、差動増幅器Ａ２１の正入力端子にはリセット電圧Ｖｒｅｓ’が生成される。そして、抵抗Ｒ２１の抵抗値および電流源Ｉ２１の電流値を適切に調整することで、これらの接続端子の電圧を中間電圧Ｖｍ＝Ｖｒｅｓ’−（Ｖｃｍ０＋Ｖｓｉｇ＿ｒｅｓ＿ｄｉｆｆ／２）にすることができる。

参照電圧生成回路４ｃは、さらに、差動増幅器Ａ２２と、ｐＭＯＳトランジスタＱｐ２２と、抵抗Ｒ２２とを有する。差動増幅器Ａ２１の負入力端子には、中間電圧Ｖｍが入力される。トランジスタＱｐ２２および抵抗Ｒ２２は、電源端子と接地端子との間に縦続接続される。そして、トランジスタＱｐ２２のゲートおよびドレインは、差動増幅器Ａ２２の出力端子および正入力端子にそれぞれ接続される。

参照電圧生成回路４ｃは、さらに、ｐＭＯＳトランジスタＱｐ２３と、ｎＭＯＳトランジスタＱｎ２１，Ｑｎ２２と、抵抗Ｒ２３とを有する。トランジスタＱｐ２３，Ｑｎ２１は電源端子と接地端子との間に縦続接続される。トランジスタＱｐ２３のゲートは、差動増幅器Ａ２２の出力端子およびトランジスタＱｐ２２のゲートに接続される。トランジスタＱｎ２１のゲートはドレインと短絡されている。また、抵抗Ｒ２３およびトランジスタＱｎ２２は電源端子と接地端子との間に縦続接続される。トランジスタＱｎ２２のゲートはトランジスタＱｎ２１のゲートに接続される。トランジスタＱｎ２２ドレインから参照電圧Ｖｒｅｆが出力される。

差動増幅器Ａ２２およびトランジスタＱｐ２２のフィードバックにより、差動増幅器Ａ２２の正入力端子には中間電圧Ｖｍが生成される。この中間電圧Ｖｍに比例する電流が、抵抗Ｒ２２に流れる。

トランジスタＱｐ２２，Ｑｐ２３，Ｑｎ２１，Ｑｎ２２によりカレントミラーが形成され、抵抗Ｒ２２に流れる電流と等しい電流が、抵抗Ｒ２３にも流れる。よって、電源電圧Ｖｄｄから中間電圧Ｖｍを引いた電圧、すなわち、上記（６）式の参照電圧Ｖｒｅｆが生成される。

図１１は、参照電圧生成回路４ｃの別の例を示す回路図である。図１０との主な相違点は、差動増幅器Ａ２１およびトランジスタＱｐ２１を省略し、代わりに、電流源Ｉ２２を設けたことである。そして、電流源Ｉ２２と抵抗Ｒ２１との接続ノードに、リセット電圧Ｖｒｅｓ’を入力する。基本的な動作は、図１０の参照電圧生成回路４ｃと同様である。

図１１の回路では、差動増幅器Ａ２１を省くため、回路面積を削減できる。なお、電流源Ｉ２２のバラつきでリセット電圧Ｖｒｅｓ’が多少変動することもあるが、影響は極めて軽微である。

図１０および図１１の他にも、上記（６）式で表される参照電圧Ｖｒｅｆを生成可能な回路が種々想到できるのはいうまでもない。

このように、第２の実施形態では、画素１のリセット電圧Ｖｒｅｓに応じて参照電圧Ｖｒｅｆを生成して、コモン電圧調整を行う。よって、より高精度に信号電圧Ｖｓｉｇに応じた出力電圧を生成できる。

（第３の実施形態）
上述した第１および第２の実施形態は、ＰＧＡ６の出力側コモン電圧の初期値Ｖｃｍ０が一定の０．７５Ｖであることを前提としていた。初期値Ｖｃｍ０はＰＧＡ６の電源電圧Ｖｄｄ１５の１／２の値である。しかしながら、実際には電源電圧Ｖｄｄ１５が変動することもあり、初期値Ｖｃｍ０がずれることもある。

そこで、以下に説明する第３の実施形態では、ＰＧＡ６の電源電圧Ｖｄｄ１５のバラつきを吸収可能な調整電圧Ｖｂｐを生成することを図るものである。

図１２は、調整電圧生成部４の内部構成の一例を示すブロック図である。図９との主な相違点として、参照電圧生成回路４ｃには、さらにＰＧＡ６の電源電圧Ｖｄｄ１５が入力される。そして、参照電圧生成回路４ｃは下記（７）式に示す参照電圧Ｖｒｅｆを生成する。

Vref = Vdd - {Vres' - (Vdd15 / 2 + Vsig_res_diff/2)} ・・・（７）

これは、上記（６）式における初期値Ｖｃｍ０をＶｄｄ１５／２で置き換えたものである。 このようにして、実際の電源電圧Ｖｄｄ１５に応じて適切な参照電圧を生成できる。生成された参照電圧Ｖｒｅｆは電圧選択回路４ａに供給され、図７に示すタイミングで、電源電圧Ｖｄｄまたは参照電圧ＶｒｅｆがＣＤＳ回路３に出力される。

図１３は、参照電圧生成回路４ｃの一例を示す回路図である。

参照電圧生成回路４ｃは、抵抗Ｒ３１〜Ｒ３３と、電流源Ｉ３１，Ｉ３２とを有する。抵抗Ｒ３１，Ｒ３２は等しい抵抗値を有し、電源端子Ｖｄｄ１５と接地端子との間に直列接続される。また、電流源Ｉ３１，抵抗Ｒ３３および電流源Ｉ３２は、電源端子と接地端子との間に直列接続される。

抵抗Ｒ３１，Ｒ３２の接続ノードからＶｄｄ１５／２が生成され、抵抗Ｒ３３と電流源Ｉ３２との接続ノードに入力される。そして、抵抗Ｒ３３の抵抗値および電流源Ｉ３１，Ｉ３２の電流値を適切に調整することで、電流源Ｉ３１と抵抗Ｒ３３との接続ノードの電圧を中間電圧Ｖｍ２＝Ｖｄｄ１５／２＋Ｖｓｉｇ＿ｒｅｓ＿ｄｉｆｆ／２にすることができる。

参照電圧生成回路４ｃは、さらに、差動増幅器Ａ３１と、ｐＭＯＳトランジスタＱｐ３１〜Ｑｐ３３と、ｎＭＯＳトランジスタＱｎ３１，Ｑｎ３２と、抵抗Ｒ３４，Ｒ３５とを有する。差動増幅器Ａ３１の負入力端子には、中間電圧Ｖｍ２が入力される。トランジスタＱｐ３１および抵抗Ｒ３４は、電源端子と接地端子との間に縦続接続される。そして、トランジスタＱｐ３１のゲートおよびドレインは、差動増幅器Ａ３１の出力端子および正入力端子にそれぞれ接続される。

トランジスタＱｐ３２，Ｑｎ３１は電源端子と接地端子との間に縦続接続される。トランジスタＱｐ３２のゲートは、差動増幅器Ａ３１の出力端子に接続される。トランジスタＱｎ３１のゲートはドレインと短絡されている。また、トランジスタＱｐ３３，抵抗Ｒ３５およびトランジスタＱｎ３２は、電源端子と接地端子との間に縦続接続される。トランジスタＱｐ３３のゲートは、差動増幅器Ａ３１の出力端子およびトランジスタＱｐ３１，Ｑｐ３２のゲートに接続される。トランジスタＱｎ３２のゲートはトランジスタＱｎ３１のゲートと接続されている。また、トランジスタＱｐ３３のドレインと抵抗Ｒ３５との接続ノードに、レプリカ回路４ｂにより生成されるリセット電圧Ｖｒｅｓ’が入力される。

差動増幅器Ａ３１およびトランジスタＱｐ３１のフィードバックにより、差動増幅器Ａ３１の正入力端子には中間電圧Ｖｍ２が生成される。この中間電圧Ｖｍ２に比例する電流が抵抗Ｒ３４に流れる。トランジスタＱｐ３１〜Ｑｐ３３，Ｑｎ３１，Ｑｎ３２によりカレントミラーが形成され、抵抗Ｒ３４に流れる電流と等しい電流が、抵抗Ｒ３５にも流れる。また、抵抗Ｒ３５の一端にはリセット電圧Ｖｒｅｓ’が入力される。よって、抵抗Ｒ３５の他端には中間電圧Ｖｍ３＝Ｖｒｅｓ’−（Ｖｄｄ１５／２＋Ｖｓｉｇ＿ｒｅｓ＿ｄｉｆｆ／２）が生成される。

参照電圧生成回路４ｃは、さらに、増幅器Ａ３２と、ｐＭＯＳトランジスタＱｐ３４，Ｑｐ３５と、ｎＭＯＳトランジスタＱｎ３２，Ｑｎ３３と、抵抗Ｒ３６，Ｒ３７とを有する。これらは、図１０における、増幅器Ａ２２と、ｐＭＯＳトランジスタＱｐ２２，Ｑｐ２３と、ｎＭＯＳトランジスタＱｎ２１，Ｑｎ２２と、抵抗Ｒ２２，Ｒ２３と対応している。よって、詳細な説明は省略するが、電源電圧Ｖｄｄから中間電圧Ｖｍ３を引いた電圧、すなわち、上記（７）式の参照電圧Ｖｒｅｆが生成される。

このように、第３の実施形態では、ＰＧＡ６の電源電圧Ｖｄｄ１５に応じて参照電圧Ｖｒｅｆを生成して、コモン電圧調整を行う。よって、さらに高精度に信号電圧Ｖｓｉｇに応じた出力電圧を生成できる。

（第４の実施形態）
以下に説明する第４の実施形態は、耐圧保証回路を設けるものである。

図３に示すように、光の強度が高い場合の信号電圧Ｖｓｉｇは１．０Ｖ程度であることを念頭に置いている。しかしながら、光の強度が極端に高い場合、信号電圧Ｖｓｉｇが１．０Ｖを下回り、０Ｖ近くにまで達することもあり得る。

図４に示すｐＭＯＳキャパシタＣ１，Ｃ２は、できるだけ小型で十分な容量を確保するために、ゲート酸化膜を薄くするのが好ましい。この場合、調整電圧Ｖｂｐとして２．５Ｖが供給され、信号電圧Ｖｓｉｇとして０Ｖが供給されると、その電位差が２．５Ｖとなり、耐圧に影響が出る可能性もある。

そこで、本実施形態では、各信号線Ｖｐｉｘ（ｋ）に耐圧保証回路８を設ける。

図１４は、耐圧保証回路８の一例を示す回路図である。耐圧保証回路８は、電源端子と信号線Ｖｐｉｘ（ｋ）との間に縦続接続されるｎＭＯＳトランジスタＱｎ４１，Ｑｎ４２を有する。トランジスタＱｎ４１，Ｑｎ４２のゲートには、それぞれ所定のバイアスＶ０，ＫＢＩＡＳが入力される。

この耐圧保証回路８は、ソースフォロアにより、信号線Ｖｐｉｘ（ｋ）の電圧値がある下限値を下回らないように制限するものである。

図１５は、耐圧保証回路８に供給するバイアスＫＢＩＡＳの模式的なタイミング図である。信号ＳＨ１がハイのとき、すなわち、リセット電圧Ｖｒｅｓが読み出されるとき、バイアスＫＢＩＡＳは相対的に高い値ＫＢＩＡＳ１に設定される。これにより、リセット電圧Ｖｒｅｓはほぼ１．５Ｖとなる。また、信号ＳＨ２がハイのとき、バイアスＫＢＩＡＳは相対的に低い値ＫＢＩＡＳ２に設定される。これにより、画素１が出力する電圧が低くなった場合でも耐圧保証回路８から電圧が供給される。これにより、信号線Ｖｐｉｘ（ｋ）の電圧値をリミットでき、結果として、ｐＭＯＳキャパシタＣ２の電圧値をリミットできる。

具体的なバイアスＫＢＩＡＳの値は、回路シミュレーションあるいは実験により、リセット電圧Ｖｒｅｓ読み出し時の信号線Ｖｐｉｘ（ｋ）の電圧が１．５Ｖ程度となり、信号電圧Ｖｓｉｇ読み出し時の信号線Ｖｐｉｘ（ｋ）の電圧下限が１．０Ｖ程度となるよう、適宜調整すればよい。

このように、第４の実施形態では、耐圧保証回路８を設けて、信号線Ｖｐｉｘ（ｋ）の電圧下限値を制限する。これにより、ｐＭＯＳキャパシタを保護することができる。

各図の回路は一例に過ぎず、種々の変形が可能である。例えば、ＭＯＳトランジスタの少なくとも一部を、バイポーラトランジスタ等の他の半導体素子を用いて構成してもよい。また、トランジスタの導電型を逆にし、それに応じて電源端子と接地端子の接続位置を逆にした構成としてもよい。この場合も基本的な動作原理は同じである。

本発明に係るイメージセンサは、回路全体を同一の半導体基板上に形成してもよいし、回路の一部を別の半導体基板上に形成してもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１ 画素
２ ロウデコーダ
３ ＣＤＳ回路
４ 調整電圧生成部
４ａ 電圧選択回路
４ｂ レプリカ回路
４ｃ 参照電圧生成回路
５ カラムデコーダ
６ ＰＧＡ
７ ＡＤＣ
８ 耐圧保証回路

Claims (9)

1. イメージセンサの画素に光が照射されないときのリセット電圧、および、前記画素に光が照射されたときの信号電圧を保持する複数のＣＤＳ回路と、
   前記複数のＣＤＳ回路のうちの１つを選択し、選択されたＣＤＳ回路に保持されている前記リセット電圧及び前記信号電圧を、前記リセット電圧と前記信号電圧との差を増幅する増幅回路に供給する選択回路と、
   前記複数のＣＤＳ回路に、前記複数のＣＤＳ回路のコモン電圧を調整する調整電圧を供給する調整電圧生成部と、を備え、
   前記複数のＣＤＳ回路のそれぞれは、前記リセット電圧および前記信号電圧を、バッファを介することなく前記選択回路に出力し、
   前記複数のＣＤＳ回路のそれぞれは、
   第１の電極および第２の電極を有する第１のｐＭＯＳキャパシタと、
   第３の電極および第４の電極を有する第２のｐＭＯＳキャパシタと、を備え、
   前記第１の電極には前記リセット電圧が保持され、
   前記第３の電極には前記信号電圧が保持され、
   前記第２の電極は前記第４の電極と接続され、
   前記調整電圧生成部は、前記第２の電極および前記第４の電極に前記調整電圧を供給し、
   前記増幅回路は、
   前記リセット電圧が供給される第１入力端子と、前記信号電圧が供給される第２入力端子と、第１出力端子と、第２出力端子と、を有し、前記第１及び第２出力端子から出力電圧を出力する差動増幅器と、
   前記差動増幅器の前記第１入力端子と前記第１出力端子との間に接続された第１キャパシタと、
   前記差動増幅器の前記第２入力端子と前記第２出力端子との間に接続された第２キャパシタと、を有し、
   前記調整電圧は、前記複数のＣＤＳ回路のコモン電圧を、前記増幅回路のコモン電圧に近づけるための電圧であり、
   前記増幅回路のコモン電圧は、前記複数のＣＤＳ回路のコモン電圧より低く、
   前記調整電圧生成部は、前記第１の電極に前記リセット電圧が印加される時および前記第３の電極に前記信号電圧が印加される時には第１の電圧を前記複数のＣＤＳ回路に供給し、その後、前記第１の電圧より低い第２の電圧を前記複数のＣＤＳ回路に供給することを特徴とする半導体集積回路。
2. イメージセンサの画素に光が照射されないときのリセット電圧、および、前記画素に光が照射されたときの信号電圧を保持するＣＤＳ回路と、
   前記ＣＤＳ回路に、前記ＣＤＳ回路のコモン電圧を調整する調整電圧を供給する調整電圧生成部と、を備え、
   前記ＣＤＳ回路は、
   第１の電極および第２の電極を有する第１のｐＭＯＳキャパシタと、
   第３の電極および第４の電極を有する第２のｐＭＯＳキャパシタと、を備え、
   前記第１の電極には前記リセット電圧が保持され、
   前記第３の電極には前記信号電圧が保持され、
   前記第２の電極は前記第４の電極と接続され、
   前記調整電圧生成部は、前記第２の電極および前記第４の電極に前記調整電圧を供給し、
   前記ＣＤＳ回路は、前記第１の電極の電圧と前記第３の電極の電圧との差を増幅する増幅回路に接続され、
   前記調整電圧は、前記ＣＤＳ回路のコモン電圧を、前記増幅回路のコモン電圧に近づけるための電圧であり、
   前記増幅回路のコモン電圧は、前記ＣＤＳ回路のコモン電圧より低く、
   前記調整電圧生成部は、前記第１の電極に前記リセット電圧が印加される時および前記第３の電極に前記信号電圧が印加される時には第１の電圧を前記ＣＤＳ回路に供給し、その後、前記第１の電圧より低い第２の電圧を前記ＣＤＳ回路に供給し、
   前記調整電圧生成部は、
   前記画素が生成するリセット電圧と等価な電圧を生成するレプリカ回路と、
   前記レプリカ回路により生成される電圧に基づいて、前記第２の電圧を生成する参照電圧生成回路と、
   前記第１の電圧および前記第２の電圧のいずれかを出力する電圧選択回路と、を有する半導体集積回路。
3. 調整前の前記ＣＤＳ回路のコモン電圧は、前記リセット電圧に依存し、
   前記参照電圧生成回路は、調整後の前記ＣＤＳ回路のコモン電圧が前記リセット電圧に依存しないよう、前記第２の電圧を生成することを特徴とする請求項２に記載の半導体集積回路。
4. 前記参照電圧生成回路は、前記レプリカ回路により生成される電圧および前記増幅回路の電源電圧に基づいて、前記第２の電圧を生成することを特徴とする請求項２に記載の半導体集積回路。
5. 前記増幅回路のコモン電圧は、前記増幅回路の電源電圧に依存し、
   前記参照電圧生成回路は、調整後の前記ＣＤＳ回路のコモン電圧が、前記増幅回路の電源電圧に応じて定まる前記増幅回路のコモン電圧に近づくよう、前記第２の電圧を生成することを特徴とする請求項４に記載の半導体集積回路。
6. 前記第３の電極の電圧を所定値以上にリミットする耐圧保障回路を備えることを特徴とする請求項１乃至５のいずれかに記載の半導体集積回路。
7. 画素と、
   前記画素に光が照射されないときのリセット電圧、および、光が照射されたときの信号電圧を保持する複数のＣＤＳ回路と、
   前記複数のＣＤＳ回路のうちの１つを選択し、選択されたＣＤＳ回路に保持されている前記リセット電圧及び前記信号電圧を出力する選択回路と、
   前記複数のＣＤＳ回路に、前記複数のＣＤＳ回路のコモン電圧を調整する調整電圧を供給する調整電圧生成部と、
   前記選択回路から出力された前記リセット電圧と前記信号電圧との差を増幅する増幅回路と、
   前記増幅回路の出力電圧をデジタル値に変換するＡＤコンバータと、を備え、
   前記複数のＣＤＳ回路のそれぞれは、前記リセット電圧および前記信号電圧を、バッファを介することなく前記選択回路に出力し、
   前記複数のＣＤＳ回路のそれぞれは、
   第１の電極および第２の電極を有する第１のｐＭＯＳキャパシタと、
   第３の電極および第４の電極を有する第２のｐＭＯＳキャパシタと、を備え、
   前記第１の電極には前記リセット電圧が保持され、
   前記第３の電極には前記信号電圧が保持され、
   前記第２の電極は前記第４の電極と接続され、
   前記調整電圧生成部は、前記第２の電極および前記第４の電極に前記調整電圧を供給し、
   前記増幅回路は、
   前記リセット電圧が供給される第１入力端子と、前記信号電圧が供給される第２入力端子と、第１出力端子と、第２出力端子と、を有し、前記第１及び第２出力端子から前記出力電圧を出力する差動増幅器と、
   前記差動増幅器の前記第１入力端子と前記第１出力端子との間に接続された第１キャパシタと、
   前記差動増幅器の前記第２入力端子と前記第２出力端子との間に接続された第２キャパシタと、を有し、
   前記調整電圧は、前記複数のＣＤＳ回路のコモン電圧を、前記増幅回路のコモン電圧に近づけるための電圧であり、
   前記増幅回路のコモン電圧は、前記複数のＣＤＳ回路のコモン電圧より低く、
   前記調整電圧生成部は、前記第１の電極に前記リセット電圧が印加される時および前記第３の電極に前記信号電圧が印加される時には第１の電圧を前記複数のＣＤＳ回路に供給し、その後、前記第１の電圧より低い第２の電圧を前記複数のＣＤＳ回路に供給することを特徴とするイメージセンサ。
8. 画素と、
   前記画素に光が照射されないときのリセット電圧、および、光が照射されたときの信号電圧を保持するＣＤＳ回路と、
   前記ＣＤＳ回路に、前記ＣＤＳ回路のコモン電圧を調整する調整電圧を供給する調整電圧生成部と、
   前記ＣＤＳ回路に保持された前記リセット電圧と前記信号電圧との差を増幅する増幅回路と、
   前記増幅回路の出力電圧をデジタル値に変換するＡＤコンバータと、を備え、
   前記ＣＤＳ回路は、
   第１の電極および第２の電極を有する第１のｐＭＯＳキャパシタと、
   第３の電極および第４の電極を有する第２のｐＭＯＳキャパシタと、を備え、
   前記第１の電極には前記リセット電圧が保持され、
   前記第３の電極には前記信号電圧が保持され、
   前記第２の電極は前記第４の電極と接続され、
   前記調整電圧生成部は、前記第２の電極および前記第４の電極に前記調整電圧を供給し、
   前記調整電圧は、前記ＣＤＳ回路のコモン電圧を、前記増幅回路のコモン電圧に近づけるための電圧であり、
   前記増幅回路のコモン電圧は、前記ＣＤＳ回路のコモン電圧より低く、
   前記調整電圧生成部は、前記第１の電極に前記リセット電圧が印加される時および前記第３の電極に前記信号電圧が印加される時には第１の電圧を前記ＣＤＳ回路に供給し、その後、前記第１の電圧より低い第２の電圧を前記ＣＤＳ回路に供給し、
   前記調整電圧生成部は、
   前記画素が生成するリセット電圧と等価な電圧を生成するレプリカ回路と、
   前記レプリカ回路により生成される電圧に基づいて、前記第２の電圧を生成する参照電圧生成回路と、
   前記第１の電圧および前記第２の電圧のいずれかを出力する電圧選択回路と、を有することを特徴とするイメージセンサ。
9. 前記ＣＤＳ回路は、前記リセット電圧および前記信号電圧を、バッファを介することなく前記増幅回路に出力することを特徴とする請求項８に記載のイメージセンサ。

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