JP5893372B2

JP5893372B2 - Solid-state imaging device, imaging device, and signal readout method

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Publication number: JP5893372B2
Application number: JP2011267898A
Authority: JP
Inventors: 直史坂口
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 2011-12-07
Filing date: 2011-12-07
Publication date: 2016-03-23
Anticipated expiration: 2031-12-07
Also published as: JP2013121058A

Description

本発明は、画素を構成する回路素子が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置および撮像装置に関する。また、本発明は、画素から信号を読み出す信号読み出し方法に関する。 The present invention relates to a solid-state imaging device and an imaging device in which a first substrate on which circuit elements constituting pixels are arranged and a second substrate are electrically connected. The present invention also relates to a signal reading method for reading a signal from a pixel.

近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、CCD（Charge Coupled Device）型や増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置は、光が入射する画素の光電変換部が生成・蓄積した信号電荷を、画素に設けられた増幅部に導き、増幅部が増幅した信号を画素から出力する。増幅型の固体撮像装置では、このような画素が二次元マトリクス状に複数配置されている。増幅型の固体撮像装置には、例えばCMOS（Complementary Metal Oxide Semiconductor）トランジスタを用いたCMOS型固体撮像装置等がある。 In recent years, video cameras, electronic still cameras, and the like have been widely used. For these cameras, CCD (Charge Coupled Device) type and amplification type solid-state imaging devices are used. An amplification type solid-state imaging device guides signal charges generated and accumulated by a photoelectric conversion unit of a pixel on which light is incident to an amplification unit provided in the pixel, and outputs a signal amplified by the amplification unit from the pixel. In an amplification type solid-state imaging device, a plurality of such pixels are arranged in a two-dimensional matrix. Examples of the amplification type solid-state imaging device include a CMOS-type solid-state imaging device using a complementary metal oxide semiconductor (CMOS) transistor.

従来、一般的なCMOS型固体撮像装置は、二次元マトリクス状に配列された各画素の光電変換部が生成した信号電荷を行毎に順次読み出す方式を採用している。この方式では、各画素の光電変換部における露光のタイミングは、信号電荷の読み出しの開始と終了によって決まるため、行毎に露光のタイミングが異なる。このため、このようなCMOS型固体撮像装置を用いて動きの速い被写体を撮像すると、撮像した画像内で被写体が歪んでしまう。 Conventionally, a general CMOS-type solid-state imaging device employs a method of sequentially reading out signal charges generated by photoelectric conversion units of pixels arranged in a two-dimensional matrix for each row. In this method, since the exposure timing in the photoelectric conversion unit of each pixel is determined by the start and end of reading of the signal charge, the exposure timing is different for each row. For this reason, when a fast moving subject is imaged using such a CMOS solid-state imaging device, the subject is distorted in the captured image.

この被写体の歪みを無くすために、信号電荷の蓄積の同時性を実現する同時撮像機能（グローバルシャッタ機能）が提案されている。また、グローバルシャッタ機能を有するCMOS型固体撮像装置の用途が多くなりつつある。グローバルシャッタ機能を有するCMOS型固体撮像装置では、通常、光電変換部が生成した信号電荷を、読み出しが行われるまで蓄えておくために、遮光性を持った蓄積容量部を有することが必要となる。このような従来のCMOS型固体撮像装置は、全画素を同時に露光した後、各光電変換部が生成した信号電荷を全画素で同時に各蓄積容量部に転送して一旦蓄積しておき、この信号電荷を所定の読み出しタイミングで順次画素信号に変換して読み出している。 In order to eliminate the distortion of the subject, a simultaneous imaging function (global shutter function) that realizes the simultaneous accumulation of signal charges has been proposed. In addition, applications of CMOS solid-state imaging devices having a global shutter function are increasing. In a CMOS type solid-state imaging device having a global shutter function, it is usually necessary to have a storage capacitor unit having a light shielding property in order to store signal charges generated by a photoelectric conversion unit until reading is performed. . In such a conventional CMOS type solid-state imaging device, after exposing all pixels simultaneously, the signal charges generated by each photoelectric conversion unit are simultaneously transferred to each storage capacitor unit by all pixels and temporarily stored. The charges are sequentially converted into pixel signals at a predetermined readout timing and read out.

ただし、従来のグローバルシャッタ機能を有するCMOS型固体撮像装置では、光電変換部と蓄積容量部とを同一基板の同一平面上に作りこまねばならず、チップ面積の増大が避けられない。さらに、蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に、光に起因するノイズや、蓄積容量部で発生するリーク電流（暗電流）に起因するノイズにより信号の品質が劣化してしまうという問題がある。 However, in a conventional CMOS solid-state imaging device having a global shutter function, the photoelectric conversion unit and the storage capacitor unit must be formed on the same plane of the same substrate, and an increase in chip area is inevitable. In addition, during the standby period until the signal charge accumulated in the storage capacitor section is read, the signal quality deteriorates due to noise caused by light and noise caused by leakage current (dark current) generated in the storage capacitor section. There is a problem that it ends up.

この問題を解決するために、単位セル毎に配線層側にマイクロパッドを形成したMOSイメージセンサチップと、MOSイメージセンサチップのマイクロパッドに対応する位置の配線層側にマイクロパッドを形成した信号処理チップとをマイクロバンプによって接続してなる固体撮像装置が特許文献１に開示されている。また、光電変換部が形成された第１の基板と、複数のMOSトランジスタが形成された第２の基板とを貼り合わせた固体撮像装置によりチップ面積の増大を防ぐ方法が特許文献２に開示されている。 In order to solve this problem, a MOS image sensor chip in which a micropad is formed on the wiring layer side for each unit cell, and a signal processing in which a micropad is formed on the wiring layer side at a position corresponding to the micropad of the MOS image sensor chip Patent Document 1 discloses a solid-state imaging device in which a chip is connected by micro bumps. Further, Patent Document 2 discloses a method of preventing an increase in chip area by a solid-state imaging device in which a first substrate on which a photoelectric conversion unit is formed and a second substrate on which a plurality of MOS transistors are formed are bonded. ing.

図10(a)は、上述した2枚の基板が貼り合わされて構成される固体撮像装置の断面構成を示している。第１基板90と第２基板91が、マイクロパッドおよびマイクロバンプを含む接続部900によって電気的に接続されている。図10(b)は固体撮像装置の第１基板90の平面構成を示している。第１基板90において2次元の行列状に画素910が配列されている。 FIG. 10 (a) shows a cross-sectional configuration of a solid-state imaging device configured by bonding the two substrates described above. The first substrate 90 and the second substrate 91 are electrically connected by a connection part 900 including micropads and microbumps. FIG. 10B shows a planar configuration of the first substrate 90 of the solid-state imaging device. Pixels 910 are arranged in a two-dimensional matrix on the first substrate 90.

このような固体撮像装置として、画素信号を複数のチャンネルで読み出すものがある。例えば、特許文献3の図11には画素信号を2チャンネルで読み出す固体撮像装置が記載されている。この固体撮像装置は、奇数列の画素から画素信号を読み出すチャンネルと、偶数列の画素から画素信号を読み出すチャンネルとを有している。 As such a solid-state imaging device, there is one that reads out pixel signals through a plurality of channels. For example, FIG. 11 of Patent Document 3 describes a solid-state imaging device that reads out pixel signals in two channels. This solid-state imaging device has a channel for reading out pixel signals from pixels in odd columns and a channel for reading out pixel signals from pixels in even columns.

特開２００６−４９３６１号公報JP 2006-49361 A 特開２０１０−２１９３３９号公報JP 2010-219339 A 特開２００３−２５９２２７号公報JP 2003-259227 A

赤色（R）、緑色（Gr，Gb）、青色（B）に対応した4画素を配列の単位とするベイヤー配列を有する固体撮像装置において2チャンネルで画素信号の読み出しを行った場合、Rに対応する画素信号と、Bに対応する画素信号は、それぞれ同一のチャンネルで読み出される。しかし、Grに対応する画素信号と、Gbに対応する画素信号は異なるチャンネルで読み出されることになる。このため、各チャンネルに設けられたアンプの特性のばらつきなどから、同色であるGrとGbに対応する画素信号間にばらつきが生じる。例えば、Grに対応する画素信号を読み出すチャンネルに設けられたアンプのゲインと、Gbに対応する画素信号を読み出すチャンネルに設けられたアンプのゲインとが上記特性のばらつきにより異なる場合、同一のゲインで増幅されるはずのGr，Gbのそれぞれに対応する画素信号が異なるゲインで増幅される。これにより、読み出された画素信号で構成される画像に縦スジが発生してしまう。 Corresponds to R when pixel signals are read out with 2 channels in a solid-state imaging device with a Bayer array with 4 pixels corresponding to red (R), green (Gr, Gb), and blue (B) as the array unit And the pixel signal corresponding to B are read out by the same channel. However, the pixel signal corresponding to Gr and the pixel signal corresponding to Gb are read out by different channels. For this reason, variation occurs between pixel signals corresponding to the same color Gr and Gb due to variations in the characteristics of the amplifiers provided in each channel. For example, if the gain of the amplifier provided in the channel that reads the pixel signal corresponding to Gr differs from the gain of the amplifier provided in the channel that reads the pixel signal corresponding to Gb due to the variation in the above characteristics, the gain is the same. Pixel signals corresponding to Gr and Gb to be amplified are amplified with different gains. As a result, vertical stripes are generated in the image composed of the read pixel signals.

本発明は、上述した課題に鑑みてなされたものであって、画素信号を読み出す過程で同一の色に対応する画素信号間に発生するばらつきを抑制することを目的とする。 The present invention has been made in view of the above-described problems, and an object thereof is to suppress variations that occur between pixel signals corresponding to the same color in the process of reading pixel signals.

本発明の一態様に係る固体撮像装置は、第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、前記第１の基板は、行列状に配置された複数の第１の画素を備え、前記第２の基板は、行列状に配置された複数の第２の画素を備え、前記複数の第１の画素のそれぞれは、第１〜第ｎ（ｎは２以上の整数）の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第２の画素のそれぞれは、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された色信号を前記第２の画素の外部に出力する出力回路と、を有し、第ｍ（ｍは１〜ｎのいずれかの整数）の色に対応する色信号を生成する前記光電変換素子を有する前記第１の画素が、第ｍの色に対応する前記第１の画素であって、第ｍ（ｍは１〜ｎのいずれか）の色に対応する色信号を蓄積する前記信号蓄積回路を有する前記第２の画素が、第ｍの色に対応する前記第２の画素であって、前記第１の基板において、第１〜第ｎの色のうち２色以上の各色に対応する前記第１の画素をそれぞれ所定の個数ずつ含む第１の配列単位が規則的に配列され、かつ、前記第１の配列単位の各々において、第１〜第ｎの色のうち所定の色に対応する２以上の前記第１の画素が異なる列に配置され、前記第２の基板において、第１〜第ｎの色のうち２色以上の各色に対応する前記第２の画素をそれぞれ所定の個数ずつ含む第２の配列単位が規則的に配列され、かつ、前記第２の配列単位の各々において、前記所定の色に対応する２以上の前記第２の画素が同一の列に配置されていることを特徴とする。 A solid-state imaging device according to one embodiment of the present invention is a solid-state imaging device in which a first substrate and a second substrate are electrically connected, and the first substrate is arranged in a matrix. The first substrate includes a plurality of first pixels, the second substrate includes a plurality of second pixels arranged in a matrix, and each of the plurality of first pixels includes first to nth (n is And a photoelectric conversion element that generates a color signal corresponding to any one of the two colors), and each of the plurality of second pixels has a color signal generated by the photoelectric conversion element. A signal accumulating circuit for accumulating; and an output circuit for outputting the color signal accumulated in the signal accumulating circuit to the outside of the second pixel; The first pixel having the photoelectric conversion element that generates a color signal corresponding to the color of the color corresponds to the mth color. The second pixel having the signal storage circuit for storing a color signal corresponding to the mth (m is any one of 1 to n) color corresponds to the mth color. A first array including a predetermined number of the first pixels corresponding to each of two or more of the first to n-th colors in the first substrate. Units are regularly arranged, and in each of the first arrangement units, two or more first pixels corresponding to a predetermined color among the first to nth colors are arranged in different columns, In the second substrate, second arrangement units each including a predetermined number of the second pixels corresponding to two or more colors among the first to nth colors are regularly arranged, and in each of the second sequence units, two or more of the second pixels corresponding to the predetermined color is identical Characterized in that it is arranged in columns.

本発明の他の態様に係る固体撮像装置は、第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、前記第１の基板は、行列状に配置された複数の第１の画素を備え、前記第２の基板は、行列状に配置された複数の第２の画素を備え、前記複数の第１の画素のそれぞれは、第１〜第ｎ（ｎは２以上の整数）の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第２の画素のそれぞれは、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された色信号を前記第２の画素の外部に出力する出力回路と、を有し、第ｍ（ｍは１〜ｎのいずれかの整数）の色に対応する色信号を生成する前記光電変換素子を有する前記第１の画素が、第ｍの色に対応する前記第１の画素であって、第ｍ（ｍは１〜ｎのいずれか）の色に対応する色信号を蓄積する前記信号蓄積回路を有する前記第２の画素が、第ｍの色に対応する前記第２の画素であって、前記第１の基板において、第１〜第ｎの色のうち２色以上の各色に対応する前記第１の画素をそれぞれ所定の個数ずつ含む第１の配列単位が規則的に配列され、前記第２の基板において、第１〜第ｎの色のうち２色以上の各色に対応する前記第２の画素をそれぞれ所定の個数ずつ含む第２の配列単位が規則的に配列され、前記第１の配列単位の各々に含まれる複数の第１の画素に対応する色の配列と、前記第２の配列単位に含まれる複数の第２の画素に対応する色の配列とが異なることを特徴とする。 A solid-state imaging device according to another aspect of the present invention is a solid-state imaging device in which a first substrate and a second substrate are electrically connected, and the first substrate is arranged in a matrix. A plurality of first pixels, and the second substrate includes a plurality of second pixels arranged in a matrix, and each of the plurality of first pixels includes first to nth (n Is a photoelectric conversion element that generates a color signal corresponding to one of the two colors, and each of the plurality of second pixels is a color signal generated by the photoelectric conversion element. And an output circuit for outputting the color signal stored in the signal storage circuit to the outside of the second pixel, where m is an integer from 1 to n. ), The first pixel having the photoelectric conversion element that generates a color signal corresponding to the color of the color corresponds to the mth color. The second pixel having the signal storage circuit that stores the color signal corresponding to the mth (m is any one of 1 to n) color corresponds to the mth color. A first array including a predetermined number of the first pixels corresponding to each of two or more of the first to n-th colors in the first substrate. A second array unit that is regularly arranged and includes a predetermined number of the second pixels corresponding to each of two or more of the first to nth colors in the second substrate; An array of colors regularly arranged and corresponding to a plurality of first pixels included in each of the first array units, and a color corresponding to a plurality of second pixels included in the second array unit It is characterized in that the arrangement is different.

本発明の他の態様に係る撮像装置は、第１の基板と第２の基板とが電気的に接続されている撮像装置であって、前記第１の基板は、行列状に配置された複数の第１の画素を備え、前記第２の基板は、行列状に配置された複数の第２の画素を備え、前記複数の第１の画素のそれぞれは、第１〜第ｎ（ｎは２以上の整数）の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第２の画素のそれぞれは、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された色信号を前記第２の画素の外部に出力する出力回路と、を有し、第ｍ（ｍは１〜ｎのいずれかの整数）の色に対応する色信号を生成する前記光電変換素子を有する前記第１の画素が、第ｍの色に対応する前記第１の画素であって、第ｍ（ｍは１〜ｎのいずれか）の色に対応する色信号を蓄積する前記信号蓄積回路を有する前記第２の画素が、第ｍの色に対応する前記第２の画素であって、前記第１の基板において、第１〜第ｎの色のうち２色以上の各色に対応する前記第１の画素をそれぞれ所定の個数ずつ含む第１の配列単位が規則的に配列され、かつ、前記第１の配列単位の各々において、第１〜第ｎの色のうち所定の色に対応する２以上の前記第１の画素が異なる列に配置され、前記第２の基板において、第１〜第ｎの色のうち２色以上の各色に対応する前記第２の画素をそれぞれ所定の個数ずつ含む第２の配列単位が規則的に配列され、かつ、前記第２の配列単位の各々において、前記所定の色に対応する２以上の前記第２の画素が同一の列に配置されていることを特徴とする。 An imaging apparatus according to another aspect of the present invention is an imaging apparatus in which a first substrate and a second substrate are electrically connected, and the first substrate includes a plurality of arrays arranged in a matrix. The first substrate includes a plurality of second pixels arranged in a matrix, and each of the plurality of first pixels includes first to nth (n is 2). A photoelectric conversion element that generates a color signal corresponding to any one of the colors (integer), and each of the plurality of second pixels stores the color signal generated by the photoelectric conversion element. And an output circuit for outputting the color signal stored in the signal storage circuit to the outside of the second pixel, and m-th (m is an integer from 1 to n). The first pixel having the photoelectric conversion element that generates a color signal corresponding to a color corresponds to the mth color. The second pixel having the signal storage circuit for storing a color signal corresponding to the m-th color (m is any one of 1 to n) corresponds to the m-th color. A first arrangement unit that includes a predetermined number of the first pixels corresponding to each of two or more colors of the first to nth colors in the first substrate. And in each of the first arrangement units, two or more first pixels corresponding to a predetermined color among the first to nth colors are arranged in different columns, and the second In the substrate, second arrangement units each including a predetermined number of the second pixels corresponding to each of two or more of the first to nth colors are regularly arranged, and the second in each sequence the unit of two or more of the second pixels corresponding to the predetermined color in the same column Characterized in that it is location.

本発明の他の態様に係る撮像装置は、第１の基板と第２の基板とが電気的に接続されている撮像装置であって、前記第１の基板は、行列状に配置された複数の第１の画素を備え、前記第２の基板は、行列状に配置された複数の第２の画素を備え、前記複数の第１の画素のそれぞれは、第１〜第ｎ（ｎは２以上の整数）の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第２の画素のそれぞれは、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された色信号を前記第２の画素の外部に出力する出力回路と、を有し、第ｍ（ｍは１〜ｎのいずれかの整数）の色に対応する色信号を生成する前記光電変換素子を有する前記第１の画素が、第ｍの色に対応する前記第１の画素であって、第ｍ（ｍは１〜ｎのいずれか）の色に対応する色信号を蓄積する前記信号蓄積回路を有する前記第２の画素が、第ｍの色に対応する前記第２の画素であって、前記第１の基板において、第１〜第ｎの色のうち２色以上の各色に対応する前記第１の画素をそれぞれ所定の個数ずつ含む第１の配列単位が規則的に配列され、前記第２の基板において、第１〜第ｎの色のうち２色以上の各色に対応する前記第２の画素をそれぞれ所定の個数ずつ含む第２の配列単位が規則的に配列され、前記第１の配列単位に含まれる複数の第１の画素に対応する色の配列と、前記第２の配列単位に含まれる複数の第２の画素に対応する色の配列とが異なることを特徴とする。 An imaging apparatus according to another aspect of the present invention is an imaging apparatus in which a first substrate and a second substrate are electrically connected, and the first substrate includes a plurality of arrays arranged in a matrix. The first substrate includes a plurality of second pixels arranged in a matrix, and each of the plurality of first pixels includes first to nth (n is 2). A photoelectric conversion element that generates a color signal corresponding to any one of the colors (integer), and each of the plurality of second pixels stores the color signal generated by the photoelectric conversion element. And an output circuit for outputting the color signal stored in the signal storage circuit to the outside of the second pixel, and m-th (m is an integer from 1 to n). The first pixel having the photoelectric conversion element that generates a color signal corresponding to a color corresponds to the mth color. The second pixel having the signal storage circuit for storing a color signal corresponding to the m-th color (m is any one of 1 to n) corresponds to the m-th color. A first arrangement unit that includes a predetermined number of the first pixels corresponding to each of two or more colors of the first to nth colors in the first substrate. The second arrangement unit regularly arranged on the second substrate and including a predetermined number of the second pixels corresponding to each of two or more colors among the first to nth colors is regularly arranged. The array of colors corresponding to the plurality of first pixels included in the first array unit is different from the array of colors corresponding to the plurality of second pixels included in the second array unit. It is characterized by that.

本発明の他の態様に係る信号読み出し方法は、第１の基板と第２の基板とが電気的に接続され、前記第１の基板は、行列状に配置された複数の第１の画素を備え、前記第２の基板は、行列状に配置された複数の第２の画素を備え、前記複数の第１の画素のそれぞれは、第１〜第ｎ（ｎは２以上の整数）の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第２の画素のそれぞれは、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された色信号を前記第２の画素の外部に出力する出力回路と、を有し、第ｍ（ｍは１〜ｎのいずれかの整数）の色に対応する色信号を生成する前記光電変換素子を有する前記第１の画素が、第ｍの色に対応する前記第１の画素であって、第ｍ（ｍは１〜ｎのいずれか）の色に対応する色信号を蓄積する前記信号蓄積回路を有する前記第２の画素が、第ｍの色に対応する前記第２の画素であって、前記第１の基板において、第１〜第ｎの色のうち２色以上の各色に対応する前記第１の画素をそれぞれ所定の個数ずつ含む第１の配列単位が規則的に配列され、かつ、前記第１の配列単位の各々において、第１〜第ｎの色のうち所定の色に対応する２以上の前記第１の画素が異なる列に配置され、前記第２の基板において、第１〜第ｎの色のうち２色以上の各色に対応する前記第２の画素をそれぞれ所定の個数ずつ含む第２の配列単位が規則的に配列され、かつ、前記第２の配列単位の各々において、前記所定の色に対応する２以上の前記第２の画素が同一の列に配置されている固体撮像装置の前記第２の画素から信号を読み出す信号読み出し方法であって、前記光電変換素子が色信号を生成するステップと、前記第１の配列単位における所定の色に対応する複数の前記第１の画素のそれぞれの前記光電変換素子により生成された色信号が、前記第２の配列単位における同一の列に配置された複数の前記第２の画素のそれぞれの前記信号蓄積回路に蓄積されるよう、前記光電変換素子により生成された色信号を前記信号蓄積回路に蓄積するステップと、前記信号蓄積回路に蓄積された色信号を、前記出力回路を介して前記第２の画素の外部に出力するステップと、を有することを特徴とする。 In a signal readout method according to another aspect of the present invention, a first substrate and a second substrate are electrically connected, and the first substrate includes a plurality of first pixels arranged in a matrix. The second substrate includes a plurality of second pixels arranged in a matrix, and each of the plurality of first pixels has first to nth (n is an integer of 2 or more) colors. A photoelectric conversion element that generates a color signal corresponding to one of the colors, and each of the plurality of second pixels includes a signal storage circuit that stores the color signal generated by the photoelectric conversion element; An output circuit for outputting the color signal accumulated in the signal accumulation circuit to the outside of the second pixel, and a color signal corresponding to the mth color (m is an integer from 1 to n) The first pixel having the photoelectric conversion element that generates the pixel is the first pixel corresponding to the mth color. The second pixel having the signal storage circuit for storing color signals corresponding to the mth color (m is any one of 1 to n) is the second pixel corresponding to the mth color. In the first substrate, first arrangement units each including a predetermined number of the first pixels corresponding to two or more colors among the first to nth colors are regularly arranged, and, in each of the first sequence units, two or more of the first pixels corresponding to a predetermined color of the color of the first to n are arranged in different rows, in the second substrate, the Second arrangement units each including a predetermined number of the second pixels corresponding to each of two or more colors among the first to nth colors are regularly arranged, and each of the second arrangement units in two or more of the second pixels corresponding to the predetermined color are arranged in the same column A signal reading method of reading signals from the second pixel of the body image pickup apparatus, comprising: the photoelectric conversion element to generate color signals, a plurality of said corresponding to a predetermined color in the first sequence units first Color signals generated by the photoelectric conversion elements of one pixel are accumulated in the signal accumulation circuits of the plurality of second pixels arranged in the same column in the second array unit. The step of accumulating the color signal generated by the photoelectric conversion element in the signal accumulation circuit, and outputting the color signal accumulated in the signal accumulation circuit to the outside of the second pixel via the output circuit. And a step of performing.

本発明の一実施形態による固体撮像装置を適用した撮像装置の構成を示すブロック図である。It is a block diagram which shows the structure of the imaging device to which the solid-state imaging device by one Embodiment of this invention is applied. 本発明の一実施形態による固体撮像装置の断面図である。It is sectional drawing of the solid-state imaging device by one Embodiment of this invention. 本発明の一実施形態による固体撮像装置の構成を示すブロック図である。It is a block diagram which shows the structure of the solid-state imaging device by one Embodiment of this invention. 本発明の一実施形態による固体撮像装置の構成を示すブロック図である。It is a block diagram which shows the structure of the solid-state imaging device by one Embodiment of this invention. 本発明の一実施形態による固体撮像装置の画素が構成するグループを示す参考図である。It is a reference figure showing a group which a pixel of a solid imaging device by one embodiment of the present invention comprises. 本発明の一実施形態による固体撮像装置が備える画素の回路構成を示す回路図である。It is a circuit diagram which shows the circuit structure of the pixel with which the solid-state imaging device by one Embodiment of this invention is provided. 本発明の第１の実施形態による固体撮像装置が備える画素の動作を示すタイミングチャートである。3 is a timing chart illustrating the operation of the pixels included in the solid-state imaging device according to the first embodiment of the present invention. 本発明の第１の実施形態による固体撮像装置が備える画素の動作を示すタイミングチャートである。3 is a timing chart illustrating the operation of the pixels included in the solid-state imaging device according to the first embodiment of the present invention. 本発明の一実施形態による固体撮像装置の画素が構成するグループを示す参考図である。It is a reference figure showing a group which a pixel of a solid imaging device by one embodiment of the present invention comprises. 従来の固体撮像装置の断面図および平面図である。It is sectional drawing and a top view of the conventional solid-state imaging device.

以下、図面を参照し、本発明の実施形態を説明する。以下の詳細な説明は、一例として特定の詳細な内容を含んでいる。以下の詳細な内容にいろいろなバリエーションや変更を加えたとしても、そのバリエーションや変更を加えた内容が本発明の範囲を超えないことは、当業者であれば当然理解できる。したがって、以下で説明する各種の実施形態は、権利を請求された発明の一般性を失わせることはなく、また、権利を請求された発明に対して何ら限定を加えることもない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. The following detailed description includes specific details in one example. A person skilled in the art can naturally understand that even if various variations and modifications are added to the following detailed contents, the contents of the variations and modifications do not exceed the scope of the present invention. Accordingly, the various embodiments described below do not lose the generality of the claimed invention and do not limit the claimed invention.

図1は、本実施形態による固体撮像装置を適用した撮像装置の一例としてデジタルカメラの構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。図1に示すデジタルカメラ10は、レンズ部1、レンズ制御装置2、固体撮像装置3、駆動回路4、メモリ5、信号処理回路6、記録装置7、制御装置8、および表示装置9を備える。 FIG. 1 shows a configuration of a digital camera as an example of an imaging apparatus to which the solid-state imaging apparatus according to the present embodiment is applied. The imaging device according to one embodiment of the present invention may be an electronic device having an imaging function, and may be a digital video camera, an endoscope, or the like in addition to a digital camera. A digital camera 10 shown in FIG. 1 includes a lens unit 1, a lens control device 2, a solid-state imaging device 3, a drive circuit 4, a memory 5, a signal processing circuit 6, a recording device 7, a control device 8, and a display device 9.

図1に示す各ブロックは、ハードウェア的には、コンピュータのCPU、メモリ等の電気回路部品や、レンズ等の光学部品、ボタン、スイッチ等の操作部品など各種部品で実現でき、ソフトウェア的にはコンピュータプログラム等によって実現できるが、ここではそれらの連携によって実現される機能ブロックとして描いている。したがって、これらの機能ブロックがハードウェア、ソフトウェアの組合せによって色々な形態で実現できることは、当業者であれば当然理解できる。 Each block shown in FIG. 1 can be realized by various parts such as an electrical circuit part such as a computer CPU and memory, an optical part such as a lens, an operation part such as a button and a switch in terms of hardware. Although it can be realized by a computer program or the like, it is illustrated here as a functional block realized by their cooperation. Accordingly, those skilled in the art can naturally understand that these functional blocks can be realized in various forms by a combination of hardware and software.

レンズ部1はズームレンズやフォーカスレンズを備えており、被写体からの光を固体撮像装置3の受光面に被写体像として結像する。レンズ制御装置2は、レンズ部1のズーム、フォーカス、絞りなどを制御する。レンズ部1を介して取り込まれた光は固体撮像装置3の受光面で結像される。固体撮像装置3は、受光面に結像された被写体像を画像信号に変換して出力する。固体撮像装置3の受光面には、複数の画素が行方向および列方向に2次元的に配列されている。 The lens unit 1 includes a zoom lens and a focus lens, and forms light from the subject as a subject image on the light receiving surface of the solid-state imaging device 3. The lens control device 2 controls zoom, focus, aperture, and the like of the lens unit 1. The light taken in via the lens unit 1 is imaged on the light receiving surface of the solid-state imaging device 3. The solid-state imaging device 3 converts the subject image formed on the light receiving surface into an image signal and outputs the image signal. On the light receiving surface of the solid-state imaging device 3, a plurality of pixels are two-dimensionally arranged in the row direction and the column direction.

駆動回路4は、固体撮像装置3を駆動し、その動作を制御する。メモリ5は、画像データを一時的に記憶する。信号処理回路6は、固体撮像装置3から出力された画像信号に対して、予め定められた処理を行う。信号処理回路6によって行われる処理には、画像信号の増幅、画像データの各種の補正、画像データの圧縮などがある。 The drive circuit 4 drives the solid-state imaging device 3 and controls its operation. The memory 5 temporarily stores image data. The signal processing circuit 6 performs a predetermined process on the image signal output from the solid-state imaging device 3. The processing performed by the signal processing circuit 6 includes amplification of an image signal, various corrections of image data, compression of image data, and the like.

記録装置7は、画像データの記録または読み出しを行うための半導体メモリなどによって構成されており、着脱可能な状態でデジタルカメラ10に内蔵される。表示装置9は、動画像（ライブビュー画像）の表示、静止画像の表示、記録装置7に記録された動画像や静止画像の表示、デジタルカメラ10の状態の表示などを行う。 The recording device 7 includes a semiconductor memory for recording or reading image data, and is built in the digital camera 10 in a detachable state. The display device 9 displays a moving image (live view image), displays a still image, displays a moving image and a still image recorded in the recording device 7, displays a state of the digital camera 10, and the like.

制御装置8は、デジタルカメラ10全体の制御を行う。制御装置8の動作は、デジタルカメラ10が内蔵するROMに格納されているプログラムに規定されている。制御装置8は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。 The control device 8 controls the entire digital camera 10. The operation of the control device 8 is defined by a program stored in a ROM built in the digital camera 10. The control device 8 reads this program and performs various controls according to the contents defined by the program.

図2は固体撮像装置3の断面構造を示している。固体撮像装置3は、画素を構成する回路要素（光電変換素子や、トランジスタ、容量等）が配置された2枚の基板（第１基板20、第２基板21）が重なった構造を有する。画素を構成する回路要素は第１基板20と第２基板21に分配して配置されている。第１基板20と第２基板21は、画素の駆動時に2枚の基板間で電気信号を授受可能なように電気的に接続されている。 FIG. 2 shows a cross-sectional structure of the solid-state imaging device 3. The solid-state imaging device 3 has a structure in which two substrates (first substrate 20 and second substrate 21) on which circuit elements (photoelectric conversion elements, transistors, capacitors, etc.) constituting pixels are arranged overlap each other. The circuit elements constituting the pixels are distributed and arranged on the first substrate 20 and the second substrate 21. The first substrate 20 and the second substrate 21 are electrically connected so that electrical signals can be exchanged between the two substrates when the pixels are driven.

第１基板20の2つの主面（側面よりも相対的に表面積が大きい表面）のうち、光Lが照射される側の主面側に光電変換素子が形成されており、第１基板20に照射された光は光電変換素子に入射する。第１基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面には、第２基板21と接続するための接続部250が形成されている。第１基板20に配置されている光電変換素子で発生した信号電荷に基づく信号は、接続部250を介して第２基板21へ出力される。図2に示す例では第１基板20と第２基板21の主面の面積が異なるが、第１基板20と第２基板21の主面の面積が同じであってもよい。 Of the two main surfaces of the first substrate 20 (surface having a relatively larger surface area than the side surface), a photoelectric conversion element is formed on the main surface side on which the light L is irradiated. The irradiated light enters the photoelectric conversion element. Of the two main surfaces of the first substrate 20, a connecting portion 250 for connecting to the second substrate 21 is formed on the main surface opposite to the main surface on which the light L is irradiated. A signal based on the signal charge generated by the photoelectric conversion element disposed on the first substrate 20 is output to the second substrate 21 via the connection unit 250. In the example shown in FIG. 2, the areas of the main surfaces of the first substrate 20 and the second substrate 21 are different, but the areas of the main surfaces of the first substrate 20 and the second substrate 21 may be the same.

図3は、第１基板20における固体撮像装置3の構成を示している。図3に示すように、固体撮像装置3は、画素部200Aおよび垂直走査回路300Aを備えている。画素部200Aは、2次元の行列状に配列された画素100Aを有する。図3では4行4列に画素100Aが配置されているが、画素の配列はこれに限らず、行数および列数は2以上であればよい。画素100Aの配列は、赤色（R）、緑色（Gr，Gb）、青色（B）に対応した4画素を配列の単位とするベイヤー配列である。画素100Aの色は、画素100A上に配置されるカラーフィルタの色に対応している。例えば、画素100A上にRのカラーフィルタが配置される場合、画素100AはRに対応している。画素100A内の光電変換素子（後述する光電変換素子201，202，203，204）は、画素100A上に配置されたカラーフィルタの色に対応した信号電荷を蓄積する。 FIG. 3 shows the configuration of the solid-state imaging device 3 on the first substrate 20. As shown in FIG. 3, the solid-state imaging device 3 includes a pixel unit 200A and a vertical scanning circuit 300A. The pixel unit 200A includes pixels 100A arranged in a two-dimensional matrix. In FIG. 3, the pixels 100A are arranged in 4 rows and 4 columns. However, the arrangement of the pixels is not limited to this, and the number of rows and columns may be two or more. The array of the pixels 100A is a Bayer array having four pixels corresponding to red (R), green (Gr, Gb), and blue (B) as a unit of the array. The color of the pixel 100A corresponds to the color of the color filter arranged on the pixel 100A. For example, when an R color filter is disposed on the pixel 100A, the pixel 100A corresponds to R. The photoelectric conversion elements (photoelectric conversion elements 201, 202, 203, and 204 described later) in the pixel 100A accumulate signal charges corresponding to the colors of the color filters arranged on the pixel 100A.

垂直走査回路300Aは行単位で画素部200Aの駆動制御を行う。この駆動制御を行うために、垂直走査回路300Aは、行数と同じ数の単位回路301A-1，301A-2，301A-3，301A-4で構成されている。各単位回路301A-i（i=1，2，3，4）は、1行分の画素100Aを制御するための制御信号を、行毎に設けられている信号線110Aへ出力する。信号線110Aは画素100Aに接続されており、単位回路301A-iから出力された制御信号を画素100Aに供給する。図3では、各行に対応する各信号線110Aが1本の線で表現されているが、各信号線110Aは複数の信号線を含む。 The vertical scanning circuit 300A controls the driving of the pixel portion 200A in units of rows. In order to perform this drive control, the vertical scanning circuit 300A includes unit circuits 301A-1, 301A-2, 301A-3, and 301A-4 as many as the number of rows. Each unit circuit 301A-i (i = 1, 2, 3, 4) outputs a control signal for controlling the pixels 100A for one row to the signal line 110A provided for each row. The signal line 110A is connected to the pixel 100A, and supplies the control signal output from the unit circuit 301A-i to the pixel 100A. In FIG. 3, each signal line 110A corresponding to each row is represented by one line, but each signal line 110A includes a plurality of signal lines.

図4は、第２基板21における固体撮像装置3の構成を示している。図4に示すように、固体撮像装置3は、画素部200B、垂直走査回路300B、列処理回路350、水平走査回路400、および出力アンプ410，420を備えている。 FIG. 4 shows the configuration of the solid-state imaging device 3 on the second substrate 21. As shown in FIG. 4, the solid-state imaging device 3 includes a pixel unit 200B, a vertical scanning circuit 300B, a column processing circuit 350, a horizontal scanning circuit 400, and output amplifiers 410 and 420.

画素部200Bは、2次元の行列状に配列された画素100Bと、列毎に設けられた電流源130とを有する。図4では4行4列に画素100Bが配置されているが、画素の配列はこれに限らず、行数および列数は2以上であればよい。画素100Bに対応する色の配列は、画素100Aに対応する色の配列と異なっている。具体的には、R，Bのそれぞれに対応する画素100Bが奇数列に配置され、Gr，Gbのそれぞれに対応する画素100Bが偶数列に配置されている。画素部200AではGr，Gbのそれぞれに対応する画素100Aは異なる列に配置されているが、画素部200BではGr，Gbのそれぞれに対応する画素100Bは同一の列に配置されている。これにより、画素部200Bの全体として、同一の色に対応した画素100Bが同一の列に配置されている。画素100Bの色は、画素100Bに蓄積される信号電荷を発生した画素100Aの色に対応している。例えば、Rに対応する画素100Aで発生した信号電荷を蓄積する画素100BはRに対応している。 The pixel unit 200B includes pixels 100B arranged in a two-dimensional matrix and a current source 130 provided for each column. In FIG. 4, the pixels 100B are arranged in 4 rows and 4 columns. However, the arrangement of the pixels is not limited to this, and the number of rows and columns may be two or more. The color arrangement corresponding to the pixel 100B is different from the color arrangement corresponding to the pixel 100A. Specifically, the pixels 100B corresponding to R and B are arranged in odd columns, and the pixels 100B corresponding to Gr and Gb are arranged in even columns. In the pixel portion 200A, the pixels 100A corresponding to Gr and Gb are arranged in different columns, whereas in the pixel portion 200B, the pixels 100B corresponding to Gr and Gb are arranged in the same column. Thereby, as a whole of the pixel portion 200B, the pixels 100B corresponding to the same color are arranged in the same column. The color of the pixel 100B corresponds to the color of the pixel 100A that generated the signal charge accumulated in the pixel 100B. For example, a pixel 100B that accumulates signal charges generated in the pixel 100A corresponding to R corresponds to R.

画素100Bは、列毎に配置された垂直信号線120に接続されている。電流源130は垂直信号線120に接続されており、画素100B内の増幅トランジスタ（後述する第２増幅トランジスタ241，242，243，244）とソースフォロア回路を構成する。 The pixel 100B is connected to the vertical signal line 120 arranged for each column. The current source 130 is connected to the vertical signal line 120, and constitutes a source follower circuit with amplification transistors (second amplification transistors 241, 242, 243, and 244 described later) in the pixel 100B.

垂直走査回路300Bは行単位で画素部200Bの駆動制御を行う。この駆動制御を行うために、垂直走査回路300Bは、行数と同じ数の単位回路301B-1，301B-2，301B-3，301B-4で構成されている。各単位回路301B-i（i=1，2，3，4）は、1行分の画素100Bを制御するための制御信号を、行毎に設けられている信号線110Bへ出力する。信号線110Bは画素100Bに接続されており、単位回路301B-iから出力された制御信号を画素100Bに供給する。図4では、各行に対応する各信号線110Bが1本の線で表現されているが、各信号線110Bは複数の信号線を含む。制御信号により選択された行の画素100Bの画素信号は垂直信号線120へ出力されるようになっている。 The vertical scanning circuit 300B performs drive control of the pixel portion 200B in units of rows. In order to perform this drive control, the vertical scanning circuit 300B includes unit circuits 301B-1, 301B-2, 301B-3, and 301B-4 as many as the number of rows. Each unit circuit 301B-i (i = 1, 2, 3, 4) outputs a control signal for controlling the pixels 100B for one row to the signal line 110B provided for each row. The signal line 110B is connected to the pixel 100B, and supplies the control signal output from the unit circuit 301B-i to the pixel 100B. In FIG. 4, each signal line 110B corresponding to each row is represented by one line, but each signal line 110B includes a plurality of signal lines. The pixel signal of the pixel 100B in the row selected by the control signal is output to the vertical signal line 120.

列処理回路350は、垂直信号線120に出力された画素信号に対してノイズ抑圧などの信号処理を行う。奇数列に対応して設けられた列処理回路350には出力チャンネル430（水平信号線、出力信号線）が接続され、偶数列に対応して設けられた列処理回路350には出力チャンネル440（水平信号線、出力信号線）が接続されている。出力チャンネル430には出力アンプ410が接続され、出力チャンネル440には出力アンプ420が接続されている。水平走査回路400は、垂直信号線120に出力されて列処理回路350によって処理された1行分の画素100Bの画素信号を水平方向の並びの順で時系列に出力アンプ410，420へ出力する。出力アンプ410，420は、入力された画素信号を増幅し、画像信号として固体撮像装置3の外部へ出力する。 The column processing circuit 350 performs signal processing such as noise suppression on the pixel signal output to the vertical signal line 120. An output channel 430 (horizontal signal line, output signal line) is connected to the column processing circuit 350 provided corresponding to the odd columns, and an output channel 440 ( Horizontal signal lines and output signal lines) are connected. An output amplifier 410 is connected to the output channel 430, and an output amplifier 420 is connected to the output channel 440. The horizontal scanning circuit 400 outputs the pixel signals of one row of pixels 100B output to the vertical signal line 120 and processed by the column processing circuit 350 to the output amplifiers 410 and 420 in time series in the order of horizontal alignment. . The output amplifiers 410 and 420 amplify the input pixel signal and output it as an image signal to the outside of the solid-state imaging device 3.

このように、奇数列の画素100Bから出力された画素信号が入力される出力アンプ410と、偶数列の画素100Bから出力された画素信号が入力される出力アンプ420とが設けられ、同一の色に対応した画素100Bから出力された画素信号は同一の出力アンプに入力される。具体的には、R，Bのそれぞれに対応する画素100Bから出力された画素信号は出力アンプ410に入力され、Gr，Gbのそれぞれに対応する画素100Bから出力された画素信号は出力アンプ420に入力される。このため、出力アンプの特性のばらつきなどにより同一の色に対応する画素信号間で発生するばらつきを抑制し、読み出された画素信号で構成される画像における縦スジの発生を抑制することができる。 As described above, the output amplifier 410 to which the pixel signal output from the odd-numbered pixel 100B is input and the output amplifier 420 to which the pixel signal output from the even-numbered pixel 100B is input are provided. The pixel signal output from the pixel 100B corresponding to is input to the same output amplifier. Specifically, the pixel signal output from the pixel 100B corresponding to each of R and B is input to the output amplifier 410, and the pixel signal output from the pixel 100B corresponding to each of Gr and Gb is input to the output amplifier 420. Entered. For this reason, it is possible to suppress variations that occur between pixel signals corresponding to the same color due to variations in the characteristics of the output amplifier, and to suppress the occurrence of vertical stripes in an image composed of the read pixel signals. .

本実施形態では列処理回路350、水平走査回路400、出力アンプ410，420が第２基板21に配置されているが、これらが第１基板20に配置されていてもよい。また、列処理回路350、水平走査回路400、出力アンプ410，420のそれぞれを構成する回路要素が第１基板20と第２基板21に分散して配置されていてもよい。 In this embodiment, the column processing circuit 350, the horizontal scanning circuit 400, and the output amplifiers 410 and 420 are disposed on the second substrate 21, but these may be disposed on the first substrate 20. In addition, circuit elements constituting each of the column processing circuit 350, the horizontal scanning circuit 400, and the output amplifiers 410 and 420 may be distributed on the first substrate 20 and the second substrate 21.

本実施形態では、固体撮像装置3が有する全画素からなる領域を画素信号の読み出し対象領域とするが、固体撮像装置3が有する全画素からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素（常時遮光されている画素）を含んでもよい。オプティカルブラック画素から読み出した画素信号は、例えば暗電流成分の補正に使用される。 In the present embodiment, the area composed of all pixels of the solid-state imaging device 3 is set as a pixel signal readout target area, but a part of the area composed of all pixels of the solid-state imaging apparatus 3 may be set as the readout target area. It is desirable that the read target area includes at least all pixels in the effective pixel area. Further, the read target area may include an optical black pixel (a pixel that is always shielded from light) arranged outside the effective pixel area. The pixel signal read from the optical black pixel is used for correcting a dark current component, for example.

本実施形態では、複数の画素100Aが1つの接続部250を共有すると共に、複数の画素100Bが1つの接続部250を共有する。また、1つの接続部250を共有する複数の画素100Aが同一のグループを構成すると共に、1つの接続部250を共有する複数の画素100Bが同一のグループを構成する。図5は、画素100Aが構成するグループおよび画素100Bが構成するグループの例を示している。図5(a)は、画素100Aが構成するグループを示し、図5(b)は、画素100Bが構成するグループを示している。図5では画素部200A，200Bを構成する画素100A，100Bのうち一部の画素100A，100Bの配列を示しているが、残りの画素100A，100Bの配列も、図5に示す配列と同様である。 In the present embodiment, the plurality of pixels 100A share one connection unit 250, and the plurality of pixels 100B share one connection unit 250. In addition, a plurality of pixels 100A sharing one connection portion 250 form the same group, and a plurality of pixels 100B sharing one connection portion 250 form the same group. FIG. 5 shows an example of a group formed by the pixel 100A and a group formed by the pixel 100B. FIG. 5A shows a group formed by the pixel 100A, and FIG. 5B shows a group formed by the pixel 100B. FIG. 5 shows the arrangement of some of the pixels 100A and 100B among the pixels 100A and 100B constituting the pixel units 200A and 200B, but the arrangement of the remaining pixels 100A and 100B is the same as the arrangement shown in FIG. is there.

図5(a)に示すように第１基板20では、4行1列に配置された4つの画素100Aが1つの接続部250を共有する。具体的には、Bに対応する画素100A-1，100A-3とGrに対応する画素100A-2，100A-4とが接続部250-1を共有する。これらの画素100A-1，100A-2，100A-3，100A-4はグループG1を構成する。また、Gbに対応する画素100A-5，100A-7とRに対応する画素100A-6，100A-8とが接続部250-2を共有する。これらの画素100A-5，100A-6，100A-7，100A-8はグループG2を構成する。 As shown in FIG. 5A, in the first substrate 20, four pixels 100A arranged in four rows and one column share one connection portion 250. Specifically, the pixels 100A-1 and 100A-3 corresponding to B and the pixels 100A-2 and 100A-4 corresponding to Gr share the connection unit 250-1. These pixels 100A-1, 100A-2, 100A-3, 100A-4 constitute a group G1. Further, the pixels 100A-5 and 100A-7 corresponding to Gb and the pixels 100A-6 and 100A-8 corresponding to R share the connection portion 250-2. These pixels 100A-5, 100A-6, 100A-7, and 100A-8 constitute a group G2.

図5(b)に示すように第２基板21では、2行2列に配置された4つの画素100Bが1つの接続部250を共有する。具体的には、Bに対応する画素100B-1，100B-2とGrに対応する画素100B-5，100B-6とが接続部250-1を共有する。これらの画素100B-1，100B-2，100B-5，100B-6はグループG3を構成する。また、Rに対応する画素100B-3，100B-4とGbに対応する画素100B-7，100B-8とが接続部250-2を共有する。これらの画素100B-3，100B-4，100B-7，100B-8はグループG4を構成する。上記のように、第１基板20における2つのグループ内の合計8画素に対して、第２基板21における2つのグループ内の合計8画素がちょうど重なるように、接続部250およびグループの配置が決定される。 As shown in FIG. 5B, in the second substrate 21, four pixels 100B arranged in two rows and two columns share one connection portion 250. Specifically, the pixels 100B-1 and 100B-2 corresponding to B and the pixels 100B-5 and 100B-6 corresponding to Gr share the connection part 250-1. These pixels 100B-1, 100B-2, 100B-5, and 100B-6 constitute a group G3. Further, the pixels 100B-3 and 100B-4 corresponding to R and the pixels 100B-7 and 100B-8 corresponding to Gb share the connection portion 250-2. These pixels 100B-3, 100B-4, 100B-7, and 100B-8 constitute a group G4. As described above, the arrangement of the connecting portion 250 and the group is determined so that the total of 8 pixels in the two groups on the second substrate 21 overlap with the total of 8 pixels in the two groups on the first substrate 20. Is done.

グループG1内のそれぞれの画素100AとグループG3内のそれぞれの画素100Bとが対応している。つまり、グループG1内の画素100Aで発生した信号電荷は接続部250-1を介してグループG3内の画素100Bに入力され蓄積される。また、グループG2内のそれぞれの画素100AとグループG4内のそれぞれの画素100Bとが対応している。つまり、グループG2内の画素100Aで発生した信号電荷は接続部250-2を介してグループG4内の画素100Bに入力され蓄積される。垂直走査回路300A，300Bは、グループG1内のそれぞれの画素100AとグループG3内のそれぞれの画素100Bとを対応付けると共に、グループG2内のそれぞれの画素100AとグループG4内のそれぞれの画素100Bとを対応付け、画素100A，100Bを制御する制御信号を生成し、信号線110A，110Bを介して画素100A，100Bへ出力する。 Each pixel 100A in the group G1 corresponds to each pixel 100B in the group G3. That is, the signal charge generated in the pixel 100A in the group G1 is input and accumulated in the pixel 100B in the group G3 via the connection unit 250-1. Each pixel 100A in group G2 corresponds to each pixel 100B in group G4. That is, the signal charge generated in the pixel 100A in the group G2 is input and accumulated in the pixel 100B in the group G4 via the connection unit 250-2. The vertical scanning circuits 300A and 300B associate each pixel 100A in the group G1 with each pixel 100B in the group G3, and also correspond each pixel 100A in the group G2 and each pixel 100B in the group G4. In addition, a control signal for controlling the pixels 100A and 100B is generated and output to the pixels 100A and 100B via the signal lines 110A and 110B.

図5(b)に示すように、Bに対応する画素100B-1，100B-2とRに対応する画素100B-3，100B-4とが同一の列に配置され、これらの画素から出力された画素信号（B信号、R信号）は、列処理回路350で処理された後、出力チャンネル430を介して出力アンプ410へ出力される。また、Grに対応する画素100B-5，100B-6とGbに対応する画素100B-7，100B-8とが同一の列に配置され、これらの画素から出力された画素信号（G信号）は、列処理回路350で処理された後、出力チャンネル440を介して出力アンプ420へ出力される。 As shown in FIG. 5B, the pixels 100B-1 and 100B-2 corresponding to B and the pixels 100B-3 and 100B-4 corresponding to R are arranged in the same column and output from these pixels. The pixel signals (B signal and R signal) processed by the column processing circuit 350 are output to the output amplifier 410 via the output channel 430. Also, the pixels 100B-5, 100B-6 corresponding to Gr and the pixels 100B-7, 100B-8 corresponding to Gb are arranged in the same column, and the pixel signal (G signal) output from these pixels is After being processed by the column processing circuit 350, it is output to the output amplifier 420 via the output channel 440.

次に、画素100A，100Bの構成を説明する。図6は、1つの接続部250を共有する4つの画素100Aと4つの画素100Bの回路構成を示している。第１基板20に配置された4つの画素100Aで構成されるグループは、光電変換素子201，202，203，204と、第１転送トランジスタ211，212，213，214と、電荷保持部230（フローティングディフュージョン）と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280とを有する。第２基板21に配置された4つの画素100Bで構成されるグループは、クランプ容量260と、第２転送トランジスタ271，272，273，274と、第２リセットトランジスタ221，222，223，224と、アナログメモリ231，232，233，234と、第２増幅トランジスタ241，242，243，244と、選択トランジスタ291，292，293，294とを有する。図6に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。 Next, the configuration of the pixels 100A and 100B will be described. FIG. 6 shows a circuit configuration of four pixels 100A and four pixels 100B sharing one connection portion 250. The group consisting of four pixels 100A arranged on the first substrate 20 includes photoelectric conversion elements 201, 202, 203, 204, first transfer transistors 211, 212, 213, 214, and a charge holding unit 230 (floating). Diffusion), a first reset transistor 220, a first amplification transistor 240, and a current source 280. The group composed of four pixels 100B arranged on the second substrate 21 includes a clamp capacitor 260, second transfer transistors 271, 272, 273, 274, second reset transistors 221, 222, 223, 224, Analog memories 231, 232, 233, 234, second amplification transistors 241, 242, 243, 244 and selection transistors 291, 292, 293, 294 are provided. The arrangement position of each circuit element shown in FIG. 6 does not necessarily coincide with the actual arrangement position.

図5(a)のグループG1内の画素100Aと図6の各回路要素との対応関係は以下の通りである。画素100A-1は、光電変換素子201と、第１転送トランジスタ211と、電荷保持部230と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280とを有する。画素100A-2は、光電変換素子202と、第１転送トランジスタ212と、電荷保持部230と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280とを有する。画素100A-3は、光電変換素子203と、第１転送トランジスタ213と、電荷保持部230と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280とを有する。画素100A-4は、光電変換素子204と、第１転送トランジスタ214と、電荷保持部230と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280とを有する。電荷保持部230と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280とは、4つの画素100Aで共有されている。図5(a)のグループG2内の画素100Aと図6の各回路要素との対応関係も上記と同様である。 The correspondence relationship between the pixels 100A in the group G1 in FIG. 5A and the circuit elements in FIG. 6 is as follows. The pixel 100A-1 includes a photoelectric conversion element 201, a first transfer transistor 211, a charge holding unit 230, a first reset transistor 220, a first amplification transistor 240, and a current source 280. The pixel 100A-2 includes a photoelectric conversion element 202, a first transfer transistor 212, a charge holding unit 230, a first reset transistor 220, a first amplification transistor 240, and a current source 280. The pixel 100A-3 includes a photoelectric conversion element 203, a first transfer transistor 213, a charge holding unit 230, a first reset transistor 220, a first amplification transistor 240, and a current source 280. The pixel 100A-4 includes a photoelectric conversion element 204, a first transfer transistor 214, a charge holding unit 230, a first reset transistor 220, a first amplification transistor 240, and a current source 280. The charge holding unit 230, the first reset transistor 220, the first amplification transistor 240, and the current source 280 are shared by the four pixels 100A. The correspondence relationship between the pixel 100A in the group G2 in FIG. 5A and each circuit element in FIG. 6 is the same as described above.

図5(b)のグループG3内の画素100Bと図6の各回路要素との対応関係は以下の通りである。画素100B-1は、クランプ容量260と、第２転送トランジスタ271と、第２リセットトランジスタ221と、アナログメモリ231と、第２増幅トランジスタ241と、選択トランジスタ291とを有する。画素100B-5は、クランプ容量260と、第２転送トランジスタ272と、第２リセットトランジスタ222と、アナログメモリ232と、第２増幅トランジスタ242と、選択トランジスタ292とを有する。画素100B-2は、クランプ容量260と、第２転送トランジスタ273と、第２リセットトランジスタ223と、アナログメモリ233と、第２増幅トランジスタ243と、選択トランジスタ293とを有する。画素100B-6は、クランプ容量260と、第２転送トランジスタ274と、第２リセットトランジスタ224と、アナログメモリ234と、第２増幅トランジスタ244と、選択トランジスタ294とを有する。クランプ容量260は4つの画素100Bで共有されている。図5(b)のグループG4内の画素100Bと図6の各回路要素との対応関係も上記と同様である。 The correspondence relationship between the pixels 100B in the group G3 in FIG. 5B and the circuit elements in FIG. 6 is as follows. The pixel 100B-1 includes a clamp capacitor 260, a second transfer transistor 271, a second reset transistor 221, an analog memory 231, a second amplification transistor 241, and a selection transistor 291. The pixel 100B-5 includes a clamp capacitor 260, a second transfer transistor 272, a second reset transistor 222, an analog memory 232, a second amplification transistor 242 and a selection transistor 292. The pixel 100B-2 includes a clamp capacitor 260, a second transfer transistor 273, a second reset transistor 223, an analog memory 233, a second amplification transistor 243, and a selection transistor 293. The pixel 100B-6 includes a clamp capacitor 260, a second transfer transistor 274, a second reset transistor 224, an analog memory 234, a second amplification transistor 244, and a selection transistor 294. The clamp capacitor 260 is shared by the four pixels 100B. The correspondence relationship between the pixel 100B in the group G4 in FIG. 5B and each circuit element in FIG. 6 is the same as described above.

光電変換素子201，202，203，204の一端は接地されている。第１転送トランジスタ211，212，213，214のドレイン端子は光電変換素子201，202，203，204の他端に接続されている。第１転送トランジスタ211，212，213，214のゲート端子は垂直走査回路300Aに接続されており、転送パルスΦTX1-1，ΦTX1-2，ΦTX1-3，ΦTX1-4が供給される。 One ends of the photoelectric conversion elements 201, 202, 203, and 204 are grounded. The drain terminals of the first transfer transistors 211, 212, 213, and 214 are connected to the other ends of the photoelectric conversion elements 201, 202, 203, and 204. The gate terminals of the first transfer transistors 211, 212, 213, and 214 are connected to the vertical scanning circuit 300A, and transfer pulses ΦTX1-1, ΦTX1-2, ΦTX1-3, and ΦTX1-4 are supplied.

電荷保持部230の一端は第１転送トランジスタ211，212，213，214のソース端子に接続されており、電荷保持部230の他端は接地されている。第１リセットトランジスタ220のドレイン端子は電源電圧VDDに接続されており、第１リセットトランジスタ220のソース端子は第１転送トランジスタ211，212，213，214のソース端子に接続されている。第１リセットトランジスタ220のゲート端子は垂直走査回路300Aに接続されており、リセットパルスΦRST1が供給される。 One end of the charge holding unit 230 is connected to the source terminals of the first transfer transistors 211, 212, 213, and 214, and the other end of the charge holding unit 230 is grounded. The drain terminal of the first reset transistor 220 is connected to the power supply voltage VDD, and the source terminal of the first reset transistor 220 is connected to the source terminals of the first transfer transistors 211, 212, 213, and 214. The gate terminal of the first reset transistor 220 is connected to the vertical scanning circuit 300A and is supplied with a reset pulse ΦRST1.

第１増幅トランジスタ240のドレイン端子は電源電圧VDDに接続されている。第１増幅トランジスタ240の入力部であるゲート端子は第１転送トランジスタ211，212，213，214のソース端子に接続されている。電流源280の一端は第１増幅トランジスタ240のソース端子に接続されており、電流源280の他端は接地されている。一例として、ドレイン端子が第１増幅トランジスタ240のソース端子に接続され、ソース端子が接地され、ゲート端子が垂直走査回路300Aに接続されたトランジスタで電流源280を構成してもよい。クランプ容量260の一端は、接続部250を介して第１増幅トランジスタ240のソース端子および電流源280の一端に接続されている。 The drain terminal of the first amplification transistor 240 is connected to the power supply voltage VDD. A gate terminal which is an input portion of the first amplification transistor 240 is connected to the source terminals of the first transfer transistors 211, 212, 213 and 214. One end of the current source 280 is connected to the source terminal of the first amplification transistor 240, and the other end of the current source 280 is grounded. As an example, the current source 280 may be configured by a transistor having a drain terminal connected to the source terminal of the first amplification transistor 240, a source terminal grounded, and a gate terminal connected to the vertical scanning circuit 300A. One end of the clamp capacitor 260 is connected to the source terminal of the first amplification transistor 240 and one end of the current source 280 via the connection portion 250.

第２転送トランジスタ271，272，273，274のドレイン端子はクランプ容量260の他端に接続されている。第２転送トランジスタ271，272，273，274のゲート端子は垂直走査回路300Bに接続されており、転送パルスΦTX2-1，ΦTX2-2，ΦTX2-3，ΦTX2-4が供給される。第２リセットトランジスタ221，222，223，224のドレイン端子は電源電圧VDDに接続されており、第２リセットトランジスタ221，222，223，224のソース端子は第２転送トランジスタ271，272，273，274のソース端子に接続されている。第２リセットトランジスタ221，222，223，224のゲート端子は垂直走査回路300Bに接続されており、リセットパルスΦRST2-1，ΦRST2-2，ΦRST2-3，ΦRST2-4が供給される。 The drain terminals of the second transfer transistors 271, 272, 273, 274 are connected to the other end of the clamp capacitor 260. The gate terminals of the second transfer transistors 271, 272, 273, and 274 are connected to the vertical scanning circuit 300B, and transfer pulses ΦTX2-1, ΦTX2-2, ΦTX2-3, and ΦTX2-4 are supplied. The drain terminals of the second reset transistors 221, 222, 223, 224 are connected to the power supply voltage VDD, and the source terminals of the second reset transistors 221, 222, 223, 224 are the second transfer transistors 271, 272, 273, 274. Connected to the source terminal. The gate terminals of the second reset transistors 221, 222, 223, and 224 are connected to the vertical scanning circuit 300B, and reset pulses ΦRST2-1, ΦRST2-2, ΦRST2-3, and ΦRST2-4 are supplied.

アナログメモリ231，232，233，234の一端は第２転送トランジスタ271，272，273，274のソース端子に接続されており、アナログメモリ231，232，233，234の他端は接地されている。第２増幅トランジスタ241，242，243，244のドレイン端子は電源電圧VDDに接続されている。第２増幅トランジスタ241，242，243，244の入力部を構成するゲート端子は第２転送トランジスタ271，272，273，274のソース端子に接続されている。選択トランジスタ291，292，293，294のドレイン端子は第２増幅トランジスタ241，242，243，244のソース端子に接続されている。選択トランジスタ291，293のソース端子は奇数列の垂直信号線120に接続され、選択トランジスタ292，294のソース端子は偶数列の垂直信号線120に接続されている。選択トランジスタ291，292，293，294のゲート端子は垂直走査回路300Bに接続されており、選択パルスΦSEL1，ΦSEL2，ΦSEL3，ΦSEL4が供給される。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。 One end of the analog memories 231, 232, 233, and 234 is connected to the source terminals of the second transfer transistors 271, 272, 273, and 274, and the other ends of the analog memories 231, 232, 233, and 234 are grounded. The drain terminals of the second amplification transistors 241, 242, 243, and 244 are connected to the power supply voltage VDD. The gate terminals constituting the input parts of the second amplification transistors 241, 242, 243, 244 are connected to the source terminals of the second transfer transistors 271, 272, 273, 274. The drain terminals of the selection transistors 291, 292, 293, and 294 are connected to the source terminals of the second amplification transistors 241, 242, 243, and 244. The source terminals of the selection transistors 291 and 293 are connected to the vertical signal lines 120 in the odd columns, and the source terminals of the selection transistors 292 and 294 are connected to the vertical signal lines 120 in the even columns. The gate terminals of the selection transistors 291 292 293, and 294 are connected to the vertical scanning circuit 300B, and selection pulses ΦSEL1, ΦSEL2, ΦSEL3, and ΦSEL4 are supplied. For each of the transistors described above, the polarity may be reversed, and the source terminal and the drain terminal may be reversed.

光電変換素子201，202，203，204は、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。第１転送トランジスタ211，212，213，214は、光電変換素子201，202，203，204に蓄積された信号電荷を電荷保持部230に転送するトランジスタである。第１転送トランジスタ211，212，213，214のオン／オフは、垂直走査回路300Aからの転送パルスΦTX1-1，ΦTX1-2，ΦTX1-3，ΦTX1-4によって制御される。電荷保持部230は、光電変換素子201，202，203，204から転送された信号電荷を一時的に保持・蓄積する浮遊拡散容量である。 The photoelectric conversion elements 201, 202, 203, and 204 are, for example, photodiodes, generate (generate) signal charges based on incident light, and hold and store the generated (generated) signal charges. The first transfer transistors 211, 212, 213, and 214 are transistors that transfer signal charges accumulated in the photoelectric conversion elements 201, 202, 203, and 204 to the charge holding unit 230. On / off of the first transfer transistors 211, 212, 213, and 214 is controlled by transfer pulses ΦTX1-1, ΦTX1-2, ΦTX1-3, and ΦTX1-4 from the vertical scanning circuit 300A. The charge holding unit 230 is a floating diffusion capacitor that temporarily holds and accumulates signal charges transferred from the photoelectric conversion elements 201, 202, 203, and 204.

第１リセットトランジスタ220は、電荷保持部230をリセットするトランジスタである。第１リセットトランジスタ220のオン／オフは、垂直走査回路300AからのリセットパルスΦRST1によって制御される。第１リセットトランジスタ220と第１転送トランジスタ211，212，213，214を同時にオンにすることによって、光電変換素子201，202，203，204をリセットすることも可能である。電荷保持部230／光電変換素子201，202，203，204のリセットは、電荷保持部230／光電変換素子201，202，203，204に蓄積されている電荷量を制御して電荷保持部230／光電変換素子201，202，203，204の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。 The first reset transistor 220 is a transistor that resets the charge holding unit 230. ON / OFF of the first reset transistor 220 is controlled by a reset pulse ΦRST1 from the vertical scanning circuit 300A. It is also possible to reset the photoelectric conversion elements 201, 202, 203, and 204 by simultaneously turning on the first reset transistor 220 and the first transfer transistors 211, 212, 213, and 214. The reset of the charge holding unit 230 / photoelectric conversion elements 201, 202, 203, 204 is performed by controlling the amount of charge accumulated in the charge holding unit 230 / photoelectric conversion elements 201, 202, 203, 204. The state (potential) of the photoelectric conversion elements 201, 202, 203, 204 is set to the reference state (reference potential, reset level).

第１増幅トランジスタ240は、ゲート端子に入力される、電荷保持部230に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。電流源280は、第１増幅トランジスタ240の負荷として機能し、第１増幅トランジスタ240を駆動する電流を第１増幅トランジスタ240に供給する。第１増幅トランジスタ240と電流源280はソースフォロワ回路を構成する。 The first amplifying transistor 240 is a transistor that outputs an amplified signal obtained by amplifying a signal based on the signal charge stored in the charge holding unit 230, which is input to the gate terminal, from the source terminal. The current source 280 functions as a load of the first amplification transistor 240 and supplies a current for driving the first amplification transistor 240 to the first amplification transistor 240. The first amplification transistor 240 and the current source 280 constitute a source follower circuit.

クランプ容量260は、第１増幅トランジスタ240から出力される増幅信号の電圧レベルをクランプ（固定）する容量である。第２転送トランジスタ271，272，273，274は、クランプ容量260の他端の電圧レベルをサンプルホールドし、アナログメモリ231，232，233，234に蓄積するトランジスタである。第２転送トランジスタ271，272，273，274のオン／オフは、垂直走査回路300Bからの転送パルスΦTX2-1，ΦTX2-2，ΦTX2-3，ΦTX2-4によって制御される。 The clamp capacitor 260 is a capacitor that clamps (fixes) the voltage level of the amplified signal output from the first amplification transistor 240. The second transfer transistors 271, 272, 273, and 274 are transistors that sample and hold the voltage level at the other end of the clamp capacitor 260 and store them in the analog memories 231, 232, 233, and 234. On / off of the second transfer transistors 271, 272, 273, 274 is controlled by transfer pulses ΦTX2-1, ΦTX2-2, ΦTX2-3, and ΦTX2-4 from the vertical scanning circuit 300B.

第２リセットトランジスタ221，222，223，224は、アナログメモリ231，232，233，234をリセットするトランジスタである。第２リセットトランジスタ221，222，223，224のオン／オフは、垂直走査回路300BからのリセットパルスΦRST2-1，ΦRST2-2，ΦRST2-3，ΦRST2-4によって制御される。アナログメモリ231，232，233，234のリセットは、アナログメモリ231，232，233，234に蓄積されている電荷量を制御してアナログメモリ231，232，233，234の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。アナログメモリ231，232，233，234は、第２転送トランジスタ271，272，273，274によってサンプルホールドされたアナログ信号を保持・蓄積する。 The second reset transistors 221, 222, 223, and 224 are transistors that reset the analog memories 231, 232, 233, and 234. On / off of the second reset transistors 221, 222, 223, and 224 is controlled by reset pulses ΦRST2-1, ΦRST2-2, ΦRST2-3, and ΦRST2-4 from the vertical scanning circuit 300B. The analog memory 231,232,233,234 is reset by controlling the amount of charge stored in the analog memory 231,232,233,234 and the state (potential) of the analog memory 231,232,233,234 as a reference state. (Reference potential, reset level). The analog memories 231, 232, 233, and 234 hold and store analog signals sampled and held by the second transfer transistors 271, 272, 273, and 274.

アナログメモリ231，232，233，234の容量は、電荷保持部230の容量よりも大きな容量に設定される。アナログメモリ231，232，233，234には、単位面積当たりのリーク電流（暗電流）の少ない容量であるMIM（Metal Insulator Metal）容量やMOS（Metal Oxide Semiconductor）容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。 The capacity of the analog memories 231, 232, 233, and 234 is set to be larger than the capacity of the charge holding unit 230. For the analog memories 231, 232, 233, and 234, it is more preferable to use a MIM (Metal Insulator Metal) capacity or a MOS (Metal Oxide Semiconductor) capacity, which is a capacity with a small leakage current (dark current) per unit area. Thereby, resistance to noise is improved, and a high-quality signal can be obtained.

第２増幅トランジスタ241，242，243，244は、ゲート端子に入力される、アナログメモリ231，232，233，234に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。第２増幅トランジスタ241，242，243，244と、垂直信号線120に接続された電流源130とはソースフォロワ回路を構成する。選択トランジスタ291，292，293，294は、画素100Bを選択し、第２増幅トランジスタ241，242，243，244の出力を垂直信号線120に伝えるトランジスタである。選択トランジスタ291，292，293，294のオン／オフは、垂直走査回路300Bからの選択パルスΦSEL1，ΦSEL2，ΦSEL3，ΦSEL4によって制御される。 The second amplification transistors 241, 242, 243, and 244 output from the source terminal an amplified signal obtained by amplifying a signal based on the signal charges stored in the analog memories 231, 232, 233, and 234, which is input to the gate terminal. It is a transistor. The second amplification transistors 241, 242, 243, and 244 and the current source 130 connected to the vertical signal line 120 constitute a source follower circuit. The selection transistors 291, 292, 293, and 294 are transistors that select the pixel 100 B and transmit the outputs of the second amplification transistors 241, 242, 243, and 244 to the vertical signal line 120. ON / OFF of the selection transistors 291, 292, 293, and 294 is controlled by selection pulses ΦSEL1, ΦSEL2, ΦSEL3, and ΦSEL4 from the vertical scanning circuit 300B.

第１基板20と第２基板21の間には、接続部250が配置されている。第１基板20の第１増幅トランジスタ240から出力された増幅信号は、接続部250を介して第２基板21へ出力される。 A connection portion 250 is disposed between the first substrate 20 and the second substrate 21. The amplified signal output from the first amplification transistor 240 on the first substrate 20 is output to the second substrate 21 via the connection unit 250.

図6では、接続部250が第１増幅トランジスタ240のソース端子および電流源280の一端とクランプ容量260の一端との間の経路に配置されているが、これに限らない。接続部250は、第１転送トランジスタ211，212，213，214から第２転送トランジスタ271，272，273，274までの電気的に接続された経路上のどこに配置されていてもよい。 In FIG. 6, the connecting portion 250 is disposed on the path between the source terminal of the first amplification transistor 240 and one end of the current source 280 and one end of the clamp capacitor 260, but the present invention is not limited to this. The connecting portion 250 may be disposed anywhere on the electrically connected path from the first transfer transistors 211, 212, 213, 214 to the second transfer transistors 271, 272, 273, 274.

例えば、第１転送トランジスタ211，212，213，214のソース端子と、電荷保持部230の一端、第１リセットトランジスタ220のソース端子、および第１増幅トランジスタ240のゲート端子との間の経路に接続部250が配置されていてもよい。あるいは、クランプ容量260の他端と、第２転送トランジスタ271，272，273，274のドレイン端子との間の経路に接続部250が配置されていてもよい。 For example, it is connected to a path between the source terminals of the first transfer transistors 211, 212, 213, and 214, one end of the charge holding unit 230, the source terminal of the first reset transistor 220, and the gate terminal of the first amplification transistor 240. The part 250 may be arranged. Alternatively, the connection part 250 may be disposed in a path between the other end of the clamp capacitor 260 and the drain terminals of the second transfer transistors 271, 272, 273, and 274.

次に、図7を参照し、画素100Aおよび画素100Bの動作を説明する。図7は、垂直走査回路300A，300Bから行毎に画素100A，100Bに供給される制御信号を示している。以下では、図6に示した4つの画素100Aで構成されるグループおよび4つの画素100Bで構成されるグループの単位で動作を説明する。 Next, the operations of the pixel 100A and the pixel 100B will be described with reference to FIG. FIG. 7 shows control signals supplied to the pixels 100A and 100B for each row from the vertical scanning circuits 300A and 300B. Hereinafter, the operation will be described in units of a group including the four pixels 100A and a group including the four pixels 100B illustrated in FIG.

［期間T1の動作］
まず、リセットパルスΦRST1が“L”（Low）レベルから“H”（High）レベルに変化することで、第１リセットトランジスタ220がオンとなる。同時に、転送パルスΦTX1-1が“L”レベルから“H”レベルに変化することで、第１転送トランジスタ211がオンとなる。これによって、光電変換素子201がリセットされる。 [Operation during period T1]
First, when the reset pulse ΦRST1 changes from “L” (Low) level to “H” (High) level, the first reset transistor 220 is turned on. At the same time, the transfer pulse ΦTX1-1 changes from the “L” level to the “H” level, whereby the first transfer transistor 211 is turned on. As a result, the photoelectric conversion element 201 is reset.

続いて、リセットパルスΦRST1および転送パルスΦTX1-1が“H”レベルから“L”レベルに変化することで、第１リセットトランジスタ220および第１転送トランジスタ211がオフとなる。これによって、光電変換素子201のリセットが終了し、露光（信号電荷の蓄積）が開始される。上記と同様にして、光電変換素子202，203，204が順にリセットされ、露光が開始される。図7では、転送パルスΦTX1-1，ΦTX1-2，ΦTX1-3，ΦTX1-4が“H”レベルになるタイミングでリセットパルスΦRST1が“H”レベルになっているが、光電変換素子201，202，203，204をリセットする期間中、リセットパルスΦRST1が常に“H”レベルであってもよい。 Subsequently, when the reset pulse ΦRST1 and the transfer pulse ΦTX1-1 change from the “H” level to the “L” level, the first reset transistor 220 and the first transfer transistor 211 are turned off. Thereby, the resetting of the photoelectric conversion element 201 is completed, and exposure (accumulation of signal charge) is started. In the same manner as described above, the photoelectric conversion elements 202, 203, and 204 are sequentially reset, and exposure is started. In FIG. 7, the reset pulse ΦRST1 becomes “H” level when the transfer pulses ΦTX1-1, ΦTX1-2, ΦTX1-3, and ΦTX1-4 become “H” level. , 203, and 204, the reset pulse ΦRST1 may always be at “H” level.

［期間T2の動作］
続いて、リセットパルスΦRST2-1が“L”レベルから“H”レベルに変化することで、第２リセットトランジスタ221がオンとなる。これによって、アナログメモリ231がリセットされる。同時に、転送パルスΦTX2-1が“L”レベルから“H”レベルに変化することで、第２転送トランジスタ271がオンとなる。これによって、クランプ容量260の他端の電位が電源電圧VDDにリセットされると共に、第２転送トランジスタ271がクランプ容量260の他端の電位のサンプルホールドを開始する。 [Operation during period T2]
Subsequently, when the reset pulse ΦRST2-1 changes from the “L” level to the “H” level, the second reset transistor 221 is turned on. As a result, the analog memory 231 is reset. At the same time, the transfer pulse ΦTX2-1 changes from the “L” level to the “H” level, whereby the second transfer transistor 271 is turned on. As a result, the potential at the other end of the clamp capacitor 260 is reset to the power supply voltage VDD, and the second transfer transistor 271 starts to sample and hold the potential at the other end of the clamp capacitor 260.

続いて、リセットパルスΦRST1が“L”レベルから“H”レベルに変化することで、第１リセットトランジスタ220がオンとなる。これによって、電荷保持部230がリセットされる。続いて、リセットパルスΦRST1が“H”レベルから“L”レベルに変化することで、第１リセットトランジスタ220がオフとなる。これによって、電荷保持部230のリセットが終了する。電荷保持部230のリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングで電荷保持部230のリセットを行うことによって、電荷保持部230のリーク電流によるノイズをより低減することができる。 Subsequently, when the reset pulse ΦRST1 changes from the “L” level to the “H” level, the first reset transistor 220 is turned on. As a result, the charge holding unit 230 is reset. Subsequently, when the reset pulse ΦRST1 changes from the “H” level to the “L” level, the first reset transistor 220 is turned off. Thereby, the reset of the charge holding unit 230 is completed. The timing for resetting the charge holding unit 230 may be during the exposure period, but noise due to the leakage current of the charge holding unit 230 is further reduced by resetting the charge holding unit 230 at a timing immediately before the end of the exposure period. can do.

続いて、リセットパルスΦRST2-1が“H”レベルから“L”レベルに変化することで、第２リセットトランジスタ221がオフとなる。これによって、アナログメモリ231のリセットが終了する。この時点でクランプ容量260は、第１増幅トランジスタ240から出力される増幅信号（電荷保持部230のリセット後の増幅信号）をクランプしている。 Subsequently, when the reset pulse ΦRST2-1 changes from the “H” level to the “L” level, the second reset transistor 221 is turned off. Thereby, the reset of the analog memory 231 is completed. At this time, the clamp capacitor 260 clamps the amplified signal (the amplified signal after resetting the charge holding unit 230) output from the first amplification transistor 240.

［期間T3の動作］
まず、転送パルスΦTX1-1が“L”レベルから“H”レベルに変化することで、第１転送トランジスタ211がオンとなる。これによって、光電変換素子201に蓄積されている信号電荷が、第１転送トランジスタ211を介して電荷保持部230に転送され、電荷保持部230に蓄積される。これによって、露光（信号電荷の蓄積）が終了する。期間T1における露光開始から期間T3における露光終了までの期間が露光期間（信号蓄積期間）である。続いて、転送パルスΦTX1-1が“H”レベルから“L”レベルに変化することで、第１転送トランジスタ211がオフとなる。 [Operation during period T3]
First, when the transfer pulse ΦTX1-1 changes from the “L” level to the “H” level, the first transfer transistor 211 is turned on. As a result, the signal charge accumulated in the photoelectric conversion element 201 is transferred to the charge holding unit 230 via the first transfer transistor 211 and accumulated in the charge holding unit 230. This completes the exposure (accumulation of signal charge). The period from the start of exposure in period T1 to the end of exposure in period T3 is an exposure period (signal accumulation period). Subsequently, when the transfer pulse ΦTX1-1 changes from the “H” level to the “L” level, the first transfer transistor 211 is turned off.

続いて、転送パルスΦTX2-1が“H”レベルから“L”レベルに変化することで、第２転送トランジスタ271がオフとなる。これによって、第２転送トランジスタ271がクランプ容量260の他端の電位のサンプルホールドを終了する。 Subsequently, when the transfer pulse ΦTX2-1 changes from “H” level to “L” level, the second transfer transistor 271 is turned off. As a result, the second transfer transistor 271 finishes sampling and holding the potential at the other end of the clamp capacitor 260.

［期間T4の動作］
上述した期間T2，T3の動作は、1つのグループを構成する4つの画素100Aのうち1つの画素100Aの動作である。期間T4では、残りの3つの画素100Aについて、期間T2，T3の動作と同様の動作が行われる。各画素の露光期間の長さを同一とすることがより望ましい。 [Operation during period T4]
The operations in the periods T2 and T3 described above are operations of one pixel 100A among the four pixels 100A constituting one group. In the period T4, operations similar to those in the periods T2 and T3 are performed on the remaining three pixels 100A. It is more desirable that the length of the exposure period of each pixel is the same.

以下では、アナログメモリ231の一端の電位の変化について説明する。アナログメモリ232，233，234の一端の電位の変化についても同様である。電荷保持部230のリセットが終了した後に光電変換素子201から電荷保持部230に信号電荷が転送されることによる電荷保持部230の一端の電位の変化をΔVfd、第１増幅トランジスタ240のゲインをα1とすると、光電変換素子201から電荷保持部230に信号電荷が転送されることによる第１増幅トランジスタ240のソース端子の電位の変化ΔVamp1はα1×ΔVfdとなる。 Hereinafter, a change in potential at one end of the analog memory 231 will be described. The same applies to changes in the potential at one end of the analog memories 232, 233, and 234. The change in potential at one end of the charge holding unit 230 due to the transfer of the signal charge from the photoelectric conversion element 201 to the charge holding unit 230 after the reset of the charge holding unit 230 is completed, and the gain of the first amplification transistor 240 is α1. Then, the change ΔVamp1 of the source terminal of the first amplification transistor 240 due to the transfer of the signal charge from the photoelectric conversion element 201 to the charge holding unit 230 is α1 × ΔVfd.

アナログメモリ231と第２転送トランジスタ271の合計のゲインをα2とすると、光電変換素子201から電荷保持部230に信号電荷が転送された後の第２転送トランジスタ271のサンプルホールドによるアナログメモリ231の一端の電位の変化ΔVmemはα2×ΔVamp1、すなわちα1×α2×ΔVfdとなる。アナログメモリ231のリセットが終了した時点のアナログメモリ231の一端の電位は電源電圧VDDであるため、光電変換素子201から電荷保持部230に信号電荷が転送された後、第２転送トランジスタ271によってサンプルホールドされたアナログメモリ231の一端の電位Vmemは以下の（１）式となる。（１）式において、ΔVmem<0、ΔVfd<0である。
Vmem＝VDD＋ΔVmem
＝VDD＋α1×α2×ΔVfd ・・・（１） Assuming that the total gain of the analog memory 231 and the second transfer transistor 271 is α2, one end of the analog memory 231 by the sample hold of the second transfer transistor 271 after the signal charge is transferred from the photoelectric conversion element 201 to the charge holding unit 230. The potential change ΔVmem is α2 × ΔVamp1, that is, α1 × α2 × ΔVfd. Since the potential at one end of the analog memory 231 when the reset of the analog memory 231 is completed is the power supply voltage VDD, the signal charge is transferred from the photoelectric conversion element 201 to the charge holding unit 230 and then sampled by the second transfer transistor 271. The held potential Vmem at one end of the analog memory 231 is expressed by the following equation (1). In the equation (1), ΔVmem <0 and ΔVfd <0.
Vmem = VDD + ΔVmem
= VDD + α1 × α2 × ΔVfd (1)

また、α2は以下の（２）式となる。（２）式において、CLはクランプ容量260の容量値であり、CSHはアナログメモリ231の容量値である。ゲインの低下をより小さくするため、クランプ容量260の容量CLはアナログメモリ231の容量CSHよりも大きいことがより望ましい。 Α2 is expressed by the following equation (2). In the equation (2), CL is a capacitance value of the clamp capacitor 260, and CSH is a capacitance value of the analog memory 231. In order to further reduce the decrease in gain, it is more desirable that the capacitance CL of the clamp capacitor 260 is larger than the capacitance CSH of the analog memory 231.

［期間T5の動作］
期間T5，T6では、アナログメモリ231，232，233，234に蓄積されている信号電荷に基づく信号が2行単位で順次読み出される。まず、期間T5では、1つのグループを構成する4つの画素100Bのうち同一行に配置された2つの画素100Bからの信号の読み出しが行われる。選択パルスΦSEL1，ΦSEL2が“L”レベルから“H”レベルに変化することで、選択トランジスタ291，292がオンとなる。これによって、（１）式に示した電位Vmemに基づく信号が選択トランジスタ291，292を介して垂直信号線120へ出力される。 [Operation during period T5]
In periods T5 and T6, signals based on signal charges stored in the analog memories 231, 232, 233, and 234 are sequentially read out in units of two rows. First, in a period T5, signals are read from two pixels 100B arranged in the same row among the four pixels 100B constituting one group. When the selection pulses ΦSEL1 and ΦSEL2 change from “L” level to “H” level, the selection transistors 291 and 292 are turned on. As a result, a signal based on the potential Vmem shown in the equation (1) is output to the vertical signal line 120 via the selection transistors 291 and 292.

続いて、リセットパルスΦRST2-1，ΦRST2-2が“L”レベルから“H”レベルに変化することで、第２リセットトランジスタ221，222がオンとなる。これによって、アナログメモリ231，232がリセットされ、リセット時のアナログメモリ231，232の一端の電位に基づく信号が選択トランジスタ291，292を介して垂直信号線120へ出力される。 Subsequently, when the reset pulses ΦRST2-1 and ΦRST2-2 change from the “L” level to the “H” level, the second reset transistors 221 and 222 are turned on. As a result, the analog memories 231 and 232 are reset, and a signal based on the potential of one end of the analog memories 231 and 232 at the time of reset is output to the vertical signal line 120 via the selection transistors 291 and 292.

続いて、リセットパルスΦRST2-1，ΦRST2-2が“H”レベルから“L”レベルに変化することで、第２リセットトランジスタ221，222がオフとなる。続いて、選択パルスΦSEL1，ΦSEL2が“H”レベルから“L”レベルに変化することで、選択トランジスタ291，292がオフとなる。 Subsequently, when the reset pulses ΦRST2-1 and ΦRST2-2 change from the “H” level to the “L” level, the second reset transistors 221 and 222 are turned off. Subsequently, when the selection pulses ΦSEL1 and ΦSEL2 change from “H” level to “L” level, the selection transistors 291 and 292 are turned off.

列処理回路350は、（１）式に示した電位Vmemに基づく信号と、アナログメモリ231，232をリセットしたときのアナログメモリ231，232の一端の電位に基づく信号との差分をとった差分信号を生成する。この差分信号は、（１）式に示した電位Vmemと電源電圧VDDとの差分に基づく信号であり、光電変換素子201，202に蓄積された信号電荷が電荷保持部230に転送された直後の電荷保持部230の一端の電位と、電荷保持部230の一端がリセットされた直後の電荷保持部230の電位との差分ΔVfdに基づく信号である。したがって、アナログメモリ231，232をリセットすることによるノイズ成分と、電荷保持部230をリセットすることによるノイズ成分とを抑圧した、光電変換素子201，202に蓄積された信号電荷に基づく信号成分を得ることができる。 The column processing circuit 350 obtains a difference signal obtained by taking a difference between a signal based on the potential Vmem shown in the equation (1) and a signal based on the potential of one end of the analog memories 231 and 232 when the analog memories 231 and 232 are reset. Is generated. This difference signal is a signal based on the difference between the potential Vmem and the power supply voltage VDD shown in the equation (1), and immediately after the signal charges accumulated in the photoelectric conversion elements 201 and 202 are transferred to the charge holding unit 230. This is a signal based on a difference ΔVfd between the potential at one end of the charge holding unit 230 and the potential of the charge holding unit 230 immediately after one end of the charge holding unit 230 is reset. Therefore, a signal component based on the signal charges accumulated in the photoelectric conversion elements 201 and 202 is obtained in which the noise component due to resetting the analog memories 231 and 232 and the noise component due to resetting the charge holding unit 230 are suppressed. be able to.

列処理回路350から出力された信号は、水平走査回路400によって、出力チャンネル430，440を介して出力アンプ410，420へ出力される。出力アンプ410，420は、入力された信号を処理し、画像信号として出力する。以上で、1つのグループを構成する4つの画素100Bのうち同一行に配置された2つの画素100Bからの信号の読み出しが終了する。 A signal output from the column processing circuit 350 is output to the output amplifiers 410 and 420 via the output channels 430 and 440 by the horizontal scanning circuit 400. The output amplifiers 410 and 420 process the input signal and output it as an image signal. Thus, reading of signals from the two pixels 100B arranged in the same row among the four pixels 100B constituting one group is completed.

［期間T6の動作］
続いて、残りの2つの画素100Bについて、期間T5における画素100Bの動作と同様の動作が行われる。 [Operation during period T6]
Subsequently, an operation similar to the operation of the pixel 100B in the period T5 is performed on the remaining two pixels 100B.

上記の動作では、光電変換素子201，202，203，204から電荷保持部230に転送された信号電荷を電荷保持部230が各画素100Aの読み出しタイミングまで保持していなければならない。電荷保持部230が信号電荷を保持している期間中にノイズが発生すると、電荷保持部230が保持している信号電荷にノイズが重畳され、信号品質（S/N）が劣化する。 In the above operation, the signal holding unit 230 must hold the signal charge transferred from the photoelectric conversion elements 201, 202, 203, and 204 to the charge holding unit 230 until the readout timing of each pixel 100A. When noise is generated during the period in which the charge holding unit 230 holds the signal charge, the noise is superimposed on the signal charge held by the charge holding unit 230, and the signal quality (S / N) is deteriorated.

電荷保持部230が信号電荷を保持している期間（以下、保持期間と記載）中に発生するノイズの主な要因は、電荷保持部230のリーク電流による電荷（以下、リーク電荷と記載）と、光電変換素子201，202，203，204以外の部分に入射する光に起因する電荷（以下、光電荷と記載）である。単位時間に発生するリーク電荷と光電荷をそれぞれqid、qpnとし、保持期間の長さをtcとすると、保持期間中に発生するノイズ電荷Qnは（qid＋qpn）tcとなる。 The main causes of noise generated during the period in which the charge holding unit 230 holds the signal charge (hereinafter referred to as the holding period) are the charge due to the leakage current of the charge holding unit 230 (hereinafter referred to as the leakage charge) and , Charge caused by light incident on portions other than the photoelectric conversion elements 201, 202, 203, and 204 (hereinafter referred to as photocharge). Assuming that the leak charge and photocharge generated in the unit time are qid and qpn, respectively, and the length of the holding period is tc, the noise charge Qn generated during the holding period is (qid + qpn) tc.

電荷保持部230の容量をCfd、アナログメモリ231，232，233，234の容量をCmemとし、CfdとCmemの比（Cmem/Cfd）をAとする。また、前述したように、第１増幅トランジスタ240のゲインをα1、アナログメモリ231，232，233，234と第２転送トランジスタ271，272，273，274の合計のゲインをα2とする。露光期間中に光電変換素子201，202，203，204で発生した信号電荷をQphとすると、露光期間の終了後にアナログメモリ231，232，233，234に保持される信号電荷はA×α1×α2×Qphとなる。 The capacity of the charge holding unit 230 is Cfd, the capacity of the analog memories 231, 232, 233, and 234 is Cmem, and the ratio of Cfd to Cmem (Cmem / Cfd) is A. As described above, the gain of the first amplification transistor 240 is α1, and the total gain of the analog memories 231, 232, 233, 234 and the second transfer transistors 271, 272, 273, 274 is α2. If the signal charges generated in the photoelectric conversion elements 201, 202, 203, and 204 during the exposure period are Qph, the signal charges held in the analog memories 231, 232, 233, and 234 after the end of the exposure period are A × α1 × α2. × Qph.

光電変換素子201，202，203，204から電荷保持部230に転送された信号電荷に基づく信号は第２転送トランジスタ271，272，273，274によってサンプルホールドされ、アナログメモリ231，232，233，234に格納される。したがって、電荷保持部230に信号電荷が転送されてからアナログメモリ231，232，233，234に信号電荷が格納されるまでの時間は短く、電荷保持部230で発生したノイズは無視することができる。アナログメモリ231，232，233，234が信号電荷を保持している期間に発生するノイズを上記と同じQnと仮定すると、S/NはA×α1×α2×Qph/Qnとなる。 Signals based on the signal charges transferred from the photoelectric conversion elements 201, 202, 203, 204 to the charge holding unit 230 are sampled and held by the second transfer transistors 271, 272, 273, 274, and analog memories 231, 232, 233, 234 Stored in Therefore, the time from when the signal charge is transferred to the charge holding unit 230 until the signal charge is stored in the analog memories 231, 232, 233, 234 is short, and noise generated in the charge holding unit 230 can be ignored. . S / N is A × α1 × α2 × Qph / Qn assuming that the noise generated during the period in which the analog memories 231, 232, 233, and 234 hold signal charges is the same Qn as described above.

一方、特許文献2に記載された従来技術のように、容量蓄積部に保持された信号電荷を、増幅トランジスタを介して画素から読み出す場合のS/NはQph/Qnとなる。したがって、本実施形態のS/Nは従来技術のS/NのA×α1×α2倍となる。A×α1×α2が1よりも大きくなるようにアナログメモリ231，232，233，234の容量値を設定する（例えば、アナログメモリ231，232，233，234の容量値を電荷保持部230の容量値よりも十分大きくする）ことによって、信号品質の劣化を低減することができる。 On the other hand, as in the prior art described in Patent Document 2, the S / N when the signal charge held in the capacitor storage unit is read from the pixel via the amplification transistor is Qph / Qn. Therefore, the S / N of this embodiment is A × α1 × α2 times the S / N of the prior art. The capacity values of the analog memories 231, 232, 233, and 234 are set so that A × α1 × α2 is larger than 1. (For example, the capacity values of the analog memories 231, 232, 233, and 234 are set to the capacity of the charge holding unit 230. By making it sufficiently larger than the value, it is possible to reduce degradation of signal quality.

本実施形態では、画素100Aで構成されるグループに関しては、垂直方向の位置（以下、垂直位置と記載）によらず各グループの動作のタイミングは同一である。また、画素100Bで構成されるグループに関しては、垂直位置が異なる各グループの動作のタイミングは、動作の期間毎に応じたタイミングとなる。図8は、画素100A，100Bがn行に配置されている場合のグループ単位の動作のタイミングを模式的に示している。図8の垂直方向の位置が画素100A，100Bの配列における垂直位置すなわち行位置を示し、水平方向の位置が時間位置を示している。 In the present embodiment, regarding the group constituted by the pixels 100A, the operation timing of each group is the same regardless of the position in the vertical direction (hereinafter referred to as the vertical position). In addition, regarding the group constituted by the pixels 100B, the operation timing of each group having different vertical positions is a timing corresponding to each operation period. FIG. 8 schematically shows the operation timing of each group when the pixels 100A and 100B are arranged in n rows. The vertical position in FIG. 8 indicates the vertical position, that is, the row position in the arrangement of the pixels 100A and 100B, and the horizontal position indicates the time position.

リセット期間は図7の期間T1に相当し、信号転送期間は図7の期間T2，T3，T4に相当し、読み出し期間は図7の期間T5，T6に相当する。画素100Aで構成されるグループに関しては、垂直位置によらず各グループのリセット期間および信号転送期間は同一である。一方、画素100Bで構成されるグループに関しては、垂直位置が異なる各グループの信号転送期間は同一であるが読み出し期間は異なる。上述した動作では、同一のグループ内の画素毎に露光のタイミングが異なるが、複数のグループの全体では露光の同時性を実現することができる。 The reset period corresponds to the period T1 in FIG. 7, the signal transfer period corresponds to the periods T2, T3, and T4 in FIG. 7, and the read period corresponds to the periods T5 and T6 in FIG. Regarding the group constituted by the pixels 100A, the reset period and the signal transfer period of each group are the same regardless of the vertical position. On the other hand, regarding the group constituted by the pixels 100B, the signal transfer periods of the groups having different vertical positions are the same, but the readout periods are different. In the operation described above, the exposure timing is different for each pixel in the same group, but the synchronism of exposure can be realized in a plurality of groups as a whole.

次に、本実施形態の変形例を説明する。本実施形態では、第１基板20において4行1列に配置された4つの画素100Aが1つのグループを構成するが、グループを構成する画素100Aの配列はこれに限らない。また、本実施形態では、第２基板21において2行2列に配置された4つの画素100Bが1つのグループを構成するが、グループを構成する画素100Bの配列はこれに限らず、同一の色に対応した画素100Aの光電変換素子で発生した信号電荷が、同一の列に配置された画素100Bのアナログメモリに蓄積されるように画素100Bのグループが決定されていればよい。 Next, a modification of this embodiment will be described. In the present embodiment, the four pixels 100A arranged in four rows and one column on the first substrate 20 form one group, but the arrangement of the pixels 100A forming the group is not limited to this. In the present embodiment, the four pixels 100B arranged in two rows and two columns on the second substrate 21 form one group, but the arrangement of the pixels 100B forming the group is not limited to this, and the same color It is only necessary to determine the group of the pixels 100B so that the signal charges generated by the photoelectric conversion elements of the pixels 100A corresponding to the above are accumulated in the analog memory of the pixels 100B arranged in the same column.

図9は、画素100Aが構成するグループおよび画素100Bが構成するグループの他の例を示している。図9(a)は、画素100Aが構成するグループを示し、図9(b)は、画素100Bが構成するグループを示している。図9では画素部200A，200Bを構成する画素100A，100Bのうち一部の画素100A，100Bの配列を示しているが、残りの画素100A，100Bの配列も、図9に示す配列と同様である。 FIG. 9 shows another example of the group formed by the pixel 100A and the group formed by the pixel 100B. FIG. 9 (a) shows a group formed by the pixel 100A, and FIG. 9 (b) shows a group formed by the pixel 100B. 9 shows the arrangement of some of the pixels 100A and 100B among the pixels 100A and 100B constituting the pixel units 200A and 200B, but the arrangement of the remaining pixels 100A and 100B is the same as the arrangement shown in FIG. is there.

図9(a)に示すように第１基板20では、2行2列に配置された4つの画素100Aが1つの接続部250を共有する。具体的には、Bに対応する画素100A-11とGrに対応する画素100A-12とGbに対応する画素100A-15とRに対応する画素100A-16とが接続部250-1を共有する。これらの画素100A-11，100A-12，100A-15，100A-16はグループG11を構成する。また、Bに対応する画素100A-13とGrに対応する画素100A-14とGbに対応する画素100A-17とRに対応する画素100A-18とが接続部250-2を共有する。これらの画素100A-13，100A-14，100A-17，100A-18はグループG12を構成する。 As shown in FIG. 9A, in the first substrate 20, four pixels 100A arranged in two rows and two columns share one connection portion 250. Specifically, the pixel 100A-11 corresponding to B, the pixel 100A-12 corresponding to Gr, the pixel 100A-15 corresponding to Gb, and the pixel 100A-16 corresponding to R share the connection part 250-1. . These pixels 100A-11, 100A-12, 100A-15, and 100A-16 constitute a group G11. Further, the pixel 100A-13 corresponding to B, the pixel 100A-14 corresponding to Gr, the pixel 100A-17 corresponding to Gb, and the pixel 100A-18 corresponding to R share the connection portion 250-2. These pixels 100A-13, 100A-14, 100A-17, and 100A-18 constitute a group G12.

図9(b)に示すように第２基板21では、2行2列に配置された4つの画素100Bが1つの接続部250を共有する。具体的には、Bに対応する画素100B-11とRに対応する画素100B-12とGbに対応する画素100B-15とGrに対応する画素100B-16とが接続部250-1を共有する。これらの画素100B-11，100B-12，100B-15，100B-16はグループG13を構成する。また、Bに対応する画素100B-13とRに対応する画素100B-14とGbに対応する画素100B-17とGrに対応する画素100B-18とが接続部250-2を共有する。これらの画素100B-13，100B-14，100B-17，100B-18はグループG14を構成する。上記のように、第１基板20における1つのグループ内の合計4画素に対して、第２基板21における1つのグループ内の合計4画素がちょうど重なるように、接続部250およびグループの配置が決定される。 As shown in FIG. 9B, in the second substrate 21, four pixels 100B arranged in two rows and two columns share one connection portion 250. Specifically, the pixel 100B-11 corresponding to B, the pixel 100B-12 corresponding to R, the pixel 100B-15 corresponding to Gb, and the pixel 100B-16 corresponding to Gr share the connection part 250-1. . These pixels 100B-11, 100B-12, 100B-15, and 100B-16 constitute a group G13. Further, the pixel 100B-13 corresponding to B, the pixel 100B-14 corresponding to R, the pixel 100B-17 corresponding to Gb, and the pixel 100B-18 corresponding to Gr share the connection portion 250-2. These pixels 100B-13, 100B-14, 100B-17, and 100B-18 constitute a group G14. As described above, the arrangement of the connection part 250 and the group is determined so that the total of four pixels in one group on the second substrate 21 overlaps with the total of four pixels in one group on the first substrate 20. Is done.

グループG11内のそれぞれの画素100AとグループG13内のそれぞれの画素100Bとが対応している。つまり、グループG11内の画素100Aで発生した信号電荷は接続部250-1を介してグループG13内の画素100Bに入力され蓄積される。また、グループG12内のそれぞれの画素100AとグループG14内のそれぞれの画素100Bとが対応している。つまり、グループG12内の画素100Aで発生した信号電荷は接続部250-2を介してグループG14内の画素100Bに入力され蓄積される。垂直走査回路300A，300Bは、グループG11内のそれぞれの画素100AとグループG13内のそれぞれの画素100Bとを対応付けると共に、グループG12内のそれぞれの画素100AとグループG14内のそれぞれの画素100Bとを対応付け、画素100A，100Bを制御する制御信号を生成し、信号線110A，110Bを介して画素100A，100Bへ出力する。 Each pixel 100A in the group G11 corresponds to each pixel 100B in the group G13. That is, the signal charge generated in the pixel 100A in the group G11 is input and accumulated in the pixel 100B in the group G13 via the connection unit 250-1. In addition, each pixel 100A in the group G12 corresponds to each pixel 100B in the group G14. That is, the signal charge generated in the pixel 100A in the group G12 is input and accumulated in the pixel 100B in the group G14 via the connection unit 250-2. The vertical scanning circuits 300A and 300B associate each pixel 100A in the group G11 with each pixel 100B in the group G13, and also correspond each pixel 100A in the group G12 and each pixel 100B in the group G14. In addition, a control signal for controlling the pixels 100A and 100B is generated and output to the pixels 100A and 100B via the signal lines 110A and 110B.

図9(b)に示すように、Bに対応する画素100B-11，100B-13とRに対応する画素100B-12，100B-14とが同一の列に配置され、これらの画素から出力された画素信号（B信号、R信号）は、列処理回路350で処理された後、出力チャンネル430を介して出力アンプ410へ出力される。また、Gbに対応する画素100B-15，100B-17とGrに対応する画素100B-16，100B-18とが同一の列に配置され、これらの画素から出力された画素信号（G信号）は、列処理回路350で処理された後、出力チャンネル440を介して出力アンプ420へ出力される。 As shown in FIG. 9B, the pixels 100B-11 and 100B-13 corresponding to B and the pixels 100B-12 and 100B-14 corresponding to R are arranged in the same column and output from these pixels. The pixel signals (B signal and R signal) processed by the column processing circuit 350 are output to the output amplifier 410 via the output channel 430. Also, the pixels 100B-15 and 100B-17 corresponding to Gb and the pixels 100B-16 and 100B-18 corresponding to Gr are arranged in the same column, and the pixel signal (G signal) output from these pixels is After being processed by the column processing circuit 350, it is output to the output amplifier 420 via the output channel 440.

上述したように、本実施形態では、第２基板21において、同一の色に対応する2以上の画素100Bが同一の列に配置されている。あるいは、第２基板21において、複数の画素100Aに対応する色の配列と複数の画素100Bに対応する色の配列とが異なる。あるいは、同一の色に対応する複数の画素100Aのそれぞれの光電変換素子により生成された信号（色信号）が、同一の垂直信号線120に接続された複数のアナログメモリ（信号蓄積回路）のそれぞれに蓄積される。 As described above, in the present embodiment, in the second substrate 21, two or more pixels 100B corresponding to the same color are arranged in the same column. Alternatively, in the second substrate 21, the color arrangement corresponding to the plurality of pixels 100A is different from the color arrangement corresponding to the plurality of pixels 100B. Alternatively, signals (color signals) generated by the respective photoelectric conversion elements of the plurality of pixels 100A corresponding to the same color are respectively stored in the plurality of analog memories (signal storage circuits) connected to the same vertical signal line 120. Accumulated in.

固体撮像装置をこのように構成することによって、画素信号を読み出す過程で同一の色に対応する画素信号間で発生するばらつきを抑制することができる。したがって、読み出された画素信号で構成される画像に発生する縦スジを抑制することができる。特に、人間の目が他の色よりも高い感度を有する緑色（Gr，Gb）に関して、画素信号を読み出す過程で画素信号間に発生するばらつきを抑制し、読み出された画素信号で構成される画像に発生する縦スジを抑制することができる。 By configuring the solid-state imaging device in this way, it is possible to suppress variations that occur between pixel signals corresponding to the same color in the process of reading out pixel signals. Therefore, it is possible to suppress vertical stripes that occur in an image composed of the read pixel signals. In particular, for green (Gr, Gb), in which the human eye has higher sensitivity than other colors, variations that occur between pixel signals in the process of reading out the pixel signals are suppressed, and the read pixel signals are configured. Vertical streaks that occur in the image can be suppressed.

また、複数の画素間で一部の回路要素を共有しているため、複数の画素間で回路要素を共有しない場合と比較して、チップ面積を低減することができる。さらに、複数の画素間で第１増幅トランジスタ240および電流源280を共有しているため、同時に動作する電流源の数を抑えることができる。このため、多数の電流源が同時に動作することによる電源電圧の電圧降下やGND（グランド）電圧の上昇等の発生を低減することができる。 In addition, since some circuit elements are shared among a plurality of pixels, the chip area can be reduced as compared with the case where the circuit elements are not shared between the plurality of pixels. Furthermore, since the first amplification transistor 240 and the current source 280 are shared among a plurality of pixels, the number of current sources that operate simultaneously can be suppressed. For this reason, it is possible to reduce the occurrence of a power supply voltage drop or a GND (ground) voltage rise due to simultaneous operation of a large number of current sources.

また、画素の全ての回路要素を1枚の基板に配置する場合と比較して、第１基板20の光電変換素子の面積を大きくすることが可能となるため、感度が向上する。さらに、アナログメモリを用いることによって、第２基板21に設ける信号蓄積用の領域の面積を小さくすることができる。 In addition, the area of the photoelectric conversion element on the first substrate 20 can be increased as compared with the case where all the circuit elements of the pixel are arranged on one substrate, so that the sensitivity is improved. Further, by using an analog memory, the area of the signal storage region provided on the second substrate 21 can be reduced.

また、アナログメモリ231，232，233，234を設けたことによって、信号品質の劣化を低減することができる。特に、アナログメモリの容量値を電荷保持部の容量値よりも大きくする（例えば、アナログメモリの容量値を電荷保持部の容量値の5倍以上にする）ことによって、アナログメモリが保持する信号電荷が、電荷保持部が保持する信号電荷よりも大きくなる。このため、アナログメモリのリーク電流による信号劣化の影響を小さくすることができる。 Further, by providing the analog memories 231, 232, 233, and 234, it is possible to reduce signal quality degradation. In particular, the signal charge held in the analog memory by making the capacitance value of the analog memory larger than the capacitance value of the charge holding portion (for example, making the capacitance value of the analog memory more than five times the capacitance value of the charge holding portion). However, it becomes larger than the signal charge held by the charge holding unit. For this reason, it is possible to reduce the influence of signal deterioration due to the leak current of the analog memory.

また、クランプ容量260および第２転送トランジスタ271，272，273，274を設けることによって、第１基板20で発生するノイズの影響を低減することができる。第１基板20で発生するノイズには、第１増幅トランジスタ240に接続される回路（例えば第１リセットトランジスタ220）の動作に由来して第１増幅トランジスタ240の入力部で発生するノイズ（例えばリセットノイズ）や、第１増幅トランジスタ240の動作特性に由来するノイズ（例えば第１増幅トランジスタ240の回路閾値のばらつきによるノイズ）等がある。 Further, by providing the clamp capacitor 260 and the second transfer transistors 271, 272, 273, and 274, the influence of noise generated in the first substrate 20 can be reduced. The noise generated in the first substrate 20 includes noise (for example, reset) generated at the input portion of the first amplification transistor 240 resulting from the operation of a circuit (for example, the first reset transistor 220) connected to the first amplification transistor 240. Noise), noise derived from the operating characteristics of the first amplification transistor 240 (for example, noise due to variations in the circuit threshold of the first amplification transistor 240), and the like.

また、アナログメモリ231，232，233，234をリセットしたときの信号と、光電変換素子201，202，203，204から電荷保持部230へ信号電荷を転送することによって発生する第１増幅トランジスタ240の出力の変動に応じた信号とを時分割で画素100Bから出力し、画素100Bの外部で各信号の差分処理を行うことによって、第２基板21で発生するノイズの影響を低減することができる。第２基板21で発生するノイズには、第２増幅トランジスタ241，242，243，244に接続される回路（例えば第２リセットトランジスタ221，222，223，224）の動作に由来して第２増幅トランジスタ241，242，243，244の入力部で発生するノイズ（例えばリセットノイズ）等がある。 Further, the signal when the analog memories 231, 232, 233 and 234 are reset and the first amplification transistor 240 generated by transferring the signal charges from the photoelectric conversion elements 201, 202, 203 and 204 to the charge holding unit 230. By outputting a signal corresponding to the output fluctuation from the pixel 100B in a time-sharing manner and performing differential processing of each signal outside the pixel 100B, the influence of noise generated in the second substrate 21 can be reduced. The noise generated in the second substrate 21 is derived from the operation of a circuit (for example, the second reset transistors 221, 222, 223, 224) connected to the second amplification transistors 241, 242, 243, 244. There is noise (for example, reset noise) generated at the input portion of the transistors 241, 242, 243, and 244.

本発明に係る第１の画素は例えば画素100Aに対応する。本発明に係る第２の画素は例えば画素100Bに対応する。本発明に係る信号蓄積回路は例えばアナログメモリ231，232，233，234に対応する。本発明に係る出力回路は例えば選択トランジスタ291，292，293，294に対応する。本発明に係る制御部は例えば垂直走査回路300A，300Bに対応する。 The first pixel according to the present invention corresponds to the pixel 100A, for example. The second pixel according to the present invention corresponds to the pixel 100B, for example. The signal storage circuit according to the present invention corresponds to, for example, analog memories 231, 232, 233, and 234. The output circuit according to the present invention corresponds to the selection transistors 291, 292, 293, and 294, for example. The control unit according to the present invention corresponds to, for example, the vertical scanning circuits 300A and 300B.

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。上記では、2枚の基板が接続部で接続されている固体撮像装置の構成を示したが、3枚以上の基板が接続部で接続されていてもよい。3枚以上の基板が接続部で接続される固体撮像装置の場合、3枚以上の基板のうち2枚の基板が第１の基板と第２の基板に相当する。 As described above, the embodiments of the present invention have been described in detail with reference to the drawings. However, the specific configuration is not limited to the above-described embodiments, and includes design changes and the like without departing from the gist of the present invention. . In the above description, the configuration of the solid-state imaging device in which two substrates are connected by the connection unit is shown, but three or more substrates may be connected by the connection unit. In the case of a solid-state imaging device in which three or more substrates are connected at the connection portion, two of the three or more substrates correspond to the first substrate and the second substrate.

例えば、本発明の一態様に係る固体撮像装置は、
「第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、
前記第１の基板は、行列状に配置された複数の第１の画素を備え、
前記第２の基板は、行列状に配置された複数の第２の画素を備え、
前記複数の第１の画素のそれぞれは、第１〜第ｎ（ｎは２以上の整数）の色のうちいずれかの色に対応する色信号を生成する光電変換手段を有し、
前記複数の第２の画素のそれぞれは、
前記光電変換手段により生成された色信号を蓄積する信号蓄積手段と、
前記信号蓄積手段に蓄積された色信号を前記第２の画素の外部に出力する出力手段と、
を有し、
第ｍ（ｍは１〜ｎのいずれかの整数）の色に対応する色信号を生成する前記光電変換手段を有する前記第１の画素が、第ｍの色に対応する前記第１の画素であって、
第ｍ（ｍは１〜ｎのいずれか）の色に対応する色信号を蓄積する前記信号蓄積手段を有する前記第２の画素が、第ｍの色に対応する前記第２の画素であって、
前記第２の基板において、同一の色に対応する２以上の前記第２の画素が同一の列に配置されていることを特徴とする固体撮像装置。」
であってもよい。 For example, a solid-state imaging device according to one embodiment of the present invention is provided.
“A solid-state imaging device in which a first substrate and a second substrate are electrically connected,
The first substrate includes a plurality of first pixels arranged in a matrix,
The second substrate includes a plurality of second pixels arranged in a matrix,
Each of the plurality of first pixels has photoelectric conversion means for generating a color signal corresponding to any one of the first to nth (n is an integer of 2 or more) colors,
Each of the plurality of second pixels is
Signal storage means for storing the color signal generated by the photoelectric conversion means;
Output means for outputting the color signal stored in the signal storage means to the outside of the second pixel;
Have
The first pixel having the photoelectric conversion means for generating a color signal corresponding to the mth color (m is an integer from 1 to n) is the first pixel corresponding to the mth color. There,
The second pixel having the signal storage means for storing a color signal corresponding to the m-th color (m is any one of 1 to n) is the second pixel corresponding to the m-th color. ,
2. The solid-state imaging device according to claim 2, wherein two or more second pixels corresponding to the same color are arranged in the same column on the second substrate. "
It may be.

例えば、本発明の一態様に係る固体撮像装置は、
「第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、
前記第１の基板は、行列状に配置された複数の第１の画素を備え、
前記第２の基板は、行列状に配置された複数の第２の画素を備え、
前記複数の第１の画素のそれぞれは、第１〜第ｎ（ｎは２以上の整数）の色のうちいずれかの色に対応する色信号を生成する光電変換手段を有し、
前記複数の第２の画素のそれぞれは、
前記光電変換手段により生成された色信号を蓄積する信号蓄積手段と、
前記信号蓄積手段に蓄積された色信号を前記第２の画素の外部に出力する出力手段と、
を有し、
第ｍ（ｍは１〜ｎのいずれかの整数）の色に対応する色信号を生成する前記光電変換手段を有する前記第１の画素が、第ｍの色に対応する前記第１の画素であって、
第ｍ（ｍは１〜ｎのいずれか）の色に対応する色信号を蓄積する前記信号蓄積手段を有する前記第２の画素が、第ｍの色に対応する前記第２の画素であって、
前記複数の第１の画素に対応する色の配列と前記複数の第２の画素に対応する色の配列とが異なることを特徴とする固体撮像装置。」
であってもよい。 For example, a solid-state imaging device according to one embodiment of the present invention is provided.
“A solid-state imaging device in which a first substrate and a second substrate are electrically connected,
The first substrate includes a plurality of first pixels arranged in a matrix,
The second substrate includes a plurality of second pixels arranged in a matrix,
Each of the plurality of first pixels has photoelectric conversion means for generating a color signal corresponding to any one of the first to nth (n is an integer of 2 or more) colors,
Each of the plurality of second pixels is
Signal storage means for storing the color signal generated by the photoelectric conversion means;
Output means for outputting the color signal stored in the signal storage means to the outside of the second pixel;
Have
The first pixel having the photoelectric conversion means for generating a color signal corresponding to the mth color (m is an integer from 1 to n) is the first pixel corresponding to the mth color. There,
The second pixel having the signal storage means for storing a color signal corresponding to the m-th color (m is any one of 1 to n) is the second pixel corresponding to the m-th color. ,
A solid-state imaging device, wherein an array of colors corresponding to the plurality of first pixels is different from an array of colors corresponding to the plurality of second pixels. "
It may be.

例えば、本発明の一態様に係る固体撮像装置は、
「第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、
前記第１の基板は、行列状に配置された複数の第１の画素を備え、
前記第２の基板は、行列状に配置された複数の第２の画素と、列毎に設けられた垂直信号線とを備え、
前記複数の第１の画素のそれぞれは、第１〜第ｎ（ｎは２以上の整数）の色のうちいずれかの色に対応する色信号を生成する光電変換手段を有し、
前記複数の第２の画素のそれぞれは、
前記垂直信号線に接続され、前記光電変換手段により生成された色信号を蓄積する信号蓄積手段と、
前記信号蓄積手段に蓄積された色信号を前記第２の画素の外部に出力する出力手段と、
を有し、
第ｍ（ｍは１〜ｎのいずれかの整数）の色に対応する色信号を生成する前記光電変換手段を有する前記第１の画素が、第ｍの色に対応する前記第１の画素であって、
同一の色に対応する複数の前記第１の画素のそれぞれの前記光電変換手段により生成された色信号が、同一の前記垂直信号線に接続された複数の前記信号蓄積手段のそれぞれに蓄積されることを特徴とする固体撮像装置。」
であってもよい。 For example, a solid-state imaging device according to one embodiment of the present invention is provided.
“A solid-state imaging device in which a first substrate and a second substrate are electrically connected,
The first substrate includes a plurality of first pixels arranged in a matrix,
The second substrate includes a plurality of second pixels arranged in a matrix, and vertical signal lines provided for each column,
Each of the plurality of first pixels has photoelectric conversion means for generating a color signal corresponding to any one of the first to nth (n is an integer of 2 or more) colors,
Each of the plurality of second pixels is
Signal storage means connected to the vertical signal line and for storing color signals generated by the photoelectric conversion means;
Output means for outputting the color signal stored in the signal storage means to the outside of the second pixel;
Have
The first pixel having the photoelectric conversion means for generating a color signal corresponding to the mth color (m is an integer from 1 to n) is the first pixel corresponding to the mth color. There,
Color signals generated by the photoelectric conversion means of each of the plurality of first pixels corresponding to the same color are stored in each of the plurality of signal storage means connected to the same vertical signal line. A solid-state imaging device. "
It may be.

例えば、本発明の一態様に係る撮像装置は、
「第１の基板と第２の基板とが電気的に接続されている撮像装置であって、
前記第１の基板は、行列状に配置された複数の第１の画素を備え、
前記第２の基板は、行列状に配置された複数の第２の画素を備え、
前記複数の第１の画素のそれぞれは、第１〜第ｎ（ｎは２以上の整数）の色のうちいずれかの色に対応する色信号を生成する光電変換手段を有し、
前記複数の第２の画素のそれぞれは、
前記光電変換手段により生成された色信号を蓄積する信号蓄積手段と、
前記信号蓄積手段に蓄積された色信号を前記第２の画素の外部に出力する出力手段と、
を有し、
第ｍ（ｍは１〜ｎのいずれかの整数）の色に対応する色信号を生成する前記光電変換手段を有する前記第１の画素が、第ｍの色に対応する前記第１の画素であって、
第ｍ（ｍは１〜ｎのいずれか）の色に対応する色信号を蓄積する前記信号蓄積手段を有する前記第２の画素が、第ｍの色に対応する前記第２の画素であって、
前記第２の基板において、同一の色に対応する２以上の前記第２の画素が同一の列に配置されていることを特徴とする撮像装置。」
であってもよい。 For example, an imaging device according to one embodiment of the present invention includes:
“An imaging apparatus in which a first substrate and a second substrate are electrically connected,
The first substrate includes a plurality of first pixels arranged in a matrix,
The second substrate includes a plurality of second pixels arranged in a matrix,
Each of the plurality of first pixels has photoelectric conversion means for generating a color signal corresponding to any one of the first to nth (n is an integer of 2 or more) colors,
Each of the plurality of second pixels is
Signal storage means for storing the color signal generated by the photoelectric conversion means;
Output means for outputting the color signal stored in the signal storage means to the outside of the second pixel;
Have
The first pixel having the photoelectric conversion means for generating a color signal corresponding to the mth color (m is an integer from 1 to n) is the first pixel corresponding to the mth color. There,
The second pixel having the signal storage means for storing a color signal corresponding to the m-th color (m is any one of 1 to n) is the second pixel corresponding to the m-th color. ,
An image pickup apparatus, wherein two or more second pixels corresponding to the same color are arranged in the same column on the second substrate. "
It may be.

例えば、本発明の一態様に係る撮像装置は、
「第１の基板と第２の基板とが電気的に接続されている撮像装置であって、
前記第１の基板は、行列状に配置された複数の第１の画素を備え、
前記第２の基板は、行列状に配置された複数の第２の画素を備え、
前記複数の第１の画素のそれぞれは、第１〜第ｎ（ｎは２以上の整数）の色のうちいずれかの色に対応する色信号を生成する光電変換手段を有し、
前記複数の第２の画素のそれぞれは、
前記光電変換手段により生成された色信号を蓄積する信号蓄積手段と、
前記信号蓄積手段に蓄積された色信号を前記第２の画素の外部に出力する出力手段と、
を有し、
第ｍ（ｍは１〜ｎのいずれかの整数）の色に対応する色信号を生成する前記光電変換手段を有する前記第１の画素が、第ｍの色に対応する前記第１の画素であって、
第ｍ（ｍは１〜ｎのいずれか）の色に対応する色信号を蓄積する前記信号蓄積手段を有する前記第２の画素が、第ｍの色に対応する前記第２の画素であって、
前記複数の第１の画素に対応する色の配列と前記複数の第２の画素に対応する色の配列とが異なることを特徴とする撮像装置。」
であってもよい。 For example, an imaging device according to one embodiment of the present invention includes:
“An imaging apparatus in which a first substrate and a second substrate are electrically connected,
The first substrate includes a plurality of first pixels arranged in a matrix,
The second substrate includes a plurality of second pixels arranged in a matrix,
Each of the plurality of first pixels has photoelectric conversion means for generating a color signal corresponding to any one of the first to nth (n is an integer of 2 or more) colors,
Each of the plurality of second pixels is
Signal storage means for storing the color signal generated by the photoelectric conversion means;
Output means for outputting the color signal stored in the signal storage means to the outside of the second pixel;
Have
The first pixel having the photoelectric conversion means for generating a color signal corresponding to the mth color (m is an integer from 1 to n) is the first pixel corresponding to the mth color. There,
The second pixel having the signal storage means for storing a color signal corresponding to the m-th color (m is any one of 1 to n) is the second pixel corresponding to the m-th color. ,
An image pickup apparatus, wherein an arrangement of colors corresponding to the plurality of first pixels is different from an arrangement of colors corresponding to the plurality of second pixels. "
It may be.

例えば、本発明の一態様に係る撮像装置は、
「第１の基板と第２の基板とが電気的に接続されている撮像装置であって、
前記第１の基板は、行列状に配置された複数の第１の画素を備え、
前記第２の基板は、行列状に配置された複数の第２の画素と、列毎に設けられた垂直信号線とを備え、
前記複数の第１の画素のそれぞれは、第１〜第ｎ（ｎは２以上の整数）の色のうちいずれかの色に対応する色信号を生成する光電変換手段を有し、
前記複数の第２の画素のそれぞれは、
前記垂直信号線に接続され、前記光電変換手段により生成された色信号を蓄積する信号蓄積手段と、
前記信号蓄積手段に蓄積された色信号を前記第２の画素の外部に出力する出力手段と、
を有し、
第ｍ（ｍは１〜ｎのいずれかの整数）の色に対応する色信号を生成する前記光電変換手段を有する前記第１の画素が、第ｍの色に対応する前記第１の画素であって、
同一の色に対応する複数の前記第１の画素のそれぞれの前記光電変換手段により生成された色信号が、同一の前記垂直信号線に接続された複数の前記信号蓄積手段のそれぞれに蓄積されることを特徴とする撮像装置。」
であってもよい。 For example, an imaging device according to one embodiment of the present invention includes:
“An imaging apparatus in which a first substrate and a second substrate are electrically connected,
The first substrate includes a plurality of first pixels arranged in a matrix,
The second substrate includes a plurality of second pixels arranged in a matrix, and vertical signal lines provided for each column,
Each of the plurality of first pixels has photoelectric conversion means for generating a color signal corresponding to any one of the first to nth (n is an integer of 2 or more) colors,
Each of the plurality of second pixels is
Signal storage means connected to the vertical signal line and for storing color signals generated by the photoelectric conversion means;
Output means for outputting the color signal stored in the signal storage means to the outside of the second pixel;
Have
The first pixel having the photoelectric conversion means for generating a color signal corresponding to the mth color (m is an integer from 1 to n) is the first pixel corresponding to the mth color. There,
Color signals generated by the photoelectric conversion means of each of the plurality of first pixels corresponding to the same color are stored in each of the plurality of signal storage means connected to the same vertical signal line. An imaging apparatus characterized by that. "
It may be.

上述した各構成要素や各処理プロセスの任意の組合せを実現するコンピュータプログラムプロダクトも本発明の態様として有効である。コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体（ＤＶＤ媒体，ハードディスク媒体、メモリ媒体など）、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム（例えば、サーバとクライアント端末を含むシステム）など、プログラムコードが組み込まれた記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードがコンピュータプログラムプロダクト内に記録される。 A computer program product that realizes any combination of the above-described components and processing processes is also effective as an aspect of the present invention. A computer program product includes a recording medium (DVD medium, hard disk medium, memory medium, etc.) on which a program code is recorded, a computer on which the program code is recorded, and an Internet system (for example, a server and a client terminal) on which the program code is recorded. A recording medium, a device, a device, or a system in which a program code is incorporated. In this case, each component and each process described above are mounted in each module, and a program code including the mounted module is recorded in the computer program product.

例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、
「第１の基板と第２の基板とが電気的に接続され、
前記第１の基板は、行列状に配置された複数の第１の画素を備え、
前記第２の基板は、行列状に配置された複数の第２の画素を備え、
前記複数の第１の画素のそれぞれは、第１〜第ｎ（ｎは２以上の整数）の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、
前記複数の第２の画素のそれぞれは、
前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、
前記信号蓄積回路に蓄積された色信号を前記第２の画素の外部に出力する出力回路と、
を有し、
第ｍ（ｍは１〜ｎのいずれかの整数）の色に対応する色信号を生成する前記光電変換素子を有する前記第１の画素が、第ｍの色に対応する前記第１の画素であって、第ｍ（ｍは１〜ｎのいずれか）の色に対応する色信号を蓄積する前記信号蓄積回路を有する前記第２の画素が、第ｍの色に対応する前記第２の画素であって、
前記第１の基板において、第１〜第ｎの色のうち所定の色に対応する２以上の前記第１の画素が異なる列に配置され、
前記第２の基板において、前記所定の色に対応する２以上の前記第２の画素が同一の列に配置されている固体撮像装置の前記画素から信号を読み出す処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、
前記光電変換素子が色信号を生成するモジュールと、
前記所定の色に対応する複数の前記第１の画素のそれぞれの前記光電変換素子により生成された色信号が、同一の列に配置された複数の前記第２の画素のそれぞれの前記信号蓄積回路に蓄積されるよう、前記光電変換素子により生成された色信号を前記信号蓄積回路に蓄積するモジュールと、
前記信号蓄積回路に蓄積された色信号を、前記出力回路を介して前記第２の画素の外部に出力するモジュールと、
を含むプログラムコードが記録されたコンピュータプログラムプロダクト。」
であってもよい。 For example, a computer program product according to an aspect of the present invention is:
“The first substrate and the second substrate are electrically connected,
The first substrate includes a plurality of first pixels arranged in a matrix,
The second substrate includes a plurality of second pixels arranged in a matrix,
Each of the plurality of first pixels includes a photoelectric conversion element that generates a color signal corresponding to any one of the first to nth (n is an integer of 2 or more) colors,
Each of the plurality of second pixels is
A signal storage circuit for storing the color signal generated by the photoelectric conversion element;
An output circuit for outputting the color signal accumulated in the signal accumulation circuit to the outside of the second pixel;
Have
The first pixel having the photoelectric conversion element that generates a color signal corresponding to the m-th color (m is an integer from 1 to n) is the first pixel corresponding to the m-th color. The second pixel having the signal storage circuit for storing a color signal corresponding to the mth color (m is any one of 1 to n) corresponds to the second pixel corresponding to the mth color. Because
In the first substrate, two or more first pixels corresponding to a predetermined color among the first to nth colors are arranged in different columns,
A program for causing a computer to execute a process of reading a signal from the pixels of a solid-state imaging device in which two or more second pixels corresponding to the predetermined color are arranged in the same column on the second substrate A computer program product with recorded code,
A module in which the photoelectric conversion element generates a color signal;
The signal storage circuits of the plurality of second pixels in which the color signals generated by the photoelectric conversion elements of the plurality of first pixels corresponding to the predetermined color are arranged in the same column A module for storing the color signal generated by the photoelectric conversion element in the signal storage circuit so as to be stored in the signal storage circuit;
A module for outputting the color signal accumulated in the signal accumulation circuit to the outside of the second pixel via the output circuit;
A computer program product in which a program code is recorded. "
It may be.

上述した実施形態による各構成要素や各処理プロセスの任意の組合せを実現するためのプログラムも本発明の態様として有効である。このプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行させることで、本発明の目的を達成することができる。 A program for realizing any combination of each component and each processing process according to the above-described embodiment is also effective as an aspect of the present invention. The object of the present invention can be achieved by recording the program on a computer-readable recording medium, causing the computer to read and execute the program recorded on the recording medium.

ここで、「コンピュータ」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。 Here, the “computer” includes a homepage providing environment (or display environment) if the WWW system is used. The “computer-readable recording medium” refers to a storage device such as a portable medium such as a flexible disk, a magneto-optical disk, a ROM, and a CD-ROM, and a hard disk built in the computer. Further, the “computer-readable recording medium” refers to a volatile memory (RAM) in a computer system that becomes a server or a client when a program is transmitted via a network such as the Internet or a communication line such as a telephone line. In addition, those holding programs for a certain period of time are also included.

また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように、情報を伝送する機能を有する媒体のことをいう。また、上述したプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能を、コンピュータに既に記録されているプログラムとの組合せで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。 The program described above may be transmitted from a computer storing the program in a storage device or the like to another computer via a transmission medium or by a transmission wave in the transmission medium. Here, the “transmission medium” for transmitting a program refers to a medium having a function of transmitting information, such as a network (communication network) such as the Internet or a communication line (communication line) such as a telephone line. Further, the above-described program may be for realizing a part of the above-described function. Furthermore, what can implement | achieve the function mentioned above in combination with the program already recorded on the computer, what is called a difference file (difference program) may be sufficient.

以上、本発明の好ましい実施形態を説明したが、上述した各構成要素や各処理プロセスとして、色々な代替物、変形物、等価物を用いることができる。本明細書に開示された実施形態において、１または複数の機能を実行するために、１つの部品を複数の部品と置き換えてもよいし、複数の部品を１つの部品で置き換えてもよい。このような置換が、本発明の目的を達成するために適切に作用しない場合を除き、このような置換は、本発明の範囲内である。したがって、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項により決められるべきであり、均等物の全範囲も含まれる。請求項において、明示的に断らない限り、各構成要素は１またはそれ以上の数量である。請求項において「〜のための手段」のような語句を用いて明示的に記載する場合を除いて、請求項がミーンズ・プラス・ファンクションの限定を含むものと解してはならない。 Although the preferred embodiments of the present invention have been described above, various alternatives, modifications, and equivalents can be used as the above-described components and processing processes. In the embodiments disclosed herein, one part may be replaced with a plurality of parts, or a plurality of parts may be replaced with one part to perform one or more functions. Such substitutions are within the scope of the invention unless such substitutions do not work properly to achieve the objectives of the invention. Accordingly, the scope of the invention should not be determined by reference to the above description, but should be determined by the claims, including the full scope of equivalents. In the claims, each component is one or more quantities unless explicitly stated otherwise. Except where expressly stated in a claim using words such as “means for”, the claim should not be construed as including means plus function limitations.

本明細書に使用される用語は特定の実施形態を説明することのみを目的としており、本発明を制限しようとするものではない。本明細書においては、単数形で用語が使用されている場合でも、複数形を排除することが文脈で明確に示されていない限り、その用語は複数形をも同様に含む。 The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. In this specification, even when a term is used in the singular, the term includes the plural unless the context clearly indicates otherwise.

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。 As described above, the embodiments of the present invention have been described in detail with reference to the drawings. However, the specific configuration is not limited to the above-described embodiments, and includes design changes and the like without departing from the gist of the present invention. .

1・・・レンズ部、2・・・レンズ制御装置、3・・・固体撮像装置、4・・・駆動回路、5・・・メモリ、6・・・信号処理回路、7・・・記録装置、8・・・制御装置、9・・・表示装置、100A，100B・・・画素、130，280・・・電流源、200A，200B・・・画素部、201，202，203，204・・・光電変換素子、211，212，213，214・・・第１転送トランジスタ、220・・・第１リセットトランジスタ、221，222，223，224・・・第２リセットトランジスタ、230・・・電荷保持部、231，232，233，234・・・アナログメモリ、240・・・第１増幅トランジスタ、241，242，243，244・・・第２増幅トランジスタ、250・・・接続部、251，253マイクロパッド、252・・・マイクロバンプ、260・・・クランプ容量、271，272，273，274・・・第２転送トランジスタ、291，292，293，294・・・選択トランジスタ、300A，300B・・・垂直走査回路、350・・・列処理回路、400・・・水平走査回路、410，420・・・出力アンプ、430，440・・・出力チャンネル DESCRIPTION OF SYMBOLS 1 ... Lens part, 2 ... Lens control apparatus, 3 ... Solid-state imaging device, 4 ... Drive circuit, 5 ... Memory, 6 ... Signal processing circuit, 7 ... Recording device , 8 ... Control device, 9 ... Display device, 100A, 100B ... Pixel, 130, 280 ... Current source, 200A, 200B ... Pixel section, 201, 202, 203, 204 ...・ Photoelectric conversion elements, 211, 212, 213, 214... First transfer transistor, 220... First reset transistor, 221, 222, 223, 224... Second reset transistor, 230. , 231, 232, 233, 234... Analog memory, 240... First amplification transistor, 241, 242, 243, 244... Second amplification transistor, 250. Pad, 252 ... Micro bump, 260 ... Clamp capacitance, 271, 272, 273, 274 ... Second transfer transistor, 291, 292, 293, 294 ... Selected transistor 300A, 300B ... vertical scanning circuit, 350 ... column processing circuit, 400 ... horizontal scanning circuit, 410, 420 ... output amplifier, 430, 440 ... output channel

Claims

A solid-state imaging device in which a first substrate and a second substrate are electrically connected,
The first substrate includes a plurality of first pixels arranged in a matrix,
The second substrate includes a plurality of second pixels arranged in a matrix,
Each of the plurality of first pixels includes a photoelectric conversion element that generates a color signal corresponding to any one of the first to nth (n is an integer of 2 or more) colors,
Each of the plurality of second pixels is
A signal storage circuit for storing the color signal generated by the photoelectric conversion element;
An output circuit for outputting the color signal accumulated in the signal accumulation circuit to the outside of the second pixel;
Have
The first pixel having the photoelectric conversion element that generates a color signal corresponding to the m-th color (m is an integer from 1 to n) is the first pixel corresponding to the m-th color. There,
The second pixel having the signal storage circuit for storing a color signal corresponding to an mth color (m is any one of 1 to n) is the second pixel corresponding to the mth color. ,
In the first substrate, first arrangement units each including a predetermined number of the first pixels corresponding to two or more of the first to nth colors are regularly arranged, and In each of the first arrangement units, two or more first pixels corresponding to a predetermined color among the first to nth colors are arranged in different columns,
In the second substrate, second arrangement units each including a predetermined number of the second pixels corresponding to two or more colors among the first to nth colors are regularly arranged, and In each of the second arrangement units, two or more second pixels corresponding to the predetermined color are arranged in the same column.

The signal storage circuits of the plurality of second pixels in which the color signals generated by the photoelectric conversion elements of the plurality of first pixels corresponding to the predetermined color are arranged in the same column The solid-state imaging device according to claim 1 , wherein the solid-state imaging device is stored in the device.

The signal storage circuit of each of the plurality of second pixels arranged in the same column with the color signal generated by the photoelectric conversion element of each of the plurality of first pixels corresponding to the predetermined color The solid-state imaging device according to claim 1 , further comprising a control unit that performs control to transfer to the image sensor.

A vertical signal line that is provided for each column of the second pixels and that outputs a color signal stored in the signal storage circuit;
A plurality of output channels for outputting the color signal output to the vertical signal line to the outside of the solid-state imaging device;
The solid-state imaging device according to claim 1 , further comprising:

The color signal accumulated in the signal accumulation circuit in the second pixel is output to the vertical signal line provided in the column of the second pixel,
Among the color signals output to the vertical signal line, the color signal of the predetermined color is output to one of the output channels, while the color signal of a color other than the predetermined color is output to the other output channel. The solid-state imaging device according to claim 4 , wherein:

The solid-state imaging device according to claim 5 , wherein the color signal of the predetermined color is a G signal.

The solid-state imaging device according to claim 6 , wherein the color signal of a color other than the predetermined color is an R signal or a B signal.

The first pixels are arranged corresponding to a sequence of R, B, Gr, Gb forming a Bayer arrangement,
The predetermined colors are Gr and Gb,
In the first substrate, the first pixel corresponding to Gr and the first pixel corresponding to Gb are arranged in different columns,
2. The solid-state imaging device according to claim 1 , wherein, on the second substrate, the second pixel corresponding to Gr and the second pixel corresponding to Gb are arranged in the same column. .

In the first substrate, the first pixel corresponding to each of two or more colors including the predetermined color among the first to nth colors belongs to the first group,
In the second substrate, the second pixel corresponding to each of the two or more colors belongs to a second group,
Two or more first pixels corresponding to the predetermined color in the first group on the first substrate are arranged in different columns;
2. The solid-state imaging according to claim 1 , wherein two or more second pixels corresponding to the predetermined color in the second group are arranged in the same column on the second substrate. apparatus.

The first pixels are arranged corresponding to a sequence of R, B, Gr, Gb forming a Bayer arrangement,
The predetermined colors are Gr and Gb,
In the first substrate, the two first pixels corresponding to B and the two first pixels corresponding to Gr belong to a first group,
In the first substrate, the two first pixels corresponding to R and the two first pixels corresponding to Gb belong to a second group,
In the second substrate, the two second pixels corresponding to B and the two second pixels corresponding to R belong to a third group,
In the second substrate, the two second pixels corresponding to Gr and the two second pixels corresponding to Gb belong to a fourth group,
In the first substrate, two first pixels corresponding to Gr belonging to the first group and two first pixels corresponding to Gb belonging to the second group are in different columns. Arranged,
In the second substrate, the two second pixels corresponding to Gr belonging to the fourth group and the two second pixels corresponding to Gb belonging to the fourth group are in the same column. The solid-state imaging device according to claim 1 , wherein

In the second substrate, the two second pixels corresponding to B belonging to the third group and the two second pixels corresponding to R belonging to the third group are in the same column. The solid-state imaging device according to claim 10 , wherein

A solid-state imaging device in which a first substrate and a second substrate are electrically connected,
The first substrate includes a plurality of first pixels arranged in a matrix,
The second substrate includes a plurality of second pixels arranged in a matrix,
Each of the plurality of first pixels includes a photoelectric conversion element that generates a color signal corresponding to any one of the first to nth (n is an integer of 2 or more) colors,
Each of the plurality of second pixels is
A signal storage circuit for storing the color signal generated by the photoelectric conversion element;
An output circuit for outputting the color signal accumulated in the signal accumulation circuit to the outside of the second pixel;
Have
The first pixel having the photoelectric conversion element that generates a color signal corresponding to the m-th color (m is an integer from 1 to n) is the first pixel corresponding to the m-th color. There,
The second pixel having the signal storage circuit for storing a color signal corresponding to an mth color (m is any one of 1 to n) is the second pixel corresponding to the mth color. ,
In the first substrate, first arrangement units each including a predetermined number of the first pixels corresponding to two or more colors of the first to nth colors are regularly arranged,
In the second substrate, second arrangement units each including a predetermined number of the second pixels corresponding to two or more colors among the first to n-th colors are regularly arranged,
The color array corresponding to the plurality of first pixels included in each of the first array units is different from the color array corresponding to the plurality of second pixels included in the second array unit. A solid-state imaging device.

An imaging apparatus in which a first substrate and a second substrate are electrically connected,
The first substrate includes a plurality of first pixels arranged in a matrix,
The second substrate includes a plurality of second pixels arranged in a matrix,
Each of the plurality of first pixels includes a photoelectric conversion element that generates a color signal corresponding to any one of the first to nth (n is an integer of 2 or more) colors,
Each of the plurality of second pixels is
A signal storage circuit for storing the color signal generated by the photoelectric conversion element;
An output circuit for outputting the color signal accumulated in the signal accumulation circuit to the outside of the second pixel;
Have
The first pixel having the photoelectric conversion element that generates a color signal corresponding to the m-th color (m is an integer from 1 to n) is the first pixel corresponding to the m-th color. There,
The second pixel having the signal storage circuit for storing a color signal corresponding to an mth color (m is any one of 1 to n) is the second pixel corresponding to the mth color. ,
In the first substrate, first arrangement units each including a predetermined number of the first pixels corresponding to two or more of the first to nth colors are regularly arranged, and In each of the first arrangement units, two or more first pixels corresponding to a predetermined color among the first to nth colors are arranged in different columns,
In the second substrate, second arrangement units each including a predetermined number of the second pixels corresponding to two or more colors among the first to nth colors are regularly arranged, and In each of the second arrangement units, two or more second pixels corresponding to the predetermined color are arranged in the same column.

An imaging apparatus in which a first substrate and a second substrate are electrically connected,
The first substrate includes a plurality of first pixels arranged in a matrix,
The second substrate includes a plurality of second pixels arranged in a matrix,
Each of the plurality of first pixels includes a photoelectric conversion element that generates a color signal corresponding to any one of the first to nth (n is an integer of 2 or more) colors,
Each of the plurality of second pixels is
A signal storage circuit for storing the color signal generated by the photoelectric conversion element;
An output circuit for outputting the color signal accumulated in the signal accumulation circuit to the outside of the second pixel;
Have
The first pixel having the photoelectric conversion element that generates a color signal corresponding to the m-th color (m is an integer from 1 to n) is the first pixel corresponding to the m-th color. There,
The second pixel having the signal storage circuit for storing a color signal corresponding to an mth color (m is any one of 1 to n) is the second pixel corresponding to the mth color. ,
In the first substrate, first arrangement units each including a predetermined number of the first pixels corresponding to two or more colors of the first to nth colors are regularly arranged,
In the second substrate, second arrangement units each including a predetermined number of the second pixels corresponding to two or more colors among the first to n-th colors are regularly arranged,
The color array corresponding to the plurality of first pixels included in the first array unit is different from the color array corresponding to the plurality of second pixels included in the second array unit. An imaging device.

The first substrate and the second substrate are electrically connected;
The first substrate includes a plurality of first pixels arranged in a matrix,
The second substrate includes a plurality of second pixels arranged in a matrix,
Each of the plurality of first pixels includes a photoelectric conversion element that generates a color signal corresponding to any one of the first to nth (n is an integer of 2 or more) colors,
Each of the plurality of second pixels is
A signal storage circuit for storing the color signal generated by the photoelectric conversion element;
An output circuit for outputting the color signal accumulated in the signal accumulation circuit to the outside of the second pixel;
Have
The first pixel having the photoelectric conversion element that generates a color signal corresponding to the m-th color (m is an integer from 1 to n) is the first pixel corresponding to the m-th color. The second pixel having the signal storage circuit for storing a color signal corresponding to the mth color (m is any one of 1 to n) corresponds to the second pixel corresponding to the mth color. Because
In the first substrate, first arrangement units each including a predetermined number of the first pixels corresponding to two or more of the first to nth colors are regularly arranged, and In each of the first arrangement units, two or more first pixels corresponding to a predetermined color among the first to nth colors are arranged in different columns,
In the second substrate, second arrangement units each including a predetermined number of the second pixels corresponding to two or more colors among the first to nth colors are regularly arranged, and A signal readout method of reading a signal from the second pixel of the solid-state imaging device in which two or more second pixels corresponding to the predetermined color are arranged in the same column in each of the second arrangement units Because
The photoelectric conversion element generating a color signal;
Multiple wherein each of the color signals generated by the photoelectric conversion element of the plurality of first pixels corresponding to a predetermined color in the first sequence units were arranged in the same column in said second sequence units Storing the color signal generated by the photoelectric conversion element in the signal storage circuit so as to be stored in the signal storage circuit of each of the second pixels.
Outputting the color signal accumulated in the signal accumulation circuit to the outside of the second pixel via the output circuit;
A signal reading method characterized by comprising: