JP5864047B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置、表示装置、発光装置、液晶表示装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。特に、フリップフロップ回路、または、シフトレジスタ回路に関する。または、それらの回路を有する表示装置に関する。

クロック信号及びスタート信号を入力することで、順次、信号（例えば、サンプリング信号）を出力するシフトレジスタ回路は、様々な回路に用いられている。例えば、マトリクス状に配置された複数の画素を有する表示装置において、シフトレジスタ回路は、各画素の選択を行う、または、選択された画素に信号を入力する、ソース信号線駆動回路やゲート信号線駆動回路の一部として用いられている。または、マトリクス状に配置されたメモリの駆動回路にも用いられる。

近年、液晶表示装置や発光装置などの表示装置は、液晶テレビなどの大型表示装置の増加から活発に開発が進められている。特に絶縁基板上に設けられた半導体層を有する薄膜トランジスタなどを用いて、表示装置の画素回路及び駆動回路を同一基板上に形成する技術は、例えば低消費電力化及び低コスト化に大きく貢献するため、活発に開発が進められている。絶縁基板上に形成された駆動回路は、例えばＦＰＣを介してコントローラＩＣを含む回路に接続され、該コントローラＩＣによりその動作が制御される。

上記表示装置の駆動回路として、例えばソース信号線駆動回路又はゲート信号線駆動回路などがあり、電子回路の一つであるシフトレジスタ回路を用いて構成されるものがある。シフトレジスタ回路は、例えばフリップフロップ回路などの順序回路を複数個用いて構成される。

通常、フリップフロップ回路を利用したシフトレジスタ回路はクロック信号と反転クロック信号を用いるのが一般的である。しかし反転クロック信号を駆動回路の外部から入力するにしろ、駆動回路の内部で発生させるにしろ消費電力の増大や、配線数やトランジスタ数の増加を招くため、反転クロック信号を用いないクロック信号のみで動作するフリップフロップ回路及びシフトレジスタ回路を利用する場合がある。そのようなシフトレジスタ回路の例として特許文献１、特許文献２があげられる。

特開平１０−３０２４９４号公報 特開２００８−９０９８３号公報

しかし、反転クロック信号を用いないフリップフロップ回路及びシフトレジスタ回路では、例えば、わずかな信号の遅延の間に信号の書き換えを行う回路構成となっている場合があり、当該回路構成の場合、動作が不安定になる危険性を有している。例えば、用いるトランジスタの特性のばらつきや温度のよる特性変化あるいは長時間の駆動による特性の経時変化により、あるノードへの書き込みが十分に出来ないなどである。あるノードへの書き込みが十分に出来ないと、そのノード以降のノードへの信号が正常に伝わらなくなり、回路としての動作が不安定となる場合がある。

本発明の一態様は、動作の安定した回路、半導体装置、または、表示装置を提供することを課題とする。または、本発明の一態様は、信号の遅延を利用した回路、半導体装置、または、表示装置を提供することを課題とする。または、本発明の一態様は、トランジスタの特性のばらつきの影響を低減した回路、半導体装置、または、表示装置を提供することを課題とする。または、本発明の一態様は、クロック信号を用いて、反転クロック信号を用いない回路、半導体装置、または、表示装置を提供することを課題とする。または、本発明の一態様は、フリップフロップ回路及びシフトレジスタ回路で、且つ安定性の高いフリップフロップ回路及びシフトレジスタ回路を提供することを課題とする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、第一の回路と第二の回路と第三の回路とを有する半導体装置である。第一の回路は、第一のｐチャネル型トランジスタと第一のｎチャネル型トランジスタと第二のｎチャネル型トランジスタとを有している。第一のｐチャネル型トランジスタの第一端子は第一の配線に直接的に接続され、第一のｐチャネル型トランジスタの第二端子は第一の回路の出力端子に直接的に接続され、第一のｎチャネル型トランジスタと第二のｎチャネル型トランジスタは、第一の回路の出力端子と、第二の配線との間に、直列接続で電気的に接続されている。第一のｐチャネル型トランジスタのゲートは、第一の回路の第一の入力端子に電気的に接続され、第一のｎチャネル型トランジスタのゲートは、第一の回路の第一の入力端子に電気的に接続され、第二のｎチャネル型トランジスタのゲートは、第一の回路の第二の入力端子に電気的に接続されている。第一の回路の出力端子は、第三の回路の入力端子に電気的に接続されている。

また、第二の回路は第二のｐチャネル型トランジスタと第三のｐチャネル型トランジスタと第三のｎチャネル型トランジスタとを有している。第三のｎチャネル型トランジスタの第一端子は第二の配線に直接的に接続され、第三のｎチャネル型トランジスタの第二端子は第二の回路の出力端子に直接的に接続され、第二のｐチャネル型トランジスタと第三のｐチャネル型トランジスタは、第二の回路の出力端子と、第一の配線との間に、直列接続で電気的に接続されている。第二のｐチャネル型トランジスタのゲートは、第二の回路の第一の入力端子に電気的に接続され、第三のｎチャネル型トランジスタのゲートは、第二の回路の第一の入力端子に電気的に接続され、第三のｐチャネル型トランジスタのゲートは、第二の回路の第二の入力端子に電気的に接続されている。第二の回路の出力端子は、第三の回路の入力端子に電気的に接続されている。

また、第三の回路は第四のｐチャネル型トランジスタと第四のｎチャネル型トランジスタとを有している。第四のｐチャネル型トランジスタの第一端子は、第一の配線に電気的に接続され、第四のｐチャネル型トランジスタの第二端子は、第三の回路の出力端子に電気的に接続され、第四のｎチャネル型トランジスタの第一端子は、第三の回路の出力端子に電気的に接続され、第四のｎチャネル型トランジスタの第二端子は、第二の配線に電気的に接続されている。第四のｐチャネル型トランジスタのゲートは、第三の回路の入力端子に電気的に接続され、第四のｎチャネル型トランジスタのゲートは、第三の回路の入力端子に電気的に接続されている。第三の回路の出力端子は、第二の回路の第一の入力端子に電気的に接続されていることを特徴とする。

本発明の一態様は、第一の回路と第二の回路と第三の回路とを有する半導体装置である。第一の回路は、第一のｐチャネル型トランジスタと第二のｐチャネル型トランジスタと第一のｎチャネル型トランジスタとを有している。第一のｐチャネル型トランジスタと第二のｐチャネル型トランジスタは、第一の回路の出力端子と、第一の配線との間に、直列接続で電気的に接続され、第一のｎチャネル型トランジスタの第一端子は第一の回路の出力端子に直接的に接続され、第一のｎチャネル型トランジスタの第二端子は第二の配線に直接的に接続されている。第二のｐチャネル型トランジスタのゲートは、第一の回路の第一の入力端子に電気的に接続され、第一のｎチャネル型トランジスタのゲートは、第一の回路の第一の入力端子に電気的に接続され、第一のｐチャネル型トランジスタのゲートは、第一の回路の第二の入力端子に電気的に接続されている。第一の回路の出力端子は、第三の回路の入力端子に電気的に接続されている。

また、第二の回路は第三のｐチャネル型トランジスタと第二のｎチャネル型トランジスタと第三のｎチャネル型トランジスタとを有している。第三のｐチャネル型トランジスタの第一端子は第一の配線に直接的に接続され、第三のｐチャネル型トランジスタの第二端子は第二の回路の出力端子に直接的に接続され、第二のｎチャネル型トランジスタと第三のｎチャネル型トランジスタは、第二の回路の出力端子と、第二の配線との間に、直列接続で電気的に接続されている。第三のｐチャネル型トランジスタのゲートは、第二の回路の第一の入力端子に電気的に接続され、第二のｎチャネル型トランジスタのゲートは、第二の回路の第一の入力端子に電気的に接続され、第三のｎチャネル型トランジスタのゲートは、第二の回路の第二の入力端子に電気的に接続されている。第二の回路の出力端子は、第三の回路の入力端子に電気的に接続されている。

また、第三の回路は第四のｐチャネル型トランジスタと第四のｎチャネル型トランジスタとを有している。第四のｐチャネル型トランジスタの第一端子は、第一の配線に電気的に接続され、第四のｐチャネル型トランジスタの第二端子は、第三の回路の出力端子に電気的に接続され、第四のｎチャネル型トランジスタの第一端子は、第三の回路の出力端子に電気的に接続されている。第四のｎチャネル型トランジスタの第二端子は、第二の配線に電気的に接続され、第四のｐチャネル型トランジスタのゲートは、第三の回路の入力端子に電気的に接続され、第四のｎチャネル型トランジスタのゲートは、第三の回路の入力端子に電気的に接続されている。第三の回路の出力端子は、第二の回路の第一の入力端子に電気的に接続されていることを特徴とする。

上記において、リセット回路を有することを特徴とする。

また、上記において、第一の回路の第一の入力端子及び第二の回路の第二の入力端子にクロック信号を入力することを特徴とする。

また、上記において、第一の配線は高電位電源に接続され、第二の配線は低電位電源に接続されることを特徴とする。

本発明の一態様によって、反転クロック信号を用いないフリップフロップ回路及びシフトレジスタ回路であり、書き換えを阻害する電流を遮断することで書き換えをすばやく行い、安定性の高いフリップフロップ回路及びシフトレジスタ回路を提供することができる。

実施の形態１の構成の一例を示す回路図。 回路の動作例。 回路の動作例。 回路の動作例。 回路の動作例。 回路の動作例。 回路の動作例。 回路の動作例。 回路の動作例。 実施の形態１のタイミングチャート図の一例。 実施の形態２の構成の一例を示す回路図。 回路の動作例。 回路の動作例。 回路の動作例。 回路の動作例。 回路の動作例。 回路の動作例。 回路の動作例。 回路の動作例。 実施の形態２のタイミングチャート図の一例。 実施の形態３の構成の一例を示す回路図及びタイミングチャート。 実施の形態３の構成の一例を示す回路図及びタイミングチャート。 実施の形態３の構成の一例を示す回路図及びタイミングチャート。 実施の形態３の構成の一例を示す回路図及びタイミングチャート。 実施の形態３の構成の一例を示す回路図及びタイミングチャート。 実施の形態３の構成の一例を示す回路図。 実施の形態３の構成の一例を示す回路図。 実施の形態４の構成の一例を示す回路図。 実施の形態４のタイミングチャート図の一例。 実施の形態４の構成の一例を示すブロック図。 実施の形態４の構成の一例を示すブロック図。 実施の形態４の構成の一例を示すブロック図。 実施の形態４の構成の一例を示す回路図。 実施の形態４の構成の一例を示す回路図。 実施の形態４の構成の一例を示す回路図。 実施の形態４の構成の一例を示すブロック図。 トランジスタの作製方法の一例を示す断面図。 表示装置のブロック図の一例。 電子機器の一例を示す図。 電子機器を示す図。 電子機器を示す図。

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

なお、本発明において、ひとつのトランジスタに含まれソースまたはドレインとして機能する二つの電極は、これらの電極間に生じる電位差によっていずれがソースとして機能するか、ドレインとして機能するかが決まる。そのため、いずれがソースまたはドレインであるかを限定することが困難な場合がある。そこで、本明細書においては、ソース及びドレインを、それぞれ第一端子、第二端子、または、第一電極、第二電極、または、第一領域、第二領域などと表記する場合がある。

なお、本明細書等において、第１、第２、第３などの語句は、様々な要素、部材、領域、層、区域を他のものと区別して記述するために用いられる。よって、第１、第２、第３などの語句は、要素、部材、領域、層、区域などの数を限定するものではない。さらに、例えば、「第１の」を「第２の」又は「第３の」などと置き換えることが可能である。

また、同一極性の複数のトランジスタを直列接続し、そのすべてのゲートが接続されている複数のトランジスタをマルチゲートトランジスタという。本発明においては、マルチゲートトランジスタをひとつのトランジスタと同等に機能するものとして、両端にあたる二つを第一端子、第二端子、または、第一電極、第二電極、または、第一領域、第二領域などとする場合がある。つまり、本発明に示されているトランジスタはひとつのトランジスタであってもよいし、マルチゲートトランジスタであってもよい。

また、回路動作のためには、最低限二つの電位が必要である場合が多い。本明細書では、一例としては、高電位電源をＶＤＤとあらわし、低電位電源をＶＳＳとあらわす。また、高電位側の電位レベルをＨ、Ｈ信号、Ｈ電位、Ｈ電圧、もしくはＨレベル、低電位側の電位レベルをＬ、Ｌ信号、Ｌ電位、Ｌ電圧、もしくはＬレベルとあらわす場合がある。本明細書ではこの二つの電位によって回路動作を説明する場合があるが、３つ以上の電位レベルを用いて動作させることも可能である。

なお、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が、ＸとＹとの間に１個以上接続されることが可能である。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。

（実施の形態１）
本実施の形態では、本発明の一態様の回路構成の一例について図１を参照しながら説明する。図１の回路は、例えば、シフトレジスタ回路、フリップフロップ回路、ラッチ回路、記憶回路、表示装置のためのソース信号線駆動回路、表示装置のためのゲート信号線駆動回路、などに用いることが可能であるが、本発明の一態様は、これに限定されず、様々な回路に用いることが出来る。

図１に回路構成の一例を示す。図１は、例えば、単相クロック信号で動作するフリップフロップ回路として動作することが可能である。図１は回路１０３と回路１０４と回路２１１を有して構成されている。

回路１０３はｐチャネル型トランジスタ３１１とｎチャネル型トランジスタ３１２とｎチャネル型トランジスタ３１３が直列接続されている。回路１０３において、ｐチャネル型トランジスタ３１１の第一端子は配線８０１に接続され、ｐチャネル型トランジスタ３１１の第二端子はｎチャネル型トランジスタ３１２の第一端子に接続され、ｎチャネル型トランジスタ３１２の第二端子はｎチャネル型トランジスタ３１３の第一端子に接続され、ｎチャネル型トランジスタ３１３の第二端子は配線８０２に接続されている。また、回路１０３において、ｐチャネル型トランジスタ３１１のゲート及びｎチャネル型トランジスタ３１２のゲートは接続されており、それらは、回路１０３の第一の入力端子（ＩＮ１）と接続されている。ｎチャネル型トランジスタ３１３のゲートは回路１０３の第二の入力端子（ＩＮ２）と接続されている。また、回路１０３において、ｐチャネル型トランジスタ３１１の第二端子及びｎチャネル型トランジスタ３１２の第一端子は、回路１０３の出力端子と接続され、回路２１１の入力端子に接続されている。なお、本明細書では回路１０３の第一の入力端子（ＩＮ１）を入力端子ＩＮ１と省略して記載する場合がある。その他の入力端子についても同様である。

回路１０４はｐチャネル型トランジスタ３１４とｐチャネル型トランジスタ３１５とｎチャネル型トランジスタ３１６が直列接続されている。回路１０４において、ｐチャネル型トランジスタ３１４の第一端子は配線８０３に接続され、ｐチャネル型トランジスタ３１４の第二端子はｐチャネル型トランジスタ３１５の第一端子に接続され、ｐチャネル型トランジスタ３１５の第二端子はｎチャネル型トランジスタ３１６の第一端子に接続され、ｎチャネル型トランジスタ３１６の第二端子は配線８０４に接続されている。また、回路１０４において、ｐチャネル型トランジスタ３１５のゲート及びｎチャネル型トランジスタ３１６のゲートは接続されており、それらは、回路１０４の第一の入力端子と接続され、ｐチャネル型トランジスタ３１４のゲートは回路１０４の第二の入力端子（ＩＮ５）と接続されている。また、回路１０４において、ｐチャネル型トランジスタ３１５の第二端子及びｎチャネル型トランジスタ３１６の第一端子は、回路１０４の出力端子と接続されている。そして、回路１０４の出力端子は、回路２１１の入力端子と接続されている。

回路２１１はｐチャネル型トランジスタ３１７とｎチャネル型トランジスタ３１８が直列接続されている。回路２１１において、ｐチャネル型トランジスタ３１７の第一端子は配線８０５に接続され、ｐチャネル型トランジスタ３１７の第二端子はｎチャネル型トランジスタ３１８の第一端子に接続され、ｎチャネル型トランジスタ３１８の第二端子は配線８０６に接続されている。また、回路２１１において、ｐチャネル型トランジスタ３１７のゲート及びｎチャネル型トランジスタ３１８のゲートは接続されており、回路２１１の入力端子を形成している。また、回路２１１において、ｐチャネル型トランジスタ３１７の第二端子及びｎチャネル型トランジスタ３１８の第一端子は、回路２１１の出力端子と接続され、回路１０４の第一の入力端子に接続されている。

図１に示す回路図において、回路１０３の第一の入力端子（ＩＮ１）及び第二の入力端子（ＩＮ２）、回路１０４の第二の入力端子（ＩＮ５）、には、一例としては、信号または電源電圧が入力される。例えば、回路１０３の第一の入力端子（ＩＮ１）及び回路１０４の第二の入力端子（ＩＮ５）にクロック信号を入力し、回路１０３の第二の入力端子（ＩＮ２）に入力信号ＳＰ（スタートパルス）を入力する。さらに、配線８０１、配線８０２、配線８０３、配線８０４、配線８０５、配線８０６には、一例としては、電源電圧が供給される。ただし、それらの配線には、信号が供給されることも可能である。例えば、配線８０１、配線８０３、配線８０５は、それぞれ、高電位電源ＶＤＤが供給される配線または回路に接続され、配線８０２、配線８０４、配線８０６は、それぞれ、低電位電源ＶＳＳが供給される配線または回路に接続される。

なお、回路１０３の第一の入力端子（ＩＮ１）と回路１０４の第二の入力端子（ＩＮ５）とは、互いに接続されることが可能である。したがって、回路１０３の第一の入力端子（ＩＮ１）と回路１０４の第二の入力端子（ＩＮ５）とには、同じ信号が供給されることが可能である。これにより、信号の数を低減することが出来る。ただし、本発明の一態様は、これに限定されず、回路１０３の第一の入力端子（ＩＮ１）と回路１０４の第二の入力端子（ＩＮ５）とに、別の信号が供給されることが可能である。これにより、回路をより詳細に制御することが出来る。例えば、入力端子ＩＮ１に入力された信号が、入力端子ＩＮ５に入力された信号を反転した信号を有することも可能である。

なお、回路１０３の第二の入力端子（ＩＮ２）は、回路１０３の第一の入力端子（ＩＮ１）または回路１０４の第二の入力端子（ＩＮ５）と、機能的に接続されることが可能である。したがって、回路１０３の第二の入力端子（ＩＮ２）と、回路１０３の第一の入力端子（ＩＮ１）または回路１０４の第二の入力端子（ＩＮ５）とには、互いに関連を有する信号が供給されることが可能である。または、回路１０３の第二の入力端子（ＩＮ２）と、回路１０３の第一の入力端子（ＩＮ１）または回路１０４の第二の入力端子（ＩＮ５）とには、少し遅延した信号が供給されることが可能である。ただし、本発明の一態様は、これらに限定されず、回路１０３の第二の入力端子（ＩＮ２）と、回路１０３の第一の入力端子（ＩＮ１）または回路１０４の第二の入力端子（ＩＮ５）とには、全く関係を有さない信号が供給されることが可能である。

なお、配線８０１、配線８０３、配線８０５は、別々の配線で構成することが可能であるが、少なくとも２つの配線は、互いに接続されることが可能である。したがって、例えば、配線８０１、配線８０３、配線８０５とには、同じ電位が供給されることが可能である。互いに配線を接続することにより、配線の数を低減することが出来る。ただし、本発明の一態様は、これに限定されない。同様に、配線８０２、配線８０４、配線８０６は、別々の配線で構成することが可能であるが、少なくとも２つの配線は、互いに接続されることが可能である。したがって、例えば、配線８０２、配線８０４、配線８０６とには、同じ電位が供給されることが可能である。ただし、本発明の一態様は、これに限定されない。

次に、図１に示した回路の動作例を示す。ここで回路１０３の出力端子にあたるノードをＳ１、回路２１１の出力端子にあたるノードをＳ２とする。なお、図１に示した回路全体としての出力端子は、ノードＳ１とすることも可能であるし、ノードＳ２とすることも可能である。または、図１に示した回路全体としての出力端子を、ノードＳ１およびノードＳ２とすることも可能である。つまり、ノードＳ１から信号が入力される回路と、ノードＳ２から信号が入力される回路とが、別の回路であることも可能である。

まず、図２に示すように、入力端子ＩＮ１と入力端子ＩＮ５とにＬ信号が供給され、入力端子ＩＮ２に、Ｌ信号が供給されているとする。すると、ｐチャネル型トランジスタ３１１がオンし、ｎチャネル型トランジスタ３１２がオフし、ｎチャネル型トランジスタ３１３がオフする。すると、ノードＳ１の電位は、Ｈレベルとなる。そのため、ｐチャネル型トランジスタ３１７がオフし、ｎチャネル型トランジスタ３１８がオンする。すると、ノードＳ２の電位は、Ｌレベルとなる。そのため、ｐチャネル型トランジスタ３１５がオンし、ｎチャネル型トランジスタ３１６がオフする。そして、ｐチャネル型トランジスタ３１４がオンしているため、ノードＳ１には、回路１０３と回路１０４とから、Ｈ信号が出力されることとなる。つまり、ノードＳ１およびノードＳ２は、信号の電位が保持された状態となっている。

次に、図３に示すように、入力端子ＩＮ２に供給される信号がＨ信号に変化する。しかし、ｎチャネル型トランジスタ３１２がオフしているため、それ以外の状態は変化しない。

次に、図４に示すように、入力端子ＩＮ１と入力端子ＩＮ５に供給される信号がＨ信号に変化する。すると、ｐチャネル型トランジスタ３１１がオフになり、ｎチャネル型トランジスタ３１２がオンになる。その結果、ノードＳ１の電位は、ＨレベルからＬレベルに変化しようとする。ノードＳ１の電位が変化しようとするため、ノードＳ２の電位も、回路２１１によって、ノードＳ１の電位の変化よりも遅延する形で、変化しようとする。しかし、回路２１１の影響で遅延しているため、まだ、ノードＳ２の電位は変化していない。そのため、ｐチャネル型トランジスタ３１５はオンのままである。しかし、ｐチャネル型トランジスタ３１４が設けられている場合には、ｐチャネル型トランジスタ３１４がオフになるため、配線８０３からノードＳ１へ電流が供給されることがない。つまり、ノードＳ１には、配線８０２からのみ電流が供給されるため、容易に、ＨレベルからＬレベルに変化することが出来る。仮に、ｐチャネル型トランジスタ３１４が設けられていない場合には、配線８０３からｐチャネル型トランジスタ３１５を介して、ノードＳ１へ電流が供給されることになる。すると、ノードＳ１の電位がＨレベルのままでいるように、配線８０３から電流が供給されるため、ノードＳ１の電位がＬレベルへ変化しづらくなる。したがって、そのような場合には、ｐチャネル型トランジスタ３１５のチャネル幅（またはゲート幅）Ｗとチャネル長（またはゲート長）Ｌの比であるＷ／Ｌを小さくして、かつ、ｎチャネル型トランジスタ３１３、及び／又は、ｎチャネル型トランジスタ３１２のチャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌを大きくすることが好適である。より望ましくは、ｎチャネル型トランジスタ３１２のＷ／Ｌは、ｐチャネル型トランジスタ３１５のＷ／Ｌの２倍以上とすることが好適である。または、ｎチャネル型トランジスタ３１３のＷは、ｐチャネル型トランジスタ３１５のＷの２倍以上とすることが好適である。一方、ｐチャネル型トランジスタ３１４が設けられている場合には、ｎチャネル型トランジスタ３１３、及び、ｎチャネル型トランジスタ３１２のＷ／Ｌを大きくしなくてもよい。よって、例えば、ｎチャネル型トランジスタ３１３、及び、ｎチャネル型トランジスタ３１２のＷ／Ｌは、ｐチャネル型トランジスタ３１４のＷ／Ｌと同程度、または、それ以下にすることが出来る。したがって、回路１０４が有するｐチャネル型トランジスタのＷ／Ｌと、回路１０３が有するｐチャネル型トランジスタのＷ／Ｌとは、概ね等しくすることが可能である。また、回路１０４が有するｎチャネル型トランジスタのＷ／Ｌと、回路１０３が有するｎチャネル型トランジスタのＷ／Ｌとは、概ね等しくすることが可能である。ここで、概ね等しいＷ／Ｌとは、±１０％程度の違いを有するものであり、より好ましくは、±５％程度の違いを有するものである。

次に、図５に示すように、ノードＳ１の電位がＨ信号から完全にＬ信号となる。すると、ｐチャネル型トランジスタ３１７がオンになり、ｎチャネル型トランジスタ３１８がオフになる。すると、ノードＳ２の電位は、Ｈレベルとなる。そのため、ｐチャネル型トランジスタ３１５がオフになり、ｎチャネル型トランジスタ３１６がオンになる。そのため、ノードＳ１には、回路１０３と回路１０４とから、Ｌ信号が出力されることとなる。

その後、図６に示すように、入力端子ＩＮ２に供給される信号がＬ信号に変化して、ｎチャネル型トランジスタ３１３がオフになって、回路１０３から信号が出力されなくなっても、ノードＳ１は回路１０４によって、Ｌ信号が供給されているため、ノードＳ１を安定な状態にすることが出来る。つまり、ノードＳ１は、信号の電位が保持された状態となっている。

なお、図６に示すように、入力端子ＩＮ２に供給される信号をＬ信号に変化させる場合、ノードＳ１またはノードＳ２の電位が完全に安定する前に変化させることも可能であり、ある程度、ノードＳ１またはノードＳ２の電位が変化していれば、入力端子ＩＮ２に供給される信号をＬ信号に変化させても、正しく動作させることが出来る。

次に、図７に示すように、入力端子ＩＮ１と入力端子ＩＮ５に供給される信号がＬ信号に変化する。すると、ｐチャネル型トランジスタ３１１がオンになり、ｎチャネル型トランジスタ３１２がオフになる。その結果、ノードＳ１の電位は、ＬレベルからＨレベルに変化しようとする。ノードＳ１の電位が変化しようとするため、ノードＳ２の電位も、回路２１１によって、ノードＳ１の電位の変化よりも遅延する形で、変化しようとする。しかし、回路２１１の影響で遅延しているため、まだ、ノードＳ２の電位は変化していない。そのため、ｎチャネル型トランジスタ３１６はオンのままである。そのため、ノードＳ１の電位がＬからＨに変化しやすいようにすることが好適である。例えば、ｐチャネル型トランジスタ３１１の電流駆動能力を、ｎチャネル型トランジスタ３１６の電流駆動能力よりも高くすることが好適である。具体的には、ｐチャネル型トランジスタ３１１のＷ／Ｌを、ｎチャネル型トランジスタ３１６のＷ／Ｌよりも大きくすることが好適である。より望ましくは、ｐチャネル型トランジスタ３１１のＷ／Ｌは、ｎチャネル型トランジスタ３１６のＷ／Ｌの２倍以上とすることが好適である。または、ｐチャネル型トランジスタ３１１のＷは、ｎチャネル型トランジスタ３１６のＷの２倍以上とすることが好適である。

ただし、本発明の一態様は、これに限定されず、ｎチャネル型トランジスタ３１６と直列に、ｎチャネル型トランジスタを追加して、設けることによって、配線８０４からノードＳ１へ電流が供給されないようにすることが可能である。その場合、ノードＳ１には、配線８０１からのみ電流が供給されて、容易に、ＬレベルからＨレベルに変化させることが出来る。よって、その場合には、ｐチャネル型トランジスタ３１１のＷ／Ｌを大きくしなくてもよい。よって、例えば、ｐチャネル型トランジスタ３１１のＷ／Ｌは、ｎチャネル型トランジスタ３１６のＷ／Ｌと同程度、または、それ以下にすることが出来る。したがって、その場合には、回路１０４が有する、少なくとも一つのｐチャネル型トランジスタのＷ／Ｌと、回路１０３が有する、少なくとも一つのｐチャネル型トランジスタのＷ／Ｌとは、概ね等しくすることが可能である。または、回路１０４が有する、少なくとも一つのｎチャネル型トランジスタのＷ／Ｌと、回路１０３が有する、少なくとも一つのｎチャネル型トランジスタのＷ／Ｌとは、概ね等しくすることが可能である。ここで、概ね等しいＷ／Ｌとは、±１０％程度の違いを有するものであり、より好ましくは、±５％程度の違いを有するものである。

なお、ｎチャネル型トランジスタ３１６と直列に、ｎチャネル型トランジスタを追加して、設ける場合、追加して設けたｎチャネル型トランジスタのゲートは、ｎチャネル型トランジスタ３１６のゲートと接続することが可能である。これにより、配線や信号の数が増加することを抑えることが出来る。ただし、本発明の一態様は、これに限定されず、追加して設けたｎチャネル型トランジスタのゲートは、ｎチャネル型トランジスタ３１６のゲートとは別の配線に接続することが可能である。それにより、より詳細に動作を制御することが可能となる。

次に、図８に示すように、ノードＳ１の電位が完全にＨ信号となる。すると、ｐチャネル型トランジスタ３１７がオフになり、ｎチャネル型トランジスタ３１８がオンになる。すると、ノードＳ２の電位は、Ｌレベルとなる。そのため、ｐチャネル型トランジスタ３１５がオンになり、ｎチャネル型トランジスタ３１６がオフになる。そのため、ｐチャネル型トランジスタ３１４がオンであるため、ノードＳ１には、回路１０３と回路１０４とから、Ｈ信号が出力されることとなる。

次に、図９に示すように、入力端子ＩＮ１と入力端子ＩＮ５に供給される信号がＨ信号に変化する。すると、ｐチャネル型トランジスタ３１１がオフになり、ｎチャネル型トランジスタ３１２がオンになる。その結果、ノードＳ１の電位は、Ｈのまま、変化しない。そのため、ｐチャネル型トランジスタ３１７はオフのままであり、ｎチャネル型トランジスタ３１８はオンのままである。そのため、ノードＳ２の電位は、Ｌのまま、変化しない。しかし、ｐチャネル型トランジスタ３１４がオフになるため、ノードＳ１には、回路１０４からも信号が出力されない。したがって、ノードＳ１の電位は、Ｈのまま、変化しない。つまり、ノードＳ１は、フローティング状態となる。

次には、図８に示すように、入力端子ＩＮ１と入力端子ＩＮ５に供給される信号がＬ信号に変化する。すると、ノードＳ１には、回路１０３と回路１０４とから、Ｈ信号が出力される。したがって、図９において、ノードＳ１がフローティング状態になり、ノイズの影響などによって、多少ノードＳ１の電位が変化しても、図８に示すように、入力端子ＩＮ１と入力端子ＩＮ５に供給される信号がＬ信号になれば、ノードＳ１の電位は、Ｈレベルに戻すことが出来る。

その後、一例としては、図８と図９の動作が交互に繰り返し行われる。

図１０に図１、図２〜図９に示した回路におけるタイミングチャートを実線で示す。なお、点線にて、入力端子ＩＮ５、及び、ｐチャネル型トランジスタ３１４が設けられていない場合のタイミングチャートも合わせて示す。ノードＳ１及びノードＳ２において、ｐチャネル型トランジスタ３１４が設けられていない場合におけるタイミングよりも信号の切り替わりが早くなっていることがわかる。すなわち、ｐチャネル型トランジスタ３１４を設けることによって、ノードＳ１の充電が早く、かつ、確実に行われている。したがって、動作の安定した回路を提供することが出来る。または、トランジスタの特性がばらついたとしても、安定に動作させることが出来る。

なお、図１の回路図の回路１０４は、ｐチャネル型トランジスタ３１５とｎチャネル型トランジスタ３１６で形成されるインバータの構成に、ｐチャネル型トランジスタ３１５と直列にｐチャネル型トランジスタ３１４が追加された構成とも言える。この追加されたトランジスタにより、ノードＳ１をＨレベルからＬレベルに切り替えるタイミングにおいて、ｐチャネル型トランジスタ３１４のゲート（入力端子ＩＮ５）にはクロック信号のＨレベルが入力されるため、ｐチャネル型トランジスタ３１４はオフとなり、ノードＳ１には充電を阻害する電流が流れないようになっている。そのため、ノードＳ１の信号の切り替わりはすばやく出来る。一方、ｎチャネル型トランジスタ３１６と直列にｎチャネル型トランジスタを追加して設けることも可能である。その場合、該ｎチャネル型トランジスタのゲートは、回路１０４のｐチャネル型トランジスタ３１４のゲートに接続することが可能である。ただし、本発明の一態様は、これに限定されず、ｎチャネル型トランジスタのゲートを別の配線に接続することも可能である。しかし、ｎチャネル型トランジスタを追加して設けずに、ノードＳ１と配線８０４とは、ｎチャネル型トランジスタ３１６のみを介して接続するような構成であっても、問題なく動作させることが出来る。つまり、回路１０４のｎチャネル型トランジスタ３１６と配線８０４とは直接的に接続させることが可能である。その場合、ｎチャネル型トランジスタ３１６に直列にｎチャネル型トランジスタを設けないことによって、制御するための信号を増やす必要がない。または、トランジスタを設けないために、回路のレイアウト面積を小さくすることが出来る。または、トランジスタを介して発生するノイズを低減することが出来る。または、直列にトランジスタを設けないため、トランジスタのオン抵抗によって電流量が低下してしまうことを低減することが出来る。したがって、ノードＳ１がＨレベルからＬレベルへの切り替わるときの信号の遅延を低減することが出来る。

なお、図１の回路図の回路１０３は、ｐチャネル型トランジスタ３１１とｎチャネル型トランジスタ３１２で形成されるインバータの構成に、ｎチャネル型トランジスタ３１２と直列にｎチャネル型トランジスタ３１３が追加された構成とも言える。よって、ｎチャネル型トランジスタ３１３および入力端子ＩＮ２を設けないようにすることも可能である。つまり、ノードＳ１と配線８０２とは、ｎチャネル型トランジスタ３１２のみを介して接続するような構成にすることも可能である。または、ｐチャネル型トランジスタ３１１と直列にｐチャネル型トランジスタを追加して構成することも可能である。その場合、該ｐチャネル型トランジスタのゲートは、入力端子ＩＮ１とは別の配線に接続されることが可能である。ただし、ｐチャネル型トランジスタを追加して設けずに、ノードＳ１と配線８０１とは、ｐチャネル型トランジスタ３１１のみを介して接続するような構成であっても、問題なく動作させることが出来る。つまり、回路１０３のｐチャネル型トランジスタ３１１の第一端子は配線８０１に直接的に接続させることが可能である。その場合、ｐチャネル型トランジスタ３１１に直列にｐチャネル型トランジスタを設けないことによって、制御するための信号を増やす必要がない。または、トランジスタを設けないために、回路のレイアウト面積を小さくすることが出来る。または、トランジスタを介して発生するノイズを低減することが出来る。または、直列にトランジスタを設けないため、トランジスタのオン抵抗によって電流量が低下してしまうことを低減することが出来る。したがって、ノードＳ１がＬレベルからＨレベルへの切り替わるときの信号の遅延を低減することが出来る。

なお、図１の回路図の回路２１１は、ｐチャネル型トランジスタ３１７とｎチャネル型トランジスタ３１８で形成されるインバータの構成であると言える。したがって、例えば、ｐチャネル型トランジスタ３１７と直列にｐチャネル型トランジスタを追加して構成することも可能である。その場合、該ｐチャネル型トランジスタのゲートは、ｐチャネル型トランジスタ３１７のゲートや、入力端子ＩＮ５とは別の配線に接続されることが可能である。ただし、ｐチャネル型トランジスタを追加して設けずに、ノードＳ２と配線８０５とは、ｐチャネル型トランジスタ３１７のみを介して接続するような構成であっても、問題なく動作させることが出来る。つまり、回路２１１のｐチャネル型トランジスタ３１７の第一端子は配線８０５に直接的に接続させることが可能である。その場合、ｐチャネル型トランジスタ３１７に直列にｐチャネル型トランジスタを設けないことによって、制御するための信号を増やす必要がない。または、トランジスタを設けないために、回路のレイアウト面積を小さくすることが出来る。または、トランジスタを介して発生するノイズを低減することが出来る。または、直列にトランジスタを設けないため、トランジスタのオン抵抗によって電流量が低下してしまうことを低減することが出来る。したがって、ノードＳ２がＬレベルからＨレベルへの切り替わるときの信号の遅延を低減することが出来る。

または、図１の回路図の回路２１１は、ｎチャネル型トランジスタ３１８と直列にｎチャネル型トランジスタを追加して構成することも可能である。その場合、該ｎチャネル型トランジスタのゲートは、ｎチャネル型トランジスタ３１８のゲートや入力端子ＩＮ５とは別の配線に接続されることが可能である。ただし、ｎチャネル型トランジスタを追加して設けずに、ノードＳ２と配線８０６とは、ｎチャネル型トランジスタ３１８のみを介して接続するような構成であっても、問題なく動作させることが出来る。つまり、回路２１１のｎチャネル型トランジスタ３１８の第一端子は配線８０６に直接的に接続させることが可能である。その場合、ｎチャネル型トランジスタ３１８に直列にｎチャネル型トランジスタを設けないことによって、制御するための信号を増やす必要がない。または、トランジスタを設けないために、回路のレイアウト面積を小さくすることが出来る。または、トランジスタを介して発生するノイズを低減することが出来る。または、直列にトランジスタを設けないため、トランジスタのオン抵抗によって電流量が低下してしまうことを低減することが出来る。したがって、ノードＳ２がＨレベルからＬレベルへの切り替わるときの信号の遅延を低減することが出来る。

なお、図１の回路構成について、回路１０３の出力端子は、ｎチャネル型トランジスタ３１２と接続され、配線８０２は、ｎチャネル型トランジスタ３１３と接続されているが、ｎチャネル型トランジスタ３１２とｎチャネル型トランジスタ３１３の順序を逆にして直列で接続することが可能である。したがって、回路１０３の出力端子は、ｎチャネル型トランジスタ３１３と接続され、配線８０２は、ｎチャネル型トランジスタ３１２と接続されることが可能である。また、回路１０４の出力端子は、ｐチャネル型トランジスタ３１５と接続され、配線８０３は、ｐチャネル型トランジスタ３１４と接続されているが、ｐチャネル型トランジスタ３１４とｐチャネル型トランジスタ３１５の順序を逆にして直列で接続することが可能である。したがって、回路１０４の出力端子は、ｐチャネル型トランジスタ３１４と接続され、配線８０３は、ｐチャネル型トランジスタ３１５と接続されることが可能である。なお、ｐチャネル型トランジスタ３１１に直列接続させるトランジスタを追加して設ける場合、および、ｎチャネル型トランジスタ３１６に直列接続させるトランジスタを追加して設ける場合も同様であり、トランジスタの並び方は、様々なものがある。

なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。

なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。

（実施の形態２）
本実施の形態では、本発明の回路構成の一例について図１１を参照しながら説明する。図１１に示す回路は、図１に示す回路について、トランジスタの極性と各節点の電位を逆にしたものに相当する。つまり、図１に示す回路において、ｐチャネル型のトランジスタは、ｎチャネル型のトランジスタにし、ｎチャネル型のトランジスタは、ｐチャネル型のトランジスタにする。そして、信号や電源電位について、Ｈレベルの電位はＬレベルの電位にし、Ｌレベルの電位はＨレベルの電位にし、ＶＤＤはＶＳＳにし、ＶＳＳはＶＤＤにしたものが、図１１の回路に相当する。したがって、実施の形態１で述べた内容を、本実施の形態で述べる内容に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。

図１１に単相クロック信号で動作するフリップフロップ回路の実施の形態１とは別の回路構成の一例を示す。図１１は回路１０５と回路１０６と回路２１２を有して構成されている。

回路１０５はｐチャネル型トランジスタ３２１とｐチャネル型トランジスタ３２２とｎチャネル型トランジスタ３２３が直列接続されている。回路１０５において、ｐチャネル型トランジスタ３２１の第一端子は配線１００１に接続され、ｐチャネル型トランジスタ３２１の第二端子はｐチャネル型トランジスタ３２２の第一端子に接続され、ｐチャネル型トランジスタ３２２の第二端子はｎチャネル型トランジスタ３２３の第一端子に接続され、ｎチャネル型トランジスタ３２３の第二端子は配線１００２に接続されている。また、回路１０５において、ｐチャネル型トランジスタ３２２のゲート及びｎチャネル型トランジスタ３２３のゲートは接続されており、回路１０５の第一の入力端子（ＩＮ３）を形成し、ｐチャネル型トランジスタ３２１のゲートは回路１０５の第二の入力端子（ＩＮ４）と接続されている。また、回路１０５において、ｐチャネル型トランジスタ３２２の第二端子及びｎチャネル型トランジスタ３２３の第一端子は、回路１０５の出力端子と接続され、回路２１２の入力端子に接続されている。

回路１０６はｐチャネル型トランジスタ３２４とｎチャネル型トランジスタ３２５とｎチャネル型トランジスタ３２６が直列接続されている。回路１０６において、ｐチャネル型トランジスタ３２４の第一端子は配線１００３に接続され、ｐチャネル型トランジスタ３２４の第二端子はｎチャネル型トランジスタ３２５の第一端子に接続され、ｎチャネル型トランジスタ３２５の第二端子はｎチャネル型トランジスタ３２６の第一端子に接続され、ｎチャネル型トランジスタ３２６の第二端子は配線１００４に接続されている。また、回路１０６において、ｐチャネル型トランジスタ３２４のゲート及びｎチャネル型トランジスタ３２５のゲートは接続されており、回路１０６の第一の入力端子と接続され、ｎチャネル型トランジスタ３２６のゲートは回路１０６の第二の入力端子（ＩＮ６）と接続されている。また、回路１０６において、ｐチャネル型トランジスタ３２４の第二端子及びｎチャネル型トランジスタ３２５の第一端子は、回路１０６の出力端子と接続され、回路２１２の入力端子に接続されている。

回路２１２はｐチャネル型トランジスタ３２７とｎチャネル型トランジスタ３２８が直列接続されている。回路２１２において、ｐチャネル型トランジスタ３２７の第一端子は配線１００５に接続され、ｐチャネル型トランジスタ３２７の第二端子はｎチャネル型トランジスタ３２８の第一端子に接続され、ｎチャネル型トランジスタ３２８の第二端子は配線１００６に接続されている。また、回路２１２において、ｐチャネル型トランジスタ３２７のゲート及びｎチャネル型トランジスタ３２８のゲートは接続されており、回路２１２の入力端子と接続されている。また、回路２１２において、ｐチャネル型トランジスタ３２７の第二端子及びｎチャネル型トランジスタ３２８の第一端子は、回路２１２の出力端子と接続され、回路１０６の第一の入力端子に接続されている。

図１１に示す回路図において、回路１０５の第一の入力端子（ＩＮ３）及び第二の入力端子（ＩＮ４）、回路１０６の第二の入力端子（ＩＮ６）には、一例としては、信号または電源電圧が入力される。例えば、回路１０５の第一の入力端子（ＩＮ３）及び回路１０６の第二の入力端子（ＩＮ６）にクロック信号を入力し、回路１０５の第二の入力端子（ＩＮ４）に入力信号ＳＰ（スタートパルス）を入力する。さらに、配線１００１、配線１００２、配線１００３、配線１００４、配線１００５、配線１００６には、一例としては、電源電圧が供給される。ただし、それらの配線には、信号が供給されることも可能である。例えば、配線１００１、配線１００３、配線１００５は、それぞれ、高電位電源ＶＤＤが供給される配線または回路に接続され、配線１００２、配線１００４、配線１００６は、それぞれ、低電位電源ＶＳＳが供給される配線または回路に接続される。

なお、回路１０５の第一の入力端子（ＩＮ３）と回路１０６の第二の入力端子（ＩＮ６）とは、互いに接続されることが可能である。したがって、回路１０５の第一の入力端子（ＩＮ３）と回路１０６の第二の入力端子（ＩＮ６）とには、同じ信号が供給されることが可能である。これにより、信号の数を低減することが出来る。ただし、本発明の一態様は、これに限定されず、回路１０５の第一の入力端子（ＩＮ３）と回路１０６の第二の入力端子（ＩＮ６）とに、別の信号が供給されることが可能である。これにより、回路をより詳細に制御することが出来る。例えば、入力端子ＩＮ３に入力された信号が、入力端子ＩＮ６に入力された信号を反転した信号を有することも可能である。

なお、回路１０５の第二の入力端子（ＩＮ４）は、回路１０５の第一の入力端子（ＩＮ３）または回路１０６の第二の入力端子（ＩＮ６）と、機能的に接続されることが可能である。したがって、回路１０５の第二の入力端子（ＩＮ４）と、回路１０５の第一の入力端子（ＩＮ３）または回路１０６の第二の入力端子（ＩＮ６）とには、互いに関連を有する信号が供給されることが可能である。または、回路１０５の第二の入力端子（ＩＮ４）と、回路１０５の第一の入力端子（ＩＮ３）または回路１０６の第二の入力端子（ＩＮ６）とには、少し遅延した信号が供給されることが可能である。ただし、本発明の一態様は、これらに限定されず、回路１０５の第二の入力端子（ＩＮ４）と、回路１０５の第一の入力端子（ＩＮ３）または回路１０６の第二の入力端子（ＩＮ６）とには、全く関係を有さない信号が供給されることが可能である。

なお、配線１００１、配線１００３、配線１００５は、別々の配線で構成することが可能であるが、少なくとも２つの配線は、互いに接続されることが可能である。したがって、例えば、配線１００１、配線１００３、配線１００５とには、同じ電位が供給されることが可能である。互いに配線を接続することにより、配線の数を低減することが出来る。ただし、本発明の一態様は、これに限定されない。同様に、配線１００２、配線１００４、配線１００６は、別々の配線で構成することが可能であるが、少なくとも２つの配線は、互いに接続されることが可能である。したがって、例えば、配線１００２、配線１００４、配線１００６とには、同じ電位が供給されることが可能である。ただし、本発明の一態様は、これに限定されない。

次に、図１１で示した回路の動作例を、図１２から図１９に示す。この動作は、電位のレベルとトランジスタの極性は異なっているが、図２から図９に示した動作と同様の動作である。

なお、ｎチャネル型トランジスタ３２６が設けられていない場合には、例えば、ｎチャネル型トランジスタ３２５のチャネル幅（またはゲート幅）Ｗとチャネル長（またはゲート長）Ｌの比であるＷ／Ｌを小さくして、かつ、ｐチャネル型トランジスタ３２１、及び／又は、ｐチャネル型トランジスタ３２２のチャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌを大きくすることが好適である。より望ましくは、ｐチャネル型トランジスタ３２２のＷ／Ｌは、ｎチャネル型トランジスタ３２５のＷ／Ｌの２倍以上とすることが好適である。または、ｐチャネル型トランジスタ３２１のＷは、ｎチャネル型トランジスタ３２５のＷの２倍以上とすることが好適である。

または、ｎチャネル型トランジスタ３２６が設けられている場合には、例えば、ｐチャネル型トランジスタ３２１、及び、ｐチャネル型トランジスタ３２２のＷ／Ｌを大きくしなくてもよい。よって、例えば、ｐチャネル型トランジスタ３２１、及び、ｐチャネル型トランジスタ３２２のＷ／Ｌは、ｎチャネル型トランジスタ３２６のＷ／Ｌと同程度、または、それ以下にすることが出来る。したがって、回路１０６が有するｐチャネル型トランジスタのＷ／Ｌと、回路１０５が有するｐチャネル型トランジスタのＷ／Ｌとは、概ね等しくすることが可能である。または、回路１０６が有するｎチャネル型トランジスタのＷ／Ｌと、回路１０５が有するｎチャネル型トランジスタのＷ／Ｌとは、概ね等しくすることが可能である。ここで、概ね等しいＷ／Ｌとは、±１０％程度の違いを有するものであり、より好ましくは、±５％程度の違いを有するものである。

または、ｐチャネル型トランジスタ３２４と直列に、ｐチャネル型トランジスタを設けない場合には、例えば、ｎチャネル型トランジスタ３２３の電流駆動能力を、ｐチャネル型トランジスタ３２４の電流駆動能力よりも高くすることが好適である。具体的には、ｎチャネル型トランジスタ３２３のＷ／Ｌを、ｐチャネル型トランジスタ３２４のＷ／Ｌよりも大きくすることが好適である。より望ましくは、ｎチャネル型トランジスタ３２３のＷ／Ｌは、ｐチャネル型トランジスタ３２４のＷ／Ｌの２倍以上を有することが好適である。または、ｎチャネル型トランジスタ３２３のＷは、ｐチャネル型トランジスタ３２４のＷの２倍以上とすることが好適である。

または、ｐチャネル型トランジスタ３２４と直列に、ｐチャネル型トランジスタを追加して、設ける場合には、例えば、ｎチャネル型トランジスタ３２３のＷ／Ｌを大きくしなくてもよい。よって、例えば、ｎチャネル型トランジスタ３２３のＷ／Ｌは、ｐチャネル型トランジスタ３２４のＷ／Ｌと同程度、または、それ以下にすることが出来る。したがって、その場合には、回路１０６が有する、少なくとも一つのｎチャネル型トランジスタのＷ／Ｌと、回路１０５が有する、少なくとも一つのｎチャネル型トランジスタのＷ／Ｌとは、概ね等しくすることが可能である。または、回路１０６が有する、少なくとも一つのｐチャネル型トランジスタのＷ／Ｌと、回路１０５が有する、少なくとも一つのｐチャネル型トランジスタのＷ／Ｌとは、概ね等しくすることが可能である。ここで、概ね等しいＷ／Ｌとは、±１０％程度の違いを有するものであり、より好ましくは、±５％程度の違いを有するものである。

図２０に図１１、図１２〜図１９に示した回路におけるタイミングチャートを実線で示す。なお、点線にて、入力端子ＩＮ６、及び、ｎチャネル型トランジスタ３２６が設けられていない場合のタイミングチャートも合わせて示す。ここで回路１０５の出力端子にあたるノードをＳ４、回路２１２の出力端子にあたるノードをＳ５とする。ノードＳ４及びノードＳ５において、ｎチャネル型トランジスタ３２６が設けられていない場合におけるタイミングよりも信号の切り替わりが早くなっていることがわかる。すなわち、ｎチャネル型トランジスタ３２６を設けることによって、ノードＳ４の充電が早く、かつ、確実に行われている。したがって、動作の安定した回路を提供することが出来る。または、トランジスタがばらついたとしても、安定に動作させることが出来る。

なお、図１１の回路図の回路１０６は、回路１０６のｐチャネル型トランジスタ３２４とｎチャネル型トランジスタ３２５で形成されるインバータの構成に、ｎチャネル型トランジスタ３２５と直列にｎチャネル型トランジスタ３２６が追加された構成とも言える。この追加されたトランジスタにより、ノードＳ４をＬレベルからＨレベルに切り替えるタイミングにおいて、ｎチャネル型トランジスタ３２６のゲート（入力端子ＩＮ６）にはクロック信号のＬレベルが入力されるため、ｎチャネル型トランジスタ３２６はオフとなり、ノードＳ４には充電を阻害する電流が流れないようになっている。そのため、ノードＳ４の信号の切り替わりはすばやく出来る。

一方、ｐチャネル型トランジスタ３２４と直列にｐチャネル型トランジスタと追加して設けることも可能である。その場合、該ｐチャネル型トランジスタのゲートは、回路１０６のｎチャネル型トランジスタ３２６のゲートに接続することが可能である。ただし、本発明の一態様は、これに限定されず、ｐチャネル型トランジスタのゲートを別の配線に接続することも可能である。しかし、ｐチャネル型トランジスタを追加して設けずに、ノードＳ４と配線１００３とは、ｐチャネル型トランジスタ３２４のみを介して接続するような構成であっても、問題なく動作させることが出来る。つまり、回路１０６のｐチャネル型トランジスタ３２４と配線１００３とは直接的に接続させることが可能である。その場合、ｐチャネル型トランジスタ３２４に直列にｐチャネル型トランジスタを設けないことによって、制御するための信号を増やす必要がない。または、トランジスタを設けないために、回路のレイアウト面積を小さくすることが出来る。または、トランジスタを介して発生するノイズを低減することが出来る。または、直列にトランジスタを設けないため、トランジスタのオン抵抗によって電流量が低下してしまうことを低減することが出来る。したがって、ノードＳ４がＬレベルからＨレベルへの切り替わるときの信号の遅延を低減することが出来る。

なお、図１１の回路図の回路１０５は、ｎチャネル型トランジスタ３２３とｐチャネル型トランジスタ３２２で形成されるインバータの構成に、ｐチャネル型トランジスタ３２２と直列にｐチャネル型トランジスタ３２１が追加された構成とも言える。よって、ｐチャネル型トランジスタ３２１および入力端子ＩＮ４を設けないようにすることも可能である。つまり、ノードＳ４と配線１００１とは、ｐチャネル型トランジスタ３２２のみを介して接続するような構成にすることも可能である。または、ｎチャネル型トランジスタ３２３と直列にｎチャネル型トランジスタを追加して構成することも可能である。その場合、該ｎチャネル型トランジスタのゲートは、入力端子ＩＮ３とは別の配線に接続されることが可能である。ただし、ｎチャネル型トランジスタと追加して設けずに、ノードＳ４と配線１００２とは、ｎチャネル型トランジスタ３２３のみを介して接続するような構成であっても、問題なく動作させることが出来る。つまり、回路１０５のｎチャネル型トランジスタ３２３の第一端子は配線１００２に直接的に接続させることが可能である。その場合、ｎチャネル型トランジスタ３２３に直列にｎチャネル型トランジスタを設けないことによって、制御するための信号を増やす必要がない。または、トランジスタを設けないために、回路のレイアウト面積を小さくすることが出来る。または、トランジスタを介して発生するノイズを低減することが出来る。または、直列にトランジスタを設けないため、トランジスタのオン抵抗によって電流量が低下してしまうことを低減することが出来る。したがって、ノードＳ４がＨレベルからＬレベルへの切り替わるときの信号の遅延を低減することが出来る。

なお、図１１の回路図の回路２１２は、ｎチャネル型トランジスタ３２８とｐチャネル型トランジスタ３２７で形成されるインバータの構成であると言える。したがって、例えば、ｎチャネル型トランジスタ３２８と直列にｎチャネル型トランジスタを追加して構成することも可能である。その場合、該ｎチャネル型トランジスタのゲートは、ｎチャネル型トランジスタ３２８のゲートや、入力端子ＩＮ６とは別の配線に接続されることが可能である。ただし、ｎチャネル型トランジスタと追加して設けずに、ノードＳ５と配線１００６とは、ｎチャネル型トランジスタ３２８のみを介して接続するような構成であっても、問題なく動作させることが出来る。つまり、回路２１２のｎチャネル型トランジスタ３２８の第一端子は配線１００６に直接的に接続させることが可能である。その場合、ｎチャネル型トランジスタ３２８に直列にｎチャネル型トランジスタを設けないことによって、制御するための信号を増やす必要がない。または、トランジスタを設けないために、回路のレイアウト面積を小さくすることが出来る。または、トランジスタを介して発生するノイズを低減することが出来る。または、直列にトランジスタを設けないため、トランジスタのオン抵抗によって電流量が低下してしまうことを低減することが出来る。したがって、ノードＳ５がＨレベルからＬレベルへの切り替わるときの信号の遅延を低減することが出来る。

または、図１１の回路図の回路２１２は、ｐチャネル型トランジスタ３２７と直列にｐチャネル型トランジスタを追加して構成することも可能である。その場合、該ｐチャネル型トランジスタのゲートは、ｐチャネル型トランジスタ３２７のゲートや入力端子ＩＮ６とは別の配線に接続されることが可能である。ただし、ｐチャネル型トランジスタと追加して設けずに、ノードＳ５と配線１００５とは、ｐチャネル型トランジスタ３２７のみを介して接続するような構成であっても、問題なく動作させることが出来る。つまり、回路２１２のｐチャネル型トランジスタ３２７の第一端子は配線１００５に直接的に接続させることが可能である。その場合、ｐチャネル型トランジスタ３２７に直列にｐチャネル型トランジスタを設けないことによって、制御するための信号を増やす必要がない。または、トランジスタを設けないために、回路のレイアウト面積を小さくすることが出来る。または、トランジスタを介して発生するノイズを低減することが出来る。または、直列にトランジスタを設けないため、トランジスタのオン抵抗によって電流量が低下してしまうことを低減することが出来る。したがって、ノードＳ５がＬレベルからＨレベルへの切り替わるときの信号の遅延を低減することが出来る。

なお、図１１の回路構成について、回路１０５の出力端子は、ｐチャネル型トランジスタ３２２と接続され、配線１００１は、ｐチャネル型トランジスタ３２１と接続されているが、ｐチャネル型トランジスタ３２２とｐチャネル型トランジスタ３２１の順序を逆にして直列で接続することが可能である。したがって、回路１０５の出力端子は、ｐチャネル型トランジスタ３２１と接続され、配線１００１は、ｐチャネル型トランジスタ３２２と接続されることが可能である。また、回路１０６の出力端子は、ｎチャネル型トランジスタ３２５と接続され、配線１００４は、ｎチャネル型トランジスタ３２６と接続されているが、ｎチャネル型トランジスタ３２６とｎチャネル型トランジスタ３２５の順序を逆にして直列で接続することが可能である。したがって、回路１０６の出力端子は、ｎチャネル型トランジスタ３２６と接続され、配線１００４は、ｎチャネル型トランジスタ３２５と接続されることが可能である。なお、ｎチャネル型トランジスタ３１２に直列接続させるトランジスタを追加して設ける場合、および、ｐチャネル型トランジスタ３２４に直列接続させるトランジスタを追加して設ける場合も同様であり、トランジスタの並び方は、様々なものがある。

（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２で説明した回路の応用例について示す。したがって、実施の形態１および実施の形態２で述べた内容を、本実施の形態で述べる内容に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。

図２１（Ａ）に、図１の回路において、入力端子ＩＮ２に、回路１５５を接続した構成を示す。回路１５５は、入力端子ＩＮＡと出力端子ＯＵＴＡとを有している。ただし、さらに他の入力端子や出力端子を有することも可能である。回路１５５は、様々な構成をとることが出来る。一例としては、入力端子ＩＮＡに入力された信号が、何らかの論理動作が行われ、出力端子ＯＵＴＡに出力される。したがって、回路の内部で信号を保持する機能を有さない回路でもよいし、内部で信号を保持する機能を有する回路でもよいし、信号の電位のレベルシフトを行う機能を有する回路でもよい。論理動作の例としては、信号を反転する動作、または、信号を反転させずに出力する動作、信号の電位レベルを変換する動作などが上げられる。

したがって、例えば、入力端子ＩＮＡに入力される信号に同期して、出力端子ＯＵＴＡに信号が出力されるとしても、回路１５５で何らかの処理が行われるため、わずかに信号の立ち上がりや立ち下がりが遅延することとなる。そのため、回路１５５は、信号を遅延させる機能を有しているということも出来る。

その場合のタイミングチャートの一例を図２１（Ｂ）に示す。入力端子ＩＮＡにある波形が入力されるとする。そのとき、出力端子ＯＵＴＡからは、少し遅延して、または、少し波形がなまって、類似した波形が出力される。または、回路１５５が別の回路構成を有する場合は、出力端子ＯＵＴＡからは、少し遅延して、または、少し波形がなまって、反転した波形、または、反転した波形に類似した波形が出力される。

なお、回路１５５が、複数の入力端子を有することが可能であるため、図２１（Ａ）で示した回路１５５の応用例として、２つの入力端子（ＩＮＡ、ＩＮＢ）を有する場合の例を図２２（Ａ）に示す。回路１５５は、入力端子ＩＮＡおよび入力端子ＩＮＢに入力された信号が、何らかの論理動作が行われ、出力端子ＯＵＴＡに出力される。例えば、入力端子ＩＮＢに入力される信号に応じて、出力端子ＯＵＴＡの電位が変化しなくなる。または、入力端子ＩＮＡに入力された信号に応じた信号を出力端子ＯＵＴＡから出力する。

その場合のタイミングチャートの一例を図２２（Ｂ）に示す。入力端子ＩＮＡおよび入力端子ＩＮＢにある波形が入力されるとする。そのとき、回路１５５がある回路構成の場合には、入力端子ＩＮＢにＬ信号が入力されているときには、出力端子ＯＵＴＡからは、常にＬ信号が出力される。一方、入力端子ＩＮＢにＨ信号が入力されているときには、出力端子ＯＵＴＡからは、少し遅延して、入力端子ＩＮＡに入力された信号と同じような信号が出力される。

または、回路１５５が別の回路構成を有する場合は、入力端子ＩＮＢにＬ信号が入力されているときには、出力端子ＯＵＴＡからは、少し遅延して、入力端子ＩＮＡに入力された信号に対して反転した信号が出力される。一方、入力端子ＩＮＢにＨ信号が入力されているときには、出力端子ＯＵＴＡからは、常にＨ信号が出力される。

次に、図２２（Ａ）の回路の応用例として、入力端子ＩＮ１と入力端子ＩＮ５とが、入力端子ＩＮＡに接続される場合の回路図を図２３（Ａ）に示す。なお、回路１５５の内部の回路構成は、図２２（Ａ）の場合と図２３（Ａ）場合とでは、異なっている場合を示す。

その場合のタイミングチャートの一例を図２３（Ｂ）に示す。入力端子ＩＮＡおよび入力端子ＩＮＢにある波形が入力されるとする。そのとき、入力端子ＩＮＢにＨ信号が入力されているときには、出力端子ＯＵＴＡからは、少し遅延して、入力端子ＩＮＡに入力された信号に対して反転した信号が出力される。そのため、ノードＳ１やノードＳ２の電位は、入力端子ＩＮ２の信号が遅延している間に、変化させることが出来る。特に、ｐチャネル型トランジスタ３１４が設けられている場合、ノードＳ１の電位が変化しやすいため、入力端子ＩＮ２の信号が入力端子ＩＮＡの信号よりも遅延しているわずかな時間において、ノードＳ１の電位を変化させることが出来る。一方、入力端子ＩＮＢにＬ信号が入力されているときには、入力端子ＩＮＡに入力される信号に関わらず、出力端子ＯＵＴＡからは、常にＬ信号が出力される。

次に、図２３（Ａ）の回路の応用例として、回路１５５の入力端子ＩＮＢに、回路１５５と同様な回路である回路１５５Ａが接続されている場合の回路図を図２４（Ａ）に示す。回路１５５Ａは、入力端子ＩＮＡＡと入力端子ＩＮＢＢを有している。回路１５５Ａの入力端子ＩＮＡＡは、回路１５５の入力端子ＩＮＡと接続されている。回路１５５Ａの出力端子ＯＵＴＡＡは、回路１５５の入力端子ＩＮＢと接続されている。その場合のタイミングチャートの一例を図２４（Ｂ）に示す。

なお、図２１（Ａ）などの回路において、入力端子ＩＮ２に回路１５５を接続した場合の例を示したが、本発明の一態様は、これに限定されず、図１１の回路においても同様に、入力端子ＩＮ４に回路１５５を接続することが可能である。

そこで、一例として、図２３（Ａ）と同様に、入力端子ＩＮ３と入力端子ＩＮ６とが、入力端子ＩＮＡに接続される場合の回路図を図２５（Ａ）に示す。その場合のタイミングチャートの一例を図２５（Ｂ）に示す。入力端子ＩＮＡおよび入力端子ＩＮＢにある波形が入力されるとする。そのとき、入力端子ＩＮＢにＨ信号が入力されているときには、出力端子ＯＵＴＡからは、少し遅延して、入力端子ＩＮＡに入力された信号に対して反転した信号が出力される。そのため、ノードＳ４やノードＳ５の電位は、入力端子ＩＮ４の信号が遅延している間に、変化させることが出来る。特に、ｎチャネル型トランジスタ３２６が設けられている場合、ノードＳ４の電位が変化しやすいため、入力端子ＩＮ４の信号が入力端子ＩＮＡの信号よりも遅延しているわずかな時間において、ノードＳ４の電位を変化させることが出来る。一方、入力端子ＩＮＢにＬ信号が入力されているときには、入力端子ＩＮＡに入力される信号に関わらず、出力端子ＯＵＴＡからは、常にＨ信号が出力される。

なお、図２３（Ａ）に対応する図として、図２５（Ａ）を示したが、図２１（Ａ）、図２２（Ａ）の場合も同様に、対応した回路図を作成することが出来る。

次に、回路１５５の内部構成の例について述べる。回路１５５は、様々な回路構成を取ることが出来る。例えば、インバータ回路を用いて構成することが出来る。例えば、図２６（Ａ）に示すように、インバータ回路を２つ用いてもよいし、図２６（Ｂ）に示すように、インバータ回路を３つ用いてもよい。用いるインバータ回路の個数は、単数でも複数でもよい。

またはＮＡＮＤ回路、ＮＯＲ回路、クロックドインバータ回路なども用いて、回路１５５を構成することが出来る。例えば、図２７（Ａ）に示すように、インバータ回路とＮＡＮＤ回路を用いてもよいし、図２７（Ｂ）に示すように、インバータ回路とＮＯＲ回路を用いてもよい。または、図２７（Ｃ）に示すように、クロックドインバータ回路を用いてもよいし、図２７（Ｄ）に示すように、ＮＡＮＤ回路とＮＯＲ回路を用いてもよい。

（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３で示した回路構成の応用例について図２８を参照しながら説明する。したがって、実施の形態１乃至実施の形態３で述べた内容を、本実施の形態で述べる内容に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。

図２８に単相クロック信号で動作するシフトレジスタ回路の回路図を示す。実施の形態１で示したフリップフロップ回路を基本構成とした回路をフリップフロップ回路１１３とし、実施の形態２で示したフリップフロップ回路を基本構成とした回路をフリップフロップ回路１１４とする。したがって、フリップフロップ回路１１４に対して、フリップフロップ回路１１３は回路１５５を構成していると言うことが出来る。なお、図２８では、フリップフロップ回路１１３の出力をフリップフロップ回路１１４の入力と接続しているが、本発明の一態様は、これに限定されず、フリップフロップ回路１１４の出力をフリップフロップ回路１１３の入力と接続することも可能である。その場合は、フリップフロップ回路１１３に対して、フリップフロップ回路１１４は回路１５５を構成していると言うことが出来る。さらに、フリップフロップ回路１１３とフリップフロップ回路１１４を交互に接続させて複数個の回路を配置することでシフトレジスタ回路を形成することが出来る。

フリップフロップ回路１１３とフリップフロップ回路１１４の接続は、ノードＳ１の信号を直接もしくは偶数個のインバータ回路を介してフリップフロップ回路１１４の回路１０５の第二の入力端子（ＩＮ４）に入力するような接続にすることが可能である。ノードＳ１と入力端子ＩＮ４とを直接接続する場合には、回路を省略できるため、低消費電力化やレイアウト面積の低減を行うことが出来る。特に、ｐチャネル型トランジスタ３１４またはｎチャネル型トランジスタ３２６を設けている場合は、ノードＳ１またはノードＳ４の電位を容易に変化させることが出来るため、好適である。または、ノードＳ２の信号を奇数個のインバータ回路を介してフリップフロップ回路１１４の回路１０５の第二の入力端子（ＩＮ４）に入力することも可能である。特に、ノードＳ２を奇数個で複数のインバータ回路を介して入力端子ＩＮ４と接続させることによって、信号の遅延量を多くできるため、より安定して回路を動作させることが出来る。

なお、図２８では、ノードＳ２から回路２１３を介して入力端子ＩＮ４に接続した例を示す。

回路２１３はｐチャネル型トランジスタ３１９とｎチャネル型トランジスタ３２０が直列接続されている。回路２１３において、ｐチャネル型トランジスタ３１９の第一端子は配線８０７に接続され、ｐチャネル型トランジスタ３１９の第二端子はｎチャネル型トランジスタ３２０の第一端子に接続され、ｎチャネル型トランジスタ３２０の第二端子は配線８０８に接続されている。また、回路２１３において、ｐチャネル型トランジスタ３１９のゲート及びｎチャネル型トランジスタ３２０のゲートは接続されており、回路２１３の入力端子を形成し、回路２１１の出力端子に接続されている。また、回路２１３において、ｐチャネル型トランジスタ３１９の第二端子及びｎチャネル型トランジスタ３２０の第一端子は、回路２１３の出力端子を形成し、フリップフロップ回路１１４の回路１０５の第二の入力端子（ＩＮ４）に接続されている。

また、図２８には回路２１４が設けられている。回路２１４は、ｐチャネル型トランジスタ３２９とｎチャネル型トランジスタ３３０が直列接続されている。回路２１４において、ｐチャネル型トランジスタ３２９の第一端子は配線１００７に接続され、ｐチャネル型トランジスタ３２９の第二端子はｎチャネル型トランジスタ３３０の第一端子に接続され、ｎチャネル型トランジスタ３３０の第二端子は配線１００８に接続されている。また、回路２１４において、ｐチャネル型トランジスタ３２９のゲート及びｎチャネル型トランジスタ３３０のゲートは接続されており、回路２１４の入力端子を形成し、回路２１２の出力端子に接続されている。また、回路２１４において、ｐチャネル型トランジスタ３２９の第二端子及びｎチャネル型トランジスタ３３０の第一端子は、回路２１４の出力端子を形成している。

図２８に示す回路図において、回路１０３の第一の入力端子（ＩＮ１）及び第二の入力端子（ＩＮ２）、回路１０４の第二の入力端子（ＩＮ５）、回路１０５の第一の入力端子（ＩＮ３）、及び、回路１０６の第二の入力端子（ＩＮ６）、配線８０１、配線８０３、配線８０５、配線８０７、配線１００１、配線１００３、配線１００５、配線１００７、配線８０２、配線８０４、配線８０６、配線８０８、配線１００２、配線１００４、配線１００６、及び、配線１００８には、信号もしくは電源電位が入力される。ここでは、一例として、回路１０３の第一の入力端子（ＩＮ１）、回路１０４の第二の入力端子（ＩＮ５）、回路１０５の第一の入力端子（ＩＮ３）及び回路１０６の第二の入力端子（ＩＮ６）にクロック信号を入力し、回路１０３の第二の入力端子（ＩＮ２）に入力信号ＳＰを入力する。

また、配線８０１、配線８０３、配線８０５、配線８０７、配線１００１、配線１００３、配線１００５、配線１００７は、それぞれ、高電位電源ＶＤＤが供給される配線または回路に接続され、配線８０２、配線８０４、配線８０６、配線８０８、配線１００２、配線１００４、配線１００６、配線１００８は、それぞれ、低電位電源ＶＳＳが供給される配線または回路に接続される。

なお、配線８０１、配線８０３、配線８０５、配線８０７、配線１００１、配線１００３、配線１００５、配線１００７は、別々の配線で構成することが可能であるが、少なくとも２つの配線は、互いに接続されることが可能である。したがって、例えば、配線８０１、配線８０３、配線８０５、配線８０７、配線１００１、配線１００３、配線１００５、配線１００７とには、同じ電位が供給されることが可能である。互いに配線を接続することにより、配線の数を低減することが出来る。ただし、本発明の一態様は、これに限定されない。同様に、配線８０２、配線８０４、配線８０６、配線８０８、配線１００２、配線１００４、配線１００６、配線１００８は、別々の配線で構成することが可能であるが、少なくとも２つの配線は、互いに接続されることが可能である。したがって、例えば、配線８０２、配線８０４、配線８０６、配線８０８、配線１００２、配線１００４、配線１００６、配線１００８とには、同じ電位が供給されることが可能である。ただし、本発明の一態様は、これに限定されない。

なお、配線８０１は、回路１２０１と接続され、配線８０２は、回路１２０２と接続されている。回路１２０１または回路１２０２は、電源電圧、または、信号を供給する機能を有している。一例としては、回路１２０１は、高電位電源ＶＤＤを供給する機能を有し、回路１２０２は、低電位電源ＶＳＳを供給する機能を有している。

なお、回路１２０１は、配線８０１だけでなく、配線８０３、配線８０５、配線８０７、配線１００１、配線１００３、配線１００５、配線１００７などにも、電源電圧、または、信号を供給することが可能である。同様に、回路１２０２は、配線８０２だけでなく、配線８０４、配線８０６、配線８０８、配線１００２、配線１００４、配線１００６、配線１００８などにも、電源電圧、または、信号を供給することが可能である。

なお、図２８では、回路２１３または回路２１４は、一例として、インバータ回路を用いた場合を示したが、本発明の一態様は、これに限定されず、別の論理回路、例えば、ＮＡＮＤ回路、ＮＯＲ回路、クロックドインバータ回路、レベルシフタ回路、バッファ回路などを用いることも可能である。

図２９に図２８に示した単相クロック信号で動作するフリップフロップ回路におけるタイミングチャートを示す。ここで、フリップフロップ回路１１３の回路１０３の出力端子にあたるノードをＳ１、フリップフロップ回路１１３の回路２１１の出力端子にあたるノードをＳ２、フリップフロップ回路１１４の回路１０５の第二の入力端子にあたるノードをＳ３、フリップフロップ回路１１４の回路１０５の出力端子にあたるノードをＳ４、フリップフロップ回路１１４の回路２１２の出力端子にあたるノードをＳ５とする。点線にて、ｐチャネル型トランジスタ３１４またはｎチャネル型トランジスタ３２６が設けられていない場合のフリップフロップ回路におけるタイミングチャートも合わせて示す。ノードＳ４及びノードＳ５において、ｐチャネル型トランジスタ３１４またはｎチャネル型トランジスタ３２６が設けられていない場合におけるタイミングよりも信号の切り替わりが早くなっていることがわかる。すなわちノードＳ１またはノードＳ４の充電が早く行われている。

図２８の回路図は、ｐチャネル型トランジスタ３１４及びｎチャネル型トランジスタ３２６が設けられている構成となっている。ｎチャネル型トランジスタ３２６により、ノードＳ４をＬレベルからＨレベルに切り替えるタイミングにおいて、ｎチャネル型トランジスタ３２６のゲート（第二の入力端子（ＩＮ６））にはクロック信号のＬレベルが入力されるため、ｎチャネル型トランジスタ３２６はオフとなり、ノードＳ４には充電を阻害する電流が流れないようになっている。そのため、ノードＳ４の信号の切り替わりはすばやく出来る。ノードＳ４の信号の切り替えがすばやく出来ることで、ノードＳ３の信号の遅延期間で書き換えを行うことが可能となり、安定なシフトレジスタ回路が形成できる。また、用いるトランジスタの特性のばらつきや温度による特性変化あるいは長時間の駆動による特性の経時変化があっても回路として安定な動作が可能となる。ノードＳ４について説明したが、ノードＳ１の充電に関しても同様である。

（実施の形態５）
本実施の形態では、実施の形態４で示した回路構成のその他の応用例について図３０乃至図３６を参照しながら説明する。したがって、実施の形態１乃至実施の形態４で述べた内容を、本実施の形態で述べる内容に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。

図２８ではフリップフロップ回路１１３とフリップフロップ回路１１４の接続として、フリップフロップ回路１１３からフリップフロップ回路１１４へ信号が流れる場合の接続を示したが、フリップフロップ回路１１４からフリップフロップ回路１１３へ信号が流れる場合の接続について説明する。フリップフロップ回路１１４とフリップフロップ回路１１３の接続は、ノードＳ４の信号を直接もしくは偶数個のインバータ回路を介してフリップフロップ回路１１３の回路１０３の第二の入力端子（ＩＮ２）に入力するような接続にすることが可能である。ノードＳ４と入力端子ＩＮ２とを直接接続する場合には、回路を省略できるため、低消費電力化やレイアウト面積の低減を行うことが出来る。特に、ｐチャネル型トランジスタ３１４またはｎチャネル型トランジスタ３２６を設けている場合は、ノードＳ１またはノードＳ４の電位を容易に変化させることが出来るため、好適である。または、ノードＳ５の信号を奇数個のインバータ回路を介してフリップフロップ回路１１３の回路１０３の第二の入力端子（ＩＮ２）に接続することも可能である。特に、ノードＳ５を奇数個で複数のインバータ回路を介して入力端子ＩＮ２と接続させることによって、信号の遅延量を多くできるため、より安定して回路を動作させることが出来る。

図３０にシフトレジスタ回路のブロック図の一例を示す。フリップフロップ回路１１３とフリップフロップ回路１１４を交互に複数段接続することでシフトレジスタ回路１４０１とすることが出来る。初段をフリップフロップ回路１１３としてもよいし、フリップフロップ回路１１４としてもよい。また、最終段をフリップフロップ回路１１３としてもよいし、フリップフロップ回路１１４としてもよい。実施者が必要に応じて段数を適宜決めればよい。フリップフロップ回路１１３及びフリップフロップ回路１１４には、一例としては、回路１４０２からクロック信号ＣＫが入力される。また、初段には、一例としては、回路１４０３から入力信号ＳＰが入力され、２段目以降には、前段の出力信号が入力される。

なお、図３０において、シフトレジスタ回路１４０１から出力される信号として、例えば、入力端子ＩＮ２、または、入力端子ＩＮ４に入力される信号を取り出すことが出来る。一例としては、図３１に示すように、入力端子ＩＮ４に入力される信号と、入力端子ＩＮ２に入力される信号を反転した信号とを出力信号とすることが出来る。なお、信号を反転させるために、インバータ回路１４０１Ａおよびインバータ回路１４０１Ｂが設けられている。さらに、回路１４０４を配置して、シフトレジスタ回路１４０１の出力信号を入力することが可能である。回路１４０４は、例えば、信号のパルス幅を制御する機能を有する。具体的には、パルス幅を狭くする機能を有する。シフトレジスタ回路１４０１から出力された信号は、ＮＡＮＤ回路１４０４Ｃに入力される。そして、そのＮＡＮＤ回路１４０４Ｃには、回路１４０４Ｂから配線１４０４Ａを介してパルス信号も入力される。これにより、シフトレジスタ回路１４０１から出力されるパルス信号のパルス幅を制御することが出来る。なお、ＮＡＮＤ回路１４０４Ｃの代わりに、ＮＯＲ回路などを用いることも可能である。

なお、シフトレジスタ回路１４０１、または、回路１４０４から出力された信号は、それぞれ、回路１４０５が有するトランジスタ１４０５Ａ、トランジスタ１４０５Ｂ、トランジスタ１４０５Ｃなどのゲートに入力させることが可能である。

例えば、回路１４０５が複数の画素が配置された回路である場合、トランジスタ１４０５Ａ、トランジスタ１４０５Ｂ、トランジスタ１４０５Ｃは、各画素の中に配置されたトランジスタに相当する。そして、配線１４０６は、映像信号線（ソース信号線）として機能し、映像信号が回路１４０６Ａから供給され、トランジスタ１４０５Ａ、トランジスタ１４０５Ｂ、トランジスタ１４０５Ｃのそれぞれに接続された画素電極や保持容量に、映像信号が供給される。したがって、シフトレジスタ回路１４０１、または、回路１４０４は、ゲート線駆動回路（またはその一部）であるということが出来る。なお、シフトレジスタ回路１４０１と回路１４０４の間、または、回路１４０４と回路１４０５との間に、信号の電位のレベルをシフトさせる回路を設けることも可能である。

または、回路１４０５がサンプリング回路である場合、トランジスタ１４０５Ａ、トランジスタ１４０５Ｂ、トランジスタ１４０５Ｃは、信号をサンプリングするためのトランジスタに相当する。そして、配線１４０６には、映像信号が回路１４０６Ａから供給され、トランジスタ１４０５Ａ、トランジスタ１４０５Ｂ、トランジスタ１４０５Ｃのそれぞれに接続された映像信号線（ソース信号線）や画素に、映像信号が供給される。画素に映像信号が供給される場合は、点順次駆動を行っているということが出来る。したがって、シフトレジスタ回路１４０１、回路１４０４、または、回路１４０５は、ソース線駆動回路（またはその一部）であるということが出来る。なお、シフトレジスタ回路１４０１、または、回路１４０４と、回路１４０５との間に、信号の電位のレベルをシフトさせる回路を設けることも可能である。

なお、配線１４０６に供給される映像信号は、アナログ信号である場合が多い。

なお、トランジスタ１４０５Ａ、トランジスタ１４０５Ｂ、トランジスタ１４０５Ｃは、スイッチとして機能させることが出来る。したがって、スイッチとして、ｎチャネル型トランジスタとｐチャネル型トランジスタとの両方を用いた、ＣＭＯＳ型のスイッチを用いてもよい。ＣＭＯＳ型のスイッチにすると、ｐチャネル型トランジスタとｎチャネル型トランジスタとのどちらか一方が導通すれば、電流が流れるため、スイッチとして機能しやすくなる。よって、スイッチへの入力信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させることができる。または、スイッチをオン又はオフさせるための信号の電圧振幅値を小さくすることが出来るので、消費電力を小さくすることができる。

このように、シフトレジスタ回路１４０１は、ゲート線駆動回路（またはその一部）として用いたり、ソース線駆動回路（またはその一部）として用いることが出来る。

なお、シフトレジスタ回路からの出力信号の取り出し端子として、入力端子ＩＮ２、入力端子ＩＮ４だけでなく、ノードＳ１、ノードＳ２、ノードＳ４、ノードＳ５、などを用いることも可能である。そこで、入力端子ＩＮ４に入力される信号と、ノードＳ５の信号とを出力信号とした場合のシフトレジスタ回路１４０１の例を、図３２に示す。この場合は、隣に接続されたフリップフロップ回路１１３及びフリップフロップ回路１１４に転送していく信号と、シフトレジスタ回路からの出力信号として取り出す信号とは、別のノードから出力された信号であると言える。

なお、図３２では、回路１４０５のかわりに、回路１４０７を配置した場合の例を示す。回路１４０８Ａから配線１４０８を介して、記憶回路１４０７Ａ、記憶回路１４０７Ｂ、記憶回路１４０７Ｃ、記憶回路１４０７Ｄなどへ、映像信号が供給される。したがって、回路１４０７は、ラッチ回路としての機能を有することが出来る。記憶回路１４０７Ａ、記憶回路１４０７Ｂ、記憶回路１４０７Ｃ、記憶回路１４０７Ｄは、クロックドインバータ回路やインバータ回路を用いて構成されている。したがって、シフトレジスタ回路１４０１、回路１４０４、または、回路１４０７は、ソース線駆動回路（またはその一部）であるということが出来る。

なお、配線１４０８に供給される映像信号は、デジタル信号である場合が多い。

なお、ノードＳ１、ノードＳ２、ノードＳ３、ノードＳ４、ノードＳ５、入力端子ＩＮ２、入力端子ＩＮ４などを介して、シフトレジスタ回路１４０１から信号を出力することが出来るが、その後、インバータ回路を設けて、信号を反転させたり、電流駆動能力をあげたりする（インピーダンスを変換する）ことも可能である。

シフトレジスタ回路及びフリップフロップ回路には初期化用のリセット回路を含んでいても良い。図３３に図１に示した回路構成にリセット回路を追加した回路構成を示す。リセット回路はｐチャネル型トランジスタ３４１で形成され、ｐチャネル型トランジスタ３４１の第一端子は配線１５０１に接続され、ｐチャネル型トランジスタ３４１の第二端子はノードＳ１に接続されている。ｐチャネル型トランジスタ３４１のゲートは入力端子（ＩＮ７）を形成している。配線１５０１は高電位電源ＶＤＤが供給される配線または回路に接続されていても良い。入力端子（ＩＮ７）にはリセット信号ＲＳが入力される。リセット信号は、フリップフロップ回路が動作中はＨレベルの信号が印加されるが、Ｌレベルの信号を印加することで、ノードＳ１はＨレベルとなり、フリップフロップ回路はリセットされる。リセット回路はｎチャネル型トランジスタで形成することも出来る。その際は、ｎチャネル型トランジスタの第一端子はノードＳ２に接続し、ｎチャネル型トランジスタの第二端子は低電位電源ＶＳＳが供給される配線または回路に接続する構成とする。その場合、ｎチャネル型トランジスタのゲートに印加するリセット信号ＲＳはＨレベルの信号でフリップフロップ回路はリセットされる。また、リセット回路はその他の回路構成とすることも可能である。

なお、配線１５０１は、配線８０１、配線８０３などと接続させることが可能である。または、ｎチャネル型トランジスタの第一端子をノードＳ２に接続する場合には、ｎチャネル型トランジスタの第二端子は、配線８０２、配線８０４などと接続させることが可能である。

図３４に図１１に示した回路構成にリセット回路を追加した回路構成を示す。リセット回路はｐチャネル型トランジスタ３４２で形成され、ｐチャネル型トランジスタ３４２の第一端子は配線１５０２に接続され、ｐチャネル型トランジスタ３４２の第二端子はノードＳ５に接続されている。ｐチャネル型トランジスタ３４２のゲートは入力端子（ＩＮ８）を形成している。配線１５０２は高電位電源ＶＤＤが供給される配線または回路に接続されることが可能である。入力端子（ＩＮ８）にはリセット信号ＲＳが入力される。リセット信号は、フリップフロップ回路が動作中はＨレベルの信号が印加されるが、Ｌレベルの信号を印加することで、ノードＳ５はＨレベルとなり、フリップフロップ回路はリセットされる。リセット回路はｎチャネル型トランジスタで形成することも出来る。その際は、ｎチャネル型トランジスタの第一端子はノードＳ４に接続し、ｎチャネル型トランジスタの第二端子は低電位電源ＶＳＳが供給される配線または回路に接続する構成とする。その場合、ｎチャネル型トランジスタのゲートに印加するリセット信号ＲＳはＨレベルの信号でフリップフロップ回路はリセットされる。また、リセット回路はその他の回路構成とすることも可能である。

なお、配線１５０２は、配線１００１、配線１００３などと接続させることが可能である。または、ｎチャネル型トランジスタの第一端子をノードＳ４に接続する場合には、ｎチャネル型トランジスタの第二端子は、配線１００２、配線１００４などと接続させることが可能である。

図３５に図２８で示した回路構成にリセット回路を追加した回路構成を示す。詳細な説明は図３３及び図３４の説明を参酌すればよい。図３５では、フリップフロップ回路１１５及びフリップフロップ回路１１６の双方にリセット回路のある場合を示したが、どちらか一方のみにあってもよい。また、図３６にフリップフロップ回路１１５及びフリップフロップ回路１１６を複数段つなげたシフトレジスタ回路のブロック図を示す。フリップフロップ回路１１５とフリップフロップ回路１１６を交互に複数段接続することでシフトレジスタ回路とすることが出来る。初段をフリップフロップ回路１１５としてもよいし、フリップフロップ回路１１６としてもよい。また、最終段をフリップフロップ回路１１５としてもよいし、フリップフロップ回路１１６としてもよい。実施者が必要に応じて段数を適宜決めればよい。フリップフロップ回路１１５及びフリップフロップ回路１１６には、一例としては、クロック信号ＣＫと回路１４０９からリセット信号ＲＳが入力される。また、初段には、一例としては、入力信号ＳＰが入力され、２段目以降には、前段の出力信号が入力される。

（実施の形態６）
次に、本発明の一態様として用いることが出来るトランジスタの作製方法の一例について述べる。そのため、実施の形態１乃至実施の形態５で述べた回路の作製方法の一例であるとも言える。したがって、実施の形態１乃至実施の形態５で述べた内容は、本実施の形態で述べる内容に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。

まず、図３７（Ａ）に示すように、基板６００上に、絶縁層６０１、半導体層６０２を順に形成する。絶縁層６０１及び半導体層６０２は、大気に触れることなく連続して形成することが可能である。あるいは、基板６００、絶縁層６０１、半導体層６０２の代わりに、ＳＯＩ基板を用いてもよい。

基板６００として、使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、フュージョン法やフロート法で作製されるガラス基板を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。なお、一般に、酸化ホウ素（Ｂ_２Ｏ_３）と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ_２Ｏ_３よりＢａＯを多く含むガラス基板を用いることが好ましい。ここでは、基板６００として、厚さ０．５ｍｍの、無アルカリガラスであるアルミノ珪酸塩ガラス基板（旭硝子社製 商品名ＡＮ１００）を用いる。

絶縁層６０１は基板６００中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体層６０２中に拡散し、トランジスタなどの半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。よってアルカリ金属やアルカリ土類金属の半導体層６０２への拡散を抑えることができるバリア性の高い絶縁材料を用いて、絶縁層６０１を形成するのが望ましい。なお、ガラス基板またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から基板６００と半導体層６０２との間に絶縁層６０１を設けることは有効である。しかし、石英基板など不純物の拡散がさして問題とならない基板６００を用いる場合は、必ずしも設ける必要はない。

絶縁層６０１は、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、窒化アルミニウム等の絶縁性を有する材料を用いて形成する。

なお、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多い膜であって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、珪素が２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれる膜をいう。また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多い膜であって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、珪素が２５〜３５原子％、水素が１０〜２５原子％の範囲で含まれる膜をいう。但し、酸化窒化珪素または窒化酸化珪素を構成する原子の合計を１００原子％としたとき、窒素、酸素、珪素及び水素の含有比率が上記の範囲内に含まれるものとする。

絶縁層６０１は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。ここでは、膜厚５０ｎｍの窒化酸化珪素膜、膜厚１４０ｎｍの酸化窒化珪素膜を順に積層して絶縁層６０１を形成するが、各膜の材質、膜厚、積層数は、これに限定されるものではない。

酸化珪素膜は、シランと酸素、ＴＥＯＳ（テトラエトキシシラン）と酸素等の組み合わせの混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の方法によって形成することができる。また、窒化珪素膜は、代表的には、シランとアンモニアの混合ガスを用い、プラズマＣＶＤによって形成することができる。また、酸化窒化珪素膜、窒化酸化珪素膜は、代表的には、シランと一酸化二窒素の混合ガスを用い、プラズマＣＶＤによって形成することができる。

半導体層６０２は、絶縁層６０１を形成した後、大気に曝さずに形成することが望ましい。半導体層６０２の膜厚は２０〜２００ｎｍ（好ましくは４０〜１７０ｎｍ、より好ましくは５０〜１５０ｎｍ）とする。なお、半導体層６０２には、シリコンまたはゲルマニウムを用いた多結晶半導体を用いる。

多結晶半導体を用いた半導体層６０２は、非晶質半導体層または微結晶半導体層を、レーザ結晶化法、熱結晶化法、またはニッケルなどの結晶化を助長する触媒元素を用いた熱結晶化法等を単独で、或いは複数組み合わせて実施することで、形成することができる。また、多結晶半導体を、スパッタ法、プラズマＣＶＤ法、熱ＣＶＤ法などを用いて、直接形成しても良い。結晶化を助長する触媒元素を導入せずにレーザ結晶化を行う場合は、レーザ光の照射により非晶半導体層が飛散する現象（アブレーション）が生じるのを防ぐために、非晶半導体層にレーザ光を照射する前に、窒素雰囲気下５００℃で１時間加熱し、非晶半導体層が含有する水素濃度を１×１０^２０ａｔｏｍｓ／ｃｍ^３以下とすると良い。

例えば、レーザ結晶化を用いて多結晶半導体層を形成する場合、レーザ結晶化の前に、レーザに対する半導体層６０２の耐性を高めるために、５５０℃、４時間の加熱処理を該半導体層６０２に対して行う。そして連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。例えば、代表的には、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。具体的には、連続発振のＹＶＯ_４レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力１０Ｗのレーザ光を得る。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体層６０２に照射する。このときのパワー密度は０．０１〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１〜１０ＭＷ／ｃｍ^２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度とし、照射する。

連続発振の気体レーザとして、Ａｒレーザ、Ｋｒレーザなどを用いることができる。また連続発振の固体レーザとして、ＹＡＧレーザ、ＹＶＯ_４レーザ、ＹＬＦレーザ、ＹＡｌＯ_３レーザ、フォルステライト（Ｍｇ_２ＳｉＯ_４）レーザ、ＧｄＶＯ_４レーザ、Ｙ_２Ｏ_３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザなどを用いることができる。

またパルス発振のレーザとして、例えばＡｒレーザ、Ｋｒレーザ、エキシマレーザ、ＣＯ_２レーザ、ＹＡＧレーザ、Ｙ_２Ｏ_３レーザ、ＹＶＯ_４レーザ、ＹＬＦレーザ、ＹＡｌＯ_３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザを用いることができる。

また、パルス発振のレーザ光の発振周波数を１０ＭＨｚ以上とし、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い周波数帯を用いてレーザ結晶化を行なっても良い。パルス発振でレーザ光を半導体層６０２に照射してから半導体層６０２が完全に固化するまでの時間は数十ｎｓｅｃ〜数百ｎｓｅｃと言われている。よって、上記周波数を用いることで、半導体層６０２がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。したがって、半導体層６０２中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体層６０２が形成される。具体的には、含まれる結晶粒の走査方向における幅が１０〜３０μｍ、走査方向に対して垂直な方向における幅が１〜５μｍ程度の結晶粒の集合を形成することができる。該走査方向に沿って連続的に成長した単結晶の結晶粒を形成することで、少なくともＴＦＴのチャネル方向には結晶粒界のほとんど存在しない半導体層６０２の形成が可能となる。

なお、レーザ結晶化は、連続発振の基本波のレーザ光と連続発振の高調波のレーザ光とを並行して照射するようにしても良いし、連続発振の基本波のレーザ光とパルス発振の高調波のレーザ光とを並行して照射するようにしても良い。

なお、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を照射するようにしても良い。これにより、レーザ光照射による半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じる閾値のばらつきを抑えることができる。

結晶化を助長する触媒元素を用いた熱結晶化法を用いる場合、非晶質半導体層への触媒元素の導入の仕方としては、当該触媒元素を非晶質半導体層の表面又はその内部に存在させ得る手法であれば特に限定はなく、例えばスパッタ法、ＣＶＤ法、プラズマ処理法（プラズマＣＶＤ法も含む）、吸着法、金属塩の溶液を塗布する方法を使用することができる。このうち溶液を用いる方法は簡便であり、触媒元素の濃度調整が容易である。また、このとき非晶質半導体層の表面の濡れ性を改善し、非晶質半導体層の表面全体に水溶液を行き渡らせるため、酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、非晶質半導体層の表面に酸化膜を形成することが望ましい。

そして、非晶質半導体層へ触媒元素を導入した後、加熱処理（５５０℃〜７５０℃で３分〜２４時間）を行うことにより、多結晶半導体層を形成することができる。結晶化を助長（促進）する触媒元素としては、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）及び金（Ａｕ）から選ばれた一種又は複数種類を用いることができる。

上記結晶化を行った後、多結晶半導体層から結晶化を助長する触媒元素を除去、あるいは触媒元素の濃度を低減させるため、ゲッタリングを行う。上記結晶化を行った多結晶半導体に接するように不純物元素を含む半導体層を形成する。上記不純物元素を含む半導体層は、ゲッタリングシンクとして機能する。不純物元素として、ｎ型を付与する不純物元素、ｐ型を付与する不純物元素や希ガス元素などを用いることができ、例えばリン（Ｐ）、窒素（Ｎ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、ボロン（Ｂ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いることができる。そして、加熱処理（５５０℃〜７５０℃で３分〜２４時間）を行う。上記加熱処理により、多結晶半導体層中に含まれる結晶化を助長する触媒元素は、不純物元素を含む半導体層中に移動し、多結晶半導体層中の結晶化を助長する触媒元素の濃度は低減する。その後、ゲッタリングシンクとなった不純物元素を含む半導体層を除去する。

ここでは、触媒元素を用いた結晶化方法と、レーザ結晶化法とを組み合わせて、多結晶珪素を用いた半導体層６０２を形成する。以下、具体的な半導体層６０２の作製方法について説明する。

ここでは、まず、膜厚５０ｎｍの非晶質珪素膜を絶縁層６０１上に形成した後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル溶液を、非晶質珪素膜にスピナーで塗布する。なお、溶液を用いて触媒元素を添加する方法に代えて、スパッタ法でニッケル元素を全面に散布する方法を用いてもよい。次に、加熱処理（５００℃、１時間）の後、結晶化のための加熱処理（５５０℃、４時間）を行って、非晶質珪素膜を結晶化させることで、多結晶珪素を有する半導体層６０２を形成する。

次に、多結晶珪素を有する半導体層６０２の表面に形成された酸化膜を、希フッ酸等で除去する。その後、結晶化率を高め、結晶粒内に残される欠陥を補修するためのレーザ光（ＸｅＣｌ：波長３０８ｎｍ）の照射を大気中、または酸素雰囲気中で行う。

レーザ光には波長４００ｎｍ以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波又は第３高調波を用いる。ここでは、繰り返し周波数１０〜１０００Ｈｚ程度のパルスレーザ光を用い、当該レーザ光を光学系にて１００〜５００ｍＪ／ｃｍ^２に集光し、９０〜９５％のオーバーラップ率をもって照射し、シリコン膜表面を走査させればよい。ここでは、繰り返し周波数３０Ｈｚ、パワー密度４７０ｍＪ／ｃｍ^２でレーザ光の照射を大気中で行なう。

なお、上記レーザ光の照射は、大気中、または酸素雰囲気中で行うため、レーザ光の照射により表面に酸化膜が形成される。なお、ここではパルスレーザを用いた例を示したが、連続発振のレーザを用いてもよく、半導体層の結晶化に際し、大粒径の結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。

連続発振のレーザを用いる場合には、出力１０Ｗの連続発振のＹＶＯ_４レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ_４結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのパワー密度は０．０１〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１〜１０ＭＷ／ｃｍ^２）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体層を移動させて照射すればよい。

次に、上記レーザ光の照射により形成された酸化膜に加え、オゾン水で、レーザ結晶化後の多結晶半導体層の表面を１２０秒処理して、合計１〜５ｎｍの酸化膜からなるバリア層を多結晶半導体層の表面に形成する。このバリア層は、結晶化させるために添加した触媒元素、例えばニッケル（Ｎｉ）を多結晶半導体層中から除去するために形成する。ここではオゾン水を用いてバリア層を形成したが、酸素雰囲気下の紫外線の照射で結晶構造を有する半導体層の表面を酸化する方法や酸素プラズマ処理により結晶構造を有する半導体層の表面を酸化する方法やプラズマＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程度の酸化膜を堆積してバリア層を形成してもよい。また、バリア層を形成する前にレーザ光の照射により形成された酸化膜を除去してもよい。

次に、バリア層上にスパッタ法にてゲッタリングサイトとなるアルゴン元素を含む非晶質珪素膜を１０ｎｍ〜４００ｎｍ、ここでは膜厚１００ｎｍで成膜する。ここでは、アルゴン元素を含む非晶質珪素膜は、シリコンターゲットを用いてアルゴンを含む雰囲気下で形成する。プラズマＣＶＤ法を用いてアルゴン元素を含む非晶質珪素膜を形成する場合、成膜条件は、モノシランとアルゴンの流量比（ＳｉＨ_４：Ａｒ）を１：９９とし、成膜圧力を６．６６５Ｐａとし、ＲＦパワー密度を０．０８７Ｗ／ｃｍ^２とし、成膜温度を３５０℃とする。

その後、６５０℃に加熱された炉に入れて３分の加熱処理を行い、触媒元素を除去（ゲッタリング）する。これにより結晶構造を有する半導体層６０２中の触媒元素濃度が低減される。炉に代えてランプアニール装置を用いてもよい。

次に、バリア層をエッチングストッパとして、ゲッタリングサイトであるアルゴン元素を含む非晶質珪素膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。

なお、触媒元素を用いて半導体層の結晶化を行わない場合には、上述したバリア層の形成、ゲッタリングサイトの形成、ゲッタリングのための加熱処理、ゲッタリングサイトの除去、バリア層の除去などの工程は不要である。

上述したように半導体層６０２を形成した後、半導体層６０２に対して、ｐ型を付与する不純物元素又はｎ型を付与する不純物元素を低濃度に添加するチャネルドープを行う。チャネルドープは半導体層６０２全体に対して行っても良いし、半導体層６０２の一部に対して選択的に行っても良い。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ここでは、不純物元素として、ボロン（Ｂ）を用い、当該ボロンが１×１０^１６〜５×１０^１７／ｃｍ^３の濃度で含まれるよう添加する。

次に、半導体層６０２をエッチングにより所望の形状に加工（パターニング）することで、図３７（Ｂ）に示すように、島状に分離された半導体層６０３、半導体層６０４を形成する。なお、上述したチャネルドープは、半導体層６０２に対して行うのではなく、パターニング後の半導体層６０３、半導体層６０４に対して行うようにしても良い。

次に、図３７（Ｃ）に示すように、半導体層６０３、半導体層６０４を用いて、トランジスタ６０５、トランジスタ６０６を形成する。具体的には、半導体層６０３、半導体層６０４を覆うようにゲート絶縁層６０７を形成する。そして、ゲート絶縁層６０７上に、所望の形状に加工（パターニング）された導電膜６０８及び導電膜６０９を形成する。導電膜６０８と、導電膜６０９とは、順にゲート絶縁層６０７上に積層されている。半導体層６０３と重なる導電膜６０８及び導電膜６０９が、トランジスタ６０５のゲート電極６１０として機能する。半導体層６０４と重なる導電膜６０８及び導電膜６０９が、トランジスタ６０６のゲート電極６１１として機能する。

そして、導電膜６０８、導電膜６０９、あるいはレジストをパターニングしたものをマスクとして用い、半導体層６０３、半導体層６０４にｎ型またはｐ型を付与する不純物を添加し、ソース領域、ドレイン領域、さらにはＬＤＤ領域として機能する不純物領域等を形成する。なお図３７（Ｃ）では、トランジスタ６０５がｎ型、トランジスタ６０６がｐ型の場合を例示しているが、トランジスタ６０５がｐ型、トランジスタ６０６がｎ型、又は双方がｎ型若しくはｐ型であっても良い。

なお、ゲート絶縁層６０７として、例えば酸化珪素膜、窒化珪素膜、酸化窒化珪素膜または窒化酸化珪素膜等を単層で、または積層させて用いることができる。積層する場合には、例えば、基板６００側から酸化珪素膜、窒化珪素膜、酸化珪素膜の３層構造とするのが好ましい。またゲート絶縁層６０７は、プラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法などを用いて形成することができる。例えば、酸化珪素を用いたゲート絶縁層６０７をプラズマＣＶＤ法で形成する場合、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ）とＯ_２を混合したガスを用い、反応圧力４０Ｐａ、基板温度３００〜４００℃、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ^２とし、形成する。

ゲート絶縁層６０７は、高密度プラズマ処理を行うことにより半導体層６０３、半導体層６０４の表面を酸化または窒化することで形成しても良い。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体層６０３、半導体層６０４の表面を酸化または窒化することにより、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体層６０３、半導体層６０４に接するように形成される。この５〜１０ｎｍの絶縁膜をゲート絶縁層６０７として用いても良い。

上述した高密度プラズマ処理による半導体層の酸化または窒化は固相反応で進むため、ゲート絶縁膜と半導体層の界面準位密度をきわめて低くすることができる。また高密度プラズマ処理により半導体層を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることができる。また半導体層が結晶性を有する場合、熱酸化では、結晶粒界での酸化の進行が早いため、熱酸化膜の膜厚の均一性が悪くなるが、高密度プラズマ処理を用いて半導体層の表面を固相反応で酸化させることにより、結晶粒と結晶粒界での酸化の進行が均等に進むため、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。

また、窒化アルミニウムをゲート絶縁層６０７として用いることができる。窒化アルミニウムは熱伝導率が比較的高く、トランジスタで発生した熱を効率的に発散させることができる。またアルミニウムの含まれない酸化珪素や酸化窒化珪素等を形成した後、窒化アルミニウムを積層したものをゲート絶縁膜として用いても良い。

ここでは、亜酸化窒素（Ｎ_２Ｏ）とシラン（ＳｉＨ_４）を、１０〜３０Ｐａの圧力にて用い、マイクロ波（２．４５ＧＨｚ）電力を３〜５ｋＷとして、気相成長法により、酸化窒化珪素を有する膜厚３０ｎｍのゲート絶縁層６０７を形成する。また、上述の固相反応と気相成長法による反応を組み合わせることにより、界面準位密度が低く絶縁耐圧の優れたゲート絶縁層６０７を形成することができる。

また、ゲート絶縁層６０７として、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどの高誘電率材料を用いても良い。ゲート絶縁層６０７に高誘電率材料を用いることにより、ゲート絶縁膜６０７の物理膜厚を厚くすることができるので、ゲートリーク電流を低減することができる。

また、ここでは積層された２つの導電膜６０８、導電膜６０９を用いて、ゲート電極６１０、ゲート電極６１１を形成しているが、本発明はこの構成に限定されない。導電膜６０８、導電膜６０９の代わりに、単層の導電膜を用いてゲート電極６１０及びゲート電極６１１を形成しても良いし、積層した３つ以上の導電膜を用いてゲート電極６１０及びゲート電極６１１を形成しても良い。３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。

ゲート電極６１０、ゲート電極６１１を形成するための導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）、ネオジム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）等を用いることができる。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体層に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。

また、ゲート電極６１０、ゲート電極６１１を形成するための導電膜として、可視光に対して透光性を有する導電材料を用いることもできる。透光性の導電材料としては、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、有機インジウム、有機スズ、酸化亜鉛等を用いることができる。また、ゲート電極６１０、ゲート電極６１１を形成するための導電膜として、酸化亜鉛（ＺｎＯ）を含むインジウム亜鉛酸化物（ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ））、酸化亜鉛（ＺｎＯ）、ガリウム（Ｇａ）をドープしたＺｎＯ、酸化スズ（ＳｎＯ_２）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いてもよい。

ここでは、１層目の導電膜６０８として窒化タンタルまたはタンタル（Ｔａ）を、２層目の導電膜６０９としてタングステン（Ｗ）を用いる。２つの導電膜の組み合わせとして、ここに示した例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型を付与する不純物がドーピングされたＳｉとニッケルシリサイド、ｎ型を付与する不純物がドーピングされたＳｉとＷＳｉｘ等も用いることができる。

導電膜６０８、導電膜６０９の形成にはＣＶＤ法、スパッタリング法等を用いることができる。上述した２層の導電膜でゲート電極６１０、ゲート電極６１１を形成する場合、１層目の導電膜６０８を２０〜１００ｎｍの厚さで形成し、２層目の導電膜６０９を１００〜４００ｎｍの厚さで形成する。ここでは、窒化タンタルまたはタンタル（Ｔａ）を有する１層目の導電膜６０８を３０ｎｍの膜厚とし、タングステン（Ｗ）を有する２層目の導電膜６０９を１７０ｎｍの膜厚とした。

なお、ゲート電極６１０、ゲート電極６１１を形成する際に用いるマスクとして、レジストの代わりに酸化珪素、酸化窒化珪素等をマスクとして用いてもよい。この場合、パターニングして酸化珪素、酸化窒化珪素等のマスクを形成する工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の形状を有するゲート電極６１０、ゲート電極６１１を形成することができる。また、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極６１０、ゲート電極６１１を形成しても良い。なお、液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。

なお、ゲート電極６１０、ゲート電極６１１を形成する際に、用いる導電膜の材料によって、最適なエッチングの方法、エッチャントの種類を適宜選択すれば良い。以下、１層目の導電膜６０８として窒化タンタルを、２層目の導電膜６０９としてタングステンを用いる場合のエッチングの方法の一例について、具体的に説明する。

まず、窒化タンタル膜を形成した後、窒化タンタル膜上にタングステン膜を形成する。そして、タングステン膜上にマスクを形成し、第１のエッチングを行う。第１のエッチングでは、まず第１のエッチング条件を用いた後に、第２のエッチング条件を用いる。第１のエッチング条件では、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ_４とＣｌ_２とＯ_２とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。そして、基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件を用いることにより、タングステン膜を、その端部がテーパー形状になるようにエッチングすることができる。

次に、第２のエッチング条件を用いてエッチングを行う。第２のエッチング条件は、エッチング用ガスにＣＦ_４とＣｌ_２とを用い、それぞれのガス流量比を３０：３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ_４とＣｌ_２を混合した第２のエッチング条件ではタングステン膜及び窒化タンタル膜とも同程度にエッチングされる。

上記第１のエッチングでは、マスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により窒化タンタル膜及びタングステン膜の端部が、角度１５〜４５°程度のテーパー形状となる。なお、ゲート絶縁層６０７のうち、第１のエッチングにより露出した部分は、エッチングの条件にもよるが、その他の窒化タンタル膜及びタングステン膜で覆われている部分よりも、多少エッチングされて薄くなる。

次いで、マスクを除去せずに第２のエッチングを行う。第２のエッチングでは、エッチングガスにＣＦ_４とＣｌ_２とＯ_２とを用い、タングステン膜を選択的にエッチングする。この時、第２のエッチングにより、タングステン膜が優先的にエッチングされるが、窒化タンタル膜はほとんどエッチングされない。

上述した第１のエッチング及び第２のエッチングにより、窒化タンタルを用いた導電膜６０８と、導電膜６０８よりも幅の狭い、タングステンを用いた導電膜６０９とを、形成することができる。

次に、半導体層６０３、半導体層６０４への一導電型を付与する不純物の導入を行い、トランジスタ６０５、トランジスタ６０６の不純物領域を形成する。ここではトランジスタ６０５がｎチャネル型、トランジスタ６０６がｐチャネル型である。よって、ｎ型を付与する不純物、例えばリン（Ｐ）、砒素（Ａｓ）など半導体層６０３に導入する。また、ｐ型を付与する不純物、例えばボロン（Ｂ）を半導体層６０４に導入する。

上述した第１のエッチング及び第２のエッチングにより形成される導電膜６０８及び導電膜６０９をマスクとして用いることで、ソース領域、ドレイン領域、ＬＤＤ領域として機能する不純物領域を半導体層６０３、半導体層６０４内にセルフアラインで作り分けることができる。これにより、不純物領域の作りわけに、新たにマスクを用意する必要が無くなる。

上記一連の工程によって、トランジスタ６０５と、トランジスタ６０６とを形成することができる。なお、トランジスタの作製方法は、上述した工程に限定されない。

なお、ここでは、シングルゲート構造のトランジスタについて例示しているが、ダブルゲート構造などのマルチゲート構造でもよい。

また、インクジェットや印刷法を用いて形成したトランジスタなどを用いることができる。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することができる。また、マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することができる。さらに、レジストを用いる必要がないので、材料費が安くなり、工程数を削減できる。さらに、必要な部分にのみ膜を付けるため、全面に成膜した後でエッチングするという製法よりも、材料が無駄にならず、低コストにできる。

次に図３７（Ｄ）に示すように、トランジスタ６０５、トランジスタ６０６を覆うように、絶縁膜６１２を形成する。絶縁膜６１２は必ずしも設ける必要はないが、絶縁膜６１２を形成することで、アルカリ金属やアルカリ土類金属などの不純物が、トランジスタ６０５、トランジスタ６０６へ侵入するのを防ぐことができる。具体的に絶縁膜６１２として、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などを用いるのが望ましい。ここでは、ＣＶＤ法により膜厚３０ｎｍ程度の酸化窒化珪素膜形成し、絶縁膜６１２として用いる。

絶縁膜６１２を形成した後、不純物領域の加熱処理による活性化を行っても良い。例えば、加熱処理は、４８０℃、１時間、窒素雰囲気中においてを行えばよい。加熱処理には、ファーネスアニール炉を用いる熱アニール法、レーザーアニール法またはラピッドサーマルアニール法（ＲＴＡ法）などを用いることができる。

次に、絶縁膜６１２上に、絶縁膜６１３を形成する。絶縁膜６１３は、アクリル、ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ等を用いることができる。シロキサン系樹脂は、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料である。置換基として、水素の他、フッ素、フルオロ基、有機基（例えばアルキル基、芳香族炭化水素）のうち、少なくとも１種を有していても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜６１３を形成しても良い。

絶縁膜６１３の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。

ここでは、ＣＶＤ法で形成した膜厚１００ｎｍの、水素を含む窒化酸化珪素膜と、ＣＶＤ法で形成した、膜厚９００ｎｍの酸化窒化珪素膜とを積層させ、絶縁膜６１３として用いる。

なお、ここでは、絶縁膜６１２、絶縁膜６１３が層間絶縁膜として機能しているが、単層の絶縁膜を層間絶縁膜として用いても良いし、積層させた３層の絶縁膜、或いは積層させた４層以上の絶縁膜を、層間絶縁膜として用いても良い。

次に、加熱処理を３００℃以上５５０℃以下で、１時間以上１２時間以下で行うと良い。ここでは、窒素雰囲気中において、４１０℃、１時間の加熱処理を行う。上記加熱処理を行うことで、絶縁膜６１３に含まれる水素により、半導体層６０３、半導体層６０４のダングリングボンドを終端させることができる。上記加熱処理には、ファーネスアニール炉を用いる熱アニール法、レーザーアニール法またはラピッドサーマルアニール法（ＲＴＡ法）などを用いることができる。加熱処理により、水素化のみならず、半導体層６０３、半導体層６０４に添加された不純物元素の活性化も行うことができる。また、ダングリングボンドを終端させる水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。

次に、半導体層６０３、半導体層６０４がそれぞれ一部露出するように、ゲート絶縁層６０７、絶縁膜６１２、絶縁膜６１３にコンタクトホールを形成する。そして、該コンタクトホールを介して半導体層６０３に接する導電膜６１４及び導電膜６１５と、該コンタクトホールを介して半導体層６０４に接する導電膜６１６及び導電膜６１７とを形成する。

導電膜６１４乃至導電膜６１７は、ＣＶＤ法やスパッタリング法等により形成することができる。具体的に導電膜６１４乃至導電膜６１７として、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることができる。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。導電膜６１４乃至導電膜６１７は、上記金属を有する単数の膜を、または上記金属を有する積層された複数の膜を、用いることができる。

本実施の形態では本発明に用いることが出来るトランジスタの作製方法として、薄膜トランジスタの作製方法の一例について述べたが、この作製方法に限定されるものではない。また、薄膜トランジスタ以外に、半導体基板上に作製されたトランジスタを用いることも可能である。

なお、本明細書等において、Ｘの上にＹが形成されている、あるいは、Ｘ上にＹが形成されている、と明示的に記載する場合は、Ｘの上にＹが直接接して形成されていることに限定されない。直接接してはいない場合、つまり、ＸとＹと間に別の対象物が介在する場合も含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

従って例えば、層Ｘの上に（もしくは層Ｘ上に）、層Ｙが形成されている、と明示的に記載されている場合は、層Ｘの上に直接接して層Ｙが形成されている場合と、層Ｘの上に直接接して別の層（例えば層Ｚなど）が形成されていて、その上に直接接して層Ｙが形成されている場合とを含むものとする。なお、別の層（例えば層Ｚなど）は、単層でもよいし、複層（積層）でもよい。

さらに、Ｘの上方にＹが形成されている、と明示的に記載されている場合についても同様であり、Ｘの上にＹが直接接していることに限定されず、ＸとＹとの間に別の対象物が介在する場合も含むものとする。従って例えば、層Ｘの上方に、層Ｙが形成されている、という場合は、層Ｘの上に直接接して層Ｙが形成されている場合と、層Ｘの上に直接接して別の層（例えば層Ｚなど）が形成されていて、その上に直接接して層Ｙが形成されている場合とを含むものとする。なお、別の層（例えば層Ｚなど）は、単層でもよいし、複層（積層）でもよい。

なお、Ｘの上にＹが形成されている、Ｘ上にＹが形成されている、又はＸの上方にＹが形成されている、と明示的に記載する場合、Ｘの斜め上にＹが形成される場合も含むこととする。

なお、Ｘの下にＹが、あるいは、Ｘの下方にＹが、の場合についても、同様である。

なお、本明細書等において、「上に」、「上方に」、「下に」、「下方に」、「横に」、「右に」、「左に」、「斜めに」、「奥に」、「手前に」、「内に」、「外に」、又は「中に」などの空間的配置を示す語句は、ある要素又は特徴と、他の要素又は特徴との関連を、図によって簡単に示すために用いられる場合が多い。ただし、これに限定されず、これらの空間的配置を示す語句は、図に描く方向に加えて、他の方向を含むことが可能である。例えば、Ｘの上にＹ、と明示的に示される場合は、ＹがＸの上にあることに限定されない。図中のデバイスは反転、又は１８０°回転することが可能なので、ＹがＸの下にあることを含むことが可能である。このように、「上に」という語句は、「上に」の方向に加え、「下に」の方向を含むことが可能である。ただし、これに限定されず、図中のデバイスは様々な方向に回転することが可能なので、「上に」という語句は、「上に」、及び「下に」の方向に加え、「横に」、「右に」、「左に」、「斜めに」、「奥に」、「手前に」、「内に」、「外に」、又は「中に」などの他の方向を含むことが可能である。つまり、状況に応じて適切に解釈することが可能である。

（実施の形態７）
本実施の形態では、表示装置の一例について説明する。

図３８（Ａ）は、本実施の形態の表示装置のブロック図の一例を示す。図３８（Ａ）に示す表示装置は、回路５５０１（例えばタイミングコントローラ）と、回路５５０２（例えば駆動回路）と、画素部５５０３とを有する。回路５５０２は、回路５５０４（例えばソースドライバ回路）と、回路５５０５（例えばゲートドライバ回路）とを有する。画素部５５０３には、回路５５０４から複数の配線５５０７（例えば信号線、ソース信号線、ビデオ信号線）が延伸して配置され、回路５５０５から複数の配線５５０８（例えば信号線、ゲート信号線又は走査線）が延伸して配置される。複数の配線５５０７と、複数の配線５５０８との交差領域には、各々、画素５５０６がマトリクス状に配置される。そして、画素５５０６は、配線５５０７と配線５５０８と接続される。なお、回路５５０１は、回路５５０４と回路５５０５と接続される。

なお、画素部５５０３には、画素５５０６の構成に応じて様々な配線を設けるとよい。その一例について説明する。例えば、画素５５０６が液晶素子又はメモリ性を有する表示素子などを有する場合、画素部５５０３には容量線を設けるとよい。別の例として、画素５５０６がＥＬ素子等の発光素子を有する場合、画素部５５０３にはアノード線などの電源線を設けるとよい。別の例として、画素５５０６が複数のスイッチ又はトランジスタなどを有する場合、画素部５５０３には配線５５０８と同様の機能を有する配線（例えば信号線、ゲート信号線又は走査線）を形成することが可能である。この場合、回路５５０５と同様の機能を有する回路（例えばゲートドライバ回路）を設けるとよい。

なお、回路５５０１、回路５５０４及び回路５５０５の全て又は一部は、画素部５５０３と同じ基板に形成されるとよい。または、回路５５０１、回路５５０４及び回路５５０５の全ては、画素部５５０３とは異なる基板に形成されるとよい。その一例について、図３８（Ｂ）、図３８（Ｃ）、図３８（Ｄ）及び図３８（Ｅ）を参照して説明する。

図３８（Ｂ）は、画素部５５０３と同じ基板（基板５５０９と示す）に、回路５５０４と回路５５０５とが形成され、画素部５５０３とは異なる基板（例えばシリコン基板、ＳＯＩ基板など）に回路５５０１が形成される例を示す。これにより、画素部５５０３が形成される基板と、外部回路との接続点数を減らすことができる。よって、信頼性の向上、歩留まりの向上、製造コストの削減などを図ることができる。

なお、画素部５５０３が形成される基板と、外部回路とは、ＦＰＣパットなどを介して接続されるとよい。そして、外部回路は、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式によって、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）に実装されるとよい。または、外部回路は、ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式によって基板５５０９に実装されるとよい。

図３８（Ｃ）は、画素部５５０３と同じ基板に、回路５５０５とが形成され、画素部５５０３とは異なる基板（例えばシリコン基板、ＳＯＩ基板など）に回路５５０１と回路５５０４が形成される例を示す。これにより、画素部５５０３と同じ基板には、回路５５０５を形成することができる。回路５５０５の駆動周波数は、回路５５０４の駆動周波数よりも低いことが多い。そのため、非晶質シリコン、微結晶シリコン、酸化物半導体又は有機半導体を用いたトランジスタにより、画素部５５０３及び回路５５０５を構成することができる。よって、製造工程の削減、製造コストの削減、信頼性の向上、歩留まりの向上などを図ることができる。さらに、画素部５５０３を大きくすることができ、表示装置の表示部を大きくすることができる。

図３８（Ｄ）は、画素部５５０３と同じ基板に、回路５５０４の一部（回路５５０４ａと示す）と回路５５０５とが形成され、画素部５５０３とは異なる基板に回路５５０１と回路５５０４の別の一部（回路５５０４ｂと示す）が形成される例を示す。回路５５０４ａの駆動周波数は、回路５５０４ｂの駆動周波数よりも低いとする。よって、図３８（Ｂ）に示す表示装置と同様に、非晶質シリコン、微結晶シリコン、酸化物半導体又は有機半導体を用いたトランジスタにより、画素部５５０３、回路５５０４ａ及び回路５５０５を構成することができる。なお、回路５５０４ａは、スイッチ、インバータ回路、セレクタ回路、デマルチプレクサ回路、シフトレジスタ回路、デコーダ回路及びバッファ回路などの中の１つ以上により構成されるとよい。回路５５０４ｂは、シフトレジスタ回路、デコーダ回路、ラッチ回路、Ｄ／Ａ変換回路、レベルシフタ回路、バッファ回路などの中の１つ以上により構成されるとよい。

図３８（Ｅ）は、画素部５５０３とは異なる基板に、回路５５０１と回路５５０４と回路５５０５とが形成される例を示す。

回路５５０４、または、回路５５０５において、上記実施の形態で示した回路を用いることが出来る。

なお、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。

液晶素子の一例としては、液晶の光学的変調作用によって光の透過又は非透過を制御する素子がある。その素子は一対の電極と液晶層により構造されることが可能である。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を含む）によって制御される。なお、具体的には、液晶素子の一例としては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズマアドレス液晶（ＰＡＬＣ）、バナナ型液晶などを挙げることができる。また液晶の駆動方法としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。

電子ペーパーの一例としては、分子により表示されるもの（光学異方性、染料分子配向など）、粒子により表示されるもの（電気泳動、粒子移動、粒子回転、相変化など）、フィルムの一端が移動することにより表示されるもの、分子の発色／相変化により表示されるもの、分子の光吸収により表示されるもの、又は電子とホールが結合して自発光により表示されるものなどを用いることができる。具体的には、電子ペーパーの表示方法の一例としては、マイクロカプセル型電気泳動、水平移動型電気泳動、垂直移動型電気泳動、球状ツイストボール、磁気ツイストボール、円柱ツイストボール方式、帯電トナー、電子粉流体、磁気泳動型、磁気感熱式、エレクトロウェッテイング、光散乱（透明／白濁変化）、コレステリック液晶／光導電層、コレステリック液晶、双安定性ネマチック液晶、強誘電性液晶、２色性色素・液晶分散型、可動フィルム、ロイコ染料による発消色、フォトクロミック、エレクトロクロミック、エレクトロデポジション、フレキシブル有機ＥＬなどがある。ただし、これに限定されず、電子ペーパー及びその表示方法として様々なものを用いることができる。ここで、マイクロカプセル型電気泳動を用いることによって、泳動粒子の凝集、沈殿を解決することができる。電子粉流体は、高速応答性、高反射率、広視野角、低消費電力、メモリ性などのメリットを有する。

なお、本明細書等において、トランジスタとして、様々な構造のトランジスタを用いることが出来る。よって、用いるトランジスタの種類に限定はない。トランジスタの一例としては、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う）シリコンなどに代表される非単結晶半導体膜を有する薄膜トランジスタ（ＴＦＴ）などを用いることが出来る。ＴＦＴを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。製造装置を大きくできるため、大型基板上に製造できる。そのため、同時に多くの個数の表示装置を製造できるため、低コストで製造できる。または、製造温度が低いため、耐熱性の弱い基板を用いることができる。そのため、透光性を有する基板上にトランジスタを製造できる。または、透光性を有する基板上のトランジスタを用いて表示素子での光の透過を制御することが出来る。または、トランジスタの膜厚が薄いため、トランジスタを形成する膜の一部は、光を透過させることが出来る。そのため、開口率が向上させることができる。

なお、トランジスタの一例としては、化合物半導体（例えば、ＳｉＧｅ、ＧａＡｓなど）、又は酸化物半導体（例えば、ＺｎＯ、ＩｎＧａＺｎＯ、ＩＺＯ（インジウム亜鉛酸化物）、ＩＴＯ（インジウム錫酸化物）、ＳｎＯ、ＴｉＯ、ＡｌＺｎＳｎＯ（ＡＺＴＯ）など）などを有するトランジスタ又は、これらの化合物半導体又は酸化物半導体を薄膜化した薄膜トランジスタなどを用いることが出来る。これらにより、製造温度を低くできるので、例えば、室温でトランジスタを製造することが可能となる。その結果、耐熱性の低い基板、例えばプラスチック基板又はフィルム基板などに直接トランジスタを形成することが出来る。なお、これらの化合物半導体又は酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることも出来る。例えば、これらの化合物半導体又は酸化物半導体を配線、抵抗素子、画素電極、又は透光性を有する電極などとして用いることができる。それらをトランジスタと同時に成膜又は形成することが可能なため、コストを低減できる。

なお、トランジスタの一例としては、チャネルの上下にゲート電極が配置されている構造のトランジスタを適用することができる。チャネルの上下にゲート電極が配置される構造にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。よって、チャネル領域が増えるため、電流値の増加を図ることができる。または、チャネルの上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値の改善を図ることができる。

なお、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、又は塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。

なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。

（実施の形態８）
本明細書に開示するシフトレジスタ回路を用いた表示装置は、さまざまな電子機器（遊技機も含む）に用いることができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明したシフトレジスタ回路を用いた表示装置を具備する電子機器の例について説明する。

図３９（Ａ）は電子書籍（Ｅ−ｂｏｏｋともいう）であり、筐体９６３０、表示部９６３１、操作キー９６３２、太陽電池９６３３、充放電制御回路９６３４を有することができる。図３９（Ａ）に示した電子書籍は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報を操作または編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。なお、図３９（Ａ）では充放電制御回路の一例としてバッテリー９６３５、ＤＣＤＣコンバータ（以下、コンバータと略記）９６３６を有する構成について示している。他の実施の形態で示したシフトレジスタ回路を用いた表示装置を表示部９６３１に用いることにより、安定性の高い電子書籍とすることができる。

図３９（Ａ）に示す構成では、表示部９６３１を半透過型、または反射型の液晶表示装置とすることで、比較的明るい環境下でも認識性良く使用することができる。また、その様な環境下では、太陽電池９６３３による発電及びバッテリー９６３５への充電を効率よく行うことができる。なお、太陽電池９６３３は、図示した領域に限らず、筐体９６３０の空きスペース（表面や裏面）に適宜設けることができる。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。

また、図３９（Ａ）に示す充放電制御回路９６３４の構成及び動作について、図３９（Ｂ）のブロック図を用いて説明する。図３９（Ｂ）には、太陽電池９６３３、バッテリー９６３５、コンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示している。ここで、充放電制御回路９６３４に対応する箇所は、バッテリー９６３５、コンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３である。

まず、外光により太陽電池９６３３が発電する場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための好適な電圧となるよう、コンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。

次いで、外光が乏しく、太陽電池９６３３による発電がされない場合の動作の例について説明する。バッテリー９６３５に蓄電された電力は、スイッチＳＷ３をオンにすることでコンバータ９６３７により昇圧または降圧がなされる。そして、表示部９６３１の動作にバッテリー９６３５からの電力が用いられることとなる。

なお、充電手段の一例として太陽電池を用いる例を示したが、他の手段、または他の手段との組み合わせによりバッテリー９６３５を充電する構成であってもよい。

図４０（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。実施の形態１乃至実施の形態６で示したシフトレジスタ回路を用いた表示装置を適用することにより、安定性の高いノート型のパーソナルコンピュータとすることができる。

図４０（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。実施の形態１乃至実施の形態６で示したシフトレジスタ回路を用いた表示装置を適用することにより、安定性の高い携帯情報端末（ＰＤＡ）とすることができる。

図４０（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。

筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図４０（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図４０（Ｃ）では表示部２７０７）に画像を表示することができる。実施の形態１乃至実施の形態６で示したシフトレジスタ回路を用いた表示装置を適用することにより、安定性の高い電子書籍２７００とすることができる。

また、図４０（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。

また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

図４０（Ｄ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８００には、携帯型情報端末の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。実施の形態１乃至実施の形態６で示したシフトレジスタ回路を用いた表示装置を適用することにより、安定性の高い携帯電話とすることができる。

また、表示パネル２８０２はタッチパネルを備えており、図４０（Ｄ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。

表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は開閉し、図４０（Ｄ）からさらに開くことで通話に適した形態にすることが可能で、逆に折りたたんだ状態とすることができ、携帯に適した小型化が可能である。

外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。

また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。

図４０（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。実施の形態１乃至実施の形態６で示したシフトレジスタ回路を用いた表示装置を適用することにより、安定性の高いデジタルビデオカメラとすることができる。

図４０（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。実施の形態１乃至実施の形態６で示したシフトレジスタ回路を用いた表示装置を適用することにより、安定性の高いテレビジョン装置９６００とすることができる。

テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。

なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

なお、本明細書等において、明示的に単数として記載されているものについては、単数であることが望ましい。ただし、これに限定されず、複数であることも可能である。同様に、明示的に複数として記載されているものについては、複数であることが望ましい。ただし、これに限定されず、単数であることも可能である。

（実施の形態９）
本実施の形態では、上記実施の形態で示したシフトレジスタ回路を用いた不揮発性半導体記憶装置を具備する半導体装置の適用例に関して図面を参照して以下に説明する。

また、本発明のシフトレジスタ回路を用いた不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明のシフトレジスタ回路を用いた不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図４１に示す。

図４１（Ａ）、（Ｂ）は、デジタルカメラを示している。図４１（Ｂ）は、図４１（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、シャッターボタン２１１５などを有する。表示部２１１２はタッチパネルを備えており、各種設定は画面表示に触れることで行える。また、取り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ２１１６に記憶させておく構成となっている。本発明を用いて形成されたシフトレジスタ回路を用いた不揮発性の半導体記憶装置は当該メモリ２１１６に適用することができる。

また、図４１（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３、カメラ用レンズ２１２４などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。本発明を用いて形成されたシフトレジスタ回路を用いた不揮発性の半導体記憶装置は当該メモリ２１２５に適用することができる。

また、図４１（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図４１（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２は、本発明を用いて形成されたシフトレジスタ回路を用いた不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用いることができる。また、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。

また、図４１（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、本発明を用いて形成されたシフトレジスタ回路を用いた不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用いることができる。また、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。

以上の様に、本発明のシフトレジスタ回路を用いた不揮発性半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数又は複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。

なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。

１０３ 回路
１０４ 回路
１０５ 回路
１０６ 回路
１１３ フリップフロップ回路
１１４ フリップフロップ回路
１１５ フリップフロップ回路
１１６ フリップフロップ回路
１５５ 回路
１５５Ａ 回路
２１１ 回路
２１２ 回路
２１３ 回路
２１４ 回路
３１１ ｐチャネル型トランジスタ
３１２ ｎチャネル型トランジスタ
３１３ ｎチャネル型トランジスタ
３１４ ｐチャネル型トランジスタ
３１５ ｐチャネル型トランジスタ
３１６ ｎチャネル型トランジスタ
３１７ ｐチャネル型トランジスタ
３１８ ｎチャネル型トランジスタ
３１９ ｐチャネル型トランジスタ
３２０ ｎチャネル型トランジスタ
３２１ ｐチャネル型トランジスタ
３２２ ｐチャネル型トランジスタ
３２３ ｎチャネル型トランジスタ
３２４ ｐチャネル型トランジスタ
３２５ ｎチャネル型トランジスタ
３２６ ｎチャネル型トランジスタ
３２７ ｐチャネル型トランジスタ
３２８ ｎチャネル型トランジスタ
３２９ ｐチャネル型トランジスタ
３３０ ｎチャネル型トランジスタ
３４１ ｐチャネル型トランジスタ
３４２ ｐチャネル型トランジスタ
６００ 基板
６０１ 絶縁層
６０２ 半導体層
６０３ 半導体層
６０４ 半導体層
６０５ トランジスタ
６０６ トランジスタ
６０７ ゲート絶縁層
６０８ 導電膜
６０９ 導電膜
６１０ ゲート電極
６１１ ゲート電極
６１２ 絶縁膜
６１３ 絶縁膜
６１４ 導電膜
６１５ 導電膜
６１６ 導電膜
６１７ 導電膜
８０１ 配線
８０２ 配線
８０３ 配線
８０４ 配線
８０５ 配線
８０６ 配線
８０７ 配線
８０８ 配線
１００１ 配線
１００２ 配線
１００３ 配線
１００４ 配線
１００５ 配線
１００６ 配線
１００７ 配線
１００８ 配線
１２０１ 回路
１２０２ 回路
１４０１ シフトレジスタ回路
１４０１Ａ インバータ回路
１４０１Ｂ インバータ回路
１４０２ 回路
１４０３ 回路
１４０４ 回路
１４０４Ａ 配線
１４０４Ｂ 回路
１４０４Ｃ ＮＡＮＤ回路
１４０５ 回路
１４０５Ａ トランジスタ
１４０５Ｂ トランジスタ
１４０５Ｃ トランジスタ
１４０６ 配線
１４０６Ａ 回路
１４０７ 回路
１４０７Ａ 記憶回路
１４０７Ｂ 記憶回路
１４０７Ｃ 記憶回路
１４０７Ｄ 記憶回路
１４０８ 配線
１４０８Ａ 回路
１４０９ 回路
１５０１ 配線
１５０２ 配線
２１１１ 筐体
２１１２ 表示部
２１１３ レンズ
２１１５ シャッターボタン
２１１６ メモリ
２１２１ 筐体
２１２２ 表示部
２１２３ 操作キー
２１２４ カメラ用レンズ
２１２５ メモリ
２１３０ 本体
２１３１ 表示部
２１３２ メモリ部
２１３３ 操作部
２１３４ イヤホン
２１４１ 本体
２１４２ 表示部
２１４３ 操作キー
２１４４ メモリ部
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５４ 操作スイッチ
３０５５ 表示部（Ｂ）
３０５６ バッテリー
３０５７ 表示部（Ａ）
５５０１ 回路
５５０２ 回路
５５０３ 画素部
５５０４ 回路
５５０４ａ 回路
５５０４ｂ 回路
５５０５ 回路
５５０６ 画素
５５０７ 配線
５５０８ 配線
５５０９ 基板
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６３０ 筐体
９６３１ 表示部
９６３２ 操作キー
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ

Claims (5)

1. 第一の回路と第二の回路と第三の回路とを有し、
   前記第一の回路は、第一のｐチャネル型トランジスタと第一のｎチャネル型トランジスタと第二のｎチャネル型トランジスタとを有し、
   前記第一のｐチャネル型トランジスタの第一端子は第一の配線に直接的に接続され、
   前記第一のｐチャネル型トランジスタの第二端子は前記第一の回路の出力端子に直接的に接続され、
   前記第一のｎチャネル型トランジスタと前記第二のｎチャネル型トランジスタは、前記第一の回路の前記出力端子と、第二の配線との間に、直列接続で電気的に接続され、
   前記第一のｐチャネル型トランジスタのゲートは、前記第一の回路の第一の入力端子に電気的に接続され、
   前記第一のｎチャネル型トランジスタのゲートは、前記第一の回路の前記第一の入力端子に電気的に接続され、
   前記第二のｎチャネル型トランジスタのゲートは、前記第一の回路の第二の入力端子に電気的に接続され、
   前記第一の回路の前記出力端子は、前記第三の回路の入力端子に電気的に接続され、
   前記第二の回路は第二のｐチャネル型トランジスタと第三のｐチャネル型トランジスタと第三のｎチャネル型トランジスタとを有し、
   前記第三のｎチャネル型トランジスタの第一端子は前記第二の配線に直接的に接続され、
   前記第三のｎチャネル型トランジスタの第二端子は前記第二の回路の出力端子に直接的に接続され、
   前記第二のｐチャネル型トランジスタと前記第三のｐチャネル型トランジスタは、前記第二の回路の前記出力端子と、前記第一の配線との間に、直列接続で電気的に接続され、
   前記第二のｐチャネル型トランジスタのゲートは、前記第二の回路の第一の入力端子に電気的に接続され、
   前記第三のｎチャネル型トランジスタのゲートは、前記第二の回路の前記第一の入力端子に電気的に接続され、
   前記第三のｐチャネル型トランジスタのゲートは、前記第二の回路の第二の入力端子に電気的に接続され、
   前記第二の回路の前記出力端子は、前記第三の回路の前記入力端子に電気的に接続され、
   前記第三の回路は第四のｐチャネル型トランジスタと第四のｎチャネル型トランジスタとを有し、
   前記第四のｐチャネル型トランジスタの第一端子は、前記第一の配線に電気的に接続され、前記第四のｐチャネル型トランジスタの第二端子は、前記第三の回路の出力端子に電気的に接続され、
   前記第四のｎチャネル型トランジスタの第一端子は、前記第三の回路の前記出力端子に電気的に接続され、
   前記第四のｎチャネル型トランジスタの第二端子は、前記第二の配線に電気的に接続され、
   前記第四のｐチャネル型トランジスタのゲートは、前記第三の回路の前記入力端子に電気的に接続され、
   前記第四のｎチャネル型トランジスタのゲートは、前記第三の回路の前記入力端子に電気的に接続され、
   前記第三の回路の前記出力端子は、前記第二の回路の前記第一の入力端子に電気的に接続され、
   前記第一の回路の前記第一の入力端子は、前記第二の回路の前記第二の入力端子と電気的に接続されていることを特徴とする半導体装置。
2. 第一の回路と第二の回路と第三の回路とを有し、
   前記第一の回路は、第一のｐチャネル型トランジスタと第二のｐチャネル型トランジスタと第一のｎチャネル型トランジスタとを有し、
   前記第一のｐチャネル型トランジスタと前記第二のｐチャネル型トランジスタは、前記第一の回路の出力端子と、第一の配線との間に、直列接続で電気的に接続され、
   前記第一のｎチャネル型トランジスタの第一端子は前記第一の回路の前記出力端子に直接的に接続され、
   前記第一のｎチャネル型トランジスタの第二端子は第二の配線に直接的に接続され、
   前記第二のｐチャネル型トランジスタのゲートは、前記第一の回路の第一の入力端子に電気的に接続され、
   前記第一のｎチャネル型トランジスタのゲートは、前記第一の回路の前記第一の入力端子に電気的に接続され、
   前記第一のｐチャネル型トランジスタのゲートは、前記第一の回路の第二の入力端子に電気的に接続され、
   前記第一の回路の前記出力端子は、前記第三の回路の入力端子に電気的に接続され、
   前記第二の回路は第三のｐチャネル型トランジスタと第二のｎチャネル型トランジスタと第三のｎチャネル型トランジスタとを有し、
   前記第三のｐチャネル型トランジスタの第一端子は前記第一の配線に直接的に接続され、
   前記第三のｐチャネル型トランジスタの第二端子は前記第二の回路の出力端子に直接的に接続され、
   前記第二のｎチャネル型トランジスタと前記第三のｎチャネル型トランジスタは、前記第二の回路の前記出力端子と、前記第二の配線との間に、直列接続で電気的に接続され、
   前記第三のｐチャネル型トランジスタのゲートは、前記第二の回路の第一の入力端子に電気的に接続され、
   前記第二のｎチャネル型トランジスタのゲートは、前記第二の回路の前記第一の入力端子に電気的に接続され、
   前記第三のｎチャネル型トランジスタのゲートは、前記第二の回路の第二の入力端子に電気的に接続され、
   前記第二の回路の前記出力端子は、前記第三の回路の前記入力端子に電気的に接続され、
   前記第三の回路は第四のｐチャネル型トランジスタと第四のｎチャネル型トランジスタとを有し、
   前記第四のｐチャネル型トランジスタの第一端子は、前記第一の配線に電気的に接続され、前記第四のｐチャネル型トランジスタの第二端子は、前記第三の回路の出力端子に電気的に接続され、
   前記第四のｎチャネル型トランジスタの第一端子は、前記第三の回路の前記出力端子に電気的に接続され、
   前記第四のｎチャネル型トランジスタの第二端子は、前記第二の配線に電気的に接続され、
   前記第四のｐチャネル型トランジスタのゲートは、前記第三の回路の前記入力端子に電気的に接続され、
   前記第四のｎチャネル型トランジスタのゲートは、前記第三の回路の前記入力端子に電気的に接続され、
   前記第三の回路の前記出力端子は、前記第二の回路の前記第一の入力端子に電気的に接続され、
   前記第一の回路の前記第一の入力端子は、前記第二の回路の前記第二の入力端子と電気的に接続されていることを特徴とする半導体装置。
3. 請求項１において、
   第五のｐチャネル型トランジスタを有し、
   前記第五のｐチャネル型トランジスタの第一端子は、前記第一の回路の前記出力端子に電気的に接続されていることを特徴とする半導体装置。
4. 請求項２において、
   第五のｐチャネル型トランジスタを有し、
   前記第五のｐチャネル型トランジスタの第一端子は、前記第三の回路の前記出力端子に電気的に接続されていることを特徴とする半導体装置。
5. 請求項１乃至４のいずれか一項において、
   前記第一の回路の前記第一の入力端子は、第三の配線と電気的に接続され、
   前記第三の配線は、クロック信号を供給することができる機能を有することを特徴とする半導体装置。

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