JP5848619B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に縦型ゲート構造を有するトランジスタを備える半導体装置および半導体装置の製造方法に関する。

縦型ゲート構造を有するパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）では、基板を掘り込んだトレンチに埋め込まれたゲート電極を備える。このような、縦型ゲート構造を有するトランジスタに関する技術としては、特許文献１に開示されているものが挙げられる。
特許文献１に記載の技術は、ゲート電極と連続して形成されるゲートパッド部が、ゲート電極を形成するための凹溝と同時に設けられる凹部内に形成されるというものである。

縦型ゲート構造を有するトランジスタに関する技術として、トレンチ内に設けられたゲート電極下にフィールドプレート電極を形成するリサーフ構造がある。リサーフ構造においては、フィールドプレート電極が形成されるトレンチ下部に設けられる絶縁膜を、ゲート電極が形成されるトレンチ上部に設けられる絶縁膜よりも厚くする。
特許文献２では、ゲート電極を埋め込むためのトレンチ内に、ゲート電極と、ゲート電極下に位置するトレンチベースのソース電極と、を形成することで、リサーフ構造を実現している。

特開２００２−３７３９８８号公報 特表２００２−５２８９１６号公報

上述したリサーフ構造では、ゲート電極が形成されるトレンチ上部に設けられる酸化膜をゲート酸化膜として機能させる。このため、トレンチ上部に設けられるゲート酸化膜は、トレンチ下部に設けられるフィールドプレート酸化膜と比較して膜厚が薄くなるように形成される。しかしながら、縦型ゲート構造を有するトランジスタでは、ソース・ドレイン間電圧を印加する際、最外周に位置するトレンチ内に形成された酸化膜に、他の酸化膜と比較して高い電界が発生する。この場合、最外周に位置するトレンチ内に設けられるゲート酸化膜が破壊されるおそれがある。

特許文献２では、最外周に位置するトレンチにおいてのみ、トレンチ内に形成される酸化膜の膜厚を一定としている。すなわち、最外周に位置するトレンチ内のゲート酸化膜の膜厚を厚くして、当該ゲート酸化膜の破壊を抑制している。
しかしながら、この場合、最外周に位置するトレンチ内のゲート酸化膜の膜厚と、他のトレンチ内に設けられるゲート酸化膜の膜厚が異なることとなる。このため、最外周に位置するトレンチ内のゲート酸化膜と、他のトレンチ内に設けられるゲート酸化膜は、異なる工程により形成されることが必要となる。従って、半導体装置の製造工程が煩雑となる。
その他の課題と新規な特徴は、本発明書の記述及び添付図面から明らかになるであろう。

本発明によれば、第１導電型の半導体基板と、
前記半導体基板の一面側に埋め込まれ、かつ第１方向に配列された複数の第１ゲート電極と、
前記半導体基板の前記一面側に埋め込まれ、かつ前記第１方向において前記複数の第１ゲート電極の外側に位置する第２ゲート電極と、
前記第１ゲート電極の側面を覆う第１ゲート絶縁膜と、
前記第２ゲート電極の側面を覆う第２ゲート絶縁膜と、
前記第１ゲート電極下に設けられ、かつ前記第１ゲート電極と接続する複数の第１フィールドプレート電極と、
前記第２ゲート電極下に設けられ、かつ前記第２ゲート電極と接続する第２フィールドプレート電極と、
前記第１フィールドプレート電極の側面および下面を覆い、かつ前記第１ゲート絶縁膜よりも膜厚が大きい第１フィールドプレート絶縁膜と、
前記第２フィールドプレート電極の側面および下面を覆い、かつ前記第２ゲート絶縁膜よりも膜厚が大きい第２フィールドプレート絶縁膜と、
前記半導体基板の前記一面上に設けられたソース電極と、
前記半導体基板の前記一面とは反対の他面上に設けられたドレイン電極と、
前記複数の第１ゲート電極それぞれの間、および前記第２ゲート電極と前記第２ゲート電極に隣接する前記第１ゲート電極との間に設けられた、前記第１導電型と異なる第２導電型のベース拡散層と、
前記ベース拡散層上に設けられ、かつ前記ソース電極と接続する前記第１導電型のソース拡散層と、
前記第２ゲート電極に隣接し、かつ前記第２ゲート電極からみて前記ベース拡散層とは反対側に設けられた前記第２導電型の最外周拡散層と、
を備え、
前記最外周拡散層は、前記ソース電極と接続していない半導体装置が提供される。

また、本発明によれば、第１導電型の半導体基板に、第１方向に配列された複数の溝を形成する工程と、
前記溝の側面の下側部分および前記溝の底面にフィールドプレート絶縁膜を形成するとともに、前記溝の側面の上側部分に前記フィールドプレート絶縁膜よりも膜厚が小さいゲート絶縁膜を形成する工程と、
前記溝内にゲート電極、および前記ゲート電極下に位置し、かつ前記ゲート電極と接続するフィールドプレート電極を形成する工程と、
前記半導体基板に前記第１導電型と異なる第２導電型の不純物を導入することにより、各前記ゲート電極間にベース拡散層を形成するとともに、前記第１方向において最も外側に位置する前記ゲート電極と隣接し、かつ前記第１方向において前記複数のゲート電極の外側に位置する最外周拡散層を形成する工程と、
前記半導体基板に前記第１導電型の不純物を導入して、前記ベース拡散層上にソース拡散層を形成する工程と、
前記半導体基板上に、前記ソース拡散層と接続し、かつ前記最外周拡散層とは接続しないソース電極を形成する工程と、
を備える半導体装置の製造方法が提供される。

本発明によれば、半導体装置の製造工程を煩雑にすることなく、半導体装置の信頼性向上を図ることができる。

第１の実施形態に係る半導体装置を示す断面図である。 図１に示す半導体装置を示す平面図である。 図１に示す半導体装置を示す平面図である。 図１に示す半導体装置の変形例を示す平面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 第２の実施形態に係る半導体装置を示す断面図である。 図１０示す半導体装置を示す平面図である 第３の実施形態に係る半導体装置を示す断面図である。 図１２に示す半導体装置を示す平面図である。 第４の実施形態に係る半導体装置を示す平面図である。 図１に示す半導体装置を含む電子装置を示す回路図である。 図１５に示した電子装置を有する車両の構成を示す図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１は、第１の実施形態に係る半導体装置２００を示す断面図である。図２は、図１に示す半導体装置２００を示す平面図である。なお、図１は、図２におけるＡ−Ａ'断面の一部を示している。
本実施形態に係る半導体装置２００は、半導体基板１０と、複数のゲート電極２０と、ゲート電極２２と、ゲート絶縁膜１２０と、ゲート絶縁膜１２２と、複数のフィールドプレート電極３０と、フィールドプレート電極３２と、フィールドプレート絶縁膜１３０と、フィールドプレート絶縁膜１３２と、ソース電極４０と、ドレイン電極４２と、ベース拡散層５０と、ソース拡散層５２と、最外周拡散層５４と、を備える。

半導体基板１０は、例えばＮ型の導電型を有する。複数のゲート電極２０は、半導体基板１０の一面側に埋め込まれている。また、複数のゲート電極２０は、第１方向に配列されている。ゲート電極２２は、半導体基板１０の一面側に埋め込まれている。また、ゲート電極２２は、上記第１方向において複数のゲート電極２２の外側に位置する。ゲート絶縁膜１２０は、ゲート電極２０の側面を覆っている。ゲート絶縁膜１２２は、ゲート電極２２の側面を覆っている。

複数のフィールドプレート電極３０は、ゲート電極２０下に設けられている。また、複数のゲート電極２０は、ゲート電極２０と接続している。フィールドプレート電極３２は、ゲート電極２２下に設けられている。また、フィールドプレート電極３２は、ゲート電極２２と接続している。フィールドプレート絶縁膜１３０は、フィールドプレート電極３０の側面および下面を覆っている。また、フィールドプレート絶縁膜１３０は、ゲート絶縁膜１２０よりも膜厚が大きい。フィールドプレート絶縁膜１３２は、フィールドプレート電極３２の側面および下面を覆っている。また、フィールドプレート絶縁膜１３２は、ゲート絶縁膜１２２よりも膜厚が大きい。

ソース電極４０は、半導体基板１０の一面上に設けられている。ドレイン電極４２は、半導体基板１０の一面とは反対の他面上に設けられている。ベース拡散層５０は、複数のゲート電極２２それぞれの間、およびゲート電極２２に隣接するゲート電極２０とゲート電極２２との間に設けられている。また、ベース拡散層５０は、Ｐ型の導電型を有する。ソース拡散層５２は、ベース拡散層５０上に設けられており、ソース電極４０と接続する。また、ソース拡散層５２は、Ｎ型の導電型を有する。最外周拡散層５４は、ゲート電極２２に隣接し、かつゲート電極２２からみてベース拡散層５０とは反対側に設けられている。また、最外周拡散層５４は、Ｐ型の導電型を有する。さらに、最外周拡散層５４は、ソース電極４０と接続していない。
なお、半導体装置２００が有する各構成の導電型は、本実施形態に示すものと反対のものであってもよい。
以下、本実施形態に係る半導体装置２００の構成について詳細に説明する。

図１に示すように、本実施形態に係る半導体装置２００は、複数のセル６０および最外周セル６２を備えている。以下、本明細書において、セル６０および最外周セル６２からなる領域を、トランジスタ形成領域とも呼ぶ。
本実施形態に係る半導体装置２００において、半導体基板１０は、例えばシリコン基板である。また、半導体基板１０は、例えばＮ型の導電型を有する。半導体基板１０は、半導体基板１０に設けられる他の構成とともに、半導体チップを構成する。
図１に示すように、半導体基板１０は、Ｎ型領域１２と、Ｎ型領域１２上に設けられたＮ型領域１４と、からなる。Ｎ型領域１４は、例えばＮ型領域１２よりも不純物濃度が高い。
半導体基板１０上、ゲート電極２０上、およびゲート電極２２上には、絶縁膜１４０が設けられている。絶縁膜１４０は、例えばシリコン酸化膜等により構成される。

図１および図２に示すように、半導体基板１０の一面側には、複数のゲート電極２０が設けられている。複数のゲート電極２０は、第１方向に配列される。本実施形態において、複数のゲート電極２０は、例えば図２中Ｙ方向に配列される。なお、図１および図２は、半導体装置２００の構成を模式的に示す図である。このため、ゲート電極２０の数は、図２に示すものに限られない。
ゲート電極２０は、半導体基板１０に形成されたトレンチ７０内に埋め込まれている。また、ゲート電極２０は、例えば図２中Ｘ方向に延伸するように設けられる。
ゲート電極２０は、例えばポリシリコン等により構成される。

図１および図２に示すように、半導体基板１０の一面側には、ゲート電極２２が設けられている。ゲート電極２２は、第１方向において複数のゲート電極２０の外側に設けられる。すなわち、ゲート電極２２は、複数のゲート電極２０のうち第１方向において最も外側に位置するゲート電極２０の外側に設けられる。
本実施形態において、ゲート電極２２は、例えば図２中Ｙ方向において複数のゲート電極２０の両外側に設けられる。本実施形態において、ゲート電極２２は、例えば複数のゲート電極２０の図２中上方および図２中下方に設けられる。
ゲート電極２２は、半導体基板１０に形成されたトレンチ７２内に埋め込まれている。また、ゲート電極２２は、半導体基板１０の平面内において第１方向に垂直な第２方向に延伸するように設けられる。本実施形態において、ゲート電極２２は、例えば図２中Ｘ方向に延伸するように設けられる。なお、ゲート電極２２は、例えばゲート電極２０と同一の形状を有する。
ゲート電極２２は、例えばポリシリコン等により構成される。
ゲート電極２０およびゲート電極２２の平面形状は、例えば図２中Ｘ方向における長さがＹ方向における長さよりも大きくなるように構成される。

図２に示すように、複数のゲート電極２０およびゲート電極２２は、例えば図２中Ｘ方向における両端部において、互いに接続している。
また、複数のゲート電極２０およびゲート電極２２は、ともに図２中Ｙ方向に配列される。この場合、隣接する二つのゲート電極２０の間隔、およびゲート電極２２とゲート電極２２に隣接するゲート電極２０との間隔は、例えば互いに一定である。

図３は、図１に示す半導体装置２００を示す平面図であって、図２よりも上層における構造を示している。
図３に示すように、半導体装置２００は、ゲート配線２４を備えている。ゲート配線２４は、ゲート電極２０およびゲート電極２２が設けられる層よりも上層に設けられている。ゲート電極２０およびゲート電極２２は、ゲート配線２４を介して外部の電源と接続する。
図３に示すように、ゲート配線２４は、例えば後述するソース電極４０と同層に設けられる。また、ゲート配線２４は、例えばソース電極４０を囲むように設けられる。

図２に示すように、半導体装置２００は、ゲート電極２０およびゲート電極２２の周囲に設けられたゲート配線２８を備えている。ゲート配線２８を埋め込むための溝は、例えば溝８０（図５参照）と連続して設けられる。すなわち、ゲート配線２８を埋め込むトレンチは、例えばトレンチ７０およびトレンチ７２と連続して設けられる。
ゲート配線２８は、ゲート電極２０およびゲート電極２２と同様に、例えば半導体基板１０に設けられたトレンチに埋め込まれている。また、ゲート配線２８は、例えばゲート電極２０およびゲート電極２２の四方に連続して設けられ、ゲート電極２０およびゲート電極２２を囲む。
また、図２に示すように、半導体装置２００は、ゲート配線２８上に設けられたゲートコンタクト２６を備えている。ゲートコンタクト２６は、絶縁膜１４０中に形成される。
ゲート配線２８は、ゲート配線２８上に設けられたゲートコンタクト２６を介してゲート配線２４と接続する。また、ゲート電極２０およびゲート電極２２は、例えばゲート電極２０およびゲート電極２２の延伸方向において、ゲート配線２８と接続している。このため、ゲート電極２０およびゲート電極２２は、ゲート配線２４と接続することとなる。なお、ゲート配線２８は、トランジスタ形成領域外に位置しており、セル６０や最外周セル６２を構成しない。また、図２中Ｙ方向において、隣接する二つのゲート電極２０の間隔は、例えばゲート電極２２とゲート電極２２に隣接するゲート配線２８との間隔よりも小さい。

図４は、図１に示す半導体装置２００の変形例を示す平面図であって、図２に対応している。図４に示すように、半導体装置２００において、ゲート配線２８は、ゲート電極２０およびゲート電極２２を囲むように形成されていなくともよい。本変形例において、ゲート配線２８は、例えばゲート電極２０およびゲート電極２２の延伸方向における両端側のみに設けられている。この場合、ゲート配線２８は、例えばゲート電極２０およびゲート電極２２の延伸方向と垂直な方向に延伸するよう設けられる。なお、図４に示される構成は、図４中Ｙ方向において最外周セル６２の外側にゲート配線２８および後述する拡散層５６が形成されていない点が、図２に示される構成と異なる。しかし、図４中Ｙ方向における最外周セル６２の外側の断面図は、図１に示される断面図と実質的に同一である。

図１に示すように、ゲート絶縁膜１２０は、ゲート電極２０の側面を覆っている。ゲート絶縁膜１２０は、半導体基板１０に形成されたトレンチ７０の側面の上側部分に形成されている。ゲート絶縁膜１２０は、例えばシリコン酸化膜等により構成される。
また、図１に示すように、ゲート絶縁膜１２２は、ゲート電極２２の側面を覆っている。ゲート絶縁膜１２２、半導体基板１０に形成されたトレンチ７２の側面の上側部分に形成されている。ゲート絶縁膜１２２は、例えばシリコン酸化膜等により構成される。
ゲート絶縁膜１２０およびゲート絶縁膜１２２は、例えば互いに膜厚が等しい。ゲート絶縁膜１２０およびゲート絶縁膜１２２の膜厚は、例えば１ｎｍ以上１００ｎｍ以下である。また、ゲート絶縁膜１２０およびゲート絶縁膜１２２の膜厚は、後述するフィールドプレート絶縁膜１３０およびフィールドプレート絶縁膜１３２の膜厚の０．０１倍以上０．８倍以下である。
なお、図２では、ゲート絶縁膜１２０およびゲート絶縁膜１２２の表示を省略している。

図１に示すように、複数のフィールドプレート電極３０は、それぞれ各ゲート電極２０の下に設けられる。また、複数のフィールドプレート電極３０は、それぞれ各ゲート電極２０と接続している。
フィールドプレート電極３０は、例えばゲート電極２０と一体として形成される。また、フィールドプレート電極３０は、例えばゲート電極２０と同様に図２中Ｙ方向に延伸する形状に設けられる（図示せず）。本実施形態において、フィールドプレート電極３０は、ゲート電極２０と同じ材料により構成され、例えばポリシリコン等により構成される。なお、フィールドプレート電極３０は、ゲート電極２０と異なる材料により構成されてもよい。

また、図１に示すように、フィールドプレート電極３２は、ゲート電極２２の下に設けられる。また、フィールドプレート電極３２は、ゲート電極２２と接続している。
フィールドプレート電極３２は、例えばゲート電極２２と一体として形成される。また、フィールドプレート電極３２は、例えばゲート電極２２と同様に図２中Ｙ方向に延伸する形状に設けられる（図示せず）。本実施形態において、フィールドプレート電極３２は、ゲート電極２２と同じ材料により構成され、例えばポリシリコン等により構成される。なお、フィールドプレート電極３２は、ゲート電極２２と異なる材料により構成されてもよい。
なお、フィールドプレート電極３０およびフィールドプレート電極３２の形状は、例えば互いに同一である。
また、フィールドプレート電極は、例えばゲート配線２８の下にも設けられる。ゲート配線２８下に設けられるフィールドプレート電極は、例えばゲート配線２８と一体として形成される。

図１に示すように、フィールドプレート絶縁膜１３０は、フィールドプレート電極３０の側面および下面を覆っている。また、フィールドプレート絶縁膜１３０は、ゲート絶縁膜１２０よりも膜厚が大きい。フィールドプレート絶縁膜１３０は、例えばシリコン酸化膜等により構成される。
また、図１に示すように、フィールドプレート絶縁膜１３２は、フィールドプレート電極３２の側面および下面を覆っている。また、フィールドプレート絶縁膜１３２は、ゲート絶縁膜１２２よりも膜厚が大きい。フィールドプレート絶縁膜１３２は、例えばシリコン酸化膜等により構成される。
フィールドプレート絶縁膜１３０およびフィールドプレート絶縁膜１３２は、例えば互いに膜厚が等しい。フィールドプレート絶縁膜１３０およびフィールドプレート絶縁膜１３２の膜厚は、例えば１０ｎｍ以上１０００ｎｍ以下である。
なお、後述するように、ゲート絶縁膜１２２およびフィールドプレート絶縁膜１３２は、それぞれゲート絶縁膜１２０およびフィールドプレート絶縁膜１３０と同一の工程により設けられる。また、ゲート電極２２およびフィールドプレート電極３２は、ゲート電極２０およびフィールドプレート電極３０と同一の工程により設けられる。さらに、ゲート配線２８およびゲート配線２８下に設けられるフィールドプレート電極についても、ゲート電極２０およびフォールドプレート電極３０と同一の工程により設けられる。

図１に示すように、ソース電極４０は、絶縁膜１４０を介して半導体基板１０の一面上に設けられている。また、絶縁膜１４０中には、複数のソースコンタクト４４が設けられている。ソース電極４０は、複数のソースコンタクト４４を介して、後述する各ソース拡散層５２と接続している。
また、ソースコンタクト４４は、ソース拡散層５２を貫通するように設けられる。このため、ソース電極４０は、ソースコンタクト４４を介してベース拡散層５０とも接続する。
なお、ゲート電極２２に隣接するゲート電極２０とゲート電極２２との間に設けられたベース拡散層５０上には、ソース拡散層５２が設けられていない。このため、当該ベース拡散層５０上に設けられたソースコンタクト４４は、ベース拡散層５０のみとソース電極４０とを接続することとなる。
また、図１に示すように、半導体基板１０の他面上には、ドレイン電極４２が設けられている。ドレイン電極４２は、Ｎ型領域１２と接続している。

図１および図２に示すように、複数のゲート電極２０それぞれの間、およびゲート電極２２とゲート電極２２に隣接するゲート電極２０との間には、ベース拡散層５０が設けられている。ベース拡散層５０は、例えばＰ型の導電型を有する。
複数のゲート電極２０それぞれの間に設けられたベース拡散層５０は、ゲート絶縁膜１２０を介してゲート電極２０に隣接する。また、ゲート電極２２とゲート電極２２に隣接するゲート電極２０との間に設けられたベース拡散層５０は、ゲート絶縁膜１２０を介してゲート電極２０に隣接し、かつゲート絶縁膜１２２を介してゲート電極２２に隣接する。
複数のベース拡散層５０は、ゲート電極２０によって互いに離間している。また、ベース拡散層５０の深さは、例えばゲート電極２０およびゲート電極２２が半導体基板１０へ埋め込まれる深さよりも浅い。

図１に示すように、ベース拡散層５０上には、ソース拡散層５２が設けられている。ソース拡散層５２は、ソースコンタクト４４を介してソース電極４０と接続している。ソース拡散層５２は、例えばＮ型の導電型を有する。
ゲート電極２２とゲート電極２２に隣接するゲート電極２０との間に設けられたベース拡散層５０上には、例えばソース拡散層５２が設けられていない。なお、ゲート電極２２とゲート電極２２に隣接するゲート電極２０との間に設けられたベース拡散層５０上に、ソース拡散層５２が設けられていてもよい。

本実施形態においては、ゲート電極２０、ソース電極４０、ドレイン電極４２、Ｎ型領域１２、Ｎ型領域１４、ならびに隣接するトレンチ７０間に設けられたベース拡散層５０およびソース拡散層５２、によりセル６０が構成される。すなわち、本実施形態に係る半導体装置２００は、縦型ゲート構造を有するトランジスタである複数のセル６０を備えている。複数のセル６０は、パワーＭＯＳＦＥＴを構成する。このため、半導体装置２００は、例えば車両等に用いられる電子装置に使用される。

ベース拡散層５０、および当該ベース拡散層５０上に設けられるソース拡散層５２は、これらの両側に設けられた二つのゲート電極２０とともに、セル６０を形成する。例えばゲート電極２０に電圧が印加されることにより、ベース拡散層５０のうちゲート絶縁膜１２０近傍の領域において、チャネルが形成される。
また、Ｎ型領域１４のうち隣接するトレンチ７０間に位置する部分は、ドリフト領域として機能する。ソース電極４０とドレイン電極４２との間に電圧を印加した際、Ｎ型領域１４とＰ型のベース拡散層５０により形成されるＰＮ接合からＮ型領域１４へ延びる空乏層により、当該ＰＮ接合に係る高電圧がブロックされる。このため、当該ＰＮ接合におけるブレークダウン耐圧を向上させることが可能となる。

本実施形態における半導体装置２００は、ゲート電極２０下に設けられたフィールドプレート電極３０を備えている。この場合、ゲート電極２０の下端における電解集中が抑制されるため、ゲート電極２０およびフィールドプレート電極３０を埋め込むトレンチ７０に沿って電位勾配は均一となる。これにより、Ｎ型領域１４は、隣接するトレンチ７０間に位置する領域において、空乏化しやすくなる。このため、ソース電極４０とドレイン電極４２との間に電圧が印加された際に、Ｎ型領域１４とベース拡散層５０との間のＰＮ接合からＮ型領域１４へ延びる空乏層の幅を増大させることができる。従って、当該ＰＮ接合におけるブレークダウン耐圧の向上を図ることができる。
さらに、この場合、Ｎ型領域１４の不純物濃度を高濃度としても、ＰＮ接合からＮ型領域１４へ延びる空乏層幅を十分に維持することができる。すなわち、当該ＰＮ接合において、高いブレークダウン耐圧を維持することができる。従って、Ｎ型領域１４の不純物濃度を高濃度化して、セル６０のオン抵抗Ｒ_ｏｎを低減することが可能となる。

本実施形態においては、ゲート電極２２に隣接するゲート電極２０、ゲート電極２２、ソース電極４０、ドレイン電極４２、Ｎ型領域１２、Ｎ型領域１４、ならびにトレンチ７０とトレンチ７２との間に設けられたベース拡散層５０、により最外周セル６２が形成される。このように、本実施形態において、最外周セル６２はソース拡散層５２を有していない。なお、最外周セル６２は、ソース拡散層５２を有していてもよい。この場合、最外周セル６２を、トランジスタとして機能させることができる。

パワーＭＯＳＦＥＴを構成する半導体装置では、大面積ウェル等の特定のウェルへ少数キャリアが蓄積してしまうことがある。このような場合において、蓄積されたキャリアが転流すると、この特定のウェルにおいて寄生バイポーラトランジスタがオンし、大電流が流れるおそれがある。この場合、セルの破壊等が引き起こされ、半導体装置の信頼性は低下してしまう。
本実施形態における最外周セル６２は、ソース拡散層５２を有していない。このため、最外周セル６２のベース拡散層５０に接続するソースコンタクト４４により、ウェルに蓄積される少数キャリアをソース電極４０へ引き抜くことができる。これにより、特定のウェルに少数キャリアが蓄積されることを抑制し、大電流が流れてしまうことを防止することができる。

また、最外周セル６２においても、セル６０と同様に、ブレークダウン耐圧の向上およびオン抵抗Ｒ_ｏｎの低減を図ることが可能である。

図１、図２および図４に示すように、半導体装置２００は、ゲート電極２２に隣接し、かつゲート電極２２からみてベース拡散層５０とは反対側に設けられた最外周拡散層５４を備える。最外周拡散層５４は、例えばＰ型の導電型を有する。また、最外周拡散層５４は、ソース電極４０と接続していない。なお、最外周拡散層５４は、例えばゲート絶縁膜１２２と接するように設けられる。
本実施形態において、最外周拡散層５４は、例えば電気的にフローティングである。このため、最外周拡散層５４の電位は、ソース電極４０の電位以上であってドレイン電極４２の電位以下となる。なお、本明細書において、電気的にフローティングであるとは、いずれの外部電源とも接続していないことを意味する。
最外周拡散層５４は、例えばベース拡散層５０と同一の工程により設けられる。このため、最外周拡散層５４は、例えばベース拡散層５０と同一の深さを有する。また、最外周拡散層５４は、例えばベース拡散層５０と同一の不純物濃度を有する。また、最外周拡散層５４は、一面側である半導体基板１０表面から半導体基板１０内部の深さ方向において、例えばベース拡散層５０と実質的に同一の不純物濃度プロファイルを有する。
なお、ゲート配線２８は、第１方向において、最外周拡散層５４からみてゲート電極２２とは反対側に設けられている。最外周拡散層５４とゲート配線２８との間には、半導体基板１０の一面まで到達するＮ型領域１４が位置している。

最外周セル６２の外側、すなわちゲート電極２２からみてベース拡散層５０が設けられている側とは反対側における領域には、セル６０や最外周セル６２のようなセル構造が形成されない。この場合、最外周セル６２の外側では、フィールドプレート絶縁膜１３０およびフィールドプレート絶縁膜１３２を形成することによる空乏化の効果が得られない。このため、ゲート絶縁膜１２２のうち最外周セル６２の外側に位置する部分において、高電界が発生してしまう。これにより、膜厚の薄いゲート絶縁膜１２２が破壊されてしまうおそれがある。

本実施形態に係る半導体装置２００では、Ｐ型の最外周拡散層５４が、ゲート電極２２に隣接し、かつゲート電極２２からみてベース拡散層５０とは反対側に位置するように設けられている。このため、ソース電極４０とドレイン電極４２との間に電圧が印加された際にＰ型の最外周拡散層５４とＮ型領域１４により形成されるＰＮ接合から延びる空乏層によって、ゲート絶縁膜１２２に発生する電界を緩和することができる。このため、ゲート絶縁膜１２２が破壊されてしまうことを抑制することができる。

また、最外周拡散層５４の電位は、ソース電極４０の電位以上であって、ドレイン電極４２の電位以下である。この場合、ゲート絶縁膜１２２のうち最外周拡散層５４と接する部分は、最外周拡散層５４の電位と同じ電位を有することとなる。このため、ゲート絶縁膜１２２のうち最外周拡散層５４と接する部分において生じる電位勾配をなだらかにすることができる。これにより、ゲート絶縁膜１２２に高い電界が生じることを抑制できる。従って、ゲート絶縁膜１２２が破壊されてしまうことを抑制することができる。
さらに、最外周拡散層５４の電位は、ソース電極４０と接続するベース拡散層５０の電位よりも高い。このため、最外周拡散層５４とＮ型領域１４により形成されるＰＮ接合において、ベース拡散層５０とＮ型領域１４により形成されるＰＮ接合よりも先にアバランシェ電圧に到達してしまうことが防止される。従って、最外周拡散層５４を形成することによる耐圧低下や安全動作領域ＳＯＡ（Ｓａｆｅ Ｏｐｅｒａｔｉｏｎ Ａｒｅａ）の低下を抑制することが可能となる。

また、図１および図２に示すように、半導体装置２００は、例えばゲート配線２８に隣接するようゲート配線２８の両側に設けられた拡散層５６を有していてもよい。拡散層５６は、例えばゲート配線２８を覆う絶縁膜と接するように設けられる。また、拡散層５６は、例えばＰ型の導電型を有する。さらに、拡散層５６は、例えば電気的にフローティングである。
なお、拡散層５６は、例えばベース拡散層５０および最外周拡散層５４と同一の工程により形成することができる。
このような場合、Ｐ型の拡散層５６とＮ型領域１４とにより形成されるＰＮ接合から延びる空乏層によって、ゲート配線２８を覆う絶縁膜に発生する電界を緩和することができる。また、拡散層５６は電気的にフローティングであることから、ゲート配線２８を覆う絶縁膜において生じる電位勾配をなだらかにすることができる。従って、ゲート配線２８を覆う絶縁膜が破壊されてしまうことを抑制することができる。

本実施形態において、最外周拡散層５４は、例えば半導体チップの端部と接続していない。すなわち、ウェハを半導体チップへ個片化する工程の前において、半導体チップを切断する際のスクライブラインまで至らないように形成される。これにより、半導体チップを切断する際に発生する半導体チップ端断面におけるダメージによって、ドレイン電極４２と最外周拡散層５４とがショートしてしまうことを防止することができる。

表１は、本実施形態および比較例に係る半導体装置において、ベース拡散層５０とＮ型領域１４により形成されるＰＮ接合にアバランシェ降伏を起こした際の、ゲート絶縁膜１２２の破壊率を示している。なお、比較例に係る半導体装置は、最外周拡散層５４を有しない点を除いて、本実施形態に係る半導体装置２００と同様の構成を有する。なお、表１では、本実施形態に係る半導体装置２００における破壊率を１としている。

表１に示すように、比較例に係る半導体装置では、本実施形態に係る半導体装置２００の２０倍の破壊率を示した。このため、最外周拡散層５４を設けることにより、最外周トレンチ内のゲート絶縁膜１２２における破壊が抑制されていることがわかる。
なお、比較例との破壊率の差を確認するため、当該実験は、ゲート絶縁膜１２２の膜厚を故意に薄くし、かつ実使用状態以上の高電圧を印加する環境において行われている。実使用レベルに設計された半導体装置２００において、アバランシェ降伏時のゲート絶縁膜破壊が無いことは言うまでもない。

図１５は、図１に示す半導体装置２００を含む電子装置３００を示す回路図である。
電子装置３００は、上述のように、例えば車両に用いられる。この場合、図１５に示すように、車両には、電子装置３００、電源３０２、および負荷３０４が搭載される。電源３０２は、例えば車両に搭載されているバッテリーである。負荷３０４は、例えば車両に搭載されている電子部品、例えばヘッドランプである。そして、電子装置３００は、電源３０２から負荷３０４に供給する電力を制御している。

電子装置３００は、回路基板（例えばプリント配線基板）上に半導体装置２００、３０６を搭載したものである。本実施形態に係る半導体装置２００は、例えばＩＰＤ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｄｅｖｉｃｅ）として用いられる。この場合、半導体装置２００は、パワーＭＯＳＦＥＴ３０８と制御回路（ロジック回路）３１０を同一の半導体基板に形成したものを備える。半導体装置３０６は、マイコンであり、回路基板の配線を介して半導体装置２００に接続している。半導体装置３０６は、半導体装置２００を制御している。詳細には、半導体装置３０６は、制御回路３１０に制御信号を入力する。そして、制御回路３１０は、半導体装置３０６から入力された制御信号に従って、パワーＭＯＳＦＥＴ３０８のゲート電極に信号を入力する。すなわち、制御回路３１０は、パワーＭＯＳＦＥＴ３０８を制御する。パワーＭＯＳＦＥＴ３０８が制御されることにより、電源３０２からの電力が、適宜負荷３０４に供給される。

図１６は、図１５に示した電子装置３００を有する車両の構成を示す図である。この車両は、例えば図１６（ａ）に示すように自動車であってもよいし、図１６（ｂ）に示すようにバイクであってもよい。いずれの車両も、電源３０２としてのバッテリー、電子装置３００、及び負荷３０４としてのヘッドランプ３１２を有している。

次に、本実施形態に係る半導体装置２００の製造方法を説明する。図５〜図９は、図１に示す半導体装置２００の製造方法を示す断面図である。
まず、図５（ａ）に示すように、Ｎ型の半導体基板１０に、第１方向に配列された複数の溝８０を形成する。なお、複数の溝８０は、ゲート電極２０およびゲート電極２２を埋め込むためのトレンチ７０およびトレンチ７２である。また、溝８０を形成する工程と同時に、例えばゲート配線２８を埋め込むための溝を形成してもよい（図示せず）。この場合、ゲート配線２８を埋め込むための溝は、例えば溝８０と連続して設けられる。次いで、溝８０内および半導体基板１０上に、絶縁膜１３４を形成する。絶縁膜１３４は、例えばシリコン酸化膜等である。
次に、図５（ｂ）に示すように、絶縁膜１３４のうち、溝８０の側面の上側部分に設けられた部分、および半導体基板１０上に設けられた部分を除去する。当該除去工程は、例えば絶縁膜１３４をドライエッチングによりエッチバックすることで行われる。
これにより、溝８０の側面の下側部分および溝８０の底面に、フィールドプレート絶縁膜１３０、およびフィールドプレート絶縁膜１３２が形成される。

次に、図６（ａ）に示すように、溝８０の側面の上側部分、および半導体基板１０上に、絶縁膜１２４を形成する。これにより、溝８０の側面の上側部分にゲート絶縁膜１２０およびゲート絶縁膜１２２が形成されることとなる。絶縁膜１２４は、例えばシリコン酸化膜等である。なお、絶縁膜１２４は、一工程によって形成される。このため、絶縁膜１２４は、例えば全ての溝８０内において一定の膜厚を有する。
次に、図６（ｂ）に示すように、溝８０内および半導体基板１０上に導電膜２９を形成する。なお、導電膜２９は、例えばゲート配線２８を埋め込むための溝内にも形成される（図示せず）。

次に、図７（ａ）に示すように、導電膜２９のうち溝８０外に位置する部分を除去する。これにより、ゲート電極２０、ゲート電極２２が形成される。また、ゲート電極２０下に位置し、かつゲート電極２０と接続するフィールドプレート電極３０と、ゲート電極２２下に位置し、かつゲート電極２２と接続するフィールドプレート電極３２と、が形成される。このとき、ゲート配線２８を埋め込むための溝内に形成された導電膜２９は、除去されずに残る。このため、溝内にゲート配線２８が形成される（図示せず）。
次に、図７（ｂ）に示すように、絶縁膜１２４のうち半導体基板１０上に位置する部分を除去する。

次に、図８（ａ）に示すように、半導体基板１０にＰ型の不純物を導入する。これにより、各ゲート電極間にベース拡散層５０を形成するとともに、第１方向において最も外側に位置するゲート電極と隣接し、かつ第１方向において複数のゲート電極の外側に位置する最外周拡散層５４を形成する。すなわち、各ゲート電極２０の間、およびゲート電極２２とゲート電極２２に隣接するゲート電極２０との間にベース拡散層５０が形成される。また、ゲート電極２２と隣接し、かつゲート電極２２からみてベース拡散層５０とは反対側に位置する最外周拡散層５４が形成される。
なお、ベース拡散層５０および最外周拡散層５４の形成は、例えば次のように行われる。まず、半導体基板１０上にレジスト膜を形成する。次いで、当該レジスト膜を露光・現像して、レジストマスクを形成する。次いで、当該レジストマスクをマスクとしたイオン注入により、ベース拡散層５０および最外周拡散層５４を形成する。このように、ベース拡散層５０および最外周拡散層５４は、同一のイオン注入により形成することができる。

次に、図８（ｂ）に示すように、半導体基板１０にＮ型の不純物を導入して、ベース拡散層５０上にソース拡散層５２を形成する。本実施形態において、ソース拡散層５２は、例えばゲート電極２２とゲート電極２２に隣接するゲート電極２０との間に設けられたベース拡散層５０上には設けられない。
ソース拡散層５２の形成は、例えば次のように行われる。まず、半導体基板１０上にレジスト膜を形成する。次いで、当該レジスト膜を露光・現像して、レジストマスクを形成する。次いで、当該レジストマスクをマスクとしたイオン注入により、ソース拡散層５２を形成する。
なお、ベース拡散層５０、最外周拡散層５４、およびソース拡散層５２を熱拡散させるための加熱処理を行ってもよい。

次に、図９に示すように、半導体基板１０上、ゲート電極２０上およびゲート電極２２上に、絶縁膜１４０を形成する。次いで、絶縁膜１４０内に、複数のソースコンタクト４４を形成する。ソースコンタクト４４は、各ベース拡散層５０上に形成される。
次いで、絶縁膜１４０上に、ソースコンタクト４４を介してソース拡散層５２およびベース拡散層５０と接続するソース電極４０を形成する。なお、ソース電極４０は、最外周拡散層５４とは接続しない。また、半導体基板１０の他面上に、ドレイン電極４２を形成する。
これにより、図１に示す半導体装置２００が得られる。

次に、本実施形態の効果を説明する。
本実施形態によれば、半導体装置２００は、ゲート電極２２に隣接し、かつゲート電極２２からみてベース拡散層５０とは反対側に設けられた最外周拡散層５４を備えている。また、最外周拡散層５４は、ソース電極４０と接続していない。
このため、最外周拡散層５４とＮ型領域１４により形成されるＰＮ接合から延びる空乏層によって、ゲート絶縁膜１２２に発生する電界を緩和することができる。また、ゲート絶縁膜１２２のうち最外周拡散層５４と接する部分において生じる電位勾配をなだらかにすることができる。従って、最外周に位置するトレンチ内に設けられるゲート絶縁膜が破壊されてしまうことを抑制することができる。

また、本実施形態によれば、半導体装置２００は、最外周拡散層５４を備えている。すなわち、ゲート絶縁膜１２２の膜厚を厚くせずとも、ゲート絶縁膜１２２が破壊されることを抑制することができる。このため、最外周に位置するトレンチ７２内のゲート絶縁膜１２２と、トレンチ７０内に設けられるゲート絶縁膜１２０と、を同一の工程により形成することができる。
従って、半導体装置の製造を煩雑にすることなく、半導体装置の信頼性向上を図ることができる。

図１０は、第２の実施形態に係る半導体装置２０２を示す断面図であって、第１の実施形態における図１に対応している。また、図１１は、図１０に示す半導体装置２０２を示す平面図であって、第１の実施形態に係る図２に対応している。

図１０に示すように、本実施形態に係る半導体装置２０２において、ゲート電極２２とゲート電極２２に隣接するゲート電極２０との間に設けられたベース拡散層５０は、ソース電極４０と接続していない。また、本実施形態において、ゲート電極２２に隣接するゲート電極２０とゲート電極２２との間に設けられたベース拡散層５０上には、ソースコンタクト４４が形成されていない。ゲート電極２２に隣接するゲート電極２０とゲート電極２２との間に設けられたベース拡散層５０は、例えば電気的にフローティングである。
また、図１０および図１１に示すように、ゲート電極２２とゲート電極２２に隣接するゲート電極２０との間隔は、隣接する二つのゲート電極２０の間隔よりも狭い。

図１０に示すように、第１方向において最も外側に位置する隣接する二つのゲート電極２０の間に設けられたベース拡散層５０上には、ソース拡散層５２が設けられていない。このため、複数のセル６０のうち最も外側に位置するセル６０は、第１の実施形態における最外周セル６２と同様の構成を有することとなる。

なお、本実施形態に係る半導体装置２０２は、上記の点を除いて、第１の実施形態に係る半導体装置２００と同様の構成を有する。

本実施形態においても、第１の実施形態と同様の効果を得ることができる。

また、本実施形態によれば、ゲート電極２２とゲート電極２２に隣接するゲート電極２０との間に設けられたベース拡散層５０は、ソース電極４０と接続していない。このため、ゲート電極２２とゲート電極２２に隣接するゲート電極２０との間に設けられたベース拡散層５０上には、ソースコンタクト４４を設けない。従って、ゲート電極２２とゲート電極２２に隣接するゲート電極２０との間隔を、隣接する二つのゲート電極２０の間隔よりも狭くすることができる。
これにより、最外周セル６２では、ベース拡散層５０とＮ型領域１４により形成されるＰＮ接合において、Ｎ型領域１４への空乏化が起こりやすくなる。従って、最外周セル６２におけるブレークダウン耐圧を向上することができる。

また、この場合、最外周セル６２のブレークダウン耐圧を、セル６０よりも高くすることができる。これにより、内部に形成されるセル６０のブレークダウン耐圧が、半導体装置２０２の耐圧決定点となる。従って、半導体基板の不純物濃度等における変更によってＶＤＳ定格が変更された場合においても、設計を容易化することができる。

図１２は、第３の実施形態に係る半導体装置２０４を示す断面図であって、第１の実施形態における図１に対応している。また、図１３は、図１２に示す半導体装置２０４を示す平面図であって、第１の実施形態における図２に対応している。

本実施形態に係る半導体装置２０４において、最外周拡散層５４は、外部端子と接続している。図１２に示すように、最外周拡散層５４は、絶縁膜１４０上に設けられた擬似電極４６と接続する。この擬似電極４６を介して、最外周拡散層５４は外部端子と接続する。
図１２に示すように、絶縁膜１４０中にはコンタクト４８が設けられている。コンタクト４８は、最外周拡散層５４および擬似電極４６と接続している。このため、最外周拡散層５４は、擬似電極４６と接続することとなる。
なお、図１２は、半導体装置２０４の構造を模式的に示す図である。このため、擬似電極４６と他の構成との位置関係は、図１２に示すものに限られない。

図１３に示すように、擬似電極４６は、例えばゲート配線２８により囲まれた領域の外側に設けられている。また、擬似電極４６は、ゲート配線２８の外周を囲むように形成された拡散層５６と接続している。
また、図１３に示すように、ゲート配線２８にはスリット８２が設けられている。このスリット８２には、ゲート配線２８の外周を囲むように形成された拡散層５６と最外周拡散層５４とを接続するＰ型の不純物拡散層が形成されている。このため、ゲート配線２８の外周を囲むように形成された拡散層５６と、最外周拡散層５４とは、互いに接続されることとなる。これにより、最外周拡散層５４は、擬似電極４６と接続される。

また、本実施形態における半導体装置２０４は、外部端子を介して最外周拡散層５４の電位を制御する制御部を備える（図示せず）。本実施形態において、制御部は、最外周拡散層５４の電位を、ドレイン電極４２の電位以下であって、ソース電極４０の電位以上に制御する。
制御部は、例えばＰ型の最外周拡散層５４とＮ型領域１４とにより形成されるＰＮ接合にてダイオード動作が起こらない範囲に、最外周拡散層５４の電位を制御する。
また、制御部は、例えばゲート電極２２における保証ゲート電圧以下であって、かつ最大の電圧を最外周拡散層５４に印加する。ゲート絶縁膜１２２のうち最外周拡散層５４と接する部分の電位は、最外周拡散層５４と同じ電位となる。このため、ゲート絶縁膜１２２のうち最外周拡散層５４と接する部分において生じる電位勾配をなだらかにして、ゲート絶縁膜１２２において発生する電界を効率的に緩和することが可能となる。
なお、ゲート電極２２における保証ゲート電圧とは、ゲート電極２２と最外周拡散層５４との電位差によりゲート絶縁膜１２２に破壊が生じてしまう電圧よりも低い値に設計された電圧である。

本実施形態において、制御部は、例えばドレインとソースとの間の印加電圧ＶＤＳが１５Ｖに達した際に、最外周拡散層５４の電位を１０Ｖに制御する。この場合、Ｎ型領域１４の電位は、最外周拡散層５４の電位よりも５Ｖ高い。このため、最外周拡散層５４とＮ型領域１４により形成されるＰＮ接合においてダイオード動作が発生しない。また、ゲート絶縁膜１２２のうち最外周拡散層５４と接する部分の電位は、最外周拡散層５４と同じ１０Ｖに保たれる。このため、ゲート絶縁膜１２２において発生する電界を、効率的に緩和することができる。

なお、本実施形態に係る半導体装置２０２は、上記の点を除いて、第１の実施形態に係る半導体装置２００と同様の構成を有する。

本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、外部端子を介して最外周拡散層５４の電位を制御することができる。このため、ゲート絶縁膜１２２において発生する電界を効率的に緩和することが可能となる。従って、半導体装置の信頼性を向上することができる。

図１４は、第４の実施形態に係る半導体装置２０６を示す平面図であり、第３の実施形態における図１３に対応している。
図１４に示すように、本実施形態に係る半導体装置２０６において、最外周セル６２およびセル６０は、第２の実施形態と同様の構成を有する。また、ゲート電極２２には、スリット８４が設けられている。本実施形態に係る半導体装置２０６は、これらの点を除いて第３の実施形態と同様の構成を有する。

本実施形態に係る半導体装置２０６において、最外周セル６２およびセル６０は、第２の実施形態と同様の構成を有する。すなわち、ゲート電極２２に隣接するゲート電極２０とゲート電極２２との間に設けられたベース拡散層５０は、ソース電極４０と接続していない。また、ゲート電極２２に隣接するゲート電極２０とゲート電極２２との間に設けられたベース拡散層５０上には、ソースコンタクト４４が形成されていない。

本実施形態に係る半導体装置２０６において、ゲート電極２２には、スリット８４が設けられている。このスリット８４には、ゲート電極２２とゲート電極２２に隣接するゲート電極２０との間に設けられたベース拡散層５０と、最外周拡散層５４とを接続するＰ型の不純物拡散層が形成されている。このため、ゲート電極２２とゲート電極２２に隣接するゲート電極２０との間に設けられたベース拡散層５０、および最外周拡散層５４が、擬似電極４６に接続されることとなる。

本実施形態においても、第２および第３の実施形態と同様の効果を得ることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１０ 半導体基板
１２ Ｎ型領域
１４ Ｎ型領域
２０ ゲート電極
２２ ゲート電極
２４ ゲート配線
２６ ゲートコンタクト
２８ ゲート配線
２９ 導電膜
３０ フィールドプレート電極
３２ フィールドプレート電極
４０ ソース電極
４２ ドレイン電極
４４ ソースコンタクト
４６ 擬似電極
４８ コンタクト
５０ ベース拡散層
５２ ソース拡散層
５４ 最外周拡散層
５６ 拡散層
６０ セル
６２ 最外周セル
７０ トレンチ
７２ トレンチ
８０ 溝
８２ スリット
８４ スリット
１２０ ゲート絶縁膜
１２２ ゲート絶縁膜
１２４ 絶縁膜
１３０ フィールドプレート絶縁膜
１３２ フィールドプレート絶縁膜
１３４ 絶縁膜
１４０ 絶縁膜
２００ 半導体装置
２０２ 半導体装置
２０４ 半導体装置
２０６ 半導体装置
３００ 電子装置
３０２ 電源
３０４ 負荷
３０６ 半導体装置
３０８ パワーＭＯＳＦＥＴ
３１０ 制御回路
３１２ ヘッドランプ

Claims (10)

1. 第１導電型の半導体基板と、
   前記半導体基板の一面側に埋め込まれ、かつ第１方向に配列された複数の第１ゲート電極と、
   前記半導体基板の前記一面側に埋め込まれ、かつ前記第１方向において前記複数の第１ゲート電極の外側に位置し、前記複数の第１ゲート電極に接続した第２ゲート電極と、
   前記第１ゲート電極の側面を覆う第１ゲート絶縁膜と、
   前記第２ゲート電極の側面を覆う第２ゲート絶縁膜と、
   前記第１ゲート電極下に設けられ、かつ前記第１ゲート電極と接続する複数の第１フィールドプレート電極と、
   前記第２ゲート電極下に設けられ、かつ前記第２ゲート電極と接続する第２フィールドプレート電極と、
   前記第１フィールドプレート電極の側面および下面を覆い、かつ前記第１ゲート絶縁膜よりも膜厚が大きい第１フィールドプレート絶縁膜と、
   前記第２フィールドプレート電極の側面および下面を覆い、かつ前記第２ゲート絶縁膜よりも膜厚が大きい第２フィールドプレート絶縁膜と、
   前記半導体基板の前記一面上に設けられたソース電極と、
   前記半導体基板の前記一面とは反対の他面上に設けられたドレイン電極と、
   前記複数の第１ゲート電極それぞれの間、および前記第２ゲート電極と前記第２ゲート電極に隣接する前記第１ゲート電極との間に設けられた、前記第１導電型と異なる第２導電型のベース拡散層と、
   前記ベース拡散層上に設けられ、かつ前記ソース電極と接続する前記第１導電型のソース拡散層と、
   前記第２ゲート電極に隣接し、かつ前記第２ゲート電極からみて前記ベース拡散層とは反対側に設けられた前記第２導電型の最外周拡散層と、
   を備え、
   前記最外周拡散層は、前記ソース電極と接続しておらず、
   前記第１方向において最も外側に位置する隣接する二つの前記第１ゲート電極の間に設けられた前記ベース拡散層上には、前記ソース拡散層が設けられていない半導体装置。
2. 請求項１に記載の半導体装置において、
   前記最外周拡散層は、電気的にフローティングである半導体装置。
3. 請求項１に記載の半導体装置において、
   前記最外周拡散層は、外部端子と接続している半導体装置。
4. 請求項３に記載の半導体装置において、
   前記外部端子を介して、前記最外周拡散層の電位を制御する制御部を備え、
   前記制御部は、前記最外周拡散層の電位を、前記ドレイン電極の電位以下であって前記ソース電極の電位以上に制御する半導体装置。
5. 請求項１〜４のいずれか一項に記載の半導体装置において、
   前記第１ゲート絶縁膜と前記第２ゲート絶縁膜は、互いに膜厚が等しい半導体装置。
6. 請求項１〜５のいずれか一項に記載の半導体装置において、
   前記第２ゲート電極と前記第２ゲート電極に隣接する前記第１ゲート電極との間に設けられた前記ベース拡散層は、前記ソース電極と接続していない半導体装置。
7. 請求項６に記載の半導体装置において、
   前記第２ゲート電極に隣接する前記第１ゲート電極と前記第２ゲート電極との間隔は、隣接する二つの前記第１ゲート電極の間隔よりも狭い半導体装置。
8. 請求項１〜７のいずれか一項に記載の半導体装置において、
   前記半導体基板を含む半導体チップを備え、
   前記最外周拡散層は、前記半導体チップの端部と接続していない半導体装置。
9. 請求項１〜８のいずれか一項に記載の半導体装置において、
   前記第１方向において、前記最外周拡散層からみて前記第２ゲート電極とは反対側に設けられたゲート配線と、
   前記最外周拡散層と前記ゲート配線との間に位置する前記第１導電型の不純物領域と、
   を備える半導体装置。
10. 第１導電型の半導体基板に、第１方向に配列された複数の第１溝、および前記第１方向において前記複数の第１溝の外側に位置する第２溝を形成する工程と、
    前記第１溝の側面の下側部分および前記第１溝の底面に第１フィールドプレート絶縁膜を形成するとともに、前記第１溝の側面の上側部分に前記第１フィールドプレート絶縁膜よりも膜厚が小さい第１ゲート絶縁膜を形成し、前記第２溝の側面の下側部分および前記第２溝の底面に第２フィールドプレート絶縁膜を形成するとともに、前記第２溝の側面の上側部分に前記第２フィールドプレート絶縁膜よりも膜厚が小さい第２ゲート絶縁膜を形成する工程と、
    前記第１溝内に第１ゲート電極、および前記第１ゲート電極下に位置し、かつ前記第１ゲート電極と接続する第１フィールドプレート電極を形成し、前記第２溝内に、複数の前記第１ゲート電極に接続した第２ゲート電極、および前記第２ゲート電極下に位置し、かつ前記第２ゲート電極と接続する第２フィールドプレート電極を形成する工程と、
    前記半導体基板に前記第１導電型と異なる第２導電型の不純物を導入することにより、前記複数の第１ゲート電極それぞれの間、および前記第２ゲート電極と前記第２ゲート電極に隣接する前記第１ゲート電極との間にベース拡散層を形成するとともに、前記第２ゲート電極と隣接し、かつ前記第２ゲート電極からみて前記ベース拡散層とは反対側に位置する最外周拡散層を形成する工程と、
    前記半導体基板に前記第１導電型の不純物を導入して、前記ベース拡散層上にソース拡散層を形成する工程と、
    前記半導体基板上に、前記ソース拡散層と接続し、かつ前記最外周拡散層とは接続しないソース電極を形成する工程と、
    を備え、
    前記ベース拡散層上に前記ソース拡散層を形成する工程では、前記第１方向において最も外側に位置する隣接する二つの前記第１ゲート電極の間に設けられた前記ベース拡散層上には、前記ソース拡散層を設けないようにする半導体装置の製造方法。

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