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JP5843535B2 - Semiconductor module - Google Patents

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JP5843535B2 JP2011200308A JP2011200308A JP5843535B2 JP 5843535 B2 JP5843535 B2 JP 5843535B2 JP 2011200308 A JP2011200308 A JP 2011200308A JP 2011200308 A JP2011200308 A JP 2011200308A JP 5843535 B2 JP5843535 B2 JP 5843535B2
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Description

本発明は、例えばインバータ装置のアーム回路に用いられる半導体モジュールに関する。   The present invention relates to a semiconductor module used for an arm circuit of an inverter device, for example.

近年、半導体デバイスの進歩に伴い、これを組み込んだ半導体モジュールの高速化および大容量化が実現されている。大容量の半導体モジュールにおいては、その内部に組み込まれた半導体デバイスの面積が大きくなるため、入力容量(ゲート−ソース間容量)が大きくなる。   In recent years, with the advancement of semiconductor devices, high speed and large capacity of semiconductor modules incorporating them have been realized. In a large-capacity semiconductor module, the area of a semiconductor device incorporated in the module increases, so that the input capacitance (gate-source capacitance) increases.

図5はPWMインバータの1アーム分を抜き出して示すアーム回路の回路図である。アーム回路は、ゲート駆動回路10、ゲートインピーダンス30および半導体モジュールS1を備える。半導体モジュールS1は、半導体スイッチおよびその周辺回路をモジュール化したものである。ゲート駆動回路10は、半導体モジュールS1を駆動するための制御信号を生成し、生成された制御信号をゲート配線を経由して半導体モジュールS1に出力する。   FIG. 5 is a circuit diagram of an arm circuit extracted from one arm of the PWM inverter. The arm circuit includes a gate drive circuit 10, a gate impedance 30, and a semiconductor module S1. The semiconductor module S1 is obtained by modularizing a semiconductor switch and its peripheral circuit. The gate drive circuit 10 generates a control signal for driving the semiconductor module S1, and outputs the generated control signal to the semiconductor module S1 via the gate wiring.

ゲートインピーダンス30は、ゲート駆動回路10の内部インピーダンスおよびゲート駆動回路10と半導体モジュールS1を接続するゲート配線のインピーダンスを含み、インダクタンスを主成分とする。ゲートインピーダンス30の一端はゲート駆動回路10に接続され、他端は半導体モジュールS1の内部のゲート抵抗20に接続される。ゲートインピーダンス30は、100kW以上の電力変換器では、配線長が数10cm〜1m以上になることもあり、数100nHになる。   The gate impedance 30 includes the internal impedance of the gate drive circuit 10 and the impedance of the gate wiring connecting the gate drive circuit 10 and the semiconductor module S1, and has an inductance as a main component. One end of the gate impedance 30 is connected to the gate drive circuit 10, and the other end is connected to the gate resistor 20 in the semiconductor module S1. In a power converter of 100 kW or more, the gate impedance 30 may be several tens of cm to 1 m or more, which is several hundred nH.

半導体モジュールS1は、ゲート抵抗20、半導体スイッチQ1、ダイオードD1、陽極端子1および陰極端子2を備える。半導体スイッチQ1のゲートとソースとの間には入力容量100が形成される。入力容量100は、半導体スイッチQ1の内部に存在する寄生容量であり、半導体モジュールS1の電流容量に依存して大きくなる。ゲート抵抗20は、半導体スイッチQ1における寄生振動防止用であり、一端はゲートインピーダンス30に接続され、他端は半導体スイッチQ1のゲート電極Gに接続されている。   The semiconductor module S1 includes a gate resistor 20, a semiconductor switch Q1, a diode D1, an anode terminal 1, and a cathode terminal 2. An input capacitor 100 is formed between the gate and source of the semiconductor switch Q1. The input capacitor 100 is a parasitic capacitor present inside the semiconductor switch Q1, and increases depending on the current capacity of the semiconductor module S1. The gate resistor 20 is for preventing parasitic vibration in the semiconductor switch Q1, and has one end connected to the gate impedance 30 and the other end connected to the gate electrode G of the semiconductor switch Q1.

半導体スイッチQ1は、ゲートG−ソースS間電圧が一定値以上になるとドレインD−ソースS間を通電し、それ以外は遮断する。ゲートG−ソースS間電圧はデバイス固有の値であり、しきい値と呼ばれる。なお、図5では、半導体スイッチQ1としてMOSFETを用いたが、IGBT(絶縁ゲートバイポーラトランジスタ)でも同様である。   The semiconductor switch Q1 energizes between the drain D and the source S when the voltage between the gate G and the source S exceeds a certain value, and cuts off otherwise. The voltage between the gate G and the source S is a device-specific value and is called a threshold value. In FIG. 5, a MOSFET is used as the semiconductor switch Q1, but the same applies to an IGBT (insulated gate bipolar transistor).

ダイオードD1は、半導体スイッチQ1のドレインとソースとの間に設けられ、カソードはドレインに接続され、アノードはソースに接続される。陽極端子1は、半導体スイッチQ1のドレインから引き出され、陰極端子2は、半導体スイッチQ1のソースから引き出されている。陽極端子1および陰極端子2は、それぞれ、図示しない電源または負荷に接続される。   The diode D1 is provided between the drain and the source of the semiconductor switch Q1, the cathode is connected to the drain, and the anode is connected to the source. The anode terminal 1 is drawn from the drain of the semiconductor switch Q1, and the cathode terminal 2 is drawn from the source of the semiconductor switch Q1. The anode terminal 1 and the cathode terminal 2 are respectively connected to a power source or a load (not shown).

次に、従来のアーム回路のスイッチング動作を図6に示す波形図を参照しながら説明する。ゲート駆動回路10は、半導体スイッチQ1をオンオフさせる場合、矩形波電圧V(gs0)を出力する。矩形波電圧V(gs0)は、ゲートインピーダンス30およびゲート抵抗20を経由して半導体スイッチQ1のゲートに印加され、半導体スイッチQ1のG−S間電圧V(gs)になる。G−S間電圧V(gs)の変化率dv/dtは、入力容量100の充放電によって抑制される。充放電電流の変化率は、ゲートインピーダンス30によって抑制される。このため、図6(b)に示すように、G−S間電圧V(gs)の変化に遅れが生じると同時に、半導体スイッチQ1のスイッチング速度が遅くなる。   Next, the switching operation of the conventional arm circuit will be described with reference to the waveform diagram shown in FIG. The gate drive circuit 10 outputs a rectangular wave voltage V (gs0) when turning on / off the semiconductor switch Q1. The rectangular wave voltage V (gs0) is applied to the gate of the semiconductor switch Q1 via the gate impedance 30 and the gate resistance 20, and becomes the GS voltage V (gs) of the semiconductor switch Q1. The change rate dv / dt of the GS voltage V (gs) is suppressed by charging / discharging the input capacitor 100. The rate of change of the charge / discharge current is suppressed by the gate impedance 30. For this reason, as shown in FIG. 6B, the change in the GS voltage V (gs) is delayed, and at the same time, the switching speed of the semiconductor switch Q1 is decreased.

このとき、ゲート駆動回路10の電流は、図6(a)のI(R2)で示され、1Aに近いピークを有する。ピーク電流をゲート駆動回路10から流す必要があるので、ゲート駆動回路10の電気的ストレスが大きくなると同時に、ゲート駆動回路10の小型化の制約になっている。   At this time, the current of the gate drive circuit 10 is indicated by I (R2) in FIG. 6A and has a peak close to 1A. Since the peak current needs to flow from the gate drive circuit 10, the electrical stress of the gate drive circuit 10 increases, and at the same time, the gate drive circuit 10 is restricted in size.

図7は半導体スイッチQ2としてJFET(Junction Field-Effect Transistor)を用いた場合のアーム回路の回路図である。JFETは、G−S間に順方向電圧を印加すると順方向電流が流れるため、JFETのターンオン時には、ゲートにパルス電流を流す回路が必要になる。JFETを用いた回路の詳細は非特許文献1に説明されている。   FIG. 7 is a circuit diagram of an arm circuit when a JFET (Junction Field-Effect Transistor) is used as the semiconductor switch Q2. Since a forward current flows when a forward voltage is applied between GS in JFET, a circuit for passing a pulse current to the gate is required when the JFET is turned on. Details of circuits using JFETs are described in Non-Patent Document 1.

なお、特許文献1では、JFETをオンオフさせる回路が説明されているが、G−S間に順方向通電特性があるSIT(Static induction transistor)、HEMT(High Electron Mobility Transistor)またはBJT(Bipolar junction transistor)についても同様である。   Patent Document 1 describes a circuit for turning on and off a JFET. However, SIT (Static induction transistor), HEMT (High Electron Mobility Transistor), or BJT (Bipolar junction transistor) having forward conduction characteristics between G and S are described. ) Is the same.

Robin Kelley, SemiSouth, USA、「Optimized Gate Driver for Enhancement-Mode SiC JFET Used in 480VAV SMPS and 1kV PV-Inverters」PCIM Europe 2009 12 . 14 May 2009, NurembergRobin Kelley, SemiSouth, USA, Optimized Gate Driver for Enhancement-Mode SiC JFET Used in 480VAV SMPS and 1kV PV-Inverters, PCIM Europe 2009 12.14 May 2009, Nuremberg

半導体スイッチのスイッチング速度は、半導体スイッチのG−S間電圧波形V(gs)に関係し、特に、閾値付近におけるG−S間の電圧変化率dv(gs)/dtが大きく影響する。半導体スイッチには入力容量が存在するので、高い電圧変化率dv(gs)/dtを得るためにはゲート駆動回路からピーク値が大きい電流を流す必要がある。このため、ゲート駆動回路の負担が大きいという問題がある。   The switching speed of the semiconductor switch is related to the voltage waveform V (gs) between GS of the semiconductor switch, and in particular, the voltage change rate dv (gs) / dt between GS near the threshold is greatly affected. Since the semiconductor switch has an input capacitance, it is necessary to flow a current having a large peak value from the gate drive circuit in order to obtain a high voltage change rate dv (gs) / dt. For this reason, there is a problem that the burden on the gate driving circuit is heavy.

また、実際の回路では、ゲート駆動回路と半導体スイッチの間にゲートインピーダンスとゲート抵抗が存在するので、充分なゲート電流を流すことは難しいという問題がある。   In an actual circuit, there is a problem that it is difficult to flow a sufficient gate current because a gate impedance and a gate resistance exist between the gate drive circuit and the semiconductor switch.

さらに、JFETのゲート駆動回路のようにターンオン時に積極的に電流を流す必要がある場合は、ゲート配線のインピーダンスが大きな障害になるとういう問題がある。   Furthermore, when it is necessary to actively pass a current at the time of turn-on as in the case of a JFET gate driving circuit, there is a problem that the impedance of the gate wiring becomes a major obstacle.

本発明の課題は、半導体スイッチを小さい負担で駆動できるとともに、半導体スイッチに十分なゲート電流を流すことができ、しかも、ゲート配線のインピーダンスによる障害を回避できる半導体モジュールを提供することにある。   An object of the present invention is to provide a semiconductor module capable of driving a semiconductor switch with a small burden, allowing a sufficient gate current to flow through the semiconductor switch, and avoiding a failure due to the impedance of the gate wiring.

上記の課題を解決するために、本発明に係る半導体モジュールは、ゲートに印加される電圧に応じてオンオフする半導体スイッチと、前記半導体スイッチのソースに一方の端子が接続された第1のコンデンサと、前記半導体スイッチのソースに一方の端子が接続された第2のコンデンサと、前記第1のコンデンサを充電する機能を有し、前記半導体スイッチをオンオフする制御信号のターンオンを補助し、前記半導体スイッチをターンオンさせる場合には前記第1のコンデンサからの電流を前記半導体スイッチのゲートに流す第1のトランジスタと、前記第2のコンデンサを充電する機能を有し、前記半導体スイッチをオンオフする制御信号のターンオフを補助し、前記半導体スイッチをターンオフさせる場合には前記第2のコンデンサからの電流を前記半導体スイッチのゲートに流す第2のトランジスタと、前記半導体スイッチのゲートと前記制御信号が入力される前記第1のトランジスタ及び前記第2のトランジスタのベースとの間に接続された抵抗とを備え、前記第1のトランジスタと前記第2のトランジスタのベース・エミッタは、前記抵抗と並列接続され、且つ、エミッタが前記半導体スイッチのゲートに接続され、前記第1のコンデンサの他方の端子と前記第1のトランジスタのコレクタが接続され、前記第2のコンデンサの他方の端子と前記第2のトランジスタのコレクタが接続されることを特徴とする。 In order to solve the above-described problems, a semiconductor module according to the present invention includes a semiconductor switch that is turned on and off according to a voltage applied to a gate, and a first capacitor having one terminal connected to a source of the semiconductor switch. A second capacitor having one terminal connected to the source of the semiconductor switch, and a function of charging the first capacitor , assisting in turning on a control signal for turning on and off the semiconductor switch , and the semiconductor switch A first transistor that flows current from the first capacitor to the gate of the semiconductor switch and a function of charging the second capacitor, and a control signal for turning on and off the semiconductor switch. assist off, if turning off the semiconductor switch from the second capacitor A second transistor supplying a current to the gate of the semiconductor switch, a resistor connected between the first transistor and the base of said second transistor gate and the control signal of the semiconductor switch is input The base and emitter of the first transistor and the second transistor are connected in parallel with the resistor, the emitter is connected to the gate of the semiconductor switch, and the other terminal of the first capacitor The collector of the first transistor is connected, and the other terminal of the second capacitor is connected to the collector of the second transistor .

本発明によれば、ゲート配線のインピーダンスの影響を回避することができ、半導体スイッチのG−S間の電圧変化率dv(gs)/dtを大きくできるので、高速なスイッチング動作が可能になる。また、半導体スイッチのゲートに印加される電圧を生成するゲート駆動回路のピーク電流を小さくできるので負担が小さくなり、ゲート駆動回路を小型にできる。   According to the present invention, the influence of the impedance of the gate wiring can be avoided, and the voltage change rate dv (gs) / dt between GS of the semiconductor switch can be increased, so that a high-speed switching operation can be performed. In addition, since the peak current of the gate drive circuit that generates the voltage applied to the gate of the semiconductor switch can be reduced, the burden is reduced and the gate drive circuit can be made smaller.

本発明の実施例1に係る半導体モジュールを含むアーム回路の回路図である。1 is a circuit diagram of an arm circuit including a semiconductor module according to Embodiment 1 of the present invention. 本発明の実施例1に係る半導体モジュールのスイッチング動作のシミュレーション結果を示す波形図である。It is a wave form diagram which shows the simulation result of the switching operation of the semiconductor module which concerns on Example 1 of this invention. 本発明の実施例2に係る半導体モジュールを含むアーム回路の回路図である。It is a circuit diagram of the arm circuit containing the semiconductor module which concerns on Example 2 of this invention. 本発明の実施例2に係る半導体モジュールのスイッチング動作のシミュレーション結果を示す波形図である。It is a wave form diagram which shows the simulation result of the switching operation of the semiconductor module which concerns on Example 2 of this invention. 従来の半導体モジュールを含むPWMインバータの1アーム分を抜き出して示すアーム回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the arm circuit which extracts and shows one arm part of the PWM inverter containing the conventional semiconductor module. 図5に示すアーム回路のスイッチング動作を説明するため波形図である。FIG. 6 is a waveform diagram for explaining a switching operation of the arm circuit shown in FIG. 5. 従来のJFETを用いたアーム回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the arm circuit using the conventional JFET.

以下、本発明の実施の形態に係る半導体モジュールについて、図面を参照しながら詳細に説明する。   Hereinafter, a semiconductor module according to an embodiment of the present invention will be described in detail with reference to the drawings.

図1は、本発明の実施例1に係る半導体モジュールを含むアーム回路の回路図である。アーム回路は、ゲート駆動回路10、ゲートインピーダンス30および半導体モジュールS1を備える。半導体モジュールS1は、半導体スイッチおよびその周辺回路をモジュール化したものである。   FIG. 1 is a circuit diagram of an arm circuit including a semiconductor module according to Embodiment 1 of the present invention. The arm circuit includes a gate drive circuit 10, a gate impedance 30, and a semiconductor module S1. The semiconductor module S1 is obtained by modularizing a semiconductor switch and its peripheral circuit.

ゲート駆動回路10は、半導体モジュールS1を駆動するための矩形波電圧V(gs0)を制御信号として生成し、生成された制御信号をゲート配線を経由して半導体モジュールS1に出力する。   The gate drive circuit 10 generates a rectangular wave voltage V (gs0) for driving the semiconductor module S1 as a control signal, and outputs the generated control signal to the semiconductor module S1 via the gate wiring.

ゲートインピーダンス30は、ゲート駆動回路10の内部インピーダンスおよびゲート駆動回路10と半導体モジュールS1とを接続するゲート配線のインピーダンスを含み、インダクタンスを主成分とする。ゲートインピーダンス30の一端はゲート駆動回路10に接続され、他端は半導体モジュールS1の内部のゲート抵抗114に接続される。   The gate impedance 30 includes the internal impedance of the gate drive circuit 10 and the impedance of the gate wiring connecting the gate drive circuit 10 and the semiconductor module S1, and has an inductance as a main component. One end of the gate impedance 30 is connected to the gate drive circuit 10, and the other end is connected to the gate resistor 114 in the semiconductor module S1.

半導体モジュールS1は、正極コンデンサ(第1のコンデンサに対応)110、負極コンデンサ(第2のコンデンサに対応)111、ターンオンを補助するトランジスタ(第1のトランジスタに対応)112、ターンオフを補助するトランジスタ(第2のトランジスタに対応)113、ゲート抵抗114、半導体スイッチQ1、ダイオードD1、陽極端子1および陰極端子2を備える。半導体スイッチQ1のゲートとソースとの間には入力容量100が形成されている。入力容量100は、半導体スイッチQ1の内部に存在する寄生容量であり、半導体モジュールS1の電流容量に依存して大きくなる。 The semiconductor module S1 includes a positive capacitor (corresponding to the first capacitor) 110, a negative capacitor (corresponding to the second capacitor) 111, a transistor assisting turn-on (corresponding to the first transistor) 112, a transistor assisting turn-off ( second corresponding to the transistor) 113, a gate resistor 114, semiconductor switch Q1, a diode D1, comprises an anode terminal 1 and the cathode terminal 2. An input capacitor 100 is formed between the gate and source of the semiconductor switch Q1. The input capacitor 100 is a parasitic capacitor present inside the semiconductor switch Q1, and increases depending on the current capacity of the semiconductor module S1.

正極コンデンサ110は、一端がトランジスタ112のコレクタに接続され、他端が負極コンデンサ111の一端に接続されている。負極コンデンサ111の他端は、トランジスタ113のコレクタに接続される。正極コンデンサ110と負極コンデンサ111の接続点は、半導体スイッチQ1のソースに接続される。正極コンデンサ110および負極コンデンサ111は、入力容量100よりも充分大きい容量(10倍以上の容量)を有する。   The positive capacitor 110 has one end connected to the collector of the transistor 112 and the other end connected to one end of the negative capacitor 111. The other end of the negative capacitor 111 is connected to the collector of the transistor 113. A connection point between the positive capacitor 110 and the negative capacitor 111 is connected to the source of the semiconductor switch Q1. The positive electrode capacitor 110 and the negative electrode capacitor 111 have a capacity sufficiently larger than the input capacity 100 (capacity 10 times or more).

トランジスタ112は、NPNトランジスタからなり、そのエミッタは半導体スイッチQ1のゲートとゲート抵抗114との接続点に接続され、ベースはゲートインピーダンス30とゲート抵抗114の接続点に接続されている。トランジスタ112は、正極コンデンサ110からの電流を入力容量100に流して充電する機能の他に、正極コンデンサ110の充電機能をも有する。即ち、正極コンデンサ110には、ゲート駆動回路10から正電圧が送られてきた場合にトランジスタ112のベース−コレクタ間のPN接合を介して正電圧が充電される。 Tiger Njisuta 112 consists NPN transistor, its emitter is connected to the connection point between the gate and the gate resistor 114 of the semiconductor switches Q1, the base is connected to the connection point of the gate impedance 30 and the gate resistor 114. The transistor 112 has a function of charging the positive electrode capacitor 110 in addition to a function of charging the current from the positive electrode capacitor 110 through the input capacitor 100. That is, when a positive voltage is sent from the gate driving circuit 10 to the positive capacitor 110, the positive voltage is charged through the PN junction between the base and the collector of the transistor 112.

トランジスタ113は、PNPトランジスタからなり、そのエミッタは半導体スイッチQ1のゲートとゲート抵抗114との接続点に接続され、ベースはゲートインピーダンス30とゲート抵抗114との接続点に接続される。トランジスタ113は、入力容量100からの電流を負極コンデンサ111に流して充放電する機能の他に、負極コンデンサ111の充電機能をも有する。即ち、負極コンデンサ111には、ゲート駆動回路10から負電圧が送られてきているときにトランジスタ113のベース−コレクタ間のNP接合を介して負電圧が充電される。 Tiger Njisuta 113 consists PNP transistor, its emitter is connected to the connection point between the gate and the gate resistor 114 of the semiconductor switches Q1, the base is connected to a connection point between the gate impedance 30 and the gate resistor 114. The transistor 113 has a function of charging the negative capacitor 111 in addition to a function of charging and discharging the current from the input capacitor 100 through the negative capacitor 111. That is, the negative capacitor 111 is charged with a negative voltage via the NP junction between the base and the collector of the transistor 113 when a negative voltage is sent from the gate drive circuit 10.

ゲート抵抗114は、半導体スイッチQ1における寄生振動の防止用であり、一端はゲートインピーダンス30に接続され、他端は半導体スイッチQ1のゲートに接続される。   The gate resistor 114 is for preventing parasitic vibration in the semiconductor switch Q1, and one end is connected to the gate impedance 30 and the other end is connected to the gate of the semiconductor switch Q1.

半導体スイッチQ1は、ゲート−ソース間電圧が一定値以上の場合にドレイン−ソース間を通電し、それ以外は遮断する。G−S間電圧はデバイス固有の値であり、しきい値と呼ばれている。なお、図1においては、半導体スイッチQ1としてMOSFETの記号を用いたが、IGBTを用いることもできる。   The semiconductor switch Q1 energizes between the drain and source when the gate-source voltage is equal to or greater than a certain value, and shuts off otherwise. The GS voltage is a value unique to the device and is called a threshold value. In FIG. 1, MOSFET symbols are used as the semiconductor switch Q1, but IGBTs can also be used.

ダイオードD1は、半導体スイッチQ1のドレイン電極Dとソース電極Sとの間に設けられ、そのカソードはドレイン電極Dに接続され、アノードはソース電極Sに接続される。   The diode D1 is provided between the drain electrode D and the source electrode S of the semiconductor switch Q1, and its cathode is connected to the drain electrode D and its anode is connected to the source electrode S.

また、陽極端子1は、半導体スイッチQ1のドレインから引き出され、陰極端子2は、半導体スイッチQ1のソースから引き出されている。陽極端子1および陰極端子2は、それぞれ、図示しない電源または負荷に接続される。   The anode terminal 1 is drawn from the drain of the semiconductor switch Q1, and the cathode terminal 2 is drawn from the source of the semiconductor switch Q1. The anode terminal 1 and the cathode terminal 2 are respectively connected to a power source or a load (not shown).

次に、このように構成される実施例1に係る半導体モジュールを含むアーム回路のスイッチング動作を、図2に示す波形図を参照しながら説明する。   Next, the switching operation of the arm circuit including the semiconductor module according to the first embodiment configured as described above will be described with reference to the waveform diagram shown in FIG.

ゲート駆動回路10から出力される電圧V(gs0)が負の時、入力容量100の端子電圧も負となる。この状態において、図2(b)に示すように、ゲート駆動回路10から出力される電圧V(gs0)が負から正に変化すると、ゲート抵抗114に対して順方向の端子電圧が発生し、これに伴って、トランジスタ112のベース−エミッタ間に正電圧が印加され、トランジスタ112がオンする。これにより、正極コンデンサ110から入力容量100へ電流が流れて充電が行われる。この充電は、ゲート配線を経由しないため、ゲートインピーダンス30の影響を受けない。   When the voltage V (gs0) output from the gate drive circuit 10 is negative, the terminal voltage of the input capacitor 100 is also negative. In this state, as shown in FIG. 2B, when the voltage V (gs0) output from the gate drive circuit 10 changes from negative to positive, a forward terminal voltage is generated with respect to the gate resistor 114, Accordingly, a positive voltage is applied between the base and emitter of the transistor 112, and the transistor 112 is turned on. As a result, a current flows from the positive capacitor 110 to the input capacitor 100 and charging is performed. Since this charging does not go through the gate wiring, it is not affected by the gate impedance 30.

また、ゲート駆動回路10の電流は、ゲート抵抗114の電流とトランジスタ112のベース電流の和であるため、正極コンデンサ110の充放電電流に対してピーク値が小さくなっている。   Further, since the current of the gate driving circuit 10 is the sum of the current of the gate resistor 114 and the base current of the transistor 112, the peak value is smaller than the charge / discharge current of the positive capacitor 110.

ゲート駆動回路10から出力される電圧V(gs0)が正から負に変化すると、ゲート抵抗114に対して逆方向の端子電圧が発生し、これに伴って、トランジスタ113のベース−エミッタ間に負電圧が印加され、トランジスタ113がオンする。これにより、負極コンデンサ111から入力容量100へ電流が流れて充電が行われる。この充電も、ゲート配線を経由しないため、ゲートインピーダンス30の影響を受けない。   When the voltage V (gs0) output from the gate drive circuit 10 changes from positive to negative, a terminal voltage in the reverse direction is generated with respect to the gate resistance 114, and accordingly, the negative voltage is generated between the base and emitter of the transistor 113. A voltage is applied and the transistor 113 is turned on. As a result, a current flows from the negative capacitor 111 to the input capacitor 100 and charging is performed. This charging is not affected by the gate impedance 30 because it does not go through the gate wiring.

なお、トランジスタ112およびトランジスタ113としては、直流電流増幅率(hfe)が大きいものが用いられる。これにより、大きい電流を半導体スイッチQ1に流すことができるので、入力容量100の充放電時間が短縮され、半導体スイッチQ1のスイッチング遅れを短縮すると同時にスイッチング速度を高速化できる。その結果、即応性に優れた半導体モジュールを提供できる。   Note that the transistor 112 and the transistor 113 each have a large direct current amplification factor (hfe). As a result, since a large current can be passed through the semiconductor switch Q1, the charge / discharge time of the input capacitor 100 is shortened, and the switching delay of the semiconductor switch Q1 is shortened and at the same time the switching speed can be increased. As a result, a semiconductor module with excellent responsiveness can be provided.

図2は、実施例1に係る半導体モジュールのスイッチング動作のシミュレーション結果を示す波形図である。図2において、I(R2)は、入力容量100の充電電流であり、この電流は例えば7Aである。I(L30)は、ゲート駆動回路10の電流であり、この電流は例えば300mAである。   FIG. 2 is a waveform diagram illustrating a simulation result of the switching operation of the semiconductor module according to the first embodiment. In FIG. 2, I (R2) is a charging current of the input capacitor 100, and this current is, for example, 7A. I (L30) is a current of the gate drive circuit 10, and this current is, for example, 300 mA.

図2(a)に示すように、ゲート駆動回路10のピーク電流は従来(図6参照)に較べて小さい。また、図2(b)に示すように、半導体スイッチQ1のゲートに印加される電圧V(gs)が負から正になるときに、正極コンデンサ110が放電し、その端子電圧V(vdc1)は、図2(c)に示すように、41μs付近で若干低くなる程度である。一方、半導体スイッチQ1のゲートに印加される電圧V(gs)が正から負になるときは、負極コンデンサ111が放電し、その端子電圧V(vdc2)は、図2(c)に示すように、50μs付近で若干高くなる。   As shown in FIG. 2A, the peak current of the gate drive circuit 10 is smaller than that of the conventional one (see FIG. 6). Further, as shown in FIG. 2B, when the voltage V (gs) applied to the gate of the semiconductor switch Q1 changes from negative to positive, the positive capacitor 110 is discharged, and the terminal voltage V (vdc1) is As shown in FIG. 2 (c), it is slightly lower in the vicinity of 41 μs. On the other hand, when the voltage V (gs) applied to the gate of the semiconductor switch Q1 changes from positive to negative, the negative capacitor 111 is discharged, and the terminal voltage V (vdc2) is as shown in FIG. , Slightly higher in the vicinity of 50 μs.

このように、実施例1に係る半導体モジュールでは、最短経路で入力容量100に対する充放電が行われるため、従来の波形(図6参照)と比較して、ゲートに印加する電圧V(gs)の立ち上がりおよび立ち下がり時間を短縮できる。また、ゲート駆動回路10が動作してから半導体スイッチQ1がスイッチング動作するまでの遅れ時間を短縮できる。   As described above, in the semiconductor module according to the first embodiment, the input capacitor 100 is charged / discharged through the shortest path, so that the voltage V (gs) applied to the gate is compared with the conventional waveform (see FIG. 6). Rise and fall time can be shortened. Further, the delay time from when the gate drive circuit 10 operates until the semiconductor switch Q1 performs switching operation can be shortened.

図3は本発明の実施例2に係る半導体モジュールを含むアーム回路の回路図である。アーム回路は、ゲート駆動回路10、ゲートインピーダンス30および半導体モジュールS1’を備える。半導体モジュールS1’は、実施例1に係る半導体モジュールS1に、コンデンサ115、ダイオード116、抵抗117、ダイオード118および抵抗119が追加されるとともに、半導体スイッチQ2がJFETにより構成される。コンデンサ115は、本発明の過渡コンデンサに対応する。以下、実施例1と相違する部分を主に説明する。   FIG. 3 is a circuit diagram of an arm circuit including a semiconductor module according to Embodiment 2 of the present invention. The arm circuit includes a gate drive circuit 10, a gate impedance 30, and a semiconductor module S1 '. In the semiconductor module S1 ', a capacitor 115, a diode 116, a resistor 117, a diode 118, and a resistor 119 are added to the semiconductor module S1 according to the first embodiment, and the semiconductor switch Q2 is configured by a JFET. The capacitor 115 corresponds to the transient capacitor of the present invention. Hereinafter, the difference from the first embodiment will be mainly described.

コンデンサ115は、ゲート抵抗114とゲートインピーダンス30との接続点と、トランジスタ112のベースとの間に設けられ、トランジスタ112を、半導体スイッチQ2のターンオンの過渡時にのみ導通(オン)させるように動作させる。   The capacitor 115 is provided between the connection point between the gate resistor 114 and the gate impedance 30 and the base of the transistor 112, and operates the transistor 112 so as to be conductive (ON) only when the semiconductor switch Q2 is turned on. .

抵抗119の一端は、ゲート抵抗114とゲートインピーダンス30との接続点に接続され、他端はダイオード118のアノードに接続される。ダイオード118のカソードは、トランジスタ112のコレクタと正極コンデンサ110との接続点に接続される。抵抗119およびダイオード118は、正極コンデンサ110を正極に充電する充電回路として機能する。   One end of the resistor 119 is connected to the connection point between the gate resistor 114 and the gate impedance 30, and the other end is connected to the anode of the diode 118. The cathode of the diode 118 is connected to the connection point between the collector of the transistor 112 and the positive capacitor 110. The resistor 119 and the diode 118 function as a charging circuit that charges the positive capacitor 110 to the positive electrode.

抵抗117の一端は、トランジスタ113のコレクタと負極コンデンサ111との接続点に接続され、他端はダイオード116のアノードに接続される。ダイオード116のカソードは、トランジスタ112のベースとコンデンサ115との接続点に接続される。抵抗117およびダイオード116は、コンデンサ115を放電する放電回路として機能する。   One end of the resistor 117 is connected to the connection point between the collector of the transistor 113 and the negative capacitor 111, and the other end is connected to the anode of the diode 116. The cathode of the diode 116 is connected to the connection point between the base of the transistor 112 and the capacitor 115. The resistor 117 and the diode 116 function as a discharge circuit that discharges the capacitor 115.

次に、このように構成される実施例2に係る半導体モジュールを含むアーム回路のスイッチング動作を、図4に示す実施例2に係る半導体モジュールのスイッチング動作のシミュレーション結果を示す波形図を参照しながら説明する。図4(a)では、I(R2)はJFETのゲート電流と入力容量100の充電電流の和であり、I(L30)はゲート駆動回路10の電流である。   Next, the switching operation of the arm circuit including the semiconductor module according to the second embodiment configured as described above will be described with reference to the waveform diagram showing the simulation result of the switching operation of the semiconductor module according to the second embodiment shown in FIG. explain. In FIG. 4A, I (R2) is the sum of the gate current of the JFET and the charging current of the input capacitor 100, and I (L30) is the current of the gate drive circuit 10.

なお、ゲート駆動回路10から出力される電圧V(gs0)を正から負に変化させるターンオフ動作(図4における50μs付近の動作)は、図1および図2を参照して説明した実施例1に係る半導体モジュールの動作と同じであるので、その説明を省略する。   The turn-off operation (operation near 50 μs in FIG. 4) for changing the voltage V (gs0) output from the gate drive circuit 10 from positive to negative is the same as that in the first embodiment described with reference to FIGS. Since the operation is the same as that of the semiconductor module, description thereof is omitted.

ゲート駆動回路10から出力される電圧V(gs0)が負から正に変化する場合のターンオン動作は、以下のようになる。即ち、図4(b)に示すように、ゲート駆動回路10から出力される電圧V(gs0)が負から正に変化すると、抵抗114に順方向の電圧が発生する。   The turn-on operation when the voltage V (gs0) output from the gate drive circuit 10 changes from negative to positive is as follows. That is, as shown in FIG. 4B, when the voltage V (gs0) output from the gate drive circuit 10 changes from negative to positive, a forward voltage is generated in the resistor 114.

このとき、コンデンサ115を介してトランジスタ112のベースに電流が流れてトランジスタ112が導通し、正極コンデンサ110からJFETのゲートに対して電流が供給される。コンデンサ115が充電され、その端子電圧が一定値以上になると、トランジスタ112のベース電流が流れなくなるので、トランジスタ112がオフする。トランジスタ112から放電した正極コンデンサ110は、抵抗119とダイオード118によって充電される。   At this time, a current flows to the base of the transistor 112 via the capacitor 115 and the transistor 112 becomes conductive, and a current is supplied from the positive capacitor 110 to the gate of the JFET. When the capacitor 115 is charged and the terminal voltage becomes a certain value or more, the base current of the transistor 112 does not flow, so that the transistor 112 is turned off. The positive capacitor 110 discharged from the transistor 112 is charged by the resistor 119 and the diode 118.

コンデンサ115の放電は、ゲート駆動回路10から出力される電圧V(gs0)が負の時に、コンデンサ115、ダイオード116、抵抗117、負極コンデンサ111およびゲート駆動回路10を介して行われる。   The capacitor 115 is discharged through the capacitor 115, the diode 116, the resistor 117, the negative capacitor 111, and the gate drive circuit 10 when the voltage V (gs0) output from the gate drive circuit 10 is negative.

図4(a)に示すように、ゲート駆動回路10のピーク電流は従来に較べて小さい。また、図4(b)に示すように、半導体スイッチQ2のゲートに印加される電圧V(gs)が負から正になるときに、正極コンデンサ110が放電し、その端子電圧V(vdc1)は、図4(c)に示すように、41μs付近で若干低くなる。一方、半導体スイッチQ2のゲートに印加される電圧V(gs)が正から負になるときは、負極コンデンサ111が放電し、その端子電圧V(vdc2)は、図4(c)に示すように、51μs付近で若干高くなる。   As shown in FIG. 4A, the peak current of the gate drive circuit 10 is smaller than the conventional one. As shown in FIG. 4B, when the voltage V (gs) applied to the gate of the semiconductor switch Q2 changes from negative to positive, the positive capacitor 110 is discharged, and the terminal voltage V (vdc1) is As shown in FIG. 4C, it becomes slightly lower in the vicinity of 41 μs. On the other hand, when the voltage V (gs) applied to the gate of the semiconductor switch Q2 changes from positive to negative, the negative capacitor 111 is discharged, and the terminal voltage V (vdc2) is as shown in FIG. , Slightly higher near 51 μs.

このように、実施例2に係る半導体モジュールでは、半導体スイッチQ2のターンオン時においては、図4(a)に示すように、そのゲートに、ゲート電流I(R2)として充分なパルス電流を流している。また、この時のゲート駆動回路10のピーク電流I(L30)は非常に小さい。これにより、半導体スイッチQ2のゲート−ソース間の変化率が改善されている。   Thus, in the semiconductor module according to the second embodiment, when the semiconductor switch Q2 is turned on, as shown in FIG. 4A, a sufficient pulse current as a gate current I (R2) is supplied to the gate. Yes. At this time, the peak current I (L30) of the gate drive circuit 10 is very small. Thereby, the rate of change between the gate and the source of the semiconductor switch Q2 is improved.

以上説明したように本発明によれば、ゲート駆動回路のピーク電流が抑えられるので、ゲート駆動回路の負担を小さくすることができる。その結果、ゲート駆動回路を小型化できる。また、ゲート駆動回路と半導体モジュールとの間に存在するゲート配線のインピーダンスによって発生する電圧降下が小さくなるので、ゲート配線のインピーダンスの影響を受けにくくすることができる。   As described above, according to the present invention, since the peak current of the gate drive circuit can be suppressed, the burden on the gate drive circuit can be reduced. As a result, the gate drive circuit can be reduced in size. Further, since the voltage drop generated by the impedance of the gate wiring existing between the gate drive circuit and the semiconductor module is reduced, the influence of the impedance of the gate wiring can be reduced.

さらに、半導体スイッチのゲート−ソース間電圧の変化率を高くできるため、半導体スイッチの高速スイッチングを実現できる。   Furthermore, since the rate of change of the gate-source voltage of the semiconductor switch can be increased, high-speed switching of the semiconductor switch can be realized.

本発明は、インバータ装置などのアーム回路に利用可能である。   The present invention is applicable to an arm circuit such as an inverter device.

1 陽極端子
2 陰極端子
10 ゲート駆動回路
30 ゲートインピーダンス
110 正極コンデンサ
111 負極コンデンサ
112,113 トランジスタ
114 ゲート抵抗
115 コンデンサ
116,118 ダイオード
117,119 抵抗
S1,S1’ 半導体モジュール
Q1,Q2 半導体スイッチ
D1 ダイオード
DESCRIPTION OF SYMBOLS 1 Anode terminal 2 Cathode terminal 10 Gate drive circuit 30 Gate impedance 110 Positive capacitor 111 Negative capacitor 112, 113 Transistor 114 Gate resistance 115 Capacitor 116, 118 Diode 117,119 Resistance S1, S1 'Semiconductor module Q1, Q2 Semiconductor switch D1 Diode

Claims (4)

ゲートに印加される電圧に応じてオンオフする半導体スイッチと、
前記半導体スイッチのソースに一方の端子が接続された第1のコンデンサと、
前記半導体スイッチのソースに一方の端子が接続された第2のコンデンサと、
前記第1のコンデンサを充電する機能を有し、前記半導体スイッチをオンオフする制御信号のターンオンを補助し、前記半導体スイッチをターンオンさせる場合には前記第1のコンデンサからの電流を前記半導体スイッチのゲートに流す第1のトランジスタと、
前記第2のコンデンサを充電する機能を有し、前記半導体スイッチをオンオフする制御信号のターンオフを補助し、前記半導体スイッチをターンオフさせる場合には前記第2のコンデンサからの電流を前記半導体スイッチのゲートに流す第2のトランジスタと、
前記半導体スイッチのゲートと前記制御信号が入力される前記第1のトランジスタ及び前記第2のトランジスタのベースとの間に接続された抵抗と、
を備え、
前記第1のトランジスタと前記第2のトランジスタのベース・エミッタは、前記抵抗と並列接続され、且つ、エミッタが前記半導体スイッチのゲートに接続され、前記第1のコンデンサの他方の端子と前記第1のトランジスタのコレクタが接続され、前記第2のコンデンサの他方の端子と前記第2のトランジスタのコレクタが接続されることを特徴とする半導体モジュール。
A semiconductor switch that turns on and off according to the voltage applied to the gate;
A first capacitor having one terminal connected to a source of the semiconductor switch;
A second capacitor having one terminal connected to the source of the semiconductor switch;
The first capacitor has a function of charging , assists in turning on a control signal for turning on and off the semiconductor switch, and when the semiconductor switch is turned on, a current from the first capacitor is supplied to a gate of the semiconductor switch. A first transistor flowing in
A function of charging the second capacitor; assisting in turning off a control signal for turning on and off the semiconductor switch; and when turning off the semiconductor switch, a current from the second capacitor is supplied to a gate of the semiconductor switch. A second transistor flowing through
A resistor connected between a gate of the semiconductor switch and a base of the first transistor and the second transistor to which the control signal is input;
With
The base and emitter of the first transistor and the second transistor are connected in parallel with the resistor, the emitter is connected to the gate of the semiconductor switch, and the other terminal of the first capacitor and the first And a collector of the second transistor is connected to the other terminal of the second capacitor .
前記第1のトランジスタは、前記半導体スイッチのゲートに印加される電圧が負から正に変化する場合にオンして前記第1のコンデンサからの電流を前記半導体スイッチのゲートに流し、
前記第2のトランジスタは、前記半導体スイッチのゲートに印加される電圧が正から負に変化する場合にオンして前記半導体スイッチのゲートからの電流を前記第2のコンデンサに流すことを特徴とする請求項1記載の半導体モジュール。
The first transistor is turned on when a voltage applied to the gate of the semiconductor switch changes from negative to positive, and causes a current from the first capacitor to flow to the gate of the semiconductor switch;
The second transistor is turned on when a voltage applied to the gate of the semiconductor switch changes from positive to negative, and causes a current from the gate of the semiconductor switch to flow through the second capacitor. The semiconductor module according to claim 1.
前記半導体スイッチのターンオンの過渡時にのみ前記第2のトランジスタをオンさせるための過渡コンデンサを備えることを特徴とする請求項1または請求項2記載の半導体モジュール。 The semiconductor module according to claim 1, further comprising a transient capacitor for turning on the second transistor only when the semiconductor switch is turned on. 前記第1のコンデンサを充電する充電回路および前記過渡コンデンサを放電させる放電回路を備えることを特徴とする請求項3記載の半導体モジュール。 4. The semiconductor module according to claim 3, further comprising a charging circuit for charging the first capacitor and a discharging circuit for discharging the transient capacitor.
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* Cited by examiner, † Cited by third party
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JP6256230B2 (en) * 2014-07-10 2018-01-10 株式会社デンソー Drive device
JP6740709B2 (en) * 2016-05-20 2020-08-19 株式会社オートネットワーク技術研究所 Power supply control device
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2868170B2 (en) * 1992-07-28 1999-03-10 東洋電機製造株式会社 Switching element drive circuit
JP3568823B2 (en) * 1999-05-24 2004-09-22 東芝三菱電機産業システム株式会社 Gate control circuit for insulated gate semiconductor device
JP4722341B2 (en) * 2001-08-09 2011-07-13 東芝三菱電機産業システム株式会社 Gate noise suppression circuit
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