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JP5735052B2 - パターン化された接地平面を有するインダクタ - Google Patents

パターン化された接地平面を有するインダクタ Download PDF

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Description

背景
［Ｉ．分野］
本開示は、一般にエレクトロニクスに関し、そしてより詳細には集積回路（ＩＣ）またはプリント回路基板（ＰＣＢ）のためのインダクタに関する。
［ＩＩ．背景］
ＩＣプロセス技術における現代の進歩と共に、ワイヤレス通信、ネットワーキング(networking)、コンピューティング(computing)など、様々なアプリケーションのための無線周波数ＩＣ(radio frequency ICs)（ＲＦＩＣ）を製造することが可能である。これらのＲＦＩＣは、かさばるディスクリート回路コンポーネントを用いて以前にはインプリメントされたアナログ回路ブロック、を含むことができる。ＲＦＩＣ上にアナログ回路ブロックをインプリメントすることによって、より小さなサイズ、より低いコスト、改善された信頼性など、ある種の利点が、実現されることができる。
多数のアナログ回路ブロックは、望ましい機能を実行し、かつ／または望ましい性能を達成するためにインダクタを利用する。例えば、フィルタ、共振器タンク回路、およびインピーダンス整合回路網は、望ましい回路応答を得るために、インダクタを含むことができる。電圧制御発振器(voltage controlled oscillator)（ＶＣＯ）のための共振器タンク回路など、いくつかのアプリケーションでは、高い品質因子(quality factor)（Ｑ）を有するインダクタは、ＶＣＯについての良い性能を得るために望ましい。しかしながら、以下で説明されるように様々なタイプの損失に起因して高いＱを得ることは、難しい可能性がある。これは、多数のワイヤレス通信システムによって使用される高周波数では、特に真実である可能性がある。
パターン化された接地平面を有し、そして高周波数においてより高いＱと、良い性能とを有するインダクタが、ここにおいて説明される。パターン化された接地平面は、エッチアウトされた部分のパターンを有する接地平面であり、これは、どのようなエッチアウトされた部分もない中実な(solid)接地平面と対照的である。
一設計においては、インダクタは、第１の層上に形成された導体と、その導体の下の第２の層上に形成されたパターン化された接地平面と、を含む。パターン化された接地平面は、オープンな中央エリアと、導体の形状に整合した形状とを有することができる。パターン化された接地平面は、複数のシールドを含むことができる。一設計においては、導体は、８つの辺を有する八角形の形状を有し、そしてパターン化された接地平面は、導体の８つの辺について８つのシールドを有する。各シールドは、導体に垂直な複数のスロットを有する。パターン化された接地平面を別個のシールドに分割することと、各シールド上にスロットを形成することとは、パターン化された接地平面上の渦電流の流れを防止するのに役立ち、これは、インダクタのＱを改善することができる。複数の相互接続は、複数のシールドを回路接地に結合し、この回路接地は、パターン化された接地平面の中心に位置づけられることができる。
パターン化された接地平面を有するインダクタは、ＶＣＯ、低雑音増幅器(low noise amplifier)（ＬＮＡ）など、様々な回路ブロックのために使用されることができる。本開示の様々な態様と特徴とは、以下でさらに詳細に説明される。
図１は、ＶＣＯの概略図を示している。 図２は、どのようなシールドもないインダクタの平面図を示している。 図３は、パターン化された接地平面を有するインダクタの平面図を示している。 図４は、パターン化された接地平面の一部分のより詳細な平面図を示している。 図５は、パターン化された接地平面を有するインダクタの側面図を示している。 図６は、パターン化された接地平面を有するインダクタＱにおける改善を示している。 図７は、分離のための、ガードリングと、パターン化された接地平面との使用を示している。 図８は、異なる分離メカニズムを有する分離のプロットを示している。 図９は、パターン化された接地平面を有するインダクタを形成するためのプロセスを示している。 図１０は、ワイヤレスデバイスのブロック図を示している。
詳細な説明
図１は、ＶＣＯ１００の一設計の概略図を示している。この設計においては、ＶＣＯ１００は、増幅器（ＡＭＰ）１１０と共振器タンク回路（resonator tank circuit）１２０とを含み、この共振器タンク回路は、インダクタ１３０と可変キャパシタ（バラクタ）１４０とから成る。増幅器１１０は、発振のために必要とされる信号利得を提供する。増幅器１１０と共振器タンク回路１２０とは、まとめて、発振のために必要とされる３６０°の位相シフトを提供する。ＶＣＯ１００は、ｆｏｓｃの周波数を有する発振器信号（ＯＳＣ）を供給する。発振周波数ｆｏｓｃは、インダクタ１３０のインダクタンスと、バラクタ１４０のキャパシタンスとによってほとんど決定される。インダクタ１３０を含めて、ＶＣＯ１００のコンポーネントのすべては、より小さなサイズ、より低いコスト、改善された信頼性など、様々な利点を得るためにＲＦＩＣ上で製造されることができる。
図２は、ＲＦＩＣ上にインプリメントされることができるオンチップインダクタ２００の平面図を示している。インダクタ２００は、図１の中のインダクタ１３０のために使用されることができる。インダクタ２００は、八角形の形状を有する１巻きの導体２１０を含んでいる。一般に、インダクタは、任意の数の巻き数と、任意の形状と、例えば、正方形、長方形、六角形、八角形、円形などとを有することができる。八角形の形状は、良好なＱと、インプリメンテーションの容易さとを提供することができる。
導体２１０の幅と、巻き(turn)の数と、巻きの間の間隔とは、インダクタ２００についての望ましいインダクタンスやＱなど、様々な因子に基づいて選択されることができる。導体２１０は、（ｉ）金属層上の低損失金属（low-loss metal）（例えば、銅）、（ｉｉ）金属層の下の層上の損失の多い金属（例えば、アルミニウム）、または（ｉｉｉ）何らかの他の材料など、様々なタイプの導電性材料を用いて製造されることができる。導体２１０が、低損失金属を用いて製造される場合に、より高いＱが、インダクタ２００について達成されることができる。より小さなサイズのインダクタ２００は、異なるＩＣ設計ルールが適用できるので、損失の多い金属層上に製造されることができる。
オンチップインダクタ２００は、シリコン基板損失に起因してより低いＱを有する可能性があり、このシリコン基板損失は、シリコンの抵抗に起因する可能性がある。シリコン基板損失は、磁気損失と電気損失とを含む可能性がある。磁気損失は、シリコン上で誘導される渦電流に起因する可能性がある。電気損失は、シリコンの抵抗に起因する可能性がある。シリコン基板損失は、高周波数においてより悪くなる可能性があり、そして４から１２ギガヘルツ（ＧＨｚ）の範囲で動作するＶＣＯではＱを制限する主要な原因(contributor)である可能性がある。
オンチップインダクタ２００はまた、比較的大きなサイズを有する可能性もあり、そして基板雑音に対してより脆弱な可能性がある。基板上の雑音は、導体２１０に結合し、そして導体の中の信号の品質を悪化させる可能性がある。ガードリングが、基板結合を低減させるために導体２１０の周囲に形成されることができる。しかしながら、ガードリングは、十分な基板分離を提供することができない可能性がある。
シリコン基板損失を軽減し、そして基板分離を改善するために、中実の接地平面が、導体２１０の下に形成されることができる。この中実の接地平面は、導体２１０からの電界を基板の代わりに接地平面に終端させることにより、電気損失を改善することができる。中実の接地平面はまた、基板分離を改善し、そして基板雑音結合を低減させることもできる。しかしながら、中実の接地平面が、低損失金属を用いて形成される場合、そのときには導体２１０からの磁界は、ブロックされることができ、これは、磁気損失を増大させ、そしてインダクタ２００の性能に悪影響を及ぼす可能性がある。逆に、中実の接地平面が、ポリシリコンなど、損失の多い材料を用いて形成される場合、そのときには磁界は、もっと簡単に中実の接地平面を通過することができ、これは、磁気損失を低減させることができる。しかしながら、損失の多い接地平面は、電界が基板に終端することを阻止することに有効ではない可能性がある。
図３は、パターン化された接地平面（ground plane）３２０を有するインダクタ３００の一設計の平面図を示している。インダクタ３００は、図１の中のインダクタ１３０のために使用されることができる。この設計においては、インダクタ３００は、八角形の形状を有し、そして図３の中で太い破線によって示される、１巻きの導体３１０を含んでいる。八角形の形状のサイズと、導体３１０の幅とは、インダクタ３００についての望ましいインダクタンスとＱとを得るために選択されることができる。
パターン化された接地平面３２０は、以下の機能：
・ 導体３１０からの電界を終端する、そして
・ 磁界が、パターン化された接地平面３２０を通過することを可能にする、
を達成するように設計されることができる。パターン化された接地平面３２０は、上記機能を達成する様々な特徴を含んでいる。
図３に示される設計においては、パターン化された接地平面３２０は、実質的に導体３１０の下に形成され、そしてそれ故に電界が、基板に進むことからシールドすることができる。これは、そのときには、電界損失を低減させ、そして基板雑音の分離を提供することもできる。パターン化された接地平面３２０は、導体のエッジにあるフリンジ電界を捕捉する(capture)ために、導体３１０よりもわずかに大きい形状を有することができる。パターン化された接地平面３２０は、導体３１０の中心エリアをカバーしてはいない。これは、磁界が、自由に中心エリアを通過することを可能にすることができ、そしてそれ故に磁気損失を低減させることができる。インダクタ３００についての磁界は、どのような接地平面もない図２の中のインダクタ２００についての磁界に類似したものとすることができ、そして良い磁界分布が、パターン化された接地平面３２０を用いてさえ、保持されることができる。その結果として、インダクタ３００のインダクタンスと直列抵抗とは、パターン化された接地平面３２０の存在と共にさえ、ほとんど変化しない可能性がある。接地平面が、電界を終端させるために中心エリアにおいて必要とされず、この電界は、実質的に、導体３１０から下方に下のパターン化された接地平面へと伝わる。
導体３１０上を流れる電流からの磁界は、パターン化された接地平面３２０上で渦電流を引き起こす可能性がある。パターン化された接地平面３２０上の渦電流は、インダクタンスを低減させ、そしてインダクタ３００のＱを低下させる可能性がある。したがって、パターン化された接地平面３２０上の渦電流の流れを防止し、または低減させることが望ましい。
図３に示される設計においては、パターン化された接地平面３２０は、導体３１０の８つの辺についての８つの別個のシールド３３０ａないし３３０ｈへと分割される。８つのシールド３３０ａないし３３０ｈは、パターン化された接地平面３２０の８つの隅の近くに位置する８つの切れ目(cut)によって互いに電気的に分離される。別個のシールド３３０ａないし３３０ｈへとパターン化された接地平面３２０を分割することは、そのパターン化された接地平面を通しての渦電流の流れを防止するのに役立つ。
８つのシールド３３０ａないし３３０ｈは、それぞれ８つの相互接続３３２ａないし３３２ｈを経由して、パターン化された接地平面３２０の中心に位置する中央接地ポイント３４０へと結合される。相互接続３３２ａないし３３２ｈは、シールド３３０ａないし３３０ｈと同じ層上に、そして同じ材料を用いて形成されることができる。
一設計においては、パターン化された接地平面３２０は、導体３１０の下の金属層の中の低損失金属を用いて形成される。低損失金属は、ポリシリコンと比べて、より高い導電性と、より低いシート抵抗とを有することができる。低損失のパターン化された接地平面は、導体３１０からの電界を終端させることにもっと有効とすることができ、これは、そのときに、インダクタ３００についてのＱと基板分離とを改善することができる。しかしながら、低損失金属は、磁界が通過することをより難しくする可能性がある。
図３に示される設計において、スロット３５０が、パターン化された接地平面３２０に沿って切り取られ、そしていくつかの機能を実行する。第１に、スロット３５０は、磁界が、通過することを可能にし、これは、磁気損失を低減させることができる。第２に、スロット３５０は、各シールド３３０内の渦電流の流れをカットするのに役立ち、これは、Ｑを改善することができる。スロットが存在しない場合、そのときには導体３２０上の電流からの磁界は、導体３２０上の電流と逆方向に、パターン化された接地平面３２０上で渦電流を誘導することになる。スロット３５０は、パターン化された接地平面３２０内の渦電流の通常の流れと、垂直であり、そしてそれ故に渦電流の流れをカットすることができる。スロット３５０のサイズと間隔とは、（ｉ）磁界が通過することを可能にするように、そして（ｉｉ）パターン化された接地平面３２０上で電界の大部分を終端させるように、選択されることができる。一設計においては、スロット３５０は、０．１マイクロメートル（μｍ）ほども狭くすることができるが、他のサイズもまた使用されることができる。
図３に示される設計においては、スロット３５０は、パターン化された接地平面３２０の外側エッジ(outer edges)から内側エッジ(inner edges)に向かってカットされるが、内側エッジの寸前で停止する。スロット３５０はまた、導体のすべての８辺に沿って導体３１０と垂直（またはそれに関して９０度の角度）でもある。スロット３５０の垂直な方向は、渦電流の流れをカットするのに役立つ。相互接続３３２ａないし３３２ｈは、パターン化された接地平面３２０のそれぞれシールド３３０ａないし３３０ｈの内側エッジに結合される。コンピュータシミュレーションは、このようにしてカットされたスロットと、シールド３３０の内側エッジに対する相互接続３３２の接続とが、良い性能を提供することができることを示す。
図３に示される設計においては、パターン化された接地平面３２０は、左側と右側との間で対称であり、そして上半分と下半分との間でも対称である。この対称性は、相互接続３３２ａないし３３２ｈ内の渦電流の相殺を可能にすることができる。
図４は、より詳細に、パターン化された接地平面３２０の一部分の平面図を示している。パターン化された接地平面３２０のシールド３３０ｂと３３０ｃとは、渦電流を回避するように切れ目３３４によって電気的に分離される。スロット３５０は、各シールド３３０上に形成され、そしてシールド上の導体３１０と垂直である。スロット３５０は、渦電流の流れを防止するために、隅においてさえも存在することができる。各シールド３３０についてのスロット３５０は、シールドの外側エッジ上のスロット開口部と、内側エッジ上の共通接続部とを有するくし状のパターンを形成する。各シールド３３０は、それぞれの相互接続３３２を経由して中央接地ポイントに結合される。
図５は、インダクタ３００の一部分の側面図を示している。導体３１０は、ＲＦＩＣの１つの層上に形成されることができる。パターン化された接地平面３２０のためのシールド３３０と、相互接続３３２とは、ＲＦＩＣの第２の層上に形成されることができる。第２の層は、基板３６０上のＲＦＩＣの任意の層とすることができる。電界（Ｅ−フィールド）は、導体３１０からシールド３３０へと走っていることができる。電界のほとんどは、シールド３３０によって終端されることができる。シールド３３０はまた、基板分離を提供し、そして導体３１０への結合からの基板上での雑音を防止する。磁界（Ｈ−フィールド）は、オープンな中心エリアのためにパターン化された接地平面３２０の中心を自由に通過することができる可能性がある。磁界は、スロット３５０（図５には図示されず）を経由してシールド３３０のある種の部分を通過することもできる。スロット３５０は、導体３１０と垂直であり、そして磁界と平行である。
明確にするために、パターン化された接地平面の様々な詳細は、八角形の形状を有する１巻きのインダクタについて上記で説明されてきている。一般に、インダクタのための導体は、任意の形状と、任意の巻き数とを有することができる。導体のためのパターン化された接地平面は、導体の形状に整合する形状を有することができる。パターン化された接地平面は、パターン化された接地平面を通しての渦電流の流れをカットするために、任意の数の別個のシールドへと分割されることができる。パターン化された接地平面は、図３に示されるように、導体の各辺について１つのシールドが存在するように分割されることができる。パターン化された接地平面は、より多くの、またはより少ない数のシールドへと分割されることもできる。シールドは、図３に示されるように、共通接地ポイントへと相互接続を経由して結合されることができる。代わりに、シールドは、他の方法で回路接地へと結合されることもでき、例えば、各シールドは、回路接地へと直接に結合されることもできる。各シールドは、任意の数のスロットを有することができ、これらのスロットは、任意の適切なサイズと間隔とを有することができる。スロットは、導体に垂直にすることができ、そして渦電流の流れをカットするために、図３に示されるように、くし状パターンに形成されることができる。スロットはまた、他のパターンを有することもできる。
パターン化された接地平面は、電界についての良い終端を提供するために、そして基板分離を改善するために、低損失金属を用いて形成されることができる。パターン化された接地平面は、他の考察のために、損失の多い材料を用いて形成されることもできる。
図６は、ここにおいて説明されるパターン化された接地平面を用いて達成されるインダクタＱにおける改善を示している。プロット６１０は、図２におけるインダクタ２００のＱを示しており、このインダクタは、パターン化された接地平面を有していない。インダクタ２００は、約６ＧＨｚの周波数で約２８の最大のＱを有する。プロット６２０は、図３におけるインダクタ３００のＱを示しており、このインダクタは、パターン化された接地平面３２０を有する。インダクタ３００は、約８ＧＨｚの周波数で約３８の最大のＱを有する。図６に示されるように、インダクタ３００のＱは、４から１２ＧＨｚの周波数範囲上でインダクタ２００のＱよりも著しく良く、これらの周波数範囲は、多数の通信システムについてのＶＣＯ動作周波数をカバーする。
インダクタは、そのインダクタに対して干渉を生成する可能性のある回路に近接して製造される可能性がある。干渉は、基板を経由して、かつ／または他のメカニズムを通してインダクタに結合する可能性がある。回路からの干渉の量を低減させることが、望ましい可能性がある。
図７は、近隣の干渉の分離を達成するためのいくつかのメカニズムを示している。インダクタ７００は、回路７１４の近くに形成される可能性があり、この回路は、干渉を生成する可能性がある。インダクタ７００は、図３ないし５の場合に上記で説明されるようにインプリメントされるパターン化された接地平面を有することができる。パターン化された接地平面は、基板を経由して結合される干渉の分離を提供することができる。さらに、分離を改善するために、ガードリング７１２が、インダクタ７００の周囲に形成されることができ、そして回路接地に結合されることができる。ガードリング７１２は、シリコン基板を通して結合される干渉の分離を提供することができる。ガードリング７１２とインダクタ７００との間の距離Ｄ２と、ガードリング７１２と回路７１４との間の距離Ｄ１とは、分離の望ましい量に基づいて選択されることができる。
図８は、異なる分離メカニズムを有する、図７におけるインダクタ７００と回路７１４との間の分離のプロットを示している。プロット８１０は、ガードリング７１２だけを有するが、パターン化された接地平面は有さない、インダクタ７００と回路７１４との間の分離を示している。プロット８１２は、パターン化された接地平面だけを有するが、ガードリングを有さないインダクタ７００と回路７１４との間の分離を示している。プロット８１０と８１２とは、パターン化された接地平面が、ガードリングよりも良い分離を提供することができることを示している。これは、パターン化された接地平面が、インダクタ７００に対してずっと近く（例えば、数μｍ）にある可能性があり、そしてインダクタが、シリコン基板を見る方向をブロックすることができるのに対して、ガードリングは、インダクタからさらにずっと（例えば、数十μｍ）離れている可能性があり、そして基板上に既に結合されている雑音の一部分を収集することだけしかできないことに起因する可能性がある。
プロット８１４は、パターン化された接地平面とガードリング７１２との両方を有する、インダクタ７００と回路７１４との間の分離を示している。プロット８１０、８１２および８１４は、パターン化された接地平面とガードリングとの組合せが、いずれか単独よりもより多くの分離を提供することができることを示している。ガードリングは、それ故に、より多くの分離が、例えば、ＶＣＯなど、影響を受けやすい回路のために望ましいときに、インダクタのために使用されることができる。
ここにおいて説明されるパターン化された接地平面は、上記で説明されるように、シングルエンドのインダクタのために、そしてまた差動インダクタのためにも使用されることができる。パターン化された接地平面は、変圧器、差動からシングルエンドへの変換のために使用されるバラン(balun)などのために使用されることもできる。例えば、変圧器、またはバランは、１からＮへと順に番号付けされることができるＮ個の巻き数を有することができる。奇数番号付けされた巻き(turns)（例えば巻き１および３）は、一次導体のために使用されることができ、そして偶数番号付けされた巻き（例えば巻き２および４）は、二次導体のために使用されることができる。
図９は、パターン化された接地平面を有する回路コンポーネントを形成するためのプロセス９００の一設計を示している。導体（例えば、インダクタ、変圧器、またはバランのための）は、ＩＣまたはプリント回路基板の第１の層上に形成されることができる（ブロック９１２）。導体は、任意の形状と、任意の数の巻きとを有することができる。パターン化された接地平面は、例えば、低損失金属を用いて、導体の下の第２の層上に形成されることができる（ブロック９１４）。パターン化された接地平面は、オープンな中心エリアと、導体の形状に整合した形状とを有することができる。パターン化された接地平面は、複数のシールドを備えることができる。一設計においては、導体は、８つの辺を有する八角形の形状を有し、そしてパターン化された接地平面は、導体の８つの辺についての８つのシールドを有する。パターン化された接地平面は、導体の中心に関して対称とすることができる。
各シールドは、シールド上に形成された複数のスロットを有することができる。スロットは、導体に垂直とすることができ、そして導体に沿って、導体の隅にも同様に形成されることができる。各シールドについてのスロットは、シールドの外側エッジから、内側エッジに向かって走っていることができ、そして内側エッジに先立って停止することができる。
複数の相互接続は、複数のシールドを回路接地に結合するために形成されることができ、この回路接地は、パターン化された接地平面の中心に位置することができる（ブロック９１６）。各相互接続は、それぞれのシールドの内側エッジと回路接地との間に結合されることができる。より多くの分離が望ましい場合、ガードリングが、導体の周囲に形成されることもできる（ブロック９１８）。
ここにおいて説明されるパターン化された接地平面を有するインダクタは、通信、ネットワーキング、コンピューティングなど、様々なシステムおよびアプリケーションのために使用されることができる。ワイヤレス通信デバイスにおける、パターン化された接地平面を有するインダクタの使用は、以下で説明される。
図１０は、ワイヤレス通信のために使用されることができるワイヤレスデバイス１０００のブロック図を示している。ワイヤレスデバイス１０００は、セルラ電話、携帯型個人情報端末(personal digital assistant)（ＰＤＡ）、端末、ハンドセット、ワイヤレスモデム、ラップトップコンピュータなどとすることができる。ワイヤレスデバイス１０００は、送信経路と受信経路とを経由して双方向通信を提供することができる。
送信経路上で、デジタルプロセッサ１０１０は、送信されるべきデータを処理し、そしてチップのストリームをトランシーバユニット１０２０へと供給することができる。トランシーバユニット１０２０内において、１つまたは複数のデジタルアナログ変換器(digital-to-analog converters)（ＤＡＣ）１０２２は、チップのストリームを１つまたは複数のアナログ信号へと変換することができる。アナログ信号（単数または複数）は、フィルタ１０２４によってフィルタがかけられ、可変利得増幅器(variable gain amplifier)（ＶＧＡ）１０２６によって増幅され、そしてアップコンバートされた信号を生成するようにミキサ１０２８によってベースバンドからＲＦへと周波数アップコンバートされることができる。周波数アップコンバージョンは、ＶＣＯ１０３０からの送信局部発振器(local oscillator)（ＬＯ）信号に基づいて実行されることができる。アップコンバートされた信号は、フィルタ１０３２によってフィルタがかけられ、電力増幅器(power amplifier)（ＰＡ）１０３４によって増幅され、デュプレクサ(duplexer)（Ｄ）１０３６を通して経路指定され、そしてアンテナ１０４０を経由して送信されることができる。
受信経路上で、ＲＦ信号は、アンテナ１０４０によって受信され、デュプレクサ１０３６を通して経路指定され、ＬＮＡ１０４４によって増幅され、フィルタ１０４６によってフィルタがかけられ、そしてＶＣＯ１０５０からの受信ＬＯ信号を用いて、ミキサ１０４８によってＲＦからベースバンドへと周波数ダウンコンバートされることができる。ミキサ１０４８からのダウンコンバートされた信号は、バッファ（ＢＵＦ）１０５２によってバッファされ、フィルタ１０５４によってフィルタがかけられ、サンプルの１つまたは複数のストリームを得るために１つまたは複数のアナログデジタル変換器(analog-to-digital converters)（ＡＤＣ）１０５６によってデジタル化されることができる。サンプルストリーム（単数または複数）は、処理するためにデジタルプロセッサ１０１０に供給されることができる。
図１０は、特定のトランシーバ設計を示している。一般に、各経路についての信号調整は、増幅器と、フィルタと、ミキサとの１つまたは複数のステージを用いて実行されることができる。図１０は、送信経路と受信経路との上での信号調整のために使用されることができるいくつかの回路ブロックを示している。
図１０に示される設計においては、トランシーバユニット１０２０は、それぞれ送信経路および受信経路についての２つのＶＣＯ１０３０および１０５０を含む。デジタルプロセッサ１０１０は、プロセッサ１０１０内の様々なユニットのためのクロックを生成することができる高速ＶＣＯ１０１２を含んでいる。ＶＣＯ１０１２、１０３０、および１０５０は、図１に示される設計など、様々なＶＣＯ設計を用いてインプリメントされることができる。各ＶＣＯは、特定の周波数、または周波数の範囲において動作するように設計されることができる。例えば、ＶＣＯ１０３０および１０５０は、１つまたは複数の以下の周波数帯域−１８５０から１９９０ＭＨｚのパーソナルコミュニケーションシステム(Personal Communication System)（ＰＣＳ）帯域、８２４から８９４ＭＨｚのセルラ帯域、１７１０から１８８０ＭＨｚのデジタルセルラシステム(Digital Cellular System)（ＤＣＳ）帯域、８９０から９６０ＭＨｚのＧＳＭ（登録商標）９００帯域、１９２０から２１７０ＭＨｚの国際移動電気通信−２０００（ＩＭＴ−２０００）帯域、および１５７４．４から１５７６．４ＭＨｚの全地球測位システム(Global Positioning System)（ＧＰＳ）帯域の整数倍（例えば、１倍、２倍、または４倍）で動作するように設計されることができる。位相ロックループ(phase locked loop)（ＰＬＬ）１０６０は、デジタルプロセッサ１０１０から制御情報を受信し、そしてそれぞれ適切な送信および受信のＬＯ信号を生成するためにＶＣＯ１０３０および１０５０についての制御を提供することができる。
パターン化された接地平面を有するインダクタ（これは、図１０において「Ｉｎｄ」として示される）は、ワイヤレスデバイス１０００内の様々な回路ブロックのために使用されることができる。例えば、パターン化された接地平面を有するインダクタは、ＶＣＯ１０１２、１０３０および／または１０５０のための共振器タンク回路の中で使用されることができる。パターン化された接地平面を有するインダクタは、ＬＮＡ１０４４についての負荷インダクタおよび／または変性インダクタ(degeneration inductor)として使用されることもできる。パターン化された接地平面を有するインダクタは、トランシーバユニット１０２０におけるフィルタのどれかのために使用されることもできる。パターン化された接地平面を有するインダクタは、ミキサ１０２８もしくは１０４８の前で、かつ／または後で、ＰＡ１０３４に先立つドライバ増幅器（図１０に示されず）の後でなどで使用されることもできる。
ここにおいて説明されるパターン化された接地平面を有するインダクタは、ＩＣ、アナログＩＣ、ＲＦＩＣ、混合信号ＩＣ、特定用途向け集積回路(application specific integrated circuit)（ＡＳＩＣ）、プリント回路基板（ＰＣＢ）、電子デバイスなどの上にインプリメントされることができる。パターン化された接地平面を有するインダクタは、相補型金属酸化膜半導体(complementary metal oxide semiconductor)（ＣＭＯＳ）、Ｎ−チャネルＭＯＳ（ＮＭＯＳ）、Ｐ−チャネルＭＯＳ（ＰＭＯＳ）、バイポーラ接合トランジスタ(bipolar junction transistor)（ＢＪＴ）、バイポーラ−ＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）など、様々なＩＣプロセス技術を用いて製造されることもできる。
ここにおいて説明されるパターン化された接地平面を有するインダクタをインプリメントする装置は、スタンドアロンデバイスであってもよいし、あるいはより大きなデバイスの一部分であってもよい。デバイスは、（ｉ）スタンドアロンＩＣ、（ｉｉ）データおよび／または命令を記憶するためのメモリＩＣを含むことができる１組の１つまたは複数のＩＣ、（ｉｉｉ）ＲＦレシーバ（ＲＦＲ）やＲＦトランスミッタ／レシーバ（ＲＴＲ）などのＲＦＩＣ、（ｉｖ）移動局モデム（ＭＳＭ）などのＡＳＩＣ、（ｖ）他のデバイス内に埋め込まれることができるモジュール、（ｖｉ）レシーバ、セルラ電話、ワイヤレスデバイス、ハンドセット、またはモバイルユニット、（ｖｉｉ）その他、であってもよい。
本開示の以上の説明は、任意の当業者(any person skilled in the art)が、本開示を作り、または使用することを可能にするために提供される。本開示に対する様々な修正は、当業者にとって簡単に明らかになり、そしてここにおいて定義される包括的な原理は、本開示の範囲を逸脱することなく他の変形に対しても適用されることができる。したがって、本開示は、ここにおいて説明される例および設計だけに限定されるようには意図されず、ここにおいて開示される原理および新規特徴と整合した最も広い範囲が与えられるべきである。
以下、本願の出願時の発明を付記する。
［付記１］
第１の層上に形成された導体と；
前記導体の下の第２の層上に形成されたパターン化された接地平面と、なお前記パターン化された接地平面は、オープンな中心エリアを有し、そして複数のシールドを備え、各シールドは、複数のスロットを有する；
を備える装置。
［付記２］
前記パターン化された接地平面は、前記導体の形状に整合した形状を有する、付記１に記載の装置。
［付記３］
前記パターン化された接地平面は、低損失金属を用いて形成される、付記１に記載の装置。
［付記４］
前記パターン化された接地平面は、前記導体の中心に関して対称である、付記１に記載の装置。
［付記５］
各シールドについての前記複数のスロットは、前記導体に垂直である、付記１に記載の装置。
［付記６］
各シールドについての前記複数のスロットは、前記シールドの外側エッジから内側エッジに向かって走っており、そして前記内側エッジに先立って停止する、付記１に記載の装置。
［付記７］
スロットは、前記導体に沿って前記複数のシールド上で、そして前記導体の隅においてもまた、形成される、付記１に記載の装置。
［付記８］
前記パターン化された接地平面の中心に位置する回路接地に前記複数のシールドを結合する複数の相互接続、
をさらに備える付記１に記載の装置。
［付記９］
各相互接続は、それぞれのシールドの内側エッジと、前記回路接地との間に結合される、付記８に記載の装置。
［付記１０］
前記導体は、８つの辺を有する八角形の形状を有し、そして前記パターン化された接地平面は、前記導体の前記８つの辺についての８つのシールドを備える、付記１に記載の装置。
［付記１１］
前記導体は、単一の巻きを備える、付記１に記載の装置。
［付記１２］
前記導体の周囲に形成されたガードリング、
をさらに備える付記１に記載の装置。
［付記１３］
前記導体と、前記パターン化された接地平面とは、インダクタのためのものである、付記１に記載の装置。
［付記１４］
前記導体と、前記パターン化された接地平面とは、変圧器またはバランのためのものである、付記１に記載の装置。
［付記１５］
第１の層上に形成された導体と；
前記導体の下の第２の層上に形成されたパターン化された接地平面と、なお前記パターン化された接地平面は、オープンな中心エリアを有し、そして複数のシールドを備え、各シールドは、複数のスロットを有する；
を備える集積回路。
［付記１６］
前記パターン化された接地平面は、前記導体の形状に整合した形状を有する、付記１５に記載の集積回路。
［付記１７］
各シールドについての前記複数のスロットは、前記導体に垂直である、付記１５に記載の集積回路。
［付記１８］
前記パターン化された接地平面の中心に位置する回路接地に前記複数のシールドを結合する複数の相互接続、
をさらに備える付記１５に記載の集積回路。
［付記１９］
第１の層上に導体を形成することと；
前記導体の下の第２の層上にパターン化された接地平面を形成することと、なお前記パターン化された接地平面は、オープンな中心エリアを有し、そして複数のシールドを備え、各シールドは、複数のスロットを有する；
を備える方法。
［付記２０］
前記の前記パターン化された接地平面を形成することは、前記導体の形状に整合した形状を有する前記パターン化された接地平面を形成すること、を備える、付記１９に記載の方法。
［付記２１］
前記導体に垂直な、各シールドについての前記複数のスロットを形成すること、
をさらに備える付記１９に記載の方法。
［付記２２］
前記パターン化された接地平面の中心に位置する回路接地に前記複数のシールドを結合するための複数の相互接続を形成すること、
をさらに備える付記１９に記載の方法。
［付記２３］
第１の層上に導体を形成するための手段と；
前記導体の下の第２の層上にパターン化された接地平面を形成するための手段と、なお前記パターン化された接地平面は、オープンな中心エリアを有し、そして複数のシールドを備え、各シールドは、複数のスロットを有する；
を備える装置。
［付記２４］
前記パターン化された接地平面を形成するための前記手段は、前記導体の形状に整合した形状を有する前記パターン化された接地平面を形成するための手段、を備える、付記２３に記載の装置。
［付記２５］
前記導体に垂直な、各シールドについての前記複数のスロットを形成するための手段、
をさらに備える付記２３に記載の装置。
［付記２６］
前記パターン化された接地平面の中心に位置する回路接地に前記複数のシールドを結合するための複数の相互接続を形成するための手段、
をさらに備える付記２３に記載の装置。
［付記２７］
第１の層上に形成された導体と、前記導体の下の第２の層上に形成されたパターン化された接地平面と、を備えるインダクタと、なお前記パターン化された接地平面は、オープンな中心エリアを有し、そして複数のシールドを備え、各シールドは、複数のスロットを有する；
前記インダクタに結合された増幅器と；
を備える装置。
［付記２８］
前記インダクタと、前記増幅器とは、発振器を形成し、そして前記インダクタは、前記発振器のための共振器タンク回路の一部分である、付記２７に記載の装置。
［付記２９］
前記インダクタと、前記増幅器とは、低雑音増幅器（ＬＮＡ）を形成し、そして前記インダクタは、前記ＬＮＡのための変性インダクタまたは負荷インダクタである、付記２７に記載の装置。

Claims (24)

  1. 基板と；
    第１の層上に形成された導体と；
    前記導体の下の第２の層上に形成され、前記導体と前記基板との間に形成されたパターン化された接地平面と、なお前記パターン化された接地平面は、オープンな中心エリアを有し、そして複数のシールドを備え、各シールドは、複数のスロットを有し、各シールドの前記複数のスロットは、シールドの外側エッジ上のスロット開口及び閉じた内側エッジ上の共通接続を有する櫛状パターンを形成し、前記シールドは、前記パターン化された接地平面の８つの隅の近くに位置する切れ目によって互いに電気的に分離され、スロットは、前記導体に沿って前記複数のシールド上で、そして前記導体の隅においてもまた、形成され、前記パターン化された接地平面は、磁界が前記パターン化された接地平面を通過して前記基板に至ることを許容し；
    前記パターン化された接地平面の中心に位置する回路接地に前記複数のシールドを結合する複数の相互接続と、なお各相互接続は、それぞれのシールドの閉じた内側エッジと、前記回路接地とに結合される；
    を備える装置。
  2. 前記パターン化された接地平面は、前記導体の形状に整合した形状を有する、請求項１に記載の装置。
  3. 前記パターン化された接地平面は、低損失金属を用いて形成される、請求項１に記載の装置。
  4. 前記パターン化された接地平面は、前記導体の中心に関して対称である、請求項１に記載の装置。
  5. 各シールドについての前記複数のスロットは、前記導体に垂直である、請求項１に記載の装置。
  6. 各シールドについての前記複数のスロットは、前記シールドの外側エッジから閉じた内側エッジに向かって走っており、そして前記閉じた内側エッジに先立って停止する、請求項１に記載の装置。
  7. 前記導体は、８つの辺を有する八角形の形状を有し、そして前記パターン化された接地平面は、前記導体の前記８つの辺についての８つのシールドを備える、請求項１に記載の装置。
  8. 前記導体は、単一の巻きを備える、請求項１に記載の装置。
  9. 前記導体の周囲に形成されたガードリング、
    をさらに備える請求項１に記載の装置。
  10. 前記導体と、前記パターン化された接地平面とは、インダクタのためのものである、請求項１に記載の装置。
  11. 前記導体と、前記パターン化された接地平面とは、変圧器またはバランのためのものである、請求項１に記載の装置。
  12. 基板と；、
    第１の層上に形成された導体と；
    前記導体の下の第２の層上に形成され、前記導体と前記基板との間に形成されたパターン化された接地平面と、なお前記パターン化された接地平面は、オープンな中心エリアを有し、そして複数のシールドを備え、各シールドは、複数のスロットを有し、各シールドの前記複数のスロットは、シールドの外側エッジ上のスロット開口及び閉じた内側エッジ上の共通接続を有する櫛状パターンを形成し、前記シールドは、前記パターン化された接地平面の８つの隅の近くに位置する切れ目によって互いに電気的に分離され、スロットは、前記導体に沿って前記複数のシールド上で、そして前記導体の隅においてもまた、形成され、前記パターン化された接地平面は、磁界が前記パターン化された接地平面を通過して前記基板に至ることを許容し；
    前記パターン化された接地平面の中心に位置する回路接地に前記複数のシールドを結合する複数の相互接続と、なお各相互接続は、それぞれのシールドの閉じた内側エッジと、前記回路接地とに結合される；
    を備える集積回路。
  13. 前記パターン化された接地平面は、前記導体の形状に整合した形状を有する、請求項１２に記載の集積回路。
  14. 各シールドについての前記複数のスロットは、前記導体に垂直である、請求項１２に記載の集積回路。
  15. 第１の層上に導体を形成することと；
    前記導体の下の第２の層上で、前記導体と基板との間に、パターン化された接地平面を形成することと、なお前記パターン化された接地平面は、オープンな中心エリアを有し、そして複数のシールドを備え、各シールドは、複数のスロットを有し、各シールドの前記複数のスロットは、シールドの外側エッジ上のスロット開口及び閉じた内側エッジ上の共通接続を有する櫛状パターンを形成し、前記シールドは、前記パターン化された接地平面の８つの隅の近くに位置する切れ目によって互いに電気的に分離され、スロットは、前記導体に沿って前記複数のシールド上で、そして前記導体の隅においてもまた、形成され、前記パターン化された接地平面は、磁界が前記パターン化された接地平面を通過して前記基板に至ることを許容し、複数の相互接続は前記パターン化された接地平面の中心に位置する回路接地に前記複数のシールドを結合する、なお各相互接続は、それぞれのシールドの閉じた内側エッジと、前記回路接地とに結合される；
    を備える方法。
  16. 前記パターン化された接地平面を形成することは、前記導体の形状に整合した形状を有する前記パターン化された接地平面を形成すること、を備える、請求項１５に記載の方法。
  17. 前記導体に垂直な、各シールドについての前記複数のスロットを形成すること、
    をさらに備える請求項１５に記載の方法。
  18. 第１の層上に導体を形成するための手段と；
    前記導体の下の第２の層上で、前記導体と基板との間に、パターン化された接地平面を形成するための手段と、なお前記パターン化された接地平面は、オープンな中心エリアを有し、そして複数のシールドを備え、各シールドは、複数のスロットを有し、各シールドの前記複数のスロットは、シールドの外側エッジ上のスロット開口及び閉じた内側エッジ上の共通接続を有する櫛状パターンを形成し、前記シールドは、前記パターン化された接地平面の８つの隅の近くに位置する切れ目によって互いに電気的に分離され、スロットは、前記導体に沿って前記複数のシールド上で、そして前記導体の隅においてもまた、形成され、前記パターン化された接地平面は、磁界が前記パターン化された接地平面を通過して前記基板に至ることを許容し、複数の相互接続は前記パターン化された接地平面の中心に位置する回路接地に前記複数のシールドを結合する、なお各相互接続は、それぞれのシールドの閉じた内側エッジと、前記回路接地とに結合される；
    を備える装置。
  19. 前記パターン化された接地平面を形成するための前記手段は、前記導体の形状に整合した形状を有する前記パターン化された接地平面を形成するための手段、を備える、請求項１８に記載の装置。
  20. 前記導体に垂直な、各シールドについての前記複数のスロットを形成するための手段、
    をさらに備える請求項１８に記載の装置。
  21. 第１の層上に形成された導体と、前記導体の下の第２の層上に形成され、前記導体と基板との間に形成されたパターン化された接地平面と、を備えるインダクタと、なお前記パターン化された接地平面は、オープンな中心エリアを有し、そして複数のシールドを備え、各シールドは、複数のスロットを有し、各シールドの前記複数のスロットは、シールドの外側エッジ上のスロット開口及び閉じた内側エッジ上の共通接続を有する櫛状パターンを形成し、前記シールドは、前記パターン化された接地平面の８つの隅の近くに位置する切れ目によって互いに電気的に分離され、スロットは、前記導体に沿って前記複数のシールド上で、そして前記導体の隅においてもまた、形成され、前記パターン化された接地平面は、磁界が前記パターン化された接地平面を通過して前記基板に至ることを許容し、複数の相互接続は、前記パターン化された接地平面の中心に位置する回路接地に前記複数のシールドを結合し、なお各相互接続は、それぞれのシールドの閉じた内側エッジと、前記回路接地とに結合される；
    前記インダクタに結合された増幅器と；
    を備える装置。
  22. 前記インダクタと、前記増幅器とは、発振器を形成し、そして前記インダクタは、前記発振器のための共振器タンク回路の一部分である、請求項２１に記載の装置。
  23. 前記インダクタと、前記増幅器とは、低雑音増幅器（ＬＮＡ）を形成し、そして前記インダクタは、前記ＬＮＡのための変性インダクタまたは負荷インダクタである、請求項２１に記載の装置。
  24. 前記スロットは、前記パターン化された接地平面の隅においてさえも存在する、請求項１に記載の装置。
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