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JP5730511B2 - Manufacturing method of semiconductor device - Google Patents

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JP5730511B2 JP2010171130A JP2010171130A JP5730511B2 JP 5730511 B2 JP5730511 B2 JP 5730511B2 JP 2010171130 A JP2010171130 A JP 2010171130A JP 2010171130 A JP2010171130 A JP 2010171130A JP 5730511 B2 JP5730511 B2 JP 5730511B2
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Description

本発明は、半導体装置の製造方法に関し、特に窒化物半導体を有する半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a nitride semiconductor.

例えば窒化ガリウム(GaN)等の窒化物半導体を用いた高電子移動度トランジスタ(HEMT)等のFET(Field Effect Transistor)は、高周波かつ高出力で動作するパワー素子として用いられている。窒化物半導体を用いたFETにおいては、ドレイン電流コラプスとよばれる現象が生じることが知られている(特許文献1)。   For example, a field effect transistor (FET) such as a high electron mobility transistor (HEMT) using a nitride semiconductor such as gallium nitride (GaN) is used as a power element that operates at high frequency and high output. It is known that a phenomenon called drain current collapse occurs in an FET using a nitride semiconductor (Patent Document 1).

特開2005−286135号公報JP-A-2005-286135

窒化物半導体を用いたFETにおいて、ドレイン電流コラプスを抑制することが求められている。本発明は、ドレイン電流コラプスを抑制することを目的とする。   In FETs using nitride semiconductors, it is required to suppress drain current collapse. An object of the present invention is to suppress drain current collapse.

本発明は、窒化物半導体層上に、ソース電極、ゲート電極およびドレイン電極をそれぞれ形成する工程と、前記窒化物半導体層上に窒化シリコン膜を形成する工程と、前記ゲート電極と前記ドレイン電極との間の前記窒化物半導体層が前記窒化シリコン膜から露出しない状態、かつ前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜の上面が露出した状態において、300℃以上の熱処理を行なう工程と、前記熱処理を行なう工程の後に、前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜の上面をフッ酸を含む溶液を用い処理する工程と、を含むことを特徴とする半導体装置の製造方法である。本発明によれば、ドレイン電流コラプスを抑制することができる。
The present invention includes a step of forming a source electrode, a gate electrode, and a drain electrode on a nitride semiconductor layer, a step of forming a silicon nitride film on the nitride semiconductor layer, the gate electrode, the drain electrode, Performing a heat treatment at 300 ° C. or higher in a state where the nitride semiconductor layer is not exposed from the silicon nitride film and an upper surface of the silicon nitride film is exposed between the gate electrode and the drain electrode And a step of treating the upper surface of the silicon nitride film between the gate electrode and the drain electrode with a solution containing hydrofluoric acid after the step of performing the heat treatment . It is a manufacturing method. According to the present invention, drain current collapse can be suppressed.

上記構成において、前記フッ酸を含む溶液を用い処理する工程の後、前記窒化シリコン膜の上面が露出した状態で300℃以上の熱処理を行なわず封止する工程を含む構成とすることができる。   The above structure can include a step of sealing without performing heat treatment at 300 ° C. or higher with the upper surface of the silicon nitride film exposed after the step of using the solution containing hydrofluoric acid.

上記構成において、前記フッ酸を含む溶液を用い処理する工程の後、前記窒化シリコン膜の上面が露出した状態で300℃以上の熱処理を行なわず、前記窒化シリコン膜の上面に接して樹脂絶縁膜を形成する工程を含む構成とすることができる。   In the above structure, after the process using the solution containing hydrofluoric acid, the resin insulating film is in contact with the upper surface of the silicon nitride film without performing a heat treatment at 300 ° C. or higher with the upper surface of the silicon nitride film exposed. It can be set as the structure including the process of forming.

上記構成において、前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜上にフィールドプレートを形成する工程を含み、フッ酸を含む溶液で処理する工程は、前記フィールドプレートを形成する工程の後に行なわれる工程である工程である構成とすることができる。   In the above structure, the method includes a step of forming a field plate on the silicon nitride film between the gate electrode and the drain electrode, and the step of treating with a solution containing hydrofluoric acid is after the step of forming the field plate. It can be set as the process which is a process performed.

上記構成において、前記フッ酸を含む溶液は、緩衝フッ酸または、フッ酸水溶液である構成とすることができる。   In the above structure, the solution containing hydrofluoric acid may be buffered hydrofluoric acid or a hydrofluoric acid aqueous solution.

本発明によれば、ドレイン電流コラプスを抑制することができる。   According to the present invention, drain current collapse can be suppressed.

図1(a)から図1(d)は、実施例1に係る半導体装置の製造方法を示す断面図(その1)である。FIG. 1A to FIG. 1D are cross-sectional views (part 1) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図2(a)から図2(d)は、実施例1に係る半導体装置の製造方法を示す断面図(その2)である。2A to 2D are cross-sectional views (part 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図3は、実施例1に係る半導体装置の製造方法を示す断面図(その3)である。FIG. 3 is a sectional view (No. 3) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図4(a)から図4(c)は、ドレイン電圧電流特性を示す図である。FIG. 4A to FIG. 4C are diagrams showing drain voltage-current characteristics. 図5は、実施例2に係る半導体装置の製造方法を示す断面図である。FIG. 5 is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment. 図6は、実施例3に係る半導体装置の製造方法を示す断面図である。FIG. 6 is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the third embodiment. 図7(a)から図7(d)は、実施例4に係る半導体装置の製造方法を示す断面図である。FIG. 7A to FIG. 7D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the fourth embodiment.

以下、図面を参照し、本発明の実施例について説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図1(a)から図3は、実施例1に係る半導体装置の製造方法を示す断面図である。図1(a)のように、基板10上に、半導体層19として、バッファ層12、チャネル層14、電子供給層16およびキャップ層18が順次形成されている。基板10は、SiCである。バッファ層12は膜厚が300nmのAlN層である。チャネル層14は膜厚が1000nmのGaN層である。電子供給層16は、膜厚が20nm、Al組成比が0.2のn型AlGaN層である。キャップ層18は、膜厚が5nmのn型GaN層である。チャネル層14の電子供給層16界面には2DEG(2次元電子ガス)15が形成される。   FIG. 1A to FIG. 3 are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the first embodiment. As shown in FIG. 1A, the buffer layer 12, the channel layer 14, the electron supply layer 16, and the cap layer 18 are sequentially formed as the semiconductor layer 19 on the substrate 10. The substrate 10 is SiC. The buffer layer 12 is an AlN layer having a thickness of 300 nm. The channel layer 14 is a GaN layer having a thickness of 1000 nm. The electron supply layer 16 is an n-type AlGaN layer having a thickness of 20 nm and an Al composition ratio of 0.2. The cap layer 18 is an n-type GaN layer having a thickness of 5 nm. A 2DEG (two-dimensional electron gas) 15 is formed at the interface of the electron supply layer 16 of the channel layer 14.

図1(b)のように、半導体層19上に開口を有するフォトレジスト40を形成する。フォトレジスト40をマスクにキャップ層18を除去し電子供給層16に達するリセスを形成する。図1(c)のように、フォトレジスト40を剥離する。開口を有する2層フォトレジスト42を形成する。ソース電極20およびドレイン電極22として、リセス内にTaおよびAlを蒸着する。フォトレジスト42を除去することによりリフトオフする。550℃の温度で熱処理する。以上により、リセス内にソース電極20およびドレイン電極22が形成される。図1(d)のように、半導体層19上、およびソース電極20およびドレイン電極22を覆うように、膜厚が60nmの窒化シリコン膜26をCVD(Chemical Vapor Deposition)法を用い形成する。ゲート開口を有するフォトレジスト44を形成する。   As shown in FIG. 1B, a photoresist 40 having an opening is formed on the semiconductor layer 19. Using the photoresist 40 as a mask, the cap layer 18 is removed, and a recess reaching the electron supply layer 16 is formed. As shown in FIG. 1C, the photoresist 40 is peeled off. A two-layer photoresist 42 having an opening is formed. Ta and Al are vapor-deposited in the recess as the source electrode 20 and the drain electrode 22. The photoresist 42 is lifted off by removing it. Heat treatment is performed at a temperature of 550 ° C. Thus, the source electrode 20 and the drain electrode 22 are formed in the recess. As shown in FIG. 1D, a silicon nitride film 26 having a film thickness of 60 nm is formed by CVD (Chemical Vapor Deposition) so as to cover the semiconductor layer 19 and the source electrode 20 and the drain electrode 22. A photoresist 44 having a gate opening is formed.

図2(a)のように、フォトレジスト44をマスクに窒化シリコン膜26をエッチングする。図2(b)のように、蒸着法およびリフトオフ法を用いることにより、半導体層19に接するゲート電極24を形成する。ゲート電極24は、半導体層19側からNiおよびAuからなる。図2(c)のように、窒化シリコン膜26上にゲート電極24を覆うように、膜厚が40nmの窒化シリコン膜28をCVD法を用い形成する。図2(d)のように、ソース電極20およびドレイン電極22上の窒化シリコン膜26および28を除去する。ソース電極20およびドレイン電極22上に接するように配線30としてAuをめっき法により形成する。めっきシンターとして350℃において30分間熱処理する。 As shown in FIG. 2A, the silicon nitride film 26 is etched using the photoresist 44 as a mask. As shown in FIG. 2B, the gate electrode 24 in contact with the semiconductor layer 19 is formed by using a vapor deposition method and a lift-off method. The gate electrode 24 is made of Ni and Au from the semiconductor layer 19 side. As shown in FIG. 2C, a silicon nitride film 28 having a thickness of 40 nm is formed on the silicon nitride film 26 so as to cover the gate electrode 24 by the CVD method. As shown in FIG. 2D, the silicon nitride films 26 and 28 on the source electrode 20 and the drain electrode 22 are removed. Au is formed by plating as the wiring 30 so as to be in contact with the source electrode 20 and the drain electrode 22. Heat treatment is performed at 350 ° C. for 30 minutes as a plating sinter.

図3のように、窒化シリコン膜28の表面をNHF:HFが10:1の緩衝フッ酸溶液に30秒浸す。これにより、窒化シリコン膜28の表面が1〜10nmエッチングされる。 As shown in FIG. 3, the surface of the silicon nitride film 28 is immersed in a buffered hydrofluoric acid solution of NH 4 F: HF 10: 1 for 30 seconds. Thereby, the surface of the silicon nitride film 28 is etched by 1 to 10 nm.

図4(a)から図4(c)は、ドレイン電圧電流特性を示す図である。ドレイン電圧電流特性を測定したHEMTは、ゲート長が1μm、ゲート幅が80μm、ゲート−ドレイン距離が5μmである。ドレイン電圧電流特性は、カーブトレーサを用い測定した。図4(a)から図4(c)において、破線は、ドレイン電圧を10Vまで印加し、ゲート電圧を2Vから−1Vステップで印加したドレイン電圧電流特性を示している。実線は、ドレイン電圧を50Vまで印加し、ゲート電圧を2Vから−1Vステップで印加したドレイン電圧電流特性を示している。   FIG. 4A to FIG. 4C are diagrams showing drain voltage-current characteristics. The HEMT whose drain voltage-current characteristics were measured has a gate length of 1 μm, a gate width of 80 μm, and a gate-drain distance of 5 μm. The drain voltage / current characteristics were measured using a curve tracer. 4 (a) to 4 (c), the broken line indicates the drain voltage / current characteristics when the drain voltage is applied up to 10V and the gate voltage is applied in steps of 2V to -1V. The solid line shows the drain voltage-current characteristics when the drain voltage is applied up to 50V and the gate voltage is applied in steps of 2V to -1V.

図4(a)は、図2(d)の工程後に測定した結果を示す。図4(a)のように、ドレイン電圧を50V印加することにより、ドレイン電流が減少している。この現象は、ドレイン電流コラプス現象である。図4(b)は、図2(d)の後、水洗および乾燥した後に測定した結果を示す。図4(b)のように、ドレイン電流コラプス現象は改善していない。図4(c)は、図3後に測定した結果を示す。図4(c)のように、ドレイン電圧を50V印加してもドレイン電流コラプス現象はほとんど観測されない。このように、窒化シリコン膜28の表面をフッ酸を含む溶液で処理することによりドレイン電流コラプス現象が抑制できることがわかった。   FIG. 4 (a) shows the results measured after the step of FIG. 2 (d). As shown in FIG. 4A, the drain current is reduced by applying a drain voltage of 50V. This phenomenon is a drain current collapse phenomenon. FIG.4 (b) shows the result measured after washing with water and drying after FIG.2 (d). As shown in FIG. 4B, the drain current collapse phenomenon is not improved. FIG.4 (c) shows the result measured after FIG. As shown in FIG. 4C, the drain current collapse phenomenon is hardly observed even when a drain voltage of 50 V is applied. Thus, it was found that the drain current collapse phenomenon can be suppressed by treating the surface of the silicon nitride film 28 with a solution containing hydrofluoric acid.

ドレイン電流コラプスは、チャネル(2DEG)の電子が半導体層19表面または窒化シリコン膜26、28内のトラップに捕獲されるために生じる現象と考えられる。窒化シリコン膜28表面のSiのダングリングボンドが多いと、ダングリングボンドの影響により、電子がトラップに捕獲され易くなると考えられる。窒化シリコン膜28が熱処理されると、Si−H結合が離れ、窒化シリコン膜28表面にSiのダングリングボンドが多数形成される。このため、ドレイン電流コラプスが大きくなる。特に、ゲート電極24とドレイン電極22との間は、電界が大きく2DEGの電子がトラップに捕獲され易い。図4(c)のように、窒化シリコン膜28表面をフッ酸処理すると、窒化シリコン膜28表面のSiのダングリングボンドは、Si−H結合となり、ドレイン電流コラプスが抑制されると考えられる。   The drain current collapse is considered to be a phenomenon that occurs because electrons of the channel (2DEG) are trapped in the surface of the semiconductor layer 19 or traps in the silicon nitride films 26 and 28. It is considered that when there are many Si dangling bonds on the surface of the silicon nitride film 28, electrons are easily trapped in the trap due to the influence of the dangling bonds. When the silicon nitride film 28 is heat-treated, Si—H bonds are released and a large number of Si dangling bonds are formed on the surface of the silicon nitride film 28. For this reason, the drain current collapse increases. In particular, between the gate electrode 24 and the drain electrode 22, the electric field is large and 2DEG electrons are easily trapped in the trap. When the surface of the silicon nitride film 28 is treated with hydrofluoric acid as shown in FIG. 4C, the dangling bonds of Si on the surface of the silicon nitride film 28 become Si—H bonds, and the drain current collapse is suppressed.

実施例1によれば、窒化シリコン膜28の少なくともゲート電極24とドレイン電極22との間の上面をフッ酸を含む溶液を用い処理する。これにより、窒化シリコン膜28表面のSiのダングリングボンドは、Si−H結合となり、ドレイン電流コラプスが抑制される。   According to the first embodiment, at least the upper surface of the silicon nitride film 28 between the gate electrode 24 and the drain electrode 22 is treated with a solution containing hydrofluoric acid. Thereby, Si dangling bonds on the surface of the silicon nitride film 28 become Si—H bonds, and the drain current collapse is suppressed.

フッ酸を含む溶液としては、実施例1のように緩衝フッ酸またはフッ酸水溶液を用いることができる。フッ酸水溶液としては、HF:HOを例えば1:10〜1:1000とすることができる。また、窒化シリコン膜28の少なくともゲート電極24とドレイン電極22との間の上面をフッ酸処理すればよく、例えば、実施例1のように、ソース電極20からドレイン電極22の間の窒化シリコン膜28の上面全体をフッ酸処理してもよい。 As a solution containing hydrofluoric acid, buffered hydrofluoric acid or hydrofluoric acid aqueous solution can be used as in Example 1. The aqueous hydrofluoric acid solution, HF: of H 2 O for example 1: 10 to 1: can be 1000. Further, at least the upper surface between the gate electrode 24 and the drain electrode 22 of the silicon nitride film 28 may be treated with hydrofluoric acid. For example, as in Example 1, the silicon nitride film between the source electrode 20 and the drain electrode 22 The entire upper surface of 28 may be treated with hydrofluoric acid.

窒化シリコン膜28表面のSiのダングリングボンドは、300℃以上の熱処理で生じやすく、350℃以上でより生じやすい。よって、窒化シリコン膜28の上面が露出した状態で300℃以上の熱処理を行ない、フッ酸を含む溶液を用いた処理は、熱処理を行なった後実行されることが好ましい。熱処理の温度は350℃以上がより好ましい。   Si dangling bonds on the surface of the silicon nitride film 28 are likely to occur by heat treatment at 300 ° C. or higher, and more likely to occur at 350 ° C. or higher. Therefore, it is preferable that the heat treatment at 300 ° C. or higher is performed with the upper surface of the silicon nitride film 28 exposed, and the treatment using the solution containing hydrofluoric acid is performed after the heat treatment. The temperature of the heat treatment is more preferably 350 ° C. or higher.

図5は、実施例2に係る半導体装置の製造方法を示す断面図である。実施例1の図3の工程後、半導体チップ60に個片化する。図5のように、パッケージは、ベース52およびキャップ50を有している。実施例1により製造された半導体チップ60がベース52上に実装されている。ベース52にはキャップ50がされ、半導体チップ60は封止されている。   FIG. 5 is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment. After the process of FIG. 3 of the first embodiment, the semiconductor chip 60 is divided into pieces. As shown in FIG. 5, the package has a base 52 and a cap 50. The semiconductor chip 60 manufactured according to the first embodiment is mounted on the base 52. The base 52 has a cap 50, and the semiconductor chip 60 is sealed.

図5のように、図3のフッ酸を含む溶液で処理する工程の後、窒化シリコン膜28の上面が露出した状態で300℃以上の熱処理を行なわず封止する。例えば、窒化シリコン膜28の上面が露出した状態で窒化シリコン膜28の上面を封止する。これにより、窒化シリコン膜28表面のダングリングボンドが少ない状態を維持することができる。なお、封止は気密封止が好ましく、窒素またはアルゴン等の不活性ガスを用い封止することが好ましい。   As shown in FIG. 5, after the treatment with the solution containing hydrofluoric acid shown in FIG. 3, the silicon nitride film 28 is sealed without being subjected to heat treatment at 300 ° C. or higher with the upper surface of the silicon nitride film 28 exposed. For example, the upper surface of the silicon nitride film 28 is sealed with the upper surface of the silicon nitride film 28 exposed. As a result, it is possible to maintain a state where there are few dangling bonds on the surface of the silicon nitride film 28. The sealing is preferably hermetic sealing, and is preferably sealed using an inert gas such as nitrogen or argon.

図6は、実施例3に係る半導体装置の製造方法を示す断面図である。図6のように、実施例1の図3のフッ酸を含む溶液で処理する工程後、窒化シリコン膜28の上面が露出した状態で300℃以上の熱処理を行なわず、窒化シリコン膜28の上面に接して絶縁膜32を形成する。これにより、窒化シリコン膜28表面のダングリングボンドが少ない状態を維持することができる。例えば、絶縁膜32は、エポキシ樹脂からなる樹脂絶縁膜を用いることができる。樹脂絶縁膜を形成する工程は、エポキシ樹脂を塗布した後、200℃前後の温度でエポキシ樹脂を硬化させる工程である。絶縁膜32は窒化シリコン膜以外の膜が好ましく、表面にダングリングボンドが生じにくい絶縁膜が好ましい。   FIG. 6 is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the third embodiment. As shown in FIG. 6, after the step of treating with the hydrofluoric acid solution of FIG. An insulating film 32 is formed in contact with the substrate. As a result, it is possible to maintain a state where there are few dangling bonds on the surface of the silicon nitride film 28. For example, the insulating film 32 can be a resin insulating film made of an epoxy resin. The step of forming the resin insulating film is a step of curing the epoxy resin at a temperature of about 200 ° C. after applying the epoxy resin. The insulating film 32 is preferably a film other than a silicon nitride film, and is preferably an insulating film that hardly generates dangling bonds on the surface.

実施例4はフィールドプレートを有する半導体装置の製造方法の例である。図7(a)から図7(d)は、実施例4に係る半導体装置の製造方法を示す断面図である。図7(a)のように、実施例1の図2(c)の後、ソース電極20およびドレイン電極22上に配線30を形成する。このとき、少なくともゲート電極24とドレイン電極22との間の窒化シリコン膜28上にフィールドプレート34を形成する。図7(a)の例では、ソース電極20からゲート電極24とドレイン電極22との間に渡り窒化シリコン膜28上にフィールドプレート34が形成されている。   Example 4 is an example of a method for manufacturing a semiconductor device having a field plate. FIG. 7A to FIG. 7D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the fourth embodiment. As shown in FIG. 7A, after FIG. 2C of the first embodiment, the wiring 30 is formed on the source electrode 20 and the drain electrode 22. At this time, a field plate 34 is formed on at least the silicon nitride film 28 between the gate electrode 24 and the drain electrode 22. In the example of FIG. 7A, a field plate 34 is formed on the silicon nitride film 28 between the source electrode 20 and the gate electrode 24 and the drain electrode 22.

図7(b)のように、フィールドプレート34および窒化シリコン膜28上に膜厚が600nmの窒化シリコン膜36をCVD法を用い形成する。図7(c)のように、窒化シリコン膜36上に開口を有するフォトレジスト46を形成する。フォトレジスト46をマスクに窒化シリコン膜36および28をフッ酸を含む溶液を用いエッチングする。図7(d)のように、フォトレジスト46を除去する。   As shown in FIG. 7B, a silicon nitride film 36 having a thickness of 600 nm is formed on the field plate 34 and the silicon nitride film 28 by the CVD method. As shown in FIG. 7C, a photoresist 46 having an opening is formed on the silicon nitride film 36. Using the photoresist 46 as a mask, the silicon nitride films 36 and 28 are etched using a solution containing hydrofluoric acid. As shown in FIG. 7D, the photoresist 46 is removed.

実施例4のように、フィールドプレート34を形成した後、フィールドプレート34とドレイン電極22との間の窒化シリコン膜36の上面をフッ酸を含む溶液を用い処理する。これにより、窒化シリコン膜36表面のSiのダングリングボンドが減少し、ドレイン電流コラプスが抑制される。   After the field plate 34 is formed as in the fourth embodiment, the upper surface of the silicon nitride film 36 between the field plate 34 and the drain electrode 22 is processed using a solution containing hydrofluoric acid. Thereby, the dangling bonds of Si on the surface of the silicon nitride film 36 are reduced, and the drain current collapse is suppressed.

実施例1〜4において、AlGaNを電子供給層16、GaNをチャネル層14とするHEMTを例に説明したが、半導体層19としては他の窒化物半導体を用いることができる。窒化物半導体とは、窒素を含む半導体であり、例えばInN、AlN、InGaN、InAlNまたはAlInGaN等である。   In the first to fourth embodiments, the HEMT in which AlGaN is the electron supply layer 16 and GaN is the channel layer 14 has been described as an example. However, as the semiconductor layer 19, other nitride semiconductors can be used. The nitride semiconductor is a semiconductor containing nitrogen, such as InN, AlN, InGaN, InAlN, or AlInGaN.

また、実施例1〜4において、キャップ層18を設けた例を説明したが、キャップ層18を設けず、ゲート電極24を電子供給層16上に直接形成してもよい。また、基板10としてSiCの例を説明したが、基板10は、サファイヤまたはSi基板等でもよい。   Further, in Examples 1 to 4, the example in which the cap layer 18 is provided has been described. However, the gate electrode 24 may be directly formed on the electron supply layer 16 without providing the cap layer 18. Moreover, although the example of SiC was demonstrated as the board | substrate 10, the board | substrate 10 may be a sapphire or a Si substrate.

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。   Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

19 半導体層
20 ソース電極
22 ドレイン電極
24 ゲート電極
26、28 窒化シリコン膜
34 フィールドプレート
36 絶縁膜
19 Semiconductor layer 20 Source electrode 22 Drain electrode 24 Gate electrode 26, 28 Silicon nitride film 34 Field plate 36 Insulating film

Claims (6)

窒化物半導体層上に、ソース電極、ゲート電極およびドレイン電極をそれぞれ形成する工程と、
前記窒化物半導体層上に窒化シリコン膜を形成する工程と、
前記ゲート電極と前記ドレイン電極との間の前記窒化物半導体層が前記窒化シリコン膜から露出しない状態、かつ前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜の上面が露出した状態において、300℃以上の熱処理を行なう工程と、
前記熱処理を行なう工程の後に、前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜の上面をフッ酸を含む溶液を用い処理する工程と、
を含むことを特徴とする半導体装置の製造方法。
Forming a source electrode, a gate electrode, and a drain electrode on the nitride semiconductor layer; and
Forming a silicon nitride film on the nitride semiconductor layer;
In a state where the nitride semiconductor layer between the gate electrode and the drain electrode is not exposed from the silicon nitride film and an upper surface of the silicon nitride film between the gate electrode and the drain electrode is exposed, Performing a heat treatment at 300 ° C. or higher;
After the step of performing the heat treatment, treating the upper surface of the silicon nitride film between the gate electrode and the drain electrode with a solution containing hydrofluoric acid;
A method for manufacturing a semiconductor device, comprising:
前記フッ酸を含む溶液を用い処理する工程の後、前記窒化シリコン膜の上面が露出した状態で300℃以上の熱処理を行なわず封止する工程を含むことを特徴とする請求項記載の半導体装置の製造方法。 After the step of treating with a solution containing the hydrofluoric acid, the semiconductor of claim 1, wherein the upper surface of the silicon nitride film is characterized in that it comprises a step of sealing without 300 ° C. or more heat treatment while exposed Device manufacturing method. 前記フッ酸を含む溶液を用い処理する工程の後、前記窒化シリコン膜の上面が露出した状態で300℃以上の熱処理を行なわず、前記窒化シリコン膜の上面に接して樹脂絶縁膜を形成する工程を含むことを特徴とする請求項記載の半導体装置の製造方法。 After the process using the solution containing hydrofluoric acid, a process of forming a resin insulating film in contact with the upper surface of the silicon nitride film without performing a heat treatment at 300 ° C. or higher with the upper surface of the silicon nitride film exposed. the method of manufacturing a semiconductor device according to claim 1, comprising a. 前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜上にフィールドプレートを形成する工程を含み、
フッ酸を含む溶液で処理する工程は、前記フィールドプレートを形成する工程の後に行なわれる工程であることを特徴とする請求項1からのいずれか一項記載の半導体装置の製造方法。
Forming a field plate on the silicon nitride film between the gate electrode and the drain electrode;
Method of manufacturing steps, the semiconductor device according to any one claim of claims 1 to 3, characterized in that the step performed after the step of forming the field plate is treated with a solution containing hydrofluoric acid.
前記フッ酸を含む溶液は、緩衝フッ酸または、フッ酸水溶液であることを特徴とする請求項1からのいずれか一項記載の半導体装置の製造方法。 The solution containing the hydrofluoric acid, buffered hydrofluoric acid or a method of manufacturing a semiconductor device according to any one of claims 1, wherein 4 to be a hydrofluoric acid solution. 前記ソース電極および前記ドレイン電極上にそれぞれ配線をめっきにより形成する工程を含み、
前記熱処理は、前記配線のめっきシンターであることを特徴とする請求項1から5のいずれか一項記載の半導体装置の製造方法。
Forming a wiring on each of the source electrode and the drain electrode by plating,
6. The method of manufacturing a semiconductor device according to claim 1, wherein the heat treatment is a plating sinter of the wiring.
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JP6052977B2 (en) * 2012-10-29 2016-12-27 住友電工デバイス・イノベーション株式会社 Semiconductor device and manufacturing method thereof
JP7019922B2 (en) * 2018-06-07 2022-02-16 住友電工デバイス・イノベーション株式会社 Manufacturing method of semiconductor device
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* Cited by examiner, † Cited by third party
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JP3125869B2 (en) * 1998-06-04 2001-01-22 日本電気株式会社 Method for manufacturing semiconductor device
JP4759923B2 (en) * 2004-03-11 2011-08-31 住友電気工業株式会社 Semiconductor device
JP4902131B2 (en) * 2005-03-31 2012-03-21 住友電工デバイス・イノベーション株式会社 Semiconductor device and manufacturing method thereof
US8062931B2 (en) * 2006-11-21 2011-11-22 Imec Surface treatment and passivation of AlGaN/GaN HEMT

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