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JP5724161B2 - Material testing machine - Google Patents

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JP5724161B2 JP2009189881A JP2009189881A JP5724161B2 JP 5724161 B2 JP5724161 B2 JP 5724161B2 JP 2009189881 A JP2009189881 A JP 2009189881A JP 2009189881 A JP2009189881 A JP 2009189881A JP 5724161 B2 JP5724161 B2 JP 5724161B2
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Description

本発明はディジタルフィルタを備えた材料試験機に関するものである。 The present invention relates to a material testing machine equipped with a de-I digital filter.

材料試験機のセンサから得られた測定信号を処理する際に、有限インパルス応答型ディジタルフィルタを使用する場合、時間領域でのギプス現象を抑えるためにハミング窓やブラックマン窓といった窓関数をフィルタの係数とするディジタルフィルタが使用されている(特許文献1)。すなわち、従来の有限インパルス応答型ディジタルフィルタでは遅延素子に記憶されている遅延データとフィルタ係数を乗算しながら、それらの総和をとることによりフィルタの出力を計算する畳み込み積分が行われている。   When using the finite impulse response type digital filter when processing the measurement signal obtained from the sensor of the material testing machine, the window function such as the Hamming window or the Blackman window is used to suppress the cast phenomenon in the time domain. A digital filter used as a coefficient is used (Patent Document 1). That is, in the conventional finite impulse response type digital filter, convolution integration for calculating the output of the filter is performed by multiplying the delay data stored in the delay element and the filter coefficient and taking the sum of them.

特開平10−145185号公報JP-A-10-145185

しかしながら、従来の方式に基づいてディジタルフィルタを実現するためには、フィルタ係数を記憶したメモリと、遅延素子に記憶した遅延データとフィルタ係数を乗算する乗算器とが必要であった。
その結果として、ディジタルフィルタを実現するためには相応の規模の回路が必要とされ、特に、ディジタルフィルタのタップ数が多くなるにつれて、フィルタ係数を記憶しておくメモリ数も多くなるという問題があった。
However, in order to realize a digital filter based on the conventional method, a memory that stores the filter coefficient and a multiplier that multiplies the delay data stored in the delay element and the filter coefficient are necessary.
As a result, in order to realize a digital filter, a circuit of an appropriate scale is required. In particular, as the number of taps of the digital filter increases, the number of memories storing filter coefficients increases. It was.

請求項1に記載の発明は、試験力アンプおよび伸び計アンプの少なくとも一方に内蔵されたノイズ除去用ディジタルフィルタを備えた材料試験機において、前記ディジタルフィルタは同じ回路である4個の基本ブロックを縦続接続するディジタルフィルタであって、前記基本ブロックは、離散的な入力データを逐次蓄積するために縦続接続した所定個数の遅延手段と、前記所定個数の遅延手段からそれぞれ出力されたデータの平均値を算出して平均値データを出力する平均値算出手段とを有し、前記4個の基本ブロックを縦続接続するに際し、前段側の基本ブロックから出力された平均値データを後段側の遅延手段に入力するとともに、最終段である第4段目の基本ブロックから出力された平均値データをフィルタ出力として得る構成としてある。
このような構成を採る材料試験機におけるディジタルフィルタによれば、従来から用いられている乗算器およびフィルタ係数メモリを不要としているにも拘わらず、窓関数を用いたディジタルフィルタと同様の特性を簡易に実現することができる。すなわち、同じ回路構成を有する基本ブロックを4段のみ縦続接続し、且つ、各段におけるタップ数を4段とも同じ数とすることにより、乗算器およびフィルタ係数メモリを用いることなく、ブラックマン−ハリス窓と同じく良好なインパルス応答を得ることができる。
請求項2に記載の材料試験機におけるディジタルフィルタでは、前記所定個数の遅延手段からそれぞれ出力されたデータを加算する加算手段と、その加算手段から出力された加算結果を前記所定個数で割る除算手段とにより、各基本ブロックに含まれている平均値算出手段を構成しているので、移動平均演算を伴ったフィルタ処理を高速で実行することができる
The invention described in claim 1 is a material testing machine including a noise removing digital filter built in at least one of a test force amplifier and an extensometer amplifier, wherein the digital filter includes four basic blocks which are the same circuit. A digital filter for cascade connection, wherein the basic block includes a predetermined number of delay means cascaded to sequentially store discrete input data, and an average value of data respectively output from the predetermined number of delay means Average value calculation means for calculating the average value data and outputting average value data, and when cascading the four basic blocks, the average value data output from the basic block on the preceding stage is used as delay means on the subsequent stage side. As a configuration to obtain the average value data output from the basic block of the fourth stage, which is the final stage, as a filter output while inputting That.
According to the digital filter in the material testing machine having such a configuration, the characteristics similar to those of the digital filter using the window function can be simplified even though the conventionally used multiplier and filter coefficient memory are unnecessary. Can be realized. That is, only four stages of basic blocks having the same circuit configuration are connected in cascade, and the number of taps in each stage is set to the same number so that the Blackman-Harris can be used without using a multiplier and a filter coefficient memory. As with the window, a good impulse response can be obtained.
3. The digital filter in the material testing machine according to claim 2, wherein an adding means for adding data respectively output from the predetermined number of delay means, and a dividing means for dividing the addition result output from the adding means by the predetermined number. Thus, since the average value calculation means included in each basic block is configured, it is possible to execute a filter process with a moving average calculation at high speed .

本発明に係る材料試験機におけるディジタルフィルタによれば、従来から用いられている乗算器およびフィルタ係数メモリが不要となるので、タップ数に拘わりなく回路構成を極めて簡略化することができる。すなわち、同じ回路構成を有する基本ブロックを4段のみ縦続接続し、且つ、各段におけるタップ数を4段とも同じ数とすることにより、乗算器およびフィルタ係数メモリを用いることなく、ブラックマン−ハリス窓と同じく良好なインパルス応答を得ることができる、という格別な効果を奏することができる。
そして、本発明に係る材料試験機は、上記のディジタルフィルタを試験力アンプおよび伸び計アンプの少なくとも一方に内蔵しているので、回路構成の規模を拡大することなく所望のフィルタ処理を実行することができる。
According to the digital filter in the material testing machine according to the present invention, the conventionally used multiplier and filter coefficient memory are not required, so that the circuit configuration can be greatly simplified regardless of the number of taps. That is, only four stages of basic blocks having the same circuit configuration are connected in cascade, and the number of taps in each stage is set to the same number so that the Blackman-Harris can be used without using a multiplier and a filter coefficient memory. As in the case of the window, it is possible to obtain a special effect that a good impulse response can be obtained.
The material testing machine according to the present invention incorporates the above-mentioned digital filter in at least one of the test force amplifier and the extensometer amplifier, so that the desired filter processing can be performed without increasing the scale of the circuit configuration. Can do.

実施の形態によるディジタルフィルタを示すブロック図である。It is a block diagram which shows the digital filter by embodiment. 図1に示したディジタルフィルタのインパルス応答を示す線図である。It is a diagram which shows the impulse response of the digital filter shown in FIG. 本発明を適用したディジタルフィルタを試験力アンプ中に含んだ材料試験機のブロック構成図である。It is a block block diagram of a material testing machine including a digital filter to which the present invention is applied in a test force amplifier. 図3に示したブロック構成を含む材料試験機の全体構成図である。It is a whole block diagram of the material testing machine containing the block structure shown in FIG.

以下、図面を参照して、本発明の実施の形態を詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図1は、本発明を適用したFIR(有限インパルス応答)型フィルタを示すブロック図である。図示したディジタルフィルタは、4つのフィルタ回路を縦続接続(カスケード接続)した構成を採っている。すなわち、同じフィルタ回路を4段に縦続接続することにより、ひとつのディジタルフィルタを構成している。   FIG. 1 is a block diagram showing an FIR (finite impulse response) filter to which the present invention is applied. The illustrated digital filter has a configuration in which four filter circuits are connected in cascade (cascade connection). That is, one digital filter is configured by cascading the same filter circuits in four stages.

フィルタ処理すべき離散的データX(Xは時系列的に発生されたx,x,x,・・・である。)は、本図に示す入力端INに順次入力される。n個の遅延素子D〜Dn−1からそれぞれ出力された遅延データは、加算器ADDに入力される。加算器ADDから出力された加算結果は除算器DIVに入力され、除算演算(÷n)が行われる。そして、除算器DIVから1段目の平均化データが出力される。本実施の形態では、一例としてn=256に設定した場合について説明していく。したがって、除算器DIVでは、除算演算(÷256)が行われる。 Discrete data X to be filtered (X is time-sequentially generated x 0 , x 1 , x 2 ,...) Is sequentially input to the input terminal IN shown in FIG. Delay data output from each of the n delay elements D 0 to D n−1 is input to the adder ADD. The addition result output from the adder ADD is input to the divider DIV, and a division operation (÷ n) is performed. Then, the first stage averaged data is output from the divider DIV. In this embodiment, a case where n = 256 is set as an example will be described. Therefore, the division operation (÷ 256) is performed in the divider DIV.

このように、1段目のフィルタ回路には乗算器が含まれていない。換言すると、フィルタ係数はすべて1であるので、乗算器は不要となる。1段目のフィルタ回路から出力された平均化データは、2段目のフィルタ回路に入力される。この2段目のフィルタ回路は、1段目のフィルタ回路と同じ回路構成を有している。そして、2段目のフィルタ回路から出力された平均化データは、3段目のフィルタ回路に入力される。   Thus, the first stage filter circuit does not include a multiplier. In other words, since all the filter coefficients are 1, a multiplier is unnecessary. The averaged data output from the first stage filter circuit is input to the second stage filter circuit. This second-stage filter circuit has the same circuit configuration as the first-stage filter circuit. The averaged data output from the second stage filter circuit is input to the third stage filter circuit.

3段目のフィルタ回路から出力された平均化データは、4段目のフィルタ回路に入力される。3段目のフィルタ回路および4段目のフィルタ回路も、1段目のフィルタ回路と同じ回路構成を有している。そして、4段目のフィルタ回路から最終的なフィルタ出力が得られる。   The averaged data output from the third stage filter circuit is input to the fourth stage filter circuit. The third-stage filter circuit and the fourth-stage filter circuit also have the same circuit configuration as the first-stage filter circuit. The final filter output is obtained from the fourth-stage filter circuit.

以上述べた通り、本実施の形態によるディジタルフィルタ(256タップ×4段)では、1段目の平均化データを2段目の入力データとし、2段目の平均化データを3段目の入力データとし、3段目の平均化データを4段目の入力データとすることにより、単純な移動平均演算を行っている。ところが、その結果得られたインパルス応答は、図2に示すように、1021段のブラックマン−ハリス窓を係数とする複雑なディジタルフィルタのインパルス応答に近い特性となっていることが判る。この図2は本実施の形態によるディジタルフィルタ(256タップ×4段)のインパルス応答と1021タップのブラックマン−ハリス窓のインパルス応答を重ねて示した図である。その横軸はインパルス応答のステップ番号であり、縦軸は同応答の大きさである。FIR形ディジタルフィルタの場合、このインパルス応答の大きさとディジタルフィルタの各係数は等しい。このように、本実施の形態によるディジタルフィルタ(256タップ×4段)の計算方法は単純に各段の総和を求めてタップ数で割る(すなわち平均値を求める)ことのみを4回繰り返しただけであるが、4段目の最後に出てくる結果は、ブラックマン−ハリス窓の大きさを係数とする1021タップFIRディジタルフィルタの計算(乗算と積算を繰り返して総数で割る)で求めた結果と、非常に近い値が得られる。これを可視的に表現したのが図2のインパルス応答である。ちなみに、ディジタル演算で言う「インパルス応答」とは時刻0のときのみ大きさが1で、他の時刻には大きさが0になる波形(=インパルス)を入力としたときの、系(フィルタとか、システムとか、ブラックボックスとか)の出力(=応答)のことを言う。   As described above, in the digital filter (256 taps × 4 stages) according to the present embodiment, the first-stage average data is the second-stage input data, and the second-stage average data is the third-stage input data. Simple moving average calculation is performed by using the third stage averaged data as the fourth stage input data. However, it can be seen that the impulse response obtained as a result has characteristics close to those of a complex digital filter having a coefficient of 1021 Blackman-Harris windows as shown in FIG. FIG. 2 is a diagram in which the impulse response of a digital filter (256 taps × 4 stages) according to the present embodiment and the impulse response of a 1021 tap Blackman-Harris window are superimposed. The horizontal axis represents the step number of the impulse response, and the vertical axis represents the magnitude of the response. In the case of an FIR type digital filter, the magnitude of the impulse response is equal to each coefficient of the digital filter. As described above, the calculation method of the digital filter (256 taps × 4 stages) according to the present embodiment simply repeats four times that the sum of each stage is simply obtained and divided by the number of taps (that is, the average value is obtained). However, the result that appears at the end of the fourth stage is the result obtained by calculation of a 1021 tap FIR digital filter using the size of the Blackman-Harris window as a coefficient (multiplying and multiplying and dividing by the total number). A very close value is obtained. The impulse response of FIG. 2 expresses this visually. By the way, the “impulse response” referred to in digital computation is a system (filter, etc.) when a waveform (= impulse) whose magnitude is 1 only at time 0 and whose magnitude is 0 at other times is input. , System or black box) output (= response).

図3は、図1に示したディジタルフィルタを試験力アンプAMP中に含んだ材料試験機のブロック構成図である。本図は、ロードセルLCから出力されたアナログ信号を表示するための回路構成を示す。ロードセルLCから出力されたアナログ信号は、プリアンプ2に供給される。プリアンプ2からの出力信号は、サンプリング時のエリアシングを防止するために、アンチエリアシング処理用アナログフィルタ4に入力される。アンチエリアシング処理用アナログフィルタ4から出力された信号は、オーバーサンプリングを行うA/D変換器6に入力される。A/D変換器6から出力されたディジタル信号は、ディジタルフィルタ8に入力される。このディジタルフィルタ8が、図1において説明したディジタルフィルタであり、上記オーバーサンプリングによるノイズを除去するために用いる。   FIG. 3 is a block diagram of a material testing machine including the digital filter shown in FIG. 1 in the test force amplifier AMP. This figure shows a circuit configuration for displaying an analog signal output from the load cell LC. The analog signal output from the load cell LC is supplied to the preamplifier 2. The output signal from the preamplifier 2 is input to the anti-aliasing processing analog filter 4 in order to prevent aliasing during sampling. The signal output from the anti-aliasing processing analog filter 4 is input to an A / D converter 6 that performs oversampling. The digital signal output from the A / D converter 6 is input to the digital filter 8. The digital filter 8 is the digital filter described with reference to FIG. 1 and is used to remove noise due to the oversampling.

本実施の形態により構成したディジタルフィルタ8の出力信号は、ロードセルLCが無負荷のときに、オフセット成分を除去して測定値をゼロにするためのオフセット除去回路10に入力される。このオフセット除去回路10には、オフセット値を設定するためのオフセット設定部12が接続されている。オフセット除去回路10の出力信号は、ロードセルLCに定格実負荷を与えとき、フルスケールの測定値が得られるようにゲイン調整を行う乗算回路14に入力される。乗算回路14には、乗算回路14の乗算率を設定するゲイン設定部16が接続されている。なお、ロードセルLCに定格実負荷を与えるとき、分銅などを実際にロードセルLCに負荷するほか、模擬的なロードセル出力変化(抵抗値変化)をプリアンプ2に与えることによりゲイン調整を行うことも可能である。以上により、ロードセル出力を非線形補正する前の信号処理が終了する。乗算回路14からの出力信号は、ハードウェアで構成した非線形補正回路18に入力される。   The output signal of the digital filter 8 configured according to the present embodiment is input to the offset removal circuit 10 for removing the offset component and making the measurement value zero when the load cell LC is unloaded. The offset removal circuit 10 is connected to an offset setting unit 12 for setting an offset value. The output signal of the offset removal circuit 10 is input to a multiplication circuit 14 that performs gain adjustment so that a full-scale measurement value is obtained when a rated actual load is applied to the load cell LC. The multiplication circuit 14 is connected to a gain setting unit 16 that sets the multiplication rate of the multiplication circuit 14. In addition, when applying the rated actual load to the load cell LC, it is possible to adjust the gain by actually applying a weight or the like to the load cell LC, or by applying a simulated load cell output change (resistance value change) to the preamplifier 2. is there. Thus, the signal processing before nonlinearly correcting the load cell output is completed. The output signal from the multiplication circuit 14 is input to a nonlinear correction circuit 18 configured by hardware.

試験力アンプAMPは、上記のプリアンプ2から非線形補正回路18までを備えている。非線形補正回路18の出力は遅延型フィルタ20に入力される。この遅延型フィルタ20は、後段の表示器側に測定値を送出するためのフィルタである。遅延型フィルタ20から出力された信号はFIFOメモリ22に入力される。FIFOメモリ22から出力されたデータは、表示器24に送られて可視表示がなされる。すなわち、FIFOメモリ22は、制御盤42(図4において説明する)に取り付けられている(あるいは、外付けされている)表示器24にデータを転送する機能を果たす。   The test force amplifier AMP includes the preamplifier 2 to the nonlinear correction circuit 18 described above. The output of the nonlinear correction circuit 18 is input to the delay filter 20. The delay filter 20 is a filter for sending a measurement value to the display unit at the subsequent stage. The signal output from the delay filter 20 is input to the FIFO memory 22. The data output from the FIFO memory 22 is sent to the display 24 for visual display. In other words, the FIFO memory 22 functions to transfer data to the display 24 attached (or externally attached) to the control panel 42 (described in FIG. 4).

なお、クロスヘッド32(図4において説明する)の位置を制御するためのサーボモータ制御回路などについては、本発明と直接関係がないので、説明を省略する。また、ロードセルLCの替わりに伸び計(図示せず)を用いる場合には、プリアンプ2から非線形補正回路18までにより伸び計アンプが構成される。   Note that a servo motor control circuit for controlling the position of the crosshead 32 (described in FIG. 4) is not directly related to the present invention and will not be described. When an extensometer (not shown) is used instead of the load cell LC, the extensometer amplifier is configured by the preamplifier 2 to the nonlinear correction circuit 18.

図4は、図3に示したブロック構成を含む材料試験機の全体構成図である。試験片TPに負荷される試験力を検出するロードセルLCは、クロスヘッド32の上部に載置されている。ロードセルLCからの信号はケーブルユニットCUを介して制御盤42に送られる。この制御盤42には、図3に示したプリアンプ2以降の各ブロックが含まれている。   4 is an overall configuration diagram of a material testing machine including the block configuration shown in FIG. The load cell LC that detects the test force loaded on the test piece TP is placed on the crosshead 32. A signal from the load cell LC is sent to the control panel 42 via the cable unit CU. The control panel 42 includes blocks after the preamplifier 2 shown in FIG.

基台34からは一対の支柱31Aおよび31Bが立設され、それらの上部はクロスヨーク36によって固定接続されている。一対の支柱31Aおよび31Bの内部にはモータ(図示せず)により回転されるボールねじ(図示せず)が内装されている。この2本のボールネジ間に横架され、それらに螺合しているクロスヘッド32は上記ボールねじの回転に応じて上下に移動する。上つかみ具38はロードセルLCを介してクロスヘッド32に固定接続され、下つかみ具40は基台34に固定接続されている。上つかみ具38と下つかみ具40は互いに対向しており、これら2つのつかみ具38,39によって試験片TPが把持される。試験片TPの伸びを検出する伸び計KKは試験片TPに直接接続され、その信号は制御盤42に送られる。伸び計KKの信号線については図示を省略している。制御盤42は、図示しない負荷機構の制御のみならず、各種インタフェース回路(図示せず)を備えている。以上の各構成要素により、材料試験機44を構成する。   A pair of support columns 31A and 31B are erected from the base 34, and their upper portions are fixedly connected by a cross yoke 36. A ball screw (not shown) that is rotated by a motor (not shown) is housed inside the pair of columns 31A and 31B. The crosshead 32, which is placed between the two ball screws and screwed together, moves up and down in accordance with the rotation of the ball screw. The upper grip 38 is fixedly connected to the crosshead 32 via the load cell LC, and the lower grip 40 is fixedly connected to the base 34. The upper grip 38 and the lower grip 40 face each other, and the test piece TP is gripped by these two grips 38 and 39. An extensometer KK for detecting the elongation of the test piece TP is directly connected to the test piece TP, and its signal is sent to the control panel 42. The signal line of the extensometer KK is not shown. The control panel 42 includes not only a load mechanism (not shown) but also various interface circuits (not shown). The material testing machine 44 is configured by the above components.

<実施の形態による作用・効果>
本実施の形態によれば、以下のような作用・効果を奏することができる。
(1)離散的な入力データを逐次蓄積するために縦続接続したn個(n=256)の遅延素子D〜Dn−1と、n個の遅延素子D〜Dn−1からそれぞれ出力されたデータの平均値を算出して平均値データを出力する平均値算出器(ADD,DIV)とを有する基本ブロックを4段に縦続接続するに際し、前段側の基本ブロックから出力された平均値データを後段側の遅延素子に入力することにより、4番目の基本ブロックから出力された平均値データをフィルタ出力として得る構成としてあるので、従来から用いられている乗算器およびフィルタ係数メモリを不要としているにも拘わらず、窓関数を用いたディジタルフィルタと同様の特性を簡易に実現することができる。
<Operations and effects according to the embodiment>
According to the present embodiment, the following actions and effects can be achieved.
(1) and the delay element D 0 to D n-1 of n connected in cascade to sequential storage discrete input data (n = 256), n number of delay elements D 0 respectively from to D n-1 When the basic block having the average value calculator (ADD, DIV) that calculates the average value of the output data and outputs the average value data is cascaded in four stages, the average output from the basic block on the previous stage side By inputting the value data to the delay element on the subsequent stage side, the average value data output from the fourth basic block is obtained as the filter output, so that the conventionally used multiplier and filter coefficient memory are not required. Nevertheless, the same characteristics as those of the digital filter using the window function can be easily realized.

(2)n個の遅延素子D〜Dn−1からそれぞれ出力されたデータを加算する加算器ADDと、その加算器ADDから出力された加算結果をn(n=256)で割る除算器DIVとにより、各基本ブロックに含まれている平均値算出器を構成しているので、移動平均演算を伴ったフィルタ処理を高速で実行することができる。 (2) An adder ADD that adds the data output from each of the n delay elements D 0 to D n−1, and a divider that divides the addition result output from the adder ADD by n (n = 256) Since the average value calculator included in each basic block is configured by DIV, filter processing with moving average calculation can be executed at high speed.

(3)材料試験機の試験力アンプAMP(図3)において、ロードセルLCから出力されたアナログ信号をオーバーサンプリングA/D変換した後に、オーバーサンプリングによるノイズを除去するために、極めて簡易な構成にも拘わらず、窓関数を用いたディジタルフィルタ処理を行うことができる。   (3) The test force amplifier AMP (FIG. 3) of the material testing machine has an extremely simple configuration in order to remove noise due to oversampling after oversampling A / D conversion of the analog signal output from the load cell LC. Nevertheless, digital filter processing using a window function can be performed.

<その他の変形例>
(1)図1に示したディジタルフィルタは4段の縦続接続としてあるが、移動平均演算を行うという観点から、2段以上の縦続接続とすることにより、窓関数を用いたディジタルフィルタと同様のフィルタを構成することができる。但し、各基本ブロックのタップ数nおよび縦続接続する段数K(Kは2以上の整数)により窓関数の形が変化するので、必要に応じて、タップ数nおよび段数Kを選択する必要がある。
<Other variations>
(1) Although the digital filter shown in FIG. 1 has a cascade connection of four stages, it is the same as a digital filter using a window function by using a cascade connection of two or more stages from the viewpoint of performing a moving average calculation. A filter can be configured. However, since the shape of the window function changes depending on the number of taps n of each basic block and the number of cascaded stages K (K is an integer of 2 or more), it is necessary to select the number of taps n and the number of stages K as necessary. .

(2)FPGAなどを利用した専用のハードウェアあるいはマイクロコンピュータを用いることにより、遅延素子D〜Dn−1にそれぞれ蓄積されているデータから直接に平均値データを得ることができるので、高速演算が可能となる。 (2) By using dedicated hardware or a microcomputer using an FPGA or the like, average value data can be obtained directly from the data stored in each of the delay elements D 0 to D n−1. Calculation is possible.

(3)上述した実施の形態では試験力アンプについて説明したが、伸び計アンプに内蔵されたノイズ除去用フィルタとして用いることもできる。   (3) Although the test force amplifier has been described in the above-described embodiment, it can also be used as a noise removing filter built in the extensometer amplifier.

(4)これまで説明してきた実施の形態では、材料試験機に適用したディジタルフィルタについて述べたが、材料試験機に限定されないことは勿論であり、ディジタル信号をフィルタ処理する電子装置すべてに対して適用可能である。   (4) In the embodiments described so far, the digital filter applied to the material testing machine has been described. However, the present invention is not limited to the material testing machine. For all electronic devices that filter digital signals, Applicable.

(5)これまで説明してきたディジタルフィルタを実現するために、ソフトウェアおよびハードウェアのいずれにより実現するかは、その用途に応じて適宜選択することができる。   (5) In order to realize the digital filter described so far, whether it is realized by software or hardware can be appropriately selected according to the application.

以上の説明はあくまで一例であり、本発明の特徴を損なわない限り、本発明は上述した実施の形態および変形例に限定されるものではない。
実施の形態と変形例の一つとを組み合わせること、もしくは、実施の形態と変形例の複数とを組み合わせることも可能である。
変形例同士をどのように組み合わせることも可能である。
さらに、本発明の技術的思想の範囲内で考えられる他の形態についても、本発明の範囲内に含まれる。
The above description is merely an example, and the present invention is not limited to the above-described embodiments and modifications unless the features of the present invention are impaired.
It is also possible to combine the embodiment and one of the modified examples, or to combine the embodiment and a plurality of modified examples.
It is possible to combine the modified examples in any way.
Furthermore, other forms conceivable within the scope of the technical idea of the present invention are also included in the scope of the present invention.

〜Dn−1 遅延素子
ADD 加算器
DIV 除算器
AMP 試験力アンプ
CU ケーブルユニット
LC ロードセル
KK 伸び計
TP 試験片
2 プリアンプ
4 アンチエリアシング処理用アナログフィルタ
6 A/D変換器
8 ディジタルフィルタ
10 オフセット除去回路
12 オフセット設定部
14 乗算回路
16 ゲイン設定部
18 非線形補正回路
20 遅延型フィルタ
22 FIFOメモリ
24 表示器
32 クロスヘッド
34 基台
36 クロスヨーク
38 上つかみ具
40 下つかみ具
42 制御盤
44 材料試験機
D 0 to D n-1 delay element ADD Adder DIV Divider AMP Test power amplifier CU Cable unit LC Load cell KK Extensometer TP Test piece 2 Preamplifier 4 Analog filter 6 for anti-aliasing processing A / D converter 8 Digital filter 10 Offset removal circuit 12 Offset setting unit 14 Multiplication circuit 16 Gain setting unit 18 Nonlinear correction circuit 20 Delay type filter 22 FIFO memory 24 Display 32 Crosshead 34 Base 36 Cross yoke 38 Upper gripper 40 Lower gripper 42 Control panel 44 Material testing machine

Claims (2)

試験力アンプおよび伸び計アンプの少なくとも一方に内蔵されたノイズ除去用ディジタルフィルタを備えた材料試験機において、
前記ディジタルフィルタは同じ回路である4個の基本ブロックを縦続接続するディジタルフィルタであって、
前記基本ブロックは、離散的な入力データを逐次蓄積するために縦続接続した所定個数の遅延手段と、前記所定個数の遅延手段からそれぞれ出力されたデータの平均値を算出して平均値データを出力する平均値算出手段とを有し、
前記4個の基本ブロックを縦続接続するに際し、前段側の基本ブロックから出力された平均値データを後段側の遅延手段に入力するとともに、
最終段である第4段目の基本ブロックから出力された平均値データをフィルタ出力として得ることを特徴とする材料試験機
In a material testing machine equipped with a noise removing digital filter built in at least one of a test force amplifier and an extensometer amplifier,
The digital filter is a digital filter that cascades four basic blocks that are the same circuit,
The basic block calculates a mean value of the data output from the predetermined number of delay means connected in cascade to sequentially store discrete input data and the predetermined number of delay means, and outputs the average value data. Average value calculating means to
When cascading the four basic blocks, the average value data output from the basic block on the front stage is input to the delay means on the rear stage,
A material testing machine characterized in that average value data output from the fourth basic block of the last stage is obtained as a filter output.
請求項1に記載の材料試験機において、
前記基本ブロックに含まれている平均値算出手段は、前記所定個数の遅延手段からそれぞれ出力されたデータを加算する加算手段と、前記加算手段から出力された加算結果を前記所定個数で割る除算手段とを有することを特徴とする材料試験機
The material testing machine according to claim 1,
The average value calculating means included in the basic block includes an adding means for adding data output from the predetermined number of delay means, and a dividing means for dividing the addition result output from the adding means by the predetermined number. And a material testing machine .
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