JP5711572B2

JP5711572B2 - アイソレータ用回路基板、アイソレータおよびそれらの製造方法

Info

Publication number: JP5711572B2
Application number: JP2011045542A
Authority: JP
Inventors: 山崎　博司; 博司山崎
Original assignee: Nitto Denko Corp
Current assignee: Nitto Denko Corp
Priority date: 2011-03-02
Filing date: 2011-03-02
Publication date: 2015-05-07
Anticipated expiration: 2031-03-02
Also published as: JP2012182740A

Description

本発明は、アイソレータ用回路基板、アイソレータ、アイソレータ用回路基板の製造方法およびアイソレータの製造方法に関する。

従来より、入力信号と出力信号との分離のために、アイソレータが用いられる（例えば特許文献１および２参照）。特許文献１および２に記載されたアイソレータでは、アイソレータ用回路基板に複数のコイルが形成されるとともにアイソレータ用回路基板の複数のコイルとは異なる領域上に受信チップおよび送信チップが実装されている。アイソレータ用回路基板の複数のコイルは、複数のワイヤを用いて受信チップおよび送信チップに接続される。

近年、ＭＥＭＳ（Micro Electro Mechanical Systems）技術を用いたアイソレータが開発されている。このアイソレータでは、複数のコイルがチップ（以下、コイルチップと呼ぶ）上にＭＥＭＳ技術により微細に形成される。コイルチップは、受信チップおよび送信チップとともにリードフレーム上に配置される。コイルチップは、ワイヤにより受信チップおよび送信チップに接続される。

特開２００８−６１２３６号公報特開２０１０−７４６２１号公報

上記の従来のアイソレータ用回路基板に形成されるコイルの寸法に制限はない。しかしながら、アイソレータ用回路基板のコイルとは異なる領域に受信チップおよび送信チップを実装するために、アイソレータ用回路基板の面積が大きくなる。それにより、アイソレータの全体の大きさが大きくなる。

一方、ＭＥＭＳ技術によれば、コイルチップを小型化することが可能となる。それにより、アイソレータを小型化することができる。しかしながら、ＭＥＭＳ技術により形成されるコイルチップには、寸法上の制約がある。例えば、コイルチップに形成されるコイルの線幅および線間隔を大きくすることは困難である。そのため、コイルの抵抗を十分に小さくすることが困難である。

また、従来のアイソレータ用回路基板を用いたアイソレータおよびＭＥＭＳ技術を用いたアイソレータにおいては、コイルを受信チップおよび送信チップに接続するためにワイヤボンディングが必要となる。そのため、製造工程が煩雑となる。

本発明の目的は、コイルの設計の自由度の向上および小型化が可能でかつ容易に製造可能なアイソレータ用回路基板およびアイソレータならびにそれらの製造方法を提供することである。

（１）第１の発明に係るアイソレータ用回路基板は、第１および第２の電子部品ならびにリードフレームを有するアイソレータに用いられるアイソレータ用回路基板であって、第１の回路基板と、第２の回路基板とを備え、第１の回路基板は、第１のコイルと、第１のコイルに電気的に接続される第１の半田バンプと、第１の配線パターンと、第１の配線パターンに電気的に接続される第３の半田バンプとを含み、第２の回路基板は、第２のコイルと、第２のコイルに電気的に接続される第２の半田バンプと、第２の配線パターンと、第２の配線パターンに電気的に接続される第４の半田バンプとを含み、第１および第２の半田バンプは、第１のコイルと第２のコイルとが互いに重なるように第１および第２の回路基板が配置されるとともに第１および第２のコイルに重なるように第１および第２の電子部品が配置された場合に、第１および第２の電子部品の端子にそれぞれ接触可能な位置に設けられ、第３および第４の半田バンプは、リードフレーム上に第１および第２の電子部品が配置された場合に、リードフレームに接触可能な位置に設けられるものである。

そのアイソレータ用回路基板をアイソレータに用いた場合、アイソレータ用回路基板の第１のコイルと第２のコイルとが互いに重なるように第１および第２の回路基板を配置するとともに、第１および第２のコイルに重なるように第１および第２の電子部品を配置することにより、第１の回路基板の第１の半田バンプを第１の電子部品の端子に接続し、第２の回路基板の第２の半田バンプを第２の電子部品の端子に接続することができる。また、リードフレーム上に第１および第２の電子部品を配置することにより、第３および第４の半田バンプをリードフレームに接続することができる。

このように、第１および第２のコイルに重なるように第１および第２の電子部品を配置することができるので、第１および第２の回路基板の面積を大きくすることなく第１および第２のコイルが形成される領域を十分に広く確保することができる。それにより、コイルの設計の自由度を向上させることができる。その結果、第１および第２のコイルのインダクタンスの増加または抵抗の減少が可能となる。また、アイソレータ用回路基板の面積を小さくすることができるので、アイソレータの小型化が可能となる。さらに、ワイヤボンディングを用いることなく第１および第２の回路基板の第１および第２の半田バンプを第１および第２の電子部品の端子にそれぞれ接続することができる。また、ワイヤボンディングを用いることなく第１の回路基板の第１の配線パターンおよび第２の回路基板の第２の配線パターンをリードフレームに電気的に接続することができる。その結果、リードフレームを有する小型のアイソレータを容易に製造することが可能となる。

（２）第３の半田バンプは、第１の電子部品の厚み方向において第１の半田バンプよりも大きな高さを有し、第４の半田バンプは、第２の電子部品の厚み方向において第２の半田バンプよりも大きな高さを有してもよい。

この場合、第１および第２の回路基板とリードフレームとの間に第１および第２の電子部品を配置した状態で、第１および第２の回路基板の第１および第２の半田バンプを第１および第２の電子部品の端子に容易に接続するとともに第１および第２の回路基板の第３および第４の半田バンプをリードフレームに容易に接続することができる。

（３）第１の回路基板は、一主面および他主面を有する第１の絶縁層と、第１の絶縁層の他主面に設けられ、第１のコイルの少なくとも一部分を構成する第１の導体層と、第１の導体層を覆うように第１の絶縁層の他主面上に形成される第１の被覆層とを含み、第２の回路基板は、一主面および他主面を有する第２の絶縁層と、第２の絶縁層の一主面に設けられ、第２のコイルの少なくとも一部分を構成する第２の導体層と、第２の導体層を覆うように第２の絶縁層の一主面上に形成される第２の被覆層とを含んでもよい。

この場合、第１の回路基板の第１のコイルが第１の被覆層で被覆されるとともに第２の回路基板の第２のコイルが第２の被覆層で被覆される。それにより、第１のコイルと第２のコイルとの間の絶縁性が十分に確保される。

（４）第１および第２の回路基板は、第１の絶縁層の他主面が第２の絶縁層の一主面に向き合うように重ねられ、第１および第３の半田バンプは、第１の絶縁層の他主面上の第１の被覆層上に設けられ、第２および第４の半田バンプは、第２の絶縁層の他主面上に設けられてもよい。

この場合、第１の回路基板の第１のコイルと第２の回路基板の第２のコイルとを第１および第２の被覆層を挟んで対向させることができる。それにより、第１のコイルと第２のコイルとの間隔を小さくすることができる。その結果、アイソレータ用回路基板の面積を増加させることなく、第１および第２のコイルのインダクタンスを大きくすることが可能となる。

（５）第１の回路基板は、第１の絶縁層の一主面に設けられ、第１のコイルの他の部分を構成する第３の導体層と、第３の導体層を覆うように第１の絶縁層の一主面上に形成される第３の被覆層とをさらに含み、第２の回路基板は、第２の絶縁層の他主面に設けられ、第２のコイルの他の部分を構成する第４の導体層と、第４の導体層を覆うように第２の絶縁層の他主面上に形成される第４の被覆層とを含んでもよい。

この場合、第１のコイルが第１の回路基板の両面に形成され、第２のコイルが第２の回路基板の両面に形成される。それにより、第１および第２の回路基板の面積を増加させることなく、第１および第２のコイルの巻き数を増加させることができる。その結果、アイソレータ用回路基板の面積を増加させることなく、第１および第２のコイルのインダクタンスを大きくすることが可能となる。

（６）第２の発明に係るアイソレータは、アイソレータ用回路基板と、第１および第２の電子部品と、リードフレームとを備え、アイソレータ用回路基板は、第１の回路基板と、第２の回路基板とを備え、第１の回路基板は、第１のコイルと、第１のコイルに電気的に接続される第１の半田バンプと、第１の配線パターンと、第１の配線パターンに電気的に接続される第３の半田バンプとを含み、第２の回路基板は、第２のコイルと、第２のコイルに電気的に接続される第２の半田バンプと、第２の配線パターンと、第２の配線パターンに電気的に接続される第４の半田バンプとを含み、アイソレータ用回路基板の第１のコイルと第２のコイルとが互いに重なるように第１および第２の回路基板が配置されるとともに、第１および第２のコイルに重なるように第１および第２の電子部品が配置され、第１の回路基板の第１の半田バンプが第１の電子部品の端子に接続され、第２の回路基板の第２の半田バンプが第２の電子部品の端子に接続され、リードフレーム上に第１および第２の電子部品が配置され、第３および第４の半田バンプがリードフレームに接続されるものである。

そのアイソレータにおいては、第１および第２のコイルに重なるように第１および第２の電子部品が配置されるので、第１および第２の回路基板の面積を大きくすることなく第１および第２のコイルが形成される領域を十分に広く確保することができる。それにより、コイルの設計の自由度を向上させることができる。その結果、第１および第２のコイルのインダクタンスの増加または抵抗の減少が可能となる。また、アイソレータ用回路基板の面積を小さくすることができるので、アイソレータの小型化が可能となる。さらに、ワイヤボンディングを用いることなく第１および第２の回路基板の第１および第２の半田バンプを第１および第２の電子部品の端子にそれぞれ接続することができる。また、リードフレーム上に第１および第２の電子部品が配置され、第３および第４の半田バンプがリードフレームに接続される。したがって、ワイヤボンディングを用いることなく第１の回路基板の第１の配線パターンおよび第２の回路基板の第２の配線パターンをリードフレームに電気的に接続することができる。その結果、リードフレームを有する小型のアイソレータを容易に製造することが可能となる。

（７）第３の発明に係るアイソレータ用回路基板の製造方法は、第１および第２の電子部品ならびにリードフレームを有するアイソレータに用いられるアイソレータ用回路基板の製造方法であって、第１のコイル、その第１のコイルに電気的に接続される第１の半田バンプ、第１の配線パターン、およびその第１の配線パターンに電気的に接続される第３の半田バンプを有する第１の回路基板を作製する工程と、第２のコイル、その第２のコイルに電気的に接続される第２の半田バンプ、第２の配線パターン、およびその第２の配線パターンに電気的に接続される第４の半田バンプを有する第２の回路基板を作製する工程とを備え、第１および第２の半田バンプは、第１のコイルと第２のコイルとが互いに重なるように第１および第２の回路基板が配置されるとともに第１および第２のコイルに重なるように第１および第２の電子部品が配置された場合に、第１および第２の電子部品の端子にそれぞれ接触可能な位置に設けられ、第３および第４の半田バンプは、リードフレーム上に第１および第２の電子部品が配置された場合に、リードフレームに接触可能な位置に設けられるものである。

その方法により製造されたアイソレータ用回路基板をアイソレータの製造に用いる場合、アイソレータ用回路基板の第１のコイルと第２のコイルとが互いに重なるように第１および第２の回路基板を配置するとともに、第１および第２のコイルに重なるように第１および第２の電子部品を配置する。それにより、第１の回路基板の第１の半田バンプを第１の電子部品の端子に接続し、第２の回路基板の第２の半田バンプを第２の電子部品の端子に接続することができる。また、リードフレーム上に第１および第２の電子部品を配置することにより、第３および第４の半田バンプをリードフレームに接続することができる。

（８）第４の発明に係るアイソレータの製造方法は、第１のコイル、その第１のコイルに電気的に接続される第１の半田バンプ、第１の配線パターン、およびその第１の配線パターンに電気的に接続される第３の半田バンプを有する第１の回路基板を作製する工程と、第２のコイル、その第２のコイルに電気的に接続される第２の半田バンプ、第２の配線パターン、およびその第２の配線パターンに電気的に接続される第４の半田バンプを有する第２の回路基板を作製する工程と、第１のコイルと第２のコイルとが互いに重なるように第１および第２の回路基板を配置するとともに第１および第２のコイルに重なるように第１および第２の電子部品をリードフレーム上に配置し、第１および第２の半田バンプをそれぞれ第１および第２の電子部品の端子に接続し、第３および第４の半田バンプをリードフレームに接続する工程とを含むものである。

そのアイソレータの製造方法によれば、第１および第２のコイルに重なるように第１および第２の電子部品が配置されるので、第１および第２の回路基板の面積を大きくすることなく第１および第２のコイルが形成される領域を十分に広く確保することができる。それにより、コイルの設計の自由度を向上させることができる。その結果、第１および第２のコイルのインダクタンスの増加または抵抗の減少が可能となる。また、アイソレータ用回路基板の面積を小さくすることができるので、アイソレータの小型化が可能となる。さらに、ワイヤボンディングを用いることなく第１および第２の回路基板の第１および第２の半田バンプを第１および第２の電子部品の端子にそれぞれ接続することができる。また、リードフレーム上に第１および第２の電子部品が配置され、第３および第４の半田バンプがリードフレームに接続される。したがって、ワイヤボンディングを用いることなく第１の回路基板の第１の配線パターンおよび第２の回路基板の第２の配線パターンをリードフレームに電気的に接続することができる。その結果、リードフレームを有する小型のアイソレータを容易に製造することが可能となる。

本発明によれば、コイルの設計の自由度が向上するとともに、アイソレータの小型化が可能でかつアイソレータを容易に製造することが可能となる。

本発明の一実施の形態に係るアイソレータの断面図である。図１のアイソレータに用いられるアイソレータ用回路基板の平面図である。アイソレータ用回路基板を構成する一方の回路基板の上面図である。図３の回路基板の下面図である。アイソレータ用回路基板を構成する他方の回路基板の上面図である。図５の回路基板の下面図である。図１のアイソレータに用いられるリードフレームの平面図である。アイソレータ用回路基板を構成する回路基板の製造工程を示す断面図である。アイソレータ用回路基板を用いたアイソレータの製造方法を示す断面図である。本発明の他の実施の形態に係るアイソレータの断面図である。本発明のさらに他の実施の形態に係るアイソレータの断面図である。比較例のアイソレータの平面図である。

以下、本発明の実施の形態に係るアイソレータ用回路基板、アイソレータおよびそれらの製造方法について図面を参照しながら説明する。

（１）構成
図１は本発明の一実施の形態に係るアイソレータの断面図であり、図２は図１のアイソレータに用いられるアイソレータ用回路基板の平面図である。

図１に示すように、アイソレータ１は、アイソレータ用回路基板１００、リードフレーム３０、送信チップ４０、受信チップ５０およびパッケージ６０により構成される。アイソレータ用回路基板１００は、フレキシブル配線回路基板（以下、回路基板と呼ぶ）１０，２０からなる。

回路基板１０は、例えばポリイミドからなるベース絶縁層１１を有する。ベース絶縁層１１の上面には、所定のパターンを有する導体層１２が形成される。導体層１２によりコイルＣＡが構成される。ベース絶縁層１１の下面には、所定のパターンを有する導体層１３が形成される。導体層１３によりコイルＣＢおよび配線パターンＰＢ（図２参照）が構成される。導体層１２，１３は例えば銅からなる。コイルＣＡ，ＣＢは互いに重なる位置に形成される。導体層１２を覆うようにベース絶縁層１１の上面上に例えばポリイミドからなるカバー絶縁層１４が形成される。導体層１３を覆うようにベース絶縁層１１の下面上に例えばポリイミドからなるカバー絶縁層１５が形成される。

回路基板２０は、例えばポリイミドからなるベース絶縁層２１を有する。ベース絶縁層２１の上面には、所定のパターンを有する導体層２２が形成される。導体層２２によりコイルＣＣが構成される。ベース絶縁層２１の下面には、所定のパターンを有する導体層２３が形成される。導体層２３によりコイルＣＤおよび配線パターンＰＤ（図２参照）が構成される。導体層２２，２３は例えば銅からなる。コイルＣＣ，ＣＤは互いに重なる位置に形成される。導体層２２を覆うようにベース絶縁層２１の上面上に例えばポリイミドからなるカバー絶縁層２４が形成される。導体層２３を覆うようにベース絶縁層２１の下面上に例えばポリイミドからなるカバー絶縁層２５が形成される。

回路基板１０のカバー絶縁層１５の下面には、複数の半田バンプ１６，１７が設けられる。回路基板２０のカバー絶縁層２５の下面には、複数の半田バンプ２６，２７が設けられる。半田バンプ１７，２７の高さは、半田バンプ１６，２６の高さよりも、送信チップ４０および受信チップ５０の厚み分小さい。

リードフレーム３０上に送信チップ４０および受信チップ５０が配置される。リードフレーム３０は、後述する複数の部分により構成されるともに、複数の外部端子３１を有する。複数のコイルＣＡ，ＣＢ，ＣＣ，ＣＤが互いに重なるように回路基板１０，２０が配置される。また、コイルＣＡ，ＣＢ，ＣＣ，ＣＤが送信チップ４０および受信チップ５０に重なるように回路基板１０，２０が送信チップ４０上、受信チップ５０上およびリードフレーム３０上に配置される。半田バンプ１６は送信チップ４０の上面の端子に接合され、半田バンプ２６は受信チップ５０の上面の端子に接合される。半田バンプ１７，２７はリードフレーム３０の上面に接合される。この状態でリードフレーム３０の外部端子３１を除く部分、送信チップ４０、受信チップ５０およびアイソレータ用回路基板１００が封止樹脂からなるパッケージ６０に収容される。

図３はアイソレータ用回路基板１００を構成する一方の回路基板１０の上面図である。図４は図３の回路基板１０の下面図である。図３および図４では、カバー絶縁層１４，１５の図示が省略されている。

図３に示すように、回路基板１０のベース絶縁層１１（図１参照）の上面上には、複数（本例では２つ）のコイルＣＡが設けられる。図４に示すように、回路基板１０のベース絶縁層１１（図１参照）の下面上には、複数（本例では２つ）のコイルＣＢおよび複数の配線パターンＰＢが設けられる。コイルＣＡとコイルＣＢとは互いに重なるように配置される。

上面のコイルＣＡの中心の端部は接続層１８を通して下面のコイルＣＢの中心の端部に接続される。それにより、コイルＣＡとコイルＣＢとが直列に接続される。また、コイルＣＡとコイルＣＢとは、上面側から見て逆向きの渦巻き状に延びる。それにより、コイルＣＡおよびコイルＣＢに同じ向きに電流が流れる。

上面の複数のコイルＣＡの外側の端部にはそれぞれ端子部ＴＡが設けられる。ベース絶縁層１１の下面には、上面の端子部ＴＡに重なるように端子部ＴＢが設けられる。上面の端子部ＴＡと下面の端子部ＴＢとは接続層１８（図３）を通して接続される。下面の複数のコイルＣＢの端部にはそれぞれ端子部ＴＢが形成される。

複数の端子部ＴＢおよび配線パターンＰＢの一端部には、それぞれ半田バンプ１６が形成される。複数の半田バンプ１６は、送信チップ４０の上面の複数の端子に接触可能な位置に設けられる。複数の配線パターンＰＢの他端部には、矩形のパッドが形成され、そのパッドにそれぞれ半田バンプ１７が形成される。複数の半田バンプ１７は、後述するリードフレーム３０の各部分に接触可能な位置に設けられる。

図５はアイソレータ用回路基板１００を構成する他方の回路基板２０の上面図である。図６は図５の回路基板２０の下面図である。図５および図６では、カバー絶縁層２４，２５の図示が省略されている。

図５に示すように、回路基板２０のベース絶縁層２１（図１参照）の上面上には、複数（本例では２つ）のコイルＣＣが設けられる。図６に示すように、回路基板２０のベース絶縁層２１（図１参照）の下面上には、複数（本例では２つ）のコイルＣＤおよび複数の配線パターンＰＤが設けられる。コイルＣＣとコイルＣＤとは互いに重なるように配置される。

上面のコイルＣＣの中心の端部は接続層２８を通して下面のコイルＣＤの中心の端部に接続される。上面のコイルＣＣの中心の端部は接続層２８を通して下面のコイルＣＤの中心の端部に接続される。それにより、コイルＣＣとコイルＣＤとが直列に接続される。また、コイルＣＣとコイルＣＤとは、上面側から見て逆向きの渦巻き状に延びる。それにより、コイルＣＣおよびコイルＣＤに同じ向きに電流が流れる。

上面の複数のコイルＣＣの外側の端部にはそれぞれ端子部ＴＣが設けられる。ベース絶縁層２１の下面には、上面の端子部ＴＣに重なるように端子部ＴＤが設けられる。上面の端子部ＴＣと下面の端子部ＴＤとは接続層２８（図５）を通して接続される。下面の複数のコイルＣＤの端部にはそれぞれ端子部ＴＤが形成される。

複数の端子部ＴＤおよび配線パターンＰＤの一端部には、それぞれ半田バンプ２６が形成される。複数の半田バンプ２６は、受信チップ５０の上面の複数の端子に接触可能な位置に設けられる。複数の配線パターンＰＤの他端部には、矩形のパッドが形成され、そのパッドにそれぞれ半田バンプ２７が形成される。複数の半田バンプ２７は、後述するリードフレーム３０の各部分に接触可能な位置に設けられる。

回路基板１０のコイルＣＡ，ＣＢにより第１のコイルが構成され、回路基板２０のコイルＣＣ，ＣＤにより第２のコイルが構成される。第１のコイルと第２のコイルとによりトランスが構成される。

図７は図１のアイソレータ１に用いられるリードフレーム３０の平面図である。図７においては、リードフレーム３０の外部端子３１の図示が省略されている。

リードフレーム３０は、銅、アルミニウムまたはステンレス等の金属材料からなり、複数のリード部３２および支持部３４，３５により構成される。各リード部３２には、回路基板１０の半田バンプ１７または回路基板２０の半田バンプ２７が接合される。支持部３４には送信チップ４０が取り付けられる。支持部３５には受信チップ５０が取り付けられる。

図３および図４に示す送信チップ４０の複数の端子は、回路基板１０の半田バンプ１６、配線パターンＰＢおよび半田バンプ１７を通して図７のリードフレーム３０の複数のリード部３２にそれぞれ接続される。また、図５および図６に示す受信チップ５０の複数の端子は、回路基板２０の半田バンプ２６、配線パターンＰＤおよび半田バンプ２７を通して図７のリードフレーム３０の複数のリード部３２にそれぞれ接続される。

コイルＣＡ，ＣＢ，ＣＣ，ＣＤを構成する線路の厚み（導体層１２，１３，２２，２３の厚み）は、例えば５μｍ以上３５μｍ以下であり、９μｍ以上１８μｍ以下であることが好ましい。コイルＣＡ，ＣＢ，ＣＣ，ＣＤを構成する線路の幅は、例えば３０μｍ以上１５０μｍ以下であり、５０μｍ以上１００μｍ以下であることが好ましい。また、コイルＣＡ，ＣＢ，ＣＣ．ＣＤを構成する線路の間隔は、例えば３０μｍ以上１５０μｍ以下であり、５０μｍ以上１００μｍ以下であることが好ましい。

ベース絶縁層１１，２１の厚みは、例えば５μｍ以上１５０μｍ以下であり、２５μｍ以上１００μｍ以下であることが好ましい。カバー絶縁層１４，１５，２４，２５の厚みは、例えば５μｍ以上１５０μｍ以下であり、２５μｍ以上１００μｍ以下であることが好ましい。

半田バンプ１６，２６の直径は、例えば３０μｍ以上１００μｍ以下であり、５０μｍ以上７５μｍ以下であることが好ましい。半田バンプ１７，２７の直径は、例えば１００μｍ以上５００μｍ以下であり、１５０μｍ以上３５０μｍ以下であることが好ましい。

ベース絶縁層１１，２１およびカバー絶縁層１４，１５，２４，２５の材料として、ポリイミドの代わりに、液晶ポリマーまたはポリエステル等を用いることができる。また、導体層１２，１３，２２，２３の材料として、銅の代わりに、金（Ａｕ）、アルミニウム等の他の金属、または銅合金、アルミニウム合金等の合金を用いることができる。

（２）製造方法
次に、本実施の形態に係るアイソレータ用回路基板１００およびそれを用いたアイソレータ１の製造方法の一例について説明する。

図８はアイソレータ用回路基板１００を構成する回路基板１０の製造工程を示す断面図である。図９はアイソレータ用回路基板１００を用いたアイソレータ１の製造方法を示す断面図である。

まず、図８（ａ）に示すように、ポリイミドからなるベース絶縁層１１の上面および下面に銅からなる導体層１２，１３が積層された三層基材を用意する。

次に、図８（ｂ）に示すように、導体層１２をエッチングすることによりベース絶縁層１１の上面にサブトラクティブ法によりコイルＣＡおよび端子部ＴＡ（図３参照）を形成する。また、導体層１３をエッチングすることによりベース絶縁層１１の下面にサブトラクティブ法によりコイルＣＢ、配線パターンＰＢおよび端子部ＴＢ（図４参照）を形成する。

次に、図８（ｃ）に示すように、レーザ加工により導体層１２、ベース絶縁層１１および導体層１３に貫通孔ＴＨを形成する。レーザ加工の代わりにドリル加工等の他の方法により貫通孔ＴＨを形成してもよい。貫通孔ＴＨは、図３および図４のコイルＣＡ，ＣＢの中心の端部とコイルＣＡ，ＣＢの外側の端部に形成される。

さらに、図８（ｄ）に示すように、導体層１２上、貫通孔ＴＨの内面上および導体層１３上に金属めっきにより接続層１８を形成する。本例では、銅めっきにより接続層１８を形成する。

次に、図８（ｅ）に示すように、コイルＣＡを覆うようにベース絶縁層１１の上面上にカバー絶縁層１４を形成する。また、コイルＣＢおよび配線パターンＰＢを覆うようにベース絶縁層１１の下面上にカバー絶縁層１５を形成する。

その後、図８（ｆ）に示すように、図４の半田バンプ１６，１７が形成されるべきカバー絶縁層１５の位置にレーザ加工により貫通孔ＶＨを形成する。次いで、貫通孔ＶＨの形成時に発生したスミア（残渣）を除去する。

次に、図８（ｇ）に示すように、回路基板１０のカバー絶縁層１５の貫通孔ＶＨの位置に半田ペーストを用いた印刷法より半田バンプ１６，１７を形成する。

図８と同様の方法で回路基板２０を製造する。このようにして、回路基板１０および回路基板２０からなるアイソレータ用回路基板１００が製造される。

次に、図９に示すように、リードフレーム３０上に送信チップ４０および受信チップ５０を配置する。さらに、コイルＣＡ，ＣＢとコイルＣＣ，ＣＤとが重なるように回路基板１０のカバー絶縁層１５と回路基板２０のカバー絶縁層２４とを接着剤で接着する。接着された回路基板１０，２０を送信チップ４０および受信チップ５０上に配置する。その後、図１に示すように、外部端子３１を除くリードフレーム３０の領域、送信チップ４０、受信チップ５０およびアイソレータ用回路基板１００を封止樹脂からなるパッケージ６０に収容する。

（３）効果
本実施の形態に係るアイソレータ用回路基板１００によれば、コイルＣＡ，ＣＢ，ＣＣ，ＣＤに重なるように送信チップ４０および受信チップ５０を配置することができるので、回路基板１０，２０の面積を大きくすることなくコイルＣＡ，ＣＢ，ＣＣ，ＣＤが形成される領域を十分に広く確保することができる。それにより、コイルＣＡ，ＣＢ，ＣＣ，ＣＤの設計の自由度を向上させることができる。その結果、コイルＣＡ，ＣＢ，ＣＣ，ＣＤのインダクタンスの増加または抵抗の減少が可能となる。また、アイソレータ用回路基板１００の面積を小さくすることができるので、アイソレータ１の小型化が可能となる。さらに、ワイヤボンディングを用いることなく回路基板１０，２０の半田バンプ１６，２６を送信チップ４０および受信チップ５０の端子にそれぞれ接合することができる。また、コイルＣＡ，ＣＢ，ＣＣ，ＣＤを作製するためにＭＥＭＳ技術を用いる必要がない。それにより、アイソレータ１を容易に製造することが可能となる。

また、リードフレーム３０上に送信チップ４０および受信チップ５０を配置することにより、半田バンプ１７．２７をリードフレーム３０に接合することができる。したがって、ワイヤボンディングを用いることなく回路基板１０の配線パターンＰＢおよび回路基板２０の配線パターンＰＤをリードフレーム３０に電気的に接続することができる。その結果、外部端子３１を有する小型のアイソレータ１を容易に製造することが可能となる。

さらに、半田バンプ１７，２７は送信チップ４０および受信チップ５０の厚み方向において半田バンプ１６，２６よりも大きな高さを有するので、回路基板１０，２０とリードフレーム３０との間に送信チップ４０および受信チップ５０を配置した状態で、回路基板１０，２０の半田バンプ１６，２６を送信チップ４０および受信チップ５０の端子に容易に接合するとともに回路基板１０，２０の半田バンプ１７，２７をリードフレーム３０に容易に接合することができる。

また、コイルＣＡ，ＣＢが回路基板１０の両面に形成され、コイルＣＣ，ＣＤが回路基板２０の両面に形成されるので、回路基板１０，２０の面積を増加させることなく、コイルＣＡ，ＣＢからなる第１のコイルの巻き数およびコイルＣＣ，ＣＤからなる第２のコイルの巻き数を増加させることができる。その結果、アイソレータ用回路基板１００の面積を増加させることなく、第１および第２のコイルのインダクタンスを大きくすることが可能となる。

（４）他の実施の形態
図１０は本発明の他の実施の形態に係るアイソレータ１の断面図である。図１０のアイソレータ１が図１のアイソレータ１と異なるのは、次の点である。

アイソレータ用回路基板１００を構成する回路基板１０のベース絶縁層１１の上面にコイルＣＡおよびカバー絶縁層１４が設けられず、ベース絶縁層１１の下面にコイルＣＢ、配線パターンＰＢおよびカバー絶縁層１５が設けられる。また、回路基板２０のベース絶縁層２１の上面にコイルＣＣおよびカバー絶縁層２４が設けられ、ベース絶縁層２１の下面にコイルＣＤが設けられず、ベース絶縁層２１の下面には配線パターンＰＢおよびカバー絶縁層１５のみが設けられる。

本実施の形態に係るアイソレータ１では、第１のコイルがコイルＣＢからなり、第２のコイルがコイルＣＣからなる。この場合、回路基板１０の製造のために二層基板を用いることができる。

図１１は本発明のさらに他の実施の形態に係るアイソレータ１の断面図である。図１１のアイソレータ１が図１のアイソレータ１と異なるのは、次の点である。

アイソレータ用回路基板１００を構成する回路基板１０のベース絶縁層１１の上面にコイルＣＡおよびカバー絶縁層１４が設けられず、ベース絶縁層１１の下面にコイルＣＢ、配線パターンＰＢおよびカバー絶縁層１５が設けられる。回路基板２０の構成は、図１の回路基板２０の構成と同様である。

本実施の形態に係るアイソレータ１では、第１のコイルがコイルＣＢからなり、第２のコイルがコイルＣＣ，ＣＤからなる。この場合、回路基板１０の製造のために二層基板を用いることができる。また、コイルＣＢからなる第１のコイルの巻き数をコイルＣＣ，ＣＤからなる第２のコイルの巻き数の約半分にすることができる。それにより、アイソレータ１において変圧を容易に行うことができる。

（５）実施例
本実施例では、図８および図９の製造方法により図１のアイソレータ１を作製し、ＭＥＭＳ技術により製造された比較例のアイソレータに対する特性の比較を行った。

図１２は比較例のアイソレータの平面図である。図１２のアイソレータ１Ａにおいて、リードフレーム３００は、複数のリード部３１０および支持部３２０により構成される。支持部３２０には、コイルチップ１００、送信チップ４００および受信チップ５００が取り付けられる。コイルチップ１００は絶縁層１１０を有する。絶縁層１００には、ＭＥＭＳ技術によりコイルＣ１，Ｃ２，Ｃ３，Ｃ４が形成される。コイルチップ１００の複数の端子は、送信チップ４００の端子および受信チップ５００の端子にワイヤＷＬにより接続される。また、送信チップ４００の端子および受信チップ５００の端子は、リード部３１０および支持部３２０にワイヤＷＬにより接続される。

比較例のアイソレータ１Ａでは、コイルＣ１，Ｃ２，Ｃ３，Ｃ４を構成する線路の幅は２μｍであり、コイルＣ１，Ｃ２，Ｃ３，Ｃ４を構成する線路間の間隔は５μｍであり、コイルＣ１，Ｃ２，Ｃ３，Ｃ４を構成する線路の厚み（高さ）は９μｍであり、絶縁層１１０の厚みは１６μｍである。各コイルＣ１，Ｃ２，Ｃ３，Ｃ４の巻き数は１４である。各コイルＣ１，Ｃ２，Ｃ３，Ｃ４の外径は０．２４ｍｍであり、各コイルＣ１，Ｃ２，Ｃ３，Ｃ４の内径は０．１４ｍｍである。各コイルＣ１，Ｃ２，Ｃ３，Ｃ４の線路の長さは２０ｍｍである。各コイルＣ１，Ｃ２，Ｃ３，Ｃ４の抵抗値は１９．１１Ωである。各コイルＣ１，Ｃ２，Ｃ３，Ｃ４のインダクタンスは１０５．５ｎＨである。

また、比較例のアイソレータ１Ａの外部端子を除く短辺の寸法Ｌ１は１２．０ｍｍであり、長辺の寸法Ｌ２は１１．０ｍｍである。

実施例のアイソレータ１については、各コイルＣＡ，ＣＢ，ＣＣ，ＣＤのインダクタンスが比較例とほぼ同じになるように、コイルＣＡ，ＣＢ，ＣＣ，ＣＤ、ベース絶縁層１１，２１およびカバー絶縁層１４，１５，２４，２５の寸法を設計した。

実施例のアイソレータ１では、コイルＣＡ，ＣＢ，ＣＣ，ＣＤを構成する線路の幅は６７μｍであり、コイルＣＡ，ＣＢ，ＣＣ，ＣＤを構成する線路間の間隔は６７μｍであり、コイルＣＡ，ＣＢ，ＣＣ，ＣＤを構成する線路の厚みは１２μｍであり、ベース絶縁層１１，２１およびカバー絶縁層１４，１５，２４，２５の各々の厚みは２５μｍである。各コイルＣＡ，ＣＢ，ＣＣ，ＣＤの巻き数は５．８である。各コイルＣＡ，ＣＢ，ＣＣ，ＣＤの外径は２．０ｍｍであり、各コイルＣＡ，ＣＢ，ＣＣ，ＣＤの内径は０．８ｍｍである。各コイルＣＡ，ＣＢ，ＣＣ，ＣＤの線路の長さは５０ｍｍである。各コイルＣＡ，ＣＢ，ＣＣ，ＣＤの抵抗値は１．０７Ωである。各コイルＣＡ，ＣＢ，ＣＣ，ＣＤのインダクタンスは１０５．６ｎＨである。

また、実施例のアイソレータ１の外部端子３１を除く短辺の寸法ＬＡ（図２参照）は１１．０ｍｍであり、長辺の寸法ＬＢ（図２参照）は１０．０ｍｍである。

実施例のアイソレータ１および比較例のアイソレータ１Ａの各部の寸法および特性を表１に示す。

このように、実施例のアイソレータ１では、コイルＣＡ，ＣＢ，ＣＣ，ＣＤのインダクタンスを比較例のコイルＣ１，Ｃ２，Ｃ３，Ｃ４のインダクタンスと同じにした場合に、コイルＣＡ，ＣＢ，ＣＣ，ＣＤの抵抗値が比較例のコイルＣ１，Ｃ２，Ｃ３，Ｃ４の抵抗値に比べて約１８分の１と大幅に低減される。

したがって、上記実施の形態に係るアイソレータ１においては、コイルＣＡ，ＣＢ，ＣＣ，ＣＤの寸法の設計によりコイルＣＡ，ＣＢ，ＣＣ，ＣＤのインダクタンスの増加およびコイルＣＡ，ＣＢ，ＣＣ，ＣＤの抵抗値の減少が可能となる。

（６）請求項の各構成要素と実施の形態の各部との対応関係
以下、請求項の各構成要素と実施の形態の各部との対応の例について説明するが、本発明は下記の例に限定されない。

上記実施の形態では、回路基板１０が第１の回路基板の例であり、回路基板２０が第２の回路基板の例であり、コイルＣＡ，ＣＢが第１のコイルの例であり、コイルＣＣ，ＣＤが第２のコイルの例であり、配線パターンＰＢが第１の配線パターンの例であり、配線パターンＰＤが第２の配線パターンの例であり、半田バンプ１６が第１の接続部の例であり、半田バンプ２６が第２の接続部の例であり、半田バンプ１７が第３の接続部の例であり、半田バンプ２７が第４の接続部の例であり、リードフレーム３０がリードフレームの例であり、送信チップ４０が第１の電子部品の例であり、受信チップ５０が第２の電子部品の例である。

また、コイルＣＢが第１のコイルの一部分の例であり、コイルＣＡが第１のコイルの他の部分の例であり、コイルＣＣが第２のコイルの一部分の例であり、コイルＣＤが第２のコイルの他の部分の例であり、ベース絶縁層１１が第１の絶縁層の例であり、導体層１３が第１の導体層の例であり、カバー絶縁層１５が第１の被覆層の例であり、ベース絶縁層２１が第２の絶縁層の例であり、導体層２２が第２の導体層の例であり、カバー絶縁層２４が第２の被覆層の例であり、導体層１２が第３の導体層の例であり、導体層２３が第４の導体層の例である。

さらに、ベース絶縁層１１の上面が第１の絶縁層の一主面の例であり、ベース絶縁層１１の下面が第１の絶縁層の他主面の例であり、ベース絶縁層２１の上面が第２の絶縁層の一主面であり、ベース絶縁層２１の下面が第２の絶縁層の他主面の例である。

請求項の各構成要素として、請求項に記載されている構成または機能を有する他の種々の要素を用いることもできる。

本発明は、種々の電気機器または電子機器等に有効に利用することができる。

１アイソレータ
１０，２０回路基板
１１，２１ベース絶縁層
１２，１３，２２，２３導体層
１４，１５，２４，２５カバー絶縁層
１６，１７，２６，２７半田バンプ
１８，２８接続層
３０リードフレーム
３１外部端子
３２リード部
３４，３５支持部
４０送信チップ
５０受信チップ
６０パッケージ
１００アイソレータ用回路基板
ＰＢ，ＰＤ配線パターン
ＣＡ，ＣＢ，ＣＣ，ＣＤコイル
ＴＡ，ＴＢ，ＴＣ端子部
ＴＨ，ＶＨ貫通孔

Claims

第１および第２の電子部品ならびにリードフレームを有するアイソレータに用いられるアイソレータ用回路基板であって、
第１の回路基板と、
第２の回路基板とを備え、
前記第１の回路基板は、
第１のコイルと、
前記第１のコイルに電気的に接続される第１の半田バンプと、
第１の配線パターンと、
前記第１の配線パターンに電気的に接続される第３の半田バンプとを含み、
前記第２の回路基板は、
第２のコイルと、
前記第２のコイルに電気的に接続される第２の半田バンプと、
第２の配線パターンと、
前記第２の配線パターンに電気的に接続される第４の半田バンプとを含み、
前記第１および第２の半田バンプは、前記第１のコイルと前記第２のコイルとが互いに重なるように前記第１および第２の回路基板が配置されるとともに前記第１および第２のコイルに重なるように前記第１および第２の電子部品が配置された場合に、前記第１および第２の電子部品の端子にそれぞれ接触可能な位置に設けられ、
前記第３および第４の半田バンプは、前記リードフレーム上に前記第１および第２の電子部品が配置された場合に、前記リードフレームに接触可能な位置に設けられることを特徴とするアイソレータ用回路基板。
前記第３の半田バンプは、前記第１の電子部品の厚み方向において前記第１の半田バンプよりも大きな高さを有し、前記第４の半田バンプは、前記第２の電子部品の厚み方向において前記第２の半田バンプよりも大きな高さを有することを特徴とする請求項１記載のアイソレータ用回路基板。
前記第１の回路基板は、
一主面および他主面を有する第１の絶縁層と、
前記第１の絶縁層の前記他主面に設けられ、前記第１のコイルの少なくとも一部分を構成する第１の導体層と、
前記第１の導体層を覆うように前記第１の絶縁層の前記他主面上に形成される第１の被覆層とを含み、
前記第２の回路基板は、
一主面および他主面を有する第２の絶縁層と、
前記第２の絶縁層の前記一主面に設けられ、前記第２のコイルの少なくとも一部分を構成する第２の導体層と、
前記第２の導体層を覆うように前記第２の絶縁層の前記一主面上に形成される第２の被覆層とを含むことを特徴とする請求項２記載のアイソレータ用回路基板。
前記第１および第２の回路基板は、前記第１の絶縁層の前記他主面が前記第２の絶縁層の前記一主面に向き合うように重ねられ、
前記第１および第３の半田バンプは、前記第１の絶縁層の前記他主面上の前記第１の被覆層上に設けられ、
前記第２および第４の半田バンプは、前記第２の絶縁層の前記他主面上に設けられることを特徴とする請求項３記載のアイソレータ用回路基板。
前記第１の回路基板は、
前記第１の絶縁層の前記一主面に設けられ、前記第１のコイルの他の部分を構成する第３の導体層と、
前記第３の導体層を覆うように前記第１の絶縁層の前記一主面上に形成される第３の被覆層とをさらに含み、
前記第２の回路基板は、
前記第２の絶縁層の前記他主面に設けられ、前記第２のコイルの他の部分を構成する第４の導体層と、
前記第４の導体層を覆うように前記第２の絶縁層の前記他主面上に形成される第４の被覆層とを含むことを特徴とする請求項４記載のアイソレータ用回路基板。
アイソレータ用回路基板と、
第１および第２の電子部品と、
リードフレームとを備え、
前記アイソレータ用回路基板は、
第１の回路基板と、
第２の回路基板とを備え、
前記第１の回路基板は、
第１のコイルと、
前記第１のコイルに電気的に接続される第１の半田バンプと、
第１の配線パターンと、
前記第１の配線パターンに電気的に接続される第３の半田バンプとを含み、
前記第２の回路基板は、
第２のコイルと、
前記第２のコイルに電気的に接続される第２の半田バンプと、
第２の配線パターンと、
前記第２の配線パターンに電気的に接続される第４の半田バンプとを含み、
前記アイソレータ用回路基板の前記第１のコイルと前記第２のコイルとが互いに重なるように前記第１および第２の回路基板が配置されるとともに、前記第１および第２のコイルに重なるように前記第１および第２の電子部品が配置され、前記第１の回路基板の前記第１の半田バンプが前記第１の電子部品の端子に接続され、前記第２の回路基板の前記第２の半田バンプが前記第２の電子部品の端子に接続され、
前記リードフレーム上に前記第１および第２の電子部品が配置され、前記第３および第４の半田バンプが前記リードフレームに接続されることを特徴とするアイソレータ。
第１および第２の電子部品ならびにリードフレームを有するアイソレータに用いられるアイソレータ用回路基板の製造方法であって、
第１のコイル、その第１のコイルに電気的に接続される第１の半田バンプ、第１の配線パターン、およびその第１の配線パターンに電気的に接続される第３の半田バンプを有する第１の回路基板を作製する工程と、
第２のコイル、その第２のコイルに電気的に接続される第２の半田バンプ、第２の配線パターン、およびその第２の配線パターンに電気的に接続される第４の半田バンプを有する第２の回路基板を作製する工程とを備え、
前記第１および第２の半田バンプは、前記第１のコイルと前記第２のコイルとが互いに重なるように前記第１および第２の回路基板が配置されるとともに前記第１および第２のコイルに重なるように前記第１および第２の電子部品が配置された場合に、前記第１および第２の電子部品の端子にそれぞれ接触可能な位置に設けられ、
前記第３および第４の半田バンプは、前記リードフレーム上に前記第１および第２の電子部品が配置された場合に、前記リードフレームに接触可能な位置に設けられることを特徴とするアイソレータ用回路基板の製造方法。
第１のコイル、その第１のコイルに電気的に接続される第１の半田バンプ、第１の配線パターン、およびその第１の配線パターンに電気的に接続される第３の半田バンプを有する第１の回路基板を作製する工程と、
第２のコイル、その第２のコイルに電気的に接続される第２の半田バンプ、第２の配線パターン、およびその第２の配線パターンに電気的に接続される第４の半田バンプを有する第２の回路基板を作製する工程と、
前記第１のコイルと前記第２のコイルとが互いに重なるように前記第１および第２の回路基板を配置するとともに前記第１および第２のコイルに重なるように前記第１および第２の電子部品をリードフレーム上に配置し、前記第１および第２の半田バンプをそれぞれ前記第１および第２の電子部品の端子に接続し、前記第３および第４の半田バンプを前記リードフレームに接続する工程とを含むことを特徴とするアイソレータの製造方法。