[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP5785103B2 - ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ - Google Patents

ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ Download PDF

Info

Publication number
JP5785103B2
JP5785103B2 JP2012005945A JP2012005945A JP5785103B2 JP 5785103 B2 JP5785103 B2 JP 5785103B2 JP 2012005945 A JP2012005945 A JP 2012005945A JP 2012005945 A JP2012005945 A JP 2012005945A JP 5785103 B2 JP5785103 B2 JP 5785103B2
Authority
JP
Japan
Prior art keywords
superlattice
layer
buffer layer
layer structure
composition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012005945A
Other languages
English (en)
Other versions
JP2013145821A (ja
JP2013145821A5 (ja
Inventor
暢行 布袋田
暢行 布袋田
信明 寺口
信明 寺口
大輔 本田
大輔 本田
伸之 伊藤
伸之 伊藤
雅和 松林
雅和 松林
治彦 松笠
治彦 松笠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2012005945A priority Critical patent/JP5785103B2/ja
Priority to US14/372,366 priority patent/US9111839B2/en
Priority to PCT/JP2013/050519 priority patent/WO2013108733A1/ja
Priority to CN201380005634.XA priority patent/CN104054166A/zh
Publication of JP2013145821A publication Critical patent/JP2013145821A/ja
Publication of JP2013145821A5 publication Critical patent/JP2013145821A5/ja
Application granted granted Critical
Publication of JP5785103B2 publication Critical patent/JP5785103B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H01L29/152—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H01L29/155—
    • H01L29/2003—
    • H01L29/205—
    • H01L29/7787—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

本発明は、２次元電子ガス（２ＤＥＧ）を生じ得る複数の窒化物系半導体層を含むヘテロ接合型電界効果トランジスタを作製するためのエピタキシャルウエハに関し、特にそのウエハにおける反りと転位密度の低減に関する。
窒化物系半導体からなる例えばＡｌＧａＮ層／ＧａＮ層のヘテロ接合構造の形成においては、ＧａＮ基板が高価であることから、サファイア基板やＳｉ基板の上におけるそれらの層のエピタキシャル結晶成長が従来から行なわれている。
Ｓｉ基板上の窒化物系半導体層の結晶成長に関しては、Ｓｉ基板に対する窒化物系半導体層の結晶構造の相違、格子不整合、熱膨張係数差などに基づく歪みを緩和するために、さまざまなバッファ層構造が検討されている。より具体的には、２種の超格子構成層の繰返しを含む超格子バッファ層構造に関して、多くの特許公報が存在している。
例えば、特許文献１では、格子定数および熱膨張率が大きく異なる基板上に表面が平滑でクラックを含まない窒化物半導体層を形成することを目的として、シリコン基板上にＡｌｘＧａ１−ｘＮ（０．５≦ｘ≦１）の第１超格子構成層とＡｌｙＧａ１−ｙＮ（０．０１≦ｙ≦０．２）の第２超格子構成層とを交互に繰返し積層してＡｌＧａＮ系超格子バッファ層構造を形成することが記載されている。
また、特許文献２では、バッファ層を介する電極間の電流リークを抑制することを目的として、シリコン基板上のＡｌＮバッファ層と、その上に交互に積層された高Ａｌ組成比のＨ−ＡｌＧａＮ超格子構成層と低Ａｌ組成比のＬ−ＡｌＧａＮ超格子構成層を含む超格子バッファ層構造とを有する半導体素子が記載されている。
さらに、特許文献３では、Ｓｉ基板上またはこの上に形成した中間層上に、Ａｌ組成比が厚さ方向に連続または段階的に減少させられた組成傾斜バッファ層構造を形成し、その上に交互に積層された高Ａｌ組成比のＡｌＧａＮ超格子構成層と低Ａｌ組成比のＡｌＧａＮ超格子構成層と含む超格子バッファ層構造を形成し、その上にチャネル層となる窒化物層が形成されている。このような積層構造を利用することによって、クラックおよびピットの発生が少なくかつ結晶性に優れた窒化物半導体層を有する半導体素子が得られることが述べられている。
特開２００７−６７０７７号公報 特開２０１０−２３２３７７号公報 特開２００９−１５８８０４号公報
特許文献１から３に開示された窒化物系半導体エピタキシャルウエハは、電子デバイスであるパワーデバイス用のウエハとして用いることができることが記載または示唆されている。しかしながら、そのようなエピタキシャルウエハを用いてパワーデバイスを製造するためには、そのウエハに対してフォトリソグラフィやエッチングなどの工程を通して、電極形成、素子分離、表面保護膜形成、内部配線形成などの半導体処理プロセスを経る必要がある。したがって、ウエハに反りがある場合にはデバイスの歩留まりの低下を招き、反りがひどい場合にはウエハを半導体製造装置で処理できないという問題を生じる。特に、６００Ｖから１２００Ｖまでの耐電圧が求められるパワーデバイスの場合には、窒化物半導体層自体の膜厚を増大させる必要があり、その膜厚の増大に伴ってウエハの反りが大きくなる傾向にある。
このようなウエハの反りの問題から、パワーデバイスを製造するに適したエピタキシャルウエハは、未だ市場に出ていないのが現状である。
上述のような先行技術における課題に鑑み、本発明は、段階的組成傾斜バッファ層構造とその上の超格子バッファ層構造との関係を調整することによって、ヘテロ接合型ＦＥＴ用のエピタキシャルウエハにおける反りと刃状転位密度を低減させることを目的としている。
本発明によれば、ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハは、Ｓｉ基板上に順次積層されたＡｌＮ下地層、段階的組成傾斜バッファ層構造、超格子バッファ層構造、ＧａＮチャネル層、および窒化物系半導体の電子供給層を含み、段階的組成傾斜バッファ層構造はＡｌ組成比が段階的に順次低減されるように積層された複数のＡｌＧａＮバッファ層を含み、最上のＡｌＧａＮバッファ層はＡｌｘＧａ1-ｘＮ（０＜ｘ）の組成を有し、超格子バッファ層構造内ではＡｌｙＧａ１−ｙＮ（ｙ≦１）超格子構成層とＡｌｚＧａ１−ｚＮ（０＜ｚ＜ｙ）超格子構成層のいずれかから開始してそれらの超格子構成層が交互に複数回積層されており、ＡｌｘＧａ1-ｘＮバッファ層とＡｌｚＧａ１−ｚＮ超格子構成層とがほぼ同じＡｌ組成比を有していてｘ−０．０５≦ｚ≦ｘ＋０．０５の条件を満たし、超格子バッファ層構造内の小さなバンドギャップのＡｌ ｚ Ｇａ １−ｚ Ｎ（０＜ｚ＜ｙ）超格子構成層と段階的組成傾斜バッファ層構造中の最上層のＡｌｘＧａ1-ｘＮ（０＜ｘ）のそれぞれにおけるＡｌ組成比は等しいことを特徴としている。
なお、超格子バッファ層構造内の最下の超格子構成層は、ＡｌＮの組成を有することが好ましい。
上述のような本発明による段階的組成傾斜バッファ層構および超格子バッファ層構造の組合せを利用することよって、窒化物系半導体エピタキシャルウエハの反りを大幅に低減させることができ、また刃状転位密度も低減された窒化物系半導体エピタキシャルウエハを得ることが可能となる。
本発明の実施例１による窒化物系半導体エピタキシャルウエハの積層構造を示す模式的断面図である。 比較例１による窒化物系半導体エピタキシャルウエハの積層構造を示す模式的断面図である。 比較例２による窒化物系半導体エピタキシャルウエハの積層構造を示す模式的断面図である。 段階的組成傾斜バッファ層構造中の最上層に対する超格子バッファ層構造中で相対的に小さなバンドギャップを有する超格子構成層のＡｌ組成差（％）に依存するエピタキシャルウエハの反り量（μｍ）を示すグラフである。
本発明者達は、ヘテロ接合型ＦＥＴ用のエピタキシャルウエハにおける反りと刃状転位密度の低減を図るために望まれる段階的組成傾斜バッファ層構と超格子バッファ層構造との関係を解明するために、以下に述べるような実施例と比較例によるウエハにおける反り量と刃状転位密度を測定し、その結果について考察して本発明を導き出した。
（実施例１）
図１は、本発明の実施例１によるヘテロ接合型ＦＥＴ用エピタキシャルウエハの積層構造を示す模式的断面図である。
この図１のウエハの作製においては、４インチ径で厚さ６２５μｍのＳｉ基板１が用いられた。窒化物系半導体層の結晶成長に先立って、フッ酸系のエッチャントでＳｉ基板１の表面酸化膜を除去した後に、ＭＯＣＶＤ（有機金属気相堆積）装置内にその基板がセットされた。ＭＯＣＶＤ装置内では基板が１１００℃に加熱され、チャンバ内圧力１３．３ｋＰａの水素雰囲気にて基板表面のクリーニングが行なわれた。その後、基板温度とチャンバ内圧力を維持しつつ、アンモニアＮＨ３（１２．５ｓｌｍ）を流すことによって、Ｓｉ基板表面の窒化が行なわれた。
Ｓｉ基板表面の窒化に引き続いて、ＴＭＡ（トリメチルアルミニウム）流量＝１１７μｍｏｌ／ｍｉｎとＮＨ３流量＝１２．５ｓｌｍの条件下で、ＡｌＮ下地層２が２００ｎｍの厚さに堆積された。
その後、基板温度を１１５０℃に上昇させ、下記条件下で段階的組成傾斜バッファ層構造６が形成された。すなわち、ＴＭＧ（トリメチルガリウム）流量＝５７μｍｏｌ／ｍｉｎ、ＴＭＡ流量＝９７μｍｏｌ／ｍｉｎおよびＮＨ３流量＝１２．５ｓｌｍの条件下で、Ａｌ０．７Ｇａ０．３Ｎ層３が２００ｎｍの厚さに堆積された。続いて、ＴＭＧ流量＝９９μｍｏｌ／ｍｉｎ、ＴＭＡ流量＝５５μｍｏｌ／ｍｉｎおよびＮＨ３流量＝１２．５ｓｌｍの条件下で、Ａｌ０．４Ｇａ０．６Ｎ層４が４００ｎｍの厚さに堆積され、さらにＴＭＧ流量＝１３７μｍｏｌ／ｍｉｎ、ＴＭＡ流量＝１８μｍｏｌ／ｍｉｎおよびＮＨ３流量＝１２．５ｓｌｍの条件下で、Ａｌ０．１Ｇａ０．９Ｎ層５が４００ｎｍの厚さに堆積された。こうして、段階的組成傾斜バッファ層構造６が形成された。
その後に、基板温度を１１５０℃に維持したままで、厚さ１０ｎｍのＡｌＮ超格子構成層と厚さ２０ｎｍのＡｌ０．１Ｇａ０．９Ｎ超格子構成層とを７０周期積層することによって、厚さ２．１μｍの超格子（ＳＬ）バッファ層構造７が形成された。このとき、ＡｌＮ超格子構成層はＴＭＡ流量＝１０２μｍｏｌ／ｍｉｎおよびＮＨ３流量＝１２．５ｓｌｍの条件下で堆積され、Ａｌ０．１Ｇａ０．９Ｎ超格子構成層はＴＭＧ流量＝７２０μｍｏｌ／ｍｉｎ、ＴＭＡ流量＝８０μｍｏｌ／ｍｉｎおよびＮＨ３流量＝１２．５ｓｌｍの条件下で堆積された。
その後に基板温度が１１００℃に下げられ、ＴＭＧ流量＝２２４μｍｏｌ／ｍｉｎおよびＮＨ３流量＝１２．５ｓｌｍの条件下で、ＧａＮチャネル層８が１０００ｎｍに堆積された。
なお、本実施例１では単一のＧａＮチャネル層８が堆積されたが、形成されるＦＥＴの耐電圧を向上させるために、相対的に低い反応ガス圧下で堆積される厚さ０．３μｍのＧａＮ層と相対的に高い反応ガス圧下で堆積される厚さ０．７μｍのＧａＮ層を含む２層構造のチャネル層が形成されてもよい。この場合に、反応ガス圧が低いときにはＴＭＧに含まれる炭素がＧａＮチャネル層内にドープされやすく、逆に反応ガス圧が高いとき合にはＧａＮチャネル層内に炭素がドープされにくい傾向を利用することによってＦＥＴの耐電圧の向上が図られる。
ＧａＮチャネル層８上には、ＴＭＧ流量＝４６μｍｏｌ／ｍｉｎ、ＴＭＡ流量＝７μｍｏｌ／ｍｉｎおよびＮＨ３流量＝１２．５ｓｌｍの条件下で、１３．３ｋＰａの圧力の下で、Ａｌ０．２Ｇａ０．８Ｎ障壁層９（２０ｎｍ厚）からなる電子供給層が堆積された。
なお、電子供給層としては、ＧａＮチャネル層８とＡｌ０．２Ｇａ０．８Ｎ障壁層９との間に極めて薄いＡｌＮ特性改善層（１ｎｍ厚）を付加することによってＧａＮチャネル層中の２ＤＥＧ濃度を高める工夫をしてもよいし、Ａｌ０．２Ｇａ０．８Ｎ障壁層９の表面を保護する目的でその上にＧａＮキャップ層（１ｎｍ厚）を設けることも好ましい。
（比較例１）
図２は、比較例１によるヘテロ接合型ＦＥＴ用のエピタキシャルウエハの積層構造を示す模式的断面図である。
図２のウエハの作製では、超格子（ＳＬ）バッファ層構造７２に含まれる層以外の層は、実施例１の場合と同じ条件で堆積された。
本比較例１の超格子バッファ層構造７２の形成においては、基板温度を１１５０℃に設定して、厚さ１０ｎｍのＡｌＮ超格子構成層と厚さ２０ｎｍのＧａＮ超格子構成層とが７０周期積層された。このとき、ＡｌＮ超格子構成層はＴＭＡ流量＝１０２μｍｏｌ／ｍｉｎおよびＮＨ３流量＝１２．５ｓｌｍの条件下で堆積され、ＧａＮ層はＴＭＧ流量＝８００μｍｏｌ／ｍｉｎおよびＮＨ３流量＝１２．５ｓｌｍの条件下で堆積された。
その後、実施例１の場合と同様に、ＧａＮチャネル層８（１０００ｎｍ厚）およびＡｌ０．２Ｇａ０．８Ｎ障壁層９（２０ｎｍ厚）の電子供給層が堆積された。
（比較例２）
図３は、比較例２によるヘテロ接合型ＦＥＴ用のエピタキシャルウエハの積層構造を示す模式的断面図である。
図３のウエハの作製においは、超格子（ＳＬ）バッファ層構造７３に含まれる層以外の層は、実施例１の場合と同じ条件で堆積された。
本比較例２の超格子バッファ層構造７３の形成においては、基板温度を１１５０℃に設定し、厚さ１０ｎｍのＡｌＮ超格子構成層と厚さ２０ｎｍのＡｌ０．２Ｇａ０．８Ｎ超格子構成層とが７０周期積層された。このとき、ＡｌＮ超格子構成層はＴＭＡ流量＝１０２μｍｏｌ／ｍｉｎおよびＮＨ３流量＝１２．５ｓｌｍの条件下で堆積され、Ａｌ０．２Ｇａ０．８Ｎ超格子構成層はＴＭＧ流量＝６４０μｍｏｌ／ｍｉｎ、ＴＭＡ流量＝１６０μｍｏｌ／ｍｉｎおよびＮＨ３流量＝１２．５ｓｌｍの条件下で堆積された。
その後、実施例１の場合と同様に、ＧａＮチャネル層８（１０００ｎｍ厚）およびＡｌ０．２Ｇａ０．８Ｎ障壁層９（２０ｎｍ厚）の電子供給層が堆積された。
（評価および考察）
以上のような実施例および比較例によるエピタキシャルウエハにおいて反りと刃状転位密度が評価された。
なお、４インチ径のウエハの反りは、下に凸の中央部の反り量をプラスとして測定されている。また、刃状転位密度は、ＧａＮチャネル層８中の転位密度として測定されている。より具体的には、刃状転位密度は、Ｘ線回折測定によるロッキングカーブの（１−１００）面回折ピークの半値全幅（ＦＷＨＭ）を用いる下記の実験式（１）から見積もられている。
刃状転位密度＝（ＦＷＨＭ２／９．０）／３．１８９Å２ ・・・（１）
ここで、ＦＷＨＭと刃状転位密度とは、カソードルミネッセンス（ＣＬ）による観察によって関係付けられた。式（１）中の数値「９．０」は、ＦＷＨＭと刃状転位密度とをＣＬ観察に基づいて関係付けるフィティングパラメータであり、３．１８９ÅはＧａＮ結晶中の刃状転位のバーガスベクトルの長さである。
図４のグラフにおいては、超格子バッファ層構造中で相対的に小さなバンドギャップ（小さなＡｌ組成比）を有する超格子構成層に対する段階的組成傾斜バッファ層構造中の最上層のＡｌ組成差（％）に依存するエピタキシャルウエハの反り（μｍ）が、上述の実施例１および比較例１と２に基づいて示されている。
すなわち、段階的組成傾斜バッファ層構造中の最上層の組成をＡｌｘＧａ1-ｘＮ（０＜ｘ）とし、超格子バッファ層構造中で相対的に大きなバンドギャップを有する超格子構成層の組成をＡｌｙＧａ1-ｙＮ（ｙ≦１）しかつ相対的に小さなバンドギャップを有する超格子構成層の組成をＡｌｚＧａ1-ｚＮ（０＜ｚ＜ｙ）とした場合に、図４のグラフの横軸は（ｚ−ｘ）×１００％を表している。
このグラフに示されているように、実施例１においては、超格子バッファ層構造７内の小さなバンドギャップのＡｌ０．１Ｇａ０．９Ｎ超格子構成層に対する段階的組成傾斜バッファ層構造中６の最上層のＡｌ０．１Ｇａ０．９Ｎ層５のＡｌ組成差は０％であって、この場合にウエハの反り量は２．０μｍであった。また、そのウエハにおける刃状転位密度は２．４４×１０９ｃｍ−２であった。
他方、比較例１においては、超格子バッファ層構造７２内の小さなバンドギャップのＧａＮ超格子構成層に対する段階的組成傾斜バッファ層構造中６の最上層のＡｌ０．１Ｇａ０．９Ｎ層５のＡｌ組成差は−１０％であって、この場合にウエハの反り量は４４．８μｍであった。また、そのウエハにおける刃状転位密度は６．１５×１０９ｃｍ−２であった。
さらに、比較例２においては、超格子バッファ層構造７３内の小さなバンドギャップのＡｌ０．２Ｇａ０．８Ｎ超格子構成層に対する段階的組成傾斜バッファ層構造中６の最上層のＡｌ０．１Ｇａ０．９Ｎ層５に対するＡｌ組成差は＋１０％であって、この場合にウエハの反り量は６７．４μｍであった。また、そのウエハにおける刃状転位密度は３．４５×１０９ｃｍ−２であった。
以上の結果から、超格子バッファ層構造中の小さなＡｌ組成比の超格子構成層と組成傾斜バッファ層構造中の最上層との間のＡｌ組成差（％）が小さいほど、エピタキシャルウエハにおける反りと刃状転位密度の両方が顕著に減少することが分かる。
ここで、エピタキシャルウエハの反りが２０μｍ以下の場合には、半導体製造プロセスにおいてそのウエハを容易に取扱うことができ、例えばＧａＮ系の低オン抵抗の小型パワーデバイスを容易に作製することができる。したがって、−０．０５≦ｚ−ｘ≦０．０５の組成比差であれば、実用的なエピタキシャルウエハとして利用可能である。
なお、以上の実施例と比較例においては組成傾斜バッファ層構造中６の最上層としてＡｌ０．１Ｇａ０．９Ｎ層５が用いられたが、その最上層としてＡｌ０．２Ｇａ０．８Ｎ層が用いられた場合でも、図４と同様の傾向が確認された。
以上のような結果となる理由として、以下のような事項が関係していると推察される。まず、比較的大きな厚さを有するＧａＮチャネル層を直接Ｓｉ基板上にエピタキシャル成長させた場合、エピタキシャル成長時の高温状態から室温にウエハを冷却するときに、Ｓｉ基板に比べて大きな熱膨張係数を有するＧａＮ層はＳｉ基板より冷却収縮度が大きくなる。したがって、Ｓｉ基板の上面はＧａＮ層から圧縮力を受け（ＧａＮ層はＳｉ基板から引張り力を受け）、ウエハ全体が下に凸に反ることになる。
このような状況において、段階的組成傾斜バッファ層構造によって格子定数差による歪を利用してＧａＮ層に圧縮力を順次与えることによって、結果としてウエハ全体の下に凸の反りを軽減させることができる。なお、ＡｌＧａＮ層は、ＧａＮ層およびＡｌＮ層に比べてそれらの中間の格子定数を有している。
さらに、超格子バッファ層構造中でバンドギャップの小さい方の超格子構成層のＡｌ組成を段階的傾斜バッファ層中の最上層のＡｌ組成とほぼ同じにすることによって、超格子バッファ層構造と段階的傾斜バッファ層構造との間の歪を最小限とすることができ、ウエハに生じる反りをさらにミニマイズできると考えられる。
なお、高い耐電圧を有するＦＥＴを作製するために本発明のエピタキシャルウエハを使用する場合には、超格子バッファ層構造はなるべく大きなバンドギャップのＡｌＮ超格子構成層を含むことが好ましい。
以上のように、本発明による段階的組成傾斜バッファ層構と超格子バッファ層構造の組合せを利用することよって、窒化物系半導体エピタキシャルウエハの反りを大幅に低減させることができ、また刃状転位密度も低減された窒化物系半導体エピタキシャルウエハを提供することが可能となる。
１ Ｓｉ基板、２ ＡｌＮ下地層、３ Ａｌ０．７Ｇａ０．３Ｎバッファ層、４ Ａｌ０．４Ｇａ０．６Ｎバッファ層、５ Ａｌ０．１Ｇａ０．９Ｎバッファ層、６ 段階的組成傾斜バッファ層構造、７、７２、７３ 超格子バッファ層構造、８ ＧａＮチャネル層、９ Ａｌ０．２Ｇａ０．８Ｎ障壁層。

Claims (2)

  1. ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハであって、
    Ｓｉ基板上に順次積層されたＡｌＮ下地層、段階的組成傾斜バッファ層構造、超格子バッファ層構造、ＧａＮチャネル層、および窒化物系半導体の電子供給層を含み、
    前記段階的組成傾斜バッファ層構造は、Ａｌ組成比が段階的に順次低減されるように積層された複数のＡｌＧａＮバッファ層を含み、最上のＡｌＧａＮバッファ層はＡｌｘＧａ1-ｘＮ（０＜ｘ）の組成を有し、
    前記超格子バッファ層構造内ではＡｌｙＧａ１−ｙＮ（ｙ≦１）超格子構成層とＡｌｚＧａ１−ｚＮ（０＜ｚ＜ｙ）超格子構成層のいずれかから開始してそれらの超格子構成層が交互に複数回積層されており、
    前記ＡｌｘＧａ1-ｘＮバッファ層とＡｌｚＧａ１−ｚＮ超格子構成層とがほぼ同じＡｌ組成比を有していてｘ−０．０５≦ｚ≦ｘ＋０．０５の条件を満たし、
    前記超格子バッファ層構造内の小さなバンドギャップのＡｌ ｚ Ｇａ １−ｚ Ｎ（０＜ｚ＜ｙ）超格子構成層と前記段階的組成傾斜バッファ層構造中の最上層のＡｌｘＧａ1-ｘＮ（０＜ｘ）のそれぞれにおけるＡｌ組成比は等しい、エピタキシャルウエハ。
  2. 前記超格子バッファ層構造内の最下の超格子構成層がＡｌＮの組成を有することを特徴とする請求項１に記載のエピタキシャルウエハ。
JP2012005945A 2012-01-16 2012-01-16 ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ Active JP5785103B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2012005945A JP5785103B2 (ja) 2012-01-16 2012-01-16 ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ
US14/372,366 US9111839B2 (en) 2012-01-16 2013-01-15 Epitaxial wafer for heterojunction type field effect transistor
PCT/JP2013/050519 WO2013108733A1 (ja) 2012-01-16 2013-01-15 ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ
CN201380005634.XA CN104054166A (zh) 2012-01-16 2013-01-15 异质结型场效应晶体管用的外延晶片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012005945A JP5785103B2 (ja) 2012-01-16 2012-01-16 ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ

Publications (3)

Publication Number Publication Date
JP2013145821A JP2013145821A (ja) 2013-07-25
JP2013145821A5 JP2013145821A5 (ja) 2014-09-04
JP5785103B2 true JP5785103B2 (ja) 2015-09-24

Family

ID=48799158

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012005945A Active JP5785103B2 (ja) 2012-01-16 2012-01-16 ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ

Country Status (4)

Country Link
US (1) US9111839B2 (ja)
JP (1) JP5785103B2 (ja)
CN (1) CN104054166A (ja)
WO (1) WO2013108733A1 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014220407A (ja) * 2013-05-09 2014-11-20 ローム株式会社 窒化物半導体素子
JP6121806B2 (ja) * 2013-06-07 2017-04-26 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
TWI574407B (zh) * 2013-08-16 2017-03-11 晶元光電股份有限公司 半導體功率元件
CN103500763B (zh) * 2013-10-15 2017-03-15 苏州晶湛半导体有限公司 Ⅲ族氮化物半导体器件及其制造方法
GB2519338A (en) * 2013-10-17 2015-04-22 Nanogan Ltd Crack-free gallium nitride materials
JP2015103665A (ja) * 2013-11-25 2015-06-04 シャープ株式会社 窒化物半導体エピタキシャルウエハおよび窒化物半導体
KR102175320B1 (ko) 2014-04-07 2020-11-06 엘지이노텍 주식회사 발광소자 및 이를 구비하는 조명 시스템
CN104037287B (zh) * 2014-06-10 2017-01-11 广州市众拓光电科技有限公司 生长在Si衬底上的LED外延片及其制备方法
CN104201196B (zh) * 2014-08-13 2017-07-28 中国电子科技集团公司第五十五研究所 表面无微裂纹的Si基III族氮化物外延片
JP2016100471A (ja) * 2014-11-21 2016-05-30 住友電気工業株式会社 半導体装置及び半導体装置の製造方法
US10109736B2 (en) * 2015-02-12 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Superlattice buffer structure for gallium nitride transistors
JP2016207715A (ja) * 2015-04-16 2016-12-08 株式会社豊田中央研究所 半導体ウエハ及び半導体装置
US20160359004A1 (en) * 2015-06-03 2016-12-08 Veeco Instruments, Inc. Stress control for heteroepitaxy
US9577042B1 (en) * 2015-08-13 2017-02-21 Globalfoundries Inc. Semiconductor structure with multilayer III-V heterostructures
WO2017077805A1 (ja) * 2015-11-02 2017-05-11 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法
WO2017145199A1 (ja) * 2016-02-26 2017-08-31 サンケン電気株式会社 半導体基体及び半導体装置
US9842900B2 (en) 2016-03-30 2017-12-12 International Business Machines Corporation Graded buffer layers with lattice matched epitaxial oxide interlayers
CN106098749A (zh) * 2016-06-30 2016-11-09 中国电子科技集团公司第五十五研究所 一种硅衬底上AlGaN/GaN异质结构及其生长方法
JP6796467B2 (ja) * 2016-11-30 2020-12-09 住友化学株式会社 半導体基板
JP6859084B2 (ja) * 2016-11-30 2021-04-14 住友化学株式会社 半導体基板
JP7158842B2 (ja) 2017-01-23 2022-10-24 アイメック・ヴェーゼットウェー パワーエレクトロニクス装置用のｉｉｉ－ｎ系基板およびその製造方法
JP6781095B2 (ja) * 2017-03-31 2020-11-04 エア・ウォーター株式会社 化合物半導体基板
CN112820773B (zh) * 2019-11-18 2024-05-07 联华电子股份有限公司 一种高电子迁移率晶体管
CN111009599A (zh) * 2020-01-02 2020-04-14 江西乾照光电有限公司 一种led外延片及其制备方法
CN112768512A (zh) * 2021-01-13 2021-05-07 西安电子科技大学 基于凹槽阳极结构的AlGaN基双沟道肖特基二极管及制备方法
CN113380930B (zh) * 2021-06-11 2022-08-19 厦门士兰明镓化合物半导体有限公司 深紫外发光二极管及其制造方法
CN114361302B (zh) * 2022-03-17 2022-06-17 江西兆驰半导体有限公司 一种发光二极管外延片、发光二极管缓冲层及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7030428B2 (en) * 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
US7112830B2 (en) * 2002-11-25 2006-09-26 Apa Enterprises, Inc. Super lattice modification of overlying transistor
JP4826703B2 (ja) * 2004-09-29 2011-11-30 サンケン電気株式会社 半導体素子の形成に使用するための板状基体
JP2007067077A (ja) 2005-08-30 2007-03-15 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体素子およびその製造方法
EP1978550A4 (en) * 2005-12-28 2009-07-22 Nec Corp FIELD EFFECT TRANSISTOR AND MULTILAYER EPITAXIAL FILM FOR USE IN THE MANUFACTURE OF A FIELD EFFECT TRANSISTOR
US7598108B2 (en) * 2007-07-06 2009-10-06 Sharp Laboratories Of America, Inc. Gallium nitride-on-silicon interface using multiple aluminum compound buffer layers
JP4592742B2 (ja) 2007-12-27 2010-12-08 Ｄｏｗａエレクトロニクス株式会社 半導体材料、半導体材料の製造方法及び半導体素子
JP5809802B2 (ja) * 2008-03-12 2015-11-11 ルネサスエレクトロニクス株式会社 半導体装置
JP4677499B2 (ja) * 2008-12-15 2011-04-27 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
JP5634681B2 (ja) 2009-03-26 2014-12-03 住友電工デバイス・イノベーション株式会社 半導体素子
JP5473445B2 (ja) * 2009-07-17 2014-04-16 シャープ株式会社 エピタキシャルウェハ
JP5708187B2 (ja) * 2011-04-15 2015-04-30 サンケン電気株式会社 半導体装置
JP2013026321A (ja) * 2011-07-19 2013-02-04 Sharp Corp 窒化物系半導体層を含むエピタキシャルウエハ

Also Published As

Publication number Publication date
WO2013108733A1 (ja) 2013-07-25
JP2013145821A (ja) 2013-07-25
US9111839B2 (en) 2015-08-18
CN104054166A (zh) 2014-09-17
US20140353587A1 (en) 2014-12-04

Similar Documents

Publication Publication Date Title
JP5785103B2 (ja) ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ
JP6318474B2 (ja) 半導体装置の製造方法
JP5634681B2 (ja) 半導体素子
WO2013008461A1 (ja) Iii族窒化物エピタキシャル基板およびその製造方法
WO2009119356A1 (ja) 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
JP2010232293A (ja) 半導体装置
JP2013026321A (ja) 窒化物系半導体層を含むエピタキシャルウエハ
JP5788296B2 (ja) 窒化物半導体基板及びその製造方法
JP2016207748A (ja) 半導体装置の製造方法および半導体装置
JP2018538686A (ja) 薄いケイ素基板の応力制御
JP6126906B2 (ja) 窒化物半導体エピタキシャルウェハ
JP2013145782A (ja) ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ
JP5817283B2 (ja) 半導体装置の製造方法
JP6239017B2 (ja) 窒化物半導体基板
JP6173493B2 (ja) 半導体素子用のエピタキシャル基板およびその製造方法
JP5914999B2 (ja) 半導体装置の製造方法
JP5776344B2 (ja) 半導体装置
JP2014192226A (ja) 電子デバイス用エピタキシャル基板
US9401420B2 (en) Semiconductor device
JP2015103665A (ja) 窒化物半導体エピタキシャルウエハおよび窒化物半導体
JP2013069935A (ja) 半導体基板の製造方法
JP6174253B2 (ja) 窒化物系化合物半導体
WO2016039178A1 (ja) 窒化物半導体積層構造及びそれを用いた電子デバイス
JP2013069938A (ja) 半導体基板の製造方法
WO2016152106A1 (ja) 半導体ウエハ、半導体装置及び半導体ウエハの製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140717

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140717

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150310

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150630

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150723

R150 Certificate of patent or registration of utility model

Ref document number: 5785103

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350