JP5780650B2 - レベルシフタ回路、走査回路、表示装置、及び、電子機器 - Google Patents
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Description
本開示の走査回路は、最終段にインバータ回路を、当該インバータ回路の前段に上記本開示のレベルシフタ回路を有するものである。
本開示の表示装置は、電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、 最終段にインバータ回路を、当該インバータ回路の前段に上記本開示のレベルシフタ回路を有し、画素アレイ部の各画素を走査する走査回路とを備えたものである。
本開示の電子機器は、上記本開示の表示装置を備えたものである。
1.本開示のレベルシフタ回路、全般に関する説明
2.第1実施形態に係るレベルシフタ回路
2−1.回路構成
2−2.回路動作
2−3.作用、効果
3.第2実施形態に係るレベルシフタ回路
3−1.回路構成
3−2.回路動作
3−3.作用、効果
4.第3実施形態に係るレベルシフタ回路
5.表示装置(有機EL表示装置)
5−1.システム構成
5−2.画素回路
5−3.走査回路
5−4.その他
6.電子機器
7.本開示の構成
本開示のレベルシフタ回路は、第1導電型のトランジスタから成る第1,第3トランジスタ回路と、第2導電型のトランジスタから成る第2,第4トランジスタ回路とを有する構成となっている。第1トランジスタ回路と第2トランジスタ回路とは、第1固定電源と第2固定電源との間に直列に接続されている。第3トランジスタ回路と第4トランジスタ回路とは、第1固定電源と第2固定電源との間に直列に接続されている。
[2−1.回路構成]
図1は、本開示の第1実施形態に係るレベルシフタ回路の構成の一例を示す回路図である。第1実施形態に係るレベルシフタ回路100Aは、前に述べた第1の回路形態を採っている。すなわち、第1固定電源101を正側電源、第2固定電源102を負側電源とし、第1導電型のトランジスタとしてPチャネル型のトランジスタ(以下、「Pチャネルトランジスタ」と記述する)を用い、第2導電型のトランジスタとしてNチャネル型のトランジスタ(以下、「Nチャネルトランジスタ」と記述する)を用いる。
続いて、上記構成の第1実施形態に係るレベルシフタ回路100Aの回路動作について、図2及び図3を用いて説明する。尚、図4には、互いに逆相の2つの入力電圧VIN,VXIN、レベルシフタ回路100Aの出力電圧VA、及び、最終段のインバータ回路200の出力電圧VOUTの各波形を示す。
第1実施形態に係るレベルシフタ回路100Aは、入力電圧VIN,VXINを高くなる方向にレベルシフト(レベル変換)する作用を為す。そして、このレベルシフタ回路100Aを最終段のインバータ回路200の前段の回路として配する。これにより、最終段のインバータ回路200の抵抗を下げるに当たって、当該インバータ回路200を構成するトランジスタP21,N21のサイズを大きくすることなく、これらトランジスタP21,N21のゲート−ソース間電圧を上げることができる、即ち、インバータ回路200の入力電圧の振幅を増大させることができる。
[3−1.回路構成]
図5は、本開示の第2実施形態に係るレベルシフタ回路の構成の一例を示す回路図である。第2実施形態に係るレベルシフタ回路100Bは、前に述べた第2の回路形態を採っている。すなわち、第1固定電源101を負側電源、第2固定電源102を正側電源とし、第1導電型のトランジスタとしてNチャネルトランジスタを用い、第2導電型のトランジスタとしてPチャネルトランジスタを用いる。
続いて、上記構成の第2実施形態に係るレベルシフタ回路100Bの回路動作について、図6及び図7を用いて説明する。尚、図8には、互いに逆相の2つの入力電圧VIN,VXIN、レベルシフタ回路100Bの出力電圧VB、及び、最終段のインバータ回路200の出力電圧VOUTの各波形を示す。
第2実施形態に係るレベルシフタ回路100Bは、基本的に、第1実施形態に係るレベルシフタ回路100Aと同様の作用、効果を得ることができる。すなわち、最終段のインバータ回路200を構成するトランジスタP21,N21のサイズを大きくすることなく、尚且つ、各トランジスタのソース−ドレイン耐圧を維持したまま、最終段のインバータ回路200の入力電圧の振幅を増大させることができる。
図9は、本開示の第3実施形態に係るレベルシフタ回路の構成の一例を示す回路図である。
[5−1.システム構成]
図11は、本開示の表示装置、例えば、アクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。
図12は、画素(画素回路)20の具体的な回路構成の一例を示す回路図である。画素20の発光部は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機EL素子21から成る。
以上説明した有機EL表示装置10において、画素アレイ部30の周辺回路である書込み走査回路40や電源供給走査回路50の最終段のインバータ回路の前段回路として、先述した第1,第2,第3実施形態に係るレベルシフタ回路100A,100B,100Cを用いることができる。
上述した有機EL表示装置では、画素20が2つのNチャネルのトランジスタ22,23及び1つの保持容量24から成る回路構成の場合を例に挙げて説明したが、画素20としてはこの回路構成のものに限られるものではない。すなわち、例えば、駆動トランジスタ22としてPチャネル型のTFTを用いた回路構成や、有機EL素子21の容量不足分を補い、保持容量24に対する映像信号の書込みゲインを高めるための補助容量を有する回路構成の画素20であってもよい。更には、基準電圧Vofsや第2電源電位Viniを選択的に書き込むためのスイッチングトランジスタなどを別途有する回路構成の画素20などであってもよい。
以上説明した本開示のバッファ回路を出力段に用いる走査回路を搭載する表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部(表示装置)として用いることが可能である。
尚、本開示は以下のような構成を採ることができる。
(1)第1導電型のトランジスタから成る第1トランジスタ回路と第2導電型のトランジスタから成る第2トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続され、第1導電型のトランジスタから成る第3トランジスタ回路と第2導電型のトランジスタから成る第4トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続されており、
前記第2トランジスタ回路の入力端には第1入力電圧が与えられ、前記第4トランジスタ回路の入力端には第2入力電圧が与えられ、
前記第1トランジスタ回路の入力端が前記第3,第4トランジスタ回路の出力端に接続され、前記第3トランジスタ回路の入力端が前記第1,第2トランジスタ回路の出力端に接続されており、
第1固定電源側の2つのトランジスタ回路及び第2固定電源側の2つのトランジスタ回路の少なくとも一方側の2つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の2つのトランジスタ回路が動作状態のとき、他方の電源側の2つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第3固定電源の電圧を与えるスイッチ素子を有する
レベルシフタ回路。
(2)第1固定電源−第3固定電源間の電圧及び第3固定電源−第2固定電源間の電圧は、前記第1乃至第4トランジスタ回路を構成する各トランジスタのソース−ドレイン耐圧の範囲内の電圧である
前記(1)に記載のレベルシフタ回路。
(3)第1入力電圧と第2入力電圧とは互いに逆相の電圧である
前記(1)または前記(2)に記載のレベルシフタ回路。
(4)第3固定電源の電圧は、第1固定電源及び第2固定電源の各電圧の間の値である
前記(1)から前記(3)のいずれかに記載のレベルシフタ回路。
(5)第3固定電源の電圧は、第1固定電源及び第2固定電源の各電圧の平均値である
前記(4)に記載のレベルシフタ回路。
(6)前記スイッチ素子は、前記他方の電源側の2つのトランジスタ回路を構成するトランジスタと同導電型のトランジスタである
前記(1)から前記(5)のいずれかに記載のレベルシフタ回路。
(7)前記スイッチ素子は、第1入力電圧または第2入力電圧をゲート入力とする
前記(1)から前記(6)のいずれかに記載のレベルシフタ回路。
(8)前記第3,第4トランジスタ回路の共通接続ノードには最終段のインバータ回路が接続されている
前記(1)から前記(7)のいずれかに記載のレベルシフタ回路。
(9)第1固定電源は正側電源、第2固定電源は負側電源であり、
第1導電型のトランジスタはPチャネル型のトランジスタ、第2導電型のトランジスタはNチャネル型のトランジスタである
前記(1)から前記(8)のいずれかに記載のレベルシフタ回路。
(10)第1固定電源の電圧は、第1,第2入力電圧の高電圧側の電圧よりも高く、
第2固定電源の電圧は、第1,第2入力電圧の低電圧側の電圧以下である
前記(9)に記載のレベルシフタ回路。
(11)第1固定電源の電圧は、前記最終段のインバータ回路の正側電源の電圧よりも高く、
第2固定電源の電圧は、前記最終段のインバータ回路の負側電源の電圧と等しい
前記(9)に記載のレベルシフタ回路。
(12)第1固定電源は負側電源、第2固定電源は正側電源であり、
第1導電型のトランジスタはNチャネル型のトランジスタ、第2導電型のトランジスタはPチャネル型のトランジスタである
前記(1)から前記(8)のいずれかに記載のレベルシフタ回路。
(13)第1固定電源の電圧は、第1,第2入力電圧の低電圧側の電圧よりも低く、
第2固定電源の電圧は、第1,第2入力電圧の高電圧側の電圧以上である
前記(12)に記載のレベルシフタ回路。
(14)第1固定電源の電圧は、前記最終段のインバータ回路の負側電源の電圧よりも低く、
第2固定電源の電圧は、前記最終段のインバータ回路の正側電源の電圧と等しい
前記(12)に記載のレベルシフタ回路。
(15)最終段にインバータ回路を、当該インバータ回路の前段にレベルシフタ回路を有し、
前記レベルシフタ回路は、
第1導電型のトランジスタから成る第1トランジスタ回路と第2導電型のトランジスタから成る第2トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続され、第1導電型のトランジスタから成る第3トランジスタ回路と第2導電型のトランジスタから成る第4トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続されており、
前記第2トランジスタ回路の入力端には第1入力電圧が与えられ、前記第4トランジスタ回路の入力端には第2入力電圧が与えられ、
前記第1トランジスタ回路の入力端が前記第3,第4トランジスタ回路の出力端に接続され、前記第3トランジスタ回路の入力端が前記第1,第2トランジスタ回路の出力端に接続されており、
第1固定電源側の2つのトランジスタ回路及び第2固定電源側の2つのトランジスタ回路の少なくとも一方側の2つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の2つのトランジスタ回路が動作状態のとき、他方の電源側の2つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第3固定電源の電圧を与えるスイッチ素子を有する
走査回路。
(16)電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、
最終段にインバータ回路を、当該インバータ回路の前段にレベルシフタ回路を有し、前記画素アレイ部の各画素を走査する走査回路と
を備え、
前記レベルシフタ回路は、
第1導電型のトランジスタから成る第1トランジスタ回路と第2導電型のトランジスタから成る第2トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続され、第1導電型のトランジスタから成る第3トランジスタ回路と第2導電型のトランジスタから成る第4トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続されており、
前記第2トランジスタ回路の入力端には第1入力電圧が与えられ、前記第4トランジスタ回路の入力端には第2入力電圧が与えられ、
前記第1トランジスタ回路の入力端が前記第3,第4トランジスタ回路の出力端に接続され、前記第3トランジスタ回路の入力端が前記第1,第2トランジスタ回路の出力端に接続されており、
第1固定電源側の2つのトランジスタ回路及び第2固定電源側の2つのトランジスタ回路の少なくとも一方側の2つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の2つのトランジスタ回路が動作状態のとき、他方の電源側の2つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第3固定電源の電圧を与えるスイッチ素子を有する
表示装置。
(17)電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、
最終段にインバータ回路を、当該インバータ回路の前段にレベルシフタ回路を有し、前記画素アレイ部の各画素を走査する走査回路と
を備え、
前記レベルシフタ回路は、
第1導電型のトランジスタから成る第1トランジスタ回路と第2導電型のトランジスタから成る第2トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続され、第1導電型のトランジスタから成る第3トランジスタ回路と第2導電型のトランジスタから成る第4トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続されており、
前記第2トランジスタ回路の入力端には第1入力電圧が与えられ、前記第4トランジスタ回路の入力端には第2入力電圧が与えられ、
前記第1トランジスタ回路の入力端が前記第3,第4トランジスタ回路の出力端に接続され、前記第3トランジスタ回路の入力端が前記第1,第2トランジスタ回路の出力端に接続されており、
第1固定電源側の2つのトランジスタ回路及び第2固定電源側の2つのトランジスタ回路の少なくとも一方側の2つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の2つのトランジスタ回路が動作状態のとき、他方の電源側の2つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第3固定電源の電圧を与えるスイッチ素子を有する
表示装置を有する電子機器。
Claims (17)
- 第1導電型のトランジスタから成る第1トランジスタ回路と第2導電型のトランジスタから成る第2トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続され、第1導電型のトランジスタから成る第3トランジスタ回路と第2導電型のトランジスタから成る第4トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続されており、
前記第2トランジスタ回路の入力端には第1入力電圧が与えられ、前記第4トランジスタ回路の入力端には第2入力電圧が与えられ、
前記第1トランジスタ回路の入力端が前記第3,第4トランジスタ回路の出力端に接続され、前記第3トランジスタ回路の入力端が前記第1,第2トランジスタ回路の出力端に接続されており、
前記第1,第2,第3,第4トランジスタ回路はそれぞれ、ダブルゲートトランジスタから成り、
前記第1,第2トランジスタ回路のうちの一方の電源側のトランジスタ回路と、前記第3,第4トランジスタ回路のうちの他方の電源側のトランジスタ回路とが導通状態のとき、それら導通状態のトランジスタ回路以外の2つのトランジスタ回路の前記ダブルゲートトランジスタのうちの一方のソースと他方のドレインとを接続する共通接続ノードに第3固定電源の電圧を与えるスイッチ素子を有する
レベルシフタ回路。 - 第1固定電源−第3固定電源間の電圧及び第3固定電源−第2固定電源間の電圧は、前記第1乃至第4トランジスタ回路を構成する各トランジスタのソース−ドレイン耐圧の範囲内の電圧である
請求項1に記載のレベルシフタ回路。 - 第1入力電圧と第2入力電圧とは互いに逆相の電圧である
請求項1または請求項2に記載のレベルシフタ回路。 - 第3固定電源の電圧は、第1固定電源及び第2固定電源の各電圧の間の値である
請求項1から請求項3のいずれか1項に記載のレベルシフタ回路。 - 第3固定電源の電圧は、第1固定電源及び第2固定電源の各電圧の平均値である
請求項4に記載のレベルシフタ回路。 - 前記スイッチ素子は、前記共通接続ノードを介して接続される前記ダブルゲートトランジスタと同導電型のトランジスタである
請求項1から請求項5のいずれか1項に記載のレベルシフタ回路。 - 前記スイッチ素子は、第1入力電圧または第2入力電圧をゲート入力とする
請求項1から請求項6のいずれか1項に記載のレベルシフタ回路。 - 前記第3,第4トランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードには最終段のインバータ回路が接続されている
請求項1から請求項7のいずれか1項に記載のレベルシフタ回路。 - 第1固定電源は正側電源、第2固定電源は負側電源であり、
第1導電型のトランジスタはPチャネル型のトランジスタ、第2導電型のトランジスタはNチャネル型のトランジスタである
請求項1から請求項8のいずれか1項に記載のレベルシフタ回路。 - 第1固定電源の電圧は、第1,第2入力電圧の高電圧側の電圧よりも高く、
第2固定電源の電圧は、第1,第2入力電圧の低電圧側の電圧以下である
請求項9に記載のレベルシフタ回路。 - 第1固定電源の電圧は、前記最終段のインバータ回路の正側電源の電圧よりも高く、
第2固定電源の電圧は、前記最終段のインバータ回路の負側電源の電圧と等しい
請求項9に記載のレベルシフタ回路。 - 第1固定電源は負側電源、第2固定電源は正側電源であり、
第1導電型のトランジスタはNチャネル型のトランジスタ、第2導電型のトランジスタはPチャネル型のトランジスタである
請求項1から請求項8のいずれか1項に記載のレベルシフタ回路。 - 第1固定電源の電圧は、第1,第2入力電圧の低電圧側の電圧よりも低く、
第2固定電源の電圧は、第1,第2入力電圧の高電圧側の電圧以上である
請求項12に記載のレベルシフタ回路。 - 第1固定電源の電圧は、前記最終段のインバータ回路の負側電源の電圧よりも低く、
第2固定電源の電圧は、前記最終段のインバータ回路の正側電源の電圧と等しい
請求項12に記載のレベルシフタ回路。 - 最終段にインバータ回路を、当該インバータ回路の前段にレベルシフタ回路を有し、
前記レベルシフタ回路は、
第1導電型のトランジスタから成る第1トランジスタ回路と第2導電型のトランジスタから成る第2トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続され、第1導電型のトランジスタから成る第3トランジスタ回路と第2導電型のトランジスタから成る第4トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続されており、
前記第2トランジスタ回路の入力端には第1入力電圧が与えられ、前記第4トランジスタ回路の入力端には第2入力電圧が与えられ、
前記第1トランジスタ回路の入力端が前記第3,第4トランジスタ回路の出力端に接続され、前記第3トランジスタ回路の入力端が前記第1,第2トランジスタ回路の出力端に接続されており、
前記第1,第2,第3,第4トランジスタ回路はそれぞれ、ダブルゲートトランジスタから成り、
前記第1,第2トランジスタ回路のうちの一方の電源側のトランジスタ回路と、前記第3,第4トランジスタ回路のうちの他方の電源側のトランジスタ回路とが導通状態のとき、それら導通状態のトランジスタ回路以外の2つのトランジスタ回路の前記ダブルゲートトランジスタのうちの一方のソースと他方のドレインとを接続する共通接続ノードに第3固定電源の電圧を与えるスイッチ素子を有する
走査回路。 - 電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、
最終段にインバータ回路を、当該インバータ回路の前段にレベルシフタ回路を有し、前記画素アレイ部の各画素を走査する走査回路と
を備え、
前記レベルシフタ回路は、
第1導電型のトランジスタから成る第1トランジスタ回路と第2導電型のトランジスタから成る第2トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続され、第1導電型のトランジスタから成る第3トランジスタ回路と第2導電型のトランジスタから成る第4トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続されており、
前記第2トランジスタ回路の入力端には第1入力電圧が与えられ、前記第4トランジスタ回路の入力端には第2入力電圧が与えられ、
前記第1トランジスタ回路の入力端が前記第3,第4トランジスタ回路の出力端に接続され、前記第3トランジスタ回路の入力端が前記第1,第2トランジスタ回路の出力端に接続されており、
前記第1,第2,第3,第4トランジスタ回路はそれぞれ、ダブルゲートトランジスタから成り、
前記第1,第2トランジスタ回路のうちの一方の電源側のトランジスタ回路と、前記第3,第4トランジスタ回路のうちの他方の電源側のトランジスタ回路とが導通状態のとき、それら導通状態のトランジスタ回路以外の2つのトランジスタ回路の前記ダブルゲートトランジスタのうちの一方のソースと他方のドレインとを接続する共通接続ノードに第3固定電源の電圧を与えるスイッチ素子を有する
表示装置。 - 電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、
最終段にインバータ回路を、当該インバータ回路の前段にレベルシフタ回路を有し、前記画素アレイ部の各画素を走査する走査回路と
を備え、
前記レベルシフタ回路は、
第1導電型のトランジスタから成る第1トランジスタ回路と第2導電型のトランジスタから成る第2トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続され、第1導電型のトランジスタから成る第3トランジスタ回路と第2導電型のトランジスタから成る第4トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続されており、
前記第2トランジスタ回路の入力端には第1入力電圧が与えられ、前記第4トランジスタ回路の入力端には第2入力電圧が与えられ、
前記第1トランジスタ回路の入力端が前記第3,第4トランジスタ回路の出力端に接続され、前記第3トランジスタ回路の入力端が前記第1,第2トランジスタ回路の出力端に接続されており、
前記第1,第2,第3,第4トランジスタ回路はそれぞれ、ダブルゲートトランジスタから成り、
前記第1,第2トランジスタ回路のうちの一方の電源側のトランジスタ回路と、前記第3,第4トランジスタ回路のうちの他方の電源側のトランジスタ回路とが導通状態のとき、それら導通状態のトランジスタ回路以外の2つのトランジスタ回路の前記ダブルゲートトランジスタのうちの一方のソースと他方のドレインとを接続する共通接続ノードに第3固定電源の電圧を与えるスイッチ素子を有する
表示装置を有する電子機器。
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