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JP5780165B2 - 半導体装置およびその製造方法 - Google Patents

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JP5780165B2 JP2012013482A JP2012013482A JP5780165B2 JP 5780165 B2 JP5780165 B2 JP 5780165B2 JP 2012013482 A JP2012013482 A JP 2012013482A JP 2012013482 A JP2012013482 A JP 2012013482A JP 5780165 B2 JP5780165 B2 JP 5780165B2
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Description

以下に説明する実施形態は半導体装置およびその製造方法に関する。
微細加工技術の進歩に伴い、今日では非常に高い集積密度の二次元半導体集積回路装置が実現されている。二次元半導体集積回路装置では、シリコン基板上にメモリやロジックなどの多数の半導体素子が高い密度で集積され、さらに前記シリコン基板上には、これらを相互接続する多層配線構造が形成される。
また今日では、さらなる集積密度の向上を図るべく、二次元半導体集積回路装置を多数積層した三次元半導体集積回路装置の研究がなされている。
特開２０１１−８２４５０号公報 特開２００６−１９４５５号公報
このような従来の三次元半導体集積回路装置では、積層される二次元半導体集積回路装置を構成するシリコン基板の一つ一つに多数の貫通ビアプラグ（ＴＳＶ：through-silicon-via）を形成しておき、二次元半導体集積回路装置を積層した際に、各々の貫通ビアプラグを、例えば上方に積層した二次元半導体集積回路装置を構成するシリコン基板中の対応する貫通ビアプラグに、ハンダによりに接合することにより、これらの二次元半導体集積回路装置を電気的かつ機械的に接続している。
一方、このようなハンダ接合により上下の貫通ビアプラグを相互接続する場合には、ハンダが側方に多少とも拡がるのを回避できないため、貫通ビアプラグ自体は小径に形成でき、かつ貫通ビアプラグを径の二倍程度のピッチで配設できるにもかかわらず、ハンダ接合部が隣接するハンダ接合部と短絡を生じないように、貫通ビアプラグを必要以上に大きな径およびピッチで形成および配設する必要がある。
またこのような従来の三次元半導体集積回路装置では、一本の貫通ビアプラグに一本の貫通ビアプラグがハンダ接合されるため、最下層から最上層まで順次接続される多数の貫通ビアプラグのいずれかに不良が生じた場合、当該貫通ビアプラグにより形成される接続ラインは不良となってしまい、三次元半導体集積回路装置の歩留まりあるいは信頼性に問題が生じやすい。さらに下層の貫通ビアプラグと上層の貫通ビアプラグの間にハンダバンプが介在するため配線長が長くなり、寄生インピーダンスや寄生抵抗の増大を招きやすい。
半導体装置は、第１の面と前記第１の面に対向する第２の面とを有し第１の半導体素子と各々前記第１の面から前記第２の面まで延在する複数の貫通ビアプラグとが形成された第１の半導体チップと、前記第１の半導体チップ上に積層され、第３の面と前記第３の面に対向する第４の面とを有し第２の半導体素子と各々前記第３の面から前記第４の面まで延在する貫通ビアプラグが形成された第２の半導体チップと、を含み、前記第１の半導体チップは、前記第１の面上に第１の接続パッドを有し、また前記第２の面上に第２の接続パッドを有し、前記第１の半導体チップでは、前記第１の面において少なくとも二本の相隣接する貫通ビアプラグが前記第１の接続パッドに共通に接続され、また前記第２の面において、前記少なくとも二本の相隣接する貫通ビアプラグが前記第２の接続パッドに共通に接続され、前記第２の半導体チップは、前記第３の面上に第３の接続パッドを有し、また前記第４の面上に第４の接続パッドを有し、前記第２の半導体チップでは、前記第３の面において少なくとも一本の貫通ビアプラグが前記第３の接続パッドに接続され、また前記第４の面において前記少なくとも一本の貫通ビアプラグが前記第４の接続パッドに接続され、前記第２の半導体チップは前記第３の面が前記第１の半導体チップ上に、前記第２の面に対面するように積層され、前記第２の接続パッドと前記第３の接続パッドとは相互に接合される。
半導体装置は、第１の面と前記第１の面に対向する第２の面とを有し第１の半導体素子と各々前記第１の面から前記第２の面まで延在する複数の貫通ビアプラグとが形成された第１の半導体チップと、前記第１の半導体チップ上に積層され、第３の面と前記第３の面に対向する第４の面とを有し第２の半導体素子と各々前記第３の面から前記第４の面まで延在する貫通ビアプラグが形成された第２の半導体チップと、を含み、前記第１の半導体チップは、前記第１の面上に第１の接続パッドを有し、また前記第２の面上に第２の接続パッドを有し、前記第１の半導体チップでは、前記第１の面において少なくとも二本の相隣接する貫通ビアプラグが前記第１の接続パッドに共通に接続され、また前記第２の面において、前記少なくとも二本の相隣接する貫通ビアプラグが前記第２の接続パッドに共通に接続され、前記第２の半導体チップは、前記第３の面上に第３の接続パッドを有し、また前記第４の面上に第４の接続パッドを有し、前記第２の半導体チップでは、前記第３の面において少なくとも一本の貫通ビアプラグが前記第３の接続パッドに接続され、また前記第４の面において前記少なくとも一本の貫通ビアプラグが前記第４の接続パッドに接続され、前記第２の半導体チップは前記第３の面が前記第１の半導体チップ上に、前記第２の面に対面するように積層され、前記第２の接続パッドと前記第３の接続パッドとは相互に接合され、前記第１の接続パッドは、前記第１の半導体チップ中において、前記第１の面内に定義される第１の方向に隣接した一対の貫通ビアプラグを接続される第１の方位の接続パッドと、前記第１の面内に定義され前記第１の方向に対して交差する第２の方向に隣接した一対の貫通ビアプラグを接続される第２の方位を有する接続パッドとをそれぞれ含む。
第１の実施形態による三次元半導体集積回路装置の概略的構成を示す断面図である。 図１のうち、破線で囲んだ部分を詳細に示す断面図である。 図１の三次元半導体集積回路装置を構成する半導体チップ上における貫通電極と接続パッドの配置例を示す平面図である。 比較例による半導体チップ上への貫通電極の配置例を示す平面図である。 別の比較例による半導体チップ上への貫通電極の配置例を示す平面図である。 図３の一変形例による半導体チップ上における貫通電極と接続パッドの配置例を示す平面図である。 第１の実施形態による三次元半導体集積回路装置の製造方法を説明する工程断面図（その１）である。 第１の実施形態による三次元半導体集積回路装置の製造方法を説明する工程断面図（その２）である。 第１の実施形態による三次元半導体集積回路装置の製造方法を説明する工程断面図（その３）である。 第１の実施形態による三次元半導体集積回路装置の製造方法を説明する工程断面図（その４）である。 第１の実施形態による三次元半導体集積回路装置の製造方法を説明する工程断面図（その５）である。 第１の実施形態による三次元半導体集積回路装置の製造方法を説明する工程断面図（その６）である。 第１の実施形態による三次元半導体集積回路装置の製造方法を説明する工程断面図（その７）である。 第１の実施形態による三次元半導体集積回路装置の製造方法を説明する工程断面図（その８）である。 第１の実施形態による三次元半導体集積回路装置の製造方法を説明する工程断面図（その９）である。 第１の実施形態による三次元半導体集積回路装置の製造方法を説明する工程断面図（その１０）である。 第１の実施形態による三次元半導体集積回路装置の製造方法を説明する工程断面図（その１１）である。 第１の実施形態による三次元半導体集積回路装置の製造方法を説明する工程断面図（その１２）である。 第１の実施形態による三次元半導体集積回路装置の製造方法を説明する工程断面図（その１３）である。 第１の実施形態による三次元半導体集積回路装置の製造方法を説明する工程断面図（その１４）である。 第１の実施形態による三次元半導体集積回路装置の製造方法を説明する工程断面図（その１５）である。 第１の実施形態による三次元半導体集積回路装置の製造方法を説明する工程断面図（その１６）である。 一変形例による三次元半導体集積回路装置の一部を示す断面図である。 図８の構成をさらに変形した三次元半導体集積回路装置の一部を示す断面図である。 図９の構成をさらに変形した三次元半導体集積回路装置の一部を示す断面図である。
［第１の実施形態］
図１は、第１の実施形態による三次元半導体集積回路装置１０の一例を示す断面図である。
図１を参照するに前記三次元半導体集積回路装置１０は、上主面１１Ａに配線パッド１１ａを、また下主面１１Ｂに配線バッド１１ｂを有し、ビルドアップ絶縁膜１１ｃおよび配線パタ―ン１１Ｃを交互に積層した構造のパッケージ基板１１と、前記パッケージ基板１１上にフリップチップ実装された第１の半導体チップ１２と、前記第１の半導体チップ上にさらにフリップチップ実装された第２の半導体チップ１３と、前記第２の半導体チップ１３上にフリップチップ実装された第３の半導体チップ１４を含み、前記半導体チップ１２中には、例えばＣｕよりなる貫通ビアプラグ１２Ｂが行列状に形成されている。同様に半導体チップ１３中にもＣｕよりなる貫通ビアプラグ１３Ｂが、行列状に形成されている。
前記半導体チップ１２はその下主面にＭＯＳトランジスタなどの半導体素子および多層配線構造１２Ａを形成されており、各々の貫通ビアプラグ１２Ｂは前記半導体チップ１２の上主面から下主面まで延在し、前記下主面においては前記多層配線構造１２Ａ中に形成された例えばＣｕよりなる接続パッド１２ｂに連続する。前記接続パッド１２ｂは、対応する前記パッケージ基板１１上の配線パッド１１ａに、例えばＣｕよりなる別の接続パッド１２ａにより電気的に接続される。その結果、前記半導体チップ１２は前記パッケージ基板１１に対して機械的にも強固に結合される。
同様に前記半導体チップ１３はその下主面にＭＯＳトランジスタなどの半導体素子および多層配線構造１３Ａを形成されており、各々の貫通ビアプラグ１３Ｂは前記半導体チップ１３の上主面から下主面まで延在し、前記下主面において、前記多層配線構造１３Ａの一部を構成し例えばＣｕよりなる接続パッド１３ｂに連続する。一方、前記接続パッド１３ｂは、前記半導体チップ１２の対応する貫通プラグ１２Ｂに、例えばＣｕよりなる別の接続パッドバンプ１３ａにより電気的に接続される。その結果、前記半導体チップ１３はその下の半導体チップ１２に対して機械的にも強固に結合される。
さらに前記半導体チップ１４はその下主面に、電極パッド１４ｂを有する多層配線構造１４Ａを形成されており、前記電極パッド１４ｂを、その下の半導体チップ１３中の対応する貫通ビアプラグ１３Ｂに、例えばＣｕよりなる別の接続パッド１４ａを介して接続することにより、前記半導体チップ１４が半導体チップ１３に対して電気的および機械的に強固に結合される。
さらに前記パッケージ基板１１と半導体チップ１２の間の空間は封止樹脂１２Ｒにより封止され、同様に半導体チップ１２と半導体チップ１３の間の空間も封止樹脂１３Ｒにより封止されている。さらに半導体チップ１３と半導体チップ１４の間の空間が、封止樹脂１４Ｒにより封止されている。
さらに前記パッケージ基板１１の下面１１Ｂにおいては、それぞれの電極パッド１１ｂに対応するはんだバンプ１１Ｄが形成されている。
図２は、前記図１の半導体集積回路装置１０のうち、破線で囲んだ部分を詳細に示す断面図である。ただしパッケージ基板１１の詳細は省略している。
図２を参照するに、前記半導体チップ１２には、多層配線構造１２Ａを形成された下主面にＭＯＳトランジスタ１２Ｔｒが形成されており、同様に半導体チップ１３には、多層配線構造１３Ａを形成された下主面にＭＯＳトランジスタ１３Ｔｒが形成されている。
前記半導体チップ１２中には例えばＣｕよりなり例えば５μｍの径Ｄを有する貫通ビアプラグ（ＴＳＶ）１２Ｂが径Ｄとおなじ間隔Ｄで、すなわちピッチ２Ｄで行列状に形成されており、各々の貫通ビアプラグ１２Ｂは前記シリコンチップ１２中に形成された貫通ビアホール中に、例えば１μｍあるいはそれ以下の膜厚のライナ絶縁膜１２Ｌ及び、例えば０．３μmあるいはそれ以下の膜厚のバリアメタル膜（不図示）を介して形成されている。同様に前記半導体チップ１３中には例えばＣｕよりなり例えば５μｍの径Ｄを有する貫通ビアプラグ（ＴＳＶ）１３Ｂが径Ｄとおなじ間隔Ｄで、すなわちピッチ２Ｄで行列状に形成されており、各々の貫通ビアプラグ１３Ｂは前記半導体チップ１３中に形成された貫通ビアホール中に、例えば１μｍあるいはそれ以下の膜厚のライナ絶縁膜１３Ｌ及び、例えば０．３μｍあるいはそれ以下の膜厚のバリアメタル膜（不図示）を介して形成されている。前記ライナ絶縁膜１２Ｌ，１３Ｌとしては、例えばＴＥＯＳを原料としたＣＶＤ法により形成された酸化膜を使うことができる。また、前記バリアメタル膜(不図示)としては、例えばＴａあるいはＴｉなどの高融点金属をＰＶＤ法により形成することができる。
さらに図２を参照するに、前記半導体チップ１２において貫通ビアプラグ１２Ｂは前記多層配線構造１２Ａが形成されている下主面において、前記貫通ビアプラグ１２Ｂの径Ｄよりも大きな径のＣｕ接続パッド１２Ｂｐを形成し、前記接続パッド１２Ｂｐ上には例えばＡｌなどよりなる接続パッド１２ＢＡが形成されている。一方、前記貫通ビアプラグ１２Ｂの他端は前記半導体チップ１２の上主面から上方に突出し、突出端部１２ｅを形成する。
同様に前記半導体チップ１３において貫通ビアプラグ１３Ｂは前記多層配線構造１３Ａが形成されている下主面において前記多層配線構造１３Ａの一部として、前記貫通ビアプラグ１３Ｂの径Ｄよりも大きな径のＣｕ接続パッド１３Ｂｐを形成し、前記接続パッド１３Ｂｐ上には例えばＡｌなどよりなる接続パッド１３ＢＡが形成されている。一方、前記貫通ビアプラグ１３Ｂの他端は前記半導体チップ１３の上主面から上方に突出し、突出端部１３ｅを形成する。
さらに前記半導体チップ１２の下主面および上主面には、ＳｉＮなどよりなるパッシベーション膜１２ＳＮＡおよび１２ＳＮＢが形成されている。前記パッシベーション膜１２ＳＮＡは多層配線構造１２Ａを保護し、一方パッシベーション膜１２ＳＮＢは前記貫通ビアプラグ１２Ｂの突出端部１２ｅの周囲を保護する。
同様に前記半導体チップ１３の下主面および上主面には、ＳｉＮなどよりなるパッシベーション膜１３ＳＮＡおよび１３ＳＮＢが形成されている。前記パッシベーション膜１３ＳＮＡは多層配線構造１３Ａを保護し、一方パッシベーション膜１３ＳＮＢは前記貫通ビアプラグ１３Ｂの突出端部１３ｅの周囲を保護する。
さて本実施形態では、このように半導体チップ１２，１３中に非常に微細な貫通ビアプラグ１２Ｂあるいは１３Ｂを高密度で形成しているため、複数のビアプラグ１２Ｂあるいは１３Ｂを使って単一の電流あるいは電圧を供給する冗長構成を実現することができる。
すなわち前記半導体チップ１２の上面には、例えばＣｕよりなり隣接する二つの貫通ビアプラグ１２Ｂの突出端部１２ｅを相互接続する別の接続パッド（１３ａ）１が、前記ビアプラグの径Ｄよりも小さな高さ（＜Ｄ）で形成されており、一方、前記二つのビアプラグ１２Ｂに対応する前記半導体チップ１３中の二つのビアプラグ１３Ｂには、それぞれの接続パッド１３ＢＡを相互接続する、同様にＣｕよりなる別の接続パッド（１３ａ）２が、やはり前記ビアプラグの径Ｄよりも小さな高さ（＜Ｄ）で形成されている。前記接続パッド（１３ａ）１と前記接続パッド（１３ａ）２とは、破線Ｊで示した位置において直接に拡散接合され、前記図１に示した単一の接続パッド１３ａを形成する。このような接続パッド１３ａは、図２に示すように、ビアプラグ３本分の寸法（３Ｄ）を有する。
なお後ほど説明するように、図２の構成において前記接続パッド（１３ａ）１の下面にはＴａあるいはＴｉなどの高融点金属よりなるバリアメタル膜１２ＢＭＮが形成されており、前記接続パッド（１３ａ）２の上面にはＴａあるいはＴｉなどの高融点金属よりなるバリアメタル膜１２ＢＭＭが形成されている。
同様に前記半導体チップ１３の上面には、例えばＣｕよりなり隣接する二つの貫通ビアプラグ１３Ｂの突出端部１３ｅを相互接続する別の接続パッド（１４ａ）１が、前記ビアプラグの径Ｄよりも小さな高さ（＜Ｄ）で形成されており、図示は省略するが、その上の半導体チップ１４中の二つのビアプラグ１４Ｂを相互接続する、同様な接続パッドに直接に拡散接合され、図１の接続パッド１４ａが形成される。
また図２の構成において前記接続パッド（１４ａ）１の下面にはＴａあるいはＴｉなどの高融点金属よりなるバリアメタル膜１３ＢＭＭが形成されている。
さらに、前記二つのビアプラグ１２Ｂには、それぞれの接続パッド１２ＢＡを相互接続する、同様にＣｕよりなる別の接続パッド１２ａが、やはり前記ビアプラグの径Ｄよりも小さな高さ（＜Ｄ）で形成されており、前記接続パッド１２ａは前記パッケージ基板１１の配線パッド１１ａに拡散接合により接合される。前記接続パッド１２ａの上面には、同様なバリアメタル膜１２ＢＭＭが形成されている。
かかる構成によれば、電流あるいは電圧が、相互接続された二つの貫通ビアプラグを含む二系統の電流路を介して伝達されるため、一方の電流路に不良が生じても、三次元半導体集積回路装置１０の全体が不良となることが回避され、信頼性および歩留まりを向上させることができる。
また図２に示すように前記Ｃｕ接続パッド（１３ａ）１，（１３ａ）２、さらにＣｕ接続パッド（１４ａ）１およびＣｕ接続１２ａは、前記貫通ビアプラグ１２Ｂあるいは１３Ｂの径Ｄよりも小さな高さで形成されているため、図１の三次元半導体集積回路装置１０ではその全体の高さを低減することができ、従って小型化することができる。またこのように高さが低減される結果、高さ方向への配線長が減少し、しかも貫通ビアプラグ１２Ｂおよび１３Ｂの接続にハンダバンプの代わりに抵抗の低いＣｕ接続パッド１２ａ，１３ａ，１４ａが使われるため、三次元半導体集積回路装置１０全体としてのＲＣ積による動作速度の低下を抑制できる。すなわち本実施形態によれば、三次元半導体集積回路装置１０において、優れた動作速度を実現することができる。
図３は、図１の三次元半導体集積回路装置１０のうち、前記半導体チップ１２を上から見た平面図である。
図３を参照するに、半導体チップ１２には径Ｄが５μｍ、すなわち一辺が５μｍの正方形断面を有するビアプラグ１２Ｂが径Ｄの二倍の１０μｍピッチで行列状に形成されており、図示の例では全部で６４個（＝８×８）のビアプラグ１２Ｂが形成されている。このうち二つずつを前記接続パッド（１３ａ）１により接続することにより、本実施形態では冗長性を確保しつつ、３２本の電流路を形成することができる。
なお図３の実施形態において接続パッド（１３ａ）１で接続されるビアプラグ１２Ｂの並ぶ向きは任意であり、図示の例では、特定の方向に機械的脆弱性が生じないように縦向きの組と横向きの組を同数に設定してあるが、必ずしも同数である必要はない。一方、封止樹脂、例えば封止樹脂１３Ｒの注入を容易にするために、これらの接続パッド（１３ａ）１を同一の向きに揃えることも可能である。
これに対し図４はハンダバンプを使って接合する比較例によるビアプラグの配置例を示す平面図である。
図４を参照するに、この比較例ではハンダ接合のため一辺が１５μｍの大きな正方形断面を有するビアプラグ２１０Ｂを半導体チップ２１０上に３０μｍピッチで行列状に配列しているが、この場合には９本の電流路しか確保できず、かつ冗長性を実現することができない。
さらに図５は、一辺が１０μｍの正方形断面を有するビアプラグ２２０Ｂを半導体チップ２２０上に２０μｍピッチで行列状に配列した例を示しているが、この場合でも１６本の電流路しか確保できず、かつ冗長性は実現することができない。
図６は、本実施形態の一変形例であり、各々が５μｍ×５μｍのサイズで１０μｍのピッチで行列状に配置されたビアプラグ１２Ｂを四本ずつ、正方形状の接続パッド（１３ａ）１で一本の電流路にまとめる構成を示す平面図である。
図６を参照するに、このような構成ではさらに冗長度が増大し、しかも、前記図５の場合と同じ、１６本の電流路を確保することができるのがわかる。
なお、図３〜図６で示したビアプラグの断面形状は説明を簡単にするために正方形とした。ビアプラグの断面形状は必ずしも正方形である必要はなく、例えば円状でも良い。
このように本実施形態では、三次元半導体集積回路を構成する半導体チップ中に小径の貫通ビアプラグを高い密度で配置し、かつ複数の貫通ビアプラグを接続パッドでまとめて電流路あるいは信号路を構成することにより、冗長度を増大させることができるのみならず、三次元半導体集積回路中における電流路あるいは信号路の構成の自由度を増大させることができる。
このように本実施形態では、貫通ビアプラグの接続にＣｕ接続パッドを使い、ハンダバンプを使わないため、前記三次元半導体集積回路装置１０の高さを低減することができ、またこれに伴って高さ方向への配線長を低減することができる。その結果、三次元半導体集積回路装置１０では、前記冗長度の増大による歩留まりや信頼性の向上に加えて、信号遅延が軽減され、動作速度が向上するなど、電気特性の向上を期することができる。
さらに本実施形態では、個々の貫通ビアプラグ１２Ｂを対応する貫通ビアプラグ１３Ｂに直接に整合させる必要はなく、例えば接続パッド（１３ａ）１と接続パッド（１３ａ）２を整合さればよいため、高い位置合わせ精度は必要なく、半導体装置の製造スループットおよび歩留まりを向上させることができる。
次に、本実施形態の３次元半導体集積回路装置１０の製造方法を、図７Ａ〜図７Ｐを参照しながら説明する。以下では、半導体チップ１２を例に説明するが、半導体チップ１３の製造も同様にして行うことができる。
図７Ａを参照するに、半導体チップ１２を構成するシリコンウェハ１２０上には、前記図１，図２の下主面に対応する回路形成面１２ＣＫＴ上に前記半導体素子１２Ｔｒが形成されており、さらに前記回路形成面１２ＣＫＴには、前記半導体素子１２Ｔｒを覆ってシリコン酸化膜１２Ｏｘが、例えば高密度プラズマＣＶＤ法などにより形成されている。
図７Ａの工程ではさらに前記シリコン酸化膜１２Ｏｘ上に、先に説明した貫通ビアプラグ１２Ｂに対応するレジスト開口部Ｒ１Ａを有するレジストパターンＲ１が形成されており、図７Ｂの工程において前記レジストパタ―ンＲ１をマスクに前記シリコンウェハ１２０を深堀り反応性イオンエッチングし、前記レジスト開口部Ｒ１Ａに対応して前記貫通ビアプラグ１２Ｂのための凹部１２Ｖを、例えば５μｍの径および１０μｍのピッチで、繰り返し形成する。
さらに図７Ｃの工程において前記図７Ｂの状態のシリコンウェハ１２０上にシリコン酸化膜を例えば高密度プラズマＣＶＤ法により、前記凹部１２Ｖの形状に整合して側壁面および底面を覆うように堆積し、前記ライナ膜１２Ｌを形成する。
さらに図７Ｄの工程において前記図７Ｃの構造上に例えばＴａやＴｉなどの高融点金属よりなるバリアメタル膜１２ＢＭを、例えばＭＯＣＶＤ法やスパッタ法などにより形成し、さらにその上にＣｕシード層１２ＣＳを、例えば無電解メッキ法やスパッタ法などにより形成する。
さらに図７Ｅの工程において前記図７Ｄの構造を電解メッキ槽に浸漬し、前記Ｃｕシード層１２ＣＳに通電することにより、前記凹部１２Ｖを充填しＣｕ層１２Ｃｕを形成する。
さらに図７Ｆの工程において、前記シリコンウェハ１２０上の余分なＣｕ層１２Ｃｕ及びバリアメタル膜１２ＢＭを、前記シリコン酸化膜１２Ｏｘが露出するまで化学機械研磨（ＣＭＰ）法により研磨することにより除去する。その結果、図７Ｆに示すように前記シリコンウェハ１２０中には前記貫通ビアプラグ１２Ｂに対応してＣｕビアプラグ１２０Ｂが、側壁面および底面をバリアメタル膜１２ＢＭおよびライナ酸化膜１２Ｌにより覆われた状態で、例えば５μｍの径および１０μｍのピッチで、行列状に形成される。ただし図７Ｆの状態では、前記Ｃｕビアプラグ１２Ｂはまだシリコンウェハ１２０を貫通していない。
さらに図７Ｇの工程において、前記シリコンウェハ１２０の回路形成面１２ＣＫＴ上に多層配線構造１２Ａが形成される。
図７Ｇの例では前記多層配線構造１２Ａは下層部１２ＡＬと中層部１２ＡＭと上層部１２ＡＵ、さらに最上層部１２ＡＴより構成されている。前記下層部１２ＡＬはいわゆるＬｏｗ−Ｋ膜よりなり第１の膜厚を有する層間絶縁膜１２１〜１２５の積層を含み、前記層間絶縁膜１２１〜１２５中にはＣｕ配線パタ―ン１２１Ｗ〜１２５Ｗおよび対応するＣｕビアプラグが、デュアルダマシン法により形成されている。前記Ｃｕ配線パタ―ン１２１Ｗ〜１２５Ｗは前記半導体素子１２Ｔｒの活性領域、例えばソース領域やドレイン領域、ゲート電極などにＷコンタクトビアプラグ（不図示）を介して接続される。また前記Ｃｕビアプラグ１２０Ｂに対応して前記層間絶縁膜１２１〜１２５中にはＣｕよりなる接続パッド１２１Ｐ〜１２５Ｐが前記Ｃｕ配線パタ―ン１２１Ｗ〜１２５Ｗと同時にデュアルダマシン法により形成されており、前記接続パッド１２１ＰはＣｕビアプラグ１２０Ｂに接して形成されているのに対し、接続パッド１２２Ｐ〜１２５Ｐは、それぞれ直下の接続パッドに多数のビアプラグにより接続されている。その際前記接続パッド１２２Ｐ〜１２５Ｐは、それぞれ直下の接続パッド上において前記多数のＣｕビアプラグにより機械的に支持される。前記接続パッド１２１Ｐ〜１２５Ｐは、それぞれ前記Ｃｕ配線パタ―ン１２１Ｗ〜１２５Ｗの一部を構成する。
また前記中層部１２ＡＭは、例えばシリコン酸化膜よりなり前記第１の膜厚よりも厚い第２の膜厚を有する層間絶縁膜１２６〜１２８の積層を含み、前記層間絶縁膜１２６〜１２８中にはＣｕ配線パタ―ン１２６Ｗ〜１２８Ｗおよび対応するＣｕビアプラグがデュアルダマシン法により、前記Ｃｕ配線パタ―ン１２１Ｗ〜１２５Ｗおよび対応するビアプラグよりも太い幅で形成されている。前記Ｃｕ配線パタ―ン１２６Ｗ〜１２８Ｗは、前記下層部１２ＡＬのＣｕ配線パタ―ン１２１Ｗ〜１２５Ｗおよび対応するＣｕビアプラグを介して前記半導体素子１２Ｔｒの活性領域、例えばソース領域やドレイン領域、ゲート電極などに接続される。また前記Ｃｕビアプラグ１２０Ｂに対応して前記層間絶縁膜１２６〜１２８中にはＣｕよりなる接続パッド１２６Ｐ〜１２８Ｐが前記Ｃｕ配線パタ―ン１２６Ｗ〜１２８Ｗと同時にデュアルダマシン法により形成されており、前記接続パッド１２６Ｐ〜１２８Ｐは、それぞれ直下の接続パッドに多数のビアプラグにより接続されている。その際前記接続パッド１２６Ｐ〜１２８Ｐは、それぞれ直下の接続パッド上において前記多数のＣｕビアプラグにより機械的に支持される。前記接続パッド１２６Ｐ〜１２８Ｐは、それぞれ前記Ｃｕ配線パタ―ン１２１Ｗ〜１２５Ｗの一部を構成する。
また前記上層部１２ＡＵは、例えばシリコン酸化膜よりなり前記第２の膜厚よりも厚い第３の膜厚を有する層間絶縁膜１２９〜１２１０の積層を含み、前記層間絶縁膜１２９〜１２１０中にはＣｕ配線パタ―ン１２９Ｗ〜１２１０Ｗおよび対応するＣｕビアプラグがデュアルダマシン法により、前記Ｃｕ配線パタ―ン１２６Ｗ〜１２８Ｗおよび対応するビアプラグよりも太い幅で形成されている。前記Ｃｕ配線パタ―ン１２９Ｗ〜１２１０Ｗは、前記中層部１２ＡＭのＣｕ配線パタ―ン１２６Ｗ〜１２８Ｗおよび対応するＣｕビアプラグ、さらに前記下層部１２ＡＬのＣｕ配線パタ―ン１２１Ｗ〜１２５Ｗおよび対応するＣｕビアプラグを介して前記半導体素子１２Ｔｒの活性領域、例えばソース領域やドレイン領域、ゲート電極などに接続される。また前記Ｃｕビアプラグ１２０Ｂに対応して前記層間絶縁膜１２９〜１２１０中にはＣｕよりなる接続パッド１２９Ｐ〜１２１０Ｐが前記Ｃｕ配線パタ―ン１２９Ｗ〜１２１０Ｗと同時にデュアルダマシン法により形成されており、前記接続パッド１２９Ｐ〜１２１０Ｐは、それぞれ直下の接続パッドに多数のＣｕビアプラグにより接続されている。その際、前記接続パッド１２９Ｐ〜１２１０Ｐは、それぞれ直下の接続パッド上において前記多数のＣｕビアプラグにより機械的に支持される。前記接続パッド１２９Ｐ〜１２１０Ｐは、それぞれ前記Ｃｕ配線パタ―ン１２９Ｗ〜１２１０Ｗの一部を構成する。
ここで前記Ｃｕ接続パッド１２１Ｐ〜１２１０Ｐは、前記図２の構成における接続パッド１２Ｂｐを構成する。
さらに前記最上層部１２ＡＴは、例えばシリコン酸化膜よりなり前記第３の膜厚よりも厚い第４の膜厚を有する層間絶縁膜１２１１を含み、前記層間絶縁膜１２１１中にはＡｌ配線パタ―ン１２１１Ｗおよび対応するＷビアプラグが、前記Ｃｕ配線パタ―ン１２９Ｗ〜１２１０Ｗおよび対応するビアプラグよりも太い幅で形成されている。前記Ａｌ配線パタ―ン１２１１Ｗは、前記上層部１２ＡＵのＣｕ配線パタ―ン１２９Ｗ〜１２１０Ｗおよび対応するＣｕビアプラグ、前記中層部１２ＡＭのＣｕ配線パタ―ン１２６Ｗ〜１２８Ｗおよび対応するＣｕビアプラグ、さらに前記下層部１２ＡＬのＣｕ配線パタ―ン１２１Ｗ〜１２５Ｗおよび対応するＣｕビアプラグを介して前記半導体素子１２Ｔｒの活性領域、例えばソース領域やドレイン領域、ゲート電極などに接続される。また前記Ｃｕビアプラグ１２０Ｂに対応して前記層間絶縁膜１２１１中にはＡｌよりなる接続パッド１２１１Ｐが前記Ａｌ配線パタ―ン１２１１Ｗと同時に形成されており、前記接続パッド１２１１Ｐは、それぞれ直下の接続パッドに多数のＷビアプラグにより接続されている。その際前記接続パッド１２１１Ｐは、それぞれ直下の接続パッド上において前記多数のＷビアプラグにより機械的に支持される。前記接続パッド１２１１Ｐは、前記Ａｌ配線パタ―ン１２１１Ｗの一部を構成する。ここで前記Ａｌ接続パッド１２１１Ｐは、前記図２の構成における接続パッド１２ＢＡを構成する。
さらに図７Ｇの構成では、前記層間絶縁膜１２１とシリコン酸化膜１２Ｏｘの間にＳｉＣやＳｉＮよりなる絶縁性バリア膜１２１ｉが形成され、さらに前記層間絶縁膜１２１〜１２１１は、ぞれぞれの上面に同様な絶縁性バリア膜１２１ｉ〜１２１１ｉを形成されている。ここで絶縁性バリア膜１２１１ｉは、図２の構成におけるパッシベーション膜１２ＳＮＡを構成する。
さらに図７Ｇの工程では、前記パッシベーション膜１２ＳＮＡ中に前記Ａｌ接続パッド１２ＢＡを露出する開口部１２ＳＮＯが形成され、さらに前記パッシベーション膜１２ＳＮＡ上に前記開口部１２ＳＮＯにおいて前記Ａｌ接続パッド１２ＢＡを覆うように、ＴａあるいはＴｉなどの高融点金属よりなるバリアメタル膜１２ＢＭＭおよびＣｕシード層１２ＣＳＳが順次形成される。
さらに図７Ｈの工程において前記Ｃｕシード層１２ＣＳＳ上に二つの隣接するＣｕビアプラグ１２０Ｂを含むレジスト開口部Ｒ２Ａを有するレジストパターンＲ２を形成し、図７Ｉの工程においてＣｕの電解メッキを行うことにより、前記レジスト開口部Ｒ２ＡをＣｕ層により充填し、前記接続パッド１２ａを形成する。
さらに図７Ｊの工程において前記レジストパターンＲ２を除去した後、さらにパッシベーション膜１２ＳＮＡ上に残留しているＣｕシード層１２ＣＳＳおよびバリアメタル膜１２ＢＭＭをスパッタエッチングなどにより除去し、図７Ｋの工程において、得られた構造を支持基板１００上に、前記シリコンウェハ１２０のうち、前記多層配線構造１２Ａおよび接続パッド１２ａが形成された側が前記支持基板１００に当接するように、仮接着剤層１０１により接着する。なお図７Ｋは前記図７Ｊよりも広い範囲を示しており、図７Ｋ中、破線で囲んだ部分が図７Ｊで示した部分に対応する。
さらに図７Ｋの工程ではこの状態において、前記シリコンウェハ１２０のうち、前記回路形成面１２ＣＫＴとは反対側の主面を研削し、さらにドライエッチングあるいはウェットエッチングすることにより、前記Ｃｕビアプラグ１２０Ｂの他端１２ｅを、前記ライナ絶縁膜１２Ｌ共々、前記反対側の主面から突出させる。これにより前記Ｃｕビアプラグ１２０Ｂが貫通ビアプラグ１２Ｂに変化する。
図７Ｋの工程ではさらにこの状態で前記シリコンウェハ１２０の主面うち、前記パッシベーション膜１２ＳＮＢを前記Ｃｕビアプラグ１２０Ｂの他端１２ｅの形状に整合して側壁面および上面を覆うように堆積した後、前記パッシベーション膜１２ＳＮＢを含む前記Ｃｕビアプラグ１２０Ｂの他端１２ｅを覆うようにレジスト（不図示）を塗布する。続いて、前記レジスト（不図示）をマスクにしてドライエッチバックすることにより、前記Ｃｕビアプラグ１２０Ｂの他端１２ｅの上面を覆う前記パッシベーション膜１２ＳＮＢ、前記ライナ絶縁膜１２Ｌ、前記バリアメタル膜１２ＢＭ（不図示）を除去し、貫通ビアプラグ１２Ｂ内に充填されたＣｕを露出させる。その後、残存する前記レジスト（不図示）を除去し、前記Ｃｕビアプラグ１２０Ｂの他端１２ｅが突出している面にＴａやＴｉなどの高融点金属よりなるバリアメタル膜１２ＢＭＮとＣｕシード層１２ＣＳｔを順次形成し、さらに図７Ｌの工程において前記Ｃｕシード層１２ＣＳｔ上に、各々前記貫通ビアプラグ１２Ｂを二本含む領域に対応したレジスト開口部Ｒ３ＡおよびＲ３Ｂを有するレジストパターンＲ３が形成される。
さらに図７Ｍの工程において、前記レジストパターンＲ３をマスクにＣｕの電解メッキを行い、前記レジスト開口部Ｒ３Ａ，Ｒ３Ｂに、先に図２で説明したＣｕ接続パッド（１３ａ）１を形成する。
さらに図７Ｎの工程において前記レジストパターンＲ３を除去した後、前記パッシベーション膜１２ＳＮＢ上に残留しているＣｕシード層１２ＣＳｔおよびバリアメタル膜１２ＢＭＮをスパッタエッチングなどにより除去し、図７Ｏの工程において前記仮接着剤層１０１を溶解させることにより前記シリコンウェハ１２０を前記支持基板１００から離間させ、ダイシングを行うことにより、前記シリコンウェハ１２０から半導体チップ１２を切り出す。
さらにこのようにして切り出された半導体チップ１２上に、図７Ｐに示すように同様な半導体チップ１３を、前記半導体チップ１３のＣｕ接続パッド（１３ａ）２が前記半導体チップ１２のＣｕ接続パッド（１３ａ）１に整合するように載置し、これらＣｕ接続パッド（１３ａ）１及び（１３ａ）２を破線Ｊの位置において一体に拡散接合することで、Ｃｕ接続パッド１３ａが形成される。前記Ｃｕ接続パッドの拡散接合は、例えばＡｒスパッタリングによって前記Ｃｕ接続パッド（１３ａ）１及び（１３ａ）２の表面を活性化した後、例えば窒素雰囲気中、上方から０．５〜１０ＭＰａの圧力を印加し２５０℃以上の温度で１０分以上加熱圧着する。
また同時に前記半導体チップ１３上面のＣｕ接続パッド（１４ａ）１も、図示されていない半導体チップ１４下面の対応するＣｕ接続パッドと一体に拡散接合し、Ｃｕ接続パッド１４ａが形成される。また同時に前記半導体チップ１２下面のＣｕ接続パッド１２ａが、対応するパッケージ基板１１の対応するＣｕ配線パッド１１ａに拡散接合する。
さらに前記パッケージ基板１１と半導体チップ１２の間、半導体チップ１２と半導体チップ１３の間、および半導体チップ１３と半導体チップ１４の間に封止樹脂１２Ｒ，１３Ｒ，１４Ｒを順次導入することにより、図１，図２に示す三次元実装半導体集積回路装置１０が完成する。
本実施形態によれば、配線パッド１１ａと貫通ビアプラグ１２Ｂの接合、貫通ビアプラグ１２Ｂと１３Ｂの接合、貫通ビアプラグ１３Ｂと接続パッド１４ｂの接合にハンダバンプを使用しない為、Ｃｕよりなる貫通ビアプラグ中へのＳｎの拡散及びこれに起因する脆い金属間化合物の形成など様々な問題が発生しなくなり、三次元半導体集積回路装置の歩留まりおよび信頼性が大きく向上する。
また本実施形態によれば配線パッド１１ａ，貫通ビアプラグ１２Ｂおよび１３Ｂ，接続パッド１４ｂを、はんだを介在させることなく、全て比抵抗の低いＣｕにより構成することができ、ＲＣ積に起因する信号遅延を抑制でき、半導体集積回路装置の動作特性が大きく向上する。
さらに本実施形態では、貫通ビアプラグ１２Ｂおよび貫通ビアプラグ１３Ｂの電気接続を、複数の貫通ビアプラグにわたり形成される大きな面積の接続パッドによりなされるため、接合が安定し、接合不良の発生を軽減することができる。
さらに本実施形態によれば、貫通ビアプラグ１２Ｂ，１３Ｂの接続にハンダバンプの代わりに厚さをビアプラグの径よりも小さくできるＣｕ接続パッドを使ったため、三次元半導体集積回路装置１０の全体の高さを低減でき、半導体集積回路内における三次元方向の信号路の長さを短縮でき、寄生インピーダンスを抑制し、半導体装置の動作速度を向上させることができる。
また本実施形態では、先にも説明したように一つの信号路ないし電流路を構成するのに複数の貫通ビアプラグを使うため冗長性が確保され、例え一つの貫通ビアプラグに不良が発生しても、半導体集積回路装置１０全体が不良となることを回避することができる。
さらに本実施形態では、三次元半導体集積回路を構成する半導体チップ中に小径の貫通ビアプラグを高い密度で配置し、かつ複数の貫通ビアプラグを接続パッドでまとめて電流路あるいは信号路を構成することにより、三次元半導体集積回路中における電流路あるいは信号路の構成の自由度を増大させることができる。
図８は、一変形例による三次元半導体集積回路装置１０Ａの一部を示す、前記図２と同様な断面図である。図中、先に説明した部分には同一の参照符号を付し、説明は省略する。
図８を参照するに、本変形例では半導体チップ１３における貫通ビアプラグ１３Ｂの密度を半導体チップ１２の半分に減少させている。
本実施形態においても、半導体チップ１２中においては所望の冗長性が確保されており、かつ半導体チップ１２と半導体チップ１３の接続にはんだバンプを使っていないため、三次元半導体集積回路装置１０Ａ中の配線長が短縮され、また配線抵抗が低減される。
このように本実施形態は、半導体チップ１２中の貫通ビアプラグ１２Ｂと半導体チップ１３中の貫通ビアプラグ１３Ｂが、必ずしも一対一の関係で、かつ同一のピッチで形成される場合に限定されるものではない。
図９は、図８の構成をさらに変形した三次元半導体集積回路装置１０Ｂの一部を示す、前記図２と同様な断面図である。図中、先に説明した部分には同一の参照符号を付し、説明は省略する。
本実施形態では、半導体チップ１３中の貫通ビアプラグ１３Ｂの位置を、半導体チップ１２中の貫通ビアプラグ１２Ｂに対してずらしているが、このような構成でも前記図８の場合と同様に、半導体チップ１２中においては所望の冗長性が確保されており、かつ半導体チップ１２と半導体チップ１３の接続にはんだバンプを使っていないため、三次元半導体集積回路装置１０Ｂ中の配線長が短縮され、また配線抵抗が低減される。
また本変形例では、前記貫通ビアプラグ１３Ｂのピッチが前記貫通ビアプラグ１２Ｂのピッチの二倍になっているため、半導体チップ１２と半導体チップ１３の位置合わせが容易になる。
さらに図１０は図９の構成をさらに変形した三次元半導体集積回路装置１０Ｃの一部を示す、前記図２と同様な断面図である。図中、先に説明した部分には同一の参照符号を付し、説明は省略する。
本変形例では前記貫通ビアプラグ１３Ｂの径を貫通ビアプラグ１２Ｂよりも増大させている。このように本変形例では必要に応じて貫通ビアプラグの径を半導体チップ毎に変化させることも可能である。
なお図８〜図１０の各変形例において、半導体チップ１２と１３を上下で入れ替えてもよいことは明らかである。
以上の各実施形態では、前記貫通ビアプラグ１２Ｂ，１３Ｂおよび接続パッド１２ａ，１３ａがＣｕよりなる場合を説明したが、本実施形態はかかる特定の材料に限定されるものではなく、例えばＣｕの代わりにＡｕなどの低抵抗金属を使うことも可能である。
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
１０ 三次元半導体集積回路装置
１１ パッケージ基板
１１Ａ パッケージ基板上主面
１１Ｂ パッケージ基板下主面
１１Ｃ 配線パタ―ン
１１Ｄ ハンダバンプ
１１ａ，１１ｂ 配線パッド
１１ｃ ビルドアップ層
１２，１３，１４，２１０，２２０ 半導体チップ
１２Ａ，１３Ａ，１４Ａ 多層配線構造
１２ＡＬ 多層配線構造下部
１２ＡＭ 多層配線構造中部
１２ＡＵ 多層配線構造上部
１２ＡＴ 多層配線構造最上部
１２Ｂ，１３Ｂ，２１０Ｂ，２２０Ｂ 貫通ビアプラグ
１２ＢＡ，１３ＢＡ，１２１１Ｐ Ａｌ接続パッド
１２ＢＭ，１２ＢＭＭ，１２ＢＭＮ，１３ＢＭＭ，１３ＢＭＮ バリアメタル
１２Ｂｐ Ｃｕ接続パッド
１２ＣＫＴ 回路形成面
１２ＣＳ，１２ＣＳｓ，１２ＣＳｔ Ｃｕシード層
１２Ｌ，１３Ｌ ライナ絶縁膜
１２ＳＮＡ パッシベーション膜
１２ＳＮＯ パッシベーション膜開口部
１２Ｒ，１３Ｒ，１４Ｒ 封止樹脂
１２Ｔｒ，１３Ｔｒ 半導体素子
１２Ｖ 凹部
１２ａ，１２ｂ，１３ａ，１３ｂ，（１３ａ）１，（１３ａ）２，１４ａ，１４ｂ，（１４ａ）１ Ｃｕ接続パッド
１２ｅ，１３ｅ 貫通ビアプラグ突出部
１２１〜１２１１ 層間絶縁膜
１２１Ｐ〜１２１０Ｐ Ｃｕ接続パッド
１２１Ｗ〜１２１１Ｗ 配線パタ―ン
１２１ｉ〜１２１１ｉ 絶縁性バリア膜
１２Ｏｘ シリコン酸化膜
１００ 支持基板
１０１ 仮接着剤層
１２０ シリコンウェハ
１２０Ｂ Ｃｕビアプラグ

Claims (12)

  1. 第１の面と前記第１の面に対向する第２の面とを有し第１の半導体素子と各々前記第１の面から前記第２の面まで延在する複数の貫通ビアプラグとが形成された第１の半導体チップと、
    前記第１の半導体チップ上に積層され、第３の面と前記第３の面に対向する第４の面とを有し第２の半導体素子と各々前記第３の面から前記第４の面まで延在する貫通ビアプラグが形成された第２の半導体チップと、
    を含み、
    前記第１の半導体チップは、前記第１の面上に第１の接続パッドを有し、また前記第２の面上に第２の接続パッドを有し、
    前記第１の半導体チップでは、前記第１の面において少なくとも二本の相隣接する貫通ビアプラグが前記第１の接続パッドに共通に接続され、また前記第２の面において、前記少なくとも二本の相隣接する貫通ビアプラグが前記第２の接続パッドに共通に接続され、
    前記第２の半導体チップは、前記第３の面上に第３の接続パッドを有し、また前記第４の面上に第４の接続パッドを有し、
    前記第２の半導体チップでは、前記第３の面において少なくとも一本の貫通ビアプラグが前記第３の接続パッドに接続され、また前記第４の面において前記少なくとも一本の貫通ビアプラグが前記第４の接続パッドに接続され、
    前記第２の半導体チップは前記第３の面が前記第１の半導体チップ上に、前記第２の面に対面するように積層され、
    前記第２の接続パッドと前記第３の接続パッドとは相互に接合され、
    前記第１の接続パッドは、前記第１の半導体チップ中において、前記第１の面内に定義される第１の方向に隣接した一対の貫通ビアプラグを接続される第１の方位の接続パッドと、前記第１の面内に定義され前記第１の方向に対して交差する第２の方向に隣接した一対の貫通ビアプラグを接続される第２の方位を有する接続パッドとをそれぞれ含むことを特徴とする半導体装置。
  2. 前記第２の接続パッドと前記第３の接続パッドは同一の大きさおよび形状を有することを特徴とする請求項１記載の半導体装置。
  3. 前記第１および第２の接続パッドは、前記第１の面に垂直方向から見た場合に相互に隣接する複数本の貫通ビアプラグが接続されることを特徴とする請求項１または２記載の半導体装置。
  4. 前記第２の半導体チップ中における貫通ビアプラグは、前記第１の半導体チップ中の貫通ビアプラグと一対一に対応して、同一の径および同一のピッチで形成されており、前記第２の半導体チップでは、前記第３の面上において少なくとも二本の貫通ビアプラグが前記第３の接続パッドに共通に接続され、また前記第４の面上において、前記少なくとも二本の貫通ビアプラグが前記第４の接続パッドに共通に接続されることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
  5. 前記第１および第２の半導体チップ中において前記貫通ビアプラグは径の二倍のピッチで繰り返し形成されていることを特徴とする請求項４記載の半導体装置。
  6. 前記第２の半導体チップ中における貫通ビアプラグは、前記第１の半導体チップ中の貫通ビアプラグとは異なるピッチで形成されていることを特徴とする請求項１または２記載の半導体装置。
  7. 前記第２の半導体チップ中における貫通ビアプラグは、前記第１の半導体チップ中の貫通ビアプラグとは異なる径で形成されていることを特徴とする請求項６記載の半導体装置。
  8. 前記第１〜第４の接続パッドは、同一の金属よりなることを特徴とする請求項１〜７のうち、いずれか一項記載の半導体装置。
  9. 前記第１〜第４の接続パッドは、ＣｕまたはＡｕよりなることを特徴とする請求項８記載の半導体装置。
  10. さらにパッケージ基板を含み、前記第１の半導体チップは前記パッケージ基板上に、前記第１の面が前記パッケージ基板に対面する向きで実装されており、前記第１の接続パッドは前記パッケージ基板上の接続パッドに直接に接合されていることを特徴とする請求項１〜９のうち、いずれか一項記載の半導体装置。
  11. 第１の面と前記第１の面に対向する第２の面とを有し、第１の半導体素子と各々前記第１の面から前記第２の面まで延在する複数の貫通ビアプラグとが形成され、前記第１の面に少なくとも二本の相隣接した貫通ビアプラグが接続される第１の接続パッドを有し、前記第２の面に、前記少なくとも二本の相隣接した貫通ビアプラグが接続される第２の接続パッドを有する第１の半導体チップ上に、
    第３の面と前記第３の面に対向する第４の面とを有し、第２の半導体素子と各々前記第３の面から前記第４の面まで延在する複数の貫通ビアプラグとが形成され、前記第３の面に少なくとも二本の相隣接した貫通ビアプラグが接続される第３の接続パッドを有し、前記第４の面に、前記少なくとも二本の相隣接した貫通ビアプラグが接続される第４の接続パッドを有する第２の半導体チップを、前記第３の接続パッドが前記第２の接続パッド上に当接するように載置する工程と、
    前記第２の接続パッドと前記第３の接続パッドとを拡散接合する工程と、を含み、
    前記第１の接続パッドは、前記第１の半導体チップ中において、前記第１の面内に定義される第１の方向に隣接した一対の貫通ビアプラグを接続される第１の方位の接続パッドと、前記第１の面内に定義され前記第１の方向に対して交差する第２の方向に隣接した一対の貫通ビアプラグを接続される第２の方位を有する接続パッドとをそれぞれ含むことを特徴とする半導体装置の製造方法。
  12. さらに前記第１の接続パッドをパッケージ基板上の配線パッドに拡散接合する工程を含むことを特徴とする請求項１１記載の半導体装置の製造方法。
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