JP5754782B2 - 半導体装置、及び表示装置 - Google Patents

Description

本発明は、タッチセンサを搭載した表示パネルの表示ドライバＩＣ（Integrated Circuit）、表示ドライバとタッチコントロール回路を集積したＬＳＩ（Large Scale Integrated circuit）、及び、それらを実装した表示装置に関し、特に画質劣化の防止に好適に利用できるものである。

従来は表示パネルとタッチパネルが独立したオンセル方式が主流であったが、近年、特にモバイル用パネルモジュールでより薄型化が可能な、表示パネルとタッチパネルを一体化したインセル方式が普及しつつある。オンセル方式では表示パネルとタッチセンサは独立しているため、表示ドライバとタッチコントローラも、独立させたセパレートチップが主流である。セパレートチップでは、表示駆動とセンシングは、非同期で動作させるのが一般的である。一方、インセル方式では、センス時のノイズを抑えるため、表示駆動とセンシングを同時に行わずに時分割で交互に動作させる方式が提案されている。

特許文献１には、インセル方式のタッチセンサと表示素子を、時分割で交互に動作させる、表示装置及びその駆動方法が開示されている。タッチセンサのセンシングと表示素子の駆動とを時分割で交互に行う。１フレームを表示モードとタッチセンシングモードに分割し、両モードが交互に実行されるようにゲートドライバ、ソースドライバ及びタッチコントローラをタイミングコントローラにより制御する方式である。このシステムは、画像表示を複数ライン毎に間欠的に行い、表示ドライバからの画像出力が停止している期間にタッチセンスを行うことで高いタッチ検出精度を実現する。表示素子を駆動する信号のノイズが、タッチセンサの検出信号に混入することがないため、ノイズの影響を軽減することができる。

特開２０１２−５９２６５号公報

特許文献１について本発明者が検討した結果、以下のような新たな課題があることがわかった。

例えば液晶表示パネルのように、画素ごとに、表示すべき画像データに対応する量の電荷を、キャパシタに保持する表示パネルを使って、特許文献１に記載されるような、タッチセンサのセンシングと表示素子の駆動とを時分割で交互に行う動作をさせた場合、表示駆動される期間の異なる領域の境界において、本来輝度が滑らかに変化すべき境界部分で輝度が急峻に変化する段差が生じ、画質を劣化させる問題があることがわかった。

例えば液晶表示パネルでは、画素ごとに順次、表示すべき画像データに対応する量の電荷を、キャパシタに充電し、キャパシタに保持されている電荷量に応じて生じる電位差によって液晶による偏光量を制御することにより、表示される輝度を制御している。キャパシタに保持されている電荷は、リークにより時間の経過とともに徐々に減少し、それに伴って表示される輝度も変化する。画像フレーム全体で一様に輝度が変化すれば、人間の視覚によってその変化を認知することは困難であるが、本来輝度が滑らかに変化する領域の途中に、輝度の段差があると、その段差が大きくない場合であっても、領域の境界で線状につながっていれば、人間の視覚は、その線を視認してしまう。

例えば１フレームの上半分を表示した後、センシング期間を設け、その後下半分の表示を行うとすると、フレームの上半分の領域の各画素のキャパシタに保持されている電荷は、下半分の領域の各画素のキャパシタに保持される電荷よりも、センシング期間の分だけ一律に長い時間リークにより減少する。そのため、上半分の領域と下半分の領域の境界では、リークによる電荷の減少量に一律の差が生じる。この電荷の減少量の差が境界線上での輝度差となり、人間の視覚によって認知されることとなる。

このような輝度差は、視認される程度になると、画質の劣化となる。

液晶表示パネルを例に採って説明したが、画素ごとに表示すべき画像データに対応する量の電荷を、キャパシタに保持する表示パネルを使って、表示素子の駆動を領域ごとに間欠的に行う表示装置では、共通に発生し得る課題である。

このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、下記の通りである。

すなわち、１画素ごとに画像データに対応する量の電荷を保持するキャパシタを備え、複数のラインで構成される１フレーム毎の画像データを表示する表示パネルと、それを駆動するための表示駆動回路、それを備える半導体装置、またはその表示駆動回路を備える表示装置であって、以下のように構成される。

表示駆動回路は、１フレーム期間内に、表示パネルを駆動する複数の表示駆動期間と、表示パネルの駆動を停止するブランク期間とを交互に含む、時分割動作を行なう。１フレーム内の複数のラインを、数ライン毎に複数の表駆動期間に概ね均等に分散して表示駆動する。

前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、時分割表示に伴って生じた輝度差による領域の境界を視認されにくくし、時分割表示に起因する表示画質の劣化を防止することができる。

図１は、本発明に係る表示装置の構成例を表すブロック図である。 図２は、本発明の代表的な実施形態に係る表示動作を示すタイミングチャートである。 図３は、図２に示すタイミングチャートの一部拡大図である。 図４は、表示装置におけるパネル内ゲート制御回路の構成例を表す回路図である。 図５は、図４に示すパネル内ゲート制御回路の動作を示すタイミングチャートである。 図６は、実施形態１に係る表示動作を示すタイミングチャートである。 図７は、図６に示すタイミングチャートの一部拡大図である。 図８は、実施形態１の表示装置におけるパネル内ゲート制御回路の構成例を表す回路図である。 図９は、図８に示すパネル内ゲート制御回路の動作を示すタイミングチャートである。 図１０は、実施形態２の表示装置におけるパネル内ゲート制御回路の構成例を表す回路図である。 図１１は、実施形態３に係る表示動作を示すタイミングチャートである。 図１２は、実施形態３の表示装置におけるパネル内ゲート制御回路の動作を示すタイミングチャートである。 図１３は、従来の時分割動作における、画像の表示例を示す説明図である。 図１４は、本発明に係る表示装置による時分割動作における、画像の表示例を示す説明図である。 図１５は、実施形態４に係る表示装置の構成例を表すブロック図である。 図１６は、実施形態４に係る表示装置におけるパネル内ゲート制御回路の構成例を表す回路図である。 図１７は、図１６に示すパネル内ゲート制御回路の動作を示すタイミングチャートである。 図１８は、実施形態４に係る表示動作を示すタイミングチャートである。 図１９は、実施形態４に係る表示装置による時分割動作における、画像の表示例を示す説明図である。

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜ラインを均等に複数の表示駆動期間に分散して表示する表示駆動回路＞
複数のラインで構成される１フレーム毎の画像データを表示する表示パネル（５）を駆動するための駆動信号を出力可能な表示駆動回路（３）を備える半導体装置（２または３）であって、以下のように構成される。

前記表示パネルは、前記ラインを構成する複数の画素の１画素ごとに、前記画像データに対応する量の電荷を保持するキャパシタを備える。

前記表示駆動回路は、１フレーム期間（時刻ｔ０〜ｔ６）内に、第１表示駆動期間（時刻ｔ０〜ｔ１）と第１ブランク期間（時刻ｔ１〜ｔ２）と第２表示駆動期間（時刻ｔ２〜ｔ３）とを順次含む、時分割動作を可能に構成される。

前記表示駆動回路は、前記第１表示駆動期間に、所定周期で分散する、前記表示パネルの１フレーム内の複数のライン（３１）を駆動し、前記第１ブランク期間に前記表示パネルの駆動を停止し、前記第２表示駆動期間に前記１フレーム内の前記第１表示駆動期間に表示駆動された複数のラインとは異なる、前記表示パネルの複数のライン（３２）を駆動する、駆動信号を出力可能に構成される。

これにより、時分割表示に伴って生じた輝度差による領域の境界が視認されにくく、時分割表示に起因する表示画質の劣化が防止された、表示パネルを駆動するための表示駆動回路を備える半導体装置を提供することができる。

〔２〕＜タッチパネル一体型表示装置における表示とセンスの時分割動作＞
項１において、前記半導体装置は、前記表示パネル上に積層されたタッチパネル（６）のタッチ状態を検知可能な、タッチパネルコントローラ（４）をさらに備え、以下のように構成される。

前記タッチパネルコントローラは、前記第１ブランク期間に前記タッチ状態を検知するタッチ状態検知動作を行い、前記第１及び第２表示駆動期間に前記タッチ状態検知動作を停止する。

これにより、タッチパネルを一体に積層された表示パネルを備える表示装置にも、時分割表示に起因する表示画質の劣化を生じさせることなく、タッチ検出動作における検出精度を向上することができる、半導体装置を提供することができる。第１ブランク期間とそれに含まれる上記タッチ状態検知動作を行う期間は、上記第１または第２表示駆動期間の一方または両方と、時間的に重複してもよい。時間的な重複を減らすことによって、タッチ検出動作における信号対雑音比（Ｓ／Ｎ比）は向上し、時間的な重複をなくすことによってＳ／Ｎ比は最良となる。Ｓ／Ｎ比を向上することによって、検出精度を向上することができる。一方、時間的重複を許すことによって、タッチ検出動作にかける時間を長くとることができるので、それによって検出精度を向上することができる場合もある。

〔３〕＜Ｍライン周期でＮライン毎に分散＞
項１または項２において、前記表示駆動回路は、前記第１表示駆動期間に１フレーム内のＭ（Ｍは１以上の整数）ライン周期でＮ（Ｎは１以上の整数）ライン毎に分散する、前記表示パネルの複数のラインを駆動し、前記第２表示駆動期間に前記１フレーム内の前記第１表示駆動期間に表示駆動された複数のラインとは異なり、前記フレーム内の前記Ｍライン周期で前記Ｎライン毎に分散する、前記表示パネルの複数のラインを駆動する、駆動信号を出力可能に構成される。

これにより、表示駆動期間の異なる領域の境界が概ね均等に分散され、時分割表示に伴って生じた輝度差による領域の境界を視認されにくくし、接続される表示パネルにおいて、時分割表示に起因する表示画質の劣化を防止することができる、表示駆動回路を備えた半導体装置を提供することができる。例えば、上記所定周期をＭラインとし、１フレーム期間内にＭ／Ｎ回の表示駆動期間とＭ／Ｎ回またはＭ／Ｎ＋１回またはＭ／Ｎ−１回のブランク期間に分割する、時分割動作において、表示駆動期間の異なる領域が均等に分割される。

〔４〕＜１ライン毎に分散（Ｎ＝１）＞
項３において、前記表示駆動回路は、前記第１表示駆動期間に１フレーム内の前記Ｍライン周期で１ライン毎に分散する、前記表示パネルの複数のラインを駆動し、前記第２表示駆動期間に前記１フレーム内の前記第１表示駆動期間に表示駆動された複数のラインとは異なり、前記フレーム内の前記Ｍライン周期で１ライン毎に分散する、前記表示パネルの複数のラインを駆動する、駆動信号を出力可能に構成される。

これにより、表示駆動期間の異なる領域が細かくかつ均等に分散され、時分割表示に伴って生じた輝度差による領域の境界を視認されにくくし、接続される表示パネルにおいて、時分割表示に起因する表示画質の劣化を防止することができる、表示駆動回路を備えた半導体装置を提供することができる。例えば、上記所定周期をＭラインとし、１フレーム期間内にＭ回の表示駆動期間とＭ回またはＭ＋１回またはＭ−１回のブランク期間に分割する、時分割動作において、表示駆動期間の異なる領域が均等に分割される。

〔５〕＜１ライン毎に交互に分散＞
項４において、前記表示駆動回路は、前記第１表示駆動期間に１フレーム内の２ライン周期で１ライン毎に分散する、前記表示パネルの複数のラインを駆動し、前記第２表示駆動期間に前記１フレーム内の前記第１表示駆動期間に表示駆動された複数のラインとは異なる他の複数のラインを駆動する、駆動信号を出力可能に構成される。

これにより、表示駆動期間の異なる領域が細かくかつ均等に分散され、時分割表示に伴って生じた輝度差による領域の境界を視認されにくくし、接続される表示パネルにおいて、時分割表示に起因する表示画質の劣化を防止することができる、表示駆動回路を備えた半導体装置を提供することができる。例えば、１フレーム内に２回の表示駆動期間を含む時分割動作において、一方で奇数ラインを他方で偶数ラインを表示するなどにより、表示駆動期間の異なる領域が細かくかつ均等に分散される。

〔６〕＜連続するフレームで表示する領域の順序を変える＞
項３において、前記表示駆動回路は、以下のような動作をさせるための駆動信号を出力可能に構成される。

第１フレームの第１表示駆動期間に前記第１フレーム内のＭ（Ｍは１以上の整数）ライン周期でＮ（Ｎは１以上の整数）ライン毎に分散する、前記表示パネルの複数のラインを駆動する。前記第１フレームの第２表示駆動期間には、前記第１表示駆動期間に表示駆動された複数のラインとは異なり、前記第１フレーム内の前記Ｍライン周期で前記Ｎライン毎に分散する、前記表示パネルの複数のラインを駆動する。前記第１フレームと連続する第２フレームの第１表示駆動期間には、前記第１フレームの第１表示駆動期間に表示駆動された複数のラインとは異なり、前記第２フレーム内の前記Ｍライン周期で前記Ｎライン毎に分散する、前記表示パネルの複数のラインを駆動する。

これにより、表示駆動期間の異なる領域の境界が時間軸方向にも均等に分散され、時分割表示に伴って生じた輝度差による領域の境界を視認されにくくし、接続される表示パネルにおいて、時分割表示に起因する表示画質の劣化を防止することができる、表示駆動回路を備えた半導体装置を提供することができる。

〔７〕＜連続するフレームで奇数ラインと偶数ラインを交互に表示＞
項６において、前記表示駆動回路は、以下のような動作をさせるための駆動信号を出力可能に構成される。

第１フレームの第１表示駆動期間に前記第１フレーム内の奇数ラインを駆動し、前記第１フレームの第２表示駆動期間に前記第１フレーム内の偶数ラインを駆動し、前記第１フレームと連続する第２フレームの第１表示駆動期間に前記第２フレーム内の偶数ラインを駆動し、前記第２フレームの第２表示駆動期間に前記第２フレーム内の奇数ラインを駆動する。

これにより、奇数ラインと偶数ラインが表示駆動される表示駆動期間が、前半と後半の表示駆動期間の間でフレーム毎に交互に入れ替えられ、画素ごとの電荷の保持性能にばらつきがある場合であっても、時分割表示に伴って生じた輝度差による領域の境界を視認されにくくし、接続される表示パネルにおいて、時分割表示に起因する表示画質の劣化を防止することができる、表示駆動回路を備えた半導体装置を提供することができる。

〔８〕＜インターレースのためのフレームメモリ＞
項１から項７のうちの１項において、前記表示駆動回路は、メモリ（１４）と制御部（１３）とを備える。

前記制御部は、表示すべき１フレームの上のラインから順次走査された順序で入力される画像データを、前記メモリに書き込み、前記第１表示駆動期間に、前記第１表示駆動期間に表示すべきラインの画像データを、表示駆動すべき順序で前記メモリから読み出す。さらに、前記制御部は、前記第２表示駆動期間に、前記第２表示駆動期間に表示すべきラインの画像データを、前記メモリから読み出す。

前記表示駆動回路は、読み出された画像データに基づいて前記駆動信号を生成する。

これにより、表示駆動回路は、従来通りラスタースキャン（順次走査）された画像データが、走査された順序のまま入力された場合であっても、順序を適切に入れ替えて表示パネルへ駆動信号として出力することができる。一旦、１フレーム分の画像データをメモリに入力して、表示すべきライン毎に所定の周期で読み出す。メモリは、少なくとも１フレーム分の画像データを格納できる記憶容量を備えると良い。

〔９〕＜タッチパネルコントローラに対するタイミング信号＞
項２において、前記表示駆動回路は、メモリ（１４）と制御部（１３）とを備える。

前記制御部は、表示すべき１フレームの上のラインから順次走査された順序で入力される画像データを、前記メモリに書き込み、前記第１表示駆動期間に、前記第１表示駆動期間に表示すべきラインの画像データを、表示駆動すべき順序で前記メモリから読み出す。さらに、前記制御部は、前記第２表示駆動期間に、前記第２表示駆動期間に表示すべきラインの画像データを、前記メモリから読み出す。

前記表示駆動回路は、読み出された画像データに基づいて前記駆動信号を生成する。

前記制御部は、前記タッチパネルコントローラに対し、タイミング信号を出力する。

前記タッチパネルコントローラは、前記タイミング信号にもとづいて、前記第１ブランク期間と前記第１及び第２表示駆動期間における、前記タッチ状態検知動作の開始と停止を制御する。

これにより、表示駆動回路が、従来通りラスタースキャン（順次走査）された画像データが、走査された順序のまま入力された場合であっても、適切に順序を入れ替えて表示パネルへ駆動信号として出力することができ、さらに、表示駆動動作とタッチ状態検出動作を同期させることができる。

〔１０〕＜表示駆動回路とタッチパネルコントローラとを集積＞
項２または項９において、前記表示駆動回路と前記タッチパネルコントローラとが、同一半導体基板上に集積される。

これにより、部品点数を減らし、基板の実装面積を低減することができる。表示駆動回路とタッチパネルコントローラ以外の回路、例えばＭＰＵがさらに同一半導体基板上に集積されてもよい。

〔１１〕＜画像データを圧縮してメモリに格納＞
項８において、前記表示駆動回路は、圧縮回路（３３）と展開回路（３４）とをさらに備える。

前記制御部は、表示すべき１フレームの上のラインから順次走査された順序で入力される画像データを、前記圧縮回路によってデータ圧縮して前記メモリに書き込む。前記第１表示駆動期間には、前記第１表示駆動期間に表示すべきラインの画像データを含むデータ圧縮されたデータを、表示駆動すべき順序で前記メモリから読み出し、前記第２表示駆動期間には、前記第２表示駆動期間に表示すべきラインの画像データを含む、前記データ圧縮されたデータを、前記メモリから読み出す。

前記展開回路は、前記メモリから読み出されたデータ圧縮された前記データを展開することにより、表示すべき前記ラインの画像データを復元する。

前記表示駆動回路は、復元された前記画像データに基づいて前記駆動信号を生成する。

これにより、メモリ（１４）の容量を小さく抑えることができる。

〔１２〕＜データ圧縮の単位ライン数と分散表示の単位ライン数を一致＞
項１１において、前記表示駆動回路は、前記第１表示駆動期間に１フレーム内のＭ（Ｍは１以上の整数）ライン周期でＮ（Ｎは１以上の整数）ライン毎に分散する、前記表示パネルの複数のラインを駆動し、前記第２表示駆動期間に前記１フレーム内の前記第１表示駆動期間に表示駆動された複数のラインとは異なり、前記フレーム内の前記Ｍライン周期で前記Ｎライン毎に分散する、前記表示パネルの複数のラインを駆動する、駆動信号を出力可能に構成される。

前記圧縮回路は、同じ前記Ｎラインを単位として画像データの前記データ圧縮を実行し、前記展開回路も、同じ前記Ｎラインを単位として前記データ圧縮のデータを展開することにより画像データを復元する。

これにより、圧縮回路（３３）と展開回路（３４）を効率よく動作させることができる。データ圧縮の単位ライン数をＮラインとし表示駆動を同じＮライン毎に行うので、換言すれば、表示すべきＮラインの画像データを画像圧縮の単位として一括して圧縮して格納し、一括して展開するので、展開された画像データと表示される画像データが一致し、展開された画像データに無駄が生まれない。

〔１３〕＜ラインを均等に複数の表示駆動期間に分散して表示する表示装置＞
複数のラインで構成される１フレーム毎の画像データを表示する表示パネル（５）と、前記表示パネルを駆動するための駆動信号を出力可能な表示駆動回路（３）とを備え、以下のように構成される。

前記表示パネルは、前記ラインを構成する複数の画素の１画素ごとに、前記画像データに対応する量の電荷を保持するキャパシタを備える。

前記表示駆動回路は、１フレーム期間（時刻ｔ０〜ｔ６）内に、第１表示駆動期間（時刻ｔ０〜ｔ１）と第１ブランク期間（時刻ｔ１〜ｔ２）と第２表示駆動期間（時刻ｔ２〜ｔ３）とを順次含む、時分割動作を可能に構成される。

前記表示駆動回路は、前記第１表示駆動期間に１フレーム内の所定周期で分散する、前記表示パネルの複数のライン（３１）を駆動し、前記第１ブランク期間に前記表示パネルの駆動を停止し、前記第２表示駆動期間に前記１フレーム内の前記第１表示駆動期間に表示駆動された複数のラインとは異なる、前記表示パネルの複数のライン（３２）を駆動する。

これにより、時分割表示に伴って生じた輝度差による領域の境界を視認されにくくし、時分割表示に起因する表示画質の劣化を防止することができる。

〔１４〕＜タッチパネル一体型表示装置における表示とセンスの時分割動作＞
項１３において、前記表示パネル上に積層されたタッチパネル（６）と、前記タッチパネルのタッチ状態を検知するタッチパネルコントローラ（４）とをさらに備える。

前記タッチパネルコントローラは、前記第１ブランク期間に前記タッチ状態を検知するタッチ状態検知動作を行い、前記第１及び第２表示駆動期間に前記タッチ状態検知動作を停止する。

これにより、タッチパネルが一体に積層された表示パネルを備える表示装置においても、時分割表示に起因する表示画質の劣化を生じさせることなく、タッチ検出動作における検出精度を向上することができる。第１ブランク期間とそれに含まれる上記タッチ状態検知動作を行う期間は、上記第１または第２表示駆動期間の一方または両方と、時間的に重複してもよい。時間的な重複を減らすことによって、タッチ検出動作における信号対雑音比（Ｓ／Ｎ比）は向上し、時間的な重複をなくすことによってＳ／Ｎ比は最良となる。Ｓ／Ｎ比が向上することによって、検出精度を向上することができる。一方、時間的重複を許すことによって、タッチ検出動作にかける時間を長くとることができるので、それによって検出精度を向上することができる場合もある。

〔１５〕＜Ｍライン周期でＮライン毎に分散＞
項１３または項１４において、前記表示駆動回路は、前記第１表示駆動期間に１フレーム内のＭ（Ｍは１以上の整数）ライン周期でＮ（Ｎは１以上の整数）ライン毎に分散する、前記表示パネルの複数のラインを駆動し、前記第２表示駆動期間に前記１フレーム内の前記第１表示駆動期間に表示駆動された複数のラインとは異なり、前記フレーム内の前記Ｍライン周期で前記Ｎライン毎に分散する、前記表示パネルの複数のラインを駆動する。

これにより、表示駆動期間の異なる領域の境界が概ね均等に分散され、時分割表示に伴って生じた輝度差による領域の境界を視認されにくくし、時分割表示に起因する表示画質の劣化を防止することができる。例えば、上記所定周期をＭラインとし、１フレーム期間内にＭ／Ｎ回の表示駆動期間とＭ／Ｎ回またはＭ／Ｎ＋１回またはＭ／Ｎ−１回のブランク期間に分割する、時分割動作において、表示駆動期間の異なる領域が均等に分割される。

〔１６〕＜１ライン毎に分散（Ｎ＝１）＞
項１５において、前記表示駆動回路は、前記第１表示駆動期間に１フレーム内の前記Ｍライン周期で１ライン毎に分散する、前記表示パネルの複数のラインを駆動し、前記第２表示駆動期間に前記１フレーム内の前記第１表示駆動期間に表示駆動された複数のラインとは異なり、前記フレーム内の前記Ｍライン周期で１ライン毎に分散する、前記表示パネルの複数のラインを駆動する。

これにより、表示駆動期間の異なる領域が細かくかつ均等に分散され、時分割表示に伴って生じた輝度差による領域の境界を視認されにくくし、時分割表示に起因する表示画質の劣化をさらに防止することができる。例えば、上記所定周期をＭラインとし、１フレーム期間内にＭ回の表示駆動期間とＭ回またはＭ＋１回またはＭ−１回のブランク期間に分割する、時分割動作において、表示駆動期間の異なる領域が均等に分割される。

〔１７〕＜１ライン毎に交互に分散＞
項１６において、前記表示駆動回路は、前記第１表示駆動期間に１フレーム内の２ライン周期で１ライン毎に分散する、前記表示パネルの複数のラインを駆動し、前記第２表示駆動期間に前記１フレーム内の前記第１表示駆動期間に表示駆動された複数のラインとは異なる他の複数のラインを駆動する。

これにより、表示駆動期間の異なる領域が細かくかつ均等に分散され、時分割表示に伴って生じた輝度差による領域の境界を視認されにくくし、時分割表示に起因する表示画質の劣化をさらに防止することができる。例えば、１フレーム内に２回の表示駆動期間を含む時分割動作において、一方で奇数ラインを他方で偶数ラインを表示するなどにより、表示駆動期間の異なる領域が細かくかつ均等に分散される。

〔１８〕＜連続するフレームで表示する領域の順序を変える＞
項１５において、前記表示駆動回路は、第１フレームの第１表示駆動期間に前記第１フレーム内のＭ（Ｍは１以上の整数）ライン周期でＮ（Ｎは１以上の整数）ライン毎に分散する、前記表示パネルの複数のラインを駆動する。さらに前記表示駆動回路は、前記第１フレームの第２表示駆動期間には、前記第１表示駆動期間に表示駆動された複数のラインとは異なり、前記第１フレーム内の前記Ｍライン周期で前記Ｎライン毎に分散する、前記表示パネルの複数のラインを駆動する。さらに前記表示駆動回路は、前記第１フレームと連続する第２フレームの第１表示駆動期間に、前記第１フレームの第１表示駆動期間に表示駆動された複数のラインとは異なり、前記第２フレーム内の前記Ｍライン周期で前記Ｎライン毎に分散する、前記表示パネルの複数のラインを駆動する。

これにより、表示駆動期間の異なる領域の境界が時間軸方向にも均等に分散され、時分割表示に伴って生じた輝度差による領域の境界を視認されにくくし、時分割表示に起因する表示画質の劣化を防止することができる。

〔１９〕＜連続するフレームで奇数ラインと偶数ラインを交互に表示＞
項１８において、前記表示駆動回路は、第１フレームの第１表示駆動期間に前記第１フレーム内の奇数ラインを駆動し、前記第１フレームの第２表示駆動期間に前記第１フレーム内の偶数ラインを駆動し、前記第１フレームと連続する第２フレームの第１表示駆動期間に前記第２フレーム内の偶数ラインを駆動し、前記第２フレームの第２表示駆動期間に前記第２フレーム内の奇数ラインを駆動する。

これにより、奇数ラインと偶数ラインが表示駆動される表示駆動期間が、前半と後半の表示駆動期間の間でフレーム毎に交互に入れ替えられ、画素ごとの電荷の保持性能にばらつきがある場合であっても、時分割表示に伴って生じた輝度差による領域の境界を視認されにくくし、時分割表示に起因する表示画質の劣化を防止することができる。

〔２０〕＜パネル内ゲート制御回路＞
項１５において、前記表示駆動回路は、表示駆動すべきラインを示すフラグを前記表示パネルに供給し、前記表示パネルは、前記Ｍライン周期で前記Ｎライン毎に記憶素子を設けたシフトレジスタ（２２）を備える。前記シフトレジスタは、前記フラグが入力され１ライン毎にシフト可能に構成される。

これにより、表示駆動回路と表示パネルの間の信号線の数を減らすことができる。

〔２１〕＜パネル内ゲート制御回路に２ライン周期１ライン毎のシフトレジスタ２組＞
項２０において、前記表示パネルは、２ライン周期で１ライン毎に記憶素子を設けた２組のシフトレジスタ（２２＿４、２２＿５）を備える。

これにより、２ライン周期で１ライン毎に、即ち、１ライン毎に交互に、表示領域を分散させるための回路を、容易に構成することができる。

〔２２〕＜パネル内ゲート制御回路内の２組のシフトレジスタは表示パネルの両側に配置＞
項２１において、前記２組のシフトレジスタは、前記表示パネルの表示領域を挟む領域に配置される。

これにより、パネル内ゲート制御回路を効率よく配置することができる。各ゲート線を駆動するゲートドライバとシフトレジスタを構成する記憶素子（フリップフロップ）のレイアウトに許されるピッチが、ゲート線のピッチの２倍のピッチまで拡大されるからである。

〔２３〕＜画像データを圧縮してメモリに格納＞
項１５において、前記表示駆動回路は、圧縮回路（３３）とメモリ（１４）と展開回路（３４）と制御部（１３）とを備える。

前記制御部は、表示すべき１フレームの上のラインから順次走査された順序で入力される画像データを、前記圧縮回路によってデータ圧縮して前記メモリに書き込む。前記第１表示駆動期間には、前記第１表示駆動期間に表示すべきラインの画像データを含むデータ圧縮されたデータを、表示駆動すべき順序で前記メモリから読み出し、前記第２表示駆動期間には、前記第２表示駆動期間に表示すべきラインの画像データを含む、前記データ圧縮されたデータを、前記メモリから読み出す。

前記展開回路は、前記メモリから読み出されたデータ圧縮された前記データを展開することにより、表示すべき前記ラインの画像データを復元する。

前記表示駆動回路は、復元された前記画像データに基づいて前記駆動信号を生成する。

これにより、表示駆動回路は、従来通りラスタースキャン（順次走査）された画像データが、走査された順序のまま入力された場合であっても、順序を適切に入れ替えて表示パネルへ駆動信号として出力することができる。一旦、１フレーム分の画像データをメモリに入力して、表示すべきライン毎に所定の周期で読み出す。メモリは、少なくとも１フレーム分の画像データを格納できる記憶容量を備えると良い。画像データが書き込むときに圧縮され読み出された後に展開されることにより、メモリ（１４）の容量を小さく抑えることができる。

〔２４〕＜データ圧縮の単位ライン数と分散表示の単位ライン数を一致＞
項２３において、前記表示駆動回路は、前記第１表示駆動期間に１フレーム内のＭ（Ｍは１以上の整数）ライン周期でＮ（Ｎは１以上の整数）ライン毎に分散する、前記表示パネルの複数のラインを駆動し、前記第２表示駆動期間に前記１フレーム内の前記第１表示駆動期間に表示駆動された複数のラインとは異なり、前記フレーム内の前記Ｍライン周期で前記Ｎライン毎に分散する、前記表示パネルの複数のラインを駆動する、駆動信号を出力可能に構成される。

前記圧縮回路は、同じ前記Ｎラインを単位として画像データの前記データ圧縮を実行し、前記展開回路は、同じ前記Ｎラインを単位として前記データ圧縮のデータを展開することにより画像データを復元する。

これにより、圧縮回路（３３）と展開回路（３４）を効率よく動作させることができる。データ圧縮の単位ライン数をＮラインとし表示駆動を同じＮライン毎に行うので、換言すれば、表示すべきＮラインの画像データを画像圧縮の単位として一括して圧縮して格納し、一括して展開するので、展開された画像データと表示される画像データが一致し、展開された画像データに無駄が生まれない。

〔２５〕＜パネル内ゲート制御回路にＮライン毎のシフトレジスタ＞
項２４において、前記表示駆動回路は、表示駆動すべきラインを示すフラグを前記表示パネルに供給し、前記表示パネルは、前記Ｍライン周期で前記Ｎライン毎に記憶素子を設けたシフトレジスタを備え、前記シフトレジスタは、前記フラグが入力され１ライン毎にシフト可能に構成される、表示装置。

これにより、表示駆動回路と表示パネルの間の信号線の数を減らすことができ、Ｍライン周期でＮライン毎に、即ち、画像圧縮の単位ライン数毎に表示領域を分散させるための回路を、容易に構成することができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

〔代表的な実施形態〕＜ラインを均等に複数の表示駆動期間に分散して表示する表示装置＞
図１は、本発明に係る表示装置の構成例を表すブロック図である。

本発明に係る表示装置は、複数のラインで構成される１フレーム毎の画像データを表示する表示パネル５と、表示パネル５を駆動するための駆動信号を出力可能な表示駆動回路３を備える半導体装置を含んで構成される。表示駆動回路３を備える半導体装置は、特に制限されないが、例えば、公知のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor field effect transistor）ＬＳＩ（Large Scale Integrated circuit）の半導体製造技術を用いて、単一シリコン基板上に形成される。表示駆動回路３のみを単一半導体基板上に形成した半導体装置であってもよく、他の機能回路を集積したＩＣ（Integrated Circuit）２であってもよい。

表示パネル５は、フレーム内のラインを構成する複数の画素の１画素ごとに、画像データに対応する量の電荷を保持するキャパシタを備える。キャパシタには、その画素に表示すべき画像データに対応する量の電荷が、順次転送され保持されている。表示パネル５では、保持されている電荷量に比例して生じる、キャパシタの電極間の電位差に基づいて、その画素に表示される輝度が決まる。例えば、液晶表示パネルでは、キャパシタの電極は、液晶を偏光させるための電界を生じさせ、偏光量に応じて光の透過量が制御され、その画素の輝度となる。ここで、表示パネル５を駆動するための駆動信号は、表示すべき画像データに対応する量の電荷に対応するソース駆動信号と、転送すべき画素が存在するラインを指定するゲート駆動信号を含み、表示駆動回路３は、ソース駆動信号を出力するためのソースドライバ９と、ゲート駆動信号を生成するための信号を出力するゲート制御ドライバ８を含んで構成されるとよい。

図１に示した表示装置１を構成する他のブロックについては、後述する。

図２は、本発明の代表的な実施形態に係る表示動作を示すタイミングチャートである。横軸に時間をとり、縦軸に表示駆動されるライン番号を示す。

表示駆動回路３は、１フレーム期間（時刻ｔ０〜ｔ６）内に、第１表示駆動期間（時刻ｔ０〜ｔ１）と第１ブランク期間（時刻ｔ１〜ｔ２）と第２表示駆動期間（時刻ｔ２〜ｔ３）とを順次含む、時分割動作を可能に構成される。図２に示す例では、１フレーム期間（時刻ｔ０〜ｔ６）内に、さらに第２ブランク期間（時刻ｔ３〜ｔ４）と第３表示駆動期間（時刻ｔ４〜ｔ５）と帰線期間（時刻ｔ５〜ｔ６）を順次含む。時刻ｔ６〜ｔ７の表示駆動期間と時刻ｔ７〜ｔ８のブランク期間は、次のフレームに含まれている。

表示駆動回路３は、第１表示駆動期間（時刻ｔ０〜ｔ１）に、１フレーム内の所定周期で分散する、表示パネル５の複数のラインを駆動し、第１ブランク期間（時刻ｔ１〜ｔ２）に表示パネル５の駆動を停止する。第２表示駆動期間（時刻ｔ２〜ｔ３）には、そのフレームの第１表示駆動期間（時刻ｔ０〜ｔ１）に表示駆動された複数のラインとは異なる、複数のラインを駆動する。第２ブランク期間（時刻ｔ３〜ｔ４）には、表示パネル５の駆動を停止する。さらに、第３表示駆動期間（時刻ｔ４〜ｔ５）には、そのフレームの第１表示駆動期間（時刻ｔ０〜ｔ１）にも第２表示駆動期間（時刻ｔ２〜ｔ３）にも表示駆動されていない、残りの複数のラインを駆動する。

１フレーム内の表示駆動期間の数、１つの表示駆動期間に表示駆動されるライン数とその周期は、任意に定めることができる。また、表示駆動とは、表示のための信号の駆動を指す。「駆動」により、画素ごとに備えられた前記キャパシタに電荷が転送される。「駆動」は、時分割で行われるが、転送された電荷はキャパシタに保持され、それに応じて常時「表示」される。

これにより、時分割表示に伴って生じた輝度差による領域の境界が視認されにくく、時分割表示に起因する表示画質の劣化が防止された、表示パネルを駆動するための表示駆動回路を備える半導体装置を提供することができる。

本発明の視覚的効果を、図１３と図１４を引用して説明する。

図１３は、従来の時分割動作における、画像の表示例を示す説明図であり、図１４は、本発明に係る表示装置による時分割動作における、画像の表示例を示す説明図である。上述の例とは異なり、理解を容易にするため、１フレーム期間内の表示駆動期間が２つの場合に、単純化したものである。それぞれ、１フレームに表示される画像を示し、画像の輝度が高い程、色の濃いハッチングで表す。

図１３に示す従来の時分割動作では、１フレームの上半分を表示駆動した後（第１表示駆動期間）、一定のブランク期間を経て、１フレームの下半分を表示駆動する（第２表示駆動期間）。１つの表示駆動期間内では、１ライン毎に順次、そのラインの各画素に表示すべき画像データに対応する量の電荷が、各画素のキャパシタに転送されて保持される。転送された後、キャパシタのリークなどにより、転送された電荷量は時間と共に徐々に減少していく。１つの表示駆動期間内では、上から１ライン毎に順次転送されるので、電荷の減少量は、上から１ライン毎に徐々に大きくなる。１つの表示駆動期間内では、電荷の減少量は、滑らかに変化するので、人間の視覚ではその差を認知することはできない。しかし、図１３に示すように、第１表示駆動期間に表示駆動された領域３１と、第２表示駆動期間に表示駆動された領域３２との境界では、電荷の減少量は、ブランク期間による減少量だけ、不連続に変化することとなる。第１表示駆動期間に表示駆動された領域３１では、第２表示駆動期間に表示駆動された領域３２と比べて、ブランク期間による減少量だけ余計にかつ一律に減少しているからである。人間の視覚では、図１３に示すように、第１表示駆動期間に表示駆動された領域３１と、第２表示駆動期間に表示駆動された領域３２との境界線が、はっきりと認識されてしまう。本来、輝度が滑らかに変化すべき画像には存在しない、線が認識されるので、表示画質の劣化となる。

一方、図１４に示す、本発明に係る表示装置による時分割動作における、画像の表示例では、第１表示駆動期間に表示駆動された領域３１と、第２表示駆動期間に表示駆動された領域３２が、均等に分散されている。境界では同じ輝度差があるが、分散されているので、人間の視覚では視認されにくくなっているのがわかる。紙面の制限のため図１４には粗い分散を示したが、実際の表示装置では、その大きさと解像度から、人間の視覚で視認できない程度の細かさで分散すればよい。解像度が高い小さな表示装置では、数ライン毎に分散させれば十分であるが、数十型などの大型の表示装置では、１ライン毎に分散させるとよい。

＜タッチパネル一体型表示装置における表示とセンスの時分割動作＞
図１に示した表示装置１を構成する他のブロックについて説明する。表示装置１は、表示駆動回路３を内蔵したＩＣ２と表示パネル５の上に積層されているタッチパネル６を含んで構成されるものとして説明する。表示パネル５とタッチパネル６は、単純に重ね合せられたオンセル方式でも、一体化されたインセル方式でもよい。ＩＣ２は、表示駆動回路３の他、タッチパネル６に接続されるタッチパネルコントローラ４と、表示装置１全体を制御するＭＰＵ７とを含んで構成される。

タッチパネルコントローラ４は、ＭＰＵ７によって制御され、タッチパネル６にタッチ検出用の信号を出力し、タッチパネル６から受信するタッチセンス信号に基づいて、ＭＰＵ７によってタッチ座標やタッチ状態を検出する。

表示駆動回路３は、前述のゲート制御ドライバ８とソースドライバ９の他、電源回路１０、システムインタフェース１１、表示インタフェース１２、制御部１３、メモリ１４、データラッチ１５、及び、階調電圧選択部１６を含んで構成される。電源回路１０は外部から供給される電源を、適宜レベル変換し安定化して、ゲート制御ドライバ８とソースドライバ９の駆動電圧を始め、その他の回路の動作電源を生成し供給する。システムインタフェース１１は、表示装置１に接続される図示されないホストからのコマンドを受信し、検出されたタッチ座標などのデータをホストへ出力する、インタフェース回路である。表示インタフェース１２は、表示すべき画像データを受信するインタフェース回路である。制御部１３は、システムインタフェース１１とＭＰＵ７との間のコマンドやデータの授受を行い、また、ＭＰＵ７からの制御を受けて、タッチパネルコントローラ４、ゲート制御ドライバ８、ソースドライバ９、データラッチ１５、及び、階調電圧選択部１６のタイミング制御を行ない、表示インタフェース１２を介して受信した画像データをメモリ１４に転送する。メモリ１４に一旦保持された画像データは、データラッチ１５に読み出され、階調電圧選択部１６に送られる。階調電圧選択部１６は、画像データに基づいて、その画素が表示駆動されるべきソース線の階調電圧を選択し、ソースドライバ９に出力する。ソースドライバ９は、選択された階調電圧で表示パネル５のソース線を駆動する。

制御部１３は、表示すべき１フレームの上のラインから順次走査された順序で入力される画像データを、メモリ１４に書き込み、各表示駆動期間には、その期間に表示すべきラインの順序での画像データを、メモリ１４からデータラッチ１５に読み出す。ホストからは、表示すべき画像データが、１フレームの上のラインから順次走査された順序で入力されるので、表示される順序に入れ替える必要があるためである。

これにより、表示駆動回路３は、従来通りラスタースキャン（順次走査）された画像データが、走査された順序のまま入力された場合であっても、順序を適切に入れ替えて表示パネルへ駆動信号として出力することができる。一旦、１フレーム分の画像データをメモリに入力して、表示すべきライン毎に所定の周期で読み出すため、メモリ１４は、少なくとも１フレーム分の画像データを格納できる記憶容量を備えると良い。

制御部１３は、上記のように、各表示駆動期間には、その期間に表示すべきラインの順序での画像データを、メモリ１４から読み出すためのタイミング制御を行う。合わせて、タッチパネルコントローラ４に対し、タイミング信号を出力する。タッチパネルコントローラ４は、受信したタイミング信号にもとづいて、ブランク期間にタッチパネル６のタッチ状態検知動作を行い、表示駆動期間にタッチ状態検知動作を停止する。

図２に示したタイミングチャートを引用して、表示駆動とタッチセンスの時分割動作について説明する。

タッチパネルコントローラ４は、ブランク期間にタッチパネル６のタッチ状態を検知するタッチ状態検知動作を行い、表示駆動期間にタッチ状態検知動作を停止する。表示駆動回路３が表示パネル５の駆動を停止している、第１ブランク期間（時刻ｔ１〜ｔ２）と第２ブランク期間（時刻ｔ３〜ｔ４）に、タッチパネル６のタッチ状態検知動作を行なう。表示駆動回路３が表示パネル５の複数のラインを駆動する第１表示駆動期間（時刻ｔ０〜ｔ１）、第２表示駆動期間（時刻ｔ２〜ｔ３）及び第３表示駆動期間（時刻ｔ４〜ｔ５）には、タッチパネル６のタッチ状態検知動作を停止する。帰線期間（時刻ｔ５〜ｔ６）にもタッチ状態検知動作を行なってもよい。

これにより、タッチパネル６を一体に積層された表示パネル５を備える表示装置１においても、時分割表示に起因する表示画質の劣化を生じさせることなく、タッチ検出動作における検出精度を向上することができる。

表示駆動とタッチ状態検出動作は、時間的に完全に分割されるのが理想的であるが、タッチ状態検知動作が上記第１または第２表示駆動期間の一部に食い込んで、表示駆動とタッチ状態検出動作が時間的に重複してもよい。時間的な重複を減らすことによって、タッチ検出動作における信号対雑音比（Ｓ／Ｎ比）は向上し、時間的な重複をなくすことによってＳ／Ｎ比は最良となる。Ｓ／Ｎ比が向上することによって、検出精度を向上することができる。一方、時間的重複を許すことによって、タッチ検出動作にかける時間を長くとることができるので、それによって検出精度を向上することができる場合もある。

＜Ｍライン周期でＮライン毎に分散＞
ラインを均等に複数の表示駆動期間に分散して表示する動作について、より詳細に説明する。

図３は、図２に示すタイミングチャートの一部拡大図である。１フレームが１０２４ラインで構成される場合を例に採って示す。この値に制限されるものではなく、本発明は、１フレームが任意のライン数の表示パネルに適用することができる。

表示駆動回路３は、第１表示駆動期間（時刻ｔ０〜ｔ１）には、１フレーム内にＭ（Ｍは１以上の整数）ライン周期でＮ（Ｎは１以上の整数）ライン毎に分散する、表示パネル５の複数のラインを駆動し、第２表示駆動期間（時刻ｔ２〜ｔ３）には、同じフレーム内にＭライン周期でＮライン毎に分散する、第１表示駆動期間（時刻ｔ０〜ｔ１）に表示駆動された複数のラインとは異なる、複数のラインを駆動する。図３に示すように、第１表示駆動期間（時刻ｔ０〜ｔ１）には、時刻ｔ０〜ｔ１１に第１〜第Ｎラインを駆動し、時刻ｔ１１〜ｔ１２に第Ｍ＋１〜第Ｍ＋Ｎラインを駆動し、時刻ｔ１２〜ｔ１３に第２Ｍ＋１〜第２Ｍ＋Ｎラインを駆動し、時刻ｔ１５〜ｔ１に第１０２４−Ｍ＋１〜第１０２４−２Ｎラインを駆動する。第２表示駆動期間（時刻ｔ２〜ｔ３）には、時刻ｔ２〜ｔ２１に第Ｎ＋１〜第２Ｎラインを駆動し、時刻ｔ２１〜ｔ２２に第Ｍ＋Ｎ＋１〜第Ｍ＋２Ｎラインを駆動し、時刻ｔ２２〜ｔ２３に第２Ｍ＋Ｎ＋１〜第２Ｍ＋２Ｎラインを駆動し、時刻ｔ２５〜ｔ３に第１０２４−２Ｎ＋１〜第１０２４−Ｎラインを駆動する。第３表示駆動期間（時刻ｔ４〜ｔ５）には、時刻ｔ４〜ｔ３１に第２Ｎ＋１〜第３Ｎラインを駆動し、時刻ｔ３１〜ｔ３２に第Ｍ＋２Ｎ＋１〜第２Ｍラインを駆動し、時刻ｔ３２〜ｔ３３に第２Ｍ＋２Ｎ＋１〜第２Ｍ＋３Ｎラインを駆動し、時刻ｔ３５〜ｔ５に第１０２４−Ｎ＋１〜第１０２４ラインを駆動する。図３は、１フレームに３回の表示駆動期間を持つ、Ｍ＝３Ｎの場合を例示するが、ＭとＮの値は任意に定めることができる。例えば、上記所定周期をＭラインとし、１フレーム期間内にＭ／Ｎ回の表示駆動期間を含む時分割動作において、表示駆動期間の異なる領域が均等に分割される。この時分割動作では、Ｍ／Ｎ回の表示駆動期間のそれぞれに対応して、Ｍ／Ｎ回のブランク期間を設けることができる。また、ブランク期間は、Ｍ／Ｎ回のそれぞれの表示駆動期間の前と後にＭ／Ｎ＋１回設けても良いし、同じフレームの表示駆動期間どうしの間にＭ／Ｎ−１回設けても良い。ＭとＮの値は、表示パネルの大きさと解像度（１フレーム当たりのライン数）を考慮し、１フレームを分割する領域が、輝度差を視認できない程度に十分に細かい大きさとなるように、決めることができる。

これにより、表示駆動期間の異なる領域の境界が概ね均等に分散され、時分割表示に伴って生じた輝度差による領域の境界を視認されにくくし、時分割表示に起因する表示画質の劣化を防止することができる
＜パネル内ゲート制御回路＞
図４は、表示パネル５の表示素子を駆動するパネル内ゲート制御回路２０の構成例を表す回路図である。

表示パネル５は、複数のソース線Ｓ１〜Ｓ２４００と複数のゲート線Ｇ１〜Ｇ１０２４の交点のそれぞれに表示素子１７を備えることによって２次元に配列された複数の表示素子１７と、パネル内ゲート制御回路２０とを備える。表示素子１７は例えば液晶素子であり、液晶素子１７は、ソース電極をソース線の１本に、ゲート電極をゲート線の１本に接続され、ドレイン電極にキャパシタを備えるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）によるトランスファゲートを備える。ゲート線によって選択されたトランスファゲートが導通し、ソース線に印加された電圧により、電荷がキャパシタに転送される。転送された電荷はキャパシタで保持され、液晶に印加される。液晶は印加された電解に応じて偏光を制御され、それによって光の透過度が変化する。表示パネル５では、このようにして表示輝度が制御される。液晶素子１７は、画素毎に１個またはカラーの場合は、１画素に対し、色数分の素子数通常３個を設ける。図４に示した例は、１フレーム当たり１０２４ライン、１ライン当たり２４００素子で、１画素に１個の液晶素子１７を設けた例である。１フレーム当たりのライン数、１ライン当たりの画素数は、任意であり、カラーの場合は、１画素に対し色数分の通常３組の回路を備えればよい。このことは、他の図面及び本願の他の実施形態にも全て同様に妥当する。

パネル内ゲート制御回路２０は、複数のゲート線Ｇ１〜Ｇ１０２４を駆動するゲートドライバ２１＿１〜２１＿１０２４と部分シフトレジスタ２２＿１〜２２＿３を縦続接続した全体シフトレジスタ２２を備える。それぞれの部分シフトレジスタ２２＿１〜２２＿３は、３ライン周期で１ライン毎に縦続接続された記憶素子を備える。記憶素子は、例えばフリップフロップ２３である。部分シフトレジスタ２２＿１は、３ライン周期で１ライン毎に縦続接続されたフリップフロップ２３＿１、２３＿４、２３＿７…２３＿１０２２を備える。部分シフトレジスタ２２＿２は、３ライン周期で１ライン毎に縦続接続されたフリップフロップ２３＿２、２３＿５、２３＿８…２３＿１０２３を備える。部分シフトレジスタ２２＿３は、３ライン周期で１ライン毎に縦続接続されたフリップフロップ２３＿３、２３＿６、２３＿９…２３＿１０２４を備える。

全体シフトレジスタ２２には、初段の部分シフトレジスタ２２＿１に、表示駆動すべきラインを示すフラグＦＬＧが、表示駆動回路３から入力され、合せて入力されるクロックＣＬＫによって順次シフトされる。

これにより、表示駆動回路と表示パネルの間の信号線の数を減らすことができる。

図４に示した例では、全体シフトレジスタを構成する部分シフトレジスタの数を３とし、３ライン周期で１ライン毎にフリップフロップを設けた例を示したが、本発明はこれに制限されるものではない。全体シフトレジスタを構成する部分シフトレジスタの数は、１フレーム内の表示駆動期間の数と同じであり、部分シフトレジスタには、表示駆動におけるラインの分散と同じく、Ｍライン周期でＮライン毎に記憶素子を設ければよい。

パネル内ゲート制御回路２０の動作について説明する。

図５は、図４に示すパネル内ゲート制御回路の動作を示すタイミングチャートである。横軸に時間を取り、縦方向に上から、フラグＦＬＧ、クロックＣＬＫ、及び、ゲート線Ｇ１〜Ｇ１０２４の波形を示す。フラグＦＬＧが入力されると、表示駆動期間が開始される。時刻ｔ０の直前にフラグＦＬＧが入力され、同時に入力されるクロックＣＬＫによって、全体シフトレジスタ２２における初段の部分シフトレジスタ２２＿１の初段のフリップフロップ２３＿１に取り込まれる。第１表示駆動期間（時刻ｔ０〜ｔ１）において、まず、フリップフロップ２３＿１に転送されたフラグＦＬＧが入力されるゲートドライバ２１＿１は、時刻ｔ０にゲート線Ｇ１を駆動する。次に時刻ｔ１１にＧ４が、ｔ１２にＧ７が駆動され、以降、時刻ｔ１４にＧ１０２２が駆動されるまで、フラグＦＬＧは順次シフトされる。ブランク期間（時刻ｔ１〜ｔ２）にはクロックＣＬＫが停止され、フラグＦＬＧは転送されない。次に第２表示駆動期間（時刻ｔ２〜ｔ３）において、部分シフトレジスタ２２＿１の出力が次の部分シフトレジスタ２２＿２に転送される。部分シフトレジスタ２２＿２の初段のフリップフロップ２３＿２に転送されたフラグＦＬＧが入力されるゲートドライバ２１＿２は、時刻ｔ２にゲート線Ｇ２を駆動する。次に時刻ｔ２１にＧ５が、ｔ２２にＧ８が駆動され、以降、時刻ｔ２４にＧ１０２３が駆動されるまで、フラグＦＬＧは順次シフトされる。ブランク期間（時刻ｔ３〜ｔ４）にはクロックＣＬＫが停止され、フラグＦＬＧは転送されない。次に第３表示駆動期間（時刻ｔ４〜ｔ５）において、部分シフトレジスタ２２＿２の出力が次の部分シフトレジスタ２２＿３に転送される。部分シフトレジスタ２２＿３の初段のフリップフロップ２３＿３に転送されたフラグＦＬＧが入力されるゲートドライバ２１＿３は、時刻ｔ４にゲート線Ｇ３を駆動する。次に時刻ｔ３１にＧ６が、ｔ３２にＧ９が駆動され、以降、時刻ｔ３４にＧ１０２４が駆動されるまで、フラグＦＬＧは順次シフトされる。帰線期間（時刻ｔ５〜ｔ６）にはクロックＣＬＫが停止され、フラグＦＬＧは転送されない。

以上の動作により、１フレーム内の１０２４本のラインは、３ライン周期で１ライン毎に３つの表示駆動期間に均等に分散して表示駆動される。これにより、時分割表示に伴って生じた輝度差による領域の境界が視認されにくく、時分割表示に起因する表示画質の劣化が防止された、表示パネルを駆動するための表示駆動回路を備える半導体装置を提供することができる。

〔実施形態１〕＜１ライン毎に交互に分散＞
本実施形態１において、表示駆動回路３は、１フレーム内に２回の表示駆動期間を持つ時分割動作を行ない、それぞれの表示駆動期間に１ラインごとに交互に表示駆動を行う。例えば、一方の表示駆動期間に奇数ラインを、他方の表示駆動期間に偶数ラインを、それぞれ表示する。

図６は、実施形態１に係る表示動作を示すタイミングチャートであり、図７は、図６に示すタイミングチャートの一部拡大図である。

１フレーム内に第１表示駆動期間（時刻ｔ０〜ｔ１）と第２表示駆動期間（時刻ｔ２〜ｔ３）を持ち、さらに、ブランク期間（時刻ｔ１〜ｔ２）と帰線期間（時刻ｔ３〜ｔ４）を含む。時刻ｔ４〜ｔ５の表示駆動期間は、次のフレームの表示である。ブランク期間（時刻ｔ１〜ｔ２）と帰線期間（時刻ｔ３〜ｔ４）には、タッチ状態検出動作を行ってもよい。図７に示すように、第１表示駆動期間（時刻ｔ０〜ｔ１）には、第１ラインから２ライン周期で第１０２３ラインまでの奇数ラインを表示駆動し、第２表示駆動期間（時刻ｔ２〜ｔ３）には、第２ラインから２ライン周期で第１０２４ラインまでの偶数ラインを表示駆動する。次のフレームの第１表示駆動期間（時刻ｔ４〜ｔ５）には、再び奇数ラインを表示駆動する。

これにより、異なる表示駆動期間に駆動される領域が１ライン毎に交互に分散されることになり、均等でかつ最も細かく分散された状態となり、時分割表示に伴って生じた輝度差による領域の境界を視認されにくくし、時分割表示に起因する表示画質の劣化をさらに防止することができる。

＜パネル内ゲート制御回路に２ライン周期１ライン毎のシフトレジスタ２組＞
図８は、実施形態１の表示装置におけるパネル内ゲート制御回路の構成例を表す回路図である。

２次元に配列された複数の表示素子１７は図４と同様であるので、説明を省略する。パネル内ゲート制御回路２０が、複数のゲート線Ｇ１〜Ｇ１０２４を駆動するゲートドライバ２１＿１〜２１＿１０２４を備える点も同様である。パネル内ゲート制御回路２０は、２ライン周期で１ライン毎に記憶素子を設けた２組のシフトレジスタ２２＿４と２２＿５を備える。シフトレジスタ２２＿４は、記憶素子として縦続接続されたフリップフロップ２３＿１、２３＿３、…２３＿１０２３を備え、シフトレジスタ２２＿５は、縦続接続されたフリップフロップ２３＿２、２３＿４、…２３＿１０２４を備える。シフトレジスタ２２＿４にはフラグ１（ＦＬＧ１）とクロック１（ＣＬＫ１）が入力され、クロック１（ＣＬＫ１）によって入力されたフラグ１（ＦＬＧ１）が順次シフトされる。シフトレジスタ２２＿５にはフラグ２（ＦＬＧ２）とクロック２（ＣＬＫ２）が入力され、クロック２（ＣＬＫ２）によって入力されたフラグ２（ＦＬＧ２）が順次シフトされる。

これにより、１ライン毎に２ライン周期で（１ライン毎に交互に）表示領域を分散させるための回路を、容易に構成することができる。

図９は、図８に示すパネル内ゲート制御回路の動作を示すタイミングチャートである。横軸に時間を取り、縦方向に上から、フラグ１（ＦＬＧ１）、クロック１（ＣＬＫ１）、フラグ２（ＦＬＧ２）、クロック２（ＣＬＫ２）、及び、ゲート線Ｇ１〜Ｇ１０２４の波形を示す。フラグ１（ＦＬＧ１）が入力されると、第１表示駆動期間が開始される。時刻ｔ１０にフラグ１（ＦＬＧ１）が入力され、同時に入力されるクロック１（ＣＬＫ１）によって、シフトレジスタ２２＿４の初段のフリップフロップ２３＿１に取り込まれる。第１表示駆動期間（時刻ｔ０〜ｔ１）において、まず、フリップフロップ２３＿１に転送されたフラグ１（ＦＬＧ１）が入力されるゲートドライバ２１＿１は、時刻ｔ０にゲート線Ｇ１を駆動する。次に時刻ｔ１１にＧ３が、ｔ１２にＧ５が駆動され、以降、時刻ｔ１４にＧ１０２３が駆動されるまで、フラグ１（ＦＬＧ１）は順次シフトされる。ブランク期間（時刻ｔ１〜ｔ２）にはクロック１（ＣＬＫ１）とクロック２（ＣＬＫ２）は共に停止され、フラグ１（ＦＬＧ１）とフラグ２（ＦＬＧ２）はどちらも転送されない。次にフラグ２（ＦＬＧ２）が入力されると、第２表示駆動期間が開始される。時刻ｔ２０にフラグ２（ＦＬＧ２）が入力され、同時に入力されるクロック２（ＣＬＫ２）によって、シフトレジスタ２２＿５の初段のフリップフロップ２３＿２に取り込まれる。第２表示駆動期間（時刻ｔ２〜ｔ３）において、まず、フリップフロップ２３＿２に転送されたフラグ２（ＦＬＧ２）が入力されるゲートドライバ２１＿２は、時刻ｔ２にゲート線Ｇ２を駆動する。次に時刻ｔ２１にＧ４が、ｔ２２にＧ６が駆動され、以降、時刻ｔ２４にＧ１０２４が駆動されるまで、フラグ２（ＦＬＧ２）は順次シフトされる。帰線期間（時刻ｔ３〜ｔ４）にはクロック１（ＣＬＫ１）とクロック２（ＣＬＫ２）は共に停止され、フラグ１（ＦＬＧ１）とフラグ２（ＦＬＧ２）はどちらも転送されない。

以上の動作により、１フレーム内の１０２４本のラインは、２ライン周期で１ライン毎に２つの表示駆動期間に均等に分散して表示駆動される。これにより、時分割表示に伴って生じた輝度差による領域の境界が視認されにくく、時分割表示に起因する表示画質の劣化が防止された、表示パネルを駆動するための表示駆動回路を備える半導体装置を提供することができる。

シフトレジスタ２２＿５にはフラグ２（ＦＬＧ２）とクロック２（ＣＬＫ２）を入力する代わりに、シフトレジスタ２２＿４の最終段のフリップフロップ２３＿１０２３の出力とクロック１（ＣＬＫ１）を入力しても良い。この場合は、図４に示したパネル内ゲート制御回路２０の動作と同様となる。また、入力される信号線もフラグ１（ＦＬＧ１）とクロック１（ＣＬＫ１）の２本でよい。一方、図８に示したように、独立に２個のシフトレジスタ２２＿４と２２＿５を備えることにより、シフトレジスタ１個当たりのクロックの負荷が１／２になること、また、図９に示すように、第１表示駆動期間にクロック２（ＣＬＫ２）を停止し、第２表示駆動期間にクロック１（ＣＬＫ１）を停止することにより、クロックを駆動するための消費電力は、１／４に抑えることができる。また、独立に動作しているため、後述の実施形態２及び実施形態３に示す実施の形態が容易になる。

〔実施形態２〕＜パネル内ゲート制御回路内の２組のシフトレジスタは表示パネルの両側に配置＞
図１０は、実施形態２の表示装置におけるパネル内ゲート制御回路の構成例を表す回路図である。パネル内ゲート制御回路２０を、奇数ラインのゲートを駆動するパネル内ゲート制御回路２０＿１と、偶数ラインのゲートを駆動するパネル内ゲート制御回路２０＿２に分けて備える。奇数ラインのゲートを駆動するパネル内ゲート制御回路２０＿１には、ゲートドライバ２１＿１、２１＿３、…２１＿１０２３を備え、それぞれには、シフトレジスタ２２＿４を構成するフリップフロップ２３＿１、２３＿３、…２３＿１０２３の出力が入力され、ゲート線Ｇ１，Ｇ３，…Ｇ１０２３を出力する。偶数ラインのゲートを駆動するパネル内ゲート制御回路２０＿２には、ゲートドライバ２１＿２、２１＿４、…２１＿１０２４を備え、それぞれには、シフトレジスタ２２＿５を構成するフリップフロップ２３＿２、２３＿４、…２３＿１０２４の出力が入力され、ゲート線Ｇ２，Ｇ４，…Ｇ１０２４を出力する。

パネル内ゲート制御回路２０＿１とパネル内ゲート制御回路２０＿２は、表示パネル５の複数の表示素子１７が２次元配列された表示領域を挟む領域、即ち、表示領域の両側に配置されるとよい。

これにより、パネル内ゲート制御回路２０を効率よく配置することができる。各ゲート線を駆動するゲートドライバ２１とシフトレジスタを構成する記憶素子（フリップフロップ）２３のレイアウトに許されるピッチが、ゲート線のピッチの２倍のピッチまで拡大されるからである。

シフトレジスタ２２＿４と２２＿５を独立に備え、それぞれに、フラグ１（ＦＬＧ１）とクロック１（ＣＬＫ１）、フラグ２（ＦＬＧ２）とクロック２（ＣＬＫ２）を入力することにより、表示パネル５の複数の表示素子１７が２次元配列された表示領域を挟む領域、即ち、表示領域の両側に配置することが容易になる。

〔実施形態３〕＜連続するフレームで表示する領域の順序を変える＞
以上説明した実施の形態では、各表示駆動期間に駆動するラインの番号は、フレーム毎に同じであるものとして、換言すれば各フレームで表示駆動されるラインの順序は、一定であるものとして説明した。例えば、あるフレームで、第１表示駆動期間にＧ１，Ｇ４，Ｇ７…が駆動され、第２表示駆動期間にＧ２，Ｇ５，Ｇ８…が駆動され、第３表示駆動期間にＧ３，Ｇ６，Ｇ９…が駆動されるとする。そのとき次のフレームでも第１表示駆動期間には同じＧ１，Ｇ４，Ｇ７…が駆動され、第２表示駆動期間にも前フレームの第２表示駆動期間と同じＧ２，Ｇ５，Ｇ８…が駆動され、第３表示駆動期間も同様に前フレームの第３表示駆動期間と同じＧ３，Ｇ６，Ｇ９…が駆動される。

これに対し、本実施形態３においては、連続するフレームで表示する領域の順序を変える。

図１１は、実施形態３に係る表示動作を示すタイミングチャートである。

時刻ｔ０〜ｔ６までの第１フレームには、表示駆動回路３は、図２に示したのと同様に、第１表示駆動期間（時刻ｔ０〜ｔ１）に、第１フレーム内の所定周期で分散する複数のラインを駆動する。第２表示駆動期間（時刻ｔ２〜ｔ３）には、第１フレームの第１表示駆動期間（時刻ｔ０〜ｔ１）に表示駆動された複数のラインとは異なる、複数のラインを駆動する。第３表示駆動期間（時刻ｔ４〜ｔ５）には、第１フレームの第１表示駆動期間（時刻ｔ０〜ｔ１）にも第２表示駆動期間（時刻ｔ２〜ｔ３）にも表示駆動されていない、残りの複数のラインを駆動する。

時刻ｔ６〜ｔ１２までの第２フレームには、表示駆動回路３は、第１表示駆動期間（時刻ｔ６〜ｔ７）に、第１フレームの第１表示駆動期間（時刻ｔ０〜ｔ１）に駆動された複数のラインとは異なる複数のライン、例えば、第１フレームの第２表示駆動期間（時刻ｔ２〜ｔ３）に駆動された複数のラインを駆動する。第２フレームの第２表示駆動期間（時刻ｔ８〜ｔ９）には、第２フレームの第１表示駆動期間（時刻ｔ６〜ｔ７）に駆動された複数のラインと異なり、第１フレームの第２表示駆動期間（時刻ｔ２〜ｔ３）に駆動された複数のラインとは異なる複数のライン、例えば、第１フレームの第３表示駆動期間（時刻ｔ４〜ｔ５）に駆動された複数のラインを駆動する。第２フレームの第３表示駆動期間（時刻ｔ１０〜ｔ１１）には、第２フレームの第１表示駆動期間（時刻ｔ６〜ｔ７）にも第２表示駆動期間（時刻ｔ８〜ｔ９）にも表示駆動されていない、残りの複数のラインを駆動する。

これにより、時分割表示に伴って生じた輝度差が、フレーム毎に変化するため時間軸方向に分散され、領域の境界がより視認されにくくなる。また、画素ごとの電荷の保持性能にばらつきがある場合であっても、時分割表示に伴って生じた輝度差による領域の境界を視認されにくくなる。よって、時分割表示に起因する表示画質の劣化が防止される。

＜連続するフレームで奇数ラインと偶数ラインを交互に表示＞
以上は、１フレーム内の表示駆動期間が３回の場合を例に採って説明したが、１フレーム内の表示駆動期間の数は任意である。

１フレーム内の表示駆動期間を２回とし、第１フレームの第１表示駆動期間に奇数ラインを駆動し、第２表示駆動期間に偶数ラインを駆動し、後続の第２フレームの第１表示駆動期間に偶数ラインを駆動し、第２フレームの第２表示駆動期間に奇数ラインを駆動する。

図１２は、実施形態３の表示装置におけるパネル内ゲート制御回路２０の動作を示すタイミングチャートである。横軸に時間を取り、縦方向に上から、フラグ１（ＦＬＧ１）、クロック１（ＣＬＫ１）、フラグ２（ＦＬＧ２）、クロック２（ＣＬＫ２）、及び、ゲート線Ｇ１〜Ｇ１０２４の波形を示す。時刻ｔ０〜時刻ｔ４までの第１フレームにおける動作は、図９に示したタイミングチャートと同じであるので、説明を省略する。第１フレームの第１表示駆動期間（時刻ｔ０〜ｔ１）には奇数ラインが駆動され、第２表示駆動期間（時刻ｔ２〜ｔ３）には偶数ラインが駆動される。図９に示したタイミングチャートでは、第２フレームの第１表示駆動期間（時刻ｔ４〜ｔ５）には、第１フレームの第１表示駆動期間（時刻ｔ０〜ｔ１）と同じく、奇数ラインが駆動され、第２表示駆動期間（時刻ｔ６〜）には、第１フレームの第２表示駆動期間（時刻ｔ２〜ｔ３）と同じく、偶数ラインが駆動される。一方、図１２に示す実施形態３の表示装置におけるパネル内ゲート制御回路２０の動作を示すタイミングチャートでは、第２フレームの第１表示駆動期間（時刻ｔ４〜ｔ５）には、第１フレームの第１表示駆動期間（時刻ｔ０〜ｔ１）とは異なり、偶数ラインが駆動され、第２表示駆動期間（時刻ｔ６〜）には、第１フレームの第２表示駆動期間（時刻ｔ２〜ｔ３）と異なる、奇数ラインが駆動される。

これにより、奇数ラインと偶数ラインが表示駆動される表示駆動期間が、前半と後半の表示駆動期間の間でフレーム毎に交互に入れ替えられ、画素ごとの電荷の保持性能にばらつきがある場合であっても、時分割表示に伴って生じた輝度差による領域の境界を視認されにくくし、時分割表示に起因する表示画質の劣化を防止することができる。

本実施形態３の表示装置には、図８に示したパネル内ゲート制御回路２０を採用することが好適である。フラグ１（ＦＬＧ１）とクロック１（ＣＬＫ１）、フラグ２（ＦＬＧ２）とクロック２（ＣＬＫ２）をそれぞれ独立に入力することができるので、図１２のタイミングチャートに示す、フレーム毎に表示順序を入れ替える動作の制御を容易に行うことができる。

〔実施形態４〕＜複数ライン単位で、データ圧縮と展開＞
図１５は、本実施形態４に係る表示装置の構成例を表すブロック図である。図１に示した表示装置の構成例と比較して、表示駆動回路３は、圧縮回路３３と展開回路３４とをさらに備える。

制御部１３は、表示すべき１フレームの上のラインから順次走査された順序で入力される画像データを、圧縮回路３３によってデータ圧縮してメモリ１４に書き込む。各表示駆動期間には、その期間に表示すべきラインの画像データを含む、データ圧縮されたデータを、メモリ１４から読み出す。展開回路３４は、メモリ１４から読み出されたデータ圧縮されたデータを、展開することにより、表示すべきラインの画像データを復元し、データラッチ１５に転送する。その後、代表的な実施形態で上述したのと同様に、表示駆動回路３は、復元された前記画像データに基づいて前記駆動信号を生成する。その他の構成要素は、代表的な実施形態その他の実施形態について上述したのと同様に動作する。

これにより、表示駆動回路３は、従来通りラスタースキャン（順次走査）された画像データが、走査された順序のまま入力された場合であっても、順序を適切に入れ替えて表示パネルへ駆動信号として出力することができる。一旦、１フレーム分の画像データをメモリに入力して、表示すべきライン毎に所定の周期で読み出すため、メモリ１４は、少なくとも１フレーム分の画像データを格納できる記憶容量を備えると良い。画像データが書き込むときに圧縮され読み出された後に展開されることにより、メモリ１４の容量を小さく抑えることができる。

表示駆動回路３は、各表示駆動期間に１フレーム内のＭ（Ｍは１以上の整数）ライン周期でＮ（Ｎは１以上の整数）ライン毎に概ね均等に分散する、複数のラインを表示駆動する。ＭとＮの値は任意に定めることができるが、本実施形態４では、圧縮回路３３は、Ｎラインを単位として画像データの前記データ圧縮を実行し、展開回路３４も、Ｎラインを単位としてデータ圧縮のデータを展開することにより画像データを復元する。

これにより、圧縮回路３３と展開回路３４を効率よく動作させることができる。データ圧縮の単位ライン数をＮラインとし表示駆動を同じＮライン毎に行うので、換言すれば、表示すべきＮラインの画像データを画像圧縮の単位として、圧縮して格納し展開するので、展開された画像データと表示される画像データが一致し、展開された画像データに無駄が生まれない。

図１６は、実施形態４に係る表示装置におけるパネル内ゲート制御回路の構成例を表す回路図である。Ｍ＝４，Ｎ＝２とした例である。画像圧縮の単位ライン数を２ラインとすることにより、上下に隣接する画素の画素データに相関が強いという、一般の画像特有の特性を利用した、画像のデータ圧縮アルゴリズムを採用することができる。２ライン単位で圧縮され、２ライン単位で展開され復元されるので、同じ２ライン単位で表示駆動することにより、展開回路３４の動作に無駄を生じさせないように設計することができる。画像圧縮の単位ライン数を３ラインまたは４ラインとすると、上下に隣接する画素の画素データに相関が強いという、画像の上記特性をさらに効率よく利用した、画像のデータ圧縮アルゴリズムを採用することができる。この場合も、データ圧縮の単位ライン数と表示駆動の単位ライン数（Ｎライン）を一致させることにより、展開回路３４の動作に無駄を生じさせないように設計することができる。

図１６に示した本実施形態４に係る表示パネル５は、図１０に示した表示パネルと同様に複数のソース線Ｓ１〜Ｓ２４００と複数のゲート線Ｇ１〜Ｇ１０２４の交点のそれぞれに表示素子１７を備えることによって２次元に配列された複数の表示素子１７と、パネル内ゲート制御回路２０＿１〜２０＿２とを備える。

パネル内ゲート制御回路２０＿１には、ゲートドライバ２１＿１、２１＿２、２１＿５（図示を省略）、２１＿６（図示を省略）…２１＿１０２１（図示を省略）、２１＿１０２２を備え、それぞれには、シフトレジスタ２２＿４を構成するフリップフロップ２３＿１、２３＿２、２３＿５（図示を省略）、２３＿６（図示を省略）…２３＿１０２１（図示を省略）、２３＿１０２２の出力が入力され、ゲート線Ｇ１，Ｇ２，Ｇ５（図示を省略），Ｇ６（図示を省略）…Ｇ１０２１（図示を省略），Ｇ１０２２を出力する。

パネル内ゲート制御回路２０＿２には、ゲートドライバ２１＿３、２１＿４、２１＿７（図示を省略）、２１＿８（図示を省略）…２１＿１０２３、２１＿１０２４を備え、それぞれには、シフトレジスタ２２＿５を構成するフリップフロップ２３＿３、２３＿４、２３＿７（図示を省略）、２３＿８（図示を省略）…２３＿１０２３、２３＿１０２４の出力が入力され、ゲート線Ｇ３，Ｇ４，Ｇ７（図示を省略），Ｇ８（図示を省略）…Ｇ１０２３，Ｇ１０２４を出力する。

シフトレジスタ２２＿４と２２＿５には、フラグ１（ＦＬＧ１）とクロック１（ＣＬＫ１）、フラグ２（ＦＬＧ２）とクロック２（ＣＬＫ２）がそれぞれ入力される。

これにより、表示駆動回路と表示パネルの間の信号線の数を減らすことができ、Ｍライン周期でＮライン毎に、即ち、画像圧縮の単位ライン数毎に表示領域を分散させるための回路を、容易に構成することができる。また、パネル内ゲート制御回路２０＿１と２０＿２は、表示パネル５の複数の表示素子１７が２次元配列された表示領域を挟む領域、即ち、表示領域の両側に配置することが容易になる。

パネル内ゲート制御回路２０＿１と２０＿２の動作について説明する。

図１７は、図１６に示すパネル内ゲート制御回路の動作を示すタイミングチャートである。横軸に時間を取り、縦方向に上から、フラグ１（ＦＬＧ１）、クロック１（ＣＬＫ１）、フラグ２（ＦＬＧ２）、クロック２（ＣＬＫ２）、及び、ゲート線Ｇ１〜Ｇ１０２４の波形を示す。フラグ１（ＦＬＧ１）が入力されると、第１表示駆動期間が開始される。時刻ｔ１０にフラグ１（ＦＬＧ１）が入力され、同時に入力されるクロック１（ＣＬＫ１）によって、シフトレジスタ２２＿４の初段のフリップフロップ２３＿１に取り込まれる。第１表示駆動期間（時刻ｔ０〜ｔ１）において、まず、フリップフロップ２３＿１に転送されたフラグ１（ＦＬＧ１）が入力されるゲートドライバ２１＿１は、時刻ｔ０にゲート線Ｇ１を駆動する。次に時刻ｔ１１にＧ２が、ｔ１２にＧ５が駆動され、以降、Ｇ１０２２が駆動されるまで、フラグ１（ＦＬＧ１）は順次シフトされる。ブランク期間（時刻ｔ１〜ｔ２）にはクロック１（ＣＬＫ１）とクロック２（ＣＬＫ２）は共に停止され、フラグ１（ＦＬＧ１）とフラグ２（ＦＬＧ２）はどちらも転送されない。次にフラグ２（ＦＬＧ２）が入力されると、第２表示駆動期間が開始される。時刻ｔ２０にフラグ２（ＦＬＧ２）が入力され、同時に入力されるクロック２（ＣＬＫ２）によって、シフトレジスタ２２＿５の初段のフリップフロップ２３＿３に取り込まれる。第２表示駆動期間（時刻ｔ２〜ｔ３）において、まず、フリップフロップ２３＿３に転送されたフラグ２（ＦＬＧ２）が入力されるゲートドライバ２１＿３は、時刻ｔ２にゲート線Ｇ３を駆動する。次に時刻ｔ２１にＧ４が、ｔ２２にＧ７が駆動され、以降、時刻ｔ２４にＧ１０２４が駆動されるまで、フラグ２（ＦＬＧ２）は順次シフトされる。帰線期間（時刻ｔ３〜ｔ４）にはクロック１（ＣＬＫ１）とクロック２（ＣＬＫ２）は共に停止され、フラグ１（ＦＬＧ１）とフラグ２（ＦＬＧ２）はどちらも転送されない。以降、次のフレームの第１表示駆動期間（時刻ｔ４〜ｔ５）と第２表示駆動期間（時刻ｔ６〜）も、上述した第１表示駆動期間（時刻ｔ０〜ｔ１）と第２表示駆動期間（時刻ｔ２〜ｔ３）と、それぞれ同様に動作する。

図１８は、実施形態４に係る表示動作を示すタイミングチャートである。

１フレーム内に第１表示駆動期間（時刻ｔ０〜ｔ１）と第２表示駆動期間（時刻ｔ２〜ｔ３）を持ち、さらに、ブランク期間（時刻ｔ１〜ｔ２）と帰線期間（時刻ｔ３〜ｔ４）を含む。時刻ｔ４〜ｔ５の表示駆動期間は、次のフレームの表示である。ブランク期間（時刻ｔ１〜ｔ２）と帰線期間（時刻ｔ３〜ｔ４）には、タッチ状態検出動作を行ってもよい。第１表示駆動期間（時刻ｔ０〜ｔ１）には、４ライン周期で２ライン毎に第１ラインから第１０２２ラインまでのラインを表示駆動し、第２表示駆動期間（時刻ｔ２〜ｔ３）には、４ライン周期で２ライン毎に第３ラインから第１０２４ラインまでのラインを表示駆動する。

以上の動作により、１フレーム内の１０２４本のラインは、４ライン周期で２ライン毎に２つの表示駆動期間に均等に分散して表示駆動される。これにより、時分割表示に伴って生じた輝度差による領域の境界が視認されにくく、時分割表示に起因する表示画質の劣化が防止された、表示パネルを駆動するための表示駆動回路を備える半導体装置を提供することができる。このとき、分散されるライン数（２ライン）は、画像のデータ圧縮の単位ライン数と一致するように設計されているので、展開回路３４の動作に無駄を生じさせない。

図１９は、実施形態４に係る表示装置による時分割動作における、画像の表示例を示す説明図である。図１４と同様に、１フレームに表示される画像を示し、画像の輝度が高い程、色の濃いハッチングで表す。本実施形態４の画像の表示例では、第１表示駆動期間に表示駆動された領域３１と、第２表示駆動期間に表示駆動された領域３２が、２ライン毎に均等に分散されている。図１３に示した、単純に２分割した画像に比べれば、人間の視覚では視認されにくくなっているのがわかる。１ライン毎に分散される図１４に示した例と比較すれば、第１表示駆動期間に表示駆動された領域３１と第２表示駆動期間に表示駆動された領域３２のそれぞれの面積が大きいので、境界線が視認されやすくなっているが、解像度が高い小さな表示装置では、人間の視覚で視認され得るレベル以下に設計することができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、回路例とタイミングチャートは、正論理の回路を例に採って説明したが、負論理の回路に変更することもできる。

１ 表示装置
２ タッチパネルコントローラを内蔵した表示ドライバＩＣ
３ 表示駆動回路
４ タッチパネルコントローラ
５ 表示パネル（液晶表示パネル）
６ タッチパネル
７ ＭＣＵ
８ ゲート制御ドライバ
９ ソースドライバ
１０ 電源回路
１１ システムインタフェース
１２ 表示インタフェース
１３ 制御部
１４ メモリ
１５ データラッチ
１６ 階調電圧選択
１７ 表示素子（液晶素子）
２０ パネル内ゲート制御回路
２１ ゲートドライバ
２２ シフトレジスタ
２３ フリップフロップ
３１ 第１表示駆動期間に表示駆動される領域
３２ 第２表示駆動期間に表示駆動される領域
３３ 圧縮回路
３４ 展開回路

Claims (20)

1. 複数のラインで構成される１フレーム毎の画像データを表示する表示パネルを駆動するための駆動信号を出力可能な表示駆動回路を備える半導体装置であって、
   前記表示パネルは、前記ラインを構成する複数の画素の１画素ごとに、前記画像データに対応する量の電荷を保持するキャパシタを備え、
   前記表示駆動回路は、１フレーム期間内に、第１表示駆動期間と第１ブランク期間と第２表示駆動期間とを順次含む、時分割動作を可能に構成され、
   前記第１及び第２表示駆動期間は、それぞれ、前記第１ブランク期間以上の長い期間、前記表示パネルの駆動が停止される、ブランク期間を含まず、
   前記表示駆動回路は、前記第１表示駆動期間に、所定周期で分散する、前記表示パネルの１フレーム内の複数のラインを駆動し、前記第１ブランク期間に前記表示パネルの駆動を停止し、前記第２表示駆動期間に前記１フレーム内の前記第１表示駆動期間に表示駆動された複数のラインとは異なる、前記表示パネルの複数のラインを駆動する、駆動信号を出力可能に構成され、
   前記半導体装置は、前記表示パネル上に積層されたタッチパネルのタッチ状態を検知可能な、タッチパネルコントローラをさらに備え、
   前記タッチパネルコントローラは、前記第１ブランク期間に前記タッチ状態を検知するタッチ状態検知動作を行い、前記第１及び第２表示駆動期間に前記タッチ状態検知動作を停止する、半導体装置。
2. 請求項１において、前記表示駆動回路は、前記第１表示駆動期間に１フレーム内のＭ（Ｍは１以上の整数）ライン周期でＮ（Ｎは１以上の整数）ライン毎に分散する、前記表示パネルの複数のラインを駆動し、前記第２表示駆動期間に前記１フレーム内の前記第１表示駆動期間に表示駆動された複数のラインとは異なり、前記フレーム内の前記Ｍライン周期で前記Ｎライン毎に分散する、前記表示パネルの複数のラインを駆動する、駆動信号を出力可能に構成される、半導体装置。
3. 請求項２において、前記表示駆動回路は、前記第１表示駆動期間に１フレーム内の前記Ｍライン周期で１ライン毎に分散する、前記表示パネルの複数のラインを駆動し、前記第２表示駆動期間に前記１フレーム内の前記第１表示駆動期間に表示駆動された複数のラインとは異なり、前記フレーム内の前記Ｍライン周期で１ライン毎に分散する、前記表示パネルの複数のラインを駆動する、駆動信号を出力可能に構成される、半導体装置。
4. 請求項３において、前記表示駆動回路は、前記第１表示駆動期間に１フレーム内の２ライン周期で１ライン毎に分散する、前記表示パネルの複数のラインを駆動し、前記第２表示駆動期間に前記１フレーム内の前記第１表示駆動期間に表示駆動された複数のラインとは異なる他の複数のラインを駆動する、駆動信号を出力可能に構成される、半導体装置。
5. 請求項２において、前記表示駆動回路は、第１フレームの第１表示駆動期間に前記第１フレーム内のＭ（Ｍは１以上の整数）ライン周期でＮ（Ｎは１以上の整数）ライン毎に分散する、前記表示パネルの複数のラインを駆動し、前記第１フレームの第２表示駆動期間には、前記第１表示駆動期間に表示駆動された複数のラインとは異なり、前記第１フレーム内の前記Ｍライン周期で前記Ｎライン毎に分散する、前記表示パネルの複数のラインを駆動し、前記第１フレームと連続する第２フレームの第１表示駆動期間に、前記第１フレームの第１表示駆動期間に表示駆動された複数のラインとは異なり、前記第２フレーム内の前記Ｍライン周期で前記Ｎライン毎に分散する、前記表示パネルの複数のラインを駆動する、駆動信号を出力可能に構成される、半導体装置。
6. 請求項５において、前記表示駆動回路は、第１フレームの第１表示駆動期間に前記第１フレーム内の奇数ラインを駆動し、前記第１フレームの第２表示駆動期間に前記第１フレーム内の偶数ラインを駆動し、前記第１フレームと連続する第２フレームの第１表示駆動期間に前記第２フレーム内の偶数ラインを駆動し、前記第２フレームの第２表示駆動期間に前記第２フレーム内の奇数ラインを駆動する、駆動信号を出力可能に構成される、半導体装置。
7. 請求項１において、前記表示駆動回路は、メモリと制御部とを備え、
   前記制御部は、表示すべき１フレームの上のラインから順次走査された順序で入力される画像データを、前記メモリに書き込み、前記第１表示駆動期間に、前記第１表示駆動期間に表示すべきラインの画像データを、表示駆動すべき順序で前記メモリから読み出し、前記第２表示駆動期間に、前記第２表示駆動期間に表示すべきラインの画像データを、前記メモリから読み出し、
   前記表示駆動回路は、読み出された画像データに基づいて前記駆動信号を生成し、
   前記制御部は、前記タッチパネルコントローラに対し、タイミング信号を出力し、
   前記タッチパネルコントローラは、前記タイミング信号にもとづいて、前記第１ブランク期間と前記第１及び第２表示駆動期間における、前記タッチ状態検知動作の開始と停止を制御する、半導体装置。
8. 請求項１または請求項７において、前記表示駆動回路と前記タッチパネルコントローラとが、同一半導体基板上に集積された、半導体装置。
9. 複数のラインで構成される１フレーム毎の画像データを表示する表示パネルと、前記表示パネルを駆動するための駆動信号を出力可能な表示駆動回路とを備え、
   前記表示パネルは、前記ラインを構成する複数の画素の１画素ごとに、前記画像データに対応する量の電荷を保持するキャパシタを備え、
   前記表示駆動回路は、１フレーム期間内に、第１表示駆動期間と第１ブランク期間と第２表示駆動期間とを順次含む、時分割動作を可能に構成され、
   前記第１及び第２表示駆動期間は、それぞれ、前記第１ブランク期間以上の長い期間、前記表示パネルの駆動が停止される、ブランク期間を含まず、
   前記表示駆動回路は、前記第１表示駆動期間に１フレーム内の所定周期で分散する、前記表示パネルの複数のラインを駆動し、前記第１ブランク期間に前記表示パネルの駆動を停止し、前記第２表示駆動期間に前記１フレーム内の前記第１表示駆動期間に表示駆動された複数のラインとは異なる、前記表示パネルの複数のラインを駆動し、
   前記表示装置は、前記表示パネル上に積層されたタッチパネルと、前記タッチパネルのタッチ状態を検知するタッチパネルコントローラとをさらに備え、
   前記タッチパネルコントローラは、前記第１ブランク期間に前記タッチ状態を検知するタッチ状態検知動作を行い、前記第１及び第２表示駆動期間に前記タッチ状態検知動作を停止する、表示装置。
10. 請求項９において、前記表示駆動回路は、前記第１表示駆動期間に１フレーム内のＭ（Ｍは１以上の整数）ライン周期でＮ（Ｎは１以上の整数）ライン毎に分散する、前記表示パネルの複数のラインを駆動し、前記第２表示駆動期間に前記１フレーム内の前記第１表示駆動期間に表示駆動された複数のラインとは異なり、前記フレーム内の前記Ｍライン周期で前記Ｎライン毎に分散する、前記表示パネルの複数のラインを駆動する、表示装置。
11. 請求項１０において、前記表示駆動回路は、前記第１表示駆動期間に１フレーム内の前記Ｍライン周期で１ライン毎に分散する、前記表示パネルの複数のラインを駆動し、前記第２表示駆動期間に前記１フレーム内の前記第１表示駆動期間に表示駆動された複数のラインとは異なり、前記フレーム内の前記Ｍライン周期で１ライン毎に分散する、前記表示パネルの複数のラインを駆動する、表示装置。
12. 請求項１１において、前記表示駆動回路は、前記第１表示駆動期間に１フレーム内の２ライン周期で１ライン毎に分散する、前記表示パネルの複数のラインを駆動し、前記第２表示駆動期間に前記１フレーム内の前記第１表示駆動期間に表示駆動された複数のラインとは異なる他の複数のラインを駆動する、表示装置。
13. 請求項１０において、前記表示駆動回路は、第１フレームの第１表示駆動期間に前記第１フレーム内のＭ（Ｍは１以上の整数）ライン周期でＮ（Ｎは１以上の整数）ライン毎に分散する、前記表示パネルの複数のラインを駆動し、前記第１フレームの第２表示駆動期間には、前記第１表示駆動期間に表示駆動された複数のラインとは異なり、前記第１フレーム内の前記Ｍライン周期で前記Ｎライン毎に分散する、前記表示パネルの複数のラインを駆動し、前記第１フレームと連続する第２フレームの第１表示駆動期間に、前記第１フレームの第１表示駆動期間に表示駆動された複数のラインとは異なり、前記第２フレーム内の前記Ｍライン周期で前記Ｎライン毎に分散する、前記表示パネルの複数のラインを駆動する、表示装置。
14. 請求項１３において、前記表示駆動回路は、第１フレームの第１表示駆動期間に前記第１フレーム内の奇数ラインを駆動し、前記第１フレームの第２表示駆動期間に前記第１フレーム内の偶数ラインを駆動し、前記第１フレームと連続する第２フレームの第１表示駆動期間に前記第２フレーム内の偶数ラインを駆動し、前記第２フレームの第２表示駆動期間に前記第２フレーム内の奇数ラインを駆動する、表示装置。
15. 請求項１０において、前記表示駆動回路は、表示駆動すべきラインを示すフラグを前記表示パネルに供給し、前記表示パネルは、前記Ｍライン周期で前記Ｎライン毎に記憶素子を設けたシフトレジスタを備え、前記シフトレジスタは、前記フラグが入力され１ライン毎にシフト可能に構成される、表示装置。
16. 請求項１５において、前記表示パネルは、２ライン周期で１ライン毎に記憶素子を設けた２組のシフトレジスタを備える、表示装置。
17. 請求項１６において、前記２組のシフトレジスタは、前記表示パネルの表示領域を挟む領域に配置される、表示装置。
18. 請求項１０において、前記表示駆動回路は、圧縮回路とメモリと展開回路と制御部とを備え、
    前記制御部は、表示すべき１フレームの上のラインから順次走査された順序で入力される画像データを、前記圧縮回路によってデータ圧縮して前記メモリに書き込み、前記第１表示駆動期間に、前記第１表示駆動期間に表示すべきラインの画像データを含むデータ圧縮されたデータを、表示駆動すべき順序で前記メモリから読み出し、前記第２表示駆動期間に、前記第２表示駆動期間に表示すべきラインの画像データを含む、データ圧縮されたデータを、前記メモリから読み出し、
    前記展開回路は、前記メモリから読み出されたデータ圧縮された前記データを展開することにより、表示すべき前記ラインの画像データを復元し、
    前記表示駆動回路は、復元された前記画像データに基づいて前記駆動信号を生成する、表示装置。
19. 請求項１８において、前記表示駆動回路は、前記第１表示駆動期間に１フレーム内のＭ（Ｍは１以上の整数）ライン周期でＮ（Ｎは１以上の整数）ライン毎に分散する、前記表示パネルの複数のラインを駆動し、前記第２表示駆動期間に前記１フレーム内の前記第１表示駆動期間に表示駆動された複数のラインとは異なり、前記フレーム内の前記Ｍライン周期で前記Ｎライン毎に分散する、前記表示パネルの複数のラインを駆動する、駆動信号を出力可能に構成され、
    前記圧縮回路は、前記Ｎラインを単位として画像データの前記データ圧縮を実行し、前記展開回路は、前記Ｎラインを単位として前記データ圧縮のデータを展開することにより画像データを復元する、表示装置。
20. 請求項１９において、前記表示駆動回路は、表示駆動すべきラインを示すフラグを前記表示パネルに供給し、前記表示パネルは、前記Ｍライン周期で前記Ｎライン毎に記憶素子を設けたシフトレジスタを備え、前記シフトレジスタは、前記フラグが入力され１ライン毎にシフト可能に構成される、表示装置。

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