[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP5633496B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP5633496B2
JP5633496B2 JP2011214412A JP2011214412A JP5633496B2 JP 5633496 B2 JP5633496 B2 JP 5633496B2 JP 2011214412 A JP2011214412 A JP 2011214412A JP 2011214412 A JP2011214412 A JP 2011214412A JP 5633496 B2 JP5633496 B2 JP 5633496B2
Authority
JP
Japan
Prior art keywords
insulating substrate
wiring pattern
semiconductor device
relay terminal
power terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011214412A
Other languages
English (en)
Other versions
JP2013074254A (ja
Inventor
高実 大月
高実 大月
太一 小原
太一 小原
後藤 章
章 後藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2011214412A priority Critical patent/JP5633496B2/ja
Priority to US13/473,991 priority patent/US20130082283A1/en
Priority to CN201210366786.XA priority patent/CN103035605B/zh
Publication of JP2013074254A publication Critical patent/JP2013074254A/ja
Application granted granted Critical
Publication of JP5633496B2 publication Critical patent/JP5633496B2/ja
Priority to US14/687,619 priority patent/US9425065B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B22CASTING; POWDER METALLURGY
    • B22DCASTING OF METALS; CASTING OF OTHER SUBSTANCES BY THE SAME PROCESSES OR DEVICES
    • B22D19/00Casting in, on, or around objects which form part of the product
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B22CASTING; POWDER METALLURGY
    • B22DCASTING OF METALS; CASTING OF OTHER SUBSTANCES BY THE SAME PROCESSES OR DEVICES
    • B22D21/00Casting non-ferrous metals or metallic compounds so far as their metallurgical properties are of importance for the casting procedure; Selection of compositions therefor
    • B22D21/02Casting exceedingly oxidisable non-ferrous metals, e.g. in inert atmosphere
    • B22D21/04Casting aluminium or magnesium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/16Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142Sealing arrangements between parts, e.g. adhesion promotors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、例えば大電力のスイッチングなどに用いられる半導体装置及びその製造方法に関する。
特許文献1には、絶縁基板に配線パターンとなる金属板を形成した半導体装置が開示されている。配線パターンには、絶縁基板の上方に伸びる接続端子が固定されている。接続端子は半導体装置と外部を接続する端子である。
特開2002−315357号公報
特許文献1に開示の半導体装置は、配線パターンの上に接続端子を固定するため、製造工程が複雑であった。その結果特許文献1に開示の半導体装置ではコスト高となっていた。
本発明は、上述のような課題を解決するためになされたもので、低コスト化に好適な半導体装置及びその製造方法を提供することを目的とする。
本発明に係る半導体装置は、絶縁基板と、該絶縁基板上に形成された配線パターンと、該配線パターンに固定された半導体チップと、鋳造により、該絶縁基板に固定された部分と該絶縁基板の上方に伸びる部分を有し、該配線パターンと同じ材料で形成され、該半導体チップと電気的に接続された中継端子と、該中継端子と電気的に接続され、該半導体チップの制御信号を送信する制御回路と、を備えたことを特徴とする。

本発明に係る半導体装置の製造方法は、絶縁基板の上に配線パターンを形成するための配線パターン用キャビティと該絶縁基板から上方に伸びる中継端子を形成するための中継端子用キャビティとを有する鋳型の内部に該絶縁基板を配置する工程と、該配線パターン用キャビティと該中継端子用キャビティにアルミを流し込むアルミ注入工程と、該アルミを冷却する工程と、を備えたことを特徴とする。
本発明によれば、低コスト化に好適な半導体装置及びその製造方法を提供することができる。
本発明の実施の形態1に係る半導体装置の断面図である。 本発明の実施の形態1に係る半導体装置の製造方法で用いる鋳型などを示す図である。 本発明の実施の形態2に係る半導体装置の断面図である。 本発明の実施の形態2に係る半導体装置の製造方法で用いる鋳型などを示す図である。 本発明の実施の形態3に係る半導体装置の断面図である。 本発明の実施の形態4に係る半導体装置の断面図である。 本発明の実施の形態5に係る半導体装置の断面図である。 本発明の実施の形態6に係る半導体装置の断面図である。 本発明の実施の形態6に係る半導体装置の製造方法で用いる鋳型などを示す図である。 制御回路を配線パターンに固定した半導体装置を示す断面図である。 モールド樹脂を形成した半導体装置を示す断面図である。 接着プライマーを形成した半導体装置を示す断面図である。
実施の形態1.
図1は、本発明の実施の形態1に係る半導体装置の断面図である。半導体装置10は、絶縁基板12を備えている。絶縁基板12は例えば、AlN、Al、SiNなどで形成されている。絶縁基板12の上には配線パターン14a、14bが形成されている。絶縁基板12の上には更に中継端子14cが形成されている。中継端子14cは、一端が絶縁基板12に固定され他端が絶縁基板12の上方に伸びるように配線パターン14a、14bと同じ材料で形成されている。
絶縁基板12の裏面には、裏面パターン16が形成されている。裏面パターン16、及び配線パターン14a、14bは、厚み1〜5mmのアルミで形成されている。配線パターン14bには、はんだ18により半導体チップ20が固定されている。半導体チップ20は、例えば珪素を用いたIGBTやダイオードで形成されている。半導体チップ20はワイヤ22により中継端子14c、及び配線パターン14aと電気的に接続されている。
絶縁基板12には接着剤24a、24bによりケース26が固定されている。ケース26は、裏面パターン16を外部に露出するように形成されている。ケース26の内壁に沿うように電力端子28が形成されている。電力端子28はワイヤ22で半導体チップ20と電気的に接続されている。
ケース26の中にはシリコンゲル30が形成されている。シリコンゲル30は半導体チップ20を封止している。中継端子14cと電力端子28はシリコンゲル30から外部に伸びている。シリコンゲル30の外部における中継端子14cには制御基板32が接続されている。制御基板32には制御回路34が固定されている。制御回路34は、中継端子14cと電気的に接続され、半導体チップ20の制御信号を送信するものである。制御基板32の上方にはケース26のふた38が取り付けられている。制御基板32には制御端子40が固定されている。制御端子40は、ふた38の外部に伸びている。
次に、本発明実施の形態1に係る半導体装置の製造方法について説明する。図2は、本発明の実施の形態1に係る半導体装置の製造方法で用いる鋳型などを示す図である。前述の配線パターン14a、14b、中継端子14c、及び裏面パターン16は、鋳造で形成する。具体的には、鋳型42、44を用いて形成する。鋳型42には、絶縁基板12の上に配線パターン14a、14bを形成するための配線パターン用キャビティ14a´、14b´が形成されている。また、絶縁基板から上方に伸びる中継端子14cを形成するための中継端子用キャビティ14c´が形成されている。鋳型44には、裏面パターン16を形成するための裏面パターン用キャビティ16´が形成されている。鋳型42、44を用いて以下の処理を行う。
まず、鋳型42、44の内部に絶縁基板12を配置する。次いで、配線パターン用キャビティ14a´、14b´、中継端子用キャビティ14c´、及び裏面パターン用キャビティ16´に溶融したアルミを流し込む。この工程をアルミ注入工程と称する。次いで、前述のアルミを冷却する。次いで、鋳型42、44を成形物からはずして、配線パターン14a、14b、中継端子14c、及び裏面パターン16が形成される。その後、半導体チップ20を配線パターン14bにはんだ付けするなどして、図1の半導体装置10を形成する。
本発明の実施の形態1に係る半導体装置によれば、鋳造により配線パターン14a、14bなどと同時に中継端子14cを形成することができる。よって、中継端子を配線パターンに固定する工程を省略して半導体装置を製造できる。よって、低コスト化に好適な半導体装置を製造することができる。
実施の形態2.
本発明の実施の形態2に係る半導体装置及びその製造方法は、実施の形態1と共通点が多いので、実施の形態1との相違点を中心に説明する。図3は、本発明の実施の形態2に係る半導体装置の断面図である。半導体装置50は、電力端子14dを備えている。電力端子14dは、一端が絶縁基板12に固定され他端が絶縁基板12の上方に伸びるように形成されている。電力端子14dは、配線パターン14bと同じ材料であるアルミで形成されている。よって、電力端子14d、配線パターン14b、中継端子14c、及び裏面パターン16は全てアルミで形成されている。なお、電力端子14dは、ワイヤ22により半導体チップ20と電気的に接続されている。
次に、本発明の実施の形態2に係る半導体装置の製造方法について説明する。本発明の実施の形態2に係る半導体装置の製造方法は、基本的に実施の形態1と同様であるが、鋳型の形状が異なる。図4は、本発明の実施の形態2に係る半導体装置の製造方法で用いる鋳型などを示す図である。鋳型46は、絶縁基板12から上方に伸びる電力端子14dを形成するための電力端子用キャビティ14d´を有している。アルミ注入工程では、配線パターン用キャビティ14b´、中継端子用キャビティ14c´、電力端子用キャビティ14d´、及び裏面パターン用キャビティ16´に溶融したアルミを注入する。電力端子用キャビティ14d´により絶縁基板12から上方にまっすぐ伸びるように形成された部分は、電力端子14dの形状となるように、鋳型46を取り外した後に折り曲げる。こうして、本発明の実施の形態2に係る半導体装置の製造方法では、鋳型44、46を用いて、配線パターン14b、中継端子14c、電力端子14d、及び裏面パターン16を鋳造で形成する。
本発明の実施の形態2に係る半導体装置及びその製造方法によれば、配線パターン14b、中継端子14c、電力端子14d、及び裏面パターン16を鋳造で一括形成するので、工程が簡素となり低コスト化に好適な半導体装置を製造することができる。
実施の形態3.
本発明の実施の形態3に係る半導体装置及びその製造方法は、実施の形態1と共通点が多いので、実施の形態1との相違点を中心に説明する。図5は、本発明の実施の形態3に係る半導体装置の断面図である。半導体装置60は、絶縁基板12上に形成された制御回路用配線パターン14eを備えている。制御回路用配線パターン14eは、配線パターン14bと同じ材料であるアルミで形成されている。よって、制御回路用配線パターン14e、電力端子14d、配線パターン14b、中継端子14c、及び裏面パターン16は全てアルミで形成されている。制御回路用配線パターン14eには制御回路34が固定されている。制御回路34はワイヤ22によって半導体チップ20及び中継端子14cと接続されている。そして、制御回路34はシリコンゲル30によって封止されている。
本発明の実施の形態3に係る半導体装置によれば、制御回路34を制御回路用配線パターン14eに固定したので、制御基板が不要となる。また、例えば、図1の半導体装置では、半導体チップと外部を接続するために中継端子と制御端子が必要であったが、本発明の実施の形態3に係る半導体装置では中継端子14cだけでよい。よって、低コスト化に好適な半導体装置を製造することができる。
実施の形態4.
本発明の実施の形態4に係る半導体装置及びその製造方法は、実施の形態3と共通点が多いので、実施の形態3との相違点を中心に説明する。図6は、本発明の実施の形態4に係る半導体装置の断面図である。半導体装置70は、モールド樹脂72を備えている。モールド樹脂72は、裏面パターン16の絶縁基板12と反対の面、中継端子14cの他端、及び電力端子14dの他端を外部に露出させるように、絶縁基板12、配線パターン14b、制御回路用配線パターン14e、半導体チップ20、中継端子14c、制御回路34、及び電力端子14dを覆っている。モールド樹脂72の線膨張係数は配線パターン14bの線膨張係数(アルミの線膨張係数)と同じである。
本発明の実施の形態4に係る半導体装置70によれば、モールド樹脂72を形成したので、ケース、ふた、シリコンゲルが不要となる。よって低コスト化に好適な半導体装置を製造することができる。ところで、半導体装置の構成上、絶縁基板の裏面の裏面パターンの方が絶縁基板の上の配線パターンなどより大面積となる。つまり、絶縁基板の上(表面)よりも裏面に大量のアルミが形成される。そうすると、加熱後の裏面パターンの収縮により絶縁基板が上に凸となるように反ることがあった。ところが、本発明の実施の形態4に係る半導体装置では、モールド樹脂72の線膨張係数と配線パターン14bの膨張係数を一致させたので、絶縁基板12の周りを囲む材料の線膨張係数は均一となる。よって、絶縁基板12の反りを防止できる。
モールド樹脂72の材料は特に限定しなかったが、エポキシ樹脂にガラスやシリカなどの充填材を入れると、線膨張係数がアルミと一致するように調整しやすい。また、モールド樹脂72の材料自体を最適化してもよい。例えば、モールド樹脂72としてフェノール樹脂を用いることが考えられる。ところで、モールド樹脂72の線膨張係数は、絶縁基板12の反りを抑制できる程度にアルミの線膨張係数に近ければ特に限定されない。よって、絶縁基板12の反りを抑制できる限り、モールド樹脂72の線膨張係数とアルミの線膨張係数が一致しなくてもよい。
実施の形態5.
本発明の実施の形態5に係る半導体装置及びその製造方法は、実施の形態4と共通点が多いので、実施の形態4との相違点を中心に説明する。図7は、本発明の実施の形態5に係る半導体装置の断面図である。半導体装置74は、配線パターンの表面(アルミで形成された部分の表面をいう)と絶縁基板12の表面に形成された接着プライマー76を有している。接着プライマー76は、モールド樹脂72と絶縁基板12の密着性を高めるために形成されるものである。本発明の実施の形態5に係る半導体装置によれば、接着プライマー76によりモールド樹脂72と絶縁基板12の密着性を確保できる。
実施の形態6.
本発明の実施の形態6に係る半導体装置及びその製造方法は、実施の形態1と共通点が多いので、実施の形態1との相違点を中心に説明する。図8は、本発明の実施の形態6に係る半導体装置の断面図である。半導体装置80は、中継端子82の一端と電力端子84の一端が、それぞれ配線パターンに埋め込まれている点が特徴である。
絶縁基板12上に第1配線パターン14f、第2配線パターン14g、及び第3配線パターン14hが形成されている。第1配線パターン14f、第2配線パターン14g、及び第3配線パターン14hをまとめて配線パターンと称することがある。第1配線パターン14fには半導体チップ20が固定されている。
半導体装置80は中継端子82を備えている。中継端子82は、一端が第2配線パターン14gに埋め込まれ、他端が絶縁基板12の上方に伸び制御基板32と接続されている。中継端子82は、第2配線パターン14gとワイヤ22を介して半導体チップ20と電気的に接続されている。中継端子82の他端には、半導体チップ20の制御信号を送信する制御回路34が電気的に接続されている。
半導体装置80は電力端子84を備えている。電力端子84は、一端が第3配線パターン14hに埋め込まれ、他端が絶縁基板12の上方に伸びている。電力端子84は、半導体チップ20と電気的に接続されている。
図9は、本発明の実施の形態6に係る半導体装置の製造方法で用いる鋳型などを示す図である。鋳型86は、第1配線パターン14fを形成するための第1配線パターン用キャビティ14f´、第2配線パターン14gを形成するための第2配線パターン用キャビティ14g´、及び第3配線パターン14hを形成するための第3配線パターン用キャビティ14h´を備えている。鋳型44、86を用いて絶縁基板12に第1配線パターン14f、第2配線パターン14g、第3配線パターン14h、及び裏面パターン16を形成する。このとき、中継端子82と電力端子84を鋳型86に挿入した状態で鋳型44,86内にアルミを流し込むことで、中継端子82の一端を第2配線パターン14gに埋め込み、電力端子84の一端を第3配線パターン14hに埋め込む。絶縁基板12から上方にまっすぐ伸びるように形成された電力端子84は、鋳型86を取り外した後に折り曲げる。
本発明の実施の形態6に係る半導体装置及びその製造方法によれば、配線パターン形成と同時に、中継端子82と電力端子84を配線パターンに固定することができる。よって、工程を簡素化できる。ところで、中継端子や電力端子の形状が複雑であった場合には、それらに対応した鋳型を作成するのはコスト面で困難となっていた。ところが、本発明の実施の形態6に係る半導体装置及びその製造方法によれば、中継端子や電力端子を配線パターンに埋め込むため、鋳型を中継端子や電力端子の形状に合わせる必要がない。よって、簡素な工程で複雑な構造の中継端子や電力端子を有する半導体装置を製造できる。
本発明の実施の形態6に係る半導体装置及びその製造方法は、上述の様々な技術と組み合わせると更なる低コスト化に効果的である。図10は、制御回路を配線パターンに固定した半導体装置を示す断面図である。この構成は、制御基板などが不要となるため、低コスト化に効果的である。図11は、モールド樹脂を形成した半導体装置を示す断面図である。モールド樹脂72を形成することで、ケース、ふた、シリコンゲルが不要となるため、低コスト化に効果的である。図12は、接着プライマーを形成した半導体装置を示す断面図である。この構成は、図11の構成よりも信頼性を高めることができる点で効果的である。
上記実施の形態1乃至6における半導体チップ20は珪素で形成したが、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体で半導体チップを形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドがある。IGBTやダイオードをワイドバンドギャップ半導体で形成すると、許容できる電流密度を大きくできるのでこれらを小型化できる。
10 半導体装置、 12 絶縁基板、 14a,14b 配線パターン、 14c 中継端子、 14d 電力端子、 14e 制御回路用配線パターン、 14f 第1配線パターン、 14g 第2配線パターン、 14h 第3配線パターン、 16 裏面パターン、 18 はんだ、 20 半導体チップ、 22 ワイヤ、 24a,24b 接着剤、 26 ケース、 28 電力端子、 30 シリコンゲル、 32 制御基板、 34 制御回路、 38 ふた、 40 制御端子、 42,44 鋳型、 72 モールド樹脂、 76 接着プライマー、 82 中継端子、 84 電力端子

Claims (10)

  1. 絶縁基板と、
    前記絶縁基板上に形成された配線パターンと、
    前記配線パターンに固定された半導体チップと、
    鋳造により、前記絶縁基板に固定された部分と前記絶縁基板の上方に伸びる部分を有し、前記配線パターンと同じ材料で形成され、前記半導体チップと電気的に接続された中継端子と、
    前記中継端子と電気的に接続され、前記半導体チップの制御信号を送信する制御回路と、
    を備えたことを特徴とする半導体装置。
  2. 一端が前記絶縁基板に固定され他端が前記絶縁基板の上方に伸びるように前記配線パターンと同じ材料で形成され、前記半導体チップと電気的に接続された電力端子を備えたことを特徴とする請求項1に記載の半導体装置。
  3. 前記配線パターンと同じ材料で、前記絶縁基板上に形成された制御回路用配線パターンを備え、
    前記制御回路は前記制御回路用配線パターンに固定されたことを特徴とする請求項1又は2に記載の半導体装置。
  4. 前記絶縁基板の裏面に形成された裏面パターンと、
    前記裏面パターンの前記絶縁基板と反対の面、前記中継端子の他端、及び前記電力端子の他端を外部に露出させるように、前記絶縁基板、前記配線パターン、前記半導体チップ、前記中継端子、前記制御回路、及び前記電力端子を覆うモールド樹脂と、
    を備えたことを特徴とする請求項2に記載の半導体装置。
  5. 前記絶縁基板の裏面に形成された裏面パターンと、
    前記配線パターンの表面と前記絶縁基板の表面に形成された接着プライマーと、
    前記裏面パターンの前記絶縁基板と反対の面、前記中継端子の他端、及び前記電力端子の他端を外部に露出させるように、前記絶縁基板、前記配線パターン、前記接着プライマー、前記半導体チップ、前記中継端子、前記制御回路、及び前記電力端子を覆うモールド樹脂と、
    を備えたことを特徴とする請求項2に記載の半導体装置。
  6. 前記モールド樹脂の線膨張係数は前記配線パターンの線膨張係数と同じであることを特徴とする請求項4又は5に記載の半導体装置。
  7. 前記半導体チップは、ワイドバンドギャップ半導体によって形成されていることを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
  8. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料、又はダイヤモンドであることを特徴とする請求項7に記載の半導体装置。
  9. 絶縁基板の上に配線パターンを形成するための配線パターン用キャビティと前記絶縁基板から上方に伸びる中継端子を形成するための中継端子用キャビティとを有する鋳型の内部に前記絶縁基板を配置する工程と、
    前記配線パターン用キャビティと前記中継端子用キャビティにアルミを流し込むアルミ注入工程と、
    前記アルミを冷却する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  10. 前記鋳型は前記絶縁基板から上方に伸びる電力端子を形成するための電力端子用キャビティを有し、
    前記アルミ注入工程では、前記電力端子用キャビティにアルミを注入することを特徴とする請求項9に記載の半導体装置の製造方法。
JP2011214412A 2011-09-29 2011-09-29 半導体装置及びその製造方法 Active JP5633496B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2011214412A JP5633496B2 (ja) 2011-09-29 2011-09-29 半導体装置及びその製造方法
US13/473,991 US20130082283A1 (en) 2011-09-29 2012-05-17 Semiconductor device and method of manufacture thereof
CN201210366786.XA CN103035605B (zh) 2011-09-29 2012-09-28 半导体装置及其制造方法
US14/687,619 US9425065B2 (en) 2011-09-29 2015-04-15 Semiconductor device and method of manufacture thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011214412A JP5633496B2 (ja) 2011-09-29 2011-09-29 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2013074254A JP2013074254A (ja) 2013-04-22
JP5633496B2 true JP5633496B2 (ja) 2014-12-03

Family

ID=47991739

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011214412A Active JP5633496B2 (ja) 2011-09-29 2011-09-29 半導体装置及びその製造方法

Country Status (3)

Country Link
US (2) US20130082283A1 (ja)
JP (1) JP5633496B2 (ja)
CN (1) CN103035605B (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508700B2 (en) 2013-12-04 2016-11-29 Mitsubishi Electric Corporation Semiconductor device module with solder layer
WO2016062426A1 (en) * 2014-10-24 2016-04-28 Abb Technology Ag Semiconductor module and stack arrangement of semiconductor modules
JP6233285B2 (ja) * 2014-11-28 2017-11-22 三菱電機株式会社 半導体モジュール、電力変換装置
CN104576588B (zh) * 2015-01-20 2017-07-28 深圳希格玛和芯微电子有限公司 电器设备及其集成电路回路以及电路连接方法
JP6455364B2 (ja) * 2015-08-28 2019-01-23 三菱電機株式会社 半導体装置、インテリジェントパワーモジュールおよび電力変換装置
US9997476B2 (en) 2015-10-30 2018-06-12 Infineon Technologies Ag Multi-die package having different types of semiconductor dies attached to the same thermally conductive flange
JP6682824B2 (ja) * 2015-11-25 2020-04-15 富士電機株式会社 半導体装置
JP6584333B2 (ja) * 2016-01-28 2019-10-02 三菱電機株式会社 パワーモジュール
KR20180002419A (ko) * 2016-06-29 2018-01-08 현대자동차주식회사 파워 모듈 및 그 제조 방법
JP6621714B2 (ja) * 2016-07-01 2019-12-18 三菱電機株式会社 半導体装置
JP6765336B2 (ja) * 2017-04-06 2020-10-07 三菱電機株式会社 電力用半導体装置およびその製造方法、ならびに電力変換装置
WO2019234984A1 (ja) * 2018-06-06 2019-12-12 三菱電機株式会社 半導体装置及び電力変換装置
JP7087996B2 (ja) * 2018-12-26 2022-06-21 三菱電機株式会社 半導体モジュール、その製造方法及び電力変換装置
CN110523957B (zh) * 2019-10-14 2020-12-11 哈尔滨工业大学 一种镁锂合金铸造用铸型及铸造方法
JP7224272B2 (ja) * 2019-10-30 2023-02-17 三菱電機株式会社 パワー半導体装置
JP2022045180A (ja) * 2020-09-08 2022-03-18 富士電機株式会社 半導体装置
WO2023243306A1 (ja) * 2022-06-13 2023-12-21 ローム株式会社 半導体装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3206717B2 (ja) * 1996-04-02 2001-09-10 富士電機株式会社 電力用半導体モジュール
WO1998012748A1 (fr) 1996-09-18 1998-03-26 Hitachi, Ltd. Module a semiconducteur de jonction
EP0884781A3 (en) * 1997-06-12 1999-06-30 Hitachi, Ltd. Power semiconductor module
CN1139989C (zh) * 1997-10-20 2004-02-25 株式会社日立制作所 半导体模块及使用该半导体模块的电力变换装置
JP2000232189A (ja) * 1999-02-10 2000-08-22 Toshiba Corp 半導体装置
JP3932744B2 (ja) 1999-11-16 2007-06-20 三菱マテリアル株式会社 半導体実装用絶縁回路基板の製造方法
JP2002043496A (ja) * 2000-07-21 2002-02-08 Hitachi Ltd 半導体装置
JP2002315357A (ja) * 2001-04-16 2002-10-25 Hitachi Ltd インバータ装置
JP2003229531A (ja) * 2002-02-05 2003-08-15 Sanyo Electric Co Ltd 混成集積回路装置およびその製造方法
JP4133170B2 (ja) * 2002-09-27 2008-08-13 Dowaホールディングス株式会社 アルミニウム−セラミックス接合体
JP4419552B2 (ja) * 2003-12-16 2010-02-24 株式会社豊田自動織機 半導体モジュールの端子構造及びコントローラ出力端子
JP5176042B2 (ja) * 2004-11-05 2013-04-03 Dowaメタルテック株式会社 電子部品搭載基板の製造装置および製造方法
JP2006179856A (ja) * 2004-11-25 2006-07-06 Fuji Electric Holdings Co Ltd 絶縁基板および半導体装置
JP4669965B2 (ja) * 2005-01-13 2011-04-13 Dowaメタルテック株式会社 アルミニウム−セラミックス接合基板およびその製造方法
JP4569473B2 (ja) * 2006-01-04 2010-10-27 株式会社日立製作所 樹脂封止型パワー半導体モジュール
US8004075B2 (en) * 2006-04-25 2011-08-23 Hitachi, Ltd. Semiconductor power module including epoxy resin coating
JP5205836B2 (ja) * 2007-06-29 2013-06-05 富士電機株式会社 半導体装置
US7768109B2 (en) * 2007-08-24 2010-08-03 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP5319908B2 (ja) * 2007-10-31 2013-10-16 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 回路装置
JP4969388B2 (ja) * 2007-09-27 2012-07-04 オンセミコンダクター・トレーディング・リミテッド 回路モジュール
US7944033B2 (en) * 2007-10-18 2011-05-17 Infineon Technologies Ag Power semiconductor module
JP4825259B2 (ja) * 2008-11-28 2011-11-30 三菱電機株式会社 電力用半導体モジュール及びその製造方法
JP5214546B2 (ja) * 2009-07-01 2013-06-19 Dowaメタルテック株式会社 端子付き金属−セラミックス回路基板の製造方法
DE102009045181B4 (de) * 2009-09-30 2020-07-09 Infineon Technologies Ag Leistungshalbleitermodul
DE102010000942B4 (de) * 2010-01-15 2022-08-25 Infineon Technologies Ag Verfahren zur Herstellung eines Leistungshalbleitermoduls
US8592986B2 (en) * 2010-11-09 2013-11-26 Rohm Co., Ltd. High melting point soldering layer alloyed by transient liquid phase and fabrication method for the same, and semiconductor device
JP2012253125A (ja) * 2011-06-01 2012-12-20 Sumitomo Electric Ind Ltd 半導体装置及び配線基板
US8653559B2 (en) * 2011-06-29 2014-02-18 Hrl Laboratories, Llc AlGaN/GaN hybrid MOS-HFET

Also Published As

Publication number Publication date
US20130082283A1 (en) 2013-04-04
US20150221525A1 (en) 2015-08-06
US9425065B2 (en) 2016-08-23
CN103035605A (zh) 2013-04-10
JP2013074254A (ja) 2013-04-22
CN103035605B (zh) 2016-08-10

Similar Documents

Publication Publication Date Title
JP5633496B2 (ja) 半導体装置及びその製造方法
KR101915873B1 (ko) 전력용 반도체 장치 및 그 제조 방법
JP6193510B2 (ja) リードフレーム、半導体装置、リードフレームの製造方法、および半導体装置の製造方法
JP6020731B2 (ja) 半導体モジュール、半導体装置、及び自動車
JPH02306639A (ja) 半導体装置の樹脂封入方法
JP2008004570A (ja) 樹脂封止型半導体装置の製造方法、樹脂封止型半導体装置の製造装置、および樹脂封止型半導体装置
JP2014183302A (ja) 半導体モジュール及びその製造方法
JP4967701B2 (ja) 電力半導体装置
JP7172338B2 (ja) 半導体装置及び半導体装置の製造方法
JP4806803B2 (ja) 金属−セラミックス接合基板およびその製造方法
CN103794572A (zh) 模塑封装及其制造方法
CN104465555A (zh) 半导体封装及其制造方法
JP6365360B2 (ja) 電子装置及びその製造方法
KR20180060791A (ko) 파워 모듈 패키지의 제조방법 및 이를 이용한 파워 모듈 패키지
US8067841B2 (en) Semiconductor devices having a resin with warpage compensated surfaces
JP2819282B2 (ja) 半導体パッケージおよびその製造方法
JP3734225B1 (ja) 面実装タイプ樹脂製中空パッケージ及びこれを用いた半導体装置
JP2013077729A (ja) Ledパッケージ及びその製造方法
JP2015037103A (ja) 半導体装置及び半導体装置の製造方法
US20230046693A1 (en) Electronic component with moulded package
KR200289924Y1 (ko) 리드프레임
JP2024074493A (ja) 半導体装置の製造方法および金型
JP2001127234A (ja) リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
JP2014116366A (ja) 半導体装置およびその製造方法
JP2009278024A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140611

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140617

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140711

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140812

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140827

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140916

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140929

R150 Certificate of patent or registration of utility model

Ref document number: 5633496

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250