JP5630552B2

JP5630552B2 - 炭化珪素半導体装置およびその製造方法

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Publication number: JP5630552B2
Application number: JP2013215126A
Authority: JP
Inventors: 崇辻
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2013-10-15
Filing date: 2013-10-15
Publication date: 2014-11-26
Anticipated expiration: 2029-04-28
Also published as: JP2014033223A

Description

この発明は、半導体材料として炭化珪素（ＳｉＣ）を用いた炭化珪素半導体装置およびその製造方法に関する。

従来、炭化珪素半導体材料は、シリコン半導体材料よりも大きなバンドギャップを有しているため、シリコン半導体材料よりも絶縁破壊電界強度が高いことが知られている。ここで、オン抵抗は、導通状態における抵抗であり、絶縁破壊電界強度の３乗に反比例する。このため、例えば広く用いられている４Ｈ型と呼ばれる炭化珪素半導体においては、オン抵抗をシリコン半導体の１００分の１に抑制することができる。また、炭化珪素半導体は、熱伝導度が大きいため、放熱が容易である。これらの理由から、炭化珪素半導体を用いて作製される次世代の低損失な電力用半導体装置が期待されている。

近年、炭化珪素半導体材料を用いた炭化珪素ウエハ（半導体基板）の品質向上や大口径化の進展にともなって、シリコン半導体材料を用いたシリコン半導体装置の特性を大きく上回る金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）、バイポーラトランジスタ、接合型電界効果型トランジスタ（ＪＦＥＴ）などの開発が盛んである。特にＭＯＳＦＥＴは、電圧駆動型素子であるため、ゲート駆動回路を低コストに抑えることができる。また、ＭＯＳＦＥＴは、電子あるいは正孔のみの多数キャリア素子であって導通時の素子内にキャリアの蓄積がないため、ターンオフ時にそれらのキャリアを素子外に掃き出す時間を必要としない。したがって、例えば電子および正孔の両方が伝導に寄与するバイポーラ型素子と比較して高速スイッチングが可能となる。

なお、本明細書において、ｎまたはｐを冠した半導体は、それぞれ電子、正孔が多数キャリアであることを意味する。また、ｎ⁺やｎ^-などのように、ｎやｐに付す「⁺」または「^-」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高濃度または比較的低濃度であることを表す。

図６は、従来の一般的な縦型ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）の断面構造について示す断面図である。図６に示すように、ＤＩＭＯＳＦＥＴは、ｎ⁺型ドレイン層２１の上に、ｎ^-型ドリフト層２２が設けられており、ｎ^-型ドリフト層２２の表面層に、選択的にｐ型ベース層２３が設けられている。すなわち、おもて面側の表面付近において、ｎ^-型ドリフト層２２がｐ型ベース層２３に挟まれた構造となっている。そして、ｐ型ベース層２３の表面層に、ｎ^-型ドリフト層２２と離れてｎ⁺型ソース領域２４が設けられている。また、ｐ型ベース層２３のｎ^-型ドリフト層２２とｎ⁺型ソース領域２４に挟まれた領域と、ｎ^-型ドリフト層２２との上に、ゲート酸化膜２６を介してゲート電極２７が設けられている。さらに、おもて面側にソース／ベース電極２８が設けられ、裏面側にドレイン電極２９が設けられている。

図６に示すＤＩＭＯＳＦＥＴにおいては、ｎ^-型ドリフト層２２においてゲート酸化膜２６との界面近傍を電子が移動するときに蓄積層抵抗が生じる。また、ｎ^-型ドリフト層２２内のゲート酸化膜２６との界面近傍から裏面側のドレインに向かって電流が流れるときに、ｎ^-型ドリフト層２２がｐ型ベース層２３に挟まれているために、ＪＦＥＴ抵抗が発生しやすい。

上述した蓄積層抵抗やＪＦＥＴ抵抗を生じさせないために、トレンチゲート構造を有するＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）が提案されている。図７は、従来の一般的なＵＭＯＳＦＥＴの断面構造を示す断面図である。ＵＭＯＳＦＥＴは、主面に対して側壁が垂直なトレンチゲートを有するＭＯＳＦＥＴである。図７においては、ＵＭＯＳＦＥＴの１セルピッチの断面構造を示している。

図７に示すように、ＵＭＯＳＦＥＴを作製する際には、ｎ⁺型ドレイン層３１となる比較的低い抵抗率のｎ⁺型炭化珪素基板の上に、比較的高い抵抗率のｎ^-型ドリフト層３２と、ｐ型ベース層３３とを、この順にエピタキシャルＳｉＣ成長により形成する。そして、ｐ型ベース層３３の表面からイオン注入を行うことでｎ⁺型ソース領域３４を形成する。このような炭化珪素ウェハに、ｎ^-型ドリフト層３２に達するようなゲートトレンチ３５を形成し、ゲートトレンチ３５内部に、ゲート酸化膜３６を介してゲート電極３７を形成する。さらに、炭化珪素ウェハ３０のおもて面側にソース／ベース電極３８を形成し、裏面側にドレイン電極３９を形成することで、ＵＭＯＳＦＥＴが完成する。

図７に示すＵＭＯＳＦＥＴにおいては、オフ状態時に、ソース／ベース電極３８をアース電位にしておき、ゲート電極３７に十分に大きな負バイアスを印加することで、電流が流れなくなる。その理由は、ｐ型ベース層３３のｎ⁺型ソース領域３４とｎ^-型ドリフト層３２に挟まれた領域と、ゲート酸化膜３６との界面近傍において、正孔が誘起された蓄積状態となり、伝導キャリアである電子の経路が遮断されるためである。また、ドレイン電極３９に正の高電圧を印加するとｐ型ベース層３３とｎ^-型ドリフト層３２間の接合が逆バイアス状態になるので、空乏層がｐ型ベース層３３内とｎ^-型ドリフト層３２内に広がり、電流を低く抑えたまま高電圧が維持される。

また、オン状態時に、ゲート電極３７に十分に大きな正バイアスを印加することで、ｐ型ベース層３３のｎ⁺型ソース領域３４とｎ^-型ドリフト層３２に挟まれた領域と、ゲート酸化膜３６との界面近傍において、電子が誘起された反転状態となる。そして、ソース／ベース電極３８、ｎ⁺型ソース領域３４、ｐ型ベース層３３のゲート酸化膜３６に接する反転層（不図示）、ｎ^-型ドリフト層３２、ｎ⁺型ドレイン層３１、ドレイン電極３９の順にキャリアが流れる。

このように、図６に示すＤＩＭＯＳＦＥＴではセルピッチを小さくしていくと、所定のセルピッチ距離からＪＦＥＴ抵抗が現れて、オン抵抗が増加するのに対し、図７に示すＵＭＯＳＦＥＴではセルピッチを小さくすればするほどオン抵抗が単調に減少する。特に、約３ｋＶ以下の耐圧を持つＭＯＳＦＥＴにおいては、ＭＯＳチャネル抵抗が無視できないために微細化によるセルピッチの縮小が必須であり、この場合ＵＭＯＳＦＥＴの方が適している。

しかしながら、ＵＭＯＳＦＥＴにおいては、ゲートトレンチ３５底部においてゲート酸化膜３６（ＳｉＯ₂膜）に印加される電界強度が非常に大きくなる。その理由は、炭化珪素の比誘電率（４Ｈ−ＳｉＣの場合、例えば９．７）と、ＳｉＯ₂の比誘電率（例えば３．８）とが異なるためである。また、図示は省略したが、ゲートトレンチ３５の角部の酸化膜に印加される電界強度は、電界集中のためにさらに大きくなる。

そして、ｐ型ベース層３３とｎ^-型ドリフト層３２との間のｐｎ接合部における電界強度のピークが炭化珪素の絶縁破壊電界強度（例えば、約２ＭＶ／ｃｍ）に達する前に、ゲートトレンチ３５底部のゲート酸化膜３６が酸化膜の絶縁破壊電界強度（例えば、約１０ＭＶ／ｃｍ）に先に達してしまい、理論耐圧よりも低い電圧で絶縁破壊を起こしてしまうという問題がある。

このため、ｐ型ベース層３３のゲートトレンチ３５同士の間の領域が、ゲートトレンチ３５近傍よりも深く設けられたＵＭＯＳＦＥＴが提案されている（例えば、下記特許文献１参照。）。このＵＭＯＳＦＥＴでは、電界強度のピークがゲート酸化膜３６から離れた位置になるので、ゲートトレンチ３５の角部に電界集中するのを防ぐことができる。

ここで、ＵＭＯＳＦＥＴにおいては、電位を保つためにｐ型ベース層３３が外部端子とオーミック接触をする必要がある。さらに、オーミック接触における接触抵抗はできるだけ小さいことが望ましい。その理由は、接触抵抗が大きいと素子のＲＣ回路の時定数が増加し、スイッチング損失となるからである。そのためには、比較的高いドーズ量のＡｌ（アルミニウム）イオンを注入する必要がある。

特開２００１−２６７５７０号公報

しかしながら、上述した技術のように、高いドーズ量でＡｌイオンを注入すると、リーク電流が増加し、絶縁耐圧が低下するという問題がある。特に、基板表面をＳｉ面またはＣ面とし、ｐ型ベース層におけるボディコンタクト領域にらせん転位が含まれていると、高い確率でリーク電流が増加する。ｐ型ベース層をエピタキシャル成長により形成する場合、ｐ型ベース層の厚さを大きくすればリーク電流を減少させることはできるが、チャネル長が増加するため、チャネル抵抗が増加するという問題がある。

この発明は、上述した従来技術による問題点を解消するため、リーク電流を抑え、かつチャネル抵抗を低減することができる炭化珪素半導体装置およびその製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかる炭化珪素半導体装置は、第１導電型炭化珪素半導体基板のおもて面側の全面に設けられた第１導電型ドリフト層と、前記第１導電型ドリフト層の全面に設けられた第２導電型ベース層と、前記第２導電型ベース層の表面層に選択的に設けられた第２導電型不純物領域と、前記第２導電型ベース層の表面層に、前記第２導電型不純物領域と離れて設けられたトレンチと、前記トレンチの内部に、ゲート酸化膜を介して埋め込まれたゲート電極と、前記第２導電型ベース層の表面層に、前記トレンチと接し、前記第２導電型不純物領域と離れて設けられた第１導電型ソース領域と、前記ゲート電極を覆うように設けられた絶縁膜と、前記第２導電型不純物領域および前記第１導電型ソース領域に接するように設けられたソース電極と、前記第１導電型炭化珪素半導体基板の裏面側に設けられたドレイン電極と、を備え、前記第２導電型ベース層の、前記第２導電型不純物領域と前記第１導電型ドリフト層とに挟まれた部分の厚さは、前記第２導電型ベース層の、前記第２導電型不純物領域と前記第１導電型ドリフト層とに挟まれた部分以外の領域の厚さよりも厚く、前記第２導電型ベース層の、前記第２導電型不純物領域と前記第１導電型ドリフト層とに挟まれた部分は、前記第２導電型ベース層の、前記第２導電型不純物領域と前記第１導電型ドリフト層とに挟まれた部分以外の領域よりも前記ソース電極側に突出していることを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型不純物領域の底部から前記第２導電型ベース層と前記第１導電型ドリフト層との界面までの距離は、４μｍ以上であることを特徴とする。

また、この発明にかかる炭化珪素半導体装置の製造方法は、第１導電型炭化珪素半導体基板のおもて面側の全面に第１導電型ドリフト層を積層する工程と、前記第１導電型ドリフト層の全面に第２導電型ベース層を積層する工程と、前記第２導電型ベース層を所定深さでかつ選択的にエッチングし、前記第２導電型ベース層の一部を突出領域として残す工程と、前記突出領域の表面層に第２導電型不純物領域を形成する工程と、前記第２導電型ベース層の表面層の、前記突出領域以外の領域に第１導電型ソース領域を形成する工程と、前記第１導電型ソース領域および前記第２導電型ベース層を貫通するように第２トレンチを形成する工程と、前記第２トレンチの内部に、ゲート酸化膜を介してゲート電極を形成する工程と、前記第１導電型ソース領域および前記第２導電型不純物領域に接するようにソース電極を形成する工程と、前記第１導電型炭化珪素半導体基板の裏面側にドレイン電極を形成する工程と、を含むことを特徴とする。

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２導電型ベース層を積層する工程においては、厚さが４μｍ以上となるように、前記第１導電型ドリフト層の全面に前記第２導電型ベース層を積層することを特徴とする。

上述した各請求項の発明によれば、第２導電型ベース層において、第２導電型ベース層よりも不純物濃度の高い第２導電型不純物領域が形成された領域は、第２導電型ベース層の表面から第２導電型ベース層と第１導電型ドリフト層との界面までの距離が比較的長い。具体的には、表面層に第２導電型不純物領域が形成された領域において、第２導電型ベース層の厚さが４μｍ以上である。したがって、リーク電流を減少することができる。また、第２導電型ベース層全体を厚くすると、チャネル抵抗が増加するという問題があるが、第２導電型ベース層において、表面層に第２導電型不純物領域が形成された領域以外は、第２導電型ベース層の表面から第２導電型ベース層と第１導電型ドリフト層との界面までの距離が比較的短いため、チャネル抵抗を低減することができる。

本発明にかかる炭化珪素半導体装置およびその製造方法によれば、リーク電流を抑え、かつチャネル抵抗を低減することができるという効果を奏する。

実施の形態１にかかる半導体装置の断面構造について示す断面図である。実施の形態１にかかる半導体装置の製造方法を示す断面図である。実施の形態１にかかる半導体装置の製造方法を示す断面図である。実施の形態２にかかる半導体装置の断面構造について示す断面図である。実施の形態２にかかる半導体装置の製造方法を示す断面図である。従来の一般的な縦型ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）の断面構造について示す断面図である。従来の一般的なＵＭＯＳＦＥＴの断面構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、各実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
まず、実施の形態１にかかる半導体装置について説明する。図１は、実施の形態１にかかる半導体装置の断面構造について示す断面図である。実施の形態１にかかる半導体装置は、エピタキシャルウエハーを用いて作製される。エピタキシャルウエハーは、ｎ⁺型４
Ｈ−ＳｉＣ基板１の上に、ｎ型バッファー層２と、ｎ^-型ドリフト層３とが、この順に積
層されている。

エピタキシャルウエハーには、第１主面から垂直に、第１トレンチ４が設けられている。そして、第１トレンチ４を有するエピタキシャルウエハーの全面にｐ型ベース層５が積層されている。したがって、第１トレンチ４には、ｐ型ベース層５が埋め込まれている。

ｐ⁺型ボディコンタクト領域６は、第１トレンチ４が形成された領域の上の、ｐ型ベース層５の表面層に設けられている。また、ゲートトレンチ（第２トレンチ）８は、第１トレンチ４が形成されていない領域に、ｐ型ベース層５の表面層から設けられている。第２トレンチ８の内部には、ゲート酸化膜９を介してゲート電極１０が埋め込まれている。また、ｎ⁺型ソース領域７は、ｐ型ベース層５の表面層に、第２トレンチ８と接し、ｐ⁺型ボディコンタクト領域６と離れて設けられている。

層間絶縁膜１１は、ゲート電極１０を覆うように設けられている。ソース電極１２は、ｐ⁺型ボディコンタクト領域６と、ｎ⁺型ソース領域７とに接する。ドレイン電極１３は、エピタキシャルウエハーの第２主面側に設けられている。ソース電極１２および層間絶縁膜１１の上にはメタル１４が積層されている。

つぎに、実施の形態１にかかる半導体装置の製造方法について説明する。図２および図３は、実施の形態１にかかる半導体装置の製造方法を順に示す断面図である。まず、図２に示すように、厚さが例えば約４００μｍであり、不純物濃度が例えば１×１０¹⁸ｃｍ^-3であるｎ⁺型４Ｈ−ＳｉＣ基板１を用意する。ｎ⁺型４Ｈ−ＳｉＣ基板１は、主面が例えば＜１１−２０＞方向に８度のオフ角を有する（０００１）Ｓｉ面または（０００−１）Ｃ面である。

そして、ｎ⁺型４Ｈ−ＳｉＣ基板１に、膜厚が例えば１μｍであり、不純物濃度が例えば１×１０¹⁷ｃｍ^-3であるｎ型バッファー層２と、不純物濃度が例えば９×１０¹⁵ｃｍ^-3であるｎ^-型ドリフト層３をこの順にエピタキシャル成長により形成する。これにより、エピタキシャルウエハーが生成される。

つぎに、例えばＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）によって、エピタキシャルウエハーの第１主面側から、第１主面と垂直に、幅が例えば１μｍの第１トレンチ４を形成する。第１トレンチ４の深さは、例えば２．５μｍ以上であり、ｎ型バッファー層２に達しない深さとする。

ついで、図３に示すように、第１トレンチ４の形成されたエピタキシャルウエハーの第１主面側の全面に、不純物濃度が例えば２×１０¹⁷ｃｍ^-3であり、深さが例えば２μｍであるｐ型ベース層５を堆積する。これによって、第１トレンチ４の内部にｐ型ベース層５が埋め込まれ、ｐ型ベース層５の第１主面側が平坦となる。

そして、イオン注入によって、ｐ型ベース層５の表面層の、第１トレンチ４の形成された上の領域に、比較的高濃度のＡｌイオンを注入する。そして、活性化アニール処理を行い、深さが例えば０．５μｍであり、不純物濃度が２×１０²⁰ｃｍ^-3である、ｐ⁺型ボディコンタクト領域６を形成する。このとき、ｐ⁺型ボディコンタクト領域６の底部から第１トレンチ４の底部のｐｎ接合（ｐ型ベース層５とｎ^-型ドリフト層３との界面）までの距離を４μｍ以上とする。

さらに、ｐ型ベース層５の表面層に、ｐ⁺型ボディコンタクト領域６と接しないように、ｎ⁺型ソース領域７を形成し、ｐ型ベース層５の表面層の、第１トレンチ４の形成されていない上の領域から、第２トレンチ（ゲートトレンチ）８を形成する。そして、通常のトレンチゲート型ＭＯＳＦＥＴを形成するように、ゲート酸化膜９、ゲート電極１０、層間絶縁膜１１、ソース電極１２、ドレイン電極１３およびメタル１４を順次形成して、図１に示す半導体装置が完成する。

ここで、例えば１．２ｋＶクラスのＭＯＳＦＥＴに実施の形態１の発明を適用した場合について検証を行った。実施の形態１の半導体装置では、リーク電流が１０^-8Ａとなり、従来構造におけるリーク電流（１０^-4Ａ）よりも低減した。また、実施の形態１の半導体装置では、チャネル抵抗が１ｍΩｃｍ²となり、従来構造におけるチャネル抵抗（２ｍΩｃｍ²）よりも低減した。

実施の形態１によれば、ｐ型ベース層５において、ｐ型ベース層５よりも不純物濃度の高いｐ⁺型ボディコンタクト領域６が形成された領域は、ｐ型ベース層５の表面からｐ型ベース層５とｎ^-型ドリフト層３との界面までの距離が比較的長い。具体的には、表面層にｐ⁺型ボディコンタクト領域６が形成された領域において、ｐ型ベース層５の厚さが４μｍ以上である。したがって、リーク電流を減少することができる。また、ｐ型ベース層５全体を厚くすると、チャネル抵抗が増加するという問題があるが、ｐ型ベース層５において、表面層にｐ⁺型ボディコンタクト領域６が形成された領域以外は、ｐ型ベース層５の表面からｐ型ベース層５とｎ^-型ドリフト層３との界面までの距離が比較的短いため、チャネル抵抗を低減することができる。

（実施の形態２）
つぎに、実施の形態２にかかる半導体装置について説明する。図４は、実施の形態２にかかる半導体装置の断面構造について示す断面図である。図４に示すように、実施の形態２にかかる半導体装置は、第１トレンチが形成されず、ｐ型ベース層５の一部が、第１主面から突き出た形状である。そして、ｐ型ベース層５における突出領域１５の表面層に、ｐ⁺型ボディコンタクト領域６が設けられている。その他の構成は、実施の形態１と同様のため説明を省略する。

つぎに、実施の形態２にかかる半導体装置の製造方法について説明する。図５は、実施の形態２にかかる半導体装置の製造方法を示す断面図である。図５に示すように、実施の形態２にかかる半導体装置は、まず、実施の形態１にかかる半導体装置と同様に、ｎ⁺型４Ｈ−ＳｉＣ基板１に、膜厚が例えば１μｍであり、不純物濃度が例えば１×１０¹⁷ｃｍ^-3であるｎ型バッファー層２と、膜厚が例えば１μｍであり、不純物濃度が例えば９×１０¹⁵ｃｍ^-3であるｎ^-型ドリフト層３をこの順にエピタキシャル成長により形成する。これにより、エピタキシャルウエハーが生成される。

つぎに、エピタキシャルウエハーの全面に、深さが例えば４．５μｍ以上であり、不純物濃度が例えば２×１０¹⁷ｃｍ^-3である、ｐ型ベース層５を積層する。そして、ｐ型ベース層５の一部を残して、ｐ型ベース層５の厚さが例えば２μｍになるまで、ドライエッチングを行う。これによって、残されたｐ型ベース層５が突出領域１５となる。

つぎに、イオン注入によって、ｐ型ベース層５の突出領域１５の表面層に比較的高濃度のＡｌイオンを注入する。そして、活性化アニール処理を行うことで、深さが例えば０．５μｍであり、不純物濃度が例えば２×１０²⁰ｃｍ^-3である、ｐ⁺型ボディコンタクト領域６を形成する。このとき、実施の形態１と同様に、ｐ⁺型ボディコンタクト領域６の底部からｐｎ接合（ｐ型ベース層５とｎ^-型ドリフト層３との界面）までの距離を４μｍ以上とする。以降の処理は、実施の形態１と同様のため説明を省略する。

実施の形態２によれば、実施の形態１と同様の効果を得ることができる。

なお、本実施の形態においては、第１導電型をｎ型とし、第２導電型をｐ型としたが、これに限るものではない。例えば、第２導電型をｐ型とし、第１導電型をｎ型としてもよい。

以上のように、本発明にかかる炭化珪素半導体装置は、トレンチゲート構造を有するＭＯＳＦＥＴやＩＧＢＴなどの炭化珪素半導体装置に有用であり、特に、ＭＯＳ型電力用炭化珪素半導体装置に適している。

１ｎ⁺型４Ｈ−ＳｉＣ基板
２ｎ型バッファー層
３ｎ^-型ドリフト層
４第１トレンチ
５ｐ型ベース層
６ｐ⁺型ボディコンタクト領域
７ｎ⁺型ソース領域
８第２トレンチ
９ゲート酸化膜
１０ゲート電極
１１層間絶縁膜
１２ソース電極
１３ドレイン電極
１４メタル

Claims

第１導電型炭化珪素半導体基板のおもて面側の全面に設けられた第１導電型ドリフト層と、
前記第１導電型ドリフト層の全面に設けられた第２導電型ベース層と、
前記第２導電型ベース層の表面層に選択的に設けられた第２導電型不純物領域と、
前記第２導電型ベース層の表面層に、前記第２導電型不純物領域と離れて設けられたトレンチと、
前記トレンチの内部に、ゲート酸化膜を介して埋め込まれたゲート電極と、
前記第２導電型ベース層の表面層に、前記トレンチと接し、前記第２導電型不純物領域と離れて設けられた第１導電型ソース領域と、
前記ゲート電極を覆うように設けられた絶縁膜と、
前記第２導電型不純物領域および前記第１導電型ソース領域に接するように設けられたソース電極と、
前記第１導電型炭化珪素半導体基板の裏面側に設けられたドレイン電極と、
を備え、
前記第２導電型ベース層の、前記第２導電型不純物領域と前記第１導電型ドリフト層とに挟まれた部分の厚さは、前記第２導電型ベース層の、前記第２導電型不純物領域と前記第１導電型ドリフト層とに挟まれた部分以外の領域の厚さよりも厚く、
前記第２導電型ベース層の、前記第２導電型不純物領域と前記第１導電型ドリフト層とに挟まれた部分は、前記第２導電型ベース層の、前記第２導電型不純物領域と前記第１導電型ドリフト層とに挟まれた部分以外の領域よりも前記ソース電極側に突出していることを特徴とする炭化珪素半導体装置。
前記第２導電型不純物領域の底部から前記第２導電型ベース層と前記第１導電型ドリフト層との界面までの距離は、４μｍ以上であることを特徴とする請求項１に記載の炭化珪素半導体装置。
第１導電型炭化珪素半導体基板のおもて面側の全面に第１導電型ドリフト層を積層する工程と、
前記第１導電型ドリフト層の全面に第２導電型ベース層を積層する工程と、
前記第２導電型ベース層を所定深さでかつ選択的にエッチングし、前記第２導電型ベース層の一部を突出領域として残す工程と、
前記突出領域の表面層に第２導電型不純物領域を形成する工程と、
前記第２導電型ベース層の表面層の、前記突出領域以外の領域に第１導電型ソース領域を形成する工程と、
前記第１導電型ソース領域および前記第２導電型ベース層を貫通するように第２トレンチを形成する工程と、
前記第２トレンチの内部に、ゲート酸化膜を介してゲート電極を形成する工程と、
前記第１導電型ソース領域および前記第２導電型不純物領域に接するようにソース電極を形成する工程と、
前記第１導電型炭化珪素半導体基板の裏面側にドレイン電極を形成する工程と、
を含むことを特徴とする炭化珪素半導体装置の製造方法。
前記第２導電型ベース層を積層する工程においては、厚さが４μｍ以上となるように、前記第１導電型ドリフト層の全面に前記第２導電型ベース層を積層することを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。