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JP5630169B2 - Method for manufacturing transistor structure - Google Patents

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JP5630169B2
JP5630169B2 JP2010205022A JP2010205022A JP5630169B2 JP 5630169 B2 JP5630169 B2 JP 5630169B2 JP 2010205022 A JP2010205022 A JP 2010205022A JP 2010205022 A JP2010205022 A JP 2010205022A JP 5630169 B2 JP5630169 B2 JP 5630169B2
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Description

本発明は、トランジスタ構造体の製造方法に関する。 The present invention relates to a method for producing a transistor structure.

従来、ＥＬ（Electro Luminescence）素子を用いたＥＬ発光表示装置が知られている。ＥＬ発光表示装置には各画素にＥＬ素子が備えられており、このＥＬ発光表示装置をアクティブマトリックス回路により駆動するため、各ＥＬ素子に対して供給する電流を制御する薄膜トランジスタが画素毎に設けられている。
アクティブマトリックス方式のＥＬ発光表示装置は、例えば信号線（データ線）に連結されてデータ信号を制御するスイッチトランジスタと、スイッチトランジスタから伝達されたデータ信号に応じた電流をＥＬ素子に流す駆動トランジスタと、を備えている。
このＥＬ発光表示装置がより良好な発光表示特性を発揮するために、スイッチトランジスタと駆動トランジスタは、それぞれ異なった特性を有することが要求される。 Conventionally, an EL light emitting display device using an EL (Electro Luminescence) element is known. In each EL light emitting display device, each pixel is provided with an EL element, and in order to drive this EL light emitting display device by an active matrix circuit, a thin film transistor for controlling a current supplied to each EL element is provided for each pixel. ing.
An active matrix EL light-emitting display device includes, for example, a switch transistor that is connected to a signal line (data line) and controls a data signal, and a drive transistor that passes a current corresponding to the data signal transmitted from the switch transistor to the EL element. It is equipped with.
In order for this EL light-emitting display device to exhibit better light-emitting display characteristics, the switch transistor and the drive transistor are required to have different characteristics.

また、結晶性シリコンを含む半導体膜を備える薄膜トランジスタを駆動トランジスタとして機能させ、非晶質シリコンからなる半導体膜を備える薄膜トランジスタをスイッチトランジスタとして機能させる発光表示装置が知られている（例えば、特許文献１参照。）。   In addition, a light-emitting display device in which a thin film transistor including a semiconductor film containing crystalline silicon functions as a driving transistor and a thin film transistor including a semiconductor film formed of amorphous silicon functions as a switch transistor is known (for example, Patent Document 1). reference.).

特開２００７−２５６９２６号公報JP 2007-256926 A

しかしながら、上記特許文献１の場合、一方の薄膜トランジスタを形成した後、他方の薄膜トランジスタを形成するため、薄膜トランジスタ毎に絶縁膜、半導体膜、金属膜などの成膜とそれら成膜した膜のパターニングを繰り返すことになる。そして、薄膜トランジスタ毎に各工程を繰り返すために通常の倍程度の工程が必要になるので、工程数の増加が製造コストの増大を招いてしまうという問題があった。   However, in the case of the above-mentioned patent document 1, in order to form the other thin film transistor after forming one thin film transistor, the formation of an insulating film, a semiconductor film, a metal film, etc. and the patterning of the formed film are repeated for each thin film transistor. It will be. In addition, since each process is repeated for each thin film transistor, a process that is about twice the normal process is required. Therefore, an increase in the number of processes causes an increase in manufacturing cost.

また、ＥＬ素子が放出した光などが、絶縁膜やバンクを透過したり金属膜で反射したりして薄膜トランジスタの半導体膜に到達してしまうと、その薄膜トランジスタにリーク電流が生じてしまうことがあり、薄膜トランジスタ（スイッチトランジスタ、駆動トランジスタ）の特性が変化してしまうので、光が薄膜トランジスタの半導体膜に当たらないようにすることが好ましい。   In addition, if light emitted from the EL element reaches the semiconductor film of the thin film transistor through the insulating film or bank or reflected by the metal film, a leakage current may be generated in the thin film transistor. Since the characteristics of the thin film transistor (switch transistor, driving transistor) change, it is preferable that light does not strike the semiconductor film of the thin film transistor.

本発明は、トランジスタ特性が変化しにくく、互いに異なる形態の薄膜トランジスタを効率よく作ることができるトランジスタ構造体の製造方法を提供することを目的とする。 An object of the present invention is to provide a method for manufacturing a transistor structure , in which transistor characteristics are unlikely to change and thin film transistors having different forms can be efficiently manufactured .

本発明のトランジスタ構造体の製造方法は、
第１薄膜トランジスタと第２薄膜トランジスタとを備えるトランジスタ構造体の製造方法であって、
前記第１薄膜トランジスタの第１ゲート電極を形成する第１ゲート電極形成工程と、
前記第１ゲート電極を覆う第１絶縁膜を形成する第１絶縁膜形成工程と、
前記第１絶縁膜上で前記第１ゲート電極の上部に第１半導体膜を形成するとともに、前記第１絶縁膜上の前記第２薄膜トランジスタを形成する位置に第２半導体膜を形成する半導体膜形成工程と、
前記第１半導体膜上に第１保護絶縁膜を形成し、前記第２半導体膜上に第２保護絶縁膜を形成する保護絶縁膜形成工程と、
前記第２保護絶縁膜上に前記第２薄膜トランジスタの第２ゲート電極を形成する第２ゲート電極形成工程と、
前記第１絶縁膜上に、前記第１半導体膜、前記第２半導体膜、前記第１保護絶縁膜、前記第２保護絶縁膜及び前記第２ゲート電極を覆う第２絶縁膜を形成する第２絶縁膜形成工程と、
不純物半導体膜を前記第１半導体膜及び前記第２半導体膜に接触するように形成する不純物半導体膜形成工程と、
前記第１薄膜トランジスタの第１ソース電極及び第１ドレイン電極を、前記不純物半導体膜を介して前記第１半導体膜に電気的に接続するとともに少なくとも一部を前記第２絶縁膜上に形成し、前記第２薄膜トランジスタの第２ソース電極及び第２ドレイン電極を、前記不純物半導体膜を介して前記第２半導体膜に電気的に接続するとともに少なくとも一部を前記第２絶縁膜上に形成する電極形成工程と、
を含み、
前記第１ゲート電極形成工程は、前記第１絶縁膜の下の、前記第２半導体膜を形成する領域に対応する領域に第２遮光膜を形成する第２遮光膜形成工程を有し、
前記第２ゲート電極形成工程は、前記第１保護絶縁膜上に第１遮光膜を形成する第１遮光膜形成工程を有し、
前記半導体膜形成工程は、前記第１半導体膜及び前記第２半導体膜がそれぞれ、前記第１絶縁膜側となる第１領域と、その反対面側となる第２領域と、を有し、前記第１領域と前記第２領域の何れか一方のシリコンの結晶化度を他方に比べて高く形成することを特徴とする。
好ましくは、前記不純物半導体膜形成工程は、前記第２絶縁膜に、前記第１半導体膜の一部及び第２半導体膜の一部を露出させる複数の開口部を形成する開口部形成工程と、前記不純物半導体膜を、前記第２絶縁膜に形成された前記複数の開口部の各々を介して、前記第１半導体膜及び前記第２半導体膜に接触させて形成する接続工程と、を含む。
好ましくは、前記第２遮光膜形成工程において、前記第２遮光膜を、接地電位に設定されるグランド配線に接続して形成し、前記第１遮光膜形成工程において、前記第１遮光膜を、前記グランド配線に接続して形成する。 The manufacturing method of the transistor structure of the present invention includes:
A method of manufacturing a transistor structure including a first thin film transistor and a second thin film transistor,
A first gate electrode forming step of forming a first gate electrode of the first thin film transistor;
A first insulating film forming step of forming a first insulating film covering the first gate electrode;
Forming a first semiconductor film over the first gate electrode on the first insulating film, and forming a second semiconductor film at a position on the first insulating film where the second thin film transistor is to be formed; Process,
A protective insulating film forming step of forming a first protective insulating film on the first semiconductor film and forming a second protective insulating film on the second semiconductor film;
A second gate electrode forming step of forming a second gate electrode of the second thin film transistor on the second protective insulating film;
A second insulating film is formed on the first insulating film to cover the first semiconductor film, the second semiconductor film, the first protective insulating film, the second protective insulating film, and the second gate electrode. An insulating film forming step;
An impurity semiconductor film forming step of forming an impurity semiconductor film in contact with the first semiconductor film and the second semiconductor film;
The first source electrode and the first drain electrode of the first thin film transistor are electrically connected to the first semiconductor film through the impurity semiconductor film, and at least a part thereof is formed on the second insulating film, An electrode forming step of electrically connecting the second source electrode and the second drain electrode of the second thin film transistor to the second semiconductor film through the impurity semiconductor film and forming at least a part thereof on the second insulating film. When,
Including
The first gate electrode forming step includes a second light shielding film forming step for forming a second light shielding film in a region corresponding to a region for forming the second semiconductor film under the first insulating film,
The second gate electrode forming step includes a first light shielding film forming step of forming a first light shielding film on the first protective insulating film;
The semiconductor film forming step includes a first region where the first semiconductor film and the second semiconductor film are on the first insulating film side, and a second region on the opposite surface side, One of the first region and the second region is formed to have a higher degree of crystallinity than silicon.
Preferably, the impurity semiconductor film forming step includes forming an opening in the second insulating film to form a plurality of openings exposing a part of the first semiconductor film and a part of the second semiconductor film; And a connecting step of forming the impurity semiconductor film in contact with the first semiconductor film and the second semiconductor film through each of the plurality of openings formed in the second insulating film.
Preferably, in the second light shielding film forming step, the second light shielding film is formed by connecting to a ground wiring set to a ground potential, and in the first light shielding film forming step, the first light shielding film is formed by: It is formed by connecting to the ground wiring.

本発明によれば、トランジスタ特性が変化しにくい薄膜トランジスタを容易に作り分けることができる。   According to the present invention, it is possible to easily make a thin film transistor whose transistor characteristics hardly change.

ＥＬパネルの画素の配置構成を示す平面図である。It is a top view which shows the arrangement configuration of the pixel of an EL panel. ＥＬパネルの概略構成を示す平面図である。It is a top view which shows schematic structure of EL panel. ＥＬパネルの１画素に相当する回路の一例を示した回路図である。It is a circuit diagram showing an example of a circuit corresponding to one pixel of an EL panel. 実施形態１のＥＬパネルの１画素を示した平面図である。3 is a plan view showing one pixel of the EL panel according to Embodiment 1. FIG. 図４のV−V線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the VV line of FIG. 図４のVI−VI線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the VI-VI line of FIG. 実施形態１の薄膜トランジスタの製造工程を示す説明図である。FIG. 6 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 1. 実施形態１の薄膜トランジスタの製造工程を示す説明図である。FIG. 6 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 1. 実施形態１の薄膜トランジスタの製造工程を示す説明図である。FIG. 6 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 1. 実施形態１の薄膜トランジスタの製造工程を示す説明図である。FIG. 6 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 1. 実施形態１の薄膜トランジスタの製造工程を示す説明図である。FIG. 6 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 1. 実施形態１の薄膜トランジスタの製造工程を示す説明図である。FIG. 6 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 1. 実施形態１の薄膜トランジスタの製造工程を示す説明図である。FIG. 6 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 1. 実施形態１の薄膜トランジスタの製造工程を示す説明図である。FIG. 6 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 1. 実施形態１の薄膜トランジスタの製造工程を示す説明図である。FIG. 6 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 1. 実施形態１の薄膜トランジスタの製造工程を示す説明図である。FIG. 6 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 1. 実施形態１の薄膜トランジスタの製造工程を示す説明図である。FIG. 6 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 1. 実施形態２のＥＬパネルの１画素を示した平面図である。6 is a plan view showing one pixel of an EL panel according to Embodiment 2. FIG. 図１８のXIX−XIX線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the XIX-XIX line | wire of FIG. 図１８のXX−XX線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the XX-XX line of FIG. 実施形態２の薄膜トランジスタの製造工程を示す説明図である。FIG. 10 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 2. 実施形態２の薄膜トランジスタの製造工程を示す説明図である。FIG. 10 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 2. 実施形態２の薄膜トランジスタの製造工程を示す説明図である。FIG. 10 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 2. 実施形態２の薄膜トランジスタの製造工程を示す説明図である。FIG. 10 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 2. 実施形態２の薄膜トランジスタの製造工程を示す説明図である。FIG. 10 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 2. 実施形態２の薄膜トランジスタの製造工程を示す説明図である。FIG. 10 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 2. 実施形態２の薄膜トランジスタの製造工程を示す説明図である。FIG. 10 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 2. 実施形態２の薄膜トランジスタの製造工程を示す説明図である。FIG. 10 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 2. 実施形態２の薄膜トランジスタの製造工程を示す説明図である。FIG. 10 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 2. 実施形態２の薄膜トランジスタの製造工程を示す説明図である。FIG. 10 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 2. 実施形態２の薄膜トランジスタの製造工程を示す説明図である。FIG. 10 is an explanatory diagram showing a manufacturing process of the thin film transistor of Embodiment 2. 表示パネルにＥＬパネルが適用された携帯電話機の一例を示す正面図である。It is a front view which shows an example of the mobile telephone by which EL panel was applied to the display panel. 表示パネルにＥＬパネルが適用されたデジタルカメラの一例を示す正面側斜視図（ａ）と、後面側斜視図（ｂ）である。They are the front side perspective view (a) which shows an example of the digital camera with which the EL panel was applied to the display panel, and a rear side perspective view (b). 表示パネルにＥＬパネルが適用されたパーソナルコンピュータの一例を示す斜視図である。It is a perspective view which shows an example of the personal computer by which EL panel was applied to the display panel. ラマン分光法による半導体の結晶化度の測定方法を説明するための図である。It is a figure for demonstrating the measuring method of the crystallinity degree of the semiconductor by a Raman spectroscopy. ＥＬパネルの１画素に相当する回路の他の例を示した回路図である。It is the circuit diagram which showed the other example of the circuit corresponded to 1 pixel of EL panel.

以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。   Hereinafter, preferred embodiments for carrying out the present invention will be described with reference to the drawings. However, although various technically preferable limitations for implementing the present invention are given to the embodiments described below, the scope of the invention is not limited to the following embodiments and illustrated examples.

（実施形態１）
図１は、発光装置であるＥＬパネル１における複数の画素Ｐの配置構成を示す平面図であり、図２は、ＥＬパネル１の概略構成を示す平面図である。 (Embodiment 1)
FIG. 1 is a plan view illustrating an arrangement configuration of a plurality of pixels P in an EL panel 1 that is a light emitting device, and FIG. 2 is a plan view illustrating a schematic configuration of the EL panel 1.

図１、図２に示すように、ＥＬパネル１には、複数の画素Ｐが所定のパターンでマトリクス状に配置されている。複数の画素Ｐは、Ｒ（赤）を発光する赤画素Ｐと、Ｇ（緑）を発光する緑画素Ｐと、Ｂ（青）を発光する青画素Ｐと、を有している。
このＥＬパネル１には、複数の走査線２が行方向に沿って互いに略平行となるよう配列され、複数の信号線３が平面視して走査線２と略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線２の間において電圧供給線４が走査線２に沿って設けられている。そして、これら互いに隣接する二本の走査線２と、互いに隣接する二本の信号線３とによって囲われる範囲が、画素Ｐに相当する。
また、ＥＬパネル１には、走査線２、信号線３、電圧供給線４の上方を覆うように、隔壁であるバンク１３が設けられている。このバンク１３は例えば格子状に設けられ、バンク１３によって囲われてなる略長方形状の複数の開口部１３ａが画素Ｐごとに形成されている。このバンク１３の開口部１３ａ内に所定のキャリア輸送層（後述する正孔注入層８ｂ、発光層８ｃ）が設けられ、画素Ｐの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。なお、バンク１３は、上述のように、画素Ｐごとに開口部１３ａを設けるものばかりでなく、信号線３上を覆い且つ列方向に沿って延在するとともに、列方向に並んだ後述する複数の画素Ｐの各画素電極８ａの中央部をまとめて露出するようなストライプ状の開口部を有しているものであってもよい。 As shown in FIGS. 1 and 2, the EL panel 1 has a plurality of pixels P arranged in a matrix with a predetermined pattern. The plurality of pixels P includes a red pixel P that emits R (red), a green pixel P that emits G (green), and a blue pixel P that emits B (blue).
In the EL panel 1, a plurality of scanning lines 2 are arranged so as to be substantially parallel to each other along the row direction, and the plurality of signal lines 3 are arranged along the column direction so as to be substantially orthogonal to the scanning lines 2 in plan view. They are arranged so as to be substantially parallel to each other. A voltage supply line 4 is provided along the scanning line 2 between the adjacent scanning lines 2. A range surrounded by the two scanning lines 2 adjacent to each other and the two signal lines 3 adjacent to each other corresponds to the pixel P.
Further, the EL panel 1 is provided with a bank 13 as a partition so as to cover the scanning line 2, the signal line 3, and the voltage supply line 4. The banks 13 are provided in a lattice shape, for example, and a plurality of substantially rectangular openings 13 a surrounded by the banks 13 are formed for each pixel P. Predetermined carrier transport layers (a hole injection layer 8b and a light emitting layer 8c described later) are provided in the opening 13a of the bank 13 and become a light emitting region of the pixel P. The carrier transport layer is a layer that transports holes or electrons when a voltage is applied. As described above, the bank 13 is not only provided with the opening 13a for each pixel P, but also covers the signal line 3, extends in the column direction, and is arranged in the column direction. The pixel P may have a stripe-shaped opening that exposes the central portion of each pixel electrode 8a.

図３は、アクティブマトリクス駆動方式で動作するＥＬパネル１の１画素に相当する回路の一例を示した回路図である。   FIG. 3 is a circuit diagram showing an example of a circuit corresponding to one pixel of the EL panel 1 operating in the active matrix driving method.

図３に示すように、ＥＬパネル１には、走査線２と、走査線２と交差する信号線３と、走査線２に沿う電圧供給線４とが設けられており、このＥＬパネル１の各画素Ｐは、第２薄膜トランジスタであるスイッチトランジスタ５と、第１薄膜トランジスタである駆動トランジスタ６と、キャパシタ７と、発光素子であるＥＬ素子８とを備えている。スイッチトランジスタ５と駆動トランジスタ６は、ＥＬ素子８を発光させる駆動素子として機能する。   As shown in FIG. 3, the EL panel 1 is provided with a scanning line 2, a signal line 3 intersecting with the scanning line 2, and a voltage supply line 4 along the scanning line 2. Each pixel P includes a switch transistor 5 that is a second thin film transistor, a drive transistor 6 that is a first thin film transistor, a capacitor 7, and an EL element 8 that is a light emitting element. The switch transistor 5 and the drive transistor 6 function as drive elements that cause the EL element 8 to emit light.

各画素Ｐにおいては、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方が信号線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方がキャパシタ７の一方の電極及び駆動トランジスタ６のゲートに接続されている。駆動トランジスタ６のソースとドレインのうちの一方が電圧供給線４に接続され、駆動トランジスタ６のソースとドレインのうち他方がキャパシタ７の他方の電極及びＥＬ素子８のアノードに接続されている。なお、全ての画素ＰのＥＬ素子８のカソードは、一定電圧Ｖcomに保たれている（例えば、接地されている）。   In each pixel P, the gate of the switch transistor 5 is connected to the scanning line 2, one of the drain and source of the switch transistor 5 is connected to the signal line 3, and the other of the drain and source of the switch transistor 5 is It is connected to one electrode of the capacitor 7 and the gate of the driving transistor 6. One of the source and drain of the driving transistor 6 is connected to the voltage supply line 4, and the other of the source and drain of the driving transistor 6 is connected to the other electrode of the capacitor 7 and the anode of the EL element 8. Note that the cathodes of the EL elements 8 of all the pixels P are kept at a constant voltage Vcom (for example, grounded).

また、このＥＬパネル１の周囲において各走査線２が走査ドライバに接続され、各電圧供給線４が一定電圧を出力する電圧源又は適宜電圧信号を出力する電圧ドライバに接続され、各信号線３がデータドライバに接続され、これらドライバによってＥＬパネル１がアクティブマトリクス駆動方式で駆動される。電圧供給線４には、電圧源による一定電圧又は電圧ドライバによる電圧信号が供給される。   Further, around the EL panel 1, each scanning line 2 is connected to a scanning driver, and each voltage supply line 4 is connected to a voltage source that outputs a constant voltage or a voltage driver that outputs a voltage signal as appropriate. Are connected to a data driver, and the EL panel 1 is driven by these drivers by an active matrix driving method. The voltage supply line 4 is supplied with a constant voltage from a voltage source or a voltage signal from a voltage driver.

次に、ＥＬパネル１と、その画素Ｐの回路構造について、図４〜図６を用いて説明する。ここで、図４は、ＥＬパネル１の１画素Ｐに相当する平面図であり、図５は、図４のV−V線に沿った面の矢視断面図、図６は、図４のVI−VI線に沿った面の矢視断面図である。なお、図４においては、電極及び配線を主に示す。   Next, the circuit structure of the EL panel 1 and the pixel P will be described with reference to FIGS. Here, FIG. 4 is a plan view corresponding to one pixel P of the EL panel 1, FIG. 5 is a cross-sectional view taken along the line V-V in FIG. 4, and FIG. It is arrow sectional drawing of the surface along the VI-VI line. In FIG. 4, electrodes and wiring are mainly shown.

図４に示すように、各画素Ｐのトランジスタ構造体５６は、スイッチトランジスタ５と駆動トランジスタ６とを備える。スイッチトランジスタ５及び駆動トランジスタ６は、信号線３に沿うように配列され、スイッチトランジスタ５の近傍にキャパシタ７が配置され、駆動トランジスタ６の近傍にＥＬ素子８が配置されている。また、各画素Ｐにおいて、走査線２と電圧供給線４の間に、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７及びＥＬ素子８が配置されている。   As shown in FIG. 4, the transistor structure 56 of each pixel P includes a switch transistor 5 and a drive transistor 6. The switch transistor 5 and the drive transistor 6 are arranged along the signal line 3, a capacitor 7 is disposed in the vicinity of the switch transistor 5, and an EL element 8 is disposed in the vicinity of the drive transistor 6. In each pixel P, a switch transistor 5, a drive transistor 6, a capacitor 7, and an EL element 8 are disposed between the scanning line 2 and the voltage supply line 4.

図４〜図６に示すように、基板１０上に第１ゲート電極６ａが設けられ、その第１ゲート電極６ａを覆うように基板１０の上面に第１絶縁膜１１が成膜されている。この第１絶縁膜１１の上に、第１半導体膜６ｂおよび第１半導体膜６ｂのチャネル領域を覆う第１保護絶縁膜６ｄと、第２半導体膜５ｂおよび第２半導体膜５ｂのチャネル領域を覆う第２保護絶縁膜５ｄとが形成され、その第２保護絶縁膜５ｄ上に配された第２ゲート電極５ａが形成されている。
また、第１保護絶縁膜６ｄ上に第１遮光膜６ｅが設けられており、第１半導体膜６ｂのチャネル領域を第１ゲート電極６ａと第１遮光膜６ｅとで挟む配置となっている。また、第１絶縁膜１１下の、第２半導体膜５ｂに対応する領域の基板１０上に第２遮光膜５ｅが設けられて、第２半導体膜５ｂのチャネル領域を第２ゲート電極５ａと第２遮光膜５ｅとで挟む配置となっている。そして、第１半導体膜６ｂ、第１保護絶縁膜６ｄ、第１遮光膜６ｅ、第２半導体膜５ｂ、第２保護絶縁膜５ｄ、第２ゲート電極５ａ等を覆うように第２絶縁膜１２が成膜されている。
さらに、第２絶縁膜１２上に、一対の不純物半導体膜６ｆ、６ｇとそれぞれの上面に配されたドレイン電極６ｈとソース電極６ｉと、一対の不純物半導体膜５ｆ、５ｇとそれぞれの上面に配されたドレイン電極５ｈとソース電極５ｉとが形成され、ドレイン電極５ｈ，６ｈ及びソース電極５ｉ，６ｉを覆うように第２絶縁膜１２の上面にパッシベーション膜１４が成膜されている。なお、一対の不純物半導体膜６ｆ、６ｇは、第２絶縁膜１２に形成された複数の開口部の各々を介して第１半導体膜６ｂのチャネル領域を挟む一対の端部にそれぞれ接続され、一対の不純物半導体膜５ｆ、５ｇは、第２絶縁膜１２に形成された複数の開口部の各々を介して第２半導体膜５ｂのチャネル領域を挟む一対の端部にそれぞれ接続されている。 As shown in FIGS. 4-6, the 1st gate electrode 6a is provided on the board | substrate 10, and the 1st insulating film 11 is formed in the upper surface of the board | substrate 10 so that the 1st gate electrode 6a may be covered. On the first insulating film 11, a first protective insulating film 6d covering the channel regions of the first semiconductor film 6b and the first semiconductor film 6b, and a channel region of the second semiconductor film 5b and the second semiconductor film 5b are covered. A second protective insulating film 5d is formed, and a second gate electrode 5a disposed on the second protective insulating film 5d is formed.
The first light shielding film 6e is provided on the first protective insulating film 6d, and the channel region of the first semiconductor film 6b is sandwiched between the first gate electrode 6a and the first light shielding film 6e. A second light-shielding film 5e is provided on the substrate 10 in a region corresponding to the second semiconductor film 5b below the first insulating film 11, and the channel region of the second semiconductor film 5b is connected to the second gate electrode 5a and the second gate electrode 5a. The two light-shielding films 5e are disposed. Then, the second insulating film 12 covers the first semiconductor film 6b, the first protective insulating film 6d, the first light shielding film 6e, the second semiconductor film 5b, the second protective insulating film 5d, the second gate electrode 5a, and the like. A film is formed.
Further, on the second insulating film 12, a pair of impurity semiconductor films 6f and 6g, a drain electrode 6h and a source electrode 6i disposed on the respective upper surfaces, and a pair of impurity semiconductor films 5f and 5g are disposed on the respective upper surfaces. A drain electrode 5h and a source electrode 5i are formed, and a passivation film 14 is formed on the upper surface of the second insulating film 12 so as to cover the drain electrodes 5h and 6h and the source electrodes 5i and 6i. The pair of impurity semiconductor films 6f and 6g are respectively connected to a pair of end portions sandwiching the channel region of the first semiconductor film 6b through each of the plurality of openings formed in the second insulating film 12. The impurity semiconductor films 5f and 5g are connected to a pair of end portions sandwiching the channel region of the second semiconductor film 5b through each of a plurality of openings formed in the second insulating film 12.

信号線３は、基板１０と第１絶縁膜１１との間に形成されている。
また、接地電位に設定されるグランド配線３３が、信号線３に沿って基板１０と第１絶縁膜１１との間に形成されている。
走査線２は、導電層２ａに積層されてパッシベーション膜１４の下に形成されている。導電層２ａは、第１絶縁膜１１と第２絶縁膜１２との間に形成され、詳述すると、導電層２ａは第２ゲート電極５ａ及び第１遮光膜６ｅと同じ材料で同じ厚さに形成されて第１絶縁膜１１上に設けられている。この導電層２ａ上の第２絶縁膜１２には、導電層２ａを露出する溝（図示省略）が形成されており、その溝内に導電層２ａを覆う走査線２が設けられている。走査線２と導電層２ａが接触するように重なることで導通し、走査線２の配線抵抗を低くでき、信号遅延を抑制できる。
電圧供給線４は、導電層４ａに積層されてパッシベーション膜１４の下に形成されている。導電層４ａは、第１絶縁膜１１と第２絶縁膜１２との間に形成され、詳述すると、導電層４ａは第２ゲート電極５ａ及び第１遮光膜６ｅと同じ材料で同じ厚さに形成されて第１絶縁膜１１上に設けられている。この導電層４ａ上の第２絶縁膜１２には、導電層４ａを露出する溝（図示省略）が形成され、その溝内に導電層４ａを覆う電圧供給線４が設けられている。電圧供給線４と導電層４ａが接触するように重なることで導通し、電圧供給線４の低抵抗化を図り、駆動トランジスタ６を介してＥＬ素子８へ供給する電流量の安定化を図っている。 The signal line 3 is formed between the substrate 10 and the first insulating film 11.
A ground wiring 33 set to the ground potential is formed between the substrate 10 and the first insulating film 11 along the signal line 3.
The scanning line 2 is formed under the passivation film 14 by being laminated on the conductive layer 2a. The conductive layer 2a is formed between the first insulating film 11 and the second insulating film 12. More specifically, the conductive layer 2a is made of the same material and has the same thickness as the second gate electrode 5a and the first light shielding film 6e. It is formed and provided on the first insulating film 11. In the second insulating film 12 on the conductive layer 2a, a groove (not shown) exposing the conductive layer 2a is formed, and a scanning line 2 covering the conductive layer 2a is provided in the groove. Conduction is achieved by overlapping the scanning line 2 and the conductive layer 2a so as to contact each other, the wiring resistance of the scanning line 2 can be lowered, and signal delay can be suppressed.
The voltage supply line 4 is formed under the passivation film 14 by being stacked on the conductive layer 4a. The conductive layer 4a is formed between the first insulating film 11 and the second insulating film 12. More specifically, the conductive layer 4a is made of the same material and the same thickness as the second gate electrode 5a and the first light shielding film 6e. It is formed and provided on the first insulating film 11. A groove (not shown) that exposes the conductive layer 4a is formed in the second insulating film 12 on the conductive layer 4a, and a voltage supply line 4 that covers the conductive layer 4a is provided in the groove. Conducting by overlapping the voltage supply line 4 and the conductive layer 4a so as to contact each other, reducing the resistance of the voltage supply line 4, and stabilizing the amount of current supplied to the EL element 8 through the driving transistor 6. Yes.

図４、図６に示すように、スイッチトランジスタ５は、コプラナー型トップゲート構造の第２薄膜トランジスタである。このスイッチトランジスタ５は、第２ゲート電極５ａ、第２半導体膜５ｂ、第２保護絶縁膜５ｄ、不純物半導体膜５ｆ，５ｇ、第２ドレイン電極５ｈ、第２ソース電極５ｉ、第２遮光膜５ｅ等を有するものである。   As shown in FIGS. 4 and 6, the switch transistor 5 is a second thin film transistor having a coplanar top gate structure. The switch transistor 5 includes a second gate electrode 5a, a second semiconductor film 5b, a second protective insulating film 5d, impurity semiconductor films 5f and 5g, a second drain electrode 5h, a second source electrode 5i, a second light shielding film 5e, and the like. It is what has.

第２遮光膜５ｅは、基板１０と第１絶縁膜１１の間に形成されている。この第２遮光膜５ｅは、駆動トランジスタ６の第１ゲート電極６ａを形成する際に同一プロセスで形成され、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜の中から選択された材料よりなる。第２遮光膜５ｅは、その一部がグランド配線３３に接続されている。
基板１０の上面に成膜されている絶縁性の第１絶縁膜１１は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物を含有する。この第１絶縁膜１１上であって第２ゲート電極５ａに対応することになる位置に真性な第２半導体膜５ｂが形成されている。
第２半導体膜５ｂは、例えば、結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン）を含んでおり、第１絶縁膜１１側に位置する第１領域５１と、その反対面側の第２保護絶縁膜５ｄ側に位置する第２領域５２とを有している。ここでは、第１領域５１のシリコンの結晶化度が第２領域５２に比べて高く形成されている。換言すれば、第２半導体膜５ｂの第１領域５１は、第２領域５２に比べて相対的にシリコンの結晶化度が高く、結晶性シリコン領域の割合が第２領域５２に比べてより高い。そして、第２半導体膜５ｂの第２領域５２は、第１領域５１に比べて非晶質シリコン（アモルファスシリコン）領域の割合が高く、好ましくは実質的に非晶質シリコンのみの領域である。この第２半導体膜５ｂはチャネルが形成されるチャネル領域となる。また、第２半導体膜５ｂの中央部上には、絶縁性の第２保護絶縁膜５ｄが形成されている。
第２保護絶縁膜５ｄは、例えば、シリコン窒化物又はシリコン酸化物を含むことが好ましく、第２半導体膜５ｂの略中央部上に形成されてチャネル領域を覆っている。この第２保護絶縁膜５ｄの上面に第２ゲート電極５ａが形成されている。
第２ゲート電極５ａは、第２保護絶縁膜５ｄ上にその第２保護絶縁膜５ｄよりもチャネル長方向に僅かに短い幅で形成されており、第２保護絶縁膜５ｄの両端が第２ゲート電極５ａの両側から僅かに張り出している。この第２ゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。
第２ゲート電極５ａ、第２保護絶縁膜５ｄ、第２半導体膜５ｂの上には、絶縁性の第２絶縁膜１２が成膜され、第２ゲート電極５ａ、第２保護絶縁膜５ｄ、第２半導体膜５ｂ等が第２絶縁膜１２によって被覆されている。第２絶縁膜１２は、例えば、光透過性を有し、窒化シリコン又は酸化シリコンを含有する。
第２絶縁膜１２上には、ドーパントを含有する半導体膜である不純物半導体膜５ｆ、５ｇが形成されている。不純物半導体膜５ｆは、第２絶縁膜１２に形成された開口部を通じて第２半導体膜５ｂの一方の端部に接続しており、不純物半導体膜５ｇは、第２絶縁膜１２に形成された開口部を通じて第２半導体膜５ｂの他方の端部に接続している。
不純物半導体膜５ｆ上にはドレイン電極５ｈが形成されており、不純物半導体膜５ｇ上にはソース電極５ｉが形成されている。ドレイン電極５ｈ及びソース電極５ｉは、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。
第２絶縁膜１２上のドレイン電極５ｈ及び不純物半導体膜５ｆ、ソース電極５ｉ及び不純物半導体膜５ｇは、パッシベーション膜１４で覆われている。パッシベーション膜１４は、例えば、窒化シリコン又は酸化シリコンを含有する。
そして、スイッチトランジスタ５は、パッシベーション膜１４によって被覆されている。 The second light shielding film 5 e is formed between the substrate 10 and the first insulating film 11. The second light shielding film 5e is formed by the same process when the first gate electrode 6a of the driving transistor 6 is formed, and is selected from among a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film. Consists of selected materials. A part of the second light shielding film 5 e is connected to the ground wiring 33.
The insulating first insulating film 11 formed on the upper surface of the substrate 10 has, for example, optical transparency and contains silicon nitride or silicon oxide. An intrinsic second semiconductor film 5b is formed on the first insulating film 11 at a position corresponding to the second gate electrode 5a.
The second semiconductor film 5b includes, for example, crystalline silicon, particularly microcrystalline silicon (microcrystal silicon), and includes a first region 51 located on the first insulating film 11 side and a second protection on the opposite surface side. And a second region 52 located on the insulating film 5d side. Here, the silicon crystallinity of the first region 51 is higher than that of the second region 52. In other words, the first region 51 of the second semiconductor film 5 b has a relatively high degree of crystallinity of silicon compared to the second region 52, and the ratio of the crystalline silicon region is higher than that of the second region 52. . The second region 52 of the second semiconductor film 5b has a higher proportion of the amorphous silicon (amorphous silicon) region than the first region 51, and is preferably a region substantially only of amorphous silicon. The second semiconductor film 5b becomes a channel region where a channel is formed. An insulating second protective insulating film 5d is formed on the center of the second semiconductor film 5b.
The second protective insulating film 5d preferably includes, for example, silicon nitride or silicon oxide, and is formed on a substantially central portion of the second semiconductor film 5b to cover the channel region. A second gate electrode 5a is formed on the upper surface of the second protective insulating film 5d.
The second gate electrode 5a is formed on the second protective insulating film 5d with a width slightly shorter in the channel length direction than the second protective insulating film 5d, and both ends of the second protective insulating film 5d are the second gate. It slightly protrudes from both sides of the electrode 5a. The second gate electrode 5a is preferably formed of a material selected from, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, and an AlTiNd alloy film.
An insulating second insulating film 12 is formed on the second gate electrode 5a, the second protective insulating film 5d, and the second semiconductor film 5b, and the second gate electrode 5a, the second protective insulating film 5d, and the second 2 The semiconductor film 5b and the like are covered with the second insulating film 12. The second insulating film 12 has, for example, optical transparency and contains silicon nitride or silicon oxide.
On the second insulating film 12, impurity semiconductor films 5f and 5g, which are semiconductor films containing a dopant, are formed. The impurity semiconductor film 5 f is connected to one end of the second semiconductor film 5 b through an opening formed in the second insulating film 12, and the impurity semiconductor film 5 g is an opening formed in the second insulating film 12. This is connected to the other end of the second semiconductor film 5b through this portion.
A drain electrode 5h is formed on the impurity semiconductor film 5f, and a source electrode 5i is formed on the impurity semiconductor film 5g. The drain electrode 5h and the source electrode 5i are preferably formed of a material selected from a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, and an AlTiNd alloy film.
The drain electrode 5h, the impurity semiconductor film 5f, the source electrode 5i, and the impurity semiconductor film 5g on the second insulating film 12 are covered with a passivation film 14. The passivation film 14 contains, for example, silicon nitride or silicon oxide.
The switch transistor 5 is covered with a passivation film 14.

なお、第１絶縁膜１１と第２絶縁膜１２に亘って形成されて信号線３に繋がるコンタクトホール１１ｂ内に不純物半導体膜５ｆとドレイン電極５ｈの一部が入り込んで、不純物半導体膜５ｆとドレイン電極５ｈの一部がコンタクトプラグ２０ｂを成すように形成されており、ドレイン電極５ｈと信号線３が導通可能になっている。
また、上記において、ドレイン電極６ｈとソース電極６ｉとは不純物半導体膜６ｆ、６ｇの上面に配され、ドレイン電極５ｈとソース電極５ｉとは不純物半導体膜５ｆ、５ｇの上面に配されているとしたが、上記のコンタクトプラグ２０ｂと同様に構成されているものであってもよい。すなわち、第２絶縁膜１２に形成された複数の開口部の、それぞれの内部に、不純物半導体膜６ｆとドレイン電極６ｈの一部、不純物半導体膜６ｇソース電極６ｉの一部、不純物半導体膜５ｆとドレイン電極５ｈの一部、不純物半導体膜５ｇとソース電極５ｉの一部、が入り込んでいるものであってもよい。 Part of the impurity semiconductor film 5f and the drain electrode 5h enters the contact hole 11b formed over the first insulating film 11 and the second insulating film 12 and connected to the signal line 3, and the impurity semiconductor film 5f and the drain A part of the electrode 5h is formed to form a contact plug 20b, and the drain electrode 5h and the signal line 3 can be electrically connected.
In the above description, the drain electrode 6h and the source electrode 6i are disposed on the upper surfaces of the impurity semiconductor films 6f and 6g, and the drain electrode 5h and the source electrode 5i are disposed on the upper surfaces of the impurity semiconductor films 5f and 5g. However, it may be configured similarly to the contact plug 20b. That is, in each of the plurality of openings formed in the second insulating film 12, an impurity semiconductor film 6f, a part of the drain electrode 6h, a part of the impurity semiconductor film 6g, a part of the source electrode 6i, and the impurity semiconductor film 5f A part of the drain electrode 5h, a part of the impurity semiconductor film 5g, and a part of the source electrode 5i may be inserted.

このスイッチトランジスタ５において、第２保護絶縁膜５ｄはゲート絶縁膜として機能し、第２ゲート電極５ａの電界が作用する第２半導体膜５ｂにおける第２保護絶縁膜５ｄで覆われている領域にチャネル（チャネル領域）が形成される。特に、第２半導体膜５ｂにおいて第２ゲート電極５ａ側となる、第２半導体膜５ｂの第２領域５２にチャネルが形成され、その第２領域５２がソース電極５ｉとドレイン電極５ｈの間の電流経路になる。
そして、第２半導体膜５ｂの第２領域５２は、非晶質シリコン（アモルファスシリコン）をより多く含んでいる半導体層であるので、その第２領域５２をチャネルの電流経路とするスイッチトランジスタ５は、非晶質シリコンからなる半導体膜（或いは、非晶質シリコンを主成分とする半導体膜）を備える薄膜トランジスタに相当する。つまり、スイッチトランジスタ５の第２領域５２の非晶質シリコンは、微結晶シリコンのような結晶性シリコンと比べてリーク電流が少なく、半導体層に流れる電流のオン／オフ比、すなわち、（オン時に半導体層に流れる電流）／（オフ時に半導体層に流れる電流）の値が大きいので、駆動トランジスタ６のオン／オフを制御するスイッチトランジスタとして好適に機能する。
特に、トップゲートである第２ゲート電極５ａは、ソース電極５ｉとドレイン電極５ｈよりも第２半導体膜５ｂに近接した配置であって、ソース電極５ｉとドレイン電極５ｈの下方に設けられている。第２ゲート電極５ａがソース電極５ｉとドレイン電極５ｈよりも下側に設けられているので、第２ゲート電極５ａの電界がソース電極５ｉとドレイン電極５ｈに妨げられることは無く、第２ゲート電極５ａの電界が全て第２半導体膜５ｂに作用することとなって、第２半導体膜５ｂのチャネル領域に適正にチャネルが形成される。 In the switch transistor 5, the second protective insulating film 5d functions as a gate insulating film, and a channel is formed in a region covered with the second protective insulating film 5d in the second semiconductor film 5b on which the electric field of the second gate electrode 5a acts. (Channel region) is formed. In particular, a channel is formed in the second region 52 of the second semiconductor film 5b on the second gate electrode 5a side in the second semiconductor film 5b, and the second region 52 is a current between the source electrode 5i and the drain electrode 5h. Become a route.
Since the second region 52 of the second semiconductor film 5b is a semiconductor layer containing more amorphous silicon (amorphous silicon), the switch transistor 5 having the second region 52 as a channel current path is This corresponds to a thin film transistor including a semiconductor film made of amorphous silicon (or a semiconductor film containing amorphous silicon as a main component). That is, the amorphous silicon in the second region 52 of the switch transistor 5 has less leakage current than crystalline silicon such as microcrystalline silicon, and the on / off ratio of the current flowing through the semiconductor layer, that is, (when turned on) Since the value of (current flowing through the semiconductor layer) / (current flowing through the semiconductor layer when turned off) is large, the value suitably functions as a switch transistor that controls on / off of the driving transistor 6.
In particular, the second gate electrode 5a, which is a top gate, is disposed closer to the second semiconductor film 5b than the source electrode 5i and the drain electrode 5h, and is provided below the source electrode 5i and the drain electrode 5h. Since the second gate electrode 5a is provided below the source electrode 5i and the drain electrode 5h, the electric field of the second gate electrode 5a is not hindered by the source electrode 5i and the drain electrode 5h, and the second gate electrode All of the electric field 5a acts on the second semiconductor film 5b, so that a channel is appropriately formed in the channel region of the second semiconductor film 5b.

また、スイッチトランジスタ５において、第２遮光膜５ｅは、第２半導体膜５ｂのチャネル領域を第２ゲート電極５ａとで挟む配置に設けられているので、第２遮光膜５ｅと第２ゲート電極５ａとでＥＬ素子８の発光光などの光を遮ることができ、その光が第２半導体膜５ｂのチャネル領域に到達しにくくなる。その結果、スイッチトランジスタ５にリーク電流が生じにくくなり、トランジスタ特性が安定するので、スイッチトランジスタ５は良好に機能することができる。
更に、第２遮光膜５ｅはグランド配線３３に接続されて接地されているため、第２遮光膜５ｅは、第２半導体膜５ｂのチャネル領域に作用する不要な電界を遮断することができるので、その不要な電界によるソース・ドレイン間の電圧変化を防いで、スイッチトランジスタ５の機能を良好に維持する。 In the switch transistor 5, the second light-shielding film 5e is provided so as to sandwich the channel region of the second semiconductor film 5b between the second gate electrode 5a. Therefore, the second light-shielding film 5e and the second gate electrode 5a are provided. Thus, light such as light emitted from the EL element 8 can be blocked, and the light hardly reaches the channel region of the second semiconductor film 5b. As a result, a leakage current hardly occurs in the switch transistor 5 and the transistor characteristics are stabilized, so that the switch transistor 5 can function well.
Furthermore, since the second light shielding film 5e is connected to the ground wiring 33 and grounded, the second light shielding film 5e can block an unnecessary electric field acting on the channel region of the second semiconductor film 5b. The change of the voltage between the source and the drain due to the unnecessary electric field is prevented, and the function of the switch transistor 5 is maintained well.

図４、図５に示すように、駆動トランジスタ６は、コプラナー型ボトムゲート構造の第１薄膜トランジスタである。この駆動トランジスタ６は、第１ゲート電極６ａ、第１半導体膜６ｂ、第１保護絶縁膜６ｄ、不純物半導体膜６ｆ，６ｇ、第１ドレイン電極６ｈ、第１ソース電極６ｉ、第１遮光膜６ｅ等を有するものである。   As shown in FIGS. 4 and 5, the driving transistor 6 is a first thin film transistor having a coplanar type bottom gate structure. The driving transistor 6 includes a first gate electrode 6a, a first semiconductor film 6b, a first protective insulating film 6d, impurity semiconductor films 6f and 6g, a first drain electrode 6h, a first source electrode 6i, a first light shielding film 6e, and the like. It is what has.

第１ゲート電極６ａは、基板１０と第１絶縁膜１１の間に形成されている。この第１ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。また、第１ゲート電極６ａの上に絶縁性の第１絶縁膜１１が成膜されており、その第１絶縁膜１１によって第１ゲート電極６ａが被覆されている。この第１絶縁膜１１上であって第１ゲート電極６ａに対応する位置に真性な第１半導体膜６ｂが形成されており、第１半導体膜６ｂが第１絶縁膜１１を挟んで第１ゲート電極６ａと相対している。
第１半導体膜６ｂは、例えば、結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン）を含んでおり、第１絶縁膜１１側に位置する第１領域６１と、その反対面側の第１保護絶縁膜６ｄ側に位置する第２領域６２とを有している。ここでは、第１領域６１のシリコンの結晶化度が第２領域６２に比べて高く形成されている。換言すれば、第１半導体膜６ｂの第１領域６１は、第２領域６２に比べて相対的にシリコンの結晶化度が高く、結晶性シリコン領域の割合が第２領域６２に比べてより高い。そして、第１半導体膜６ｂの第２領域６２は、第１領域６１に比べて非晶質シリコン（アモルファスシリコン）領域の割合が高く、好ましくは実質的に非晶質シリコンのみの領域である。この第１半導体膜６ｂはチャネルが形成されるチャネル領域となる。この第１半導体膜６ｂの中央部上には、絶縁性の第１保護絶縁膜６ｄが形成されている。なお、第１半導体膜６ｂの第１領域６１は、第２半導体膜５ｂの第１領域５１と同じ組成で且つ同じ厚さであり、第１半導体膜６ｂの第２領域６２は、第２半導体膜５ｂの第２領域５２と同じ組成且つ同じ厚さである。このため、第１半導体膜６ｂ及び第２半導体膜５ｂは、後述するように、同一材料層である半導体層９ｂを用いて同一プロセスで一括して製造することができる。
第１保護絶縁膜６ｄは、第２保護絶縁膜５ｄと同一材料で構成され且つ同じ厚さであり、例えば、シリコン窒化物又はシリコン酸化物を含むことが好ましい。このため、第１保護絶縁膜６ｄ及び第２保護絶縁膜５ｄは、後述するように、同一材料層である保護絶縁層９ｄを用いて同一プロセスで一括して製造することができる。第１保護絶縁膜６ｄは、第１半導体膜６ｂの略中央部上に形成されてチャネル領域を覆っている。この第１保護絶縁膜６ｄの上面に、第１遮光膜６ｅが形成されている。
第１遮光膜６ｅは、第１保護絶縁膜６ｄ上であってチャネル領域に対応する位置に形成されている。この第１遮光膜６ｅは、スイッチトランジスタ５の第２ゲート電極５ａを形成する際に同一プロセスで形成され、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜の中から選択された材料よりなる。第１遮光膜６ｅは、その一部がコンタクトプラグ２０ｄを介してグランド配線３３に接続されている。
第１遮光膜６ｅ、第１保護絶縁膜６ｄ、第１半導体膜６ｂの上には、絶縁性の第２絶縁膜１２が成膜され、第１遮光膜６ｅ、第１保護絶縁膜６ｄ、第１半導体膜６ｂ等が第２絶縁膜１２によって被覆されている。
第２絶縁膜１２上には、ドーパントを含有する半導体膜である不純物半導体膜６ｆ、６ｇが形成されている。不純物半導体膜６ｆは、第２絶縁膜１２に形成された開口部を通じて第１半導体膜６ｂの一方の端部に接続しており、不純物半導体膜６ｇは、第２絶縁膜１２に形成された開口部を通じて第１半導体膜６ｂの他方の端部に接続している。不純物半導体膜６ｆ，６ｇは、不純物半導体膜５ｆ，５ｇと同一材料で構成され且つ同じ厚さである。このため、不純物半導体膜６ｆ，６ｇ及び不純物半導体膜５ｆ，５ｇは、後述するように、同一材料層である不純物半導体層９ｆを用いて同一プロセスで一括して製造することができる。
不純物半導体膜６ｆ上にはドレイン電極６ｈが形成されており、不純物半導体膜６ｇ上にはソース電極６ｉが形成されている。ドレイン電極６ｈ及びソース電極６ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。ドレイン電極６ｈ，ソース電極６ｉは、ドレイン電極５ｈ、ソース電極５ｉと同一材料で構成され且つ同じ厚さである。このため、ドレイン電極６ｈ，ソース電極６ｉ及びドレイン電極５ｈ、ソース電極５ｉは、後述するように、同一材料層である導電膜９ｈを用いて同一プロセスで一括して製造することができる。
第２絶縁膜１２上のドレイン電極６ｈ及び不純物半導体膜６ｆ、ソース電極６ｉ及び不純物半導体膜６ｇは、パッシベーション膜１４で覆われている。
そして、駆動トランジスタ６は、パッシベーション膜１４によって被覆されている。 The first gate electrode 6 a is formed between the substrate 10 and the first insulating film 11. The first gate electrode 6a is preferably formed of a material selected from, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, and an AlTiNd alloy film. In addition, an insulating first insulating film 11 is formed on the first gate electrode 6 a, and the first gate electrode 6 a is covered with the first insulating film 11. An intrinsic first semiconductor film 6b is formed on the first insulating film 11 at a position corresponding to the first gate electrode 6a, and the first semiconductor film 6b sandwiches the first insulating film 11 and the first gate. Opposite to the electrode 6a.
The first semiconductor film 6b includes, for example, crystalline silicon, particularly microcrystalline silicon (microcrystal silicon), and includes a first region 61 located on the first insulating film 11 side and a first protection on the opposite surface side. And a second region 62 located on the insulating film 6d side. Here, the silicon crystallinity of the first region 61 is formed higher than that of the second region 62. In other words, the first region 61 of the first semiconductor film 6 b has a relatively high degree of crystallinity of silicon compared to the second region 62, and the ratio of the crystalline silicon region is higher than that of the second region 62. . The second region 62 of the first semiconductor film 6b has a higher proportion of the amorphous silicon (amorphous silicon) region than the first region 61, and is preferably a substantially amorphous silicon-only region. The first semiconductor film 6b becomes a channel region where a channel is formed. An insulating first protective insulating film 6d is formed on the central portion of the first semiconductor film 6b. The first region 61 of the first semiconductor film 6b has the same composition and the same thickness as the first region 51 of the second semiconductor film 5b, and the second region 62 of the first semiconductor film 6b includes the second semiconductor 62. It has the same composition and the same thickness as the second region 52 of the film 5b. Therefore, the first semiconductor film 6b and the second semiconductor film 5b can be collectively manufactured by the same process using the semiconductor layer 9b which is the same material layer, as will be described later.
The first protective insulating film 6d is made of the same material as the second protective insulating film 5d and has the same thickness, and preferably includes, for example, silicon nitride or silicon oxide. Therefore, the first protective insulating film 6d and the second protective insulating film 5d can be collectively manufactured in the same process using the protective insulating layer 9d that is the same material layer, as will be described later. The first protective insulating film 6d is formed on a substantially central portion of the first semiconductor film 6b and covers the channel region. A first light shielding film 6e is formed on the upper surface of the first protective insulating film 6d.
The first light shielding film 6e is formed on the first protective insulating film 6d at a position corresponding to the channel region. The first light shielding film 6e is formed by the same process when the second gate electrode 5a of the switch transistor 5 is formed, and is selected from among a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film. Consists of selected materials. A part of the first light shielding film 6e is connected to the ground wiring 33 via the contact plug 20d.
An insulating second insulating film 12 is formed on the first light shielding film 6e, the first protective insulating film 6d, and the first semiconductor film 6b, and the first light shielding film 6e, the first protective insulating film 6d, and the first 1 semiconductor film 6 b and the like are covered with the second insulating film 12.
On the second insulating film 12, impurity semiconductor films 6f and 6g, which are semiconductor films containing a dopant, are formed. The impurity semiconductor film 6 f is connected to one end of the first semiconductor film 6 b through an opening formed in the second insulating film 12, and the impurity semiconductor film 6 g is an opening formed in the second insulating film 12. This is connected to the other end of the first semiconductor film 6b through this portion. The impurity semiconductor films 6f and 6g are made of the same material and have the same thickness as the impurity semiconductor films 5f and 5g. Therefore, the impurity semiconductor films 6f and 6g and the impurity semiconductor films 5f and 5g can be collectively manufactured in the same process using the impurity semiconductor layer 9f that is the same material layer, as will be described later.
A drain electrode 6h is formed on the impurity semiconductor film 6f, and a source electrode 6i is formed on the impurity semiconductor film 6g. The drain electrode 6h and the source electrode 6i are preferably formed of a material selected from, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, and an AlTiNd alloy film. The drain electrode 6h and the source electrode 6i are made of the same material as the drain electrode 5h and the source electrode 5i and have the same thickness. Therefore, the drain electrode 6h, the source electrode 6i, the drain electrode 5h, and the source electrode 5i can be collectively manufactured in the same process using the conductive film 9h that is the same material layer, as will be described later.
The drain electrode 6h, the impurity semiconductor film 6f, the source electrode 6i, and the impurity semiconductor film 6g on the second insulating film 12 are covered with the passivation film 14.
The drive transistor 6 is covered with a passivation film 14.

この駆動トランジスタ６において、第１絶縁膜１１はゲート絶縁膜として機能し、第１ゲート電極６ａの電界が作用する第１半導体膜６ｂにおける第１保護絶縁膜６ｄで覆われている領域にチャネル（チャネル領域）が形成される。特に、第１半導体膜６ｂにおいて第１ゲート電極６ａ側となる、第１半導体膜６ｂの第１領域６１にチャネルが形成され、その第１領域６１がソース電極６ｉとドレイン電極６ｈの間の電流経路になる。
そして、第１半導体膜６ｂの第１領域６１は、結晶性シリコンを第２領域６２より多く含んでいる半導体層であるので、その第１領域６１をチャネルの電流経路とする駆動トランジスタ６は、結晶性シリコンからなる半導体膜（或いは、結晶性シリコンを主成分とする半導体膜）を備える薄膜トランジスタに相当する。つまり、駆動トランジスタ６の第１領域６１内の微結晶シリコンは、結晶粒径が概ね５０〜１００ｎｍの結晶性シリコンであり、非晶質シリコンに比べてトランジスタの駆動による閾値電圧のシフトが少ないことからトランジスタの劣化を抑えられる上に、キャリア移動度が高いので、スイッチトランジスタ５の制御によってＥＬ素子８に電流を流す駆動トランジスタとして好適に機能する。 In the driving transistor 6, the first insulating film 11 functions as a gate insulating film, and a channel (in the region covered with the first protective insulating film 6d in the first semiconductor film 6b on which the electric field of the first gate electrode 6a acts) Channel region) is formed. In particular, a channel is formed in the first region 61 of the first semiconductor film 6b on the first gate electrode 6a side in the first semiconductor film 6b, and the first region 61 has a current between the source electrode 6i and the drain electrode 6h. Become a route.
Since the first region 61 of the first semiconductor film 6b is a semiconductor layer containing more crystalline silicon than the second region 62, the drive transistor 6 having the first region 61 as a channel current path is This corresponds to a thin film transistor including a semiconductor film made of crystalline silicon (or a semiconductor film containing crystalline silicon as a main component). That is, the microcrystalline silicon in the first region 61 of the driving transistor 6 is crystalline silicon having a crystal grain size of about 50 to 100 nm, and the threshold voltage shift due to driving of the transistor is less than that of amorphous silicon. In addition, since the deterioration of the transistor can be suppressed and the carrier mobility is high, the transistor suitably functions as a drive transistor for passing a current to the EL element 8 by controlling the switch transistor 5.

また、駆動トランジスタ６において、第１遮光膜６ｅは、第１半導体膜６ｂのチャネル領域を第１ゲート電極６ａとで挟む配置に設けられているので、第１遮光膜６ｅと第１ゲート電極６ａとでＥＬ素子８の発光光などの光を遮ることができ、その光が第１半導体膜６ｂのチャネル領域に到達しにくくなる。その結果、駆動トランジスタ６にリーク電流が生じにくくなり、トランジスタ特性が安定するので、駆動トランジスタ６は良好に機能することができる。
更に、第１遮光膜６ｅはグランド配線３３に接続されて接地されているため、第１遮光膜６ｅは、第１半導体膜６ｂのチャネル領域に作用する不要な電界を遮断することができるので、その不要な電界によるソース・ドレイン間の電圧変化を防ぎ、駆動トランジスタ６の駆動電流の変化を抑えることによって、駆動トランジスタ６の機能を良好に維持する。 In the driving transistor 6, the first light shielding film 6e is provided so as to sandwich the channel region of the first semiconductor film 6b with the first gate electrode 6a. Therefore, the first light shielding film 6e and the first gate electrode 6a are provided. Thus, light such as light emitted from the EL element 8 can be blocked, and the light hardly reaches the channel region of the first semiconductor film 6b. As a result, a leakage current hardly occurs in the driving transistor 6 and the transistor characteristics are stabilized, so that the driving transistor 6 can function well.
Further, since the first light shielding film 6e is connected to the ground wiring 33 and grounded, the first light shielding film 6e can block an unnecessary electric field acting on the channel region of the first semiconductor film 6b. By preventing the voltage change between the source and the drain due to the unnecessary electric field and suppressing the change in the drive current of the drive transistor 6, the function of the drive transistor 6 is maintained well.

キャパシタ７は、駆動トランジスタ６の第１ゲート電極６ａとソース電極６ｉとの間に接続されている。具体的には、キャパシタ７の電極７ａは、駆動トランジスタ６の第１ゲート電極６ａに接続され、キャパシタ７の電極７ｂは、駆動トランジスタ６のソース電極６ｉに接続されている。そして、図４、図６に示すように、基板１０と第１１絶縁膜１１との間にキャパシタ７の一方の電極７ａが形成され、第２絶縁膜１２とパッシベーション膜１４との間にキャパシタ７の他方の電極７ｂが形成され、電極７ａと電極７ｂが誘電体である第１絶縁膜１１と第２絶縁膜１２を挟んで相対している。なお、キャパシタ７の電極７ｂは、ドーパントを含有する不純物半導体膜と、ソース・ドレイン電極と同じ材料からなる導電膜との積層体になっている。   The capacitor 7 is connected between the first gate electrode 6a and the source electrode 6i of the driving transistor 6. Specifically, the electrode 7 a of the capacitor 7 is connected to the first gate electrode 6 a of the drive transistor 6, and the electrode 7 b of the capacitor 7 is connected to the source electrode 6 i of the drive transistor 6. 4 and 6, one electrode 7 a of the capacitor 7 is formed between the substrate 10 and the eleventh insulating film 11, and the capacitor 7 is formed between the second insulating film 12 and the passivation film 14. The other electrode 7b is formed, and the electrode 7a and the electrode 7b are opposed to each other with the first insulating film 11 and the second insulating film 12 which are dielectrics interposed therebetween. The electrode 7b of the capacitor 7 is a laminate of an impurity semiconductor film containing a dopant and a conductive film made of the same material as the source / drain electrodes.

なお、信号線３、グランド配線３３、キャパシタ７の電極７ａ、駆動トランジスタ６の第１ゲート電極６ａ、スイッチトランジスタ５の第２遮光膜５ｅは、基板１０に一面に成膜した導電膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
また、駆動トランジスタ６の第１遮光膜６ｅ、スイッチトランジスタ５の第２ゲート電極５ａ、導電層２ａ、導電層４ａは、第１絶縁膜１１等に成膜した導電膜（９ａ）をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉは、第２絶縁膜１２に一面に成膜した導電膜（９ｈ）をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。なお、キャパシタ７の電極７ｂは、ドーパントを含有する不純物半導体膜とともに、ソース・ドレイン電極となる導電膜を形状加工してなる。 Note that the signal line 3, the ground wiring 33, the electrode 7a of the capacitor 7, the first gate electrode 6a of the driving transistor 6, and the second light-shielding film 5e of the switch transistor 5 are formed by photolithography using a conductive film formed on the entire surface of the substrate 10. It is formed in a lump by shape processing by the method and the etching method.
The first light-shielding film 6e of the driving transistor 6, the second gate electrode 5a, the conductive layer 2a, and the conductive layer 4a of the switch transistor 5 are formed by photolithography using a conductive film (9a) formed on the first insulating film 11 or the like. In addition, it is formed in a lump by shape processing by an etching method or the like.
Further, the scanning line 2, the voltage supply line 4, the electrode 7 b of the capacitor 7, the drain electrode 5 h and source electrode 5 i of the switch transistor 5, and the drain electrode 6 h and source electrode 6 i of the driving transistor 6 are flush with the second insulating film 12. The formed conductive film (9h) is collectively formed by shape processing by a photolithography method, an etching method, or the like. The electrode 7b of the capacitor 7 is formed by processing a conductive film to be a source / drain electrode together with an impurity semiconductor film containing a dopant.

また、第１絶縁膜１１と第２絶縁膜１２には、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、第１ゲート電極６ａとソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されており、コンタクトホール１１ｂ、１１ｃ内にコンタクトプラグ２０ｂ、２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ｂによってスイッチトランジスタ５のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５のソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５のソース電極５ｉと駆動トランジスタ６の第１ゲート電極６ａが電気的に導通する。なお、コンタクトプラグ２０ｂ、２０ｃを介することなく、ドレイン電極５ｈが信号線３と接触し、ソース電極５ｉが第１ゲート電極６ａと接触してもよい。
また、第１絶縁膜１１には、第１遮光膜６ｅとグランド配線３３とが重なる領域にコンタクトホール１１ｄが形成されており、そのコンタクトホール１１ｄにコンタクトプラグ２０ｄが埋め込まれている。コンタクトプラグ２０ｄによって第１遮光膜６ｅとグランド配線３３とが導通し、第１遮光膜６ｅが接地されるようになっている。
また、駆動トランジスタ６の第１ゲート電極６ａがキャパシタ７の電極７ａに一体に連なっており、駆動トランジスタ６のドレイン電極６ｈが電圧供給線４に一体に連なっており、駆動トランジスタ６のソース電極６ｉがキャパシタ７の電極７ｂに一体に連なっている。 The first insulating film 11 and the second insulating film 12 have a contact hole 11b in a region where the drain electrode 5h and the signal line 3 overlap, and a contact is made in a region where the first gate electrode 6a and the source electrode 5i overlap. A hole 11c is formed, and contact plugs 20b and 20c are embedded in the contact holes 11b and 11c, respectively. The contact plug 20b electrically connects the drain electrode 5h of the switch transistor 5 and the signal line 3, and the contact plug 20c electrically connects the source electrode 5i of the switch transistor 5 and the electrode 7a of the capacitor 7 as well as the switch transistor 5. The source electrode 5i and the first gate electrode 6a of the driving transistor 6 are electrically connected. Note that the drain electrode 5h may be in contact with the signal line 3 and the source electrode 5i may be in contact with the first gate electrode 6a without passing through the contact plugs 20b and 20c.
In the first insulating film 11, a contact hole 11d is formed in a region where the first light-shielding film 6e and the ground wiring 33 overlap, and a contact plug 20d is embedded in the contact hole 11d. The first light shielding film 6e and the ground wiring 33 are electrically connected by the contact plug 20d, and the first light shielding film 6e is grounded.
The first gate electrode 6 a of the driving transistor 6 is integrally connected to the electrode 7 a of the capacitor 7, the drain electrode 6 h of the driving transistor 6 is integrally connected to the voltage supply line 4, and the source electrode 6 i of the driving transistor 6 is connected. Is integrally connected to the electrode 7b of the capacitor 7.

画素電極８ａは、第１絶縁膜１１と第２絶縁膜１２を介して基板１０上に設けられており、画素Ｐごとに独立して形成されている。画素電極８ａ側からＥＬ素子８の光を出射するボトムエミッション構造であれば、この画素電極８ａは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）、及びカドミウム−錫酸化物（ＣＴＯ）の中から選択された材料で形成されることが好ましい。また、対向電極８ｄ側からＥＬ素子８の光を出射するトップエミッション構造の場合、画素電極８ａは、高い光反射性のアルミ等の単体又は合金層を下層として光反射性層とし、上層として上述の透明電極の積層構造とすることが好ましい。なお、画素電極８ａの一部が駆動トランジスタ６のソース電極６ｉに重なり、画素電極８ａとソース電極６ｉとが接続されている。
そして、図４、図５に示すように、パッシベーション膜１４が、走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、画素電極８ａの周縁部、キャパシタ７の電極７ｂ及び第２絶縁膜１２を覆うように形成されている。つまりパッシベーション膜１４には、各画素電極８ａの中央部が露出するように開口部１４ａが形成されている。そのため、パッシベーション膜１４は平面視して格子状に形成されている。 The pixel electrode 8 a is provided on the substrate 10 via the first insulating film 11 and the second insulating film 12, and is formed independently for each pixel P. In the case of a bottom emission structure that emits light from the EL element 8 from the pixel electrode 8a side, the pixel electrode 8a is a transparent electrode, for example, tin-doped indium oxide (ITO), zinc-doped indium oxide, indium oxide (In 2 O 3 ), tin oxide (SnO 2 ), zinc oxide (ZnO), and cadmium-tin oxide (CTO). Further, in the case of a top emission structure that emits light from the EL element 8 from the counter electrode 8d side, the pixel electrode 8a has a light-reflective layer as a single layer or an alloy layer such as highly light-reflective aluminum, and the above-described layer as an upper layer. It is preferable to have a laminated structure of transparent electrodes. Note that a part of the pixel electrode 8a overlaps the source electrode 6i of the driving transistor 6, and the pixel electrode 8a and the source electrode 6i are connected.
4 and 5, the passivation film 14 includes the scanning line 2, the signal line 3, the voltage supply line 4, the switch transistor 5, the driving transistor 6, the peripheral portion of the pixel electrode 8a, and the electrode 7b of the capacitor 7. The second insulating film 12 is formed so as to cover the second insulating film 12. In other words, the opening 14a is formed in the passivation film 14 so that the center of each pixel electrode 8a is exposed. Therefore, the passivation film 14 is formed in a lattice shape in plan view.

ＥＬ素子８は、図４、図５に示すように、アノードとなる第１電極としての画素電極８ａと、画素電極８ａの上に形成された化合物膜である正孔注入層８ｂと、正孔注入層８ｂの上に形成された化合物膜である発光層８ｃと、発光層８ｃの上に形成された第２電極としての対向電極８ｄとを備えている。対向電極８ｄは全画素Ｐに共通の単一電極であって、全画素Ｐにわたって連続して形成されている。   As shown in FIGS. 4 and 5, the EL element 8 includes a pixel electrode 8a as a first electrode serving as an anode, a hole injection layer 8b that is a compound film formed on the pixel electrode 8a, and a hole. A light emitting layer 8c, which is a compound film formed on the injection layer 8b, and a counter electrode 8d as a second electrode formed on the light emitting layer 8c are provided. The counter electrode 8d is a single electrode common to all the pixels P, and is continuously formed over all the pixels P.

正孔注入層８ｂは、例えば、導電性高分子であるＰＥＤＯＴ（poly(ethylenedioxy)thiophene；ポリエチレンジオキシチオフェン）及びドーパントであるＰＳＳ（polystyrene sulfonate；ポリスチレンスルホン酸）からなる層であって、画素電極８ａから発光層８ｃに向けて正孔を注入するキャリア注入層である。
発光層８ｃは、画素Ｐ毎にＲ（赤），Ｇ（緑），Ｂ（青）のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなる層であって、対向電極８ｄから供給される電子と、正孔注入層８ｂから注入される正孔との再結合に伴い発光する。このため、Ｒ（赤）を発光する画素Ｐ、Ｇ（緑）を発光する画素Ｐ、Ｂ（青）を発光する画素Ｐは互いに発光層８ｃの発光材料が異なる。なお、画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）は、例えば縦方向に同色画素が配列されるストライプパターンで配列される。なお、この配列パターンはストライプパターンに限らず、デルタ配列であってもよい。配列パターンがストライプパターンの場合に、バンク１３の開口部１３ａは、各画素Ｐの配列パターンに沿った格子状又は列方向に沿って複数の画素Ｐの画素電極８ａの中央部をまとめて露出するストライプ状に設けられる。 The hole injection layer 8b is a layer made of, for example, PEDOT (poly (ethylenedioxy) thiophene) which is a conductive polymer and PSS (polystyrene sulfonate) which is a dopant, and is a pixel electrode. This is a carrier injection layer that injects holes from 8a toward the light emitting layer 8c.
The light emitting layer 8c includes a material that emits any one of R (red), G (green), and B (blue) for each pixel P. For example, the light emitting layer 8c is a layer made of a polyfluorene light emitting material or a polyphenylene vinylene light emitting material. Thus, light is emitted in association with recombination of electrons supplied from the counter electrode 8d and holes injected from the hole injection layer 8b. For this reason, the pixel P that emits R (red), the pixel P that emits G (green), and the pixel P that emits B (blue) have different light emitting materials for the light emitting layer 8c. Note that R (red), G (green), and B (blue) of the pixel P are arranged in a stripe pattern in which the same color pixels are arranged in the vertical direction, for example. This arrangement pattern is not limited to the stripe pattern, but may be a delta arrangement. When the arrangement pattern is a stripe pattern, the openings 13a of the bank 13 expose the central portions of the pixel electrodes 8a of the plurality of pixels P along the grid or the column direction along the arrangement pattern of the pixels P. Provided in stripes.

対向電極８ｄは、画素電極８ａよりも仕事関数の低い材料で形成されており、カソードとして適用される場合、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金の下層及びシート抵抗を下げるための上層の積層体で形成されている。上層は、対向電極８ｄ側からＥＬ素子８の光を出射するトップエミッション構造の場合、透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）、及びカドミウム−錫酸化物（ＣＴＯ）の中から選択された材料で形成されることが好ましく、画素電極８ａ側からＥＬ素子８の光を出射するボトムエミッションであれば、高い光反射性のアルミ等の単体又は合金層が好ましい。
この対向電極８ｄは全ての画素Ｐに共通した電極であり、発光層８ｃなどの化合物膜とともに後述するバンク１３を被覆している。 The counter electrode 8d is formed of a material having a work function lower than that of the pixel electrode 8a, and when applied as a cathode, for example, a simple substance or an alloy containing at least one of indium, magnesium, calcium, lithium, barium, and a rare earth metal The lower layer and the upper layer for lowering the sheet resistance are formed. In the case of a top emission structure that emits light from the EL element 8 from the counter electrode 8d side, the upper layer is a transparent electrode, for example, tin-doped indium oxide (ITO), zinc-doped indium oxide, indium oxide (In 2 O 3 ), Tin oxide (SnO 2 ), zinc oxide (ZnO), and cadmium-tin oxide (CTO), and the light from the EL element 8 is emitted from the pixel electrode 8a side. If it is the bottom emission which radiate | emits, simple substance or alloy layers, such as highly light-reflective aluminum, are preferable.
The counter electrode 8d is an electrode common to all the pixels P, and covers a bank 13 described later together with a compound film such as the light emitting layer 8c.

このように、バンク１３によって発光部位となる発光層８ｃが画素Ｐごとに仕切られている。
そして、開口部１３ａ内において、キャリア輸送層としての正孔注入層８ｂ及び発光層８ｃが、画素電極８ａ上に積層されている。なお、正孔注入層８ｂは、複数の画素Ｐに跨るように連続して形成されていてもよい。この場合、正孔注入性のある酸化ゲルマニウムが好ましい。 In this way, the light emitting layer 8 c serving as a light emitting part is partitioned for each pixel P by the bank 13.
And in the opening part 13a, the positive hole injection layer 8b and the light emitting layer 8c as a carrier transport layer are laminated | stacked on the pixel electrode 8a. The hole injection layer 8b may be continuously formed so as to straddle the plurality of pixels P. In this case, germanium oxide having a hole injection property is preferable.

具体的には、バンク１３は、正孔注入層８ｂや発光層８ｃを湿式法により画素Ｐのバンク１３で囲まれた所定の領域に形成するに際して、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体が、バンク１３を介して隣接する画素Ｐに流出しないように堰き止める隔壁として機能する。
例えば、図５に示すように、パッシベーション膜１４の上に設けられたバンク１３の開口部１３ａの開口端は、パッシベーション膜１４の開口部１４ａの開口端より内側に位置しているため、バンク１３は、パッシベーション膜１４の全面を覆っている。なお、パッシベーション膜１４をバンク１３よりも幅広とした構造にすることによって、開口部１３ａが開口部１４ａより幅広となり、パッシベーション膜１４の開口部１４ａの開口端における側面が、バンク１３の開口部１３ａから露出するようにしてもよい。
そして、各開口部１３ａに囲まれた各画素電極８ａ上に、正孔注入層８ｂとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第１のキャリア輸送層である正孔注入層８ｂとなる。
さらに、各開口部１３ａに囲まれた各正孔注入層８ｂ上に、発光層８ｃとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第２のキャリア輸送層である発光層８ｃとなる。
なお、この発光層８ｃとバンク１３を被覆するように対向電極８ｄが設けられている。 Specifically, the bank 13 becomes the hole injection layer 8b or the light emitting layer 8c when the hole injection layer 8b or the light emitting layer 8c is formed in a predetermined region surrounded by the bank 13 of the pixel P by a wet method. The liquid material in which the material is dissolved or dispersed in the solvent functions as a partition wall that prevents the liquid material from flowing out to the adjacent pixel P through the bank 13.
For example, as shown in FIG. 5, the opening end of the opening 13 a of the bank 13 provided on the passivation film 14 is located inside the opening end of the opening 14 a of the passivation film 14. Covers the entire surface of the passivation film 14. By making the passivation film 14 wider than the bank 13, the opening 13a becomes wider than the opening 14a, and the side surface at the opening end of the opening 14a of the passivation film 14 is the opening 13a of the bank 13. You may make it expose from.
Then, a liquid containing a material to be the hole injection layer 8b is applied on each pixel electrode 8a surrounded by each opening 13a, and the substrate 10 is heated to dry the liquid to form a film. The resulting compound film becomes the hole injection layer 8b which is the first carrier transport layer.
Further, a liquid material containing a material to be the light emitting layer 8c is applied on each hole injection layer 8b surrounded by each opening 13a, and the whole substrate 10 is heated to dry the liquid material to form a film. The compound film becomes the light emitting layer 8c which is the second carrier transport layer.
A counter electrode 8 d is provided so as to cover the light emitting layer 8 c and the bank 13.

そして、このＥＬパネル１においては、ボトムエミッション構造の場合、画素電極８ａ、基板１０、第１絶縁膜１１及び第２絶縁膜１２が透明であり、発光層８ｃから発した光が画素電極８ａ、第２絶縁膜１２、第１絶縁膜１１及び基板１０を透過して出射する。そのため、基板１０の裏面が表示面となる。
なお、基板１０側ではなく、反対側が表示面となるトップエミッション構造でもよい。この場合、上述したように対向電極８ｄを透明電極とし、画素電極８ａを反射電極として、発光層８ｃから発した光が対向電極８ｄを透過して出射する。 In the EL panel 1, in the case of the bottom emission structure, the pixel electrode 8a, the substrate 10, the first insulating film 11 and the second insulating film 12 are transparent, and the light emitted from the light emitting layer 8c is emitted from the pixel electrode 8a, The light passes through the second insulating film 12, the first insulating film 11, and the substrate 10 and is emitted. Therefore, the back surface of the substrate 10 becomes a display surface.
A top emission structure in which the display surface is the opposite side instead of the substrate 10 side may be used. In this case, as described above, the counter electrode 8d is a transparent electrode, the pixel electrode 8a is a reflective electrode, and light emitted from the light emitting layer 8c is transmitted through the counter electrode 8d and emitted.

このＥＬパネル１は、次のように駆動されて発光する。
全ての電圧供給線４に所定レベルの電圧が印加された状態で、走査ドライバによって走査線２に順次電圧が印加されることで、これら走査線２が順次選択される。選択された走査線２に対応する各画素Ｐのスイッチトランジスタ５はオンになる。
各走査線２が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線３に印加されると、その選択されている走査線２に対応する各画素Ｐのスイッチトランジスタ５がオンになっていることから、その信号線３における電圧が駆動トランジスタ６のゲート電極６ａに印加される。
この駆動トランジスタ６のゲート電極６ａに印加された所定の階調に対応するレベルの電圧に応じて、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間の電位差が定まって、駆動トランジスタ６におけるドレイン−ソース電流の大きさが定まり、ＥＬ素子８がそのドレイン−ソース電流に応じた明るさで発光する。その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート電極６ａに印加された電圧にしたがった電荷がキャパシタ７に蓄えられ、駆動トランジスタ６のゲート電極６ａとソース電極６ｉ間の電位差は保持される。このため、駆動トランジスタ６は選択時と同じ電流値のドレイン−ソース電流を流し続け、ＥＬ素子８の輝度を維持する。
つまり、スイッチトランジスタ５によって、駆動トランジスタ６のゲート電極６ａに印加される電圧が、信号線３に印加された所定階調レベルの電圧に切り替えられ、駆動トランジスタ６は、そのゲート電極６ａに印加された電圧のレベルに応じた電流値のドレイン−ソース電流（駆動電流）を電圧供給線４からＥＬ素子８に向けて流し、ＥＬ素子８を電流値（電流密度）にしたがった所定の階調で発光させる。
このように、スイッチトランジスタ５と駆動トランジスタ６を備えるトランジスタ構造体５６の駆動、制御によってＥＬ素子８が発光して、ＥＬパネル１が発光する。 The EL panel 1 is driven as follows to emit light.
In a state where a predetermined level of voltage is applied to all the voltage supply lines 4, the scanning driver sequentially applies voltages to the scanning lines 2, thereby sequentially selecting the scanning lines 2. The switch transistor 5 of each pixel P corresponding to the selected scanning line 2 is turned on.
When each scanning line 2 is selected, if a voltage of a level corresponding to the gradation is applied to all the signal lines 3 by the data driver, the switch of each pixel P corresponding to the selected scanning line 2 Since the transistor 5 is on, the voltage on the signal line 3 is applied to the gate electrode 6 a of the drive transistor 6.
The potential difference between the gate electrode 6a and the source electrode 6i of the drive transistor 6 is determined according to the voltage of the level corresponding to the predetermined gradation applied to the gate electrode 6a of the drive transistor 6, and the drive transistor 6 The magnitude of the drain-source current is determined, and the EL element 8 emits light with brightness according to the drain-source current. Thereafter, when the selection of the scanning line 2 is released, the switch transistor 5 is turned off, so that the charge according to the voltage applied to the gate electrode 6a of the driving transistor 6 is stored in the capacitor 7 and the driving transistor 6 The potential difference between the gate electrode 6a and the source electrode 6i is maintained. For this reason, the driving transistor 6 keeps flowing the drain-source current having the same current value as that at the time of selection, and maintains the luminance of the EL element 8.
That is, the switch transistor 5 switches the voltage applied to the gate electrode 6a of the drive transistor 6 to the voltage of the predetermined gradation level applied to the signal line 3, and the drive transistor 6 is applied to the gate electrode 6a. A drain-source current (drive current) having a current value corresponding to the level of the selected voltage is caused to flow from the voltage supply line 4 toward the EL element 8, and the EL element 8 has a predetermined gradation according to the current value (current density) Make it emit light.
As described above, the EL element 8 emits light and the EL panel 1 emits light by driving and controlling the transistor structure 56 including the switch transistor 5 and the drive transistor 6.

次に、本発明にかかるＥＬパネル１におけるトランジスタ構造体５６を構成するスイッチトランジスタ５と駆動トランジスタ６の製造方法について、図７から図１７の工程図を用いて説明する。
なお、この工程説明図で示すスイッチトランジスタ５と駆動トランジスタ６とは、実際には一部形状等が異なるが、ここでは便宜上、各薄膜トランジスタを同等のサイズを有するものとして示し、各薄膜トランジスタの主要部を概念的に図示して説明する。図中左側が駆動トランジスタ６、図中右側がスイッチトランジスタ５である。 Next, a method for manufacturing the switch transistor 5 and the drive transistor 6 constituting the transistor structure 56 in the EL panel 1 according to the present invention will be described with reference to the process diagrams of FIGS.
Although the switch transistor 5 and the drive transistor 6 shown in this process explanatory diagram are actually partially different in shape and the like, here, for convenience, each thin film transistor is shown as having the same size, and the main part of each thin film transistor. Is conceptually illustrated and described. The left side in the figure is the drive transistor 6, and the right side in the figure is the switch transistor 5.

まず、図７に示すように、基板１０上に例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等のゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、駆動トランジスタ６の第１ゲート電極６ａと、スイッチトランジスタ５の第２遮光膜５ｅを形成する。また、第１ゲート電極６ａと第２遮光膜５ｅとともに、基板１０上に、信号線３、グランド配線３３、キャパシタ７の電極７ａを形成する（図５、図６参照）。   First, as shown in FIG. 7, a gate metal layer such as a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film is deposited on the substrate 10 by sputtering, and photolithography and etching are performed. The first gate electrode 6a of the drive transistor 6 and the second light shielding film 5e of the switch transistor 5 are formed by patterning using a method or the like. In addition to the first gate electrode 6a and the second light shielding film 5e, the signal line 3, the ground wiring 33, and the electrode 7a of the capacitor 7 are formed on the substrate 10 (see FIGS. 5 and 6).

次いで、図８に示すように、プラズマＣＶＤ（ＰＥ−ＣＶＤ）によって、窒化シリコン等の第１絶縁膜１１を成膜する。
さらに、図８に示すように、第１絶縁膜１１上に、結晶性シリコンを含む半導体層９ｂをプラズマＣＶＤにより成膜する。半導体膜（５ｂ、６ｂ）となる半導体層９ｂを成膜する際、先にシリコンの結晶化度が比較的高い第１シリコン層９１を成膜し、続けてシリコンの結晶化度が比較的低い第２シリコン層９２を成膜する。第２シリコン層９２は、好ましくは実質的に非晶質シリコンのみである。
具体的に、第１シリコン層９１は、ＳｉＨ４ガスとＨ２ガスをプラズマ分解させてから成膜するが、ＳｉＨ４ガスに対するＨ２ガスの割合を圧倒的に多くし、また、より結晶化度を高くするためにプラズマパワーと圧力を大きくすることで、微結晶シリコン薄膜である第１シリコン層９１を成膜することができる。本実施例では、キャリアガスとしてアルゴンを用い、ガス流量をＳｉＨ４／Ｈ２＝５０／１０５００［ＳＣＣＭ］とし、パワー密度０．１３４［Ｗ／ｃｍ２］、圧力３００［Ｐａ］の条件で第１シリコン層９１を成膜した。その後、ＳｉＨ４ガスに対するＨ２ガスの割合を下げ、プラズマパワーと圧力を下げることで、非晶質シリコン薄膜である第２シリコン層９２を成膜した。
ここで、微結晶シリコン薄膜である第１シリコン層９１には、その表面に凹凸が生じてしまう傾向があるが、第１シリコン層９１に非晶質シリコン薄膜である第２シリコン層９２を積層しているので、第１シリコン層９１の表面凹凸は第２シリコン層９２によってカバーされて緩和されている。
また、第１シリコン層９１をプラズマＣＶＤにより成膜するのではなく、非晶質シリコン薄膜にレーザ光を照射して微結晶シリコン薄膜に改質する手法で形成してもよい。その場合、第１絶縁膜１１上に非晶質シリコン薄膜を成膜した後、ＣＶＤ装置のチャンバから基板を取り出してレーザ光照射処理を行って第１シリコン層９１を形成し、その後再びＣＶＤ装置のチャンバ内に基板を入れ、第１シリコン層９１上に第２シリコン層９２を積層する。 Next, as shown in FIG. 8, a first insulating film 11 such as silicon nitride is formed by plasma CVD (PE-CVD).
Further, as shown in FIG. 8, a semiconductor layer 9b containing crystalline silicon is formed on the first insulating film 11 by plasma CVD. When the semiconductor layer 9b to be the semiconductor film (5b, 6b) is formed, the first silicon layer 91 having a relatively high silicon crystallinity is formed first, and then the silicon crystallinity is relatively low. A second silicon layer 92 is formed. The second silicon layer 92 is preferably substantially only amorphous silicon.
Specifically, the first silicon layer 91 is formed after plasma decomposition of SiH 4 gas and H 2 gas, but the ratio of H 2 gas to SiH 4 gas is overwhelmingly increased, and the first silicon layer 91 is further crystallized. By increasing the plasma power and pressure in order to increase the degree, the first silicon layer 91 which is a microcrystalline silicon thin film can be formed. In this embodiment, argon is used as the carrier gas, the gas flow rate is SiH 4 / H 2 = 50/10500 [SCCM], the power density is 0.134 [W / cm 2 ], and the pressure is 300 [Pa]. One silicon layer 91 was formed. Thereafter, the ratio of H 2 gas to SiH 4 gas was lowered, and the plasma power and pressure were lowered to form a second silicon layer 92 that is an amorphous silicon thin film.
Here, the first silicon layer 91 which is a microcrystalline silicon thin film tends to have irregularities on the surface thereof, but the second silicon layer 92 which is an amorphous silicon thin film is laminated on the first silicon layer 91. Therefore, the surface unevenness of the first silicon layer 91 is covered and relaxed by the second silicon layer 92.
Alternatively, the first silicon layer 91 may be formed by a method of modifying the amorphous silicon thin film into a microcrystalline silicon thin film by irradiating the amorphous silicon thin film with a laser beam instead of forming it by plasma CVD. In that case, after forming an amorphous silicon thin film on the first insulating film 11, the substrate is taken out from the chamber of the CVD apparatus and subjected to laser light irradiation treatment to form the first silicon layer 91, and then the CVD apparatus again. A substrate is placed in the chamber, and a second silicon layer 92 is stacked on the first silicon layer 91.

なお、半導体層９ｂにおける第１シリコン層９１と第２シリコン層９２（半導体膜における第１領域と第２領域）のシリコンの結晶化度については、例えばラマン分光測定により算出した結晶化度に基づいて判別することができる。この場合、例えば、アモルファスシリコンは、４８０ｃｍ−１付近にブロードなピークを有するスペクトルを与える。グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコンは、５００ｃｍ−１付近にブロードなピークを有するスペクトルを与える。結晶化シリコンは、５２０ｃｍ−１付近に比較的シャープなピークを有するスペクトルを与える。測定対象である第１シリコン層９１、第２シリコン層９２のシリコン薄膜のスペクトルは、例えば、図３５に示すように、各成分スペクトル、すなわちアモルファスシリコン、グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコン、結晶化シリコンの各スペクトルをある特定の比率で重ね合わせたものとして表すことができる。この比率を公知の解析手法により求めることで、結晶化度ｄ（％）を算出することができる。あるシリコン薄膜のスペクトルに含まれるアモルファスシリコンの成分スペクトルの強度がＩａ−Ｓｉ、グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコンの成分スペクトルの強度がＩｕｃ−Ｓｉ、結晶化シリコンの成分スペクトルの強度がＩｃ−Ｓｉ、である場合、結晶化度ｄ（％）は、下記の式１により算出される。
ｄ（％）＝（Ｉｃ−Ｓｉ＋Ｉｕｃ−Ｓｉ）/（Ｉｃ−Ｓｉ＋Ｉｕｃ−Ｓｉ＋Ｉａ−Ｓｉ）×100…（１）
この結晶化度ｄ（％）が高いほど、シリコン薄膜に結晶化したシリコンが含まれる。結晶化度が２０％以上であれば微結晶シリコン薄膜であると定義し、結晶化度が２０％未満であれば非晶質シリコン薄膜であると定義する。 The silicon crystallinity of the first silicon layer 91 and the second silicon layer 92 (first region and second region of the semiconductor film) in the semiconductor layer 9b is based on the crystallinity calculated by, for example, Raman spectroscopy. Can be determined. In this case, for example, amorphous silicon gives a spectrum having a broad peak around 480 cm −1 . Grain boundary or very small crystalline silicon having a crystal diameter of 5 nm or less gives a spectrum having a broad peak around 500 cm −1 . Crystallized silicon gives a spectrum with a relatively sharp peak near 520 cm −1 . The spectrum of the silicon thin film of the first silicon layer 91 and the second silicon layer 92 to be measured is, for example, as shown in FIG. 35, each component spectrum, that is, an amorphous silicon, a grain boundary, or a crystal diameter of 5 nm or less. Each spectrum of minute crystalline silicon and crystallized silicon can be expressed as a superposition at a specific ratio. The crystallinity d (%) can be calculated by obtaining this ratio by a known analysis method. The intensity of the component spectrum of amorphous silicon contained in the spectrum of a certain silicon thin film is I a-Si , the grain boundary, or the intensity of the component spectrum of very small crystalline silicon having a crystal diameter of 5 nm or less is I uc-Si , crystallized silicon When the intensity of the component spectrum is I c-Si , the crystallinity d (%) is calculated by the following equation 1.
d (%) = (Ic -Si + Iuc-Si ) / (Ic -Si + Iuc-Si + Ia-Si ) × 100 (1)
The higher the crystallinity d (%), the more silicon that is crystallized in the silicon thin film. A crystallinity of 20% or more is defined as a microcrystalline silicon thin film, and a crystallinity of less than 20% is defined as an amorphous silicon thin film.

また、第１絶縁膜１１上に半導体層９ｂを成膜する前処理として、第１絶縁膜１１の表面にプラズマ処理を施すことが好ましい。第１絶縁膜１１にプラズマ処理を施すことによれば、第１絶縁膜１１の表面を改質して、その第１絶縁膜１１上に成膜する結晶性シリコンの結晶化度を高めることができる。
本実施形態におけるプラズマ処理としては、例えばＮ２Ｏガスを用い、ガス流量２０００［ＳＣＣＭ］、パワー密度０．３５６［Ｗ／ｃｍ２］、圧力８０［Ｐａ］の条件で行うことができる。このプラズマ処理ではＮ２Ｏガスを使用したが、Ｎ２Ｏガスの代わりに酸素ガスや水素ガスを適切な条件において使用することも可能である。 In addition, as a pretreatment for forming the semiconductor layer 9 b on the first insulating film 11, it is preferable to perform a plasma treatment on the surface of the first insulating film 11. By subjecting the first insulating film 11 to plasma treatment, the surface of the first insulating film 11 can be modified to increase the crystallinity of crystalline silicon deposited on the first insulating film 11. it can.
As the plasma treatment in the present embodiment, for example, N 2 O gas can be used under the conditions of a gas flow rate of 2000 [SCCM], a power density of 0.356 [W / cm 2 ], and a pressure of 80 [Pa]. Although N 2 O gas is used in this plasma treatment, oxygen gas or hydrogen gas can be used under appropriate conditions instead of N 2 O gas.

さらに、図８に示すように、半導体層９ｂ（第２シリコン層９２）上に、ＣＶＤ法などによってシリコン窒化物などの保護絶縁層９ｄを成膜する。   Further, as shown in FIG. 8, a protective insulating layer 9d such as silicon nitride is formed on the semiconductor layer 9b (second silicon layer 92) by a CVD method or the like.

次いで、図９に示すように、保護絶縁層９ｄおよび半導体層９ｂをフォトリソグラフィー法・エッチング法等によってパターニングして、第１領域６１と第２領域６２を有する第１半導体膜６ｂおよびその第１半導体膜６ｂに重なった第１保護絶縁膜６ｄと、第１領域５１と第２領域５２を有する第２半導体膜５ｂおよびその第２半導体膜５ｂに重なった第２保護絶縁膜５ｄとを形成する。   Next, as shown in FIG. 9, the protective insulating layer 9d and the semiconductor layer 9b are patterned by a photolithography method, an etching method, or the like to form the first semiconductor film 6b having the first region 61 and the second region 62 and the first semiconductor film 6b. A first protective insulating film 6d overlapping the semiconductor film 6b, a second semiconductor film 5b having a first region 51 and a second region 52, and a second protective insulating film 5d overlapping the second semiconductor film 5b are formed. .

次いで、図１０に示すように、第１保護絶縁膜６ｄおよび第１半導体膜６ｂと、第２保護絶縁膜５ｄおよび第２半導体膜５ｂとを覆うように、第１絶縁膜１１上に例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等のゲートメタル層９ａをスパッタリングなどにより成膜する。   Next, as shown in FIG. 10, for example, on the first insulating film 11 so as to cover the first protective insulating film 6d and the first semiconductor film 6b and the second protective insulating film 5d and the second semiconductor film 5b, for example, A gate metal layer 9a such as a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film is formed by sputtering or the like.

次いで、図１１に示すように、ゲートメタル層９ａをフォトリソグラフィー法及びエッチング法等によってパターニングして、スイッチトランジスタ５の第２ゲート電極５ａを第２保護絶縁膜５ｄ上に形成するとともに、駆動トランジスタ６の第１遮光膜６ｅを第１保護絶縁膜６ｄ上に形成する。また、第２ゲート電極５ａと第１遮光膜６ｅとともに、導電層２ａ、導電層４ａを形成する（図４参照）。   Next, as shown in FIG. 11, the gate metal layer 9a is patterned by a photolithography method, an etching method, or the like to form the second gate electrode 5a of the switch transistor 5 on the second protective insulating film 5d, and the driving transistor. Six first light shielding films 6e are formed on the first protective insulating film 6d. Further, the conductive layer 2a and the conductive layer 4a are formed together with the second gate electrode 5a and the first light shielding film 6e (see FIG. 4).

次いで、図１２に示すように、第１遮光膜６ｅと第１保護絶縁膜６ｄと第１半導体膜６ｂ、第２ゲート電極５ａと第２保護絶縁膜５ｄと第２半導体膜５ｂ、をそれぞれ覆うように第１絶縁膜１１上に第２絶縁膜１２を成膜する。   Next, as shown in FIG. 12, the first light shielding film 6e, the first protective insulating film 6d and the first semiconductor film 6b, and the second gate electrode 5a, the second protective insulating film 5d and the second semiconductor film 5b are respectively covered. Thus, the second insulating film 12 is formed on the first insulating film 11.

次いで、図１３に示すように、ドライエッチングにより第２絶縁膜１２と、第１保護絶縁膜６ｄおよび第２保護絶縁膜５ｄの両端の一部とをパターニングして、第１半導体膜６ｂの両端部を露出させる一対の開口１２ｈ，１２ｈと、第２半導体膜５ｂの両端部を露出させる一対の開口１２ｈ，１２ｈを、それぞれ形成する。また、第２絶縁膜１２をパターニングして、導電層２ａ、４ａを露出させる溝を形成する。
ここで、第１シリコン層９１に由来する微結晶シリコン薄膜からなる第１領域６１，５１は、第２シリコン層９２に由来する非晶質シリコン薄膜からなる第２領域６２，５２で覆われているため、第２絶縁膜１２等をエッチングによってパターニングする際、第１領域６１，５１はエッチング環境下に晒されないので、第１半導体膜６ｂと第２半導体膜５ｂが膜減りするなどの損傷を受けることはない。
例えば、半導体層を結晶性シリコン（特に微結晶シリコン）の単層とした構造では、その半導体層の表面には凹凸が多く、またシリコンの柱状結晶構造の柱間が疎になる部分があるために、その半導体層がドライエッチング環境下に晒されると、エッチングガスが結晶性シリコンの凹部や柱間を通過して第１絶縁膜１１まで届き、第１絶縁膜１１の一部が削れてしまうことがある。そして、第１絶縁膜１１の一部が削れていて、さらに結晶性シリコンの凹凸が多い半導体層上にソース・ドレイン電極を積層した場合、正常な構造の薄膜トランジスタに形成できず、ソース電極とドレイン電極の間の電流経路に異常が生じて、導通不良などの不具合が発生してしまうことがある。
それに対し、本実施形態の半導体層（第１半導体膜６ｂ、第２半導体膜５ｂ）では、微結晶シリコン薄膜の第１領域６１，５１に非晶質シリコン薄膜の第２領域６２，５２が積層しており、第１領域６１，５１のシリコン表面の凹凸やシリコンの柱状結晶の間隙を第２領域６２，５２がカバーしているので、エッチングによって第１半導体膜６ｂと第２半導体膜５ｂや第１絶縁膜１１が損傷を受けることはない。そして、第１半導体膜６ｂおよび第２半導体膜５ｂを、ソース電極・ドレイン電極と良好に導通可能に露出させることができる。 Next, as shown in FIG. 13, the second insulating film 12 and part of both ends of the first protective insulating film 6d and the second protective insulating film 5d are patterned by dry etching to form both ends of the first semiconductor film 6b. A pair of openings 12h, 12h that expose the portion and a pair of openings 12h, 12h that expose both ends of the second semiconductor film 5b are formed. Further, the second insulating film 12 is patterned to form a groove exposing the conductive layers 2a and 4a.
Here, the first regions 61 and 51 made of the microcrystalline silicon thin film derived from the first silicon layer 91 are covered with the second regions 62 and 52 made of the amorphous silicon thin film derived from the second silicon layer 92. Therefore, when the second insulating film 12 and the like are patterned by etching, the first regions 61 and 51 are not exposed to the etching environment, so that the first semiconductor film 6b and the second semiconductor film 5b are damaged. I will not receive it.
For example, in a structure in which the semiconductor layer is a single layer of crystalline silicon (particularly microcrystalline silicon), the surface of the semiconductor layer has many irregularities, and there are portions where the columns of the silicon columnar crystal structure are sparse. In addition, when the semiconductor layer is exposed to a dry etching environment, the etching gas passes through the recesses and pillars of crystalline silicon and reaches the first insulating film 11, and a part of the first insulating film 11 is scraped off. Sometimes. When a part of the first insulating film 11 is cut and a source / drain electrode is stacked on a semiconductor layer with many crystalline silicon irregularities, a thin film transistor having a normal structure cannot be formed. An abnormality may occur in the current path between the electrodes, causing problems such as poor conduction.
On the other hand, in the semiconductor layers (first semiconductor film 6b and second semiconductor film 5b) of the present embodiment, the second regions 62 and 52 of the amorphous silicon thin film are stacked on the first regions 61 and 51 of the microcrystalline silicon thin film. Since the second regions 62 and 52 cover the unevenness of the silicon surface of the first regions 61 and 51 and the gap between the silicon columnar crystals, the first semiconductor film 6b and the second semiconductor film 5b are etched by The first insulating film 11 is not damaged. Then, the first semiconductor film 6b and the second semiconductor film 5b can be exposed so as to be able to conduct well with the source / drain electrodes.

次いで、図１４に示すように、第２絶縁膜１２上および開口１２ｈ内に、スパッタリングやＣＶＤ法などによって不純物半導体膜となる不純物半導体層９ｆを成膜する。
なお、不純物半導体層９ｆとして用いる材料は、薄膜トランジスタをｐ型とするかｎ型とするかによって異なる。ｐ型トランジスタとする場合（ｐ＋Ｓｉ）は、ＳｉＨ４ガス中にジボラン等のアクセプター型の不純物を混入させてプラズマ成膜させることで形成する。ｎ型トランジスタとする場合（ｎ＋Ｓｉ）は、ＳｉＨ４ガス中にアルシンやホスフィン等のドナー型の不純物を混入させてプラズマ成膜させることで形成する。 Next, as shown in FIG. 14, an impurity semiconductor layer 9f to be an impurity semiconductor film is formed on the second insulating film 12 and in the opening 12h by sputtering, CVD, or the like.
Note that the material used for the impurity semiconductor layer 9f differs depending on whether the thin film transistor is p-type or n-type. In the case of a p-type transistor (p + Si), it is formed by mixing an acceptor-type impurity such as diborane in SiH 4 gas and forming a plasma film. In the case of an n-type transistor (n + Si), a plasma film is formed by mixing donor-type impurities such as arsine and phosphine in SiH 4 gas.

次いで、図１５に示すように、不純物半導体層９ｆ上に、例えばスパッタリングなどによって、ソース電極およびドレイン電極となる導電膜９ｈを成膜する。   Next, as illustrated in FIG. 15, a conductive film 9 h to be a source electrode and a drain electrode is formed on the impurity semiconductor layer 9 f by, for example, sputtering.

次いで、図１６に示すように、導電膜９ｈをフォトリソグラフィー法・エッチング法等によってパターニングして、駆動トランジスタ６のソース電極６ｉ及びドレイン電極６ｈ、スイッチトランジスタ５のソース電極５ｉ及びドレイン電極５ｈを形成する。
続けて、ソース電極６ｉ及びドレイン電極６ｈ、並びにソース電極５ｉ及びドレイン電極５ｈをマスクにして、不純物半導体層９ｆをドライエッチングによってパターニングし、第１半導体膜６ｂのチャネル領域を挟む一対の端部にそれぞれ接続した一対の不純物半導体膜６ｆ、６ｇと、第２半導体膜５ｂのチャネル領域を挟む一対の端部にそれぞれ接続した一対の不純物半導体膜５ｆ、５ｇとを形成する。なお、不純物半導体膜６ｇ上にソース電極６ｉ、不純物半導体膜６ｆ上にドレイン電極６ｈが形成されている。また、不純物半導体膜５ｇ上にソース電極５ｉ、不純物半導体膜５ｆ上にドレイン電極５ｈが形成されている。
また、ソース電極及びドレイン電極と同時に、走査線２、電圧供給線４、キャパシタ７の電極７ｂが形成される（図４〜図６参照）。なお、走査線２は、第２絶縁膜１２の溝を通じて導電層２ａに積層しており、電圧供給線４は、第２絶縁膜１２の溝を通じて導電層４ａに積層している。 Next, as shown in FIG. 16, the conductive film 9h is patterned by photolithography, etching, or the like to form the source electrode 6i and drain electrode 6h of the drive transistor 6, and the source electrode 5i and drain electrode 5h of the switch transistor 5. To do.
Subsequently, using the source electrode 6i and the drain electrode 6h, and the source electrode 5i and the drain electrode 5h as a mask, the impurity semiconductor layer 9f is patterned by dry etching to form a pair of end portions sandwiching the channel region of the first semiconductor film 6b. A pair of impurity semiconductor films 6f and 6g connected to each other and a pair of impurity semiconductor films 5f and 5g respectively connected to a pair of ends sandwiching the channel region of the second semiconductor film 5b are formed. A source electrode 6i is formed on the impurity semiconductor film 6g, and a drain electrode 6h is formed on the impurity semiconductor film 6f. A source electrode 5i is formed on the impurity semiconductor film 5g, and a drain electrode 5h is formed on the impurity semiconductor film 5f.
Simultaneously with the source electrode and the drain electrode, the scanning line 2, the voltage supply line 4, and the electrode 7b of the capacitor 7 are formed (see FIGS. 4 to 6). The scanning line 2 is stacked on the conductive layer 2 a through the groove of the second insulating film 12, and the voltage supply line 4 is stacked on the conductive layer 4 a through the groove of the second insulating film 12.

次いで、図１７に示すように、駆動トランジスタ６のソース電極６ｉ及びドレイン電極６ｈや、スイッチトランジスタ５のソース電極５ｉ及びドレイン電極５ｈなどを覆う窒化シリコン等のパッシベーション膜１４を第２絶縁膜１２上に成膜する。なお、パッシベーション膜１４の成膜前に、駆動トランジスタ６のソース電極６ｉと導通する画素電極８ａを形成している（図５参照）。
こうして、駆動トランジスタ６とスイッチトランジスタ５が製造される。 Next, as shown in FIG. 17, a passivation film 14 such as silicon nitride covering the source electrode 6 i and the drain electrode 6 h of the driving transistor 6 and the source electrode 5 i and the drain electrode 5 h of the switch transistor 5 is formed on the second insulating film 12. The film is formed. Note that before the passivation film 14 is formed, the pixel electrode 8a that is electrically connected to the source electrode 6i of the driving transistor 6 is formed (see FIG. 5).
Thus, the drive transistor 6 and the switch transistor 5 are manufactured.

更に、パッシベーション膜１４をフォトリソグラフィーでパターニングすることで画素電極８ａの中央部が露出する開口部１４ａを形成する（図５参照）。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極８ａが露出する開口部１３ａを有する、例えば格子状のバンク１３を形成する（図５参照）。
次いで、バンク１３の開口部１３ａに、正孔注入層８ｂとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層８ｂを成膜し、バンク１３の開口部１３ａ内の正孔注入層８ｂ上に、発光層８ｃとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、発光層８ｃを成膜する（図５参照）。
次いで、バンク１３の上及び発光層８ｃの上に対向電極８ｄを一面に成膜することで、ＥＬ素子８が製造されて（図５参照）、ＥＬパネル１が製造される。 Further, the passivation film 14 is patterned by photolithography to form an opening 14a through which the central portion of the pixel electrode 8a is exposed (see FIG. 5).
Next, after depositing a photosensitive resin such as polyimide, exposure is performed to form, for example, a lattice-shaped bank 13 having openings 13a through which the pixel electrodes 8a are exposed (see FIG. 5).
Next, a liquid material in which a material to be the hole injection layer 8b is dissolved or dispersed in a solvent is applied to the opening 13a of the bank 13, and the liquid material is dried to thereby form a hole injection layer that is a carrier transport layer. 8b is formed, a liquid material in which a material to be the light emitting layer 8c is dissolved or dispersed in a solvent is applied on the hole injection layer 8b in the opening 13a of the bank 13, and the liquid material is dried. Then, the light emitting layer 8c is formed (see FIG. 5).
Next, the EL device 8 is manufactured by forming the counter electrode 8d on the bank 13 and the light emitting layer 8c over the entire surface (see FIG. 5), and the EL panel 1 is manufactured.

以上のように、ボトムゲート構造の第１薄膜トランジスタである駆動トランジスタ６と、トップゲート構造の第２薄膜トランジスタであるスイッチトランジスタ５とを形成する際、基板１０と第１絶縁膜１１の間に駆動トランジスタ６の第１ゲート電極６ａおよびスイッチトランジスタ５の第２遮光膜５ｅを形成する工程と、第２保護絶縁膜５ｄの上面にスイッチトランジスタ５の第２ゲート電極５ａを形成するとともに第１保護絶縁膜６ｄの上面に駆動トランジスタ６の第１遮光膜６ｅを形成する工程を別工程にし、それ以外の薄膜トランジスタの構成を共通の工程によって形成することができる。
つまり、駆動トランジスタ６の第１ゲート電極６ａと第１遮光膜６ｅを形成する工程と、スイッチトランジスタ５の第２ゲート電極５ａと第２遮光膜５ｅを形成する工程以外の工程を共通の製造工程とする製造方法によって、駆動トランジスタ６と、スイッチトランジスタ５を作り分けることができる。 As described above, when the drive transistor 6 that is the first thin film transistor having the bottom gate structure and the switch transistor 5 that is the second thin film transistor having the top gate structure are formed, the drive transistor is interposed between the substrate 10 and the first insulating film 11. Forming the first gate electrode 6a and the second light shielding film 5e of the switch transistor 5, and forming the second gate electrode 5a of the switch transistor 5 on the upper surface of the second protective insulating film 5d and the first protective insulating film The step of forming the first light-shielding film 6e of the driving transistor 6 on the upper surface of 6d can be a separate step, and the other thin film transistor configurations can be formed by a common step.
That is, the steps other than the step of forming the first gate electrode 6a and the first light shielding film 6e of the driving transistor 6 and the step of forming the second gate electrode 5a and the second light shielding film 5e of the switch transistor 5 are common manufacturing steps. The drive transistor 6 and the switch transistor 5 can be made separately by the manufacturing method.

また、駆動トランジスタ６の第１遮光膜６ｅは、スイッチトランジスタ５の第２ゲート電極５ａとともに形成され、スイッチトランジスタ５の第２遮光膜５ｅは、駆動トランジスタ６の第１ゲート電極６ａとともに形成されるので、製造工程数を増やすことなく、第１遮光膜６ｅを有する駆動トランジスタ６と第２遮光膜５ｅを有するスイッチトランジスタ５を作り分けることができる。   The first light shielding film 6e of the drive transistor 6 is formed together with the second gate electrode 5a of the switch transistor 5, and the second light shielding film 5e of the switch transistor 5 is formed together with the first gate electrode 6a of the drive transistor 6. Therefore, the drive transistor 6 having the first light shielding film 6e and the switch transistor 5 having the second light shielding film 5e can be made separately without increasing the number of manufacturing steps.

そして、スイッチトランジスタ５の第２半導体膜５ｂは、第２ゲート電極５ａ側に第２領域５２を配置したため、第２半導体膜５ｂにおける非晶質シリコンをより多く含む第２領域５２をチャネルの電流経路とするので、このスイッチトランジスタ５は、非晶質シリコンからなる半導体膜を備える薄膜トランジスタに相当する機能を有することになる。そして、スイッチトランジスタ５は、駆動トランジスタ６のオン／オフを制御する薄膜トランジスタとして好適に機能する。
また、駆動トランジスタ６の第１半導体膜６ｂは、第１ゲート電極６ａ側に第１領域６１を配置したため、第１半導体膜６ｂにおける結晶性シリコンをより多く含む第１領域６１をチャネルの電流経路とするので、この駆動トランジスタ６は、結晶性シリコンからなる半導体膜を備える薄膜トランジスタに相当する機能を有することになる。そして、駆動トランジスタ６は、スイッチトランジスタ５の制御によってＥＬ素子８に電流を流す薄膜トランジスタとして好適に機能する。
このように、駆動トランジスタ６とスイッチトランジスタ５は、それぞれ異なったトランジスタ特性を有しており、それぞれの機能を発揮することで、ＥＬパネル１を良好に発光させることができる。 In the second semiconductor film 5b of the switch transistor 5, since the second region 52 is disposed on the second gate electrode 5a side, the second region 52 containing more amorphous silicon in the second semiconductor film 5b is used as the channel current. Since this is a path, the switch transistor 5 has a function corresponding to a thin film transistor including a semiconductor film made of amorphous silicon. The switch transistor 5 preferably functions as a thin film transistor that controls on / off of the drive transistor 6.
Further, since the first semiconductor film 6b of the driving transistor 6 has the first region 61 disposed on the first gate electrode 6a side, the first region 61 containing more crystalline silicon in the first semiconductor film 6b is used as a channel current path. Therefore, the drive transistor 6 has a function corresponding to a thin film transistor including a semiconductor film made of crystalline silicon. The drive transistor 6 preferably functions as a thin film transistor that allows current to flow through the EL element 8 under the control of the switch transistor 5.
Thus, the drive transistor 6 and the switch transistor 5 have different transistor characteristics, and the EL panel 1 can emit light well by exhibiting the respective functions.

また、スイッチトランジスタ５に設けられた第２遮光膜５ｅは、第２半導体膜５ｂのチャネル領域を第２ゲート電極５ａとで挟む配置にあるので、第２遮光膜５ｅと第２ゲート電極５ａとでＥＬ素子８の発光光などの光を遮って、その光が第２半導体膜５ｂのチャネル領域に到達しにくくすることができる。同様に、駆動トランジスタ６に設けられた第１遮光膜６ｅは、第１半導体膜６ｂのチャネル領域を第１ゲート電極６ａとで挟む配置にあるので、第１遮光膜６ｅと第１ゲート電極６ａとでＥＬ素子８の発光光などの光を遮って、その光が第１半導体膜６ｂのチャネル領域に到達しにくくすることができる。その結果、スイッチトランジスタ５と駆動トランジスタ６にリーク電流が生じにくくなり、トランジスタ特性が変化しにくくトランジスタ特性が安定するので、スイッチトランジスタ５と駆動トランジスタ６は良好に機能することができる。
更に、第２遮光膜５ｅがグランド配線３３に接続されて接地電位に設定されていることにより、第２遮光膜５ｅと第２ゲート電極５ａは、第２半導体膜５ｂのチャネル領域に向けて生じるスイッチトランジスタ５以外の要素による不要な電界を遮断する電界シールド効果を得ることができるので、スイッチトランジスタ５は、適正な第２ゲート電極５ａ−ソース電極５ｉ間電圧、及びドレイン電極５ｈ−ソース電極５ｉ間電圧によって正常に動作することができる。同様に、第１遮光膜６ｅがグランド配線３３に接続されて接地電位に設定されていることにより、第１遮光膜６ｅと第１ゲート電極６ａは、第１半導体膜６ｂのチャネル領域に向けて生じる駆動トランジスタ６以外の要素による不要な電界を遮断する電界シールド効果を得ることができるので、駆動トランジスタ６は、適正な第１ゲート電極６ａ−ソース電極６ｉ間電圧、及びドレイン電極６ｈ−ソース電極６ｉ間電圧によって正常に動作することができる。特に駆動トランジスタ６の駆動電流の変化を抑えることによって、駆動トランジスタ６の機能を良好に維持し、ＥＬ素子８を良好に発光させることができる。
なお、上記においては、接地電位に設定されるグランド配線３３を有し、第１遮光膜６ｅ及び第２遮光膜５ｅがグランド配線３３に接続されて接地電位に設定される構成としたが、この構成に限るものではなく、グランド配線３３を有さず、第１遮光膜６ｅ及び第２遮光膜５ｅが何れにも接続されていない構成とするものであってもよい。この場合、上記の電界シールド効果は得られないが、上記の遮光効果は同様に得ることができる。 Further, since the second light shielding film 5e provided in the switch transistor 5 is arranged so that the channel region of the second semiconductor film 5b is sandwiched between the second gate electrode 5a, the second light shielding film 5e, the second gate electrode 5a, Thus, light such as light emitted from the EL element 8 can be blocked, and the light can be made difficult to reach the channel region of the second semiconductor film 5b. Similarly, the first light-shielding film 6e provided in the drive transistor 6 is arranged so that the channel region of the first semiconductor film 6b is sandwiched between the first gate electrode 6a, and therefore the first light-shielding film 6e and the first gate electrode 6a. Thus, light such as light emitted from the EL element 8 can be blocked, and the light can hardly reach the channel region of the first semiconductor film 6b. As a result, a leakage current is hardly generated in the switch transistor 5 and the drive transistor 6, and the transistor characteristics are hardly changed and the transistor characteristics are stabilized. Therefore, the switch transistor 5 and the drive transistor 6 can function well.
Further, since the second light shielding film 5e is connected to the ground wiring 33 and set to the ground potential, the second light shielding film 5e and the second gate electrode 5a are generated toward the channel region of the second semiconductor film 5b. Since it is possible to obtain an electric field shielding effect that blocks an unnecessary electric field due to elements other than the switch transistor 5, the switch transistor 5 has an appropriate voltage between the second gate electrode 5a and the source electrode 5i, and the drain electrode 5h and the source electrode 5i. It can operate normally by the voltage between the two. Similarly, since the first light shielding film 6e is connected to the ground wiring 33 and set to the ground potential, the first light shielding film 6e and the first gate electrode 6a are directed toward the channel region of the first semiconductor film 6b. Since it is possible to obtain an electric field shielding effect that blocks an unnecessary electric field generated by elements other than the driving transistor 6, the driving transistor 6 has an appropriate voltage between the first gate electrode 6 a and the source electrode 6 i, and a drain electrode 6 h and a source electrode. It can operate normally by the voltage between 6i. In particular, by suppressing the change in the drive current of the drive transistor 6, the function of the drive transistor 6 can be maintained satisfactorily and the EL element 8 can emit light well.
In the above description, the ground wiring 33 is set to the ground potential, and the first light shielding film 6e and the second light shielding film 5e are connected to the ground wiring 33 and set to the ground potential. The configuration is not limited to the above, and the first light-shielding film 6e and the second light-shielding film 5e may not be connected to either one without the ground wiring 33. In this case, the electric field shielding effect cannot be obtained, but the light shielding effect can be obtained in the same manner.

（実施形態２）
次に、本発明に係るＥＬパネル、トランジスタ構造体の実施形態２について説明する。なお、実施形態１と同様の構成については、同符号を付して説明を割愛する。 (Embodiment 2)
Next, a second embodiment of the EL panel and transistor structure according to the present invention will be described. In addition, about the structure similar to Embodiment 1, the same code | symbol is attached | subjected and description is omitted.

実施形態２におけるＥＬパネル１のトランジスタ構造体５６０について、図１８〜図２０を用いて説明する。ここで、図１８は、ＥＬパネル１の１画素Ｐに相当する平面図であり、図１９は、図１８のXIX−XIX線に沿った面の矢視断面図、図２０は、図１８のXX−XX線に沿った面の矢視断面図である。なお、図１８においては、電極及び配線を主に示す。   A transistor structure 560 of the EL panel 1 according to Embodiment 2 will be described with reference to FIGS. Here, FIG. 18 is a plan view corresponding to one pixel P of the EL panel 1, FIG. 19 is a cross-sectional view taken along the line XIX-XIX in FIG. 18, and FIG. It is arrow sectional drawing of the surface along the XX-XX line. Note that FIG. 18 mainly shows electrodes and wiring.

図１８に示すように、各画素Ｐのトランジスタ構造体５６０は、スイッチトランジスタ５０と駆動トランジスタ６０とを備える。第１薄膜トランジスタであるスイッチトランジスタ５０及び第２薄膜トランジスタである駆動トランジスタ６０は、信号線３に沿うように配列され、スイッチトランジスタ５０の近傍にキャパシタ７が配置され、駆動トランジスタ６０の近傍にＥＬ素子８が配置されている。また、各画素Ｐにおいて、走査線２と電圧供給線４の間に、スイッチトランジスタ５０、駆動トランジスタ６０、キャパシタ７及びＥＬ素子８が配置されている。   As shown in FIG. 18, the transistor structure 560 of each pixel P includes a switch transistor 50 and a drive transistor 60. The switch transistor 50 that is the first thin film transistor and the drive transistor 60 that is the second thin film transistor are arranged along the signal line 3, the capacitor 7 is disposed near the switch transistor 50, and the EL element 8 is disposed near the drive transistor 60. Is arranged. In each pixel P, a switch transistor 50, a drive transistor 60, a capacitor 7, and an EL element 8 are disposed between the scanning line 2 and the voltage supply line 4.

図１８〜図２０に示すように、基板１０上に第１ゲート電極５ａが設けられ、その第１ゲート電極５ａを覆うように基板１０の上面に第１絶縁膜１１が成膜されている。この第１絶縁膜１１の上に、第１半導体膜５ｂおよび第１半導体膜５ｂのチャネル領域を覆う第１保護絶縁膜５ｄと、第２半導体膜６ｂおよび第２半導体膜６ｂのチャネル領域を覆う第２保護絶縁膜６ｄとが形成され、その第２保護絶縁膜６ｄ上に配された第２ゲート電極６ａが形成されている。
また、第１保護絶縁膜５ｄ上に第１遮光膜５ｅが設けられており、第１半導体膜５ｂのチャネル領域を第１ゲート電極５ａと第１遮光膜５ｅとで挟む配置となっている。また、第１絶縁膜１１下の、第２半導体膜６ｂに対応する領域の基板１０上に第２遮光膜６ｅが設けられて、第２半導体膜６ｂのチャネル領域を第２ゲート電極６ａと第２遮光膜６ｅとで挟む配置となっている。そして、第１半導体膜５ｂ、第１保護絶縁膜５ｄ、第１遮光膜５ｅ、第２半導体膜６ｂ、第２保護絶縁膜６ｄ、第２ゲート電極６ａ等を覆うように第２絶縁膜１２が成膜されている。
さらに、第２絶縁膜１２上に、一対の不純物半導体膜５ｆ、５ｇとそれぞれの上面に配されたドレイン電極５ｈとソース電極５ｉと、一対の不純物半導体膜６ｆ、６ｇとそれぞれの上面に配されたドレイン電極６ｈとソース電極６ｉとが形成され、ドレイン電極６ｈ，５ｈ及びソース電極６ｉ，５ｉを覆うように第２絶縁膜１２の上面にパッシベーション膜１４が成膜されている。なお、一対の不純物半導体膜５ｆ、５ｇは、第２絶縁膜１２に形成された複数の開口部の各々を介して第１半導体膜５ｂのチャネル領域を挟む一対の端部にそれぞれ接続され、一対の不純物半導体膜６ｆ、６ｇは、第２絶縁膜１２に形成された複数の開口部の各々を介して第２半導体膜６ｂのチャネル領域を挟む一対の端部にそれぞれ接続されている。 As shown in FIGS. 18-20, the 1st gate electrode 5a is provided on the board | substrate 10, and the 1st insulating film 11 is formed in the upper surface of the board | substrate 10 so that the 1st gate electrode 5a may be covered. On the first insulating film 11, a first protective insulating film 5d covering the channel regions of the first semiconductor film 5b and the first semiconductor film 5b, and a channel region of the second semiconductor film 6b and the second semiconductor film 6b are covered. A second protective insulating film 6d is formed, and a second gate electrode 6a disposed on the second protective insulating film 6d is formed.
The first light shielding film 5e is provided on the first protective insulating film 5d, and the channel region of the first semiconductor film 5b is sandwiched between the first gate electrode 5a and the first light shielding film 5e. A second light-shielding film 6e is provided on the substrate 10 in a region corresponding to the second semiconductor film 6b under the first insulating film 11, and the channel region of the second semiconductor film 6b is connected to the second gate electrode 6a and the second gate electrode 6a. The two light shielding films 6e are arranged. Then, the second insulating film 12 covers the first semiconductor film 5b, the first protective insulating film 5d, the first light shielding film 5e, the second semiconductor film 6b, the second protective insulating film 6d, the second gate electrode 6a, and the like. A film is formed.
Further, on the second insulating film 12, a pair of impurity semiconductor films 5f and 5g, a drain electrode 5h and a source electrode 5i disposed on the respective upper surfaces, and a pair of impurity semiconductor films 6f and 6g are disposed on the respective upper surfaces. A drain electrode 6h and a source electrode 6i are formed, and a passivation film 14 is formed on the upper surface of the second insulating film 12 so as to cover the drain electrodes 6h and 5h and the source electrodes 6i and 5i. The pair of impurity semiconductor films 5f and 5g are respectively connected to a pair of end portions sandwiching the channel region of the first semiconductor film 5b through each of a plurality of openings formed in the second insulating film 12. The impurity semiconductor films 6f and 6g are connected to a pair of end portions sandwiching the channel region of the second semiconductor film 6b through each of a plurality of openings formed in the second insulating film 12.

信号線３は、基板１０と第１絶縁膜１１との間に形成されている。
また、接地電位に設定されるグランド配線３３が、信号線３に沿って基板１０と第１絶縁膜１１との間に形成されている。
走査線２は、導電層２ａに積層されてパッシベーション膜１４の下に形成されている。導電層２ａは、第１絶縁膜１１と第２絶縁膜１２との間に形成され、詳述すると、導電層２ａは第２ゲート電極６ａ及び第１遮光膜５ｅと同じ材料で同じ厚さに形成されて第１絶縁膜１１上に設けられている。この導電層２ａ上の第２絶縁膜１２には、導電層２ａを露出する溝（図示省略）が形成されており、その溝内に導電層２ａを覆う走査線２が設けられている。走査線２と導電層２ａが接触するように重なることで導通し、走査線２の配線抵抗を低くでき、信号遅延を抑制できる。
電圧供給線４は、導電層４ａに積層されてパッシベーション膜１４の下に形成されている。導電層４ａは、第１絶縁膜１１と第２絶縁膜１２との間に形成され、詳述すると、導電層４ａは第２ゲート電極６ａ及び第１遮光膜５ｅと同じ材料で同じ厚さに形成されて第１絶縁膜１１上に設けられている。この導電層４ａ上の第２絶縁膜１２には、導電層４ａを露出する溝（図示省略）が形成され、その溝内に導電層４ａを覆う電圧供給線４が設けられている。電圧供給線４と導電層４ａが接触するように重なることで導通し、電圧供給線４の低抵抗化を図り、駆動トランジスタ６を介してＥＬ素子８へ供給する電流量の安定化を図っている。 The signal line 3 is formed between the substrate 10 and the first insulating film 11.
A ground wiring 33 set to the ground potential is formed between the substrate 10 and the first insulating film 11 along the signal line 3.
The scanning line 2 is formed under the passivation film 14 by being laminated on the conductive layer 2a. The conductive layer 2a is formed between the first insulating film 11 and the second insulating film 12. More specifically, the conductive layer 2a has the same material and thickness as the second gate electrode 6a and the first light shielding film 5e. It is formed and provided on the first insulating film 11. In the second insulating film 12 on the conductive layer 2a, a groove (not shown) exposing the conductive layer 2a is formed, and a scanning line 2 covering the conductive layer 2a is provided in the groove. Conduction is achieved by overlapping the scanning line 2 and the conductive layer 2a so as to contact each other, the wiring resistance of the scanning line 2 can be lowered, and signal delay can be suppressed.
The voltage supply line 4 is formed under the passivation film 14 by being stacked on the conductive layer 4a. The conductive layer 4a is formed between the first insulating film 11 and the second insulating film 12. More specifically, the conductive layer 4a is made of the same material and the same thickness as the second gate electrode 6a and the first light shielding film 5e. It is formed and provided on the first insulating film 11. A groove (not shown) that exposes the conductive layer 4a is formed in the second insulating film 12 on the conductive layer 4a, and a voltage supply line 4 that covers the conductive layer 4a is provided in the groove. Conducting by overlapping the voltage supply line 4 and the conductive layer 4a so as to contact each other, reducing the resistance of the voltage supply line 4, and stabilizing the amount of current supplied to the EL element 8 through the driving transistor 6. Yes.

図１８、図２０に示すように、スイッチトランジスタ５０は、コプラナー型ボトムゲート構造の第１薄膜トランジスタである。このスイッチトランジスタ５０は、第１ゲート電極５ａ、第１半導体膜５ｂ、第１保護絶縁膜５ｄ、不純物半導体膜５ｆ，５ｇ、第１ドレイン電極５ｈ、第１ソース電極５ｉ、第１遮光膜５ｅ等を有するものである。   As shown in FIGS. 18 and 20, the switch transistor 50 is a first thin film transistor having a coplanar type bottom gate structure. The switch transistor 50 includes a first gate electrode 5a, a first semiconductor film 5b, a first protective insulating film 5d, impurity semiconductor films 5f and 5g, a first drain electrode 5h, a first source electrode 5i, a first light shielding film 5e, and the like. It is what has.

第１ゲート電極５ａは、基板１０と第１絶縁膜１１の間に形成されている。この第１ゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。また、第１ゲート電極５ａの上に絶縁性の第１絶縁膜１１が成膜されており、その第１絶縁膜１１によって第１ゲート電極５ａが被覆されている。この第１絶縁膜１１上であって第１ゲート電極５ａに対応する位置に真性な第１半導体膜５ｂが形成されており、第１半導体膜５ｂが第１絶縁膜１１を挟んで第１ゲート電極５ａと相対している。
第１半導体膜５ｂは、例えば、結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン）を含んでおり、第１絶縁膜１１側に位置する第１領域５１と、その反対面側の第１保護絶縁膜５ｄ側に位置する第２領域５２とを有している。ここでは、第２領域５２のシリコンの結晶化度が第１領域５１に比べて高く形成されている。換言すれば、第１半導体膜５ｂの第２領域５２は、第１領域５１に比べて相対的にシリコンの結晶化度が高く、結晶性シリコン領域の割合が第１領域５１に比べてより高い。そして、第１半導体膜５ｂの第１領域５１は、第２領域５２に比べて非晶質シリコン（アモルファスシリコン）領域の割合が高く、好ましくは実質的に非晶質シリコンのみの領域である。この第１半導体膜５ｂはチャネルが形成されるチャネル領域となる。この第１半導体膜５ｂの中央部上には、絶縁性の第１保護絶縁膜５ｄが形成されている。
第１保護絶縁膜５ｄは、例えば、シリコン窒化物又はシリコン酸化物からなり、第１半導体膜５ｂの略中央部上に形成されてチャネル領域を覆っている。この第１保護絶縁膜５ｄの上面に第１遮光膜５ｅが形成されている。
第１遮光膜５ｅは、第１保護絶縁膜５ｄ上であってチャネル領域に対応する位置に形成されている。この第１遮光膜５ｅは、駆動トランジスタ６０の第２ゲート電極６ａを形成する際に同一プロセスで形成され、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜の中から選択された材料よりなる。第１遮光膜５ｅは、その一部がコンタクトプラグ２０ｄを介してグランド配線３３に接続されている。
第１遮光膜５ｅ、第１保護絶縁膜５ｄ、第１半導体膜５ｂの上には、絶縁性の第２絶縁膜１２が成膜され、第１遮光膜５ｅ、第１保護絶縁膜５ｄ、第１半導体膜５ｂ等が第２絶縁膜１２によって被覆されている。第２絶縁膜１２は、例えば、光透過性を有し、窒化シリコン又は酸化シリコンを含有する。
第２絶縁膜１２上には、ドーパントを含有する半導体膜である不純物半導体膜５ｆ、５ｇが形成されている。不純物半導体膜５ｆは、第２絶縁膜１２に形成された開口部を通じて第１半導体膜５ｂの一方の端部に接続しており、不純物半導体膜５ｇは、第２絶縁膜１２に形成された開口部を通じて第１半導体膜５ｂの他方の端部に接続している。
不純物半導体膜５ｆ上にはドレイン電極５ｈが形成されており、不純物半導体膜５ｇ上にはソース電極５ｉが形成されている。ドレイン電極５ｈ及びソース電極５ｉは、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。
第２絶縁膜１２上のドレイン電極５ｈ及び不純物半導体膜５ｆ、ソース電極５ｉ及び不純物半導体膜５ｇは、パッシベーション膜１４で覆われている。パッシベーション膜１４は、例えば、窒化シリコン又は酸化シリコンを有する。
そして、スイッチトランジスタ５０は、パッシベーション膜１４によって被覆されている。 The first gate electrode 5 a is formed between the substrate 10 and the first insulating film 11. The first gate electrode 5a is preferably formed of a material selected from, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, and an AlTiNd alloy film. Further, an insulating first insulating film 11 is formed on the first gate electrode 5a, and the first gate electrode 5a is covered with the first insulating film 11. An intrinsic first semiconductor film 5b is formed on the first insulating film 11 at a position corresponding to the first gate electrode 5a, and the first semiconductor film 5b sandwiches the first insulating film 11 and the first gate. Opposite to the electrode 5a.
The first semiconductor film 5b includes, for example, crystalline silicon, particularly microcrystalline silicon (microcrystal silicon), and includes a first region 51 located on the first insulating film 11 side and a first protection on the opposite surface side. And a second region 52 located on the insulating film 5d side. Here, the silicon crystallinity of the second region 52 is higher than that of the first region 51. In other words, the second region 52 of the first semiconductor film 5 b has a relatively high degree of crystallinity of silicon compared to the first region 51, and the ratio of the crystalline silicon region is higher than that of the first region 51. . The first region 51 of the first semiconductor film 5b has a higher proportion of the amorphous silicon (amorphous silicon) region than the second region 52, and is preferably a substantially amorphous silicon-only region. The first semiconductor film 5b becomes a channel region where a channel is formed. An insulating first protective insulating film 5d is formed on the central portion of the first semiconductor film 5b.
The first protective insulating film 5d is made of, for example, silicon nitride or silicon oxide, and is formed on a substantially central portion of the first semiconductor film 5b to cover the channel region. A first light shielding film 5e is formed on the upper surface of the first protective insulating film 5d.
The first light shielding film 5e is formed on the first protective insulating film 5d at a position corresponding to the channel region. The first light shielding film 5e is formed by the same process when the second gate electrode 6a of the driving transistor 60 is formed, and is selected from among a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film. Consists of selected materials. A part of the first light shielding film 5e is connected to the ground wiring 33 via the contact plug 20d.
An insulating second insulating film 12 is formed on the first light shielding film 5e, the first protective insulating film 5d, and the first semiconductor film 5b, and the first light shielding film 5e, the first protective insulating film 5d, 1 semiconductor film 5 b and the like are covered with the second insulating film 12. The second insulating film 12 has, for example, optical transparency and contains silicon nitride or silicon oxide.
On the second insulating film 12, impurity semiconductor films 5f and 5g, which are semiconductor films containing a dopant, are formed. The impurity semiconductor film 5 f is connected to one end of the first semiconductor film 5 b through an opening formed in the second insulating film 12, and the impurity semiconductor film 5 g is an opening formed in the second insulating film 12. This is connected to the other end of the first semiconductor film 5b through this portion.
A drain electrode 5h is formed on the impurity semiconductor film 5f, and a source electrode 5i is formed on the impurity semiconductor film 5g. The drain electrode 5h and the source electrode 5i are preferably formed of a material selected from a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, and an AlTiNd alloy film.
The drain electrode 5h, the impurity semiconductor film 5f, the source electrode 5i, and the impurity semiconductor film 5g on the second insulating film 12 are covered with a passivation film 14. The passivation film 14 includes, for example, silicon nitride or silicon oxide.
The switch transistor 50 is covered with the passivation film 14.

なお、第１絶縁膜１１と第２絶縁膜１２に亘って形成されて信号線３に繋がるコンタクトホール１１ｂ内に不純物半導体膜５ｆとドレイン電極５ｈの一部が入り込んで、不純物半導体膜５ｆとドレイン電極５ｈの一部がコンタクトプラグ２０ｂを成すように形成されており、ドレイン電極５ｈと信号線３が導通可能になっている。
また、上記において、ドレイン電極６ｈとソース電極６ｉとは不純物半導体膜６ｆ、６ｇの上面に配され、ドレイン電極５ｈとソース電極５ｉとは不純物半導体膜５ｆ、５ｇの上面に配されているとしたが、上記のコンタクトプラグ２０ｂと同様に構成されているものであってもよい。すなわち、第２絶縁膜１２に形成された複数の開口部の、それぞれの内部に、不純物半導体膜６ｆとドレイン電極６ｈの一部、不純物半導体膜６ｇソース電極６ｉの一部、不純物半導体膜５ｆとドレイン電極５ｈの一部、不純物半導体膜５ｇとソース電極５ｉの一部、が入り込んでいるものであってもよい。 Part of the impurity semiconductor film 5f and the drain electrode 5h enters the contact hole 11b formed over the first insulating film 11 and the second insulating film 12 and connected to the signal line 3, and the impurity semiconductor film 5f and the drain A part of the electrode 5h is formed to form a contact plug 20b, and the drain electrode 5h and the signal line 3 can be electrically connected.
In the above description, the drain electrode 6h and the source electrode 6i are disposed on the upper surfaces of the impurity semiconductor films 6f and 6g, and the drain electrode 5h and the source electrode 5i are disposed on the upper surfaces of the impurity semiconductor films 5f and 5g. However, it may be configured similarly to the contact plug 20b. That is, in each of the plurality of openings formed in the second insulating film 12, an impurity semiconductor film 6f, a part of the drain electrode 6h, a part of the impurity semiconductor film 6g, a part of the source electrode 6i, and the impurity semiconductor film 5f A part of the drain electrode 5h, a part of the impurity semiconductor film 5g, and a part of the source electrode 5i may be inserted.

このスイッチトランジスタ５０において、第１絶縁膜１１はゲート絶縁膜として機能し、第１ゲート電極５ａの電界が作用する第１半導体膜５ｂにおける第１保護絶縁膜５ｄで覆われている領域にチャネル（チャネル領域）が形成される。特に、第１半導体膜５ｂにおいて第１ゲート電極５ａ側となる、第１半導体膜５ｂの第１領域５１にチャネルが形成され、その第１領域５１がソース電極５ｉとドレイン電極５ｈの間の電流経路になる。
そして、第１半導体膜５ｂの第１領域５１は、非晶質シリコン（アモルファスシリコン）をより多く含んでいる半導体層であるので、その第１領域５１をチャネルの電流経路とするスイッチトランジスタ５０は、非晶質シリコンからなる半導体膜（或いは、非晶質シリコンを主成分とする半導体膜）を備える薄膜トランジスタに相当する。つまり、スイッチトランジスタ５０の第１領域５１の非晶質シリコンは、微結晶シリコンのような結晶性シリコンと比べてリーク電流が少なく、半導体層に流れる電流のオン／オフ比、すなわち、（オン時に半導体層に流れる電流）／（オフ時に半導体層に流れる電流）の値が大きいので、駆動トランジスタ６０のオン／オフを制御するスイッチトランジスタとして好適に機能する。 In the switch transistor 50, the first insulating film 11 functions as a gate insulating film, and a channel (in the region covered with the first protective insulating film 5d in the first semiconductor film 5b on which the electric field of the first gate electrode 5a acts) Channel region) is formed. In particular, a channel is formed in the first region 51 of the first semiconductor film 5b on the first gate electrode 5a side in the first semiconductor film 5b, and the first region 51 is a current between the source electrode 5i and the drain electrode 5h. Become a route.
Since the first region 51 of the first semiconductor film 5b is a semiconductor layer containing more amorphous silicon (amorphous silicon), the switch transistor 50 having the first region 51 as a channel current path is This corresponds to a thin film transistor including a semiconductor film made of amorphous silicon (or a semiconductor film containing amorphous silicon as a main component). That is, the amorphous silicon in the first region 51 of the switch transistor 50 has less leakage current than crystalline silicon such as microcrystalline silicon, and the on / off ratio of the current flowing through the semiconductor layer, that is, (when turned on) Since the value of (current flowing through the semiconductor layer) / (current flowing through the semiconductor layer when turned off) is large, the value suitably functions as a switch transistor that controls on / off of the driving transistor 60.

また、スイッチトランジスタ５０において、第１遮光膜５ｅは、第１半導体膜５ｂのチャネル領域を第１ゲート電極５ａとで挟む配置に設けられているので、第１遮光膜５ｅと第１ゲート電極５ａとでＥＬ素子８の発光光などの光を遮ることができ、その光が第１半導体膜５ｂのチャネル領域に到達しにくくなる。その結果、スイッチトランジスタ５０にリーク電流が生じにくくなり、トランジスタ特性が安定するので、スイッチトランジスタ５０は良好に機能することができる。
更に、第１遮光膜５ｅはグランド配線３３に接続されて接地されているため、第１遮光膜５ｅは、第１半導体膜５ｂのチャネル領域に作用する不要な電界を遮断することができるので、その不要な電界によるソース・ドレイン間の電圧変化を防いで、スイッチトランジスタ５０の機能を良好に維持する。 In the switch transistor 50, the first light-shielding film 5e is provided so as to sandwich the channel region of the first semiconductor film 5b with the first gate electrode 5a. Therefore, the first light-shielding film 5e and the first gate electrode 5a are provided. Thus, light such as light emitted from the EL element 8 can be blocked, and the light hardly reaches the channel region of the first semiconductor film 5b. As a result, a leakage current hardly occurs in the switch transistor 50 and the transistor characteristics are stabilized, so that the switch transistor 50 can function well.
Further, since the first light shielding film 5e is connected to the ground wiring 33 and grounded, the first light shielding film 5e can block an unnecessary electric field acting on the channel region of the first semiconductor film 5b. The change in voltage between the source and the drain due to the unnecessary electric field is prevented, and the function of the switch transistor 50 is maintained well.

図１８、図１９に示すように、駆動トランジスタ６０は、コプラナー型トップゲート構造の第２薄膜トランジスタである。この駆動トランジスタ６０は、第２ゲート電極６ａ、第２半導体膜６ｂ、第２保護絶縁膜６ｄ、不純物半導体膜６ｆ，６ｇ、第２ドレイン電極６ｈ、第２ソース電極６ｉ、第２遮光膜６ｅ等を有するものである。   As shown in FIGS. 18 and 19, the driving transistor 60 is a second thin film transistor having a coplanar top gate structure. The driving transistor 60 includes a second gate electrode 6a, a second semiconductor film 6b, a second protective insulating film 6d, impurity semiconductor films 6f and 6g, a second drain electrode 6h, a second source electrode 6i, a second light shielding film 6e, and the like. It is what has.

第２遮光膜６ｅは、基板１０と第１絶縁膜１１の間に形成されている。この第２遮光膜６ｅは、スイッチトランジスタ５０の第１ゲート電極５ａを形成する際に同一プロセスで形成され、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜の中から選択された材料よりなる。第２遮光膜６ｅは、その一部がグランド配線３３に接続されている。
基板１０の上面に成膜されている絶縁性の第１絶縁膜１１は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この第１絶縁膜１１上であって第２ゲート電極６ａに対応することになる位置に真性な第２半導体膜６ｂが形成されている。
第２半導体膜６ｂは、例えば、結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン）を含んでおり、第１絶縁膜１１側に位置する第１領域６１と、その反対面側の第２保護絶縁膜６ｄ側に位置する第２領域６２とを有している。ここでは、第２領域６２のシリコンの結晶化度が第１領域６１に比べて高く形成されている。換言すれば、第２半導体膜６ｂの第２領域６２は、第１領域６１に比べて相対的にシリコンの結晶化度が高く、結晶性シリコン領域の割合が第１領域５１に比べてより高い。そして、第２半導体膜６ｂの第１領域６１は、第２領域６２に比べて非晶質シリコン（アモルファスシリコン）領域の割合が高く、好ましくは実質的に非晶質シリコンのみの領域である。第２半導体膜６ｂの第１領域６１は、第１半導体膜５ｂの第１領域５１と同じ組成で且つ同じ厚さであり、第２半導体膜６ｂの第２領域６２は、第１半導体膜５ｂの第２領域５２と同じ組成且つ同じ厚さである。このため、第２半導体膜６ｂ及び第１半導体膜５ｂは、後述するように、同一材料層である半導体層９ｂを用いて同一プロセスで一括して製造することができる。
この第２半導体膜６ｂはチャネルが形成されるチャネル領域となる。また、第２半導体膜６ｂの中央部上には、絶縁性の第２保護絶縁膜６ｄが形成されている。
第２保護絶縁膜６ｄは、例えば、シリコン窒化物又はシリコン酸化物を含むことが好ましく、第２半導体膜６ｂの略中央部上に形成されてチャネル領域を覆っている。この第２保護絶縁膜６ｄの上面に第２ゲート電極６ａが形成されている。第２保護絶縁膜６ｄは、第１保護絶縁膜５ｄと同一材料で構成され且つ同じ厚さである。このため、第２保護絶縁膜６ｄ及び第１保護絶縁膜５ｄは、後述するように、同一材料層である保護絶縁層９ｄを用いて、同一プロセスで一括して製造することができる。
第２ゲート電極６ａは、第２保護絶縁膜６ｄ上にその第２保護絶縁膜６ｄよりもチャネル長方向に僅かに短い幅で形成されており、第２保護絶縁膜６ｄの両端が第２ゲート電極６ａの両側から僅かに張り出している。この第２ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。
第２ゲート電極６ａ、第２保護絶縁膜６ｄ、第２半導体膜６ｂの上には、絶縁性の第２絶縁膜１２が成膜され、第２ゲート電極６ａ、第２保護絶縁膜６ｄ、第２半導体膜６ｂ等が第２絶縁膜１２によって被覆されている。
第２絶縁膜１２上には、ドーパントを含有する半導体膜である不純物半導体膜６ｆ、６ｇが形成されている。不純物半導体膜６ｆは、第２絶縁膜１２に形成された開口部を通じて第２半導体膜６ｂの一方の端部に接続しており、不純物半導体膜６ｇは、第２絶縁膜１２に形成された開口部を通じて第２半導体膜６ｂの他方の端部に接続している。不純物半導体膜６ｆ，６ｇは、不純物半導体膜５ｆ，５ｇと同一材料で構成され且つ同じ厚さである。そのため、不純物半導体膜６ｆ，６ｇ及び不純物半導体膜５ｆ，５ｇは、後述するように、同一材料層である不純物半導体層９ｆを用いて同一プロセスで一括して製造することが可能となる。
不純物半導体膜６ｆ上にはドレイン電極６ｈが形成されており、不純物半導体膜６ｇ上にはソース電極６ｉが形成されている。ドレイン電極６ｈ及びソース電極６ｉは、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。ドレイン電極６ｈ，ソース電極６ｉは、ドレイン電極５ｈ、ソース電極５ｉと同一材料で構成され且つ同じ厚さである。そのため、ドレイン電極６ｈ，ソース電極６ｉ及びドレイン電極５ｈ、ソース電極５ｉは、後述するように、同一材料層である導電膜９ｈを用いて同一プロセスで一括して製造することができる。
第２絶縁膜１２上のドレイン電極６ｈ及び不純物半導体膜６ｆ、ソース電極６ｉ及び不純物半導体膜６ｇは、パッシベーション膜１４で覆われている。
そして、駆動トランジスタ６０は、パッシベーション膜１４によって被覆されている。 The second light shielding film 6 e is formed between the substrate 10 and the first insulating film 11. The second light-shielding film 6e is formed by the same process when the first gate electrode 5a of the switch transistor 50 is formed, and is selected from among a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film. Consists of selected materials. A part of the second light shielding film 6 e is connected to the ground wiring 33.
The insulating first insulating film 11 formed on the upper surface of the substrate 10 has, for example, optical transparency and is made of silicon nitride or silicon oxide. An intrinsic second semiconductor film 6b is formed on the first insulating film 11 at a position corresponding to the second gate electrode 6a.
The second semiconductor film 6b includes, for example, crystalline silicon, particularly microcrystalline silicon (microcrystal silicon), and includes a first region 61 located on the first insulating film 11 side and a second protection on the opposite surface side. And a second region 62 located on the insulating film 6d side. Here, the silicon crystallinity of the second region 62 is formed higher than that of the first region 61. In other words, the second region 62 of the second semiconductor film 6 b has a relatively high silicon crystallinity compared to the first region 61, and the ratio of the crystalline silicon region is higher than that of the first region 51. . The first region 61 of the second semiconductor film 6b has a higher proportion of the amorphous silicon (amorphous silicon) region than the second region 62, and is preferably a region substantially only of amorphous silicon. The first region 61 of the second semiconductor film 6b has the same composition and the same thickness as the first region 51 of the first semiconductor film 5b, and the second region 62 of the second semiconductor film 6b is the first semiconductor film 5b. The second composition 52 has the same composition and the same thickness. Therefore, the second semiconductor film 6b and the first semiconductor film 5b can be collectively manufactured in the same process using the semiconductor layer 9b which is the same material layer, as will be described later.
The second semiconductor film 6b becomes a channel region where a channel is formed. An insulating second protective insulating film 6d is formed on the center of the second semiconductor film 6b.
The second protective insulating film 6d preferably includes, for example, silicon nitride or silicon oxide, and is formed on a substantially central portion of the second semiconductor film 6b to cover the channel region. A second gate electrode 6a is formed on the upper surface of the second protective insulating film 6d. The second protective insulating film 6d is made of the same material as the first protective insulating film 5d and has the same thickness. For this reason, the 2nd protective insulating film 6d and the 1st protective insulating film 5d can be collectively manufactured by the same process using the protective insulating layer 9d which is the same material layer so that it may mention later.
The second gate electrode 6a is formed on the second protective insulating film 6d with a width slightly shorter in the channel length direction than the second protective insulating film 6d, and both ends of the second protective insulating film 6d are the second gate. It slightly protrudes from both sides of the electrode 6a. The second gate electrode 6a is preferably formed of a material selected from, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, and an AlTiNd alloy film.
An insulating second insulating film 12 is formed on the second gate electrode 6a, the second protective insulating film 6d, and the second semiconductor film 6b, and the second gate electrode 6a, the second protective insulating film 6d, and the second 2 The semiconductor film 6b and the like are covered with the second insulating film 12.
On the second insulating film 12, impurity semiconductor films 6f and 6g, which are semiconductor films containing a dopant, are formed. The impurity semiconductor film 6 f is connected to one end of the second semiconductor film 6 b through an opening formed in the second insulating film 12, and the impurity semiconductor film 6 g is an opening formed in the second insulating film 12. It is connected to the other end of the second semiconductor film 6b through this part. The impurity semiconductor films 6f and 6g are made of the same material and have the same thickness as the impurity semiconductor films 5f and 5g. Therefore, the impurity semiconductor films 6f and 6g and the impurity semiconductor films 5f and 5g can be collectively manufactured in the same process using the impurity semiconductor layer 9f that is the same material layer, as will be described later.
A drain electrode 6h is formed on the impurity semiconductor film 6f, and a source electrode 6i is formed on the impurity semiconductor film 6g. The drain electrode 6h and the source electrode 6i are preferably formed of a material selected from a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, and an AlTiNd alloy film. The drain electrode 6h and the source electrode 6i are made of the same material as the drain electrode 5h and the source electrode 5i and have the same thickness. Therefore, the drain electrode 6h, the source electrode 6i, the drain electrode 5h, and the source electrode 5i can be collectively manufactured in the same process using the conductive film 9h that is the same material layer, as will be described later.
The drain electrode 6h, the impurity semiconductor film 6f, the source electrode 6i, and the impurity semiconductor film 6g on the second insulating film 12 are covered with the passivation film 14.
The driving transistor 60 is covered with the passivation film 14.

この駆動トランジスタ６０において、第２保護絶縁膜６ｄはゲート絶縁膜として機能し、第２ゲート電極６ａの電界が作用する第２半導体膜６ｂにおける第２保護絶縁膜６ｄで覆われている領域にチャネル（チャネル領域）が形成される。特に、第２半導体膜６ｂにおいて第２ゲート電極６ａ側となる、第２半導体膜６ｂの第２領域６２にチャネルが形成され、その第２領域６２がソース電極６ｉとドレイン電極６ｈの間の電流経路になる。
そして、第２半導体膜６ｂの第２領域６２は、結晶性シリコンを第１領域６１より多く含んでいる半導体層であるので、その第２領域６２をチャネルの電流経路とする駆動トランジスタ６０は、結晶性シリコンからなる半導体膜（或いは、結晶性シリコンを主成分とする半導体膜）を備える薄膜トランジスタに相当する。つまり、駆動トランジスタ６０の第２領域６２内の微結晶シリコンは、結晶粒径が概ね５０〜１００ｎｍの結晶性シリコンであり、非晶質シリコンに比べてトランジスタの駆動による閾値電圧のシフトが少ないことからトランジスタの劣化を抑えられる上に、キャリア移動度が高いので、スイッチトランジスタ５０の制御によってＥＬ素子８に電流を流す駆動トランジスタとして好適に機能する。
特に、トップゲートである第２ゲート電極６ａは、ソース電極６ｉとドレイン電極６ｈよりも第２半導体膜６ｂに近接した配置であって、ソース電極６ｉとドレイン電極６ｈの下方に設けられている。第２ゲート電極６ａがソース電極６ｉとドレイン電極６ｈよりも下側に設けられているので、第２ゲート電極６ａの電界がソース電極６ｉとドレイン電極６ｈに妨げられることは無く、第２ゲート電極６ａの電界が全て第２半導体膜６ｂに作用することとなって、第２半導体膜６ｂのチャネル領域に適正にチャネルが形成される。 In the driving transistor 60, the second protective insulating film 6d functions as a gate insulating film, and a channel is formed in a region covered with the second protective insulating film 6d in the second semiconductor film 6b on which the electric field of the second gate electrode 6a acts. (Channel region) is formed. In particular, a channel is formed in the second region 62 of the second semiconductor film 6b on the second gate electrode 6a side in the second semiconductor film 6b, and the second region 62 is a current between the source electrode 6i and the drain electrode 6h. Become a route.
Since the second region 62 of the second semiconductor film 6b is a semiconductor layer containing more crystalline silicon than the first region 61, the drive transistor 60 having the second region 62 as a channel current path is This corresponds to a thin film transistor including a semiconductor film made of crystalline silicon (or a semiconductor film containing crystalline silicon as a main component). That is, the microcrystalline silicon in the second region 62 of the driving transistor 60 is crystalline silicon having a crystal grain size of approximately 50 to 100 nm, and the shift of the threshold voltage due to driving of the transistor is less than that of amorphous silicon. In addition, since the deterioration of the transistor can be suppressed and the carrier mobility is high, the transistor suitably functions as a drive transistor for passing a current to the EL element 8 under the control of the switch transistor 50.
In particular, the second gate electrode 6a, which is a top gate, is disposed closer to the second semiconductor film 6b than the source electrode 6i and the drain electrode 6h, and is provided below the source electrode 6i and the drain electrode 6h. Since the second gate electrode 6a is provided below the source electrode 6i and the drain electrode 6h, the electric field of the second gate electrode 6a is not hindered by the source electrode 6i and the drain electrode 6h, and the second gate electrode All of the electric field 6a acts on the second semiconductor film 6b, so that a channel is appropriately formed in the channel region of the second semiconductor film 6b.

なお、このトップゲート構造の駆動トランジスタ６０において、第２半導体膜６ｂの第２領域６２におけるチャネルの電流経路は、第１領域６１との界面側でなく、より第２ゲート電極６ａに近い第２保護絶縁膜６ｄとの界面側になる。第２半導体膜６ｂの第２領域６２における第１領域６１との界面側よりも、第２保護絶縁膜６ｄとの界面側の方がシリコンの結晶化度がより一層高いので、駆動トランジスタ６０の電流経路に適している。
これは、結晶性シリコンからなる第２領域６２を成膜する当初はシリコンの結晶化が安定しておらず、第２領域６２の第１領域６１との界面側にはシリコンの結晶化度が比較的悪いインキュベーション層が生じやすく、第２保護絶縁膜６ｄとの界面側の第２領域６２にはシリコンの結晶化が安定した半導体膜の成膜が可能なことによる。
そして、シリコンの結晶化が安定して成膜された第２保護絶縁膜６ｄとの界面側の第２領域６２の方がより一層電流経路に適しているので、その第２領域６２を電流経路とするように駆動トランジスタ６０がトップゲート構造を成すことで、駆動トランジスタ６０は、駆動トランジスタとしてより一層好適に機能することになる。 In the top gate driving transistor 60, the channel current path in the second region 62 of the second semiconductor film 6b is not the interface side with the first region 61, but is closer to the second gate electrode 6a. It becomes the interface side with the protective insulating film 6d. Since the crystallinity of silicon is higher at the interface side with the second protective insulating film 6d than at the interface side with the first region 61 in the second region 62 of the second semiconductor film 6b, Suitable for current path.
This is because the crystallization of silicon is not stable at the beginning of forming the second region 62 made of crystalline silicon, and the crystallinity of silicon is not present on the interface side of the second region 62 with the first region 61. This is because a relatively poor incubation layer is likely to occur, and a semiconductor film with stable crystallization of silicon can be formed in the second region 62 on the interface side with the second protective insulating film 6d.
Since the second region 62 on the interface side with the second protective insulating film 6d formed with stable crystallization of silicon is more suitable for the current path, the second region 62 is used as the current path. As described above, when the driving transistor 60 has a top gate structure, the driving transistor 60 functions more suitably as a driving transistor.

また、駆動トランジスタ６０において、第２遮光膜６ｅは、第２半導体膜６ｂのチャネル領域を第２ゲート電極６ａとで挟む配置に設けられているので、第２遮光膜６ｅと第２ゲート電極６ａとでＥＬ素子８の発光光などの光を遮ることができ、その光が第２半導体膜６ｂのチャネル領域に到達しにくくなる。その結果、駆動トランジスタ６０にリーク電流が生じにくくなり、トランジスタ特性が安定するので、駆動トランジスタ６０は良好に機能することができる。
更に、第２遮光膜６ｅはグランド配線３３に接続されて接地されているため、第２遮光膜６ｅは、第２半導体膜６ｂのチャネル領域に作用する不要な電界を遮断することができるので、その不要な電界によるソース・ドレイン間の電圧変化を防ぎ、駆動トランジスタ６０の駆動電流の変化を抑えることによって、駆動トランジスタ６０の機能を良好に維持する。 In the driving transistor 60, the second light shielding film 6e is provided so as to sandwich the channel region of the second semiconductor film 6b with the second gate electrode 6a. Therefore, the second light shielding film 6e and the second gate electrode 6a are provided. Thus, light such as light emitted from the EL element 8 can be blocked, and the light hardly reaches the channel region of the second semiconductor film 6b. As a result, a leakage current hardly occurs in the driving transistor 60 and the transistor characteristics are stabilized, so that the driving transistor 60 can function well.
Furthermore, since the second light shielding film 6e is connected to the ground wiring 33 and grounded, the second light shielding film 6e can block an unnecessary electric field acting on the channel region of the second semiconductor film 6b. By preventing the voltage change between the source and the drain due to the unnecessary electric field and suppressing the change in the drive current of the drive transistor 60, the function of the drive transistor 60 is maintained well.

キャパシタ７は、駆動トランジスタ６０の第２ゲート電極６ａとソース電極６ｉとの間に接続されている。具体的には、キャパシタ７の電極７ａは、駆動トランジスタ６０の第２ゲート電極６ａに接続され、キャパシタ７の電極７ｂは、駆動トランジスタ６０のソース電極６ｉに接続されている。そして、図１８、図２０に示すように、基板１０と第１絶縁膜１１との間にキャパシタ７の一方の電極７ａが形成され、第２絶縁膜１２とパッシベーション膜１４との間にキャパシタ７の他方の電極７ｂが形成され、電極７ａと電極７ｂが誘電体である第１絶縁膜１１と第２絶縁膜１２を挟んで相対している。なお、キャパシタ７の電極７ｂは、ドーパントを含有する不純物半導体膜と、ソース・ドレイン電極と同じ材料からなる導電膜との積層体になっている。   The capacitor 7 is connected between the second gate electrode 6a and the source electrode 6i of the driving transistor 60. Specifically, the electrode 7 a of the capacitor 7 is connected to the second gate electrode 6 a of the driving transistor 60, and the electrode 7 b of the capacitor 7 is connected to the source electrode 6 i of the driving transistor 60. As shown in FIGS. 18 and 20, one electrode 7 a of the capacitor 7 is formed between the substrate 10 and the first insulating film 11, and the capacitor 7 is interposed between the second insulating film 12 and the passivation film 14. The other electrode 7b is formed, and the electrode 7a and the electrode 7b are opposed to each other with the first insulating film 11 and the second insulating film 12 which are dielectrics interposed therebetween. The electrode 7b of the capacitor 7 is a laminate of an impurity semiconductor film containing a dopant and a conductive film made of the same material as the source / drain electrodes.

なお、信号線３、グランド配線３３、キャパシタ７の電極７ａ、スイッチトランジスタ５０の第１ゲート電極５ａ、駆動トランジスタ６０の第２遮光膜６ｅは、基板１０に一面に成膜した導電膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
また、スイッチトランジスタ５０の第１遮光膜５ｅ、駆動トランジスタ６０の第２ゲート電極６ａ、導電層２ａ、導電層４ａは、第１絶縁膜１１等に成膜した導電膜（９ａ）をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５０のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６０のドレイン電極６ｈ，ソース電極６ｉは、第２絶縁膜１２に一面に成膜した導電膜（９ｈ）をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。なお、キャパシタ７の電極７ｂは、ドーパントを含有する不純物半導体膜とともに、ソース・ドレイン電極となる導電膜を形状加工してなる。 The signal line 3, the ground wiring 33, the electrode 7a of the capacitor 7, the first gate electrode 5a of the switch transistor 50, and the second light-shielding film 6e of the driving transistor 60 are formed by photolithography using a conductive film formed on the substrate 10 over the entire surface. It is formed in a lump by shape processing by the method and the etching method.
The first light-shielding film 5e of the switch transistor 50, the second gate electrode 6a, the conductive layer 2a, and the conductive layer 4a of the drive transistor 60 are formed by photolithography using a conductive film (9a) formed on the first insulating film 11 or the like. In addition, it is formed in a lump by shape processing by an etching method or the like.
Further, the scanning line 2, the voltage supply line 4, the electrode 7 b of the capacitor 7, the drain electrode 5 h and source electrode 5 i of the switch transistor 50, and the drain electrode 6 h and source electrode 6 i of the driving transistor 60 are flush with the second insulating film 12. The formed conductive film (9h) is collectively formed by shape processing by a photolithography method, an etching method, or the like. The electrode 7b of the capacitor 7 is formed by processing a conductive film to be a source / drain electrode together with an impurity semiconductor film containing a dopant.

また、第１絶縁膜１１と第２絶縁膜１２には、第１ゲート電極５ａと走査線２とが重なる領域にコンタクトホール１１ａが形成され、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、第２ゲート電極６ａとソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されている。このコンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ａによってスイッチトランジスタ５０の第１ゲート電極５ａと走査線２が電気的に導通し、コンタクトプラグ２０ｂによってスイッチトランジスタ５０のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５０のソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５０のソース電極５ｉと駆動トランジスタ６０の第２ゲート電極６ａが電気的に導通する。なお、コンタクトプラグ２０ａ〜２０ｃを介することなく、走査線２が直接第１ゲート電極５ａと接触し、ドレイン電極５ｈが信号線３と接触し、ソース電極５ｉが第２ゲート電極６ａと接触してもよい。
また、第１絶縁膜１１には、第１遮光膜５ｅとグランド配線３３とが重なる領域にコンタクトホール１１ｄが形成されており、そのコンタクトホール１１ｄにコンタクトプラグ２０ｄが埋め込まれている。コンタクトプラグ２０ｄによって第１遮光膜５ｅとグランド配線３３とが導通し、第１遮光膜５ｅが接地されるようになっている。
また、駆動トランジスタ６０のドレイン電極６ｈが電圧供給線４に一体に連なっており、駆動トランジスタ６０のソース電極６ｉがキャパシタ７の電極７ｂに一体に連なっている。 Further, in the first insulating film 11 and the second insulating film 12, a contact hole 11a is formed in a region where the first gate electrode 5a and the scanning line 2 overlap, and a contact is made in a region where the drain electrode 5h and the signal line 3 overlap. A hole 11b is formed, and a contact hole 11c is formed in a region where the second gate electrode 6a and the source electrode 5i overlap. Contact plugs 20a to 20c are buried in the contact holes 11a to 11c, respectively. The contact plug 20a electrically connects the first gate electrode 5a of the switch transistor 50 and the scanning line 2, the contact plug 20b electrically connects the drain electrode 5h of the switch transistor 50 and the signal line 3, and the contact plug 20c The source electrode 5i of the switch transistor 50 and the electrode 7a of the capacitor 7 are electrically connected, and the source electrode 5i of the switch transistor 50 and the second gate electrode 6a of the drive transistor 60 are electrically connected. Note that the scanning line 2 is in direct contact with the first gate electrode 5a, the drain electrode 5h is in contact with the signal line 3, and the source electrode 5i is in contact with the second gate electrode 6a without passing through the contact plugs 20a to 20c. Also good.
In the first insulating film 11, a contact hole 11d is formed in a region where the first light shielding film 5e and the ground wiring 33 overlap, and a contact plug 20d is embedded in the contact hole 11d. The first light shielding film 5e and the ground wiring 33 are electrically connected by the contact plug 20d, and the first light shielding film 5e is grounded.
Further, the drain electrode 6 h of the driving transistor 60 is integrally connected to the voltage supply line 4, and the source electrode 6 i of the driving transistor 60 is integrally connected to the electrode 7 b of the capacitor 7.

このスイッチトランジスタ５０と駆動トランジスタ６０とで構成されるトランジスタ構造体５６０の駆動、制御によっても同様にＥＬ素子８が発光し、トランジスタ構造体５６０を備えるＥＬパネル１も同様に発光する。   The EL element 8 similarly emits light by driving and controlling the transistor structure 560 including the switch transistor 50 and the drive transistor 60, and the EL panel 1 including the transistor structure 560 also emits light.

次に、本発明にかかるＥＬパネル１におけるトランジスタ構造体５６０を構成するスイッチトランジスタ５０と駆動トランジスタ６０の製造方法について、図２１から図３１の工程図を用いて説明する。
なお、この工程説明図で示すスイッチトランジスタ５０と駆動トランジスタ６０とは、実際には一部形状等が異なるが、ここでは便宜上、各薄膜トランジスタを同等のサイズを有するものとして示し、各薄膜トランジスタの主要部を概念的に図示して説明する。図中左側が駆動トランジスタ６０、図中右側がスイッチトランジスタ５０である。 Next, a method for manufacturing the switch transistor 50 and the drive transistor 60 constituting the transistor structure 560 in the EL panel 1 according to the present invention will be described with reference to the process diagrams of FIGS.
Note that the switch transistor 50 and the drive transistor 60 shown in this process explanatory diagram are actually partially different in shape and the like, but here, for convenience, each thin film transistor is shown as having the same size, and the main part of each thin film transistor. Is conceptually illustrated and described. The left side in the figure is the drive transistor 60, and the right side in the figure is the switch transistor 50.

まず、図２１に示すように、基板１０上に例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等のゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、スイッチトランジスタ５０の第１ゲート電極５ａと、駆動トランジスタ６０の第２遮光膜６ｅを形成する。また、第１ゲート電極５ａと第２遮光膜６ｅとともに、基板１０上に、信号線３、グランド配線３３、キャパシタ７の電極７ａを形成する（図１８、図１９参照）。   First, as shown in FIG. 21, a gate metal layer such as a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film is deposited on the substrate 10 by sputtering, and photolithography and etching are performed. The first gate electrode 5a of the switch transistor 50 and the second light-shielding film 6e of the driving transistor 60 are formed by patterning using a method or the like. In addition to the first gate electrode 5a and the second light shielding film 6e, the signal line 3, the ground wiring 33, and the electrode 7a of the capacitor 7 are formed on the substrate 10 (see FIGS. 18 and 19).

次いで、図２２に示すように、プラズマＣＶＤ（ＰＥ−ＣＶＤ）によって、窒化シリコン等の第１絶縁膜１１を成膜する。
さらに、図２２に示すように、第１絶縁膜１１上に、結晶性シリコンを含む半導体層９ｂをプラズマＣＶＤにより成膜する。半導体膜（５ｂ、６ｂ）となる半導体層９ｂを成膜する際、先にシリコンの結晶化度が比較的低い第１シリコン層９１を成膜し、続けてシリコンの結晶化度が比較的高い第２シリコン層９２を成膜する。
具体的に、ＳｉＨ４ガスに対するＨ２ガスの割合が低く、プラズマパワーと圧力が低い条件で、非晶質シリコン薄膜である第１シリコン層９１を成膜した。その後、ＳｉＨ４ガスに対するＨ２ガスの割合を圧倒的に多くし、また、より結晶化度を高くするためにプラズマパワーと圧力を大きくすることで、微結晶シリコン薄膜である第２シリコン層９２を成膜した。本実施例では、キャリアガスとしてアルゴンを用い、ガス流量をＳｉＨ４／Ｈ２＝５０／１０５００［ＳＣＣＭ］とし、パワー密度０．１３４［Ｗ／ｃｍ２］、圧力３００［Ｐａ］の条件で第２シリコン層９２を成膜した。 Next, as shown in FIG. 22, a first insulating film 11 such as silicon nitride is formed by plasma CVD (PE-CVD).
Further, as shown in FIG. 22, a semiconductor layer 9b containing crystalline silicon is formed on the first insulating film 11 by plasma CVD. When the semiconductor layer 9b to be the semiconductor film (5b, 6b) is formed, the first silicon layer 91 having a relatively low silicon crystallinity is formed first, and then the silicon crystallinity is relatively high. A second silicon layer 92 is formed.
Specifically, the first silicon layer 91 that is an amorphous silicon thin film was formed under the condition that the ratio of H 2 gas to SiH 4 gas was low and the plasma power and pressure were low. Thereafter, the ratio of the H 2 gas to the SiH 4 gas is overwhelmingly increased, and the plasma power and the pressure are increased in order to further increase the crystallinity, whereby the second silicon layer 92 which is a microcrystalline silicon thin film. Was deposited. In this embodiment, argon is used as the carrier gas, the gas flow rate is SiH 4 / H 2 = 50/10500 [SCCM], the power density is 0.134 [W / cm 2 ], and the pressure is 300 [Pa]. Two silicon layers 92 were formed.

なお、半導体層９ｂにおける第１シリコン層９１と第２シリコン層９２（半導体膜における第１領域と第２領域）のシリコンの結晶化度に関し、ラマン分光測定により算出した結晶化度に基づいて判別することについては、実施形態１で前述した通りであり、結晶化度が２０％以上であれば微結晶シリコン薄膜であると定義し、結晶化度が２０％未満であれば非晶質シリコン薄膜であると定義する（図３５参照）。   Note that the crystallinity of silicon in the first silicon layer 91 and the second silicon layer 92 (the first region and the second region in the semiconductor film) in the semiconductor layer 9b is determined based on the crystallinity calculated by Raman spectroscopy. This is as described in the first embodiment. If the crystallinity is 20% or more, it is defined as a microcrystalline silicon thin film. If the crystallinity is less than 20%, the amorphous silicon thin film is defined. (See FIG. 35).

また、第１絶縁膜１１上に半導体層９ｂを成膜する前処理として、第１絶縁膜１１の表面にプラズマ処理を施すことが好ましい。第１絶縁膜１１にプラズマ処理を施すことによれば、第１絶縁膜１１の表面を改質して、その第１絶縁膜１１上に成膜する結晶性シリコンの結晶化度を高めることができる。
本実施形態におけるプラズマ処理としては、例えばＨ２ガスを用い、ガス流量１０００［ＳＣＣＭ］、パワー密度０．１７８［Ｗ／ｃｍ２］、圧力８０［Ｐａ］の条件で行った。 In addition, as a pretreatment for forming the semiconductor layer 9 b on the first insulating film 11, it is preferable to perform a plasma treatment on the surface of the first insulating film 11. By subjecting the first insulating film 11 to plasma treatment, the surface of the first insulating film 11 can be modified to increase the crystallinity of crystalline silicon deposited on the first insulating film 11. it can.
The plasma treatment in the present embodiment was performed using, for example, H 2 gas under the conditions of a gas flow rate of 1000 [SCCM], a power density of 0.178 [W / cm 2 ], and a pressure of 80 [Pa].

さらに、図２２に示すように、半導体層９ｂ（第２シリコン層９２）上に、ＣＶＤ法などによってシリコン窒化物などの保護絶縁層９ｄを成膜する。   Further, as shown in FIG. 22, a protective insulating layer 9d such as silicon nitride is formed on the semiconductor layer 9b (second silicon layer 92) by a CVD method or the like.

次いで、図２３に示すように、保護絶縁層９ｄおよび半導体層９ｂをフォトリソグラフィー法・エッチング法等によってパターニングして、第１領域６１と第２領域６２を有する第２半導体膜６ｂおよびその第２半導体膜６ｂに重なった第２保護絶縁膜６ｄと、第１領域５１と第２領域５２を有する第１半導体膜５ｂおよびその第１半導体膜５ｂに重なった第１保護絶縁膜５ｄとを形成する。   Next, as shown in FIG. 23, the protective insulating layer 9d and the semiconductor layer 9b are patterned by a photolithography method, an etching method, or the like to form the second semiconductor film 6b having the first region 61 and the second region 62 and the second semiconductor film 6b. A second protective insulating film 6d overlapping the semiconductor film 6b, a first semiconductor film 5b having a first region 51 and a second region 52, and a first protective insulating film 5d overlapping the first semiconductor film 5b are formed. .

次いで、図２４に示すように、第２保護絶縁膜６ｄおよび第２半導体膜６ｂと、第１保護絶縁膜５ｄおよび第１半導体膜５ｂとを覆うように、第１絶縁膜１１上に例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等のゲートメタル層９ａをスパッタリングなどにより成膜する。   Next, as shown in FIG. 24, for example, on the first insulating film 11 so as to cover the second protective insulating film 6d and the second semiconductor film 6b and the first protective insulating film 5d and the first semiconductor film 5b, A gate metal layer 9a such as a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film is formed by sputtering or the like.

次いで、図２５に示すように、ゲートメタル層９ａをフォトリソグラフィー法及びエッチング法等によってパターニングして、駆動トランジスタ６０の第２ゲート電極６ａを第２保護絶縁膜６ｄ上に形成するとともに、スイッチトランジスタ５０の第１遮光膜５ｅを第１保護絶縁膜５ｄの上に形成する。また、第２ゲート電極６ａと第１遮光膜５ｅとともに、導電層２ａ、導電層４ａを形成する。   Next, as shown in FIG. 25, the gate metal layer 9a is patterned by a photolithography method, an etching method, or the like to form the second gate electrode 6a of the driving transistor 60 on the second protective insulating film 6d, and the switch transistor. 50 first light-shielding films 5e are formed on the first protective insulating film 5d. In addition, the conductive layer 2a and the conductive layer 4a are formed together with the second gate electrode 6a and the first light shielding film 5e.

次いで、図２６に示すように、第２ゲート電極６ａと第２保護絶縁膜６ｄと第２半導体膜６ｂ、第１遮光膜５ｅと第１保護絶縁膜５ｄと第１半導体膜５ｂ、をそれぞれ覆うように第１絶縁膜１１上に第２絶縁膜１２を成膜する。   Next, as shown in FIG. 26, the second gate electrode 6a, the second protective insulating film 6d, the second semiconductor film 6b, the first light shielding film 5e, the first protective insulating film 5d, and the first semiconductor film 5b are respectively covered. Thus, the second insulating film 12 is formed on the first insulating film 11.

次いで、図２７に示すように、ドライエッチングにより第２絶縁膜１２と、第２保護絶縁膜６ｄおよび第１保護絶縁膜５ｄの両端の一部とをパターニングして、第２半導体膜６ｂの両端部を露出させる一対の開口１２ｈ，１２ｈと、第１半導体膜５ｂの両端部を露出させる一対の開口１２ｈ，１２ｈを、それぞれ形成する。また、第２絶縁膜１２をパターニングして、導電層２ａ、導電層４ａを露出させる溝を形成する。   Next, as shown in FIG. 27, the second insulating film 12 and part of both ends of the second protective insulating film 6d and the first protective insulating film 5d are patterned by dry etching to form both ends of the second semiconductor film 6b. A pair of openings 12h and 12h that expose the portion and a pair of openings 12h and 12h that expose both ends of the first semiconductor film 5b are formed. Further, the second insulating film 12 is patterned to form a groove exposing the conductive layer 2a and the conductive layer 4a.

次いで、図２８に示すように、第２絶縁膜１２上および開口１２ｈ内に、スパッタリングやＣＶＤ法などによって不純物半導体膜となる不純物半導体層９ｆを成膜する。
なお、不純物半導体層９ｆとしてどの材料を用いるかは薄膜トランジスタがｐ型かｎ型かによって異なる。ｐ型トランジスタの場合（ｐ＋Ｓｉ）は、ＳｉＨ４ガス中にジボラン等のアクセプター型の不純物を混入させてプラズマ成膜させることで形成する。ｎ型トランジスタの場合（ｎ＋Ｓｉ）は、ＳｉＨ４ガス中にアルシンやホスフィン等のドナー型の不純物を混入させてプラズマ成膜させることで形成する。 Next, as shown in FIG. 28, an impurity semiconductor layer 9f to be an impurity semiconductor film is formed on the second insulating film 12 and in the opening 12h by sputtering, CVD, or the like.
Note that which material is used for the impurity semiconductor layer 9f depends on whether the thin film transistor is p-type or n-type. In the case of a p-type transistor, (p + Si) is formed by mixing an acceptor-type impurity such as diborane in SiH 4 gas and forming a plasma film. In the case of an n-type transistor, (n + Si) is formed by mixing a SiH 4 gas with a donor-type impurity such as arsine or phosphine to form a plasma film.

次いで、図２９に示すように、不純物半導体層９ｆ上に、例えばスパッタリングなどによって、ソース電極およびドレイン電極となる導電膜９ｈを成膜する。   Next, as shown in FIG. 29, a conductive film 9h to be a source electrode and a drain electrode is formed on the impurity semiconductor layer 9f by, for example, sputtering.

次いで、図３０に示すように、導電膜９ｈをフォトリソグラフィー法・エッチング法等によってパターニングして、駆動トランジスタ６０のソース電極６ｉ及びドレイン電極６ｈ、スイッチトランジスタ５０のソース電極５ｉ及びドレイン電極５ｈを形成する。
続けて、ソース電極６ｉ及びドレイン電極６ｈ、並びにソース電極５ｉ及びドレイン電極５ｈをマスクにして、不純物半導体層９ｆをドライエッチングによってパターニングし、第２半導体膜６ｂのチャネル領域を挟む一対の端部にそれぞれ接続した一対の不純物半導体膜６ｆ、６ｇと、第１半導体膜５ｂのチャネル領域を挟む一対の端部にそれぞれ接続した一対の不純物半導体膜５ｆ、５ｇとを形成する。なお、不純物半導体膜６ｇ上にソース電極６ｉ、不純物半導体膜６ｆ上にドレイン電極６ｈが形成されている。また、不純物半導体膜５ｇ上にソース電極５ｉ、不純物半導体膜５ｆ上にドレイン電極５ｈが形成されている。
また、ソース電極及びドレイン電極とともに、走査線２、電圧供給線４、キャパシタ７の電極７ｂが形成される（図１８〜図２０参照）。なお、走査線２は、第２絶縁膜１２の溝を通じて導電層２ａに積層している。電圧供給線４は、第２絶縁膜１２の溝を通じて導電層４ａに積層している。 Next, as shown in FIG. 30, the conductive film 9h is patterned by photolithography, etching, or the like to form the source electrode 6i and drain electrode 6h of the drive transistor 60, and the source electrode 5i and drain electrode 5h of the switch transistor 50. To do.
Subsequently, using the source electrode 6i and the drain electrode 6h as well as the source electrode 5i and the drain electrode 5h as a mask, the impurity semiconductor layer 9f is patterned by dry etching to form a pair of end portions sandwiching the channel region of the second semiconductor film 6b. A pair of impurity semiconductor films 6f and 6g connected to each other and a pair of impurity semiconductor films 5f and 5g respectively connected to a pair of ends sandwiching the channel region of the first semiconductor film 5b are formed. A source electrode 6i is formed on the impurity semiconductor film 6g, and a drain electrode 6h is formed on the impurity semiconductor film 6f. A source electrode 5i is formed on the impurity semiconductor film 5g, and a drain electrode 5h is formed on the impurity semiconductor film 5f.
In addition to the source electrode and the drain electrode, the scanning line 2, the voltage supply line 4, and the electrode 7b of the capacitor 7 are formed (see FIGS. 18 to 20). The scanning line 2 is stacked on the conductive layer 2 a through the groove of the second insulating film 12. The voltage supply line 4 is stacked on the conductive layer 4 a through the groove of the second insulating film 12.

次いで、図３１に示すように、駆動トランジスタ６０のソース電極６ｉ及びドレイン電極６ｈや、スイッチトランジスタ５０のソース電極５ｉ及びドレイン電極５ｈなどを覆うパッシベーション膜１４を第２絶縁膜１２上に成膜する。なお、パッシベーション膜１４の成膜前に、駆動トランジスタ６０のソース電極６ｉと導通する画素電極８ａを形成している（図１９参照）。
こうして、駆動トランジスタ６０とスイッチトランジスタ５０が製造される。 Next, as shown in FIG. 31, a passivation film 14 that covers the source electrode 6 i and the drain electrode 6 h of the drive transistor 60, the source electrode 5 i and the drain electrode 5 h of the switch transistor 50, and the like is formed on the second insulating film 12. . Note that before the passivation film 14 is formed, the pixel electrode 8a that is electrically connected to the source electrode 6i of the driving transistor 60 is formed (see FIG. 19).
Thus, the drive transistor 60 and the switch transistor 50 are manufactured.

更に、パッシベーション膜１４をフォトリソグラフィーでパターニングすることで画素電極８ａの中央部が露出する開口部１４ａを形成する（図１９参照）。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極８ａが露出する開口部１３ａを有する、例えば格子状のバンク１３を形成する（図１９参照）。
次いで、バンク１３の開口部１３ａに、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層８ｂや発光層８ｃを順次成膜する（図１９参照）。
次いで、バンク１３の上及び発光層８ｃの上に対向電極８ｄを一面に成膜することで、ＥＬ素子８が製造されて（図１９参照）、ＥＬパネル１が製造される。 Further, the passivation film 14 is patterned by photolithography to form an opening 14a through which the central portion of the pixel electrode 8a is exposed (see FIG. 19).
Next, after depositing a photosensitive resin such as polyimide, exposure is performed to form, for example, a lattice-shaped bank 13 having openings 13a through which the pixel electrodes 8a are exposed (see FIG. 19).
Next, a liquid material in which a material for forming the hole injection layer 8b and the light emitting layer 8c is dissolved or dispersed in a solvent is applied to the opening 13a of the bank 13, and the liquid material is dried to form a carrier transport layer. A hole injection layer 8b and a light emitting layer 8c are sequentially formed (see FIG. 19).
Subsequently, the counter electrode 8d is formed on the bank 13 and the light emitting layer 8c over the entire surface, whereby the EL element 8 is manufactured (see FIG. 19), and the EL panel 1 is manufactured.

以上のように、ボトムゲート構造の第１薄膜トランジスタであるスイッチトランジスタ５０と、トップゲート構造の第２薄膜トランジスタである駆動トランジスタ６０とを形成する際、基板１０と第１絶縁膜１１の間にスイッチトランジスタ５０の第１ゲート電極５ａおよび駆動トランジスタ６０の第２遮光膜６ｅを形成する工程と、第２保護絶縁膜６ｄの上面に駆動トランジスタ６０の第２ゲート電極６ａを形成するとともに第１保護絶縁膜５ｄの上面にスイッチトランジスタ５０の第１遮光膜５ｅを形成する工程を別工程にし、それ以外の薄膜トランジスタの構成を共通の工程によって形成することができる。
つまり、スイッチトランジスタ５０の第１ゲート電極５ａと第１遮光膜５ｅを形成する工程と、駆動トランジスタ６０の第２ゲート電極６ａと第２遮光膜６ｅを形成する工程以外の工程を共通の製造工程とする製造方法によって、駆動トランジスタ６０と、スイッチトランジスタ５０を作り分けることができる。 As described above, when the switch transistor 50 that is the first thin film transistor having the bottom gate structure and the drive transistor 60 that is the second thin film transistor having the top gate structure are formed, the switch transistor is interposed between the substrate 10 and the first insulating film 11. A step of forming 50 first gate electrodes 5a and a second light shielding film 6e of the driving transistor 60; a second gate electrode 6a of the driving transistor 60 on the upper surface of the second protective insulating film 6d; and a first protective insulating film The step of forming the first light-shielding film 5e of the switch transistor 50 on the upper surface of 5d can be a separate step, and the other thin film transistor configurations can be formed by a common step.
That is, the steps other than the step of forming the first gate electrode 5a and the first light shielding film 5e of the switch transistor 50 and the step of forming the second gate electrode 6a and the second light shielding film 6e of the driving transistor 60 are common manufacturing steps. The drive transistor 60 and the switch transistor 50 can be made separately by the manufacturing method.

また、スイッチトランジスタ５０の第１遮光膜５ｅは、駆動トランジスタ６０の第２ゲート電極６ａとともに形成され、駆動トランジスタ６０の第２遮光膜６ｅは、スイッチトランジスタ５０の第１ゲート電極５ａとともに形成されるので、製造工程数を増やすことなく、第１遮光膜５ｅを有するスイッチトランジスタ５０と第２遮光膜６ｅを有する駆動トランジスタ６０を作り分けることができる。   The first light shielding film 5e of the switch transistor 50 is formed together with the second gate electrode 6a of the drive transistor 60, and the second light shielding film 6e of the drive transistor 60 is formed together with the first gate electrode 5a of the switch transistor 50. Therefore, the switch transistor 50 having the first light shielding film 5e and the driving transistor 60 having the second light shielding film 6e can be made separately without increasing the number of manufacturing steps.

そして、スイッチトランジスタ５０の第２半導体膜５ｂは、第２ゲート電極５ａ側に第１領域５１を配置したため、第１半導体膜５ｂにおける非晶質シリコンをより多く含む第１領域５１をチャネルの電流経路とするので、このスイッチトランジスタ５０は、非晶質シリコンからなる半導体膜を備える薄膜トランジスタに相当する機能を有することになる。そして、スイッチトランジスタ５０は、駆動トランジスタ６０のオン／オフを制御する薄膜トランジスタとして好適に機能する。
また、駆動トランジスタ６０の第１半導体膜６ｂは、第１ゲート電極６ａ側に第２領域６２を配置したため、第２半導体膜６ｂにおける結晶性シリコンをより多く含む第２領域６２をチャネルの電流経路とするので、この駆動トランジスタ６０は、結晶性シリコンからなる半導体膜を備える薄膜トランジスタに相当する機能を有することになる。そして、駆動トランジスタ６０は、スイッチトランジスタ５０の制御によってＥＬ素子８に電流を流す薄膜トランジスタとして好適に機能する。
このように、駆動トランジスタ６０とスイッチトランジスタ５０は、それぞれ異なったトランジスタ特性を有しており、それぞれの機能を発揮することで、ＥＬパネル１を良好に発光させることができる。 In the second semiconductor film 5b of the switch transistor 50, since the first region 51 is disposed on the second gate electrode 5a side, the first region 51 containing more amorphous silicon in the first semiconductor film 5b is used as a channel current. Since this is a path, the switch transistor 50 has a function corresponding to a thin film transistor including a semiconductor film made of amorphous silicon. The switch transistor 50 preferably functions as a thin film transistor that controls on / off of the drive transistor 60.
Further, since the first semiconductor film 6b of the driving transistor 60 has the second region 62 disposed on the first gate electrode 6a side, the second region 62 containing more crystalline silicon in the second semiconductor film 6b is used as a channel current path. Therefore, the driving transistor 60 has a function corresponding to a thin film transistor including a semiconductor film made of crystalline silicon. The drive transistor 60 preferably functions as a thin film transistor that allows current to flow through the EL element 8 under the control of the switch transistor 50.
Thus, the drive transistor 60 and the switch transistor 50 have different transistor characteristics, and the EL panel 1 can emit light well by exhibiting the respective functions.

また、スイッチトランジスタ５０に設けられた第１遮光膜５ｅは、第１半導体膜５ｂのチャネル領域を第１ゲート電極５ａとで挟む配置にあるので、第１遮光膜５ｅと第１ゲート電極５ａとでＥＬ素子８の発光光などの光を遮って、その光が第１半導体膜５ｂのチャネル領域に到達しにくくすることができる。同様に、駆動トランジスタ６０に設けられた第２遮光膜６ｅは、第２半導体膜６ｂのチャネル領域を第２ゲート電極６ａとで挟む配置にあるので、第２遮光膜６ｅと第２ゲート電極６ａとでＥＬ素子８の発光光などの光を遮って、その光が第２半導体膜６ｂのチャネル領域に到達しにくくすることができる。その結果、スイッチトランジスタ５０と駆動トランジスタ６０にリーク電流が生じにくくなり、トランジスタ特性が変化しにくくトランジスタ特性が安定するので、スイッチトランジスタ５０と駆動トランジスタ６０は良好に機能することができる。
更に、第１遮光膜５ｅがグランド配線３３に接続されて接地電位に設定されていることにより、第１遮光膜５ｅと第１ゲート電極５ａは第１半導体膜５ｂのチャネル領域に向けて生じるスイッチトランジスタ５０以外の要素による不要な電界を遮断する電界シールド効果を得ることができるので、スイッチトランジスタ５０は、適正な第１ゲート電極５ａ−ソース電極５ｉ間電圧、及びドレイン電極５ｈ−ソース電極５ｉ間電圧によって正常に動作することができる。同様に、第２遮光膜６ｅがグランド配線３３に接続されて接地電位に設定されていることにより、第２遮光膜６ｅと第２ゲート電極６ａは第２半導体膜６ｂのチャネル領域に向けて生じる駆動トランジスタ６０以外の要素による不要な電界を遮断する電界シールド効果を得ることができるので、駆動トランジスタ６０は、適正な第１ゲート電極６ａ−ソース電極６ｉ間電圧、及びドレイン電極６ｈ−ソース電極６ｉ間電圧によって正常に動作することができる。特に駆動トランジスタ６０の駆動電流の変化を抑えることによって、駆動トランジスタ６０の機能を良好に維持し、ＥＬ素子８を良好に発光させることができる。
なお、上記においても、接地電位に設定されるグランド配線３３を有し、第１遮光膜５ｅ及び第２遮光膜６ｅがグランド配線３３に接続されて接地電位に設定される構成としたが、この構成に限るものではなく、グランド配線３３を有さず、第１遮光膜５ｅ及び第２遮光膜６ｅが何れにも接続されていない構成とするものであってもよい。この場合、上記の電界シールド効果は得られないが、上記の遮光効果は同様に得ることができる。 Further, since the first light shielding film 5e provided in the switch transistor 50 is arranged to sandwich the channel region of the first semiconductor film 5b with the first gate electrode 5a, the first light shielding film 5e, the first gate electrode 5a, Thus, light such as light emitted from the EL element 8 can be blocked so that the light does not easily reach the channel region of the first semiconductor film 5b. Similarly, the second light-shielding film 6e provided in the drive transistor 60 is disposed so that the channel region of the second semiconductor film 6b is sandwiched between the second gate electrode 6a, and thus the second light-shielding film 6e and the second gate electrode 6a. Thus, light such as light emitted from the EL element 8 can be blocked so that the light does not easily reach the channel region of the second semiconductor film 6b. As a result, a leak current hardly occurs in the switch transistor 50 and the drive transistor 60, and the transistor characteristics are hardly changed, and the transistor characteristics are stabilized. Therefore, the switch transistor 50 and the drive transistor 60 can function well.
Further, since the first light shielding film 5e is connected to the ground wiring 33 and set to the ground potential, the first light shielding film 5e and the first gate electrode 5a are generated toward the channel region of the first semiconductor film 5b. Since it is possible to obtain an electric field shielding effect that blocks unnecessary electric fields due to elements other than the transistor 50, the switch transistor 50 has an appropriate voltage between the first gate electrode 5a and the source electrode 5i and between the drain electrode 5h and the source electrode 5i. It can operate normally depending on the voltage. Similarly, since the second light shielding film 6e is connected to the ground wiring 33 and set to the ground potential, the second light shielding film 6e and the second gate electrode 6a are generated toward the channel region of the second semiconductor film 6b. Since it is possible to obtain an electric field shielding effect that blocks an unnecessary electric field due to elements other than the driving transistor 60, the driving transistor 60 has an appropriate voltage between the first gate electrode 6a and the source electrode 6i, and the drain electrode 6h and the source electrode 6i. It can operate normally by the voltage between In particular, by suppressing the change in the drive current of the drive transistor 60, the function of the drive transistor 60 can be maintained satisfactorily and the EL element 8 can emit light well.
In the above, the ground wiring 33 is set to the ground potential, and the first light shielding film 5e and the second light shielding film 6e are connected to the ground wiring 33 and set to the ground potential. The configuration is not limited to this, and the first light-shielding film 5e and the second light-shielding film 6e may not be connected to either one without the ground wiring 33. In this case, the electric field shielding effect cannot be obtained, but the light shielding effect can be obtained in the same manner.

また、第２半導体膜６ｂにおいてシリコンの結晶化が安定している第２保護絶縁膜６ｄとの界面側の第２領域６２を電流経路とするように、駆動トランジスタ６０がトップゲート構造を成しているので、この駆動トランジスタ６０は、駆動トランジスタとして一層良好に機能する。   Further, the driving transistor 60 has a top gate structure so that the second region 62 on the interface side with the second protective insulating film 6d where the crystallization of silicon is stable in the second semiconductor film 6b is used as a current path. Therefore, the drive transistor 60 functions more favorably as a drive transistor.

そして、以上のように形成されて製造されたＥＬパネル１は、各種電子機器の表示パネルとして用いられる。
例えば、図３２に示す、携帯電話機２００の表示パネル１ａや、図３３（ａ）（ｂ）に示す、デジタルカメラ３００の表示パネル１ｂや、図３４に示す、パーソナルコンピュータ４００の表示パネル１ｃに、ＥＬパネル１を適用することができる。 The EL panel 1 formed and manufactured as described above is used as a display panel for various electronic devices.
For example, the display panel 1a of the mobile phone 200 shown in FIG. 32, the display panel 1b of the digital camera 300 shown in FIGS. 33 (a) and 33 (b), and the display panel 1c of the personal computer 400 shown in FIG. The EL panel 1 can be applied.

なお、本発明の適用は上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
上記各実施形態では、各画素がスイッチトランジスタ及び駆動トランジスタの２つのトランジスタを備えていたが、これに限らず、例えば、図３６に示すようなトランジスタ構成でもよい。この場合、スイッチトランジスタ５０１及びスイッチトランジスタ５０２は、上述したスイッチトランジスタ５或いはスイッチトランジスタ５０と同様の構造であり、駆動トランジスタ６０１は上述した駆動トランジスタ６或いは駆動トランジスタ６０と同様の構造とすればよい。 The application of the present invention is not limited to the above-described embodiment, and can be appropriately changed without departing from the spirit of the present invention.
In each of the embodiments described above, each pixel includes two transistors, that is, a switch transistor and a drive transistor. In this case, the switch transistor 501 and the switch transistor 502 have the same structure as the switch transistor 5 or the switch transistor 50 described above, and the drive transistor 601 may have the same structure as the drive transistor 6 or the drive transistor 60 described above.

１ ＥＬパネル（発光装置）
２ 走査線
２ａ 導電層
３ 信号線
３３ グランド配線
４ 電圧供給線
４ａ 導電層
５ スイッチトランジスタ（第２薄膜トランジスタ）
５０ スイッチトランジスタ（第１薄膜トランジスタ）
５ａ 第２ゲート電極、第１ゲート電極
５ｂ 第２半導体膜、第１半導体膜
５１ 第１領域
５２ 第２領域
５ｄ 第２保護絶縁膜、第１保護絶縁膜
５ｅ 第２遮光膜、第１遮光膜
５ｆ 不純物半導体膜
５ｇ 不純物半導体膜
５ｈ ドレイン電極（第１ドレイン電極、第２ドレイン電極）
５ｉ ソース電極（第１ソース電極、第２ソース電極）
６ 駆動トランジスタ（第１薄膜トランジスタ）
６０ 駆動トランジスタ（第２薄膜トランジスタ）
６ａ 第１ゲート電極、第２ゲート電極
６ｂ 第１半導体膜、第２半導体膜
６１ 第１領域
６２ 第２領域
６ｄ 第１保護絶縁膜、第２保護絶縁膜
６ｅ 第１遮光膜、第２遮光膜
６ｆ 不純物半導体膜
６ｇ 不純物半導体膜
６ｈ ドレイン電極（第１ドレイン電極、第２ドレイン電極）
６ｉ ソース電極（第１ソース電極、第２ソース電極）
５６ トランジスタ構造体
５６０ トランジスタ構造体
７ キャパシタ
８ ＥＬ素子（発光素子）
９ａ ゲートメタル層
９ｂ 半導体層
９ｄ 保護絶縁層
９ｆ 不純物半導体層
９ｈ 導電膜
１０ 基板
１１ 第１絶縁膜
１２ 第２絶縁膜
１３ バンク
１４ パッシベーション膜 1 EL panel (light emitting device)
2 scanning line 2a conductive layer 3 signal line 33 ground wiring 4 voltage supply line 4a conductive layer 5 switch transistor (second thin film transistor)
50 switch transistor (first thin film transistor)
5a 2nd gate electrode, 1st gate electrode 5b 2nd semiconductor film, 1st semiconductor film 51 1st area | region 52 2nd area | region 5d 2nd protective insulating film, 1st protective insulating film 5e 2nd light shielding film, 1st light shielding film 5f Impurity semiconductor film 5g Impurity semiconductor film 5h Drain electrode (first drain electrode, second drain electrode)
5i source electrode (first source electrode, second source electrode)
6 Driving transistor (first thin film transistor)
60 Drive transistor (second thin film transistor)
6a First gate electrode, second gate electrode 6b First semiconductor film, second semiconductor film 61 First region 62 Second region 6d First protective insulating film, second protective insulating film 6e First light shielding film, second light shielding film 6f Impurity semiconductor film 6g Impurity semiconductor film 6h Drain electrode (first drain electrode, second drain electrode)
6i source electrode (first source electrode, second source electrode)
56 transistor structure 560 transistor structure 7 capacitor 8 EL element (light emitting element)
9a Gate metal layer 9b Semiconductor layer 9d Protective insulating layer 9f Impurity semiconductor layer 9h Conductive film 10 Substrate 11 First insulating film 12 Second insulating film 13 Bank 14 Passivation film

Claims (3)

第１薄膜トランジスタと第２薄膜トランジスタとを備えるトランジスタ構造体の製造方法であって、
前記第１薄膜トランジスタの第１ゲート電極を形成する第１ゲート電極形成工程と、
前記第１ゲート電極を覆う第１絶縁膜を形成する第１絶縁膜形成工程と、
前記第１絶縁膜上で前記第１ゲート電極の上部に第１半導体膜を形成するとともに、前記第１絶縁膜上の前記第２薄膜トランジスタを形成する位置に第２半導体膜を形成する半導体膜形成工程と、
前記第１半導体膜上に第１保護絶縁膜を形成し、前記第２半導体膜上に第２保護絶縁膜を形成する保護絶縁膜形成工程と、
前記第２保護絶縁膜上に前記第２薄膜トランジスタの第２ゲート電極を形成する第２ゲート電極形成工程と、
前記第１絶縁膜上に、前記第１半導体膜、前記第２半導体膜、前記第１保護絶縁膜、前記第２保護絶縁膜及び前記第２ゲート電極を覆う第２絶縁膜を形成する第２絶縁膜形成工程と、
不純物半導体膜を前記第１半導体膜及び前記第２半導体膜に接触するように形成する不純物半導体膜形成工程と、
前記第１薄膜トランジスタの第１ソース電極及び第１ドレイン電極を、前記不純物半導体膜を介して前記第１半導体膜に電気的に接続するとともに少なくとも一部を前記第２絶縁膜上に形成し、前記第２薄膜トランジスタの第２ソース電極及び第２ドレイン電極を、前記不純物半導体膜を介して前記第２半導体膜に電気的に接続するとともに少なくとも一部を前記第２絶縁膜上に形成する電極形成工程と、
を含み、
前記第１ゲート電極形成工程は、前記第１絶縁膜の下の、前記第２半導体膜を形成する領域に対応する領域に第２遮光膜を形成する第２遮光膜形成工程を有し、
前記第２ゲート電極形成工程は、前記第１保護絶縁膜上に第１遮光膜を形成する第１遮光膜形成工程を有し、
前記半導体膜形成工程は、前記第１半導体膜及び前記第２半導体膜がそれぞれ、前記第１絶縁膜側となる第１領域と、その反対面側となる第２領域と、を有し、前記第１領域と前記第２領域の何れか一方のシリコンの結晶化度を他方に比べて高く形成することを特徴とするトランジスタ構造体の製造方法。 A method of manufacturing a transistor structure including a first thin film transistor and a second thin film transistor,
A first gate electrode forming step of forming a first gate electrode of the first thin film transistor;
A first insulating film forming step of forming a first insulating film covering the first gate electrode;
Forming a first semiconductor film over the first gate electrode on the first insulating film, and forming a second semiconductor film at a position on the first insulating film where the second thin film transistor is to be formed; Process,
A protective insulating film forming step of forming a first protective insulating film on the first semiconductor film and forming a second protective insulating film on the second semiconductor film;
A second gate electrode forming step of forming a second gate electrode of the second thin film transistor on the second protective insulating film;
A second insulating film is formed on the first insulating film to cover the first semiconductor film, the second semiconductor film, the first protective insulating film, the second protective insulating film, and the second gate electrode. An insulating film forming step;
An impurity semiconductor film forming step of forming an impurity semiconductor film in contact with the first semiconductor film and the second semiconductor film;
The first source electrode and the first drain electrode of the first thin film transistor are electrically connected to the first semiconductor film through the impurity semiconductor film, and at least a part thereof is formed on the second insulating film, An electrode forming step of electrically connecting the second source electrode and the second drain electrode of the second thin film transistor to the second semiconductor film through the impurity semiconductor film and forming at least a part thereof on the second insulating film. When,
Including
The first gate electrode forming step includes a second light shielding film forming step for forming a second light shielding film in a region corresponding to a region for forming the second semiconductor film under the first insulating film,
The second gate electrode forming step includes a first light shielding film forming step of forming a first light shielding film on the first protective insulating film;
The semiconductor film forming step includes a first region where the first semiconductor film and the second semiconductor film are on the first insulating film side, and a second region on the opposite surface side, A method of manufacturing a transistor structure, wherein the crystallinity of silicon in one of the first region and the second region is higher than that in the other. 前記不純物半導体膜形成工程は、
前記第２絶縁膜に、前記第１半導体膜の一部及び第２半導体膜の一部を露出させる複数の開口部を形成する開口部形成工程と、
前記不純物半導体膜を、前記第２絶縁膜に形成された前記複数の開口部の各々を介して、前記第１半導体膜及び前記第２半導体膜に接触させて形成する接続工程と、
を含むことを特徴とする請求項１に記載のトランジスタ構造体の製造方法。 The impurity semiconductor film forming step includes
An opening forming step of forming a plurality of openings in the second insulating film to expose a part of the first semiconductor film and a part of the second semiconductor film;
A connecting step of forming the impurity semiconductor film in contact with the first semiconductor film and the second semiconductor film through each of the plurality of openings formed in the second insulating film;
The method for manufacturing a transistor structure according to claim 1 , comprising: 前記第２遮光膜形成工程において、前記第２遮光膜を、接地電位に設定されるグランド配線に接続して形成し、
前記第１遮光膜形成工程において、前記第１遮光膜を、前記グランド配線に接続して形成することを特徴とする請求項１又は２に記載のトランジスタ構造体の製造方法。 In the second light shielding film forming step, the second light shielding film is formed by connecting to a ground wiring set to a ground potential,
Wherein the first light shielding film forming step, the first light shielding film, a manufacturing method of a transistor structure according to claim 1 or 2, characterized in that formed by connecting the ground wiring.
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