JP5602662B2 - 信号配線システム及びジッタ抑制回路 - Google Patents

Description

本発明は、信号配線システム及びジッタ抑制回路に関するものである。

ジッタ抑制回路の従来技術として、特許文献１、２のような技術が開示されている。

特許文献１には、図２６に示すように、帯域通過フィルタ１２と、整形回路１３とを有するジッタ除去整形回路１０が記載されている。帯域通過フィルタ１２は、入力端子１１から入力したジッタを有する基本クロック信号から基本クロック周波数成分のみを通過させる。整形回路１３は、帯域通過フィルタ１２の出力信号をコンパレータで電圧比較して基本クロックを再生し出力する。

特許文献２には、図２７に示すように、ジッタ成分検出回路２２と、可変増幅器２３と、差動増幅器２４と、クロック再生回路２５とを有するジッタ抑制回路２０が記載されている。ジッタ成分検出回路２２は、入力端子２１からのジッタ成分を含んだクロック信号からジッタ成分のみを取り出す。可変増幅器２３は、取り出されたジッタ成分をクロック信号の振幅より小さい振幅に設定する。差動増幅器２４は、クロック信号と可変増幅器出力との差をとり、ジッタ位相を補正した差信号を生成し、出力する。クロック再生回路２５は差信号のゼロクロス点を時間基準として再生クロック信号を出力端子に出力する。

特開２００１−３４４０４０号公報 特開平６−５３９４７号公報

特許文献１の技術では、帯域通過フィルタ１２を構成するアナログ回路部品が必要である。帯域通過フィルタを構成する素子として、キャパシタや抵抗等があるが、半導体チップ上にキャパシタを形成する場合、素子面積の抑制が難しく、チップサイズが大きくなってしまう。逆に、キャパシタ等の素子サイズを小さくした場合、帯域通過フィルタの周波数帯域が狭くなり、当然ジッタ除去可能な周波数範囲も狭くなる。特に、低周波領域のジッタ抑制効果が小さくなる問題がある。

特許文献２の技術では、ジッタ成分検出回路２２が、ジッタ成分を含んだクロック信号からジッタ成分のみを取り出すが、この場合もフィルタ等のアナログ回路が必要となる。このため、上記した特許文献１と同様、素子面積の抑制が難しく、チップサイズが大きくなってしまう問題が発生する。また、可変増幅器２３も回路規模の増加の原因となる。

本発明の第１の態様は、差動信号を出力する出力部と、前記出力部からの前記差動信号を受信する受信部と、前記受信部が受信する前記差動信号のジッタ量を、抑制係数に応じて抑制するジッタ抑制回路と、前記出力部から前記受信部へ前記差動信号を伝達し、前記ジッタ抑制回路の前記抑制係数に応じた配線長を有する信号配線部と、を有する信号配線システムである。

本発明の第２の態様は、差動信号を出力する出力部と、前記出力部からの前記差動信号を受信する受信部と、前記出力部から前記受信部へ前記差動信号を伝達する信号配線部と、前記受信部が受信する前記差動信号のジッタ量を、抑制係数に応じて抑制するジッタ抑制回路と、を有し、前記出力部は、前記ジッタ抑制回路の前記抑制係数に応じた駆動能力で、前記差動信号を出力する信号配線システムである。

本発明の第３の態様は、差動入力信号を反転入力端子、非反転入力端子に入力し、前記差動入力信号に応じた出力信号を反転出力端子、非反転出力端子に出力する差動増幅回路と、前記差動増幅回路の前記反転入力端子と非反転出力端子との間に接続される第１の帰還抵抗部と、前記差動増幅回路の前記非反転入力端子と反転出力端子との間に接続される第２の帰還抵抗部と、を有し、前記第１、第２の帰還抵抗部が、前記差動増幅回路の前記差動入力信号に対する前記出力信号のＤＣゲインが５〜１５ｄＢ以下となる抵抗値を有するジッタ抑制回路である。

本発明は、アナログ回路で構成されるフィルタを使用せず、受信部が受信する差動信号のジッタ量を削減することができる。

本発明は、信号配線のジッタ量を削減しつつ、回路規模の増大化を抑制することができる。

実施の形態１にかかるＳｅｒＤｅｓ回路の構成である。 実施の形態１にかかるクロックドライバの構成である。 実施の形態１にかかるＳｅｒＤｅｓ回路の構成である。 実施の形態１にかかる分周回路の構成である。 実施の形態１にかかる分周回路のタイミングチャート（理想動作）である。 実施の形態１にかかるジッタ抑制回路の構成である。 実施の形態１にかかるジッタ抑制回路の詳細な構成である。 実施の形態１にかかるジッタ抑制回路の効果を説明するための参考回路構成である。 実施の形態１にかかるジッタ抑制回路の効果を説明するための回路構成である。 実施の形態１にかかるジッタ抑制回路の効果を説明するための回路構成である。 図８の回路構成における各信号のアイパターンである。 実施の形態１にかかる図９の回路構成における各信号のアイパターンである。 図８の回路構成における各信号の波形図である。 実施の形態１にかかる図９の回路構成における各信号の波形図である。 実施の形態１にかかる図１０の回路構成における各信号のアイパターンである。 実施の形態１にかかるジッタ抑制回路のゲインの周波数特性である。 実施の形態１にかかるジッタ抑制回路のＤＣゲインに対するジッタ特性である。 実施の形態１にかかるＳｅｒＤｅｓ回路の信号分配配線の配線長に対するジッタ特性である。 実施の形態１にかかるＳｅｒＤｅｓ回路におけるジッタ抑制回路の抑制効果に応じたジッタ量の変化を説明するグラフである。 実施の形態１にかかるＳｅｒＤｅｓ回路におけるジッタ抑制回路の抑制効果に応じたジッタ量の変化を説明するグラフである。 実施の形態１にかかるＳｅｒＤｅｓ回路におけるジッタ抑制回路の抑制効果に応じたジッタ量の変化を説明するグラフである。 実施の形態２にかかるジッタ抑制回路の構成である。 実施の形態２にかかるジッタ抑制回路の構成である。 実施の形態３にかかるクロックドライバの構成である。 その他の実施の形態にかかる半導体集積回路のブロック構成である。 従来技術の回路構成である。 従来技術の回路構成である。

発明の実施の形態１

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をＳｅｒＤｅｓ回路が備えるジッタ抑制回路に適用したものである。まず、図１に本実施の形態１にかかるＳｅｒＤｅｓ（Serializer/Deserializer）回路ＳＤ１の構成を示す。

図１に示すように、ＳｅｒＤｅｓ回路ＳＤ１は、ＰＬＬ回路１１０と、クロックドライバ１２１、１２２と、送受信回路１７１〜１７６と、信号分配配線１６１、１６２とを有する。

ＳｅｒＤｅｓ回路ＳＤ１は、複数の高速データ信号を送受信する。ＳｅｒＤｅｓ回路ＳＤ１は、パラレル信号をシリアル信号に、シリアル信号をパラレル信号に変換する。例えば、ＵＳＢ３．０等のような５Ｇｂｐｓの高速データ信号を送受信する。このＳｅｒＤｅｓ回路ＳＤ１のように高速データ信号を送受信する場合、パラレル−シリアル変換、シリアル−パラレル変換を行う送受信回路１７１〜１７６の動作クロックも高速なものが必要となる。

ＰＬＬ回路１１０は、ＳｅｒＤｅｓ回路ＳＤ１内で使用されるクロック信号を生成する。この生成されるクロック信号のクロック周波数は、例えば、５ＧＨｚと高速である。なお、本例では、このＰＬＬ回路１１０が生成するクロック信号は差動信号であり、以下、差動クロック信号と称す。

クロックドライバ１２１、１２２は、ＰＬＬ回路１１０が生成した差動クロック信号を、それぞれバッファリングし、信号分配配線１６１、１６２に出力する。図２に、クロックドライバ１２１の回路構成を示す。なお、クロックドライバ１２２も同様の回路構成である。図２に示すように、クロックドライバ１２１は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２と、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１４と、インダクタＬとを有する。

ＰＭＯＳトランジスタＭＰ１１は、ソースが電源端子ＶＤＤ、ドレインが反転出力端子ＯＢ、ゲートがノードＮ１２に接続される。ＰＭＯＳトランジスタＭＰ１２は、ソースが電源端子ＶＤＤ、ドレインが非反転出力端子ＯＴ、ゲートがノードＮ１１に接続される。

ＮＭＯＳトランジスタＭＮ１３は、ドレインが反転出力端子ＯＢ、ソースがノードＮ１１、ゲートが電源端子ＶＤＤに接続される。ＮＭＯＳトランジスタＭＮ１４は、ドレインが非反転出力端子ＯＴ、ソースがノードＮ１２、ゲートが電源端子ＶＤＤに接続される。

ＮＭＯＳトランジスタＭＮ１１は、ドレインがノードＮ１１、ソースが接地端子ＧＮＤ、ゲートが非反転入力端子ＩＴに接続される。ＮＭＯＳトランジスタＭＮ１２は、ドレインがノードＮ１２、ソースが接地端子ＧＮＤ、ゲートが反転入力端子ＩＢに接続される。

インダクタＬが非反転出力端子ＯＴと反転出力端子ＯＢとの間に接続される。

上記反転入力端子、非反転入力端子にＰＬＬ回路１１０が生成した差動クロック信号を入力し、反転出力端子、非反転出力端子から差動クロック信号が出力される。

ここで、クロックドライバ１２１、１２２の電源を供給する端子（電源端子ＶＤＤ）に供給される電圧（以降、必要に応じて電源電圧ＶＤＤと称す）にノイズが重畳されると、非反転出力端子ＯＴと反転出力端子ＯＢから出力される差動クロック信号にも、同様にその電源ノイズが重畳される（後述する図１３、図１４参照）。そして、そのノイズが重畳された差動クロック信号が、信号分配配線１６１、１６２に出力される。

クロックドライバ１２１が出力した差動クロック信号は、信号分配配線１６１を経由して送受信回路１７１〜１７３に分配される。クロックドライバ１２２が出力した差動クロック信号は、信号分配配線１６２を経由して送受信回路１７４〜１７６に分配される。

信号分配配線１６１、１６２は、例えば３ｍｍ程度の配線長を有し、数ｍｍ角の半導体チップにおいて大きな負荷容量となる。ここで、本例のように例えば３ｍｍのような信号分配配線１６１、１６２で伝達されると、この高周波の差動クロック信号は減衰し、クロック振幅が小さくなってしまう。しかし、差動クロック信号に重畳されるジッタ量は減衰しないため、このジッタを抑制する機構が必要とされる。なお、上記「３ｍｍ」は単なる一例であり、配線長はこの数値に特に限定されない。

また、図１のＳｅｒＤｅｓ回路ＳＤ１では、クロックドライバ１２１、１２２のそれぞれがドライブする差動クロック信号が３分配であったが、それよりも分配数が多くなる場合、信号分配配線１６１、１６２の配線長を長くし、接続する送受信回路を増やさなければならない。しかし、上述したように、差動クロック信号の振幅が減衰してしまうため、減衰した差動クロック信号を増幅する必要がある。このため、図３に示すように、クロックドライバを複数段直列に接続して、差動クロック信号を分配するＳｅｒＤｅｓ回路ＳＤ２のような構成を採用してもよい。図３の例では、クロックドライバ１２１にクロックドライバ１２２を直列接続する例を示しており、その他の構成は、図１と同様である。図３に示すように、クロックドライバを複数段直列に接続しているが、この場合、クロックドライバを複数段通ることで、クロックドライバ１２１、１２２の電源ノイズ等により、増幅される差動クロック信号に更にジッタが重畳される問題がある。そして、接続されるクロックドライバの段数が多ければ多いほどジッタ品質が劣化することになる。このため、やはり図３のような構成であっても、ジッタを抑制する機構が必要とされる。

送受信回路１７１〜１７６はそれぞれ、ジッタ抑制回路１００と、分周回路（ＤＩＶ）１３０と、クロックデータリカバリ回路（ＣＤＲ）１４０と、多重化回路（ＭＵＸ）１５０とを有する。

分周回路１３０は、ジッタ抑制回路１００を経て入力した差動クロック信号を２分周し、４相のクロック信号ＣＬＫ１〜ＣＬＫ４を生成する。図４に分周回路１３０の構成の一例を示す。図４に示すように、分周回路１３０は、ラッチ回路ＬＴＣ１、ＬＴＣ２を有し、トグルフリップフロップを構成する。また、図５に、分周回路１３０の理想的な動作タイミングチャートを示す。なお、このタイミングチャートに示す信号波形は、ジッタ等の影響を受けていない理想的な動作を行っている場合を示す。なお、トグルフリップフロップを用いた分周回路は、一般的に用いられており、動作等の詳しい説明は省略する。分周回路１３０が生成したクロック信号ＣＬＫ１〜ＣＬＫ４は、クロックデータリカバリ回路１４０、多重化回路１５０の動作クロックとなる。本来は、例えば５ＧＨｚの高周波動作となるため、分周回路１３０に入力される差動クロック信号のジッタ品質が悪い（ジッタ量が多い）場合、分周回路１３０が出力するクロック信号のジッタ品質も当然悪化する。

クロックデータリカバリ回路１４０は、分周回路１３０が生成したクロック信号を動作クロックとして動作する。クロックデータリカバリ回路１４０は、入力したシリアルデータをパラレルデータに変換し、出力する。

多重化回路１５０は、分周回路１３０が生成したクロック信号を動作クロックとして動作する。多重化回路１５０は、入力したパラレルデータをシリアルデータに変換し、出力する。

クロックデータリカバリ回路１４０及び多重化回路１５０は、分周回路１３０が生成したクロック信号を動作クロックとしているため、このクロック信号のジッタ品質が悪い場合、高速データの受信特性、送信特性を劣化させる原因となる。このため、分周回路１３０に入力される差動クロック信号のジッタを抑制する機構が必要とされる。

ジッタ抑制回路１００は、送受信回路１７１〜１７６のそれぞれに入力される差動クロック信号のジッタを抑制する機能を有する。分周回路１３０に入力される差動クロック信号のジッタを抑制することで、分周回路１３０が出力する４相のクロック信号ＣＬＫ１〜ＣＬＫ４のジッタを抑制する。結果として、このジッタが抑制された４相のクロック信号ＣＬＫ１〜ＣＬＫ４を動作クロックとするクロックデータリカバリ回路１４０及び多重化回路１５０の高速データの受信特性、送信特性の劣化も回避することが可能となる。

図６に、ジッタ抑制回路１００の構成を示す。図６に示すように、ジッタ抑制回路１００は、差動増幅回路ＡＭＰ１と、帰還抵抗Ｒ１、Ｒ２とを有する。

差動増幅回路ＡＭＰ１は、差動クロック信号の一方を非反転入力端子ＩＴに入力し、他方を反転入力端子ＩＢに入力する。差動増幅回路ＡＭＰ１は、非反転入力端子、反転入力端子に入力した差動クロック信号に応じた、出力差動信号を非反転出力端子ＯＴ、反転出力端子ＯＢから出力する。

帰還抵抗Ｒ１は、差動増幅回路ＡＭＰ１の非反転入力端子ＩＴと反転出力端子ＯＢとの間に接続される。帰還抵抗Ｒ２は、差動増幅回路ＡＭＰ１の反転入力端子ＩＢと非反転出力端子ＯＴとの間に接続される。

図７に、差動増幅回路ＡＭＰ１の構成を示す。図７に示すように、差動増幅回路ＡＭＰ１は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４とを有する。

ＰＭＯＳトランジスタＭＰ１は、ソースが電源端子ＶＤＤ、ドレインが反転出力端子ＯＢ、ゲートがノードＮ２に接続される。ＰＭＯＳトランジスタＭＰ２は、ソースが電源端子ＶＤＤ、ドレインが非反転出力端子ＯＴ、ゲートがノードＮ１に接続される。

ＮＭＯＳトランジスタＭＮ３は、ドレインが反転出力端子ＯＢ、ソースがノードＮ１、ゲートが電源端子ＶＤＤに接続される。ＮＭＯＳトランジスタＭＮ４は、ドレインが非反転出力端子ＯＴ、ソースがノードＮ２、ゲートが電源端子ＶＤＤに接続される。

ＮＭＯＳトランジスタＭＮ１は、ドレインがノードＮ１、ソースが接地端子ＧＮＤ、ゲートが非反転入力端子ＩＴに接続される。ＮＭＯＳトランジスタＭＮ２は、ドレインがノードＮ２、ソースが接地端子ＧＮＤ、ゲートが反転入力端子ＩＢに接続される。

ここで、本実施の形態１の効果を説明するため、図８にジッタ抑制回路１００が接続されない場合の例のＳｅｒＤｅｓ回路を示す。また、図９に、本実施の形態１のジッタ抑制回路１００が、信号分配配線１６１と分周回路１３０との接続ノードに、ジッタ抑制回路１００の入力端子が接続される場合のＳｅｒＤｅｓ回路構成を示す。更に、図１０に、本実施の形態１のジッタ抑制回路１００が、信号分配配線１６１と分周回路１３０との間で直列に接続された場合のＳｅｒＤｅｓ回路構成を示す。なお、上記いずれの場合も図面の簡略化のため、ＰＬＬ回路１１０、クロックドライバ１２１、信号分配配線１６１と、送受信回路１７１のジッタ抑制回路１００、分周回路１３０の部分だけを示し、その他の部分は省略する。また、信号分配配線１６１から分周回路１３０までの配線距離は、信号分配配線１６１の配線長（例えば、３ｍｍ）と比較して十分に小さく、無視できるものとする。

まず、図１１に、図８のジッタ抑制回路１００が接続されない回路構成における各ポイントでの信号Ｓ１〜Ｓ３、クロック信号ＣＬＫ１〜ＣＬＫ４のアイパターン波形を示す。このグラフの縦軸はクロック信号の電圧レベル［Ｖ］、横軸は時間［ｎｓ（ナノセカンド）］である。信号Ｓ１は、クロックドライバ１２１の入力差動クロック信号である。信号Ｓ２は、クロックドライバ１２１の出力差動クロック信号である。ここで、この信号Ｓ２に、クロックドライバ１２１の電源電圧ノイズによるジッタが重畳される場合を示す。本例では、Ａ１[ｎｓ]のジッタが重畳される。

信号Ｓ３は、上記電源ノイズによるジッタが重畳された信号Ｓ２が、信号分配配線１６１を通過し、分周回路１３０に入力されるノードでの波形を示している。この信号Ｓ３も信号Ｓ２のジッタがそのまま伝わっており、Ａ２[ｎｓ]のジッタが重畳されている。そして、クロック信号ＣＬＫ１〜ＣＬＫ４は、信号Ｓ３を入力した分周回路１３０が出力するクロック信号である。このクロック信号ＣＬＫ１〜ＣＬＫ４にも、Ａ２と同程度のジッタＡ３[ｎｓ]が重畳されている。

次に、図１２に、本実施の形態１の図９の回路構成の各ポイントにおける信号Ｓ１〜Ｓ３、クロック信号ＣＬＫ１〜ＣＬＫ４のアイパターン波形を示す。信号Ｓ１は、クロックドライバ１２１の入力差動クロック信号である。信号Ｓ２は、クロックドライバ１２１が出力する差動クロック信号であり、図１１の場合と同等のジッタＡ１が重畳される。

信号Ｓ３は、分周回路１３０に入力されるノードでの波形であるが、このノードにはジッタ抑制回路１００の非反転入力端子ＩＴ、反転入力端子ＩＢが接続されている。

ここで、ジッタ抑制回路１００の差動増幅回路ＡＭＰ１は、非反転入力端子ＩＴ、反転入力端子ＩＢに入力される差動信号の入力レベルが上昇すると、反転出力端子ＯＴ、反転出力端子ＯＢに出力する差動信号の出力レベルを下降させる。逆に、入力される差動信号の入力レベルが下降すると、出力差動信号の出力レベルを上昇させる。

本実施の形態１のジッタ抑制回路１００では、この差動増幅回路ＡＭＰ１の非反転入力端子ＩＴと反転出力端子ＯＢとの間に帰還抵抗Ｒ１、反転入力端子ＩＢと非反転出力端子ＯＴとの間に帰還抵抗Ｒ２が接続されており、出力側（ＯＴ、ＯＢ）から入力側（ＩＴ、ＩＢ）に帰還抵抗Ｒ１、Ｒ２を介して帰還がかかっている。このため、入力レベルが上昇した場合、それを下降させる力が働き、逆に入力レベルが下降した場合、それを上昇させる力が働き、入力側の変動が抑制される。更に、入力側の変動が抑制され、その抑制された信号が差動増幅回路ＡＭＰ１に入力されるので、出力側の変動も更に抑制されることになる。図１３、図１４を用いて、この変動抑制の具体的な効果を示す。

図１３に、図８のジッタ抑制回路１００が接続されない回路構成における信号Ｓ２、Ｓ３の信号波形及びクロックドライバ１２１に印加される電源電圧変動波形を示し、図１４に、本実施の形態１の図９の回路構成における信号Ｓ２、Ｓ３、Ｓ４の信号波形及びクロックドライバ１２１に印加される電源電圧変動波形を示す。これらのグラフの縦軸はクロック信号の電圧レベル［Ｖ］、横軸は時間［ｎｓ］である。

図１３からもわかるように、クロックドライバ１２１に印加される電源電圧がノイズにより変動される。この電源ノイズによる変動に応じて、クロックドライバ１２１が出力する信号Ｓ２も変動し、ジッタが重畳される。信号Ｓ３では、信号分配配線１６１により電圧レベルは減衰しているが、上記電源ノイズによる変動がそのまま伝わっていることがわかる。

しかし、本実施の形態１にかかるジッタ抑制回路１００が接続された図９の回路構成でも図１４に示すように、図１３と同様、信号Ｓ２にクロックドライバ１２１に印加される電源電圧の揺れに応じたノイズが重畳されているが、信号Ｓ３にはその揺れによるノイズがそのまま伝わらず減衰しているのがわかる。これは、上述したジッタ抑制回路１００の抑制効果により、ジッタ抑制回路１００の入力側の変動が抑制されているためである。なお、信号Ｓ４（ジッタ抑制回路１００の出力）では、更にノイズが小さくなっていることがわかる。

このように、ジッタが重畳された信号Ｓ２が、信号分配配線１６１を通過し、ジッタ抑制回路１００に入力されると、その信号レベルの変動を抑える働きをジッタ抑制回路１００が行う。この結果、分周回路１３０に入力されるノードの信号波形の変動が抑制されることになる。よって、本実施の形態１では信号Ｓ３の信号レベルの変動（ノイズ）が抑制され、ジッタ抑制回路１００が接続されない図１１のジッタＡ２と比較して、信号Ｓ３のジッタＢ２[ｎｓ]が減少する。

そして、この信号Ｓ３が分周回路１３０に入力され、分周回路１３０が信号Ｓ３に応じたクロック信号ＣＬＫ１〜ＣＬＫ４を出力する。結果として、図１２からもわかるように、クロック信号ＣＬＫ１〜ＣＬＫ４のジッタＢ３[ｎｓ]は、図１１のジッタＡ３と比較して大きく減少する。

なお、上記説明は、ジッタ抑制回路１００の非反転入力端子ＩＴ、反転入力端子ＩＢにノイズが重畳された差動信号（信号Ｓ２）が入力された場合の説明であるが、ジッタ抑制回路１００自身の電源電圧にノイズが重畳された場合にも、同様のジッタ抑制の効果がある。以下に説明する。

通常、差動増幅回路は、電源電圧にノイズが重畳された場合、ノイズにより電源電圧が上昇すると差動増幅回路の出力レベルも上昇し、ノイズにより電源電圧が下降すれば出力レベルも下降する。このことにより、差動増幅回路の出力にはジッタが発生する。

しかし、本実施の形態１のジッタ抑制回路１００では、差動増幅回路ＡＭＰ１の出力側が帰還抵抗Ｒ１、Ｒ２を介して入力側に帰還がかかっている。このため、電源ノイズにより差動増幅回路ＡＭＰ１の出力レベルが上昇した場合、入力側を上昇させる方向に働き、結果として差動増幅回路ＡＭＰ１の出力レベルを下降させる方向に働く。逆に、電源ノイズにより差動増幅回路ＡＭＰ１の出力レベルが下降した場合、入力側を下降させる方向に働き、結果として差動増幅回路ＡＭＰ１の出力レベルを上昇させる方向に働く。以上のことから、ジッタ抑制回路１００は、自身の電源にノイズが発生した場合であっても、ジッタを抑制させる効果を有している。

次に、図１５に、本実施の形態１の図１０の回路構成の各ポイントにおける信号Ｓ１〜Ｓ３、クロック信号ＣＬＫ１〜ＣＬＫ４のアイパターン波形を示す。信号Ｓ１は、クロックドライバ１２１の入力差動信号である。信号Ｓ２は、クロックドライバ１２１が出力する差動クロック信号であり、図１１、図１２の場合と同等のジッタＡ１が重畳される。

信号Ｓ３は、信号Ｓ２が信号分配配線１６１を通過し、ジッタ抑制回路１００に入力されるノードでの波形を示している。図１５に示すように、信号Ｓ２にクロックドライバ１２１に印加される電源電圧の揺れに応じたノイズが重畳されているが、信号Ｓ３にはその揺れによるノイズがそのまま伝わらず減衰しているのがわかる。これは、上述したようにジッタ抑制回路１００は、入力レベルが上昇した場合、それを下降させ、逆に入力レベルが下降した場合、それを上昇させ、入力側の変動が抑制されるためである。更に、入力側の変動が抑制され、その抑制された信号が差動増幅回路ＡＭＰ１に入力されるので、出力側の変動も更に抑制される。よって、ジッタが重畳された信号Ｓ３が、ジッタ抑制回路１００に入力されると、その信号のレベルの変動を抑える働きをジッタ抑制回路１００が行い、その変動が抑制された差動信号がジッタ抑制回路１００の非反転出力端子ＯＴ、反転出力端子ＯＢから分周回路１３０の接続ノードへ信号Ｓ４として出力される。

この信号Ｓ４のジッタＣ２[ｎｓ]は、信号Ｓ３のジッタＡ２と比較して、非常に小さな値となっている。この信号Ｓ４が分周回路１３０に入力され、信号Ｓ４に応じたクロック信号ＣＬＫ１〜ＣＬＫ４が分周回路１３０から出力される。結果として、図１５からもわかるように、クロック信号ＣＬＫ１〜ＣＬＫ４のジッタＣ３[ｎｓ]は、図１１のジッタＡ３、さらには図１２のジッタＢ３と比較しても大きく減少する。

更に、図１６に、本実施の形態１の図１０の回路構成におけるジッタ抑制回路１００の周波数特性の一例を示す。このグラフの横軸はクロック周波数［Ｈｚ］、縦軸はゲイン［ｄＢ］である。この例では、例えばＤＣゲインが約４ｄＢであり、また、クロック周波数が５ＧＨｚのとき、ゲインが約１ｄＢとなる。上記ＤＣゲインは、ジッタ抑制回路１００の帰還抵抗Ｒ１、Ｒ２の大小により増減させることができる。例えば、抵抗値を大きくするとＤＣゲインも大きくなり、抵抗値を小さくするとＤＣゲインも小さくなる。

また更に、図１７に、本実施の形態１の図１０の回路構成においてジッタ抑制回路１００のＤＣゲインを変化させた、その変化に対するジッタ抑制回路１００の入出力信号のジッタ量を示す。なお、ジッタ抑制回路１００のＤＣゲインの変化は、帰還抵抗Ｒ１、Ｒ２の抵抗値を変えることにより行われる。横軸がＤＣゲイン［ｄＢ］、縦軸がジッタ量［ｐｓ（ピコセカンド）］である。

また、ジッタ抑制回路１００に入力される差動クロック信号（信号Ｓ３）の振幅レベルを所定の値の場合（図中の「中」）、所定の値より大きい場合（図中の「大」）、所定の値より小さい場合（図中の「小」）の３種類に分けて示す。この差動クロック信号（信号Ｓ３）の振幅レベルの大きさは、クロックドライバ１２１の出力や信号分配配線１６１の長さ等に応じて決定される。

この図１７のグラフからわかるように、ＤＣゲインが小さい場合、つまり帰還抵抗の抵抗値が小さい場合、ジッタ抑制回路１００の入出力共にジッタ量も小さくなり、逆にジッタ抑制回路１００のＤＣゲインが大きい場合、つまり帰還抵抗の抵抗値が大きい場合、ジッタ抑制回路１００の入出力共にジッタ量も大きくなる。特に、ＤＣゲインが約１５ｄＢより大きくなると急激にジッタも増加する。但し、ジッタ抑制回路１００の出力に関しては、帰還抵抗の抵抗値を小さくしていく（ＤＣゲインを大きくしていく）と、約５ｄＢ付近からジッタ量が大きくなっていく。この理由は後述する。

この様に、ジッタ抑制回路１００の帰還抵抗の値の大きさによりジッタ量の抑制効果が異なり、入力する信号の振幅には依らず、ＤＣゲインが５ｄＢから１５ｄＢ付近で最もジッタ量の抑制効果が大きくなる。

なお、ＤＣゲインが３０ｄＢで、入出力信号のジッタ量の値がほぼ同一となるのは、帰還抵抗の抵抗値が無限大、つまりジッタ抑制回路１００の入力側と出力側との間がオープンとなっている状態であり、入力側のジッタがほぼそのまま出力側に現れているからである。

上述したように、ジッタ抑制回路１００は、電源ノイズの影響を受けて入力する差動信号の信号レベルが上下に変動した場合、帰還抵抗Ｒ１、Ｒ２を介して出力側から入力側に帰還がかかることにより、入力側の信号レベルの変動が抑制される。このことにより、ジッタ抑制回路１００の差動増幅回路ＡＭＰ１の入力には信号レベルの変動が抑制された信号が入力する。よって、差動増幅回路ＡＭＰ１の出力も信号レベルの変動が抑制されたものになる。

ここで、帰還抵抗の値が小さいほど、ジッタ抑制回路１００の出力側から入力側への帰還量が大きくなる。このため、入力側の信号レベルの変動の抑制量も大きくなり、ジッタ抑制効果が大きくなる。但し、帰還抵抗の値を更に小さくする場合は、帰還量が大きくなりすぎ、信号レベルが逆方向に補正がかかるため、ジッタ抑制効果が悪化していくことになる。これは、図１７のグラフでジッタ抑制回路１００の出力が、帰還抵抗の値を小さくしていく（ＤＣゲインを大きくしていく）と、ジッタ量が大きくなっていく理由となる。

このため、ジッタ抑制回路１００では、出力側から入力側への帰還量を大きくするため、使用する帰還抵抗の値を出来るだけ小さい値としたいが、その値が小さすぎてもジッタ量が増加してしまう。また、上述のように帰還抵抗の値が大きくなるほどジッタ量が増加する。このため、帰還抵抗の値が所定の値よりも小さすぎても、大きすぎてもやはりジッタ量が増加することから、ジッタ抑制回路１００のＤＣゲインが約５〜１５ｄＢであることに対応する帰還抵抗の値とすることが、最もジッタ量を低下させる（ジッタ抑制効果が大きい）条件として好適となる。

このように、本実施の形態１のジッタ抑制回路１００では、特許文献１、２の従来技術のように、キャパシタを用いたアナログ回路のフィルタを使用せずに伝達する信号のジッタ量を低減させることが可能となり、回路素子の面積増大化を防止することができる。結果として、このジッタ抑制回路１００が形成される半導体チップのチップ面積の増大化を防止することができ、製品コストの削減も可能となる。また、抵抗素子により帰還をかけているだけなので、クロック信号の低周波領域で、ジッタ抑制効果が小さくなることがない。

また、特許文献１、２の技術では、入力から出力までに、信号がフィルタや複数の増幅回路等を直列に通過する。このため、通過する増幅回路等による信号の遅延が発生したり、増幅回路自身により発生するジッタが付加されて出力される問題があったが、本実施の形態１のジッタ抑制回路１００では、ジッタ抑制回路１００自身で発生するジッタを抑制する効果を有しており、上記問題の発生を抑制することができる。

また、図１８に、図１０の回路構成でジッタ抑制回路１００のＤＣゲインを一定にした状態で、信号分配配線１６１の配線長を変化させた、その変化に対するジッタ抑制回路１００の出力信号のジッタ量を示す。横軸が配線長［μｍ］、縦軸がジッタ量［ｐｓ（ピコセカンド）］である。また、これと同時に図８の回路構成、つまり、ジッタ抑制回路１００が無い構成でのジッタ量も示す。なお、図１８において、図１０の回路構成を「ジッタ抑制回路有」、図８の回路構成「ジッタ抑制回路無」と記載する。

ここで、本図では、クロックドライバ１２１の駆動能力が大、中、小（それぞれ、図１８中の「駆動能力大」、「駆動能力中」、「駆動能力小」として示す）の場合についてそれぞれプロットしている。なお、クロックドライバ１２１の駆動能力が小の場合を「１」として、駆動能力が中の場合ではその１．５倍、駆動能力が大の場合では３倍としている。

図１８において、ジッタ抑制回路１００が無い図８の回路構成のグラフからもわかるように、クロックドライバ１２１の駆動能力が大きいほど、ジッタ量も小さくなっている。また、信号分配配線１６１の配線長が短いほどジッタ量も小さくなっている。

ここで、一般的にクロックドライバ１２１のようなドライブアンプは、駆動能力が大きいほど消費電力も大きくなり、回路面積も大きくなる。但し、駆動能力が大きいほど、出力のクロック信号振幅が大きくなるので、電源ノイズの影響を受ける割合が小さくなり、図１８に示すように、ジッタ量も小さくなる。逆に、駆動能力が小さいほどジッタ量は大きくなる。

また、信号分配配線１６１の配線長が長くなるほど、クロックドライバ１２１の出力のクロック信号は減衰して振幅が小さくなる。このため、電源ノイズの影響を受ける割合が大きくなり、ジッタ量は大きくなる。逆に配線長が短いほど、ジッタ量は小さくなる。

しかし、本実施の形態１のジッタ抑制回路１００が接続された図１０の回路構成では、図１８からもわかるように、クロックドライバ１２１の駆動能力を大きくしても、ジッタ抑制回路１００が無い場合と比較してジッタ量がほぼ変化しない。また、信号分配配線１６１の配線長が長くなっても、同様にジッタ量がほぼ変化しない。

以上の結果から、図１や図３のような、クロックドライバ１２１と、それに接続される信号分配配線１６１を有するクロック分配系の回路構成では、ジッタ抑制回路１００が無い場合と比較してクロックドライバ１２１の駆動能力を小さくしてもジッタ量を減らすことができる。このため、ＳｅｒＤｅｓ回路ＳＤ１の消費電力、回路面積を小さくすることができる。更に、信号分配配線１６１の配線長を長くしても、同様にジッタ量を減らすことができる。このため、クロックドライバを従属に接続する個数を減らすことができ、ＳｅｒＤｅｓ回路ＳＤ１の消費電力の削減、回路面積の削減に効果が大きい。

図１９〜図２１に、クロックドライバ１２１の駆動能力を大、中、小の場合の各々について、ジッタ抑制回路１００のジッタ抑制効果が大、中、小の場合、及び、ジッタ抑制回路１００を使用しない場合（図８の回路構成）での信号分配配線１６１の配線長に対するジッタ量をプロットしたグラフを示す。なお、クロックドライバ１２１の駆動能力の大、中、小は、図１８で説明したものと同様、クロックドライバ１２１の駆動能力が小の場合を「１」として、駆動能力が中の場合では１．５倍、駆動能力が大の場合では３倍としている。また、ジッタ抑制回路１００のジッタ抑制効果は、上述したように帰還抵抗Ｒ１、Ｒ２の値を調整し、ＤＣゲインを変化させることで実現する。なお、ジッタ抑制効果が大の場合、ＤＣゲインの値を７ｄＢ、ジッタ抑制効果が中の場合、ＤＣゲインの値を１７ｄＢ、ジッタ抑制効果が小の場合、ＤＣゲインの値を２１ｄＢとする。なお、このジッタ抑制回路１００のジッタ抑制効果の大きさを、ジッタ抑制係数としてとらえることもできる。

図１９〜図２１のそれぞれにおいて、ジッタ抑制回路１００を使用しない回路構成では、信号分配配線１６１の配線長がＭ１〜Ｍ３［μｍ］と長くなるにつれ、ジッタ量も大きく増加している。しかし、本実施の形態１のジッタ抑制回路１００が使用される場合では、配線長がＭ１〜Ｍ３［μｍ］が長くなるのに応じて、ジッタ抑制回路１００のジッタ抑制効果を大きくすると、ほぼ一定の値以下のジッタ量を保つことができる。

例えば、クロックドライバ１２１の駆動能力が小さく、最もジッタ量が大きい図２１の場合を例に説明する。図２１において、ジッタ抑制回路１００を使用しない回路構成では、配線長がＭ１〜Ｍ３［μｍ］と長くなるにつれ、ジッタ量も大きく増加している。しかし、本実施の形態１のジッタ抑制回路１００が使用される場合では、配線長がＭ１（配線長小）でジッタ抑制回路１００のジッタ抑制効果が小のジッタ量Ｊ１、配線長がＭ２（配線長中）でジッタ抑制回路１００のジッタ抑制効果が中のジッタ量Ｊ２、配線長がＭ３（配線長大）でジッタ抑制回路１００のジッタ抑制効果が大のジッタ量Ｊ３で、ほぼ同一の値となっている。

このように、クロックドライバ１２１の駆動能力が一定の場合、信号分配配線１６１の配線長が長くなるにつれ、ジッタ抑制回路１００のジッタ抑制効果（抑制係数）を大きくすることで、ジッタ量を所定の値以下に抑制することができる。

また、図１９〜図２１からわかるように、信号分配配線１６１の配線長が一定、例えば、配線長がＭ３［μｍ］の場合、クロックドライバ１２１の駆動能力が小さくなるほど、ジッタ量も大きくなっている。しかし、本実施の形態１のジッタ抑制回路１００が使用される場合では、クロックドライバ１２１の駆動能力が大、中、小に応じて、ジッタ抑制回路１００のジッタ抑制効果をそれぞれ小、中、大とすると、ジッタ量がＪ４、Ｊ５、Ｊ３とほぼ一定の値以下のジッタ量を保つことができる。

このように、信号分配配線１６１の配線長が一定の場合、クロックドライバ１２１の駆動能力が小さくなるにつれ、ジッタ抑制回路１００のジッタ抑制効果（抑制係数）を大きくすることで、ジッタ量を所定の値以下に抑制することができる。

以上のように、ジッタ抑制回路１００のジッタ抑制効果（抑制係数）が大きいほど、信号分配配線１６１の配線長を長くすることができる。また、ジッタ抑制回路１００のジッタ抑制効果（抑制係数）が大きいほど、クロックドライバ１２１の駆動能力を小さくすることができ、ＳｅｒＤｅｓ回路ＳＤ１の消費電力、回路面積を小さくすることができることがわかる。

なお、特開２００７−２０２１４７号公報に、高利得、広帯域のトランスインピーダンス増幅器の技術が開示されている。この高利得、広帯域のトランスインピーダンス増幅器では、差動増幅回路の入力側と出力側との間に帰還抵抗を接続しているが、本技術では高利得の増幅を前提として帰還抵抗を選択しなければならない。このため、大きな値の帰還抵抗を選択せねばならず、本実施の形態１のジッタ抑制回路１００のように、上述したような所定の値に限定された帰還抵抗の値を用いることがなく、また、その示唆もされていない。

更に、特開２００７−２０２１４７号公報に開示されている高利得、広帯域のトランスインピーダンス増幅器は、増幅回路を多段に接続して利得を稼いでいるが、この場合、伝送される信号のジッタは接続段数が増加すると更に増加していくことになり、本構成をジッタ抑制回路として適用することは不可能となる。

以上のことから、本発明が目的としている回路素子の面積増大化を防止しつつ、ジッタを削減することが、特開２００７−２０２１４７号公報に開示されている高利得、広帯域のトランスインピーダンス増幅器では不可能であり、本実施の形態１のジッタ抑制回路１００と特開２００７−２０２１４７号公報に開示されている高利得、広帯域のトランスインピーダンス増幅器とは異なる構成となると言える。

発明の実施の形態２

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、実施の形態１と同様、本発明をＳｅｒＤｅｓ回路が備えるジッタ抑制回路に適用したものである。

図２２に本実施の形態２にかかるジッタ抑制回路２００の構成を示す。図２２に示すように、ジッタ抑制回路２００は、差動増幅回路ＡＭＰ１と、トランスファーゲートＴＧ１、ＴＧ２とを有する。

差動増幅回路ＡＭＰ１は、差動クロック信号の一方を非反転入力端子ＩＴに入力し、他方を反転入力端子ＩＢに入力する。差動増幅回路ＡＭＰ１は、非反転入力端子ＩＴ、反転入力端子ＩＢに入力した差動クロック信号に応じた、出力差動信号を非反転出力端子ＯＴ、反転出力端子ＯＢから出力する。

トランスファーゲートＴＧ１は、差動増幅回路ＡＭＰ１の非反転入力端子ＩＴと反転出力端子ＯＢとの間に接続される。トランスファーゲートＴＧ２は、差動増幅回路ＡＭＰ１の反転入力端子ＩＢと非反転出力端子ＯＴとの間に接続される。

なお、差動増幅回路ＡＭＰ１の構成は、図７に示したものと同様であるためここでの説明は省略する。

以上のように、本実施の形態２では、実施の形態１の帰還抵抗Ｒ１、Ｒ２を、それぞれトランスファーゲートＴＧ１、ＴＧ２に置き換えている。トランスファーゲートＴＧ１、ＴＧ２は、ＭＯＳトランジスタで形成されるので、抵抗素子よりも半導体チップに形成される素子面積が小さくすることが可能である。このため、帰還抵抗Ｒ１、Ｒ２を使用する場合と比較して、本実施の形態２では回路規模を小さくすることが可能となり、ジッタ抑制回路２００が形成される半導体チップのチップ面積の増大化を更に強力に防止することができ、更なる製品コストの削減が可能となる。

なお、差動増幅回路ＡＭＰ１を図２３に示すような構成の差動増幅回路ＡＭＰ２としてもよい。差動増幅回路ＡＭＰ２は、差動増幅回路ＡＭＰ１からＮＭＯＳトランジスタＭＮ３、ＭＮ４を削除した構成となっている。差動増幅回路ＡＭＰ１と比較して、応答速度が低下するが、ＮＭＯＳトランジスタＭＮ３、ＭＮ４分の回路規模を削減することができる。なお、差動増幅回路ＡＭＰ２を実施の形態１においても差動増幅回路ＡＭＰ１の変わりに適用してもよい。

発明の実施の形態３

以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。この実施の形態３は、実施の形態１と同様、本発明をＳｅｒＤｅｓ回路が備えるジッタ抑制回路に適用したものである。

本実施の形態３では、実施の形態１のクロックドライバ１２１を、図２４に示すような構成とする。クロックドライバ１２２は、クロックドライバ１２１と同様の構成となるため、ここでの説明は省略する。

図２４に示すように、本実施の形態３のクロックドライバ１２１は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２と、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１４と、帰還抵抗Ｒ１１、Ｒ１２と、インダクタＬとを有する。帰還抵抗Ｒ１１は、非反転入力端子ＩＴと反転出力端子ＯＢの間に接続される。帰還抵抗Ｒ１２は、反転入力端子ＩＢと非反転出力端子ＯＴの間に接続される。その他の接続構成は、図２と同様であるため説明は省略する。

このクロックドライバ１２１の構成は、図２４に示すように、インダクタＬを除き図７のジッタ抑制回路１００と同様の構成となる。このため、ジッタ抑制回路１００と同様、クロックドライバ１２１は、出力信号を帰還抵抗Ｒ１１、Ｒ１２を介して帰還をかける構成を有する。このため、何らかの原因でジッタが重畳された差動信号をＰＬＬ回路１１０から入力した場合や、クロックドライバ１２１の電源にノイズが乗っている場合等であっても、ジッタ抑制回路１００と同様、出力する信号のジッタを抑制する効果を発揮することができる。このため、クロックドライバ１２１が信号分配配線１６１に出力する差動クロック信号のジッタを削減することができる。なお、破線で囲ったＵＮＩＴ１の構成部分が図２のクロックドライバ１２１に相当する。

以上のように、実施の形態３では、クロックドライバ１２１、１２２をジッタ抑制回路１００と同様の構成とすることで、信号分配配線１６１、１６２に対する送信側のジッタを削減でき、実施の形態１、２の受信側のジッタ抑制回路と併用することで、ＳｅｒＤｅｓ回路のクロック伝達系システム内のジッタ抑制を効果的に行うことが可能となる。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述した実施の形態１〜３では、本発明をＳｅｒＤｅｓ回路のクロック伝達系システムに適用しているが、ＳｅｒＤｅｓ回路に限らず、図２５に示すような一般的なクロック信号を分配するクロック伝達系システムに適用してもよい。

図２５に示すように、半導体集積回路（ＬＳＩ）４００内の回路ユニット４１〜４ｎ（ｎ：自然数）のそれぞれがジッタ抑制回路１００を有する。クロック生成回路４０は、回路ユニット４１〜４ｎに対して、クロック分配線を経由してクロック信号を分配する。このクロック分配線を経由して伝達されるクロック信号にジッタが重畳される場合、ジッタ抑制回路１００が実施の形態１で説明したように、そのジッタを削減することできる。このため、回路ユニット４１〜４ｎが使用する動作クロックのジッタ品質の劣化を防ぐことができる。なお、クロック分配線は、実施の形態１で説明したような差動クロック信号が伝達される。

更に、ジッタを抑制する信号はクロック信号に限る必要はなく、データ信号であってもよい。例えば、ＳｅｒＤｅｓ回路の高速データ送信回路は、大きな配線寄生容量負荷を駆動する必要があるため、大きな消費電流を必要とする。このように、消費電流が大きいと電源に大きな電流供給負荷がかかり、電源ノイズも大きくなる。このため、電源ノイズの影響により、高速データ送信回路からのデータ出力信号のジッタが増大する。ここで、本発明のジッタ抑制回路１００をデータ信号伝送系に使用することで、データ出力信号のジッタを抑制することができ、非常に効果的である。また、同様に、データ送信部分だけでなくＳｅｒＤｅｓ回路の高速データ受信回路に応用することで、受信回路の電源ノイズに起因するジッタ等を抑制できる効果がある。

ＳＤ１、ＳＤ２ ＳｅｒＤｅｓ回路
１１０ ＰＬＬ回路
１２１、１２２ クロックドライバ
１６１、１６２ 信号分配配線
１７１〜１７６ 送受信回路
１００ ジッタ抑制回路
１３０ 分周回路
１４０ クロックデータリカバリ回路
１５０ 多重化回路
ＡＭＰ１、ＡＭＰ２ 差動増幅回路
Ｒ１、Ｒ２、Ｒ１１、Ｒ１２ 帰還抵抗
ＭＰ１、ＭＰ２、ＭＰ１１、ＭＰ１２ ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ４、ＭＮ１１〜ＭＮ１４ ＮＭＯＳトランジスタ
Ｌ インダクタ
ＴＧ１、ＴＧ２ トランスファーゲート
ＬＴＣ１、ＬＴＣ２ ラッチ回路

Claims (20)

1. 差動信号を出力する出力部と、
   前記出力部からの前記差動信号を受信する受信部と、
   前記受信部が受信する前記差動信号のジッタ量を、抑制係数に応じて抑制するジッタ抑制回路と、
   前記出力部から前記受信部へ前記差動信号を伝達し、前記ジッタ抑制回路の前記抑制係数に応じた配線長を有する信号配線部と、を有し、
   前記ジッタ抑制回路は、
   反転入力端子、非反転入力端子、反転出力端子及び非反転出力端子を有する第１差動増幅回路と、
   前記反転入力端子と前記非反転出力端子との間に接続される第１の帰還抵抗部と、
   前記非反転入力端子と前記反転出力端子との間に接続される第２の帰還抵抗部と、を有し、
   前記第１差動増幅回路は、
   第１電源と前記反転出力端子との間に接続される第１導電型の第１トランジスタと、
   一端が前記反転出力端子と接続され、制御端子が前記第１電源と接続される第２導電型の第２トランジスタと、
   一端が前記第２トランジスタの他端と接続され、他端が前記第１電源と出力電圧が異なる第２電源と接続され、制御端子が前記非反転入力端子と接続される、第２導電型の第３トランジスタと、
   前記第１電源と前記非反転出力端子との間に接続される第１導電型の第４トランジスタと、
   一端が前記非反転出力端子と接続され、制御端子が前記第１電源と接続される第２導電型の第５トランジスタと、
   一端が前記第５トランジスタの他端と接続され、他端が前記第２電源と接続され、制御端子が前記反転入力端子と接続される、第２導電型の第６トランジスタと、を有し、
   前記第１トランジスタの制御端子は前記第５トランジスタと前記第６トランジスタとの間のノードと接続され、
   前記第４トランジスタの制御端子は前記第２トランジスタと前記第３トランジスタとの間のノードと接続される、
   信号配線システム。
2. 前記第１トランジスタのソース及びドレインの一方が前記第１電源と接続され、前記第１トランジスタのソース及びドレインの他方が前記反転出力端子と接続され、
   前記第２トランジスタのソース及びドレインの一方が前記反転出力端子と接続され、前記第２トランジスタのゲートが前記第１電源と接続され、
   前記第３トランジスタのソース及びドレインの一方が前記第２トランジスタのソース及びドレインの他方と接続され、前記第３トランジスタのソース及びドレインの他方が前記第２電源と接続され、前記第３トランジスタのゲートが前記非反転入力端子と接続され、
   前記第４トランジスタのソース及びドレインの一方が前記第１電源と接続され、前記第４トランジスタのソース及びドレインの他方が前記非反転出力端子と接続され、
   前記第５トランジスタのソース及びドレインの一方が前記非反転出力端子と接続され、前記第５トランジスタのゲートが前記第１電源と接続され、
   前記第６トランジスタのソース及びドレインの一方が前記第５トランジスタのソース及びドレインの他方と接続され、前記第６トランジスタのソース及びドレインの他方が前記第２電源と接続され、前記第６トランジスタのゲートが前記反転入力端子と接続され、
   前記第１トランジスタのゲートは前記第５トランジスタと前記第６トランジスタとの間のノードと接続され、
   前記第４トランジスタのゲートは前記第２トランジスタと前記第３トランジスタとの間のノードと接続される、
   請求項１に記載の信号配線システム。
3. 前記出力部は、
   反転入力端子、非反転入力端子、反転出力端子及び非反転出力端子を有する第２差動増幅回路と、
   前記第２差動増幅回路の前記反転出力端子と前記非反転出力端子との間に接続されるインダクタと、を有し、
   前記第２差動増幅回路は、前記第１差動増幅回路と同様の構成を有する、
   請求項１又は２に記載の信号配線システム。
4. 前記出力部は、
   反転入力端子、非反転入力端子、反転出力端子及び非反転出力端子を有する第２差動増幅回路と、
   前記第２差動増幅回路の前記反転出力端子と前記非反転出力端子との間に接続されるインダクタと、を有し、
   前記第２差動増幅回路は、
   前記第１電源と前記第２差動増幅回路の前記反転出力端子との間に接続される第１導電型の第７トランジスタと、
   一端が前記第２差動増幅回路の前記反転出力端子と接続され、制御端子が前記第１電源と接続される第２導電型の第８トランジスタと、
   一端が前記第８トランジスタの他端と接続され、他端が前記第２電源と接続され、制御端子が前記第２差動増幅回路の前記非反転入力端子と接続される、第２導電型の第９トランジスタと、
   前記第１電源と前記第２差動増幅回路の前記非反転出力端子との間に接続される第１導電型の第１０トランジスタと、
   一端が前記第２差動増幅回路の前記非反転出力端子と接続され、制御端子が前記第１電源と接続される第２導電型の第１１トランジスタと、
   一端が前記第１１トランジスタの他端と接続され、他端が前記第２電源と接続され、制御端子が前記第２差動増幅回路の前記反転入力端子と接続される、第２導電型の第１２トランジスタと、を有し、
   前記第７トランジスタの制御端子は前記第１１トランジスタと前記第１２トランジスタとの間のノードと接続され、
   前記第１０トランジスタの制御端子は前記第８トランジスタと前記第９トランジスタとの間のノードと接続される、
   請求項１又は２に記載の信号配線システム。
5. 前記第７トランジスタのソース及びドレインの一方が前記第１電源と接続され、前記第７トランジスタのソース及びドレインの他方が前記第２差動増幅回路の前記反転出力端子と接続され、
   前記第８トランジスタのソース及びドレインの一方が前記第２差動増幅回路の前記反転出力端子と接続され、前記第８トランジスタのゲートが前記第１電源と接続され、
   前記第９トランジスタのソース及びドレインの一方が前記第８トランジスタのソース及びドレインの他方と接続され、前記第９トランジスタのソース及びドレインの他方が前記第２電源と接続され、前記第９トランジスタのゲートが前記第２差動増幅回路の前記非反転入力端子と接続され、
   前記第１０トランジスタのソース及びドレインの一方が前記第１電源と接続され、前記第１０トランジスタのソース及びドレインの他方が前記第２差動増幅回路の前記非反転出力端子と接続され、
   前記第１１トランジスタのソース及びドレインの一方が前記第２差動増幅回路の前記非反転出力端子と接続され、前記第１１トランジスタのゲートが前記第１電源と接続され、
   前記第１２トランジスタのソース及びドレインの一方が前記第１１トランジスタのソース及びドレインの他方と接続され、前記第１２トランジスタのソース及びドレインの他方が前記第２電源と接続され、前記第１２トランジスタのゲートが前記第２差動増幅回路の前記反転入力端子と接続され、
   前記第７トランジスタのゲートは前記第１１トランジスタと前記第１２トランジスタとの間のノードと接続され、
   前記第１０トランジスタのゲートは前記第８トランジスタと前記第９トランジスタとの間のノードと接続される、
   請求項４に記載の信号配線システム。
6. 前記出力部が出力する前記差動信号は、クロック信号であり、
   前記信号配線部は、前記クロック信号を複数の前記受信部に分配するクロック分配配線である
   請求項１乃至５のいずれか一項に記載の信号配線システム。
7. 前記ジッタ抑制回路は、
   前記信号配線部が伝達する前記差動信号を前記反転入力端子、前記非反転入力端子に入力し、
   前記抑制係数は、前記第１、第２の帰還抵抗部の抵抗値に応じて決定され、
   前記第１差動増幅回路の前記反転入力端子、前記非反転入力端子が前記信号配線部と接続され、
   前記第１差動増幅回路の前記反転出力端子、前記非反転出力端子が前記受信部と接続される
   請求項１乃至５のいずれか一項に記載の信号配線システム。
8. 前記第１差動増幅回路の前記反転入力端子、前記非反転入力端子が、前記信号配線部と第１、第２のノードで接続され、
   前記第１、第２のノードが前記受信部と接続される
   請求項７に記載の信号配線システム。
9. 前記第１、第２の帰還抵抗部が、抵抗素子もしくはトランスファーゲートである
   請求項７又は８に記載の信号配線システム。
10. 差動信号を出力する出力部と、
    前記出力部からの前記差動信号を受信する受信部と、
    前記出力部から前記受信部へ前記差動信号を伝達する信号配線部と、
    前記受信部が受信する前記差動信号のジッタ量を、抑制係数に応じて抑制するジッタ抑制回路と、を有し、
    前記ジッタ抑制回路は、
    反転入力端子、非反転入力端子、反転出力端子及び非反転出力端子を有する第１差動増幅回路と、
    前記反転入力端子と前記非反転出力端子との間に接続される第１の帰還抵抗部と、
    前記非反転入力端子と前記反転出力端子との間に接続される第２の帰還抵抗部と、を有し、
    前記第１差動増幅回路は、
    第１電源と前記反転出力端子との間に接続される第１導電型の第１トランジスタと、
    一端が前記反転出力端子と接続され、制御端子が前記第１電源と接続される第２導電型の第２トランジスタと、
    一端が前記第２トランジスタの他端と接続され、他端が前記第１電源と出力電圧が異なる第２電源と接続され、制御端子が前記非反転入力端子と接続される、第２導電型の第３トランジスタと、
    前記第１電源と前記非反転出力端子との間に接続される第１導電型の第４トランジスタと、
    一端が前記非反転出力端子と接続され、制御端子が前記第１電源と接続される第２導電型の第５トランジスタと、
    一端が前記第５トランジスタの他端と接続され、他端が前記第２電源と接続され、制御端子が前記反転入力端子と接続される、第２導電型の第６トランジスタと、を有し、
    前記第１トランジスタの制御端子は前記第５トランジスタと前記第６トランジスタとの間のノードと接続され、
    前記第４トランジスタの制御端子は前記第２トランジスタと前記第３トランジスタとの間のノードと接続され、
    前記出力部は、前記ジッタ抑制回路の前記抑制係数に応じた駆動能力で、前記差動信号を出力する
    信号配線システム。
11. 前記第１トランジスタのソース及びドレインの一方が前記第１電源と接続され、前記第１トランジスタのソース及びドレインの他方が前記反転出力端子と接続され、
    前記第２トランジスタのソース及びドレインの一方が前記反転出力端子と接続され、前記第２トランジスタのゲートが前記第１電源と接続され、
    前記第３トランジスタのソース及びドレインの一方が前記第２トランジスタのソース及びドレインの他方と接続され、前記第３トランジスタのソース及びドレインの他方が前記第２電源と接続され、前記第３トランジスタのゲートが前記非反転入力端子と接続され、
    前記第４トランジスタのソース及びドレインの一方が前記第１電源と接続され、前記第４トランジスタのソース及びドレインの他方が前記非反転出力端子と接続され、
    前記第５トランジスタのソース及びドレインの一方が前記非反転出力端子と接続され、前記第５トランジスタのゲートが前記第１電源と接続され、
    前記第６トランジスタのソース及びドレインの一方が前記第５トランジスタのソース及びドレインの他方と接続され、前記第６トランジスタのソース及びドレインの他方が前記第２電源と接続され、前記第６トランジスタのゲートが前記反転入力端子と接続され、
    前記第１トランジスタのゲートは前記第５トランジスタと前記第６トランジスタとの間のノードと接続され、
    前記第４トランジスタのゲートは前記第２トランジスタと前記第３トランジスタとの間のノードと接続される、
    請求項１０に記載の信号配線システム。
12. 前記出力部は、
    反転入力端子、非反転入力端子、反転出力端子及び非反転出力端子を有する第２差動増幅回路と、
    前記第２差動増幅回路の前記反転出力端子と前記非反転出力端子との間に接続されるインダクタと、を有し、
    前記第２差動増幅回路は、前記第１差動増幅回路と同様の構成を有する、
    請求項１０又は１１に記載の信号配線システム。
13. 前記出力部は、
    反転入力端子、非反転入力端子、反転出力端子及び非反転出力端子を有する第２差動増幅回路と、
    前記第２差動増幅回路の前記反転出力端子と前記非反転出力端子との間に接続されるインダクタと、を有し、
    前記第２差動増幅回路は、
    前記第１電源と前記第２差動増幅回路の前記反転出力端子との間に接続される第１導電型の第７トランジスタと、
    一端が前記第２差動増幅回路の前記反転出力端子と接続され、制御端子が前記第１電源と接続される第２導電型の第８トランジスタと、
    一端が前記第８トランジスタの他端と接続され、他端が前記第２電源と接続され、制御端子が前記第２差動増幅回路の前記非反転入力端子と接続される、第２導電型の第９トランジスタと、
    前記第１電源と前記第２差動増幅回路の前記非反転出力端子との間に接続される第１導電型の第１０トランジスタと、
    一端が前記第２差動増幅回路の前記非反転出力端子と接続され、制御端子が前記第１電源と接続される第２導電型の第１１トランジスタと、
    一端が前記第１１トランジスタの他端と接続され、他端が前記第２電源と接続され、制御端子が前記第２差動増幅回路の前記反転入力端子と接続される、第２導電型の第１２トランジスタと、を有し、
    前記第７トランジスタの制御端子は前記第１１トランジスタと前記第１２トランジスタとの間のノードと接続され、
    前記第１０トランジスタの制御端子は前記第８トランジスタと前記第９トランジスタとの間のノードと接続される、
    請求項１０又は１１に記載の信号配線システム。
14. 前記第７トランジスタのソース及びドレインの一方が前記第１電源と接続され、前記第７トランジスタのソース及びドレインの他方が前記第２差動増幅回路の前記反転出力端子と接続され、
    前記第８トランジスタのソース及びドレインの一方が前記第２差動増幅回路の前記反転出力端子と接続され、前記第８トランジスタのゲートが前記第１電源と接続され、
    前記第９トランジスタのソース及びドレインの一方が前記第８トランジスタのソース及びドレインの他方と接続され、前記第９トランジスタのソース及びドレインの他方が前記第２電源と接続され、前記第９トランジスタのゲートが前記第２差動増幅回路の前記非反転入力端子と接続され、
    前記第１０トランジスタのソース及びドレインの一方が前記第１電源と接続され、前記第１０トランジスタのソース及びドレインの他方が前記第２差動増幅回路の前記非反転出力端子と接続され、
    前記第１１トランジスタのソース及びドレインの一方が前記第２差動増幅回路の前記非反転出力端子と接続され、前記第１１トランジスタのゲートが前記第１電源と接続され、
    前記第１２トランジスタのソース及びドレインの一方が前記第１１トランジスタのソース及びドレインの他方と接続され、前記第１２トランジスタのソース及びドレインの他方が前記第２電源と接続され、前記第１２トランジスタのゲートが前記第２差動増幅回路の前記反転入力端子と接続され、
    前記第７トランジスタのゲートは前記第１１トランジスタと前記第１２トランジスタとの間のノードと接続され、
    前記第１０トランジスタのゲートは前記第８トランジスタと前記第９トランジスタとの間のノードと接続される、
    請求項１３に記載の信号配線システム。
15. 前記出力部が出力する前記差動信号は、クロック信号であり、
    前記信号配線部は、前記クロック信号を複数の前記受信部に分配するクロック分配配線である
    請求項１０乃至１４のいずれか一項に記載の信号配線システム。
16. 前記ジッタ抑制回路は、
    前記信号配線部が伝達する前記差動信号を前記反転入力端子、前記非反転入力端子に入力し、
    前記抑制係数は、前記第１、第２の帰還抵抗部の抵抗値に応じて決定され、
    前記第１差動増幅回路の前記反転入力端子、前記非反転入力端子が前記信号配線部と接続され、
    前記第１差動増幅回路の前記反転出力端子、前記非反転出力端子が前記受信部と接続される
    請求項１０乃至１５のいずれか一項に記載の信号配線システム。
17. 前記第１差動増幅回路の前記反転入力端子、前記非反転入力端子が、前記信号配線部と第１、第２のノードで接続され、
    前記第１、第２のノードが前記受信部と接続される
    請求項１６に記載の信号配線システム。
18. 前記第１、第２の帰還抵抗部が、抵抗素子もしくはトランスファーゲートである
    請求項１６又は１７に記載の信号配線システム。
19. 差動入力信号が入力する反転入力端子及び非反転入力端子と、出力信号が出力する反転出力端子及び非反転出力端子と、を有する差動増幅回路と、
    前記反転入力端子と前記非反転出力端子との間に接続される第１の帰還抵抗部と、
    前記非反転入力端子と前記反転出力端子との間に接続される第２の帰還抵抗部と、を有し、
    前記差動増幅回路は、
    第１電源と前記反転出力端子との間に接続される第１導電型の第１トランジスタと、
    一端が前記反転出力端子と接続され、制御端子が前記第１電源と接続される第２導電型の第２トランジスタと、
    一端が第２トランジスタの他端と接続され、他端が前記第１電源と出力電圧が異なる第２電源と接続され、制御端子が前記非反転入力端子と接続される、第２導電型の第３トランジスタと、
    前記第１電源と前記非反転出力端子との間に接続される第１導電型の第４トランジスタと、
    一端が前記非反転出力端子と接続され、制御端子が前記第１電源と接続される第２導電型の第５トランジスタと、
    一端が第５トランジスタの他端と接続され、他端が前記第２電源と接続され、制御端子が前記反転入力端子と接続される、第２導電型の第６トランジスタと、を有し、
    前記第１トランジスタの制御端子は前記第５トランジスタと前記第６トランジスタとの間のノードと接続され、
    前記第４トランジスタの制御端子は前記第２トランジスタと前記第３トランジスタとの間のノードと接続され、
    前記第１、第２の帰還抵抗部が、前記差動増幅回路の前記差動入力信号に対する前記出力信号のＤＣゲインが５〜１５ｄＢ以下となる抵抗値を有する
    ジッタ抑制回路。
20. 前記第１、第２の帰還抵抗部が、抵抗素子もしくはトランスファーゲートである
    請求項１９に記載のジッタ抑制回路。