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JP5668339B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

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Description

本発明は半導体装置の製造方法に関し、例えばシリコン基板上にＧａＮ系半導体層を形成する半導体装置の製造方法に関する。
窒化ガリウム（ＧａＮ）系半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子、短波長で発光する発光ダイオードやレーザダイオードとして用いられている。これらの半導体装置のうち、マイクロ波、準ミリ波、ミリ波等の高周波帯域において増幅を行うのに適した半導体装置として、高電子移動度トランジスタ（ＨＥＭＴ）等のＦＥＴ、発光装置として、レーザダイオード（ＬＤ）および発光ダイオード（ＬＥＤ）などの開発が進められている。
ＧａＮ系半導体層を成長する基板として一般にサファイア基板やＳｉＣ（炭化シリコン）基板等が用いられている。サファイア基板やＳｉＣ基板は高価なため、Ｓｉ（シリコン）基板上にＧａＮ系半導体層を成長する技術が開発されている。ＳｉとＧａとは反応し易いため、Ｓｉ基板とＧａＮ系半導体層との間にバリア層としてＡｌＮ（窒化アルミニウム）層が設けられる（例えば、特許文献１）。
特開２００８−１６６３４９号公報
しかしながら、Ｓｉ基板上にＡｌＮ層の表面にピット状欠陥が生じてしまうことがある。表面に多数のピット状欠陥が発生したＡｌＮ層上にＧａＮ系半導体層を形成し、例えばＨＥＭＴを形成した場合、電極形成不全等トランジスタ形成プロセスに悪影響を及ぼす。また、ＧａＮ系半導体層の結晶性が悪くなり、トランジスタ特性が劣化してしまう。このように、ＡｌＮ層表面のピット状欠陥は半導体装置に悪影響を及ぼす。
本願発明は上記課題に鑑み、ＡｌＮ層表面のピット状欠陥の発生を抑制することを目的とする。
本発明は、シリコン基板の表面を、熱処理温度が７００℃以上１０６０℃以下、熱処理時間が５分以上１５分以下、水素が含まれた雰囲気中においてサーマルクリーニングする工程と、前記サーマルクリーニングの後、前記シリコン基板表面に、Ｎ原料を供給せずにＡｌ原料を供給するステップと、前記Ａｌ原料を供給するステップの後に前記Ａｌ原料と前記Ｎ原料とを供給するステップとを行って、前記シリコン基板上に第１ＡｌＮ層を第１のＡｌ原料流量／Ｎ原料流量を用い成長する工程と、前記第１ＡｌＮ層上に、前記第１のＡｌ原料流量／Ｎ原料流量より大きな第２のＡｌ原料流量／Ｎ原料流量を用い第２ＡｌＮ層を成長する工程と、前記第２ＡｌＮ層上にＧａＮ系半導体層を成長する工程と、を含み、前記第１ＡｌＮ層および前記第２ＡｌＮ層を成長するＮ原料はアンモニアであり、Ａｌ原料はＴＭＡであり、前記第２ＡｌＮ層を成長する工程における、前記アンモニアのガスとアルミニウムの原料ガスとの総流量に対する前記アンモニアのガスの流量比は２５％以下であることを特徴とする半導体装置の製造方法である。本発明によれば、ＡｌＮ層表面のピット状欠陥の発生を抑制することができる。
上記構成において、前記Ａｌ原料を供給するステップは、前記Ａｌ原料を３．５μｍｏｌ以上供給する構成とすることができる。
本発明によれば、ＡｌＮ層表面のピット状欠陥の発生を抑制することができる。
図１（ａ）から図１（ｄ）は、実施例１に係る半導体装置の製造工程を示す断面図（その１）である。 図２（ａ）および図２（ｂ）は、実施例１に係る半導体装置の製造工程を示す断面図（その２）である。 図３は、サンプルＡの表面のＳＥＭ画像写真である。 図４は、ＦＷＨＭに対するクラック数を示す図である。 図５（ａ）はＴＭＡの先流し総量とＦＷＨＭとの関係を示す図であり、図５（ｂ）はＴＭＡ先流し総量とシート抵抗との関係を示す図である。 図６は、サンプルＢの表面のＳＥＭ画像写真である。 図７は、ピット状欠陥の断面模式図である。 図８は、ＮＨ３流量比に対するピット密度を示す図である。 図９は、サンプルＣの表面のＳＥＭ画像写真である
図面を用いて、本発明の実施例について説明する。
まず、実施例１に係る半導体装置の製造方法について説明する。図１（ａ）から図２（ｂ）は、実施例１に係る半導体装置の製造工程を示す断面図である。図１（ａ）から図２（ａ）までの工程は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）炉のリアクタ内において、リアクタから出さずに行なう。図１（ａ）のように、（１１１）面を主面とするシリコン基板１０の表面をＭＯＣＶＤ炉のリアクタ内でサーマルクリーニングする。サーマルクリーニングの条件は、熱処理温度が７００℃以上１０６０℃以下、熱処理時間が５分以上１５分以下、水素が含まれた雰囲気（キャリアガスに水素が含まれた雰囲気）である。
図１（ｂ）のように、シリコン基板１０の表面にＮ原料を供給せずにＡｌ原料を供給する。これをＡｌ原料先流しとよぶこととする。図１（ｃ）のように、その後、Ａｌ原料とＮ原料とを供給し、シリコン基板１０上に第１ＡｌＮ層１１を第１のV/III原料比を用い成長する。図１（ｄ）のように、第１ＡｌＮ層１１上に、第１のV/III原料比より大きな第２のV/III原料比を用い第２ＡｌＮ層１２を成長する。第１ＡｌＮ層１１と第２ＡｌＮ層１２よりＡｌＮ層１３が形成される。
図２（ａ）のように、第２ＡｌＮ層１２上にＧａＮ系半導体層２１を成長する。ＧａＮ系半導体層２１は、例えば、膜厚が１００ｎｍ、Ａｌ組成比が０．５のＡｌＧａＮバッファ層１４、膜厚が１０００ｎｍのアンドープＧａＮ層１６、膜厚が２０ｎｍ、Ａｌ組成比が０．２のｎ型ＡｌＧａＮ電子供給層１８、膜厚画２ｎｍのｎ型ＧａＮキャップ層２０である。
図２（ｂ）のように、ＧａＮ層２０上にソース電極２４、ドレイン電極２６及びゲート電極２６を形成する。ソース電極２４及びドレイン電極２８の各々は、ＧａＮ層２０側から例えばＴｉ／Ａｕを積層させたオーミック電極である。ゲート電極２８は、ＧａＮ層２０側から例えばＮｉ／Ａｕを積層させている。以上により、実施例１に係るＨＥＭＴが完成する。
比較例１として、以下のサンプルＡを作製した。シリコン基板１０の主面は（１１１）面、ＡｌＮ層の成長面は（０００１）面である。
サーマルクリーニング条件
熱処理温度：１０８０℃
熱処理時間：３０分
熱処理雰囲気：水素１００Ｔｏｒｒ（１３．３ＭＰａ）
Ａｌ原料先流し条件
Ａｌ原料：ＴＭＡ（トリメチルアルミニウム）
先流し総量：８μｍｏｌ
熱処理温度：１０５０℃
ＡｌＮ層１３形成条件（第１ＡｌＮ層１１と第２ＡｌＮ層１２の成長条件は同じ）
Ｎ原料：ＮＨ３（アンモニア）
Ａｌ原料：ＴＭＡ
Ｎ原料流量比：５０％
成長温度：１０５０℃
成長膜厚：３００ｎｍ
図３は、サンプルＡの表面のＳＥＭ（走査型電子顕微鏡）画像写真である。図３のように、表面に、多くのピット状欠陥３４が観測される。このように、熱処理温度が１０６０℃より高い場合、ＡｌＮ層１３表面のピット状欠陥が多くなる。一方、熱処理温度が７００℃より低い場合、シリコン基板１０の表面不純物が除去し難くなる。熱処理温度は、７５０℃以上１０００℃以下がより好ましい。また、熱処理時間が１５分より長い場合、シリコン基板１０表面のピットが多くなる。一方、熱処理時間が５分より短い場合、シリコン基板１０の表面不純物が除去し難くなる。熱処理時間は６分以上１０分以下がより好ましい。また、熱処理雰囲気として水素が含まれていないガスを用いると、ＡｌＮ層１３表面のピット状欠陥が非常に多くなる。例えば、窒素を含み水素を含まない雰囲気で熱処理を行なった結果、ピットが非常に多くなった。これは、サーマルクリーニングには還元性ガス雰囲気が好ましいためと考えられる。このように、サーマルクリーニングの雰囲気は水素を含む雰囲気が好ましく、水素雰囲気がより好ましい。
次に、比較例２として、以下のサンプルＢを作製した。シリコン基板１０の主面は（１１１）面、ＡｌＮ層の成長面は（０００１）面である。
サーマルクリーニング条件
熱処理温度：１０５５℃
熱処理時間：６分
熱処理雰囲気：水素１００Ｔｏｒｒ
Ａｌ原料先流し条件
Ａｌ原料：ＴＭＡ
先流し総量：サンプルによる
熱処理温度：１０５０℃
ＡｌＮ層１３形成条件（第１ＡｌＮ層１１と第２ＡｌＮ層１２の成長条件は同じ）
Ｎ原料：ＮＨ３
Ａｌ原料：ＴＭＡ
Ｎ原料流量比：５０％
成長温度：１０５０℃
成長膜厚：３００ｎｍ
まず、ＡｌＮ層１３の結晶性とＧａＮ系半導体層２１を形成した後のクラック数との関係を調べた。ＡｌＮ層１３の結晶性は、ＡｌＮ層１３成長後、図１（ｃ）の状態で、ＡｌＮの（００２）面のロッキングカーブの半値幅（ＦＷＨＭ）をＸ線回折法を用い測定した。また、同じ条件で成長した（第１ＡｌＮ層１１と第２ＡｌＮ層１２の成長条件は同じ）サンプルを図２（ａ）の構造まで成長し、ＧａＮ系半導体層２１表面の４インチウエハ内のクラックの数を表面分析装置を用い測定した。
図４は、ＦＷＨＭに対するクラック数を示す図である。図４のように、ＦＷＨＭが１５００秒以下のときクラック本数が少なくなる。このように、ＡｌＮ層１３の結晶性が良好になれば、ＧａＮ系半導体層２１に発生するクラックを低減させることができる。
次にＴＭＡ先流し総量を変化させ、ＡｌＮ層１３の結晶性およびシート抵抗を調査した実験について説明する。図５（ａ）はＴＭＡの先流し総量とＦＷＨＭとの関係を示す図であり、図５（ｂ）はＴＭＡ先流し総量とシート抵抗との関係を示す図である。Ｘ線回折及びシート抵抗の測定は、図１（ｃ）の状態の半導体基板をサンプルとして行った。
まず図５（ａ）について説明する。図５（ａ）の横軸はＴＭＡ先流し総量を示し、縦軸はＡｌＮ層１３のＦＷＨＭを示す。図５（ａ）に示すように、ＴＭＡ先流し総量が多くなるに従い、ＦＷＨＭは小さくなる。すなわちＴＭＡ先流し総量の増加に伴い、ＡｌＮ層１３の結晶性は良好になる。特に、図中に点線で示すように、ＴＭＡ先流し総量が３．５μｍｏｌより多くなると、ＦＷＨＭは１５００秒より小さくなる。図４において説明したように、ＦＷＨＭが１５００秒より小さい場合、ＧａＮ系半導体層２１のクラックはほぼゼロになった。
次に図５（ｂ）について説明する。図５（ｂ）の横軸はＴＭＡ先流し総量を示し、縦軸は図１（ｃ）の状態における半導体基板のシート抵抗を示す。図中の三角はシリコン基板１０の抵抗によるシート抵抗を表す。
図５（ｂ）に示すように、ＴＭＡ先流し総量が２μｍｏｌ付近〜８μｍｏｌ付近の範囲では、シート抵抗は１００ｋΩ／□（図中では１×１０５Ω／□）である。シリコン基板１０のみのシート抵抗は１００ｋΩ／□である。つまり、ＴＭＡ先流し総量が２μｍｏｌ付近〜８μｍｏｌ付近の範囲では、ＴＭＡ先流しによるシリコン基板１０のシート抵抗への影響はほとんど観測されなかった。これに対し、図中に点線で示すように、ＴＭＡ先流し総量が８．８μｍｏｌより大きくなると、シート抵抗は１００ｋΩ／□より小さくなる。これは、ＴＭＡ先流しにより供給されたＡｌがシリコン基板１０に拡散して、シリコン基板１０中に低抵抗層が生成されたためと考えられる。シリコン基板１０に低抵抗層が生成されると、半導体装置完成後においてリークの原因となる可能性がある。例えば、半導体装置がＦＥＴである場合、高周波特性を劣化させる恐れがある。なお、成長温度を１０４０℃に変更した場合でも、ＴＭＡ先流し量が８．８μｍｏｌより多くなると、シート抵抗が低下した。
以上のように、Ａｌ原料の先流し量は３．５μｍｏｌ以上が好ましく、４μｍｏｌ以上がより好ましい。また、８．８μｍｏｌ以下が好ましく、７μｍｏｌ以下がより好ましい。
図６は、サンプルＢにおけるＡｌＮ層１３表面のＳＥＭ画像写真である。ＴＭＡの先流し総量は８μｍｏｌとしている。図６において、黒点がピット状欠陥３４である。図３に比べピット状欠陥３４の個数は少ないものの全体にピット状欠陥３４が観察される。なお、ピット状欠陥３４以外に全体に白黒の模様が観測されるのは、表面が電気的にｎ型の場合（電子が多い）と黒く観測され、ｐ型が多い（ホールが多い）と白く観測されるためである。図７は、ピット状欠陥の断面模式図である。図７のように、ＡｌＮ層１３表面に凹状のピット状欠陥３４が形成されている。
以上のように、サーマルクリーニングを行い、さらにＡｌ原料の先流しを行なってもＡｌＮ層１３表面にピット状欠陥が観察される。サンプルＢにおいて、ＡｌＮ層１３において、Ｎ原料流量比を５０％としているのは、ＡｌＮ層１３の結晶性を高めるためである。前述のように、ＡｌＮ層１３の結晶性はクラック数等にも影響するため、このようにＡｌＮ層１３の結晶性を悪化させることはできない。本発明者は、ＡｌＮ層１３を第１ＡｌＮ層１１と第２ＡｌＮ層１２の２層に分離し、第１ＡｌＮ層１１は、ＡｌＮ層の結晶性を良くするように高Ｎ原料流量比とした。一方、ＡｌＮ層１３の表面を形成する第２ＡｌＮ層１２は第１ＡｌＮ層１１よりＮ原料流量比の小さくした。これにより、ＡｌＮ層１３表面のピットを削減できることを発見した。ここで、Ａｌ原料流量比／Ｎ原料流量比をV/III原料比という。
以下に実験内容を説明する。実施例１として、以下のサンプルＣを作製した。シリコン基板１０の主面は（１１１）面、ＡｌＮ層の成長面は（０００１）面である。
サーマルクリーニング条件
熱処理温度：１０５５℃
熱処理時間：６分
熱処理雰囲気：水素１００Ｔｏｒｒ
Ａｌ原料先流し条件
Ａｌ原料：ＴＭＡ
先流し総量：８μｍｏｌ
熱処理温度：１０５０℃
第１ＡｌＮ層１１形成条件
Ｎ原料：ＮＨ３
Ａｌ原料：ＴＭＡ
Ｎ原料流量比：５０％
成長温度：１０５０℃
成長膜厚：１５ｎｍ
第２ＡｌＮ層１２形成条件
Ｎ原料：ＮＨ３
Ａｌ原料：ＴＭＡ
Ｎ原料流量比：サンプルによる
成長温度：１０５０℃
成長膜厚：２８５ｎｍ
図８は、ＮＨ３流量比に対するピット密度を示す図である。ＮＨ３流量比はＮ原料であるＮＨ３流量の原料ガス総流量（Ｎ原料とＡｌ原料との総流量）に対する比を示し、ピット密度は図１（ｄ）における第２ＡｌＮ層１２表面のピット密度を示している。ピット密度はＳＥＭ観察画像からピット数を数え、面積で除すことにより計算した。図８のように、ＮＨ３流量比が５０％より小さくなるとピット密度は減少し始め、２５％以下でピット密度はより少なくなる。５％以下ではピット密度は非常に小さくなる。
図９は、第２ＡｌＮ層１２のＮＨ３流量比を３％としたときのサンプルＣの第２ＡｌＮ層１２表面のＳＥＭ画像写真である。図９のように、ピット状欠陥はほとんど観測されない。全体に白黒の模様が観測されるのは、図６と同じ理由による。
以上のように、第１ＡｌＮ層１１を成長する第１のV/III原料比より大きな第２のV/III原料比を用い第２ＡｌＮ層１２を成長することにより、ＡｌＮ層１３の結晶性を確保し、かつピット密度を低減することができる。（第１のV/III原料比／第２のV/III原料比）は、２以上（図８においてＮＨ３流量比が２５％以下）が好ましく、１０以上（図８においてＮＨ３流量比が５％以下）がより好ましい。また、ＡｌＮ層１３を形成するためには、（第１のV/III原料比／第２のV/III原料比）は４０００以下が好ましく、１０００以下がより好ましい。
以上をまとめると、サーマルクリーニングを、熱処理温度が７００℃以上１０６０℃以下、熱処理時間が５分以上１５分以下、水素雰囲気中において行なう。Ｎ原料を供給せずにＡｌ原料を供給し、その後Ａｌ原料とＮ原料とを供給することにより、シリコン基板１０上に第１ＡｌＮ層１１を第１のV/III原料比を用い成長する。第１ＡｌＮ層１１上に、第１のV/III原料比より大きな第２のV/III原料比を用い第２ＡｌＮ層１２を成長する。第２ＡｌＮ層１２上にＧａＮ系半導体層２１を成長する。これにより、ＡｌＮ層１３表面のピット状欠陥の発生を抑制することができる。よって、ピット状欠陥がトランジスタ形成プロセスに悪影響を及ぼしたり、トランジスタ特性が劣化することを抑制できる。
また、図５（ａ）のように、ＡｌＮ層１３の結晶性を向上させるため、Ａｌ原料の先流し総量は３．５μｍｏｌ以上が好ましい。
Ａｌ原料としてＴＭＡの例を説明したが、ＴＭＡ以外に例えばトリエチルアルミニウム（ＴＥＡ）等を用いてもよい。またＮ原料としてはＮＨ３を例に説明したが、例えばジメチルヒドラジン等を用いてもよい。リーク電流の発生を抑制するためには、シリコン基板１０のシート抵抗は１００ｋΩ／□以上が好ましく、さらに１５０ｋΩ／□以上、２００ｋΩ／□以上が好ましい。
第１ＡｌＮ層１１と第２ＡｌＮ層１２の合計の膜厚が小さすぎると、ＡｌＮ層１３がバッファ層として機能を十分に果たさないことがある。この場合、シリコン基板１０に拡散するＧａ等の不純物がドーパントとなり、リーク電流が発生することがある。また膜厚が大きすぎると、応力により半導体装置に反りが発生することがある。従って、ＡｌＮ層１３の膜厚は、２００ｎｍより大きくかつ４００ｎｍより小さいことが好ましい。またＡｌＮ層１３の膜厚は２５０ｎｍより大きくかつ３５０ｎｍより小さくしてもよい。ＡｌＮ層１３の結晶性をよくするためには、第１ＡｌＮ層１１は第２ＡｌＮ層１２より薄いことが好ましい。第２ＡｌＮ層１２の膜厚は、ピット密度抑制の観点から１００ｎｍ以上４００ｎｍ以下が好ましい。さらに、２００ｎｍ以上３５０ｎｍ以下が好ましい。
ＧａＮ系半導体とはＧａＮを含む半導体であり、ＧａＮ、ＡｌＧａＮの他に、例えばＧａＮとＩｎＮ（窒化インジウム）との混晶であるＩｎＧａＮ、またはＧａＮとＡｌＮとＩｎＮとの混晶であるＡｌＩｎＧａＮ等である。ＧａＮ系半導体層２１は、既述した構成以外に上記のＧａＮ系半導体のいずれかを含むとしてもよい。
半導体装置の例としてＨＥＭＴについて説明したが、ＨＥＭＴ以外のＦＥＴ等のトランジスタでもよい。例えばレーザダイオードやフォトダイオードのような光半導体装置でもよい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
シリコン基板 １０
第１ＡｌＮ層 １１
第２ＡｌＮ層 １２
ＡｌＮ層 １３
ＧａＮ系半導体層 ２１
ピット状欠陥 ３４

Claims (2)

  1. シリコン基板の表面を、熱処理温度が７００℃以上１０６０℃以下、熱処理時間が５分以上１５分以下、水素が含まれた雰囲気中においてサーマルクリーニングする工程と、
    前記サーマルクリーニングの後、前記シリコン基板表面に、Ｎ原料を供給せずにＡｌ原料を供給するステップと、前記Ａｌ原料を供給するステップの後に前記Ａｌ原料と前記Ｎ原料とを供給するステップとを行って、前記シリコン基板上に第１ＡｌＮ層を第１のＡｌ原料流量／Ｎ原料流量を用い成長する工程と、
    前記第１ＡｌＮ層上に、前記第１のＡｌ原料流量／Ｎ原料流量より大きな第２のＡｌ原料流量／Ｎ原料流量を用い第２ＡｌＮ層を成長する工程と、
    前記第２ＡｌＮ層上にＧａＮ系半導体層を成長する工程と、を含み、
    前記第１ＡｌＮ層および前記第２ＡｌＮ層を成長するＮ原料はアンモニアであり、Ａｌ原料はＴＭＡであり、
    前記第２ＡｌＮ層を成長する工程における、前記アンモニアのガスとアルミニウムの原料ガスとの総流量に対する前記アンモニアのガスの流量比は２５％以下であることを特徴とする半導体装置の製造方法。
  2. 前記Ａｌ原料を供給するステップは、前記Ａｌ原料を３．５μｍｏｌ以上供給することを特徴とする請求項１記載の半導体装置の製造方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5127978B1 (ja) * 2011-09-08 2013-01-23 株式会社東芝 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法
JP5829152B2 (ja) * 2012-03-08 2015-12-09 株式会社サイオクス 窒化ガリウムテンプレート基板の製造方法及び窒化ガリウムテンプレート基板
WO2013138016A2 (en) * 2012-03-15 2013-09-19 Dow Corning Corporation Method of quantitatively characterizing adulterants of silanes and coated susceptor
JP6015053B2 (ja) * 2012-03-26 2016-10-26 富士通株式会社 半導体装置の製造方法及び窒化物半導体結晶の製造方法
JP5733258B2 (ja) * 2012-03-30 2015-06-10 日立金属株式会社 窒化物半導体エピタキシャルウェハの製造方法
US10622468B2 (en) * 2017-02-21 2020-04-14 QROMIS, Inc. RF device integrated on an engineered substrate
CN111527587B (zh) * 2017-12-19 2023-11-21 胜高股份有限公司 第iii族氮化物半导体基板的制备方法
CN111699287A (zh) * 2018-02-08 2020-09-22 住友化学株式会社 半导体晶圆
CN112470260B (zh) 2018-05-23 2024-05-14 胜高股份有限公司 Iii族氮化物半导体基板及其制造方法
DE102020003801A1 (de) 2019-07-18 2021-01-21 Sew-Eurodrive Gmbh & Co Kg Verfahren und System zum Betreiben eines Systems mit Energiespeicher und Widerstand
CN111354629B (zh) * 2020-04-26 2023-04-07 江西力特康光学有限公司 一种用于紫外LED的AlN缓冲层结构及其制作方法
EP4345922A1 (en) * 2022-09-30 2024-04-03 ALLOS Semiconductors GmbH Gan-on-si epiwafer comprising a strain-decoupling sub-stack

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2332563A (en) * 1997-12-18 1999-06-23 Sharp Kk Growth of group III nitride or group III-V nitride layers
US6391748B1 (en) * 2000-10-03 2002-05-21 Texas Tech University Method of epitaxial growth of high quality nitride layers on silicon substrates
JP4823466B2 (ja) * 2002-12-18 2011-11-24 日本碍子株式会社 エピタキシャル成長用基板および半導体素子
TWI240969B (en) * 2003-06-06 2005-10-01 Sanken Electric Co Ltd Nitride semiconductor device and method for manufacturing same
JP4653671B2 (ja) * 2005-03-14 2011-03-16 株式会社東芝 発光装置
US7226850B2 (en) * 2005-05-19 2007-06-05 Raytheon Company Gallium nitride high electron mobility transistor structure
JP2007059850A (ja) * 2005-08-26 2007-03-08 Ngk Insulators Ltd Ｉｉｉ族窒化物成膜用基板及びその製造方法並びにそれを用いた半導体装置
EP1842940A1 (en) * 2006-04-06 2007-10-10 Interuniversitair Microelektronica Centrum ( Imec) Method for forming a group III nitride material on a silicon substrate
WO2008060349A2 (en) * 2006-11-15 2008-05-22 The Regents Of The University Of California Method for heteroepitaxial growth of high-quality n-face gan, inn, and ain and their alloys by metal organic chemical vapor deposition
JP5383974B2 (ja) * 2006-12-27 2014-01-08 住友電工デバイス・イノベーション株式会社 半導体基板および半導体装置
US7825432B2 (en) * 2007-03-09 2010-11-02 Cree, Inc. Nitride semiconductor structures with interlayer structures
JP5095253B2 (ja) * 2007-03-30 2012-12-12 富士通株式会社 半導体エピタキシャル基板、化合物半導体装置、およびそれらの製造方法
US7598108B2 (en) * 2007-07-06 2009-10-06 Sharp Laboratories Of America, Inc. Gallium nitride-on-silicon interface using multiple aluminum compound buffer layers
WO2009020235A1 (ja) * 2007-08-09 2009-02-12 Showa Denko K.K. Ｉｉｉ族窒化物半導体エピタキシャル基板
JP4822457B2 (ja) * 2008-03-24 2011-11-24 沖電気工業株式会社 半導体装置の製造方法
KR101371557B1 (ko) * 2009-03-03 2014-03-10 우베 고산 가부시키가이샤 발광 소자 형성용 복합 기판, 발광 다이오드 소자, 백색 발광 다이오드 소자, 및 그 제조 방법
JP5112370B2 (ja) * 2009-03-23 2013-01-09 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法

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