JP5661156B2 - 液晶表示装置とその駆動方法 - Google Patents

Description

本発明は、ベゼル(bezel)を減らした液晶表示装置とその製造方法に関する。

表示装置分野は、体積か大きい陰極線管（Cathode Ray Tube：ＣＲＴ）を代替する、薄くて軽く、大面積が可能な平板表示装置（Flat Paｎel Display Device：ＦＰＤ）へと急速に変化してきた。平板表示装置には、液晶表示装置（Liquid Crystal Display Device：ＬＣＤ）、プラズマディスプレイパネル（Plasma Display Paｎel：ＰＤＰ）、有機発光表示装置（Organic Light Emitting Display Device：ＯＬＥＤ）、それと電気泳動表示装置（Electrophoretic Display Device ：ＥＰＤ）などがある。この中で液晶表示装置は、液晶分子に印加される電界をデータ電圧に応じて制御して画像を表示する。アクティブマトリックス(Active Ｍatrix)型の液晶表示装置は、工程技術と駆動技術の発達のおかげで価格が下がり、性能が高くなり、小型モバイル機器から大型テレビまで、ほぼすべての表示装置に適用され、最も広く利用されている。

液晶表示装置のメーカーはナローベゼル（Ｎarrow bezel）を実現するための様々な試みをしている。ナローベゼル技術は、同じ大きさの表示パネルにおいて映像が表示される有効画面の大きさを相対的に大きくするために表示パネルの端からの映像が表示されないベゼル（bezel）を最小化する技術である。ナローベゼル技術は、微細工程技術の限界により、ベゼル幅を減らすのに限界がある。

特開２００９−３０１００１号公報

本発明は、前述した問題点に鑑みてなされたものであり、本発明の目的とするところは、ベゼル幅を最小限に抑えることができる液晶表示装置とその製造方法を提供することにある。

前記課題を解決するために、本発明に係る液晶表示装置は垂直配線と水平配線が形成され、ピクセルを含む表示パネルと、前記垂直配線を介して前記ピクセルにデータ電圧とゲートパルスを供給するドライブＩＣを含む。

前記垂直配線は、前記データ電圧が供給される垂直データライン、前記ゲートパルスが供給される垂直ゲートラインと、共通電圧が供給される垂直共通電圧ラインを含む。前記水平配線は、前記垂直ゲートラインと接続され、前記垂直ゲートラインを介して前記ゲートパルスを伝達受ける水平ゲートラインを含む。

前記液晶表示装置の製造方法は、基板上に互いに交差する垂直配線と水平配線を形成し、複数のピクセルを形成して、表示パネルを製作する段階と、前記垂直配線を介して前記ピクセルにデータ電圧とゲートパルスを供給するドライブＩＣを前記表示パネルに接続する段階を含む。

前記液晶表示装置の製造方法は、前記表示パネルの基板上に形成されたゲート金属パターンで、前記水平配線を形成する段階と、前記水平配線を覆うように前記基板上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上に半導体パターンとソース-ドレイン金属パターンを積層し、前記垂直配線を形成する段階と、前記垂直配線と前記ゲート絶縁膜上に第１パッシベーション層と有機保護膜を積層する段階と、前記有機保護膜上に透明導電性物質から形成された前記ピクセルの共通電極と、リンクパターンを形成する段階と、前記共通電極と前記リンクパターン上に第２パッシベーション層を形成する段階と、前記第２パッシベーション層の上に前記ピクセルのピクセル電極を形成する段階を含む。

本発明は、垂直データラインと垂直ゲートラインと垂直共通電圧ラインを含む垂直配線を介して表示パネルの駆動に必要なすべての信号を供給し、表示パネルの左側、右側と下端それぞれのベゼル領域の幅を１．０ｍｍ以下に減らすことができる。

また 本発明は、１つの垂直データラインを介して隣接するピクセルにデータ電圧を時分割供給して垂直配線の数を最小限に抑えることができるのはもちろん、ソースドライブＩＣから出力されたデータ電圧の極性が１フレーム期間間同じ極性を維持するため、ソースドライブＩＣの消費電力と発熱量を最小限に抑えることができる。

さらに、本発明の液晶表示装置は、垂直ゲートラインと水平ゲートラインの接続部分を前記ドライブＩＣから遠いほど、前記表示パネルの中央近くに位置させることでピクセルの充電量バラツキを減らすことができる。

本発明の実施形態に係る液晶表示装置を示す図である。 本発明の実施形態に係る液晶表示装置を示す図である。 図２に示したＣＯＦを拡大して示す図である。 本発明の実施形態に係るピクセルアレイの一部を示す図である。 垂直ゲートラインと水平ゲートラインの接続例を示す図である。 図４のようなピクセルアレイに印加されるデータ電圧とゲートパルスの一例を示す波形図である。 本発明の実施形態に係る液晶表示装置のＦＦＳモードのＴＦＴアレイ基板の構造の一例を示す平面図である。 図７の線“Ｉ−Ｉ’”、線“II−II’”、線“III−III’”に沿って切り取りしてＴＦＴアレイ基板の断面構造を示す断面図である。 本発明の実施形態に係る液晶表示装置のＴＦＴアレイ基板の製造方法を段階的に示す断面図である。 本発明の実施形態に係る液晶表示装置のＴＦＴアレイ基板の製造方法を段階的に示す断面図である。 本発明の実施形態に係る液晶表示装置のＴＦＴアレイ基板の製造方法を段階的に示す断面図である。 本発明の実施形態に係る液晶表示装置のＴＦＴアレイ基板の製造方法を段階的に示す断面図である。 本発明の実施形態に係る液晶表示装置のＴＦＴアレイ基板の製造方法を段階的に示す断面図である。 本発明の実施形態に係る液晶表示装置のＴＦＴアレイ基板の製造方法を段階的に示す断面図である。 本発明の実施形態に係る液晶表示装置のＴＦＴアレイ基板の製造方法を段階的に示す断面図である。 垂直データラインと垂直ゲートラインが隣接に配置される時、ブラックマトリックスの線幅が広くなる例を示す図である。 本発明の実施形態に係る液晶表示装置のベゼル内に形成される配線の一例を示す図である。

以下、添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。明細書全体にかけて同一の参照番号は実質的に同一の構成要素を意味する。以下の説明で、本発明に関する公知の機能や構成についての具体的な説明が本発明の要旨を不必要に不明確なことができると判断される場合には、その詳細な説明を省略する。

以下の説明で使用される構成要素の名称は、明細書作成の容易さを考慮して選択されたもので、実際の製品の名称とは異なることがある。

図１乃至図３を参照すると、本発明の液晶表示装置は、表示パネル（ＰＮＬ）、ドライブＩＣ（Integrated Circuit：ＤＩＣ）１０、タイミングコントローラ（Timing Controller：ＴＣＯＮ）１２などを含む。

本発明の液晶表示装置は、ＴＮ（Twisted Nematic）モード、ＶＡ（Vertical Alignment）モード、ＩＰＳ（Iｎ Plane Switching）モード、ＦＦＳ（Fringe Field Switching）などの知られているすべての液晶モードで実現することができる。また、本発明の液晶表示装置は、透過型液晶表示装置、半透過型液晶表示装置、反射型液晶表示装置など、どのような形でも実現 することができる。

表示パネル（ＰＮＬ）は液晶セル（Ｃｌｃ）を挟んで対向する上部基板と下部基板を含む。この表示パネル（ＰＮＬ）の映像データは、マトリックス形態でピクセルが配置されたピクセルアレイ領域に表示される。ピクセルアレイは、下部基板に形成されたＴＦＴアレイと、上部基板に形成されたカラーフィルタアレイを含む。 ＴＦＴアレイには、垂直配線と水平配線を含む。垂直配線は、表示パネル（ＰＮＬ）の垂直方向（図１、ｙ軸方向）に沿って形成される。水平配線は、表示パネル（ＰＮＬ）の水平方向（図１、ｘ軸方向）に沿って形成され、垂直配線と直交される。垂直配線は、垂直データライン（ＤＬ）、垂直共通電圧ライン（ＣＯＭＬ）、及び垂直ゲートライン（ＶＧＬ）を含む。垂直共通電圧ライン（ＣＯＭＬ）には、図示しない電源回路から共通電圧（Ｖｃｏｍ）が供給される。水平配線は、垂直ゲートラインの（ＶＧＬ）を介してゲートパルスを伝達受ける水平ゲートライン（ＧＬ）を含む。水平ゲートライン（ＧＬ）は、垂直ゲートライン（ＶＧＬ）と１対１で接続され、垂直ゲートライン（ＶＧＬ）を介してゲートパルスを供給受ける。

ＴＦＴアレイで、垂直データライン（ＤＬ）と水平ゲートライン（ＧＬ）の交差部毎にＴＦＴ（Thin Film Transistor）が形成される。ＴＦＴは、水平ゲートライン（ＧＬ）からのゲートパルスに応答して垂直データライン（ＤＬ）からのデータ電圧を液晶セル（Ｃｌｃ）のピクセル電極１に供給する。液晶セル（Ｃｌｃ）それぞれは、ＴＦＴを介してデータ電圧を充電するピクセル電極１と共通電圧（Ｖｃｏｍ）が印加される共通電極２の電圧差によって駆動される。共通電圧（Ｖｃｏｍ）は、垂直配線の一部に割り当てられた垂直共通電圧ライン（ＣＯＭＬ）を介してすべてのピクセルの共通電極（図８及び図９、ＣＯＭ）に印加される。液晶セル（Ｃｌｃ）には、液晶セルの電圧を１フレーム期間の間に維持させるストレージキャパシタ（Ｃｓｔ）が接続される。カラーフィルタアレイは、カラーフィルタのブラックマトリックスを含む。表示パネル（ＰＮＬ）の上部ガラス基板と下部ガラス基板には、それぞれ偏光板が付着され、液晶のプレチルト角（pre-tilt angle）を設定するための配向膜が形成される。

ドライブＩＣ１０は、ソースドライブＩＣ（ＳＩＣ）とゲートドライブＩＣ（ＧＩＣ）を含む。ソースドライブＩＣ（ＳＩＣ）とゲートドライブＩＣ（ＧＩＣ）は、図３のようにＣＯＦ（Chip on film）のようなフレキシブル回路基板上に実装される。ソースドライブＩＣ（ＳＩＣ）とゲートドライブＩＣ（ＧＩＣ）は、１つのＣＯＦ上に一緒に実装される。ＣＯＦの入力端は、ＰＣＢ（Printed Circuit Board）に接合され、ＣＯＦの出力端は、表示パネル（ＰＮＬ）の下部基板に接合される。ＣＯＦで、ソースドライブＩＣ（ＳＩＣ）に接続された配線（図３、点線）とゲートドライブＩＣ（ＧＩＣ）に接続された配線（図３、実線）が電気的に分離することができるように、その配線の間には、絶縁層が形成される。

ソースドライブＩＣ（ＳＩＣ）は、タイミングコントローラ１２の制御下に入力映像のデジタルビデオデータをサンプリングした後、ラッチ（Latch）して並列データシステムのデータに変換する。ソースドライブＩＣ（ＳＩＣ）は、タイミングコントローラ１２の制御下にデジタル-アナログ変換器（Digital to Analog converter、ＡＤＣ）を利用してデジタルビデオデータをアナログガンマ補償電圧に変換しデータ電圧を発生し、そのデータ電圧を垂直データライン（ＤＬ）に供給する。ゲートドライブＩＣ（ＧＩＣ）は、タイミングコントローラ１２の制御下にデータ電圧に同期されるゲートパルス（またはスキャンパルス）を第１垂直ゲートラインから第ｎ垂直ゲートラインまで順次供給する。

すべてのドライブＩＣ（ＤＩＣ）が表示パネル（ＰＮＬ）の上端に接続されたＣＯＦに形成され、垂直ゲートライン（ＧＬ）を介して水平ゲートライン（ＧＬ）にゲートパルスが印加される。したがって、表示パネル（ＰＮＬ）の左端と右端には、ゲートドライブＩＣが接続されたり内蔵する必要がなく、表示パネル（ＰＮＬ）の左端と右端に水平ゲートライン（ＧＬ）とゲートドライブＩＣを接続するルーティング（routing）配線が形成されない。その結果、表示パネルの左右の端のベゼル（ＢＺ）と下端のベゼルは、その厚さが最小化されることができる。

タイミングコントローラ１２は、ホストシステム１４から受信した入力映像のデジタルビデオデータをソースドライブＩＣ（ＳＩＣ）に伝送する。タイミングコントローラ１２は、ホストシステム１４から垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、データイネーブル信号（Data Enable、ＤＥ）、メインクロック（ＣＬＫ）などのタイミング信号は、入力受ける。このようなタイミング信号は、入力映像のデジタルビデオデータと同期される。タイミングコントローラ１２は、タイミング信号（Ｖｓｙｎｃ、Ｈｓｙｎｃ、ＤＥ、ＣＬＫ）を用いて、ソースドライブＩＣ（ＳＩＣ）の動作タイミングを制御するためのソースタイミング制御信号と、ゲートドライブＩＣ（ＧＩＣ）の動作タイミングを制御するためのゲートタイミング制御信号を発生する。

ホストシステム（Host Systeｍ、SYSTEＭ）１４は、テレビシステム、セットトップボックス、ナビゲーションシステム、ＤＶＤプレーヤー、ブルーレイプレーヤー、パーソナルコンピュータ（ＰＣ）、ホームシアターシステム、携帯電話システム（Phone system）の内いずれか1つで実現することができる。ホストシステム１４は、入力映像のデジタルビデオデータ（ＲＧＢ）を表示パネル（ＰＮＬ）に適合したフォーマットに変換します。ホストシステム１４は、入力映像のデジタルビデオデータと共にタイミング信号（Ｖｓｙｎｃ、Ｈｓｙｎｃ、ＤＥ、ＭＣＬＫ）をタイミングコントローラ１２に送信する。

ピクセルアレイが図４のように実現されると、ｍ（ｍは２以上の正の整数）個の垂直配線だけで１ラインに配置されたｍ個のピクセルにデータ電圧、共通電圧とゲートパルスを供給することができる。したがって、本発明は、図４のような構造のピクセルアレイを用いてｍ個の垂直配線とｎ個の水平配線でｍ（水平ピクセル数）＊ ｎ/２（垂直ピクセル数）の解像度を実現することができる。

図４は本発明の実施形態に係るピクセルアレイを示す図である。図５は、垂直ゲートラインと水平ゲートラインの接続例を示す図である。図６は図４のようなピクセルアレイに印加されるデータ電圧とゲートパルスの一例を示す波形図である。図４〜図６において、“Ｄ１〜Ｄ５”は、垂直データライン、“ＶＧ１〜ＶＧｎ”は、垂直ゲートライン、“ＣＯＭＬ”は、垂直共通電圧ライン、“Ｇ１〜Ｇｎ”は、水平ゲートラインをそれぞれ意味する。“Ｔ１〜Ｔ１６”は、ＴＦＴであり、“ＰＩＸ１〜ＰＩＸ１６”は、ピクセル電極である。

図４〜図６を参照すると、水平方向に隣接するピクセルの間には、垂直配線が１つだけ存在する。たとえば、第１及び第２ピクセル電極（ＰＩＸ１、ＰＩＸ２）との間に第１垂直ゲートライン（ＶＧ１）だけ配置される。第２および第３ピクセル電極（ＰＩＸ２、ＰＩＸ３）との間には、第２垂直データライン（Ｄ２）だけ配置される。第３及び第４ピクセル電極（ＰＩＸ３、ＰＩＸ４）との間には、第３垂直ゲートライン（ＶＧ３）が配置される。このような垂直配線の配置方法は、水平方向に隣接するピクセル間で形成されるブラックマトリックスの幅を減らすことができる。一方、図１０のように水平に隣接するピクセル間の境界での垂直データラインと垂直ゲートラインを配置する方法があるが、この方法は、ブラックマトリックスの幅（Ｗ）を広げ、ピクセル開口率を落とす。

本発明は、図４のような構造のピクセルアレイを採用して垂直データラインに１フレーム期間の間同じ極性のデータ電圧が出力されるようにしてソースドライブＩＣ（ＳＩＣ）の消費電力と発熱量を削減し、ピクセルアレイでドットのバージョンを実現して画質を向上する。本発明は、図４のような構造のピクセルアレイを採用して垂直データラインの数を減らして垂直配線の数を増やすことなく、垂直ゲートラインと垂直共通電圧ラインを追加することができる。したがって、本発明は、ｍ個の垂直配線だけで表示パネル（ＰＮＬ）の１水平ラインに配置されたｍ個のピクセルにデータ電圧と共通電圧及びゲートパルスを供給することができる。本発明は、図４のような構造のピクセルアレイを用いて、ｍ（ｍは２以上の正の整数）個の垂直配線とｎ（ｎは２以上の正の整数）個の水平配線ｍ（水平ピクセル数）＊ｎ/２（垂直ピクセル数）の解像度を実現することができる。

たとえば、ピクセルアレイの解像度が５７６０×１０８０を実現する場合に、図４のようなピクセルアレイを採用すると、垂直データラインの数は２８８０であり、垂直ゲートラインと水平ゲートラインの数は、 ２１６０（＝１０８０×２）であり、垂直共通電圧ラインの数は７２０である。垂直共通電圧ラインは、同じ水平ラインに配置された８ピクセル当り１つずつ配置される。したがって、ピクセルアレイの解像度が５７６０×１０８０のときに垂直データラインと垂直ゲートライン及び垂直共通電圧ラインを合わせた垂直配線の総数は５７６０です。一方、一般的な構造のピクセルアレイの場合にピクセルアレイの解像度が５７６０×１０８０のときに必要な垂直データラインの数５７００だけである。

図４及び図５を参照すると、表示パネル（ＰＮＬ）の奇数目の垂直データライン（Ｄ１、Ｄ３、Ｄ５）には、第Ｎ（Ｎは正の整数）フレーム期間の間に正極性のデータ電圧が供給される。表示パネル（ＰＮＬ）の左側端に配置された第１垂直データライン（Ｄ１）と表示パネル（ＰＮＬ）の右側端に配置された垂直データラインは、ソースドライブＩＣ（ＳＩＣ）で同じ出力チャネルを介してデータ電圧を供給受け、他の垂直データライン（Ｄ２〜Ｄｍ−１）と同様に、毎水平期間ごとにデータ電圧を供給受ける。たとえば、左側端の垂直データラインは、右側端の垂直データラインと接続され、第１ソースドライブＩＣ（ＳＩＣ）の第１出力チャンネルに接続することができる。表示パネル（ＰＮＬ）の奇数水平ラインで左側端に配置された赤と緑色（Ｒ、Ｇ）のピクセルに充電される赤色と緑色のデータ電圧が第１ソースドライブＩＣ（ＳＩＣ）の第１出力チャネルを介して、左側端の垂直データラインに供給される。続いて、次の水平期間に表示パネル（ＰＮＬ）の奇数水平ラインで左側端に配置された青、緑色（Ｂ、Ｇ）のピクセルに充電された青、緑色のデータ電圧が第１ソースドライブＩＣ（ＳＩＣ）の第１出力チャネルを介して右側端の垂直データラインに供給される。

表示パネル（ＰＮＬ）の偶数目の垂直データライン（Ｄ２、Ｄ４）には、第Ｎフレーム期間の間に負極性のデータ電圧が供給される。垂直データライン（Ｄ１〜Ｄ５）に印加されるデータ電圧の極性は、第Ｎフレーム期間の間同じ極性を維持した後に、第Ｎ＋１フレーム期間に反転される。したがって、垂直データライン（Ｄ１〜Ｄ５）に印加されるデータ電圧の極性が１フレーム期間内で同じ極性に維持されるため、ソースドライブＩＣ（ＳＩＣ）の電流が小さくなり、消費電力と発熱量が大幅に低くなる。

表示パネル（ＰＮＬ）の第１水平ラインで第１垂直ゲートライン（ＶＧ１）を挟んで水平に隣接した第１及び第２ピクセルは、第１垂直データライン（Ｄ１）を介して供給される第１極性のデータ電圧を連続的に充電する。第１ピクセルが第１ＴＦＴ（Ｔ１）を介して第１極性のデータ電圧を充電した後、第２ピクセルが第２ＴＦＴ（Ｔ２）を介して第１極性のデータ電圧を充電する。

第１ＴＦＴ（Ｔ１）は、第１垂直データライン（Ｄ１）と、第１水平ゲートライン（Ｇ１）の交差部に形成され、第１ピクセル電極（ＰＩＸ１）に接続される。第１ＴＦＴ（Ｔ１）のゲートは、第１水平ゲートライン（Ｇ１）に接続され、そのドレインは、第１垂直データライン（Ｄ１）に接続される。第１ＴＦＴ（Ｔ１）のソースは、第１ピクセル電極（ＰＩＸ１）に接続される。第１ＴＦＴ（Ｔ１）は、第１垂直ゲートライン（ＶＧ１）と、第１水平ゲートライン（Ｇ１）を介してゲートに印加される第１ゲートパルスに応答してターン−オン（turn-on）される。第１ＴＦＴ（Ｔ１）がターン−オンされるとき、第１垂直データライン（Ｄ１）を介して供給される第１極性のデータ電圧は、第１ＴＦＴ（Ｔ１）を介して第１ピクセル電極（ＰＩＸ１）に供給される。第２ＴＦＴ（Ｔ２）は、第１垂直データライン（Ｄ１）と第２水平ゲートライン（Ｇ２）の交差部に形成され、第２ピクセル電極（ＰＩＸ２）に接続される。第２ＴＦＴ（Ｔ２）のゲートは、第２水平ゲートライン（Ｇ２）に接続され、そのドレインは、第１垂直データライン（Ｄ１）に接続される。第２ＴＦＴ（Ｔ２）のソースは、第１垂直ゲートライン（ＶＧ１）を横切って第２ピクセル電極（ＰＩＸ２）に接続される。第２ＴＦＴ（Ｔ２）は、第２垂直ゲートライン（ＶＧ２）と第２水平ゲートライン（Ｇ２）を介してゲートに印加される第２ゲートパルスに応答してターン−オンされる。第２ＴＦＴ（Ｔ２）がターン−オンされるとき、第１垂直データライン（Ｄ１）を介して供給される第１極性のデータ電圧は、第２ＴＦＴ（Ｔ２）を介して第２ピクセル電極（ＰＩＸ２）に供給される。

表示パネル（ＰＮＬ）の第１水平ラインから第３垂直ゲートライン（ＶＧ３）を挟んで水平に隣接した第３及び第４のピクセルは、第２垂直データライン（Ｄ２）を介して供給される第２極性のデータ電圧を連続的に充電する。第４ピクセルが第４ＴＦＴ（Ｔ４）を介して第２極性のデータ電圧を充電する後、第３ピクセルが第３ＴＦＴ（Ｔ３）を介して第２極性のデータ電圧を充電する。

第３ＴＦＴ（Ｔ３）は、第２垂直データライン（Ｄ２）と第２水平ゲートライン（Ｇ２）の交差部に形成され、第３ピクセル電極（ＰＩＸ３）に接続される。第３ＴＦＴ（Ｔ３）のゲートは、第２水平ゲートライン（Ｇ２）に接続され、そのドレインは第２垂直データライン（Ｄ２）に接続される。第２ＴＦＴ（Ｔ２）のソースは、第３ピクセル電極（ＰＩＸ３）に接続される。第３ＴＦＴ（Ｔ３）は、第２垂直ゲートライン（ＶＧ２）と第２水平ゲートライン（Ｇ２）を介してゲートに印加される第２ゲートパルスに応答してターン−オンされる。第３ＴＦＴ（Ｔ３）がターン−オンされるとき、第２垂直データライン（Ｄ２）を介して供給される第２極性のデータ電圧は、第３ＴＦＴ（Ｔ３）を介して第３ピクセル電極（ＰＩＸ３）に供給される。第４ＴＦＴ（Ｔ４）は、第２垂直データライン（Ｄ２）と、第１水平ゲートライン（Ｇ１）の交差部に形成され、第４ピクセル電極（ＰＩＸ４）に接続される。第４ＴＦＴ（Ｔ４）のゲートは、第１水平ゲートライン（Ｇ１）に接続され、そのドレインは第２垂直データライン（Ｄ２）に接続される。第４ＴＦＴ（Ｔ４）のソースは、第３垂直ゲートライン（ＶＧ３）を横切って、第４ピクセル電極（ＰＩＸ４）に接続される。第４ＴＦＴ（Ｔ４）は、第１垂直ゲートライン（ＶＧ１）と、第１水平ゲートライン（Ｇ１）を介してゲートに印加される第１ゲートパルスに応答してターン−オンされる。第４ＴＦＴ（Ｔ４）がターン−オンされるとき、第２垂直データライン（Ｄ２）を介して供給される第２極性のデータ電圧は、第４ＴＦＴ（Ｔ４）を介して第４ピクセル電極（ＰＩＸ４）に供給される。

表示パネル（ＰＮＬ）の第１水平ラインで第５垂直ゲートライン（ＶＧ５）を挟んで水平に隣接した第５及び第６ピクセルは、第３垂直データライン（Ｄ３）を介して供給される第１極性のデータ電圧を連続的に充電する。第６ピクセルが第６ＴＦＴ（Ｔ６）を介して第１極性のデータ電圧を充電した後、第５ピクセルの第５ＴＦＴ（Ｔ５）を介して第１極性のデータ電圧を充電する。

第５ＴＦＴ（Ｔ５）は、第３垂直データライン（Ｄ３）と第２水平ゲートライン（Ｇ２）の交差部に形成され、第５ピクセル電極（ＰＩＸ５）に接続される。第５ＴＦＴ（Ｔ５）のゲートは、第２水平ゲートライン（Ｇ２）に接続され、そのドレインは第３垂直データライン（Ｄ３）に接続される。第５ＴＦＴ（Ｔ５）のソースは、第５ピクセル電極（ＰＩＸ５）に接続される。第５ＴＦＴ（Ｔ５）は、第２垂直ゲートライン（ＶＧ２）と第２水平ゲートライン（Ｇ２）を介してゲートに印加される第２ゲートパルスに応答してターン−オンされる。第５ＴＦＴ（Ｔ５）がターン−オンされるとき、第３垂直データライン（Ｄ３）を介して供給される第１極性のデータ電圧は、第５ＴＦＴ（Ｔ５）を介して第５ピクセル電極（ＰＩＸ５）に供給される。第６ＴＦＴ（Ｔ６）は、第３垂直データライン（Ｄ３）と、第１水平ゲートライン（Ｇ１）の交差部に形成され、第６ピクセル電極（ＰＩＸ６）に接続される。第６ＴＦＴ（Ｔ６）のゲートは、第１水平ゲートライン（Ｇ１）に接続され、そのドレインは第３垂直データライン（Ｄ３）に接続される。第６ＴＦＴ（Ｔ６）のソースは、第５垂直ゲートライン（ＶＧ５）を横切って第６ピクセル電極（ＰＩＸ６）に接続される。第６ＴＦＴ（Ｔ６）は、第１垂直ゲートライン（ＶＧ１）と、第１水平ゲートライン（Ｇ１）を介してゲートに印加される第１ゲートパルスに応答してターン−オンされる。第６ＴＦＴ（Ｔ６）がターン−オンされるとき、第３垂直データライン（Ｄ３）を介して供給される第１極性のデータ電圧は、第６ＴＦＴ（Ｔ６）を介して第６ピクセル電極（ＰＩＸ６）に供給される。

表示パネル（ＰＮＬ）の第１水平ラインで第１垂直共通電圧ライン（ＣＯＭＬ）を挟んで水平に隣接した第７及び第８ピクセルは、第４垂直データライン（Ｄ４）を介して供給される第２極性のデータ電圧を連続的に充電する。第７ピクセルの第７ＴＦＴ（Ｔ７）を介して第２極性のデータ電圧を充電した後、第８ピクセルが第８ＴＦＴ（Ｔ８）を介して第２極性のデータ電圧を充電する。

第７ＴＦＴ（Ｔ７）は、第４垂直データライン（Ｄ４）と、第１水平ゲートライン（Ｇ１）の交差部に形成され、第７ピクセル電極（ＰＩＸ７）に接続される。第７ＴＦＴ（Ｔ７）のゲートは、第１水平ゲートライン（Ｇ１）に接続され、そのドレインは第４垂直データライン（Ｄ４）に接続される。第７ＴＦＴ（Ｔ７）のソースは、第７ピクセル電極（ＰＩＸ７）に接続される。第７ＴＦＴ（Ｔ７）は、第１垂直ゲートライン（ＶＧ１）と、第１水平ゲートライン（Ｇ１）を介してゲートに印加される第1ゲートパルスに応答してターン−オンされる。第７ＴＦＴ（Ｔ７）がターン−オンされるとき、第４垂直データライン（Ｄ４）を介して供給される第２極性のデータ電圧は、第７ＴＦＴ（Ｔ７）を介して第７ピクセル電極（ＰＩＸ７）に供給される。第８ＴＦＴ（Ｔ８）は、第４垂直データライン（Ｄ４）と第２水平ゲートライン（Ｇ２）の交差部に形成され、第８ピクセル電極（ＰＩＸ８）に接続される。第８ＴＦＴ（Ｔ８）のゲートは、第２水平ゲートライン（Ｇ２）に接続され、そのドレインは第４垂直データライン（Ｄ４）に接続される。第８ＴＦＴ（Ｔ８）のソースは、第１垂直共通電圧ライン（ＣＯＭＬ１）を横切って、第８ピクセル電極（ＰＩＸ８）に接続される。第８ＴＦＴ（Ｔ８）は、第２垂直ゲートライン（ＶＧ２）と第２水平ゲートライン（Ｇ２）を介してゲートに印加される第２ゲートパルスに応答してターン−オンされる。第８ＴＦＴ（Ｔ８）がターン−オンされるとき、第４垂直データライン（Ｄ４）を介して供給される第２極性のデータ電圧は、第８ＴＦＴ（Ｔ８）を介して第８ピクセル電極（ＰＩＸ８）に供給される。

表示パネル（ＰＮＬ）の第２水平ラインの第１垂直ゲートライン（ＶＧ１）を挟んで水平に隣接した第９及び第１０ピクセルは、第２垂直データライン（Ｄ２）を介して供給される第２極性のデータ電圧を連続的に充電する。第９ピクセルが第９ＴＦＴ（Ｔ９）を介して第２極性のデータ電圧を充電した後、第１０ピクセルが第１０ＴＦＴ（Ｔ１０）を介して第２極性のデータ電圧を充電する。

第９ＴＦＴ（Ｔ９）は、第２垂直データライン（Ｄ２）と第３水平ゲートライン（Ｇ３）の交差部に形成され、第９ピクセル電極（ＰＩＸ９）に接続される。第９ＴＦＴ（Ｔ９）のゲートは、第３水平ゲートライン（Ｇ３）に接続され、そのドレインは第２垂直データライン（Ｄ２）に接続される。第９ＴＦＴ（Ｔ９）のソースは、第１垂直ゲートライン（ＶＧ１）を横切って第９ピクセル電極（ＰＩＸ９）に接続される。第９ＴＦＴ（Ｔ５）は、第３垂直ゲートライン（ＶＧ３）と第３水平ゲートライン（Ｇ３）を介してゲートに印加される第３ゲートパルスに応答してターン−オンされる。第９ＴＦＴ（Ｔ９）がターン−オンされるとき、第２垂直データライン（Ｄ２）を介して供給される第２極性のデータ電圧は、第９ＴＦＴ（Ｔ９）を介して第９ピクセル電極（ＰＩＸ９）に供給される。第１０ＴＦＴ（Ｔ１０）は、第２垂直データライン（Ｄ２）と第４水平ゲートライン（Ｇ４）の交差部に形成され、第１０ピクセル電極（ＰＩＸ１０）に接続される。第１０ＴＦＴ（Ｔ１０）のゲートは、第４水平ゲートライン（Ｇ４）に接続され、そのドレインは第２垂直データライン（Ｄ２）に接続される。第１０ＴＦＴ（Ｔ１０）のソースは、第１０ピクセル電極（ＰＩＸ１０）に接続される。第１０ＴＦＴ（Ｔ１０）は、第４垂直ゲートライン（ＶＧ４）と第４水平ゲートライン（Ｇ４）を介してゲートに印加される第４ゲートパルスに応答してターン−オンされる。第１０ＴＦＴ（Ｔ１０）がターン−オンされるとき、第２垂直データライン（Ｄ２）を介して供給される第２極性のデータ電圧は、第１０ＴＦＴ（Ｔ１０）を介して、第１０ピクセル電極（ＰＩＸ１０）に供給される。

表示パネル（ＰＮＬ）の第２水平ラインから第３垂直ゲートライン（ＶＧ３）を挟んで水平に隣接した第１１及び第１２ピクセルは、第３垂直データライン（Ｄ３）を介して供給される第１極性のデータ電圧を連続的に充電する。第１２ピクセルの第１２ＴＦＴ（Ｔ１２）を介して第１極性のデータ電圧を充電した後、第１１ピクセルが第１１ＴＦＴ（Ｔ１１）を介して第１極性のデータ電圧を充電する。

第１１ＴＦＴ（Ｔ１１）は、第３垂直データライン（Ｄ３）と第４水平ゲートライン（Ｇ４）の交差部に形成され、第１１ピクセル電極（ＰＩＸ１１）に接続される。第１１ＴＦＴ（Ｔ１１）のゲートは、第４水平ゲートライン（Ｇ４）に接続され、そのドレインは第３垂直データライン（Ｄ３）に接続される。第１１ＴＦＴ（Ｔ１１）のソースは、第３垂直ゲートライン（ＶＧ３）を横切って、第１１ピクセル電極（ＰＩＸ１１）に接続される。第１１ＴＦＴ（Ｔ１１）は、第４垂直ゲートライン（ＶＧ４）と第４水平ゲートライン（Ｇ４）を介してゲートに印加される第４ゲートパルスに応答してターン−オンされる。第１１ＴＦＴ（Ｔ１１）がターン−オンされるとき、第３垂直データライン（Ｄ３）を介して供給される第１極性のデータ電圧は、第１１ＴＦＴ（Ｔ１１）を介して、第１１ピクセル電極（ＰＩＸ１１）に供給される。第１２ＴＦＴ（Ｔ１２）は、第３垂直データライン（Ｄ３）と、第３水平ゲートライン（Ｇ３）の交差部に形成され、第１２ピクセル電極（ＰＩＸ１２）に接続される。第１２ＴＦＴ（Ｔ１２）のゲートは、第３水平ゲートライン（Ｇ３）に接続され、そのドレインは第３垂直データライン（Ｄ３）に接続される。第１２ＴＦＴ（Ｔ１２）のソースは、第１２ピクセル電極（ＰＩＸ１２）に接続される。第１２ＴＦＴ（Ｔ１２）は、第３垂直ゲートライン（ＶＧ３）と第３水平ゲートライン（Ｇ３）を介してゲートに印加される第３ゲートパルスに応答してターン−オンされる。第１２ＴＦＴ（Ｔ１２）がターン−オンされるとき、第３垂直データライン（Ｄ３）を介して供給される第１極性のデータ電圧は、第１２ＴＦＴ（Ｔ１２）を介して、第１２ピクセル電極（ＰＩＸ１２）に供給される。

表示パネル（ＰＮＬ）の第２水平ラインで第５垂直ゲートライン（ＶＧ５）を挟んで水平に隣接した第１３及び第１４ピクセルは、第４垂直データライン（Ｄ４）を介して供給される第２極性のデータ電圧を連続的に充電する。第１４ピクセルが第１４ＴＦＴ（Ｔ１４）を介して第２極性のデータ電圧を充電した後、第１３ピクセルが第１３ＴＦＴ（Ｔ１３）を介して第２極性のデータ電圧を充電する。

第１３ＴＦＴ（Ｔ１３）は、第４垂直データライン（Ｄ４）と第４水平ゲートライン（Ｇ４）の交差部に形成され、第１３ピクセル電極（ＰＩＸ１３）に接続される。第１３ＴＦＴ（Ｔ１３）のゲートは、第４水平ゲートライン（Ｇ４）に接続され、そのドレインは第４垂直データライン（Ｄ４）に接続される。第１３ＴＦＴ（Ｔ１３）のソースは、第５垂直ゲートライン（ＶＧ５）を横切って、第１３ピクセル電極（ＰＩＸ１３）に接続される。第１３ＴＦＴ（Ｔ１３）は、第４垂直ゲートライン（ＶＧ４）と第４水平ゲートライン（Ｇ４）を介してゲートに印加される第４ゲートパルスに応答してターン−オンされる。第１３ＴＦＴ（Ｔ１３）がターン−オンされるとき、第４垂直データライン（Ｄ４）を介して供給される第２極性のデータ電圧は、第１３ＴＦＴ（Ｔ１３）を介して、第１３ピクセル電極（ＰＩＸ１３）に供給される。第１４ＴＦＴ（Ｔ１４）は、第４垂直データライン（Ｄ４）と、第３水平ゲートライン（Ｇ３）の交差部に形成され、第１４ピクセル電極（ＰＩＸ１４）に接続される。第１４ＴＦＴ（Ｔ１４）のゲートは、第３水平ゲートライン（Ｇ３）に接続され、そのドレインは第４垂直データライン（Ｄ４）に接続される。第１４ＴＦＴ（Ｔ１４）のソースは、第１４ピクセル電極（ＰＩＸ１４）に接続される。第１４ＴＦＴ（Ｔ１４）は、第３垂直ゲートライン（ＶＧ３）と第３水平ゲートライン（Ｇ３）を介してゲートに印加される第３ゲートパルスに応答してターン−オンされる。第１４ＴＦＴ（Ｔ１４）がターン−オンされるとき、第４垂直データライン（Ｄ４）を介して供給される第２極性のデータ電圧は、第１４ＴＦＴ（Ｔ１４）を介して、第１４ピクセル電極（ＰＩＸ１４）に供給される。

表示パネル（ＰＮＬ）の第２水平ラインで第１垂直共通電圧ライン（ＣＯＭＬ１）を挟んで水平に隣接した第１５及び第１６ピクセルは、第５垂直データライン（Ｄ５）を介して供給される第１極性のデータ電圧を連続的に充電する。第１５ピクセルが第１５ＴＦＴ（Ｔ１５）を介して第１極性のデータ電圧を充電した後、第１６ピクセルの第１６ＴＦＴ（Ｔ１６）を介して第１極性のデータ電圧を充電する。

第１５ＴＦＴ（Ｔ１５）は、第５垂直データライン（Ｄ５）と、第３水平ゲートライン（Ｇ３）の交差部に形成され、第１５ピクセル電極（ＰＩＸ１５）に接続される。第１５ＴＦＴ（Ｔ１５）のゲートは、第３水平ゲートライン（Ｇ３）に接続され、そのドレインは、第５垂直データライン（Ｄ５）に接続される。第１５ＴＦＴ（Ｔ１５）のソースは、第１垂直共通電圧ライン（ＣＯＭＬ１）を横切って、第１５ピクセル電極（ＰＩＸ１５）に接続される。第１５ＴＦＴ（Ｔ１５）は、第３垂直ゲートライン（ＶＧ３）と第３水平ゲートライン（Ｇ３）を介してゲートに印加される第３ゲートパルスに応答してターン−オンされる。第１５ＴＦＴ（Ｔ１５）がターン−オンされるとき、第５垂直データライン（Ｄ５）を介して供給される第１極性のデータ電圧は、第１５ＴＦＴ（Ｔ１５）を介して、第１５ピクセル電極（ＰＩＸ１５）に供給される。第１６ＴＦＴ（Ｔ１６）は、第５垂直データライン（Ｄ５）と第４水平ゲートライン（Ｇ４）の交差部に形成され、第１６ピクセル電極（ＰＩＸ１６）に接続される。第１６ＴＦＴ（Ｔ１６）のゲートは、第４水平ゲートライン（Ｇ４）に接続され、そのドレインは、第５垂直データライン（Ｄ５）に接続される。第１６ＴＦＴ（Ｔ１６）のソースは、第１６ピクセル電極（ＰＩＸ１６）に接続される。第１６ＴＦＴ（Ｔ１６）は、第４垂直ゲートライン（ＶＧ４）と第４水平ゲートライン（Ｇ４）を介してゲートに印加される第４ゲートパルスに応答してターン−オンされる。第１６ＴＦＴ（Ｔ１６）がターン−オンされるとき、第５垂直データライン（Ｄ５）を介して供給される第１極性のデータ電圧は、第１６ＴＦＴ（Ｔ１６）を介して、第１６ピクセル電極（ＰＩＸ１６）に供給される。

図４のようなピクセル構造は、一般的なピクセル構造に比べてデータ電圧の充電時間が減少し、垂直ゲートラインと水平ゲートラインを合わせた抵抗の長さが長くなるため、ＲＣ（Ｒは抵抗（Resistance）、Ｃは容量（Capacitance））が大きくなることができる。これを考慮して、ＲＣ遅延を削減し、データ電圧の充電量の損失を補償するために垂直ゲートラインと水平ゲートラインが接続される位置は、図５及び図６のように表示パネル（ＰＮＬ）の位置によって変わる。図５及び図６において垂直ゲートラインと水平ゲートラインの交点にドット表示がされた部分がコンタクトホール（Contact hole）を介する接続部分である。表示パネル（ＰＮＬ）の左半部で垂直ゲートライン（ＶＧ１、ＶＧ３、…ＶＧｎ−１）は、奇数目の水平ゲートライン（Ｇ１、Ｇ３、…Ｇｎ−１）に接続され、表示パネル（ＰＮＬ）の右半部で垂直ゲートライン（ＶＧ２、ＶＧ４、…ＶＧｎ）は、偶数目の水平ゲートライン（Ｇ２、Ｇ４、…Ｇｎ）に接続される。垂直ゲートライン（ＶＧ１、ＶＧ２、…ＶＧｎ）と水平ゲートライン（Ｇ１、Ｇ２、…Ｇｎ）の接続部分は、ドライブＩＣ（ＤＩＣ）から遠いほど、表示パネル（ＰＮＬ）の中央近く位置する。したがって、垂直ゲートライン（ＶＧ１、ＶＧ２、…ＶＧｎ）と水平ゲートライン（Ｇ１、Ｇ２、…Ｇｎ）の接続部分を接続すると、図６のように“Ｖ”字型である。ゲートドライブＩＣ（ＧＩＣ）は、表示パネル（ＰＮＬ）の左側端と右側端に位置する第１及び第２垂直ゲートライン（ＶＧ１、ＶＧ２）からゲートパルスを印加し始め、表示パネル（ＰＮＬ）の中央部に位置する第ｎゲートライン（ＶＧｎ）まで、図６の垂直ゲートライン順にゲートパルスをシフト（shift）させる。

もし、表示パネル（ＰＮＬ）の下端の左側端に位置するピクセルが表示パネル（ＰＮＬ）の下端の右側端の接続部を介してゲートパルスを受信すると、その接続部分を経由する配線の長さが最長の長さであるため、ゲートパルスのＲＣ遅延が大きくピクセル充電量が小さくなる。これに対し、本発明は、表示パネル（ＰＮＬ）の下端の左側端に位置するピクセルが表示パネル（ＰＮＬ）の下の中央を介してゲートパルスを受信すると、その接続部分を経由する配線の長さが短いため、ゲートパルスのＲＣディレイが相対的に小さくなり、ピクセルの充電量が高くなる。

ＩＰＳモードとＦＦＳモードは広視野角を実現することができるという利点がある。一方、ＩＰＳモードは、ピクセル電極と共通電極が同じ水平平面上で離隔されるため、ピクセル電極と共通電極との間に水平電界が形成される。このＩＰＳモードで、ピクセル電極と共通電極自体が占有する領域内では、水平電界が形成されないため、液晶が駆動されない領域が存在するので、開口率、輝度、コントラストなどの損失がある。これに対して、ＦＦＳモードは共通電極（ＣＯＭ）とピクセル電極（ＰＸＬ）がすべて下部基板に形成されるが、段差を持って配置され互いに重畳される。したがって、ＦＦＳモードでピクセル電極と共通電極は、フリンジフィールド（field）によってピクセル領域内で水平電界が形成される領域を最大化し、ＩＰＳモードに比べて開口率、輝度、コントラストなどを改善することができる。

図７及び図８は、本発明の実施形態に係る液晶表示装置においてＦＦＳモードで実現されたＴＦＴアレイを示す平面図である。図８は、図７で線“Ｉ−Ｉ’”、線 ”II−II’”、線”III−III’”に沿って切り取りしてＴＦＴアレイ基板の断面構造を示す断面図である。図７及び図８は、ＦＦＳモードのＴＦＴアレイ基板の構造を例示したが、本発明の液晶表示装置は、図１のようにどのような液晶モードでも実現可能であるので、ＦＦＳモードに限定されないことに注意しなければならない。

図７及び図８を参照すると、基板（ＳＵＢＳ）上にゲート金属パターンが形成される。ゲート金属パターンは水平ゲートライン（ＧＩ〜Ｇｎ）、ゲートパッドの（図９Ａ〜９ＦのＧＰＡＤ）、及びデータパッドの（図９Ａ〜９ＦのＤＰＡＤ）を含む。ゲートパッド（ＧＰＡＤ）は、コンタクトホールを介して垂直ゲートライン（ＶＧＩ〜ＶＧｎ）に１対１で接続され、ゲートドライブＩＣ（ＧＩＣ）の出力端子に１対１で接続される。ゲートドライブＩＣ（ＧＩＣ）から出力されたゲートパルスは、ゲートパッド（ＧＰＡＤ）を介して垂直ゲートライン（ＶＧＩ〜ＶＧｎ）と水平ゲートライン（ＧＩ〜Ｇｎ）に印加される。データパッド（ＧＰＡＤ）は、コンタクトホールを介して垂直データライン（ＤＩ〜Ｄｍ）に１対１で接続され、ソースドライブＩＣ（ＳＩＣ）の出力端子に１対１で接続される。ソースドライブＩＣ（ＳＩＣ）から出力されたデータ電圧は、データパッド（ＤＰＡＤ）を介して垂直データラインに印加される。

ゲート金属パターン上にはゲート絶縁膜（ＧＩ）が覆われて、ゲート絶縁膜（ＧＩ）上に半導体アクティブパターンが形成され、半導体アクティブパターンの上にソース-ドレイン金属パターンが形成される。半導体アクティブパターンとソース-ドレイン金属パターンは、同時にパターニングされ、同じ形で積層される。ソース-ドレイン金属パターンは、垂直データライン（図８でＤ３、Ｄ４）、垂直ゲートライン（図８でＶＧ５）、垂直共通電圧ライン（図８でＣＯＭＬ）を含む。

第１パッシベーション層（passivation、ＰＡＳＩ）は、ソース-ドレイン金属パターンを覆うようにゲート絶縁膜（ＧＩ）上に形成され、第１パッシベーション層（ＰＡＳＩ）上には厚い有機保護層（ＰＡＣ）が形成される。有機保護層（ＰＡＣ）は、フォトアクリル（Photo-acryl）で形成することができる。ソース-ドレイン金属パターンがシフトされると、ピクセル間のゲート - ソース間容量（Ｃｇｓ）のバラツキが発生することができ、垂直共通電圧ラインの左右のピクセルと垂直ゲートラインの左右のピクセル間のＣｇｓが変わる。この場合に同じ隣接したピクセルのキックバック（kickback、ΔＶｐ）が異なりますので、同じデータ電圧が印加されても明るさの差が生じる場合がある。有機保護層（ＰＡＣ）は、誘電率が低く、厚いのでゲート金属パターンとピクセル電極との間に形成されると、ピクセル間のＣｇｓバラツキを減らすことができる。窒化シリコン（ＳｉＮｘ）のような無機絶縁膜を薄い厚さで形成する方法で第１パッシベーション層（ＰＡＳ１）が形成される。このような第１パッシベーション層（ＰＡＳ１）は、有機保護膜（ＰＡＣ）と半導体アクティブパターンが直接接触する時、漏れ電流が発生するので、それらの間に形成されリーク電流を遮断する。

有機保護膜（ＰＡＣ）の上に透明電極パターンが形成される。透明電極パターンは、ＩＴＯ（Iｎdiuｍ Tiｎ Oxide）のような透明導電性物質で形成され、共通電極（ＣＯＭ（ＩＴＯ））とリンクパターン（ＬＩＮＫ（ＩＴＯ））を含む。共通電極（ＣＯＭ（ＩＴＯ））には、垂直配線の垂直共通電圧ライン（ＣＯＭＬ）を介して共通電圧（Ｖｃｏｍ）が供給される。共通電極（ＣＯＭ（ＩＴＯ））は有機保護膜（ＰＡＣ）と第１パッシベーション層（ＰＡＳ１）を貫通して垂直共通電圧ライン（ＣＯＭＬ）を露出するコンタクトホールを介して垂直共通電圧ライン（ＣＯＭＬ）と接続される。共通電極（ＣＯＭ（ＩＴＯ））はピクセル電極（ＰＩＸ（ＩＴＯ））とフリンジフィールドを形成する。リンクパターン（ＬＩＮＫ（ＩＴＯ））は共通電極（ＣＯＭ（ＩＴＯ））とともに形成されるが、共通電極（ＣＯＭ（ＩＴＯ））と分離される。リンクパターン（ＬＩＮＫ（ＩＴＯ））は有機保護膜（ＰＡＣ）と第１パッシベーション層（ＰＡＳ１）を貫通して垂直ゲートライン（図８ ＶＧ３）を露出するコンタクトホールと、有機保護膜（ＰＡＣ）と、第１パッシベーション層（ＰＡＳ１）及びゲート絶縁膜（ＧＩ）を貫通して水平ゲートライン（図８で Ｇ３）を露出するコンタクトホールを介して垂直ゲートラインと水平ゲートラインを接続する。

透明電極パターン上には第２パッシベーション層（ＰＡＳ２）が形成され、その上に透明電極のパターンでピクセル電極（ＰＩＸ（ＩＴＯ））が形成される。窒化シリコン（ＳｉＮｘ）のような無機絶縁膜を薄い厚さで形成する方法で、第２パッシベーション層（ＰＡＳ２）が形成される。

図７及び図８のようなＦＦＳモードのＴＦＴアレイは、図９Ａ〜図９Ｆのような７マスク工程で形成することができる。図９Ａ〜図９Ｆは、本発明の実施形態に係る液晶表示装置でＴＦＴアレイ基板の製造方法を段階的に示す断面図である。

図９Ａを参照すると、第１マスク工程は、基板（ＳＵＢＳ）上にゲート金属層（ＧＭ）を蒸着し、フォトリソグラフィ（Photolithograph）工程、ゲート金属の湿式エッチング工程を実施し、そのゲート金属層（ＧＭ）をパターニングする。ゲート金属は、銅（Ｃｕ）、アルミニウム（Ａｌ）、アルミニウムネオジウム（ＡｌＮｄ）、モリブデン（Ｍｏ）のいずれか１つの単一金属またはＣｕ/ＭｏＴｉの二重金属層であることができる。フォトリソグラフィ工程は、ゲート金属層（ＧＭ）上にフォトレジスト（Photoresist）を塗布した後、その上に第１フォトマスクを整列し露光及び現像する工程を含む。ゲート金属層（ＧＭ）がエッチングされた後、ストリップ（strip）工程で残留フォトレジストパターンが除去される。ゲート金属層（ＣＭ）から形成されたゲート金属パターンは、水平ゲートライン（Ｇ１〜Ｇｎ）、ゲートパッド（ＧＰＡＤ）、及びデータパッド（ＤＰＡＤ）を含む。ゲート絶縁膜（ＧＩ）は、窒化シリコン（ＳｉＮｘ）をゲート金属パターンと基板（ＳＵＢＳ）上に蒸着する方法で形成される。

図９Ｂを参照すると、第２マスク工程は、ゲート絶縁膜（ＧＩ）上にアモルファスシリコン（ａ−Ｓｉ）とソース-ドレイン金属層（ＳＤＭ）を連続蒸着し、フォトリソグラフィ工程を実施する。ソース-ドレイン金属はモリブデン（Ｍo）、アルミニウムネオジウム（ＡｌＮｄ）、クロム（Ｃｒ）、銅（Ｃｕ）の内いずれか１つで形成することができる。フォトリソグラフィ工程は、ソース-ドレインゲート金属層（ＳＤＭ）上にフォトレジストを塗布した後、その上にハーフトーン（half tone）マスクの第２フォトマスクを整列し露光及び現像する工程を含む。このフォトリソグラフィ工程でフォトレジストは、ハーフトーンマスクにより露光量が部分的に異なるようになり段差を有するフォトレジストパターンを形成する。フォトリソグラフィ工程で形成されたフォトレジストパターンをマスクにして、ソース-ドレイン金属をウェットエッチングし、アモルファスシリコン（ａ−Ｓｉ）をドライエッチングして半導体アクティブパターン（ＡＣＴ）上に積層されたソース-ドレイン金属パターンが形成される。ソース-ドレイン金属パターンは、垂直データライン、垂直ゲートライン、垂直共通電圧ラインを含む。続いてフォトレジストパターンをエシン（ashing）してＴＦＴの半導体チャネル領域を露出した後、ドライエッチングしてＴＦＴの半導体チャネル領域で露出されたオーミック接触層（Ohmic contact layer）を除去する。

図９Ｃを参照すると、第３マスク工程は、窒化シリコン（ＳｉＮｘ）を蒸着し、フォトアクリルを塗布した後、フォトリソグラフィ工程を実施する。フォトリソグラフィ工程は、フォトアクリル上に第３フォトマスクを整列し露光及び現像する工程を含む。第３マスク工程の結果、第１パッシベーション層（ＰＡＳ１）と有機保護膜（ＰＡＣ）が形成される。有機保護膜（ＰＡＣ）は、第１パッシベーション層（ＰＡＳ１）を露出させるコンタクトホールが形成される。

図９Ｄを参照すると、第４マスク工程は、フォトアクリルの上に第４フォトマスクを整列した状態で、第１パッシベーション層（ＰＡＳ１）をドライエッチングした後、ストリップ工程を実施してエッチングされた第１パッシベーション物質を除去する。この第４マスク工程の結果、有機保護膜（ＰＡＣ）と第１パッシベーション層（ＰＡＳ１）を貫通して垂直共通電圧ライン（ＣＯＭＬ）を露出するコンタクトホールが形成される。

図９Ｅを参照すると、第５マスク工程は、ＩＴＯのような透明導電性物質を有機保護膜（ＰＡＣ）上に蒸着し、フォトリソグラフィ工程を実施する。フォトリソグラフィ工程は、ＩＴＯ上にフォトレジストを塗布した後、その上に第５フォトマスクを配置して露光及び現像する工程を含む。第５マスク工程は、フォトリソグラフィ工程により形成されたフォトレジストパターンを介してＩＴＯをウェットエッチングして、ストリップ工程を実施する。その結果、共通電極（ＣＯＭ（ＩＴＯ））とリンクパターン（ＬＩＮＫ（ＩＴＯ））のような透明電極パターンが形成される。共通電極（ＣＯＭ（ＩＴＯ））は有機保護膜（ＰＡＣ）と第１パッシベーション層（ＰＡＳ１）を貫通するコンタクトホールを介して垂直配線の垂直共通電圧ライン（ＣＯＭＬ）と接続される。

図９Ｆを参照すると、第６マスク工程は、窒化シリコン（ＳｉＮｘ）を透明電極パターンと有機保護膜（ＰＡＣ）上に蒸着して第２パッシベーション層（ＰＡＳ２）を形成し、フォトリソグラフィー工程を実施する。フォトリソグラフィ工程は、第２パッシベーション層（ＰＡＳ２）上にフォトレジストを塗布した後、その上に第６フォトマスクを整列して露光及び現像する工程を含む。
第６マスク工程は、フォトリソグラフィ工程により形成されたフォトレジストパターンを介して第２パッシベーション層（ＰＡＳ２）をドライエッチングして、ストリップ工程を実施する。その結果、第２パッシベーション層（ＰＡＳ２）の一部が除去されてゲートパッド（ＧＰＡＤ）、データパッド（ＤＰＡＤ）及びＴＦＴのソースを露出するコンタクトホールが形成される。

図９Ｇを参照すると、第７マスク工程は、ＩＴＯのような透明導電性物質を第２パッシベーション層（ＰＡＳ２）上に蒸着し、フォトリソグラフィ工程を実施する。フォトリソグラフィ工程はＩＴＯ上にフォトレジストを塗布した後、その上に第７フォトマスクを整列して露光及び現像する工程を含む。第７マスク工程は、フォトリソグラフィ工程により形成されたフォトレジストパターンを介してＩＴＯをウェットエッチングして、ストリップ工程を実施する。その結果、ピクセル電極（ＰＩＸ（ＩＴＯ））とパッドの上部電極などを含む透明電極パターンが形成される。ピクセル電極（ＰＩＸ（ＩＴＯ））は第２パッシベーション層（ＰＡＳ２）と有機保護膜（ＰＡＣ）を貫通するコンタクトホールを介してＴＦＴのソース電極に接続される。パッド上部電極は、第２パッシベーション層（ＰＡＳ２）、有機保護膜（ＰＡＣ）、第１パッシベーション層（ＰＡＳ１）及びゲート絶縁膜（ＧＩ）を貫通するコンタクトホールを介してゲートパッド（ＧＰＡＤ）とデータパッド（ＤＰＡＤ）のゲート金属パターンと接続される。

図９Ａ〜図９Ｇで７マスク工程を説明したが、本発明の実施形態に係る液晶表示装置の製造方法は、７マスク工程に限定されない。

前述したように、本発明は、垂直データライン、垂直ゲートライン、垂直共通電圧ラインを含む垂直配線を介して表示パネルの駆動に必要なすべての信号を供給する。その結果、本発明は、表示パネルの左側、右側と下端のベゼルの幅を１．０ｍｍ以下に減らすことができる。このようなベゼル内には、図１１のように一つの共通電圧ライン（ＣＯＭＬ２）と1つのグランドライン（ＧＮＤＬ）が形成されることができる。共通電圧ライン（ＣＯＭＬ２）とグランドライン（ＧＮＤＬ）はゲート金属パターンやソース-ドレイン金属パターンに形成することができる。ベゼル（ＢＺ）内には、この配線（ＣＯＭＬ、ＧＮＤＬ）異界以外に他の配線が形成されない。図１１で、共通電圧ライン（ＣＯＭＬ２）には、共通電圧（Ｖｃｏｍ）が供給され、グランドライン（ＧＮＤＬ）にはグラウンド電圧、例えばＯＶが印加されることができる。共通電圧ライン（ＣＯＭＬ２）とグランドライン（ＧＮＤＬ）は、図示しない静電気回路を介して垂直データラインの一側端部と他側端に接続されて静電気防止のための用途目的として設置される。表示パネル（ＰＮＬ）のピクセルアレイに静電気が流入すると、その静電気は静電気回路を経由して、ベゼル（ＢＺ）に形成された共通電圧ライン（ＣＯＭＬ２）とグランドライン（ＧＮＤＬ）を介して放電される。ベゼル（ＢＺ）に形成された共通電圧ライン（ＣＯＭＬ２）は、ピクセルアレイ内の垂直共通電圧ライン（ＣＯＭＬ）と接続され、ピクセルアレイの下端でも、ピクセルの共通電極２に共通電圧（Ｖｃｏｍ）を供給してピクセルに均一な共通電圧（Ｖｃｏｍ）を供給する。

Claims (17)

1. 垂直配線と水平配線が形成され、ピクセルを含む表示パネルと、
   前記垂直配線を介して前記ピクセルにデータ電圧とゲートパルスを供給するドライブＩＣとを備え、
   前記垂直配線は、前記データ電圧が供給される垂直データライン、前記ゲートパルスが供給される垂直ゲートライン、及び共通電圧が供給される垂直共通電圧ラインを含み、
   前記水平配線は、前記垂直ゲートラインと接続され、前記垂直ゲートラインを介して前記ゲートパルスが印加される水平ゲートラインを含み、
   前記表示パネルにおいて、水平に隣接するピクセル間には、垂直配線が１つだけ存在し、
   前記垂直共通電圧ラインを挟んで水平方向に隣接する画素の間に、前記垂直データラインと前記垂直ゲートラインが配置されないことを特徴とする、液晶表示装置。
2. 前記表示パネルの１ラインに配置されたピクセルの数がｍ（ｍは２以上の正の整数）個のとき、前記垂直配線の数は、前記ｍ個であり、
   前記垂直配線の数が前記ｍ個であり、前記水平配線の数がｎ（ｎは２以上の正の整数）個のとき、前記表示パネルのピクセルアレイの解像度はｍ＊ｎ/２であることを特徴とする、請求項１記載の液晶表示装置。
3. 前記のドライブＩＣは、
   前記のデータ電圧を出力するソースドライブＩＣと、
   前記ゲートパルスを出力するゲートドライブＩＣとを含み、
   前記のソースドライブＩＣと前記ゲートドライブＩＣは、１つのＣＯＦ（Chip on film）上に一緒に実装されることを特徴とする、請求項１記載の液晶表示装置。
4. 前記ソースドライブＩＣは、1フレーム期間の間に奇数目のデータラインに第１極性のデータ電圧を供給し、偶数目のデータラインに第２極性のデータ電圧を供給し、
   前記データラインに供給されるデータ電圧の極性が１フレームの間にいずれか１つの極性に維持されることを特徴とする、請求項３記載の液晶表示装置。
5. 前記垂直ゲートラインと、前記水平ゲートラインの接続部分は、前記ドライブＩＣから遠いほど、前記表示パネルの中央近くに位置することを特徴とする、請求項１記載の液晶表示装置。
6. 前記垂直ゲートラインと、前記水平ゲートラインの接続部分は、前記表示パネルで“Ｖ”字型に配置されることを特徴とする、請求項５記載の液晶表示装置。
7. 前記表示パネルの基板上に形成されたゲート金属パターンに前記水平配線が形成され、
   前記ゲート金属パターンの上に配置された半導体パターンとソース-ドレイン金属パターンが積層され、前記垂直配線が形成され、
   前記水平配線と、前記垂直配線の間にゲート絶縁膜が形成されることを特徴とする、請求項１記載の液晶表示装置。
8. 前記垂直配線と前記ゲート絶縁膜上に第１パッシベーション層と有機保護膜が積層され、
   前記有機保護膜上に透明導電性物質から形成された前記ピクセルの共通電極と、リンクパターンが形成され、
   前記共通電極と前記リンクパターン上には第２パッシベーション層が形成され、
   前記ピクセルのピクセル電極が前記第２パッシベーション層上に形成され、
   前記リンクパターンは、前記有機保護膜と前記第１パッシベーション層を貫通して垂直ゲートラインを露出するコンタクトホールと、前記有機保護膜と前記第１パッシベーション層と前記ゲート絶縁膜を貫通して水平ゲートラインを露出するコンタクトホールを介して前記垂直ゲートラインと、前記水平ゲートラインを接続することを特徴とする、請求項７記載の液晶表示装置。
9. 前記表示パネルにおいて、前記ピクセルを含むピクセル・アレイ領域外のベゼル領域には共通電圧が供給される共通電圧ラインと、グラウンド電圧が印加されるグランドラインが形成されることを特徴とする、請求項１記載の液晶表示装置。
10. 前記表示パネルにおいて、前記ベゼル領域の幅は、１．０ｍｍ以下であることを特徴とする、請求項９記載の液晶表示装置。
11. 基板上に互いに交差する垂直配線と水平配線を形成し、複数のピクセルを形成して、表示パネルを製作する段階と、
    前記垂直配線を介して前記ピクセルにデータ電圧とゲートパルスを供給する ドライブＩＣを前記表示パネルに接続する段階とを備え、
    前記垂直配線は、前記データ電圧が供給される垂直データライン、前記ゲートパルスが供給される垂直ゲートライン、及び共通電圧が供給される垂直共通電圧ラインを含み、
    前記水平配線は、前記垂直ゲートラインと接続され、前記垂直ゲートラインを介して前記ゲートパルスが印加される水平ゲートラインを含み、
    前記表示パネルにおいて、水平に隣接するピクセルの間には、垂直配線が１つだけ存在し、
    前記垂直共通電圧ラインを挟んで水平方向に隣接する画素の間に、前記垂直データラインと前記垂直ゲートラインが配置されないことを特徴とする、液晶表示装置の製造方法。
12. 前記表示パネルを製作する段階は、
    前記ピクセルを含むピクセル・アレイ領域外のベゼル領域に共通の電圧が供給される共通電圧ラインと、グラウンド電圧が印加されるグランドラインを形成する段階をさらに含むことを特徴とする、請求項１１記載の液晶表示装置の製造方法。
13. 前記表示パネルにおいて、前記ベゼル領域の幅は、１．０ｍｍ以下であることを特徴とする、請求項１２記載の液晶表示装置の製造方法。
14. 垂直配線と水平配線が形成され、ピクセルを含む表示パネルと、前記垂直配線を介して前記ピクセルにデータ電圧とゲートパルスを供給するドライブＩＣを含む液晶表示装置の製造方法において、
    前記表示パネルの基板上に形成されたゲート金属パターンで、前記水平配線を形成する段階と、
    前記水平配線を覆うように前記基板上にゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜上に半導体パターンとソース-ドレイン金属パターンを積層し、前記垂直配線を形成する段階と、
    前記垂直配線と前記ゲート絶縁膜上に第１パッシベーション層と有機保護膜を積層する段階と、
    前記有機保護膜上に透明導電性物質から形成された前記ピクセルの共通電極と、リンクパターンを形成する段階と、
    前記共通電極と前記リンクパターン上に第２パッシベーション層を形成する段階と、
    前記第２パッシベーション層の上に前記ピクセルのピクセル電極を形成する段階とを備え、
    前記垂直配線は、前記データ電圧が供給される垂直データライン、前記ゲートパルスが供給される垂直ゲートライン、及び共通電圧が供給される垂直共通電圧ラインを含み、
    前記水平配線は、前記垂直ゲートラインと接続され、前記垂直ゲートラインを介して前記ゲートパルスが印加される水平ゲートラインを含み、
    前記表示パネルにおいて、水平に隣接するピクセルの間には、垂直配線が１つだけ存在し、
    前記垂直共通電圧ラインを挟んで水平方向に隣接する画素の間に、前記垂直データラインと前記垂直ゲートラインが配置されないことを特徴とする、液晶表示装置の製造方法。
15. 前記リンクパターンは、前記有機保護膜と前記第１パッシベーション層を貫通して垂直ゲートラインを露出するコンタクトホールと、前記有機保護膜と前記第１パッシベーション層と前記ゲート絶縁膜を貫通して水平方ゲートラインを露出するコンタクトホールを介して前記垂直ゲートラインと、前記水平ゲートラインを接続することを特徴とする、請求項１４記載の液晶表示装置の製造方法。
16. 前記表示パネルの１ラインに配置されたピクセルの数がｍ（ｍは２以上の正の整数）個のとき、前記垂直配線の数は、前記ｍ個であり、
    前記垂直配線の数が前記ｍ個で、前記水平配線の数がｎ（ｎは２以上の正の整数）個のとき、前記表示パネルのピクセルアレイの解像度はｍ＊ｎ/２であることを特徴とする、請求項１４記載の液晶表示装置の製造方法。
17. 前記垂直ゲートラインと、前記水平ゲートラインの接続部分は、前記ドライブＩＣから遠いほど、前記表示パネルの中央近くに位置することを特徴とする、請求項１４記載の液晶表示装置の製造方法。

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