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JP5657242B2 - 半導体装置及びメモリシステム - Google Patents

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Description

この発明は、半導体装置及びメモリシステムに関する。例えば、メモリシステムとホスト機器との間の通信方法に関する。
近年、ＳＤTMカードなどのデータ記憶デバイスの大容量化、デジタルカメラ等の解像度向上による画像の高精細化、また画像データのフレームレート向上による高画質化には目覚ましいものがある。このような背景のもと、デジタルカメラ等のホスト機器と、データを記録する記憶デバイス等との間のデータ伝送量は、増大の一途をたどっている。このような大容量データ伝送においては、接続ケーブルの簡略化、消費電力の抑制、ＥＭＩ放射ノイズ低減などの観点から、小振幅差動信号による高速シリアル伝送方式が一般的に用いられるようになってきている。また、この様な高速シリアル伝送方式では、伝送の安定化を図るために８ｂ／１０ｂの様なコーディングが用いられることが一般的である。
シリアル伝送方式によるデータ通信時においては、同一のデータ（“００”または“ＦＦ”の様な）が連続して送出されると、その連続パターンの周期に相当する周波数成分の高調波ノイズが発生する。そこで、その対処方法として、データに疑似乱数を重畳して送出する、所謂スクランブル方式が知られている（例えば非特許文献１参照）。
しかしながら従来のスクランブル方式は、データの非通信時すなわちアイドル状態において、シリアル伝送の同期維持のために固定パターンが連続伝送されることへの対処方法までは考慮しておらず、アイドル状態におけるノイズ発生の問題は依然として解決されていない。
"High Speed Serdes Devices and Applications"、David Robert Stauffer 他著、Springer発行、2008年、140〜143頁
この発明は、通信時におけるノイズを低減出来る半導体装置及びメモリシステムを提供する。
この発明の一態様に係る半導体装置は、ホスト機器との間で通信可能な半導体装置であって、データの非通信時であるアイドル状態を示す第１シンボル及び第２シンボルのいずれか一方をランダムに選択して出力し、更にシンボルの区切りを示す第３シンボルを出力するシンボル生成部と、前記出力されたシンボルについて８ｂ／１０ｂ変換を行う変換部と、前記８ｂ／１０ｂ変換部で変換された前記シンボルを、前記ホスト機器に送信する送信部とを具備し、前記８ｂ／１０ｂ変換された前記第１及び第２シンボルのうちの一方と前記第３シンボルとの組み合わせであるシンボルセットは、前記送信部によって前記ホスト機器へ繰り返し送信され、前記第１及び第２シンボル、並びに前記シンボルセットは、データの非通信時であるアイドル状態を示し、前記第１及び第２シンボルのそれぞれには、ランニング・ディスパリティが＋と−の関係にある２種類のシンボルが存在し、前記シンボル生成部から出力されるシンボルは、当該シンボルの直前に前記シンボル生成部から出力されたシンボルとは異なるランニング・ディスパリティを有する。
本発明によれば、通信時におけるノイズを低減出来る半導体装置及びメモリシステムを提供出来る。
この発明の第１実施形態に係るメモリシステムのブロック図。 第１実施形態に係るメモリカードにおける信号ピンに対する信号割り当てを示す図。 第１実施形態に係るメモリコントローラのブロック図。 第１実施形態に係るシンボルを示すダイアグラム。 第１実施形態に係るメモリシステムとホスト機器との間の通信の様子を示すタイミングチャート。 第１実施形態に係るシンボル生成部の動作を示すフローチャート。 通信時における周波数スペクトルを示すグラフ。 第１実施形態に係る通信時における周波数スペクトルを示すグラフ。 第１実施形態に係る通信時における周波数スペクトルを示すグラフ。 第１実施形態に係る通信時における周波数スペクトルを示すグラフ。 この発明の第２実施形態に係るメモリコントローラのブロック図。 第２実施形態に係るメモリシステムとホスト機器との間の通信の様子を示すタイミングチャート。 第２実施形態に係るメモリシステムの動作を示すフローチャート。 第２実施形態に係る通信時における周波数スペクトルを示すグラフ。 第２実施形態の変形例に係るメモリシステムとホスト機器との間の通信の様子を示すタイミングチャート。 この発明の第３実施形態に係るメモリシステムとホスト機器との間の通信の様子を示すタイミングチャート。 この発明の第３実施形態に係るメモリシステムとホスト機器との間の通信の様子を示すタイミングチャート。
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
［第１の実施形態］
この発明の第１の実施形態に係る半導体装置及びメモリシステムにつき、ＳＤメモリカード（以下、単にメモリカードと呼ぶ）を例に挙げて説明する。
＜メモリカードの全体構成について＞
まず、メモリカードの全体構成について、図１を用いて説明する。図１は、本実施形態に係るメモリカードのブロック図である。
図示するようにメモリカード１は、例えばパーソナルコンピュータやデジタルカメラ等のホスト機器２と通信可能とされている。ホスト機器２は、バスインターフェース１４を介して接続されるメモリカード１に対しアクセスを行うためのハードウェアおよびソフトウェアを備えている。メモリカード１は、ホスト機器２に接続された時に電源供給を受けて動作し、ホスト機器２からのアクセスに応じた処理を行う。
メモリカード１は、バスインターフェース１４を介してホスト機器２と情報の授受を行う。メモリカード１は、ＮＡＮＤ型フラッシュメモリチップ（単にＮＡＮＤ型フラッシュメモリ、またはフラッシュメモリと呼ぶことがある）１１、ＮＡＮＤ型フラッシュメモリチップ１１を制御するメモリコントローラ１２、および複数の信号ピン（第１ピン乃至第１７ピン）１３を備えている。
複数の信号ピン１３は、メモリコントローラ１２と電気的に接続されている。複数の信号ピン１３における第１ピン乃至第１７ピンに対する信号の割り当ては、例えば図２に示すようになっている。図２は、第１ピン乃至第１７ピンと、それらに割り当てられた信号とを示す表である。
第７ピン、第８ピン、第９ピン、及び第１ピンには、データ０〜データ３がそれぞれ割り当てられている。第１ピンはまた、カード検出信号に対しても割り当てられている。更に第２ピンはコマンドＣＭＤに割り当てられ、第３ピンおよび第６ピンは接地電位ＧＮＤに、第４ピンは電源電位ＶＤＤに、第５ピンはクロック信号ＣＬＫに割り当てられている。
更に、第１０ピン、第１３ピン、第１４ピン、及び第１７ピンは、電源電位ＶＤＤまたは接地電位ＧＮＤに割り当てられている。また第１１ピン、第１２ピン、第１５ピン、及び第１６ピンにはそれぞれ、差動信号のペアとなるデータ（Ｄ１＋）とデータ（Ｄ１−）、およびデータ（Ｄ０−）とデータ（Ｄ０＋）が割り当てられている。これらのピンは、小振幅差動信号における相補的な信号用の端子である。例えばＤ０＋とＤ０−の信号ペアは、ホスト機器２からメモリカード１への信号伝送に用いられる。またＤ１＋とＤ１−の信号ペアは、メモリカード１からホスト機器２への信号伝送に用いられる。
メモリカード１は、ホスト機器２に設けられたスロットに対して挿抜可能なように形成されている。ホスト機器２に設けられたホストコントローラ（図示せず）は、これらの第１ピン乃至第１７ピンを介してメモリカード１内のメモリコントローラ１２と各種信号およびデータを通信する。例えばメモリカード１にデータが書き込まれる際には、ホストコントローラは、書き込みコマンドを、第１１、１２ピンを介してメモリコントローラ１２にシリアルな信号として送出する。このときメモリコントローラ１２は、第７、８ピンに供給されているクロック信号に応答して、第１１、１２ピンに与えられる書き込みコマンドを取り込む。
書き込みコマンドは、第１１、１２ピンのみを利用してメモリコントローラ１２にシリアルに入力される。コマンドの入力に割り当てられている第１１、１２ピンは、図２に示すように配置され、複数の信号ピン１３とそれに対するバスインターフェース１４（ＳＤインターフェース）は、ホスト機器２内のホストコントローラとメモリカード１とが通信するのに使用される。
これに対し、ＮＡＮＤ型フラッシュメモリ１１とメモリコントローラ１２との間の通信は、ＮＡＮＤ型フラッシュメモリ用のインターフェースによって行われる。したがって、ここでは図示しないが、ＮＡＮＤ型フラッシュメモリ１１とメモリコントローラ１２とは例えば８ビットの入出力（Ｉ／Ｏ）線により接続されている。
例えば、メモリコントローラ１２がＮＡＮＤ型フラッシュメモリ１１にデータを書き込む際には、メモリコントローラ１２は、これらＩ／Ｏ線を介してデータ入力コマンド８０Ｈ、カラムアドレス、ページアドレス、データ、およびプログラムコマンド１０Ｈをフラッシュメモリ１１に順次入力する。ここで、コマンド８０Ｈの“Ｈ”は１６進数を示すものであり、実際には“１０００００００”という８ビットの信号が、８ビットのＩ／Ｏ線にパラレルに与えられる。つまり、このＮＡＮＤ型フラッシュメモリ用のインターフェースでは、複数ビットのコマンドがパラレルに与えられる。
また、ＮＡＮＤ型フラッシュメモリ用のインターフェースでは、ＮＡＮＤ型フラッシュメモリ１１に対するコマンドとデータが同じＩ／Ｏ線を共用して通信されている。このように、ホスト機器２内のホストコントローラとメモリカード１とが通信するインターフェースと、ＮＡＮＤ型フラッシュメモリ１１とメモリコントローラ１２とが通信するインターフェースとは異なる。
次に、図１に示すメモリカード１の備えるメモリコントローラ１２の詳細について説明する。なおＮＡＮＤ型フラッシュメモリ１１は周知の構成を有しているものであるので、その説明は省略する。
＜メモリコントローラ１２の構成について＞
メモリコントローラ１２は、ＮＡＮＤ型フラッシュメモリ１１内部の物理状態（例えば、何処の物理ブロックアドレスに、何番目の論理セクタアドレスデータが含まれているか、あるいは、何処のブロックが消去状態であるか）を管理する。そしてメモリコントローラ１２は全体として、ホスト機器２の要求に従って、ＮＡＮＤ型フラッシュメモリ１１からデータを読み出し、これをホスト機器２へ転送し、またホスト機器２から与えられる書き込みデータをＮＡＮＤ型フラッシュメモリ１１に書き込むための動作を実行する。なお以下では説明の簡単化のため、メモリコントローラ１２からホスト機器２に対して通信を行うための構成にのみ着目して説明する。
図３は、メモリコントローラ１２のブロック図である。図示するようにメモリコントローラ１２は、フラッシュコントローラ２１、バッファ２２、コマンド／データ制御部２３、シンボル生成部２４、８ｂ／１０ｂ変換部２５、ホストインターフェースモジュール２６、ＭＰＵ（Micro Processing Unit）２７、ＲＯＭ（Read Only Memory）２８、及びＲＡＭ（Random Access Memory）２９を備えている。なお、図中における実線はデータやシンボルの流れを示し、破線はＭＰＵ２７による制御の様子を示す。
フラッシュコントローラ２１は、ＭＰＵ２７の制御に基づいて、メモリコントローラ１２とＮＡＮＤ型フラッシュメモリ１１との間のインターフェース処理を行う。例えばデータの読み出し時には、ＮＡＮＤ型フラッシュメモリ１１から転送された読み出しデータを受信し、バッファ２２に格納する。
バッファ２２は、上記読み出しデータを一時的に保持し、これをコマンド／データ制御部２３へ出力する。
シンボル生成部２４は疑似乱数発生回路３２を備え、ＭＰＵ２７の制御に従って、ホスト機器２との通信に必要な種々のシンボル（コマンド、または制御信号と言うことも出来る）を発行し、コマンド／データ制御部２３に出力する。疑似乱数発生回路３２としては、例えばリニアフィードバックシフトレジスタを用いることが出来るが、勿論、これに限定されるものでは無い。シンボル生成部２４は、データの非通信時には、アイドル状態を示すシンボルを発行出来る。そしてシンボル生成部２４は、アイドル状態を示すシンボルとして複数の種類のシンボルを生成可能であり、疑似乱数発生回路３２によって生成された疑似乱数に基づき、どの種類のシンボルを生成するかを決定する。この点については後に詳細に説明する。
コマンド／データ制御部２３は、ＭＰＵ２７の制御に従って、バッファ２２からの読み出しデータ、またはコマンド／データ制御部２３からのシンボルのいずれかを選択して、８ｂ／１０ｂ変換部へ出力する。
８ｂ／１０ｂ変換部２５は、コマンド／データ制御部２３から与えられた信号（読み出しデータまたはシンボル）につき８ｂ／１０ｂ変換を行い、その結果をホストインターフェースモジュール２６に出力する。８ｂ／１０ｂ変換とは、８ビットの信号を１０ビットに変換する処理である。この変換はあるテーブルを用いて行われ、変換結果はシンボルＤｘｘ．ｘと表記される。すなわち、“００Ｈ”〜“ＦＦＨ”の８ビットデータは、Ｄ００．０〜Ｄ３１．７のいずれかのシンボルで表現される。これらのシンボルは特にＤコードと呼ばれる。またＤコードとして用いられないビット列のいくつかは制御用シンボルとして用いられ、Ｋコードと呼ばれる。このような８ｂ／１０ｂ変換は周知の技術を用いて実行可能であり、その詳細は例えば背景技術で述べた非特許文献１の１３７〜１３９頁に記載されている。
ホストインターフェースモジュール２６は、ホスト機器２との間のインターフェース処理を行う。図３に示すようにホストインターフェースモジュール２６は、パラレル・シリアル変換部３０と、シリアル出力ポート３１とを備えている。パラレル・シリアル変換部３０は、８ｂ／１０ｂ変換部２５から与えられる１０ビットのパラレルデータをシリアルデータに変換して、シリアル出力ポート３１に出力する。シリアル出力ポート３１は、受信したシリアルデータを、バスインターフェース１４を介してホスト機器２へ送信する。
ＭＰＵ２７は、メモリカード１全体の動作を制御する。ＭＰＵ２７は、例えばメモリカード１が電源供給を受けたときに、ＲＯＭ２８に格納されているファームウェア（制御プログラム）をＲＡＭ２９上に読み出して所定の処理を実行することにより、各種のテーブルをＲＡＭ２９上に作成する。またＭＰＵ２７は、ホスト機器２から書き込みコマンド、読み出しコマンド、消去コマンドを受信し、受信したコマンドに従って、上記フラッシュコントローラ２１、コマンド／データ制御部２３、シンボル生成部２４、８ｂ／１０ｂ変換部２５、及びホストインターフェースモジュール２６の動作を制御する。
ＲＯＭ２８は、ＭＰＵ２７により実行される制御プログラムなどを格納する。ＲＡＭ２９は、ＭＰＵ２７の作業エリアとして使用され、制御プログラムや各種のテーブル（表）を記憶する。
＜シンボル生成部２４の生成するシンボルについて＞
次に、上記シンボル生成部２４の生成するシンボルの一部について、図４を用いて説明する。図４は、シンボル生成部２４に生成されるシンボルのシンボル名、その機能、及び８ｂ／１０ｂ変換によって得られるコードを示す表である。
図示するようにシンボル生成部２４は、シンボルＳＹＮ、ＣＯＭ、ＬＩＤＬ０、及びＬＩＤＬ１を生成出来る。シンボルＳＹＮは、ホスト機器２との同期を図るための信号であり、８ｂ／１０ｂ変換によりシンボルＤ３１．５に変換される信号である。シンボルＣＯＭは、シンボル間の区切りを示す信号であり、８ｂ／１０ｂ変換によりシンボルＫ２８．５に変換される信号である。シンボルＬＩＤＬ０、ＬＩＤＬ１は、メモリカード１とホスト機器２との間でデータの通信が無いアイドル状態であることを示す信号である。そしてシンボルＬＩＤＬ０は８ｂ／１０ｂ変換によりシンボルＫ２８．３に変換され、シンボルＬＩＤＬ１はシンボルＤ１３．２、Ｄ１９．２、またはＤ１８．５に変換される信号である。
＜メモリカード１とホスト機器２との間の通信について＞
次に、上記メモリカード１とホスト機器２との間の通信の詳細について、図５を用いて説明する。図５は、メモリカード１からホスト機器２に送信される信号のタイミングチャートである。
図示するように、ホスト機器２に接続されたメモリカード１は、まずホスト機器２との同期を図るためのシンボルセットＳＹＮＣをホスト機器２に送信する。シンボルセットＳＹＮＣは、上記シンボルＣＯＭとシンボルＳＹＮとの組み合わせである。このシンボルＣＯＭ、ＳＹＮを含む１つのシンボルセットＳＹＮＣが、ホスト機器２との同期が図られるまで、連続して送信される（時刻ｔ０〜ｔ１）。
時刻ｔ０〜ｔ１の期間におけるメモリコントローラ１２の動作は下記の通りである。すなわちＭＰＵ２７は、ホスト機器２への接続を検知すると、シンボル生成部２４に対してシンボルＣＯＭ、ＳＹＮを生成するよう命令する。これに応答してシンボル生成部２４がシンボルＣＯＭ、ＳＹＮを繰り返し生成し、コマンド／データ制御部２３に出力する。またコマンド／データ制御部２３は、ＭＰＵ２７の命令に従って、シンボル生成部２４から与えられるシンボルＣＯＭ、ＳＹＮを８ｂ／１０ｂ変換部２５へ転送する。すると８ｂ／１０ｂ変換部２５は、ＭＰＵ２７の命令に従って、受信したシンボルＣＯＭ、ＳＹＮをそれぞれシンボルＫ２８．５、Ｄ３１．５に変換し、ホストインターフェースモジュール２６へ出力する。そしてホストインターフェースモジュール２６が、受信したシンボルＫ２８．５、Ｄ３１．５を、ホスト機器２へ送信する。
時刻ｔ１でホスト機器２との同期が確立されると、データ通信が行われる。すなわち図５の時刻ｔ１〜ｔ２に示すように、データ信号がメモリカード１からホスト機器２に送信される。このデータ信号は、８ｂ／１０ｂ変換で得られたＤコードの連続である。
時刻ｔ１〜ｔ２の期間におけるメモリコントローラ１２の動作は下記の通りである。すなわちＭＰＵ２７は、ホスト機器２からデータの読み出しコマンド及びアドレスを受信すると、ＮＡＮＤ型フラッシュメモリ１１に対する読み出しコマンドとアドレスとを発行し、フラッシュコントローラ２１を介してＮＡＮＤ型フラッシュメモリ１１にデータの読み出しを命令する。その後、送信したアドレスに対応する読み出しデータをフラッシュコントローラ２１が受信し、バッファ２２に蓄積される。引き続きコマンド／データ制御部２３は、ＭＰＵ２７の命令に従って、バッファ２２からの読み出しデータを８ｂ／１０ｂ変換部２５へ転送する。すると８ｂ／１０ｂ変換部２５は、ＭＰＵ２７の命令に従って、受信したデータを対応するＤコードに変換し、ホストインターフェースモジュール２６へ出力する。そしてホストインターフェースモジュール２６が、受信したＤコードを、ホスト機器２へ送信する。
時刻ｔ２においてデータ通信が完了すると、メモリカード１はアイドル状態となり、アイドル状態を示すシンボルセットＩＤＬをホスト機器２へ送信する。シンボルセットＩＤＬは、上記シンボルＣＯＭとシンボルＬＩＤＬ０またはＬＩＤＬ１との組み合わせである。以下では説明の簡単化のため、シンボルＬＩＤＬ１、ＬＩＤＬ０を区別しない場合には、まとめてＬＩＤＬｘ（ｘ＝０または１）と呼ぶことにする。このシンボルＣＯＭとＬＩＤＬｘとを含む１つのシンボルセットＩＤＬが、次のデータ通信開始（時刻ｔ３）まで、連続して送信される（時刻ｔ２〜ｔ３）。
時刻ｔ２〜ｔ３の期間におけるメモリコントローラ１２の動作は下記の通りである。すなわちＭＰＵ２７は、バッファ２２においてホスト機器２への未送信データが無くなることを検知すると、シンボル生成部２４に対してシンボルＣＯＭとＬＩＤＬｘを生成するよう命令する。これに応答してシンボル生成部２４がシンボルＣＯＭ及びＬＩＤＬｘを繰り返し生成し、コマンド／データ制御部２３に出力する。またコマンド／データ制御部２３が、ＭＰＵ２７の命令に従って、シンボル生成部２４から与えられるシンボルＣＯＭ及びＬＩＤＬｘを８ｂ／１０ｂ変換部２５へ転送する。すると８ｂ／１０ｂ変換部２５は、ＭＰＵ２７の命令に従って、受信したシンボルＣＯＭをシンボルＫ２８．５に変換する。またシンボルＬＩＤＬ０を受信した際にはこれをシンボルＫ２８．３に変換し、シンボルＬＩＤＬ１を受信した際にはシンボルＤ１３．２、Ｄ１９．２、またはＤ１８．５に変換する。そしてホストインターフェースモジュール２６が、受信したシンボルをホスト機器２へ送信する。シンボルセットＩＤＬは、その後にホスト機器２との間でのデータ通信が再開されるまで、繰り返しホスト機器２へ送信される。
＜シンボル生成部２４の動作について＞
次に、上記図５で説明した時刻ｔ２〜ｔ３におけるシンボル生成部２４の動作について、図６を用いて説明する。図６はシンボル生成部２４の動作を示すフローチャートである。
図示するように、ホスト機器２へ送信すべきデータが無い場合（ステップＳ１０、ＮＯ）、シンボル生成部２４はまずシンボルＣＯＭを発行する（ステップＳ１１）。引き続きシンボル生成部２４は、疑似乱数発生回路３２が生成する疑似乱数を確認する。そして疑似乱数が予め定められたある値（便宜上、「第１の値」と呼ぶ）であれば（ステップＳ１３、ＹＥＳ）、シンボルＬＩＤＬ０を発行する（ステップＳ１４）。他方、第１の値でなければ（ステップＳ１３、ＮＯ）、シンボルＬＩＤＬ１を発行する（ステップＳ１５）。
以上の動作を、ホスト機器２との接続が切断されるか（ステップＳ１６、ＹＥＳ）、またはデータ送信のタイミングとなるまで（ステップＳ１０、ＹＥＳ）繰り返す。なお、疑似乱数発生回路３２は疑似乱数を常時生成しても良いし、シンボルセットＩＤＬの発行をＭＰＵ２７に命令されている期間のみ生成しても良い。
＜効果＞
以上のように、この発明の第１の実施形態に係るメモリカード１であると、通信時におけるノイズを低減出来る。本効果につき、以下説明する。
背景技術で述べたような高速シリアル伝送方式では、データの伝送開始時には、同期を確立するためのシンボルセット（図５で説明したシンボルＣＯＭ＋ＳＹＮ）を送信し続ける。そして同期が確立された後、データの伝送が開始される。
このようなシステムにおいて、一連のデータ伝送が終了した後、次のデータ伝送が開始されるまでの間は、アイドル状態であることを示すアイドルシンボルとして特定のシンボルを送信し続けることが考え得る。このアイドルシンボルは、ホスト機器との間の同期を維持するためのシンボルでもある。
このアイドルシンボルとしては、シンボルＫ２８．３（以下シンボルＬＩＤＬと呼ぶ）を使用することが出来る。しかしながらＫ２８．３は、２進数表示で“００１１１１＿００１０”または“１１００００＿１１０１”なるコードであり、“０”または“１”が連続する信号である。従って、シンボルセットＣＯＭ＋ＬＩＤＬを連続して送信した場合、ある特定のパターンで“０”または“１”が連続する信号の繰り返しが送信される。すると、シンボルセットＣＯＭ＋ＬＩＤＬの特定のパターンの繰り返しにより、あるスペクトルのピークが大きくなり、ノイズ、特にＥＭＩノイズの原因となる、という問題がある。この様子を図７に示す。図７は、アイドルシンボルとしてＬＩＤＬを用いた場合をシミュレーションした結果得られた周波数スペクトルを示すグラフであり、横軸に周波数［ＭＨｚ］を示し、縦軸に強度［ｄＢ］を示したものである。図示するように、周波数スペクトルは離散的に発生し、その強度は比較的大きく、特に２００ＭＨｚ付近では６５ｄＢに達している。
この点、本実施形態に係る構成であると、アイドルシンボルとして２つのシンボルＬＩＤＬ０、ＬＩＤＬ１を用いている。このうちＬＩＤＬ０は上記ＬＩＤＬと同じくシンボルＫ２８．３であるが、ＬＩＤＬ１はＬＩＤＬ０と異なるシンボルである。そして、アイドルシンボルとしてＬＩＤＬ０、ＬＩＤＬ１のいずれを使用するかは、疑似乱数発生回路３２で生成された疑似乱数によって、ランダムに選択している。その結果、連続するシンボルセットにおいて、同一の“０”／“１”パターンが連続することを抑制し、このパターンの持つ高調波の放射を抑えることが出来る。よって、ホスト機器２との間の同期を維持しつつ、発生するノイズを効果的に低減出来る。
図８は、ＬＩＤＬ１としてＤ１３．２を用いた場合をシミュレーションした結果得られた周波数スペクトルを示すグラフである。図示するように、図７の例と比べて周波数スペクトルのピークはより連続的となり（離散的で無い）、その結果各ピークにおける強度も小さくなっている。例えば２００ＭＨｚ付近のピーク強度は５０ｄＢであり、図７に比べて１５ｄＢも小さくなっている。１５ｄＢの低下は、電力換算で１／３０である。このように、ピーク強度を低減することで、ノイズも低減出来る。
また図９及び図１０は、ＬＩＤＬ１としてＤ１９．２及びＤ１８．５を用いた場合をシミュレーションした周波数スペクトルを示すグラフである。図示するように、この場合も、図７の例と比べて周波数スペクトルのピーク強度は小さくなっている。
なお、上記実施形態ではＬＩＤＬ１としてシンボルＤ１３．２、Ｄ１９．２、またはＤ１８．５を用いる場合を例に説明した。しかし、これ以外のシンボルを用いても良い。すなわち、同一のデータパターンの繰り返しが発生し難い構成であれば良いので、ＬＩＤＬとして複数の種類のシンボルを用いる構成であれば限定されるものではない。
但し、より好ましくは、ＬＩＤＬ１としてはランニング・ディスパリティ（running disparity：ＲＤ）が±０となるシンボルを用いることが望ましい。８ｂ／１０ｂ変換におけるシンボルは、＋／−の２種類が存在する。“−”のシンボルは“＋”のシンボルをビット反転させたものである。そして、直前のシンボルのＲＤが“＋”であれば次は“−”のシンボルを使用する等により、“１”、“０”の頻度がどちらか一方に偏らないような工夫が為される。そして、“１”、“０”の数が同じであるシンボルが、ＲＤが±０となるシンボルである。ＣＯＭ、ＬＩＤＬ０はいずれもＲＤに＋／−の２種類が存在するコードであり、ＣＯＭ＋ＬＩＤＬ０のペアを連続すると、ＲＤの変化周期が固定し“１”、“０”のパターンが固定した繰り返しが発生する。ＬＩＤＬ１にＲＤが±０となるシンボルを選択すれば、疑似乱数によりＬＩＤＬ０とＬＩＤＬ１がランダムに選択されることにより、ＲＤの変化周期が固定するのを防止出来るので、より好ましい。上記実施形態で説明したシンボルＤ１３．２、Ｄ１９．２、Ｄ１８．５は、いずれもＲＤが±０となるシンボルである。
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体装置及びメモリシステムについて説明する。本実施形態は、上記第１の実施形態において、アイドルシンボルとして複数の種類のシンボルを用いる代わりに、シンボルセットに乱数データを含めたものである。以下では、上記第１の実施形態と異なる点についてのみ説明する。
＜メモリコントローラ１２の構成について＞
図１１は、本実施形態に係るメモリコントローラ１２のブロック図である。図示するように本実施形態に係るメモリコントローラ１２は、第１の実施形態で説明した図３の構成において、スクランブルデータ生成部３３を更に備えた構成を有している。
スクランブルデータ生成部３３は、疑似乱数発生回路３４を備えている。そしてＭＰＵ２７の制御に従って、疑似乱数発生回路３４を用いて例えば８ビットの乱数データ（スクランブルデータ）ＳＲＤｉ（ｉ＝０〜Ｎ、Ｎは１以上の自然数）を生成する。疑似乱数発生回路３４には、例えばリニアフィードバックレジスタを用いることが出来る。
８ｂ／１０ｂ変換部２５は、上記第１の実施形態で説明した機能に加えて、スクランブルデータ生成部３３で生成されたスクランブルデータＳＲＤｉについて８ｂ／１０ｂ変換を行う機能を有している。
シンボル生成部２４は、アイドルシンボルとして１種類のシンボルＬＩＤＬを発行する。シンボルＬＩＤＬは、例えばＫ２８．３である。つまり第１の実施形態においてアイドルシンボルとしてはＬＩＤＬ０のみを発行可能な構成を有している。
＜メモリカード１とホスト機器２との間の通信について＞
次に、上記メモリカード１とホスト機器２との間の通信の詳細について、図１２を用いて説明する。図１２は、メモリカード１からホスト機器２に送信される信号のタイミングチャートであり、第１の実施形態における図５と対応するものであるが、ホスト機器２との同期確立の動作は第１の実施形態と同様であるので、その様子は図示を省略している。また以下では、第１の実施形態と異なる時刻ｔ２〜ｔ３における動作についてのみ説明する。
時刻ｔ２においてデータ通信が完了すると、メモリカード１はアイドル状態となり、シンボルセットＩＤＬをホスト機器２へ送信する。シンボルセットＩＤＬは、上記シンボルＣＯＭ、シンボルＬＩＤＬ、及びスクランブルデータ生成部３３で生成されたスクランブルデータＳＲＤｉに対応するシンボルの組み合わせである。スクランブルデータＳＲＤｉは疑似乱数発生回路３４で生成された疑似乱数であるため、シンボルセットＩＤＬが生成される度に、スクランブルデータＳＲＤｉの値も変わる。これらのシンボルＣＯＭ、ＬＩＤＬ、ＳＲＤｉを含む１つのシンボルセットＩＤＬが、次のデータ通信開始（時刻ｔ３）まで、連続して送信される（時刻ｔ２〜ｔ３）。
時刻ｔ２〜ｔ３の期間におけるメモリコントローラ１２の動作は下記の通りである。すなわちＭＰＵ２７は、バッファ２２においてホスト機器２への未送信データが無くなることを検知すると、シンボル生成部２４に対してシンボルＣＯＭとＬＩＤＬを生成するよう命令する。これに応答して、シンボル生成部２４はシンボルＣＯＭ及びＬＩＤＬを繰り返し生成し、コマンド／データ制御部２３に出力する。またＭＰＵ３３はスクランブルデータ生成部３３に対して、スクランブルデータＳＲＤｉを生成するよう命令する。これに応答してスクランブルデータ生成部３３は、疑似乱数発生回路３４によりスクランブルデータＳＲＤｉを生成し、コマンド／データ制御部２３に出力する。そしてコマンド／データ制御部２３は、ＭＰＵ２７の命令に従って、シンボル生成部２４から与えられるシンボルＣＯＭ及びＬＩＤＬ、並びにスクランブルデータ生成部３３から与えられるスクランブルデータＳＲＤｉを８ｂ／１０ｂ変換部２５へ転送する。すると８ｂ／１０ｂ変換部２５は、ＭＰＵ２７の命令に従って、受信したシンボルＣＯＭ、ＬＩＤＬ、及びスクランブルデータＳＲＤｉにつき８ｂ／１０ｂ変換を行う。そしてホストインターフェースモジュール２６が、受信したシンボルをホスト機器２へ送信する。シンボルセットＩＤＬは、その後にホスト機器２との間でのデータ通信が再開されるまで、繰り返しホスト機器２へ送信される。
＜シンボル生成部２４及びスクランブルデータ生成部３３の動作について＞
次に、上記図１２で説明した時刻ｔ２〜ｔ３におけるシンボル生成部２４及びスクランブルデータ生成部３３の動作について、図１３を用いて説明する。図１３はシンボル生成部２４及びスクランブルデータ生成部３３の動作を示すフローチャートである。
図示するように、ホスト機器２へ送信すべきデータが無い場合（ステップＳ１０、ＮＯ）、シンボル生成部２４はまずシンボルＣＯＭを発行し（ステップＳ１１）、引き続きシンボルＬＩＤＬを発行する（ステップＳ２０）。更にスクランブルデータ生成部３３がスクランブルデータＳＲＤｉを生成する（ステップＳ２１）。
以上の動作を、ホスト機器２との接続が切断されるか（ステップＳ１６、ＹＥＳ）、またはデータ送信のタイミングとなるまで（ステップＳ１０、ＹＥＳ）繰り返す。なお、疑似乱数発生回路３４は、疑似乱数を常時生成しても良いし、またはスクランブルデータＳＲＤｉの生成をＭＰＵ２７に命令されている期間のみ生成しても良い。
＜効果＞
以上のように、この発明の第２の実施形態に係るメモリカード１であっても、第１の実施形態と同様の効果が得られる。
本実施形態に係る構成では、アイドルシンボルの種類を１種類（ＬＩＤＬ：Ｋ２８．３）とした代わりに、シンボルセットにスクランブルデータＳＲＤｉを含めている。スクランブルデータＳＲＤｉは疑似乱数発生回路３４によって生成される。より具体的には、Ｍ系列によって生成されるバイト列であり、例えば生成多項式（Ｘ１５＋Ｘ５＋Ｘ４＋Ｘ３＋１）等によって作られる疑似乱数である。
このような疑似乱数をシンボルセットに含めることで、あるパターンで“０”／“１”が連続する信号が繰り返されることを抑制し、周波数スペクトルのピークの増大を防止出来る。図１４は、本実施形態のシミュレーションした結果を示す周波数スペクトルのグラフである。図示するように、第１の実施形態で説明した図７の場合に比べて、スペクトルはより連続的となり、そのピーク強度も低減されている。例えば２００ＭＨｚ付近のピーク強度は約６０ｄＢであり、図７の場合に比べて５ｄＢだけ低減されている。この結果、ノイズを低減出来る。
なお、本実施形態ではアイドル状態を示す１つのシンボルセットがＣＯＭ＋ＬＩＤＬ＋ＳＲＤｉである場合を例に説明したが、スクランブルデータＳＲＤｉの数は２バイト以上であっても良い。図１５は、メモリカード１からホスト機器２に送信される信号のタイミングチャートであり、１つのシンボルセットに２バイトのスクランブルデータＳＲＤｉ、ＳＲＤ（ｉ＋１）を含めた場合について示している。図示するように、最初のシンボルセットはＣＯＭ＋ＬＩＤＬ＋ＳＲＤ０＋ＳＲＤ１であり、これに引き続くシンボルセットはＣＯＭ＋ＬＩＤＬ＋ＳＲＤ２＋ＳＲＤ３であり、以下同様である。
このようにスクランブルデータのバイト数を増やすことで、よりスペクトルの拡散を図り、ノイズを低減出来る。なお、スクランブルデータの数は２ｎ個（ｎは自然数）、つまり２ｎバイトであることが望ましい。
［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体装置及びメモリシステムについて説明する。本実施形態は、上記第１の実施形態をシンボルＳＹＮ（以下、同期シンボルと呼ぶ）に適用したものである。すなわち本実施形態は、上記第１の実施形態においてＬＩＤＬを２種類生成するのでは無く、２種類のＳＹＮ（ＳＹＮ０、ＳＹＮ１）を生成するものである。その他は第１の実施形態と同様であるので、以下では簡単に説明する。
＜メモリカード１とホスト機器２との間の通信について＞
図１６は、メモリカード１からホスト機器２に送信される信号のタイミングチャートである。図示するように、ホスト機器２との同期を図るためのシンボルセットＳＹＮＣは、ＣＯＭ＋ＳＹＮ０、またはＣＯＭ＋ＳＹＮ１のいずれかが選択される。ＳＹＮ０、ＳＹＮ１のいずれが生成されるかは、第１の実施形態で説明したＬＩＤＬ０、ＬＩＤＬ１と同様、シンボル生成部２４において疑似乱数発生回路３２が生成した疑似乱数に基づいて決定される。
＜効果＞
本実施形態に係る構成であっても、第１の実施形態と同様の効果が得られる。ホスト機器２との同期を図る際には、シンボルセットＳＹＮＣが繰り返し送信される。従ってこの期間においても、あるパターンで“０”／“１”が連続する信号が繰り返される可能性があり得る。しかし、本実施形態のようにシンボルＳＹＮを２種類（ＳＹＮｘ、ｘ＝０または１）用意し、そのうちのいずれかをランダムに選択することで、あるパターンで“０”／“１”が連続する信号が繰り返されることを防止し、ノイズを低減出来る。またＳＹＮｘは第１の実施形態と同様に、ＲＤが±０となるシンボルであることが望ましい。
［第４の実施形態］
次に、この発明の第４の実施形態に係る半導体装置及びメモリシステムについて説明する。本実施形態は、上記第２の実施形態をシンボルＳＹＮ（以下、同期シンボルと呼ぶ）に適用したものである。すなわち本実施形態は、上記第２の実施形態においてシンボルセットＩＤＬにスクランブルデータＳＲＤｉを含めるのでは無く、シンボルセットＳＹＮＣに含めるものである。その他は第２の実施形態と同様であるので、以下では簡単に説明する。
＜メモリカード１とホスト機器２との間の通信について＞
図１７は、メモリカード１からホスト機器２に送信される信号のタイミングチャートである。図示するように、ホスト機器２との同期を図るためのシンボルセットＳＹＮＣは、ＣＯＭ＋ＳＹＮ＋ＳＲＤｉである。勿論、１つのシンボルセットＳＹＮＣに含まれるスクランブルデータは２バイト以上であっても良い。
＜効果＞
本実施形態に係る構成であっても、第２の実施形態と同様の効果が得られる。
以上のように、この発明の第１、第３の実施形態に係る半導体装置１２及びメモリシステム１であると、ホスト機器２との間で通信可能であって、疑似乱数発生回路３２を備え、疑似乱数発生回路３２で生成された疑似乱数に応じてシンボルLIDL0、LIDL1（またはSYN0、SYN1）を生成するシンボル生成部２４と、シンボルLIDL0、LIDL1（またはSYN0、SYN1）について８ｂ／１０ｂ変換を行う変換部２５と、８ｂ／１０ｂ変換部２５で変換されたシンボルを、ホスト機器２に送信する送信部２６とを具備する。
また第２、第４の実施形態に係る半導体装置１２及びメモリシステム１であると、ホスト機器２との間で通信可能であって、シンボルを生成可能なシンボル生成部２４と、スクランブルデータＳＲＤを生成可能なスクランブルデータ生成部３３と、前記シンボル及び前記スクランブルデータＳＲＤについて８ｂ／１０ｂ変換を行う変換部２５と、前記８ｂ／１０ｂ変換部で変換された前記シンボル及び前記スクランブルデータＳＲＤを１つのシンボルセットとして、ホスト機器２に送信する送信部２６とを具備する。
そして上記シンボルは、例えばホスト機器２との間においてデータの非通信時であるアイドル状態を示すシンボル、またはホスト機器２との間の同期を確立するためのシンボルである。
なお、上記第１、第３の実施形態では、アイドルシンボルがＬＩＤＬ０とＬＩＤＬ１の２種類であり、同期シンボルがＳＹＮ０とＳＹＮ１の２種類である場合を例に説明した。しかしシンボル生成部２４は、アイドルシンボル及び同期シンボルをそれぞれ３種類以上生成可能な場合であっても良い。３種類以上の場合であっても、どのシンボルを生成するかは疑似乱数に応じて決定される。またシンボル生成部２４は、生成するシンボルを疑似乱数に応じて決定するのでは無く、複数のシンボルを生成した後、このうちのいずれかを疑似乱数により選択し、選択したシンボルをコマンド／データ制御部２３に出力しても良い。
また、第１、第２の実施形態を組み合わせても良い。すなわち、アイドル時のシンボルセットＩＤＬを、シンボルＣＯＭ＋（ＬＩＤＬ０またはＬＩＤＬ１）＋ＳＲＤｉによって構成しても良い。このことは第３、第４の実施形態についても同様である。つまり、同期時のシンボルセットＳＹＮＣを、シンボルＣＯＭ＋（ＳＹＮ０またはＳＹＮ１）＋ＳＲＤｉによって構成しても良い。
更に、第１、第２の実施形態では、アイドルシンボルについてのみ複数のシンボルを用意またはスクランブルデータを付加する場合について説明した。また第３、第４の実施形態では、同期シンボルについてのみ複数のシンボルを用意またはスクランブルデータを付加する場合について説明した。しかし、第１または第２の実施形態と、第３または第４の実施形態とは、同時に実行出来る。つまり、アイドルシンボルと同期シンボルの両方につき、複数のシンボルを用意しても良いし、またはスクランブルデータを付加しても良い。
また第１乃至第４の実施形態は、アイドルシンボル及び同期シンボル以外のシンボルについても適用可能である。すなわち、あるパターンで“０”／“１”が連続する信号の繰り返しによりノイズの発生が予想されるその他シンボルであれば、複数の種類のシンボルを用意していずれかをランダムに選択したり、またはランダムデータを付加したりすることにより、同様の効果が得られる。
また背景技術で説明したように、データはスクランブルされた状態でホスト機器２へ送信されても良い。この場合、図３及び図１１において、スクランブルデータ生成部３３をバッファとコマンド／データ制御部２３との間に設け、バッファ２２から与えられる読み出しデータをスクランブルデータ生成部３３によりスクランブルしても良い。また近年の小振幅差動信号による高速シリアルデータ伝送の伝送速度は、１Ｇｂｐｓ以上にまで高速化されている。そして１Ｇｂｐｓ以上の高速データ伝送においては、データ信号とクロック信号とを同一信号線に多重化して伝送する方式が用いられる。これはクロック多重化方式として知られている。クロック多重化方式では、データ受信側では、伝送信号の信号トグルを検出することによりクロックの再生を行い、受信用のクロック信号として使用する。上記第１乃至第４の実施形態は、このような非常に高速なデータ伝送方式に適用することで、より顕著な効果が得られる。
更に、上記第１乃至第４の実施形態で説明したシンボル及びランダムデータの生成等は、ハードウェアで実行しても良いしソフトウェアで実行しても良い。しかし動作速度の観点では、専用のハードウェアを用いることが望ましい。ソフトウェアで実行する際には、例えばシンボル生成プログラムがＲＯＭ２８等に格納され、ＭＰＵ２７がこのプログラムを実行することで、図６に示す動作を行われる。ランダムデータの生成も同様である。
更に、上記第１乃至第４の実施形態では、メモリカード１において信号をホスト機器２に出力する構成についてのみ説明した。ホスト機器２から信号を受信する際には、送信時と逆の動作を行えば良い。例えば、ホストインターフェースモジュール２６は、シリアル入力ポートとシリアル・パラレル変換部を有する。そして、シリアル入力ポートがホスト機器２から信号を受信し、シリアル・パラレル変換部がこれをパラレル信号に変換する。その後、８ｂ／１０ｂ変換部２５が１０ビットのパラレルデータを８ビットに変換し、バッファ２２に蓄積する。そしてＭＰＵ２７はＮＡＮＤ型フラッシュメモリ１１に対してデータの書き込みコマンドを発行すると共に、フラッシュコントローラ２１を介してデータをＮＡＮＤ型フラッシュメモリ１１へ出力する。
更に、図５、図１２、図１６、及び図１７において、ホスト機器２との同期を図る際には、メモリカード１もホスト機器２からシンボルセットＳＹＮＣを受信する。またアイドル時にはホスト機器２からシンボルセットＩＤＬを受信する。これらのシンボルも、第１乃至第４の実施形態で説明したように、疑似乱数に基づいて複数のシンボルから選ばれたものであるか、またはスクランブルデータが付加されたものであって良い。つまり、メモリカード１だけでなく、ホスト機器２も第１乃至第４の実施形態に係る構成を有していても良く、上記実施形態はそのような構成も包含することを意図している。
勿論、上記実施形態ではメモリシステムとしてＳＤメモリカードの場合を例に説明したが、ＵＨＳ（ultra high speed）−IIカードやＳＤ ＩＯデバイスなどのＳＤインターフェースを有するその他のデバイスであっても良いし、その他のデバイスであっても良い。勿論、ＮＡＮＤ型フラッシュメモリ１１を備えたメモリカードに限らず、その他の記憶媒体であっても良いし、記憶媒体に限らず、高速なデータ転送を行う電子デバイスであれば広く適用出来る。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
１…メモリカード、２…ホスト機器、１１…ＮＡＮＤ型フラッシュメモリ、１２…メモリコントローラ、１３…信号ピン、２１…フラッシュコントローラ、２２…バッファ、２３…コマンド／データ制御部、２４…シンボル生成部、２５…８ｂ／１０ｂ変換部、２６…ホストインターフェースモジュール、２７…ＭＰＵ、２８…ＲＯＭ、２９…ＲＡＭ、３０…パラレル・シリアル変換部、３１…シリアル出力ポート、３２、３４…疑似乱数発生回路、３３…スクランブルデータ生成部

Claims (9)

  1. ホスト機器との間で通信可能な半導体装置であって、
    第１シンボル及び第２シンボルのいずれか一方をランダムに選択して出力し、更にシンボルの区切りを示す第３シンボルを出力するシンボル生成部と、
    前記出力されたシンボルについて８ｂ／１０ｂ変換を行う変換部と、
    前記８ｂ／１０ｂ変換部で変換された前記シンボルを、前記ホスト機器に送信する送信部と
    を具備し、前記８ｂ／１０ｂ変換された前記第１及び第２シンボルのうちの一方と前記第３シンボルとの組み合わせであるシンボルセットは、前記送信部によって前記ホスト機器へ繰り返し送信され、
    前記第１及び第２シンボル、並びに前記シンボルセットは、データの非通信時であるアイドル状態を示し、
    前記第１及び第２シンボルのそれぞれには、ランニング・ディスパリティが＋と−の関係にある２種類のシンボルが存在し、
    前記シンボル生成部から出力されるシンボルは、当該シンボルの直前に前記シンボル生成部から出力されたシンボルとは異なるランニング・ディスパリティを有する
    ことを特徴とする半導体装置。
  2. ホスト機器との間で通信可能な半導体装置であって、
    第１シンボル及び第２シンボルのいずれか一方をランダムに選択して出力し、更にシンボルの区切りを示す第３シンボルを出力するシンボル生成部と、
    前記出力されたシンボルについて８ｂ／１０ｂ変換を行う変換部と、
    前記８ｂ／１０ｂ変換部で変換された前記シンボルを、前記ホスト機器に送信する送信部と
    を具備し、前記８ｂ／１０ｂ変換された前記第１及び第２シンボルのうちの一方と前記第３シンボルとの組み合わせであるシンボルセットが、前記送信部によって前記ホスト機器へ繰り返し送信され、
    前記第１及び第２シンボル、並びに前記シンボルセットは、前記ホスト機器との同期を確立するためのものであり、
    前記第１及び第２シンボルのそれぞれには、ランニング・ディスパリティが＋と−の関係にある２種類のシンボルが存在し、
    前記シンボル生成部から出力されるシンボルは、当該シンボルの直前に前記シンボル生成部から出力されたシンボルとは異なるランニング・ディスパリティを有する
    ことを特徴とする半導体装置。
  3. ホスト機器との間で通信可能な半導体装置であって、
    第１シンボル及び第２シンボルのいずれか一方をランダムに選択して出力し、更にシンボルの区切りを示す第３シンボルを出力するシンボル生成部と、
    前記出力されたシンボルについて８ｂ／１０ｂ変換を行う変換部と、
    前記８ｂ／１０ｂ変換部で変換された前記シンボルを、前記ホスト機器に送信する送信部と
    を具備し、前記８ｂ／１０ｂ変換された前記第１及び第２シンボルのうちの一方と前記第３シンボルとの組み合わせであるシンボルセットは、前記送信部によって前記ホスト機器へ繰り返し送信され、
    前記第１及び第２シンボル、並びに前記シンボルセットは、データの非通信時であるアイドル状態を示し、
    前記第１及び第２シンボルのいずれかは、ランニング・ディスパリティが±０となるシンボルであり、
    前記シンボル生成部から出力されるシンボルは、当該シンボルの直前に前記シンボル生成部から出力されたシンボルとは異なるランニング・ディスパリティを有する
    ことを特徴とする半導体装置。
  4. ホスト機器との間で通信可能な半導体装置であって、
    第１シンボル及び第２シンボルのいずれか一方をランダムに選択して出力し、更にシンボルの区切りを示す第３シンボルを出力するシンボル生成部と、
    前記出力されたシンボルについて８ｂ／１０ｂ変換を行う変換部と、
    前記８ｂ／１０ｂ変換部で変換された前記シンボルを、前記ホスト機器に送信する送信部と
    を具備し、前記８ｂ／１０ｂ変換された前記第１及び第２シンボルのうちの一方と前記第３シンボルとの組み合わせであるシンボルセットが、前記送信部によって前記ホスト機器へ繰り返し送信され、
    前記第１及び第２シンボル、並びに前記シンボルセットは、前記ホスト機器との同期を確立するためのものであり、
    前記第１及び第２シンボルのいずれかは、ランニング・ディスパリティが±０となるシンボルであり、
    前記シンボル生成部から出力されるシンボルは、当該シンボルの直前に前記シンボル生成部から出力されたシンボルとは異なるランニング・ディスパリティを有する
    ことを特徴とする半導体装置。
  5. 前記半導体装置から前記ホスト機器へ送信されるデータは、スクランブルされた状態で送信される
    ことを特徴とする請求項１乃至４いずれか１項記載の半導体装置。
  6. 前記シンボル生成部は、疑似乱数発生回路を備え、前記疑似乱数発生回路で生成された疑似乱数に応じて、前記第１、第２シンボルのいずれか一方を選択する
    ことを特徴とする請求項１乃至５いずれか１項記載の半導体装置。
  7. スクランブルデータを生成可能なスクランブルデータ生成部を更に備え、
    前記変換部は、更に前記スクランブルデータについて８ｂ／１０ｂ変換を行い、
    前記送信部は、前記８ｂ／１０ｂ変換部で変換された前記第１及び第２シンボルのうちの一方、前記第３シンボル、及び前記スクランブルデータを１つの前記シンボルセットとして、前記ホスト機器に送信する
    ことを特徴とする請求項１乃至６いずれか１項記載の半導体装置。
  8. データを保持可能な不揮発性の半導体記憶装置と、
    ホスト機器から受信した書き込みデータを前記半導体記憶装置へ書き込み、前記半導体記憶装置から読み出した読み出しデータをホスト機器へ送信可能なメモリコントローラと
    を具備し、前記メモリコントローラは、
    第１シンボル及び第２シンボルのいずれか一方をランダムに選択して出力し、更にシンボルの区切りを示す第３シンボルを出力するシンボル生成部と、
    前記出力されたシンボルについて８ｂ／１０ｂ変換を行う変換部と、
    前記８ｂ／１０ｂ変換部で変換された前記シンボルを、前記ホスト機器に送信する送信部と
    を備え、前記８ｂ／１０ｂ変換された前記第１及び第２シンボルのうちの一方と前記第３シンボルとの組み合わせであるシンボルセットは、前記送信部によって前記ホスト機器へ繰り返し送信され、
    前記第１及び第２シンボル、並びに前記シンボルセットは、データの非通信時であるアイドル状態を示し、
    前記第１及び第２シンボルのそれぞれには、ランニング・ディスパリティが＋と−の関係にある２種類のシンボルが存在し、
    前記シンボル生成部から出力されるシンボルは、当該シンボルの直前に前記シンボル生成部から出力されたシンボルとは異なるランニング・ディスパリティを有する
    ことを特徴とするメモリシステム。
  9. データを保持可能な不揮発性の半導体記憶装置と、
    ホスト機器から受信した書き込みデータを前記半導体記憶装置へ書き込み、前記半導体記憶装置から読み出した読み出しデータをホスト機器へ送信可能なメモリコントローラと
    を具備し、前記メモリコントローラは、
    第１シンボル及び第２シンボルのいずれか一方をランダムに選択して出力し、更にシンボルの区切りを示す第３シンボルを出力するシンボル生成部と、
    前記出力されたシンボルについて８ｂ／１０ｂ変換を行う変換部と、
    前記８ｂ／１０ｂ変換部で変換された前記シンボルを、前記ホスト機器に送信する送信部と
    を備え、前記８ｂ／１０ｂ変換された前記第１及び第２シンボルのうちの一方と前記第３シンボルとの組み合わせであるシンボルセットは、前記送信部によって前記ホスト機器へ繰り返し送信され、
    前記第１及び第２シンボル、並びに前記シンボルセットは、データの非通信時であるアイドル状態を示し、
    前記第１及び第２シンボルのいずれかは、ランニング・ディスパリティが±０となるシンボルであり、
    前記シンボル生成部から出力されるシンボルは、当該シンボルの直前に前記シンボル生成部から出力されたシンボルとは異なるランニング・ディスパリティを有する
    ことを特徴とするメモリシステム。
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