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JP5532680B2 - Manufacturing method of SOI wafer and SOI wafer - Google Patents

Manufacturing method of SOI wafer and SOI wafer Download PDF

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JP5532680B2
JP5532680B2 JP2009128234A JP2009128234A JP5532680B2 JP 5532680 B2 JP5532680 B2 JP 5532680B2 JP 2009128234 A JP2009128234 A JP 2009128234A JP 2009128234 A JP2009128234 A JP 2009128234A JP 5532680 B2 JP5532680 B2 JP 5532680B2
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Description

本発明は、シリコン単結晶ウェーハをシリコン酸化膜を介して貼り合わせて作製するSOI(Silicon On Insulator)ウェーハとその製造方法に関し、より詳しくは、ベースウェーハに抵抗率が100Ω・cm以上の高抵抗率ウェーハを使用したSOIウェーハとその製造方法に関する。   The present invention relates to an SOI (Silicon On Insulator) wafer manufactured by bonding a silicon single crystal wafer through a silicon oxide film, and more specifically, a high resistance having a resistivity of 100 Ω · cm or more to a base wafer. The present invention relates to an SOI wafer using a high rate wafer and a manufacturing method thereof.

携帯端末の普及により、通信インターフェースを主目的としたRF(Radio Frequency;高周波)デバイスが注目されており、今後急速に発展すると考えられている。   With the widespread use of mobile terminals, RF (Radio Frequency) devices mainly intended for communication interfaces have attracted attention and are expected to develop rapidly in the future.

例えば、携帯端末の場合、SOIウェーハを使用すると、リーク電流の低減による消費電力の低下のメリットがある。更に、System on a Chip(SoC)などにより、RFデバイスを組み込むことも考えられているが、RFトランジスタの特性上でも、SOIウェーハを用いることで、デバイス間のクロストークを減少させるメリットがある。
ここで、クロストークとは、デバイス間の望まれざる電気信号の伝播のことであり、デバイスの配線間のキャパシタや、あるいはウェーハを通して、信号がやりとりされることを示すものである。ウェーハの抵抗率が高くなればなるほどクロストークは少なくなるが、実際にはデバイス形成部のウェーハ抵抗率を極端に高くすることは出来ない。
しかし、SOIウェーハを使用すると、SOI層とベースウェーハの間に埋め込み酸化膜層(BOX層)が存在するため、クロストークを低減することが出来る。
For example, in the case of a portable terminal, when an SOI wafer is used, there is a merit of a reduction in power consumption due to a reduction in leakage current. Further, it is considered to incorporate an RF device by System on a Chip (SoC) or the like, but there is an advantage of reducing crosstalk between devices by using an SOI wafer in terms of the characteristics of the RF transistor.
Here, the crosstalk is an undesired propagation of an electric signal between devices and indicates that a signal is exchanged through a capacitor between device wirings or a wafer. The higher the resistivity of the wafer, the less the crosstalk. However, in reality, the wafer resistivity of the device forming portion cannot be extremely increased.
However, when an SOI wafer is used, crosstalk can be reduced because a buried oxide film layer (BOX layer) exists between the SOI layer and the base wafer.

また、BOX層の下地となるベースウェーハにはデバイスを形成しないために、デバイス形成上の制限を受けずに高抵抗率ウェーハを使用することが出来、これによってRF特性を向上させることが出来る。   In addition, since no device is formed on the base wafer that is the base of the BOX layer, a high resistivity wafer can be used without being restricted in device formation, thereby improving RF characteristics.

上記のように、RFデバイス向けにSOIウェーハを使用する際、高抵抗率ウェーハをベースウェーハに使用するとRF特性が向上する。しかし、高抵抗率のベースウェーハを用いた場合、BOX層とベースウェーハとの界面に反転層が生じるケースがあり、このような場合、高抵抗率ウェーハを使用した効果が減少することとなる。   As described above, when an SOI wafer is used for an RF device, RF characteristics are improved when a high resistivity wafer is used as a base wafer. However, when a high resistivity base wafer is used, there is a case where an inversion layer is generated at the interface between the BOX layer and the base wafer. In such a case, the effect of using the high resistivity wafer is reduced.

その対策として、BOX層とベースウェーハとの界面の界面準位密度(Dit)を高くして、キャリアを準位にトラップさせて反転層による特性劣化を防止する技術が開示されている。
このような技術として、例えば、BOX層とベースウェーハの界面にポリシリコン層や窒化酸化物のような中間層を導入して、反転層が形成されないようにして、良好なRF特性のSOIウェーハを得ることができる技術が知られている(例えば特許文献1、2参照)。
As a countermeasure, a technique is disclosed in which the interface state density (Dit) at the interface between the BOX layer and the base wafer is increased, and carriers are trapped in the level to prevent characteristic deterioration due to the inversion layer.
As such a technique, for example, an intermediate layer such as a polysilicon layer or a nitride oxide is introduced at the interface between the BOX layer and the base wafer, so that an inversion layer is not formed, so that an SOI wafer having good RF characteristics can be obtained. Techniques that can be obtained are known (see, for example, Patent Documents 1 and 2).

しかし、このような技術は、SOIウェーハの製造工程が複雑になるだけでなく、ボイドやブリスターなどの貼り合わせ界面の欠陥が発生しやすくなるといったデメリットがあった。   However, such a technique has a demerit that not only the manufacturing process of the SOI wafer is complicated, but defects at the bonding interface such as voids and blisters are likely to occur.

特表2007−507093号公報Special table 2007-507093 特表2007−507100号公報Special table 2007-507100 gazette

そこで、本発明は、SOIウェーハの作製工程自体を複雑にすることなく、BOX層(埋め込み酸化膜)とベースウェーハの界面のキャリアをトラップする界面準位密度(Dit)が高いSOIウェーハとその製造方法を提供することを目的とする。   Therefore, the present invention does not complicate the SOI wafer fabrication process itself, and an SOI wafer having a high interface state density (Dit) for trapping carriers at the interface between the BOX layer (embedded oxide film) and the base wafer, and its manufacture. It aims to provide a method.

上記課題を解決するため、本発明では、少なくとも、シリコン単結晶からなるベースウェーハの表面にシリコン酸化膜を形成し、該シリコン酸化膜を介して前記ベースウェーハとシリコン単結晶からなるボンドウェーハとを貼り合わせ、該ボンドウェーハを薄膜化してSOI層を形成するSOIウェーハの製造方法において、前記ベースウェーハとして、抵抗率が100Ω・cm以上であり、かつ、前記ボンドウェーハと貼り合わせる側の表面の表面粗さ(Ra)が0.1μm以上のものを用いることを特徴とするSOIウェーハの製造方法を提供する。   In order to solve the above problems, in the present invention, at least a silicon oxide film is formed on the surface of a base wafer made of a silicon single crystal, and the base wafer and a bond wafer made of a silicon single crystal are formed through the silicon oxide film. In a method for manufacturing an SOI wafer in which an SOI layer is formed by bonding and thinning the bond wafer, the base wafer has a resistivity of 100 Ω · cm or more and a surface on the side to be bonded to the bond wafer Provided is a method for manufacturing an SOI wafer characterized by using one having a roughness (Ra) of 0.1 μm or more.

ウェーハと酸化膜界面での界面準位密度(Dit)は、界面すなわち酸化膜成長時のウェーハ表面の表面粗さに依存する。すなわち、ウェーハ表面の面粗さが悪い場合には界面準位の数は増加する。従って、抵抗率が100Ω・cm以上で、かつ貼り合わせ面側の表面粗さが0.1μm以上となっている表面を有するシリコン単結晶ウェーハをベースウェーハとして用い、またベースウェーハにシリコン酸化膜を形成することによって、シリコン酸化膜とベースウェーハとの界面の界面準位密度(Dit)の高いSOIウェーハを製造することができる。
また、BOX層とベースウェーハの界面にポリシリコン層や窒化酸化物のような中間層を導入するSOIウェーハの製造方法に比べて、低コストで、かつ高品質のSOIウェーハの製造方法とすることができる。
The interface state density (Dit) at the interface between the wafer and the oxide film depends on the interface, that is, the surface roughness of the wafer surface during oxide film growth. That is, when the surface roughness of the wafer surface is poor, the number of interface states increases. Accordingly, a silicon single crystal wafer having a surface with a resistivity of 100 Ω · cm or more and a surface roughness on the bonding surface side of 0.1 μm or more is used as a base wafer, and a silicon oxide film is applied to the base wafer. By forming the SOI wafer, an SOI wafer having a high interface state density (Dit) at the interface between the silicon oxide film and the base wafer can be manufactured.
Also, the method should be a low-cost and high-quality SOI wafer manufacturing method compared to a SOI wafer manufacturing method in which an intermediate layer such as a polysilicon layer or a nitrided oxide is introduced at the interface between the BOX layer and the base wafer. Can do.

ここで、前記ベースウェーハとして、CWウェーハ(化学エッチングウェーハ)を用いることが好ましい。
上述のように、ウェーハと酸化膜界面での界面準位密度(Dit)は、界面すなわち酸化膜成長時のウェーハ表面の表面粗さに依存する。そして、ウェーハの作製途中段階においては、ウェーハの面粗さが悪い段階が存在する。従って、鏡面研磨を行って完成させた研磨済みであるPWウェーハではなく、CWウェーハに対して酸化膜成長を行うことで、高い界面準位密度(Dit)の酸化膜界面のSOIウェーハを、面粗さを増加させるような追加の工程を追加することなく面粗さが大きなシリコン単結晶ウェーハを得ることができ、製造コストの低減も図ることができる。
Here, it is preferable to use a CW wafer (chemical etching wafer) as the base wafer.
As described above, the interface state density (Dit) at the interface between the wafer and the oxide film depends on the interface, that is, the surface roughness of the wafer surface during oxide film growth. In the middle of the wafer fabrication, there is a stage where the wafer surface roughness is poor. Therefore, by performing oxide film growth on a CW wafer instead of a polished PW wafer completed by mirror polishing, an SOI wafer at an oxide film interface having a high interface state density (Dit) A silicon single crystal wafer having a large surface roughness can be obtained without adding an additional step for increasing the roughness, and the manufacturing cost can be reduced.

また、前記ベースウェーハの表面にシリコン酸化膜を形成した後に、前記ボンドウェーハとの貼り合わせ面となる側の前記シリコン酸化膜の表面を研磨することが好ましい。
ここで、ベースウェーハの貼り合わせる側の表面面粗さが悪い場合には、それに伴って酸化膜表面の面粗さも悪化する場合がある。そして、貼り合わせSOIウェーハの場合においては、貼り合わせ面の面粗さの悪化は貼り合わせ強度の劣化の原因となり、SOIウェーハ作製の障害となる場合がある。
しかし、貼り合わせる側のシリコン酸化膜の表面を研磨することで、貼り合わせ後の状態が非常に良好な程度まで貼り合わせ面の面粗さを改善することができ、更に高品質なSOIウェーハの製造が可能となる。
この場合においても、通常のシリコン単結晶ウェーハ作製の途中工程段階から、最終研磨して酸化膜成長する、という手順を逆転して、酸化膜を形成してから最終研磨する、という順序になるだけであって工程数が増加せず、SOIウェーハの製造工程自体を複雑にすることなく、界面準位密度(Dit)の高いSOIウェーハを提供することが可能となる。
Moreover, it is preferable that after forming a silicon oxide film on the surface of the base wafer, the surface of the silicon oxide film on the side to be bonded to the bond wafer is polished.
Here, if the surface roughness on the side of the base wafer to be bonded is poor, the surface roughness of the oxide film surface may be deteriorated accordingly. In the case of a bonded SOI wafer, the deterioration of the surface roughness of the bonded surface may cause deterioration of the bonding strength and may hinder the production of the SOI wafer.
However, by polishing the surface of the silicon oxide film on the side to be bonded, the surface roughness of the bonded surface can be improved to the extent that the state after bonding is very good. Manufacture is possible.
Even in this case, the order of final polishing after forming the oxide film is reversed by reversing the procedure of final polishing and growing the oxide film from the middle stage of normal silicon single crystal wafer fabrication. Thus, it is possible to provide an SOI wafer having a high interface state density (Dit) without increasing the number of processes and without complicating the SOI wafer manufacturing process itself.

また、本発明では、少なくともSOI層とシリコン酸化膜とベースウェーハとを具備するSOIウェーハであって、前記ベースウェーハは、抵抗率が100Ω・cm以上であるシリコン単結晶からなり、かつ前記ベースウェーハと前記シリコン酸化膜との界面の表面粗さ(Ra)が、0.1μm以上であることを特徴とするSOIウェーハを提供する。   The present invention is also an SOI wafer comprising at least an SOI layer, a silicon oxide film, and a base wafer, wherein the base wafer is made of a silicon single crystal having a resistivity of 100 Ω · cm or more, and the base wafer. The SOI wafer is characterized in that the surface roughness (Ra) of the interface between the silicon oxide film and the silicon oxide film is 0.1 μm or more.

このように、抵抗率が100Ω・cm以上のベースウェーハを用い、かつベースウェーハとシリコン酸化膜との界面の表面粗さ(Ra)が、0.1μm以上のSOIウェーハとすることによって、ベースウェーハとシリコン酸化膜との界面の界面準位密度(Dit)が高く、キャリアをトラップしやすいRFデバイスの製造に特に好適なSOIウェーハとすることができる。
また、BOX層とベースウェーハの界面にポリシリコン層や窒化酸化物のような中間層を設けていないため、構造が簡易で製造が容易であり、安価ながら高品質のSOIウェーハとなっている。
As described above, by using a base wafer having a resistivity of 100 Ω · cm or more and making the surface roughness (Ra) of the interface between the base wafer and the silicon oxide film 0.1 μm or more, the base wafer is obtained. It is possible to obtain an SOI wafer particularly suitable for manufacturing an RF device that has a high interface state density (Dit) at the interface between the silicon oxide film and the silicon oxide film and easily traps carriers.
In addition, since an intermediate layer such as a polysilicon layer or a nitride oxide is not provided at the interface between the BOX layer and the base wafer, the structure is simple and easy to manufacture, and the SOI wafer is a high-quality SOI wafer at a low cost.

ここで、前記ベースウェーハとして、CWウェーハ(化学エッチングウェーハ)が用いられたものとすることが好ましい。
この場合、インゴット作製、スライス、ラッピング、エッチング、研磨とのシリコン単結晶ウェーハの製造工程を終えて完成された鏡面研磨ウェーハ(PWウェーハ)に対して面粗さを増加させる追加工程を行ったシリコン単結晶ウェーハではなく、工程途中であるエッチング後のCWウェーハをベースウェーハとして作製されたSOIウェーハとすることができるため、製造工程自体は複雑ではなく非常に簡易であり、それでありながら界面準位密度(Dit)の高い低コストのSOIウェーハを提供することができる。
Here, it is preferable that a CW wafer (chemical etching wafer) is used as the base wafer.
In this case, silicon subjected to an additional process for increasing the surface roughness of a mirror-polished wafer (PW wafer) completed after the production process of a silicon single crystal wafer including ingot production, slicing, lapping, etching, and polishing is performed. Since an SOI wafer manufactured using a CW wafer after etching in the middle of a process instead of a single crystal wafer as a base wafer can be used, the manufacturing process itself is not complicated and very simple. A low-cost SOI wafer having a high density (Dit) can be provided.

また、前記シリコン酸化膜は、前記ベースウェーハの表面に形成されたものであり、かつ前記ボンドウェーハと貼り合わされる側の表面は、研磨されたものとすることが好ましい。
このように、シリコン酸化膜は、ベースウェーハの表面に形成されたものであり、かつボンドウェーハと貼り合わせる側の表面が、研磨されたSOIウェーハとすることによって、ボンドウェーハとの界面の密着性が高い、すなわち貼り合わせ強度が強いSOIウェーハとすることができる。
The silicon oxide film is preferably formed on the surface of the base wafer, and the surface to be bonded to the bond wafer is preferably polished.
As described above, the silicon oxide film is formed on the surface of the base wafer, and the surface on the side bonded to the bond wafer is a polished SOI wafer, so that the adhesion at the interface with the bond wafer is increased. It is possible to obtain an SOI wafer having a high bonding strength, that is, a high bonding strength.

このように、本発明によれば、例えば、ウェーハ作製の工程途中で表面粗さが0.1μm以上と大きいウェーハに酸化膜成長を行った高抵抗率(100Ω・cm以上)のシリコン単結晶ウェーハをベースウェーハとして使用することで、SOI作製工程自体を複雑にすることなく、BOX層とベースウェーハとの界面における界面準位密度(Dit)の高いSOIウェーハやその製造方法を提供することが出来る。   Thus, according to the present invention, for example, a silicon single crystal wafer having a high resistivity (100 Ω · cm or more) obtained by growing an oxide film on a wafer having a surface roughness as large as 0.1 μm or more during the wafer fabrication process. As a base wafer, an SOI wafer having a high interface state density (Dit) at the interface between the BOX layer and the base wafer and a method for manufacturing the same can be provided without complicating the SOI manufacturing process itself. .

本発明のSOIウェーハの構造の一例を示した概略図である。It is the schematic which showed an example of the structure of the SOI wafer of this invention. 本発明のSOIウェーハの製造工程の一例を示した工程フローである。It is the process flow which showed an example of the manufacturing process of the SOI wafer of this invention. 実施例・比較例の評価用SOIウェーハの製造工程を示した工程フローである。It is the process flow which showed the manufacturing process of the SOI wafer for evaluation of an Example and a comparative example.

以下、本発明についてより具体的に説明する。
前述のように、SOIウェーハの作製工程自体を複雑にすることなく、BOX層(埋め込み酸化膜)とベースウェーハの界面のキャリアをトラップする界面準位密度(Dit)が高いSOIウェーハとその製造方法の開発が待たれていた。
Hereinafter, the present invention will be described more specifically.
As described above, an SOI wafer having a high interface state density (Dit) for trapping carriers at the interface between the BOX layer (embedded oxide film) and the base wafer without complicating the manufacturing process of the SOI wafer itself, and a manufacturing method thereof The development of was awaited.

そこで、本発明者らは、BOX層とベースウェーハの界面に中間層を形成することなく界面準位密度(Dit)を高くすることのできるSOIウェーハの構造やその製造方法について鋭意検討を重ねた。   Accordingly, the present inventors have made extensive studies on the structure of a SOI wafer and its manufacturing method capable of increasing the interface state density (Dit) without forming an intermediate layer at the interface between the BOX layer and the base wafer. .

その結果、本発明者らは、ベースウェーハに、シリコン酸化膜を介してボンドウェーハと貼り合わされる側の表面の表面粗さ(Ra)が0.1μm以上であり、また抵抗率が100Ω・cm以上のシリコン単結晶ウェーハを用い、またベースウェーハの表面にシリコン酸化膜を形成することによって、BOX層とベースウェーハの界面の界面準位密度(Dit)が高いSOIウェーハを従来とほぼ同じ製造工程によって効率よく得られることを知見し、本発明を完成させた。   As a result, the inventors of the present invention have a surface roughness (Ra) of 0.1 μm or more on the surface to be bonded to the base wafer through the silicon oxide film and a resistivity of 100 Ω · cm. By using the above silicon single crystal wafer and forming a silicon oxide film on the surface of the base wafer, an SOI wafer having a high interface state density (Dit) at the interface between the BOX layer and the base wafer is manufactured in substantially the same manufacturing process as before. Thus, the present invention was completed.

以下、本発明について図を参照しながら詳細に説明するが、本発明はこれらに限定されるものではない。図1は本発明のSOIウェーハの構造の一例を示した概略図である。   Hereinafter, the present invention will be described in detail with reference to the drawings, but the present invention is not limited thereto. FIG. 1 is a schematic view showing an example of the structure of an SOI wafer according to the present invention.

本発明のSOIウェーハ9は、図1に示すように、少なくとも、SOI層7と、シリコン酸化膜であるBOX層3と、ベースウェーハ2とを有するものである。
そしてベースウェーハ2は、抵抗率が100Ω・cm以上のシリコン単結晶からなるものであり、かつベースウェーハ2とBOX層3との界面の表面粗さ(Ra)が0.1μm以上のものである。
尚、図1ではシリコン酸化膜3はベースウェーハ2の全面を覆っているが、特にこれに限定されず、少なくともSOI層7とベースウェーハ2との間に存在していればよい。
As shown in FIG. 1, the SOI wafer 9 of the present invention includes at least an SOI layer 7, a BOX layer 3 that is a silicon oxide film, and a base wafer 2.
The base wafer 2 is made of a silicon single crystal having a resistivity of 100 Ω · cm or more, and the surface roughness (Ra) of the interface between the base wafer 2 and the BOX layer 3 is 0.1 μm or more. .
In FIG. 1, the silicon oxide film 3 covers the entire surface of the base wafer 2. However, the present invention is not limited to this, and it is sufficient that the silicon oxide film 3 exists at least between the SOI layer 7 and the base wafer 2.

このように、ベースウェーハとシリコン酸化膜との界面の表面粗さ(Ra)が0.1μm以上であり、ベースウェーハが抵抗率が100Ω・cm以上のシリコン単結晶ウェーハであれば、BOX層とベースウェーハとの界面に生じた反転層の影響を低減するための界面準位密度(Dit)が高いSOIウェーハとすることができる。すなわち、キャリアをトラップしやすく、よって反転層が形成されたことによって発生するRF特性の劣化を抑制できる、つまりRF特性の良好なSOIウェーハとなっている。
また、シリコン単結晶ウェーハと酸化膜によって構成されたものであるため、結晶性が良好であり、また、構造自体も複雑なものではなく、通常のSOIウェーハと同じものとなっているため、低コストで歩留り良く製造することができるSOIウェーハとなっている。
Thus, if the surface roughness (Ra) of the interface between the base wafer and the silicon oxide film is 0.1 μm or more and the base wafer is a silicon single crystal wafer having a resistivity of 100 Ω · cm or more, the BOX layer and An SOI wafer having a high interface state density (Dit) for reducing the influence of the inversion layer generated at the interface with the base wafer can be obtained. That is, it is easy to trap carriers, and thus it is possible to suppress the deterioration of the RF characteristics caused by the formation of the inversion layer, that is, the SOI wafer has good RF characteristics.
In addition, since it is composed of a silicon single crystal wafer and an oxide film, the crystallinity is good and the structure itself is not complicated and is the same as a normal SOI wafer. This is an SOI wafer that can be manufactured at a low cost and high yield.

ここで、ベースウェーハ2として、CWウェーハ(化学エッチングウェーハ)が用いられたものとすることができる。
シリコン単結晶ウェーハの製造工程の途中で得られるCWウェーハは、鏡面研磨工程を行っていないウェーハであるため、安価に得ることができる。また、界面準位の数が十分に高い程度に表面が荒れているため、このようなCWウェーハがベースウェーハとして用いられたSOIウェーハは、ベースウェーハとシリコン酸化膜との界面の界面準位密度(Dit)が高いものとなっている。
また、シリコン単結晶ウェーハの製造工程の途中のウェーハを用いる以外は従来とほぼ同じ製造工程で製造することができるため、新規工程を追加する必要もなく、製造が非常に容易でありながら高品質なSOIウェーハとすることができるという利点も有するものである。
Here, a CW wafer (chemical etching wafer) can be used as the base wafer 2.
Since the CW wafer obtained in the middle of the manufacturing process of the silicon single crystal wafer is a wafer that has not been subjected to the mirror polishing process, it can be obtained at low cost. Further, since the surface is rough enough to have a sufficiently high number of interface states, an SOI wafer in which such a CW wafer is used as a base wafer has an interface state density at the interface between the base wafer and the silicon oxide film. (Dit) is high.
In addition, since it can be manufactured in almost the same manufacturing process as before except for using a wafer in the middle of the manufacturing process of a silicon single crystal wafer, there is no need to add a new process, and it is very easy to manufacture and high quality. It has the advantage that it can be set as a simple SOI wafer.

また、BOX層3であるシリコン酸化膜は、ベースウェーハ2の表面に形成されたものであり、かつBOX層3は、SOI層7(SOI層7を薄膜化する前のボンドウェーハ)と貼り合わされる側の表面が、研磨されたものとすることができる。
このように、BOX層であるシリコン酸化膜が、ベースウェーハの表面に形成されたものであれば、ベースウェーハとの界面の界面準位密度(Dit)が高いSOIウェーハとすることができる。また、シリコン酸化膜のボンドウェーハと貼り合わせる側の表面が、研磨されたもののため、ボンドウェーハとの密着性が非常に高い、つまり貼り合わせ強度が強いSOIウェーハとなっている。
The silicon oxide film as the BOX layer 3 is formed on the surface of the base wafer 2, and the BOX layer 3 is bonded to the SOI layer 7 (bond wafer before thinning the SOI layer 7). The surface on the other side can be polished.
As described above, if the silicon oxide film as the BOX layer is formed on the surface of the base wafer, the SOI wafer having a high interface state density (Dit) at the interface with the base wafer can be obtained. In addition, since the surface of the silicon oxide film to be bonded to the bond wafer is polished, the SOI wafer has very high adhesion to the bond wafer, that is, a high bonding strength.

このような本発明のSOIウェーハは以下のような工程によって製造することができ、以下にその一例を示すが、本発明のSOIウェーハの製造方法は以下に限定されるものではない。
図2は本発明のSOIウェーハの製造方法の工程の一例を示す工程フローである。
Such an SOI wafer of the present invention can be manufactured by the following processes, and an example thereof is shown below, but the method for manufacturing an SOI wafer of the present invention is not limited to the following.
FIG. 2 is a process flow showing an example of the process of the SOI wafer manufacturing method of the present invention.

(工程a:ウェーハの準備)
まず、図2(a)に示すように、ボンドウェーハ1及びベースウェーハ2を準備する。
ここで、ボンドウェーハ1にシリコン単結晶ウェーハを、ベースウェーハ2として抵抗率が100Ω・cm以上、かつボンドウェーハ1と貼り合わせる側の表面の表面粗さ(Ra)が0.1μm以上のシリコン単結晶ウェーハを準備する。
ここで、ベースウェーハ2の抵抗率は1000Ω・cm以上とすることが好ましいが、抵抗率の上限は特に限定されず、10Ω・cmや10Ω・cmあるいはそれ以上であってもよい。
また、ボンドウェーハと貼り合わせる側の表面の表面粗さ(Ra)が0.1μmより小さい場合、界面準位密度(Dit)が十分に高くならないため、ベースウェーハのボンドウェーハとの貼り合わせ表面の表面粗さは0.1μm以上とする。
(Process a: Preparation of wafer)
First, as shown in FIG. 2A, a bond wafer 1 and a base wafer 2 are prepared.
Here, a silicon single crystal wafer is used as the bond wafer 1 and a silicon wafer having a resistivity of 100 Ω · cm or more as the base wafer 2 and a surface roughness (Ra) on the side bonded to the bond wafer 1 of 0.1 μm or more. Prepare a crystal wafer.
Here, the resistivity of the base wafer 2 is preferably set to 1000 Ω · cm or more, but the upper limit of the resistivity is not particularly limited, and may be 10 4 Ω · cm, 10 5 Ω · cm or more. .
Further, when the surface roughness (Ra) of the surface to be bonded to the bond wafer is smaller than 0.1 μm, the interface state density (Dit) is not sufficiently high. The surface roughness is 0.1 μm or more.

そして、ベースウェーハ2として、CWウェーハ(化学エッチングウェーハ)を用いることができる。
シリコン単結晶ウェーハの作製途中段階においては、界面準位の数が多く、反転層の形成を抑制するのに好都合な程度に表面が荒れており、また貼り合わせに障害が発生しない程度に荒れている段階が存在し、化学エッチング後のCWウェーハがちょうどその条件を満たす。
従って、CWウェーハをベースウェーハとして用い、その後そのCWウェーハの表面に酸化膜を形成することによって、既に鏡面研磨を行って完成させたPWウェーハの表面粗さを荒らす処理を行う場合に比べて、研磨工程と面粗し工程を省略することができるため、ウェーハの製造コストの大幅な低減を図ることができる。しかも、界面準位密度(Dit)の高いSOIウェーハを容易に得られ、非常に好適である。
A CW wafer (chemical etching wafer) can be used as the base wafer 2.
In the middle stage of the production of a silicon single crystal wafer, the number of interface states is large, the surface is rough enough to suppress the formation of the inversion layer, and is rough enough to prevent the bonding from occurring. There is a stage where the CW wafer after chemical etching just satisfies the condition.
Therefore, using a CW wafer as a base wafer and then forming an oxide film on the surface of the CW wafer, compared to the case of performing a process of roughening the surface roughness of a PW wafer that has already been mirror-polished and completed, Since the polishing step and the surface roughening step can be omitted, the manufacturing cost of the wafer can be greatly reduced. In addition, an SOI wafer having a high interface state density (Dit) can be easily obtained, which is very suitable.

尚、鏡面研磨を行う前のウェーハ表面(面粗さが悪い状態)としては、上述のように化学エッチングが行われたCWウェーハを用いることが好ましいが、面粗さが悪く、Raが0.1μm以上であればCWウェーハに限定されず、例えば、ラッピングウェーハや平面研削ウェーハであってもよい。   In addition, as the wafer surface (in a state where the surface roughness is poor) before mirror polishing, it is preferable to use a CW wafer that has been subjected to chemical etching as described above, but the surface roughness is poor and Ra is 0. 0. If it is 1 micrometer or more, it will not be limited to a CW wafer, For example, a lapping wafer and a surface grinding wafer may be sufficient.

また、この化学エッチングには、主に酸エッチングとアルカリエッチングがある。
エッチング面の面粗さ(すなわち、CW面の面粗さ)は酸エッチングの方が小さいことが知られており、また、エッチング条件(エッチング液組成、液温度など)によって形成されるエッチング面の面粗さは異なるが、いずれの場合でも、CWウェーハの表面粗さ(Ra)は、概ね、0.1μmから0.3μmの範囲内の値を有し、界面準位の数が十分に多く、かつ貼り合わせに支障をきたさない程度の表面粗さを有するシリコン単結晶ウェーハとなっている。
The chemical etching mainly includes acid etching and alkali etching.
It is known that the surface roughness of the etching surface (that is, the surface roughness of the CW surface) is smaller in the acid etching, and the etching surface formed by the etching conditions (etching liquid composition, liquid temperature, etc.) Although the surface roughness is different, in any case, the surface roughness (Ra) of the CW wafer generally has a value in the range of 0.1 μm to 0.3 μm, and the number of interface states is sufficiently large. In addition, the silicon single crystal wafer has a surface roughness that does not interfere with bonding.

(工程b:シリコン酸化膜(BOX層)形成)
次に、図2(b)に示すように、ベースウェーハ2にシリコン酸化膜3を形成する。
(Process b: Formation of silicon oxide film (BOX layer))
Next, as shown in FIG. 2B, a silicon oxide film 3 is formed on the base wafer 2.

(工程c:イオン注入)
次に、図2(c)に示すように、ボンドウェーハ1の一方の主表面に、水素イオンまたは希ガスイオンの少なくとも1種類を注入して、イオン注入層4を形成する。
(Process c: Ion implantation)
Next, as shown in FIG. 2C, at least one kind of hydrogen ion or rare gas ion is implanted into one main surface of the bond wafer 1 to form an ion implantation layer 4.

ここで、ベースウェーハ2上のシリコン酸化膜3の形成工程の後から、次工程の貼り合わせ工程の前に、ボンドウェーハ1との貼り合わせ面となる側のシリコン酸化膜の表面の研磨を行うことができる。
ベースウェーハの貼り合わせる側の表面の面粗さが悪い場合には、それに伴って酸化膜表面の面粗さも悪化して、ボンドウェーハとの貼り合わせ強度が弱くなり、ボイド等が発生して、歩留りが低下するなどの問題が発生することがある。
しかし、貼り合わせる側のシリコン酸化膜の表面に対して研磨を行うことによって、貼り合わせ不良の発生率を大幅に低減することができ、界面準位密度(Dit)の高いSOIウェーハを製造することができる。
Here, after the formation process of the silicon oxide film 3 on the base wafer 2 and before the next bonding process, the surface of the silicon oxide film on the side to be bonded to the bond wafer 1 is polished. be able to.
If the surface roughness of the surface to be bonded to the base wafer is poor, the surface roughness of the oxide film surface is also deteriorated accordingly, the bonding strength with the bond wafer is weakened, voids are generated, Problems such as a decrease in yield may occur.
However, by polishing the surface of the silicon oxide film on the side to be bonded, the rate of occurrence of bonding defects can be greatly reduced, and an SOI wafer having a high interface state density (Dit) can be manufactured. Can do.

(工程d:貼り合わせ)
その後、図2(d)に示すように、ボンドウェーハ1とベースウェーハ2とを、ボンドウェーハ1のイオン注入層4が形成された側の表面と、ベースウェーハ2の表面粗さが0.1μm以上の側の面とを貼り合わせ面としてシリコン酸化膜3を介して密着させて貼り合わせる。
(Process d: Bonding)
Thereafter, as shown in FIG. 2D, the bond wafer 1 and the base wafer 2 are divided into a surface on the side of the bond wafer 1 where the ion implantation layer 4 is formed, and the surface roughness of the base wafer 2 is 0.1 μm. The above surfaces are bonded to each other with the silicon oxide film 3 as a bonding surface.

(工程e:剥離)
その後、図2(e)に示すように、先に形成したイオン注入層4にてボンドウェーハ1を剥離し、ベースウェーハ2の上にBOX層3を挟んでSOI層7が形成されており、イオン注入ダメージ層8を有する貼り合わせ基板6と、剥離後のボンドウェーハ5とを得る。この剥離後のボンドウェーハ5は、剥離面の欠陥を除去した後にボンドウェーハとして再使用することができる。
なお、この薄膜化には、室温で貼り合わせた後に、必要に応じて500℃程度の低温熱処理を行って剥離を行った後、結合強度を高めるための結合熱処理工程(f)を行うという工程順となる。また、このとき、貼り合わせるウェーハ表面をプラズマ処理することにより活性化したのちに貼り合わせることにより、前記500℃程度の熱処理を行うことなく、機械的な応力により前記イオン注入層で剥離する方法を用いることもできる。
(Process e: peeling)
Thereafter, as shown in FIG. 2 (e), the bond wafer 1 is peeled off by the previously formed ion implantation layer 4, and the SOI layer 7 is formed on the base wafer 2 with the BOX layer 3 interposed therebetween. A bonded substrate 6 having an ion-implanted damage layer 8 and a peeled bond wafer 5 are obtained. The bond wafer 5 after peeling can be reused as a bond wafer after removing defects on the peeling surface.
In addition, in this thinning, after bonding at room temperature, if necessary, a low-temperature heat treatment at about 500 ° C. is performed to perform peeling, and then a bonding heat treatment step (f) for increasing the bonding strength is performed. In order. Further, at this time, a method of peeling off the ion-implanted layer by mechanical stress without performing the heat treatment at about 500 ° C. by bonding the wafer surfaces to be bonded after being activated by plasma treatment. It can also be used.

(工程f:結合熱処理)
その後、図2(f)に示すように、貼り合わせ基板6に対して結合熱処理を行うことができる。例えば、酸化性あるいは不活性ガス雰囲気下、1000℃〜1200℃、10分〜6時間の熱処理を行うことで二枚のウェーハを強固に結合することができる。
(Process f: Bonding heat treatment)
Thereafter, as shown in FIG. 2F, a bonded heat treatment can be performed on the bonded substrate 6. For example, two wafers can be firmly bonded by performing heat treatment at 1000 ° C. to 1200 ° C. for 10 minutes to 6 hours in an oxidizing or inert gas atmosphere.

(工程g:平坦化処理)
その後、図2(g)に示すように、結合熱処理を行った貼り合わせ基板6のSOI層7の表面のイオン注入ダメージ層8を除去するために、SOI層7に対して平坦化処理を行うことで、SOIウェーハ9を得る。
この平坦化処理としては、例えば、化学機械的研磨(CMP)や高温熱処理を行うことができる。
(Process g: Planarization treatment)
Thereafter, as shown in FIG. 2G, a planarization process is performed on the SOI layer 7 in order to remove the ion implantation damage layer 8 on the surface of the SOI layer 7 of the bonded substrate 6 on which the bonding heat treatment has been performed. Thus, the SOI wafer 9 is obtained.
As this planarization treatment, for example, chemical mechanical polishing (CMP) or high-temperature heat treatment can be performed.

このように、本発明のSOIウェーハの製造方法では、構造が容易でありながら、結晶性が良好であり、かつ界面準位密度(Dit)を高くすることによって、キャリアをトラップさせることができる。従って、高抵抗率のベースウェーハの反転層による電気特性の劣化を抑制することができるSOIウェーハを歩留り良く低コストで製造することができる。   As described above, in the method for manufacturing an SOI wafer according to the present invention, the carrier can be trapped by having good crystallinity and increasing the interface state density (Dit) while having a simple structure. Therefore, an SOI wafer capable of suppressing deterioration of electrical characteristics due to the inversion layer of the high resistivity base wafer can be manufactured with high yield and low cost.

尚、上記例示ではイオン注入剥離法によってSOIウェーハを製造する場合を例にして説明したが、SOI層の薄膜化の方法はもちろんこれに限定されず、ボンドウェーハを研削・研磨などによって薄膜化させることによってSOIウェーハを製造することもできる。また、上記例示ではベースウェーハのみに酸化膜を形成したが、ボンドウェーハの表面にも酸化膜を形成して貼り合わせを行うこともできる。   In the above example, the case where the SOI wafer is manufactured by the ion implantation delamination method is described as an example. However, the method of thinning the SOI layer is not limited to this, and the bond wafer is thinned by grinding or polishing. Thus, an SOI wafer can be manufactured. In the above example, the oxide film is formed only on the base wafer, but the oxide film can also be formed on the surface of the bond wafer for bonding.

以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
(実施例1・比較例1)
まず、200mmの直径の同一インゴットから切り出した結晶面方位<100>のシリコン単結晶ウェーハのうち、化学エッチング後であるCWウェーハ(フッ酸、硝酸、酢酸の混酸エッチング液による化学エッチング後:Ra=0.11μm)に酸化膜を形成したもの、鏡面研磨後であるPWウェーハ(Ra=0.25nm)に酸化膜を形成したもの、の2種類を準備した。形成した酸化膜は100nmとした。尚、CWウェーハの表面粗さRaは、(株)小松研究所製の表面粗さ測定機を用いて測定し、PWウェーハの表面粗さRaは、AFMにより10μm角で測定した結果である。このウェーハの酸化膜に対し、電極をつけてCV測定を行った。そのCV測定のカーブから界面準位密度(Dit)を評価した。その結果を表1に示す。表中の界面準位密度(Dit)の単位は、[1/cm/eV]である。
また、結晶面方位<110>のシリコン単結晶ウェーハに対しても上述の処理を行い、同様の評価を行った。その結果も表1に示す。
EXAMPLES Hereinafter, although an Example and a comparative example are shown and this invention is demonstrated more concretely, this invention is not limited to these.
(Example 1 and Comparative Example 1)
First, among silicon single crystal wafers of crystal plane orientation <100> cut out from the same ingot with a diameter of 200 mm, CW wafers after chemical etching (after chemical etching with a mixed acid etching solution of hydrofluoric acid, nitric acid, and acetic acid: Ra = Two types were prepared: an oxide film formed on 0.11 μm) and an oxide film formed on a PW wafer (Ra = 0.25 nm) after mirror polishing. The formed oxide film was 100 nm. The surface roughness Ra of the CW wafer was measured using a surface roughness measuring machine manufactured by Komatsu Laboratories Co., Ltd., and the surface roughness Ra of the PW wafer was measured at 10 μm square by AFM. An electrode was attached to the oxide film of this wafer and CV measurement was performed. The interface state density (Dit) was evaluated from the curve of the CV measurement. The results are shown in Table 1. The unit of interface state density (Dit) in the table is [1 / cm 2 / eV].
Moreover, the above-mentioned process was performed on a silicon single crystal wafer having a crystal plane orientation <110>, and the same evaluation was performed. The results are also shown in Table 1.

Figure 0005532680
Figure 0005532680

表1に示すように、CWウェーハは、PWウェーハに比べて、結晶面方位によらずシリコン単結晶とシリコン酸化膜の界面の界面準位密度(Dit)が10〜20%程度上昇することがわかった。   As shown in Table 1, in the CW wafer, the interface state density (Dit) at the interface between the silicon single crystal and the silicon oxide film is increased by about 10 to 20% regardless of the crystal plane orientation, compared with the PW wafer. all right.

[SOIウェーハの作製]
そして、図2に示すようなSOIウェーハの製造方法によってSOIウェーハを製造した。
ベースウェーハとしては、直径300mm、p型、面方位(100)、抵抗率1000Ω・cmのCZシリコン単結晶インゴットから切り出し、表面を混酸エッチングによって処理したCWウェーハ(実施例1:Ra=0.11μm)と、そのシリコン単結晶ウェーハに鏡面研磨を行ったPWウェーハ(比較例1:Ra=0.25nm)を準備し、その表面にBOX層として150nmの酸化膜を熱処理にて形成した。
[Preparation of SOI wafer]
Then, an SOI wafer was manufactured by the SOI wafer manufacturing method as shown in FIG.
As a base wafer, a CW wafer (Example 1: Ra = 0.11 μm) cut from a CZ silicon single crystal ingot having a diameter of 300 mm, p-type, plane orientation (100), and resistivity of 1000 Ω · cm and treated by mixed acid etching. And a PW wafer (Comparative Example 1: Ra = 0.25 nm) subjected to mirror polishing on the silicon single crystal wafer, and an oxide film of 150 nm was formed as a BOX layer on the surface by heat treatment.

一方、ボンドウェーハは、直径300mm、p型、面方位(100)、抵抗率100Ω・cmのCZシリコン単結晶インゴットから切り出し、混酸エッチング、鏡面研磨を行ったシリコン単結晶ウェーハを準備した。そしてボンドウェーハの表面から水素イオンを注入し、内部にイオン注入層を形成した。   On the other hand, the bond wafer was cut from a CZ silicon single crystal ingot having a diameter of 300 mm, a p-type, a plane orientation (100), and a resistivity of 100 Ω · cm, and a silicon single crystal wafer subjected to mixed acid etching and mirror polishing was prepared. Then, hydrogen ions were implanted from the surface of the bond wafer to form an ion implantation layer inside.

その後、ボンドウェーハのイオン注入を行った表面とベースウェーハの酸化膜表面とを貼り合わせ、剥離熱処理を行ってイオン注入層で剥離し、厚さが150nmのSOI層を有するSOIウェーハを作製した。
その後、SOI層の剥離面の平坦化処理を行い、RFデバイスを形成するためのSOIウェーハ(SOI層70nm)を完成させた。
Thereafter, the ion-implanted surface of the bond wafer and the oxide film surface of the base wafer were bonded to each other and subjected to a separation heat treatment to be separated by an ion-implanted layer, whereby an SOI wafer having an SOI layer having a thickness of 150 nm was manufactured.
Thereafter, the peeling surface of the SOI layer was planarized to complete an SOI wafer (SOI layer 70 nm) for forming an RF device.

[界面準位密度(Dit)の測定]
一方、BOX層とベースウェーハとの界面の界面準位密度(Dit)を測定する目的で、上記[SOIウェーハの作製]で用いたボンドウェーハ及びベースウェーハと同一仕様のシリコン単結晶ウェーハを各々用意した。
ただし、上記SOIウェーハの構造を模擬すべく、図3に示した評価用SOIウェーハの製造工程フローのように、ボンドウェーハとして準備したシリコン単結晶ウェーハをベースウェーハ(仮)21、ベースウェーハとして準備したウェーハをボンドウェーハ(仮)22とし、また水素イオン注入は150nmのシリコン酸化膜3が形成されたボンドウェーハ(仮)22に行ってイオン注入層14を形成し、ベースウェーハ(仮)21との貼り合わせ、熱処理を行ってイオン注入層14で剥離し、厚さが150nmのSOI層17を形成し、その後、結合熱処理、平坦化処理を行ってSOI層17を70nmまで減厚して評価用SOIウェーハ19を作製した。
[Measurement of interface state density (Dit)]
On the other hand, for the purpose of measuring the interface state density (Dit) at the interface between the BOX layer and the base wafer, a silicon single crystal wafer having the same specifications as those of the bond wafer and the base wafer used in [Preparation of SOI wafer] is prepared. did.
However, in order to simulate the structure of the SOI wafer, a silicon single crystal wafer prepared as a bond wafer is prepared as a base wafer (provisional) 21 and a base wafer as in the manufacturing process flow of the evaluation SOI wafer shown in FIG. The bonded wafer (temporary) 22 is used, and hydrogen ion implantation is performed on the bond wafer (temporary) 22 on which the silicon oxide film 3 of 150 nm is formed to form the ion implantation layer 14. The SOI layer 17 having a thickness of 150 nm is formed by performing bonding and heat treatment to form an SOI layer 17 having a thickness of 150 nm, and thereafter, bonding heat treatment and planarization treatment are performed to reduce the SOI layer 17 to 70 nm for evaluation. SOI wafer 19 for manufacturing was produced.

そして、特開2006−13100号公報に記載されているような、水銀プローブ12をSOI層17に接触させてBOX層とSOI層界面の電気特性の評価を行うことのできる擬似MOSFET法により、SOI層17とBOX層3の界面(すなわち、図2の[SOIウェーハの作製]で作製したSOIウェーハ9のBOX層3とベースウェーハ2の界面と構造的に等価)における界面準位密度(Dit)を測定した。   Then, as described in Japanese Patent Application Laid-Open No. 2006-13100, an SOI MOSFET can be used to evaluate the electrical characteristics of the interface between the BOX layer and the SOI layer by bringing the mercury probe 12 into contact with the SOI layer 17. Interface state density (Dit) at the interface between the layer 17 and the BOX layer 3 (that is, structurally equivalent to the interface between the BOX layer 3 and the base wafer 2 of the SOI wafer 9 manufactured in [Preparation of SOI wafer] in FIG. 2) Was measured.

このような評価用SOIウェーハ19の界面準位密度(Dit)の測定をした結果、ベースウェーハとしてPWウェーハを用いた比較例1の評価用SOIウェーハの界面準位密度(Dit)は6.0×1011/cm/eVであったのに対し、CWウェーハを用いた実施例1の評価用SOIウェーハ界面準位密度(Dit)は、7.1×1011/cm/eVであり、20%近くの増加が確認された。
しかし、比較例1のSOIウェーハは良好な貼り合わせが行われ、ボイドフリーであったが、実施例1のSOIウェーハでは少数ながらボイドが発生していた。
As a result of measuring the interface state density (Dit) of the evaluation SOI wafer 19, the interface state density (Dit) of the evaluation SOI wafer of Comparative Example 1 using a PW wafer as the base wafer was 6.0. While it was × 10 11 / cm 2 / eV, the evaluation SOI wafer interface state density (Dit) of Example 1 using a CW wafer was 7.1 × 10 11 / cm 2 / eV. An increase of nearly 20% was confirmed.
However, the SOI wafer of Comparative Example 1 was well bonded and void free, but the SOI wafer of Example 1 had a small number of voids.

(実施例2)
実施例1のSOIウェーハの製造方法において、CWウェーハを酸化して形成した酸化膜の表面に対して研磨を行って、表面を平坦化した(実施例2)以外は実施例1と同様のSOIウェーハの製造方法でSOIウェーハを製造した。
(Example 2)
In the SOI wafer manufacturing method of Example 1, the same SOI as in Example 1 except that the surface of the oxide film formed by oxidizing the CW wafer was polished to flatten the surface (Example 2). An SOI wafer was manufactured by the wafer manufacturing method.

研磨後のシリコン酸化膜表面の表面粗さをAFMにより10μm角で測定すると、Ra=0.25nmであった。
そして実施例2のSOIウェーハは、ボイドフリーとなった。
When the surface roughness of the polished silicon oxide film surface was measured at 10 μm square by AFM, Ra = 0.25 nm.
And the SOI wafer of Example 2 became void-free.

以上に示したように、本発明によれば、SOIウェーハの製造工程自体を複雑にすることなく、BOX層とベースウェーハの界面にキャリアをトラップする界面準位密度(Dit)の高いSOIウェーハを提供することができることがわかった。   As described above, according to the present invention, an SOI wafer having a high interface state density (Dit) that traps carriers at the interface between the BOX layer and the base wafer without complicating the manufacturing process of the SOI wafer itself. It turns out that it can be provided.

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。   The present invention is not limited to the above embodiment. The above-described embodiment is an exemplification, and the present invention has any configuration that has substantially the same configuration as the technical idea described in the claims of the present invention and that exhibits the same effects. Are included in the technical scope.

1…ボンドウェーハ、 2…ベースウェーハ、
3…BOX層(シリコン酸化膜)、 4,14…イオン注入層、 5…剥離後のボンドウェーハ、 6…貼り合わせ基板、 7,17…SOI層、 8…イオン注入ダメージ層、
9…SOIウェーハ、
12…水銀プローブ、 19…評価用SOIウェーハ、 21…ベースウェーハ(仮)、 22…ボンドウェーハ(仮)。
1 ... bond wafer, 2 ... base wafer,
3 ... BOX layer (silicon oxide film), 4, 14 ... Ion implantation layer, 5 ... Bond wafer after peeling, 6 ... Bonded substrate, 7, 17 ... SOI layer, 8 ... Ion implantation damage layer,
9 ... SOI wafer,
12 ... Mercury probe, 19 ... SOI wafer for evaluation, 21 ... Base wafer (temporary), 22 ... Bond wafer (temporary).

Claims (4)

少なくとも、シリコン単結晶からなるベースウェーハの表面にシリコン酸化膜を形成し、該シリコン酸化膜を介して前記ベースウェーハとシリコン単結晶からなるボンドウェーハとを貼り合わせ、該ボンドウェーハを薄膜化し、前記ベースウェーハの表面に埋め込み酸化膜層とSOI層が順次形成されたSOIウェーハの製造方法において、
前記ベースウェーハとして、抵抗率が100Ω・cm以上であり、かつ、前記ボンドウェーハと貼り合わせる側の表面の表面粗さ(Ra)が0.1μm以上のものを用い、
前記ベースウェーハの表面に前記シリコン酸化膜を熱処理にて形成した後に、前記ボンドウェーハとの貼り合わせ面となる側の前記シリコン酸化膜の表面を研磨し、該シリコン酸化膜を介して前記ベースウェーハと前記ボンドウェーハとを貼り合わせ、該ボンドウェーハを薄膜化することで、
前記ベースウェーハと前記埋め込み酸化膜層との界面の表面粗さ(Ra)が、0.1μm以上であるSOIウェーハを製造することを特徴とするSOIウェーハの製造方法。
At least, a silicon oxide film is formed on the surface of the base wafer consisting of a silicon single crystal, through the silicon oxide film bonding a bond wafer consisting of the base wafer and the silicon single crystal, the bond wafer is thinned, the In an SOI wafer manufacturing method in which a buried oxide film layer and an SOI layer are sequentially formed on the surface of a base wafer ,
As the base wafer, one having a resistivity of 100 Ω · cm or more and a surface roughness (Ra) of the surface to be bonded to the bond wafer of 0.1 μm or more,
After the silicon oxide film is formed on the surface of the base wafer by heat treatment, the surface of the silicon oxide film on the side to be bonded to the bond wafer is polished, and the base wafer is interposed through the silicon oxide film. And bonding the bond wafer and thinning the bond wafer,
An SOI wafer manufacturing method, wherein an SOI wafer having a surface roughness (Ra) of an interface between the base wafer and the buried oxide film layer of 0.1 μm or more is manufactured.
前記ベースウェーハとして、CWウェーハ(化学エッチングウェーハ)を用いることを特徴とする請求項1に記載のSOIウェーハの製造方法。   The method for manufacturing an SOI wafer according to claim 1, wherein a CW wafer (chemical etching wafer) is used as the base wafer. 少なくとも、ベースウェーハ上に、埋め込み酸化膜層とSOI層が順次形成されたSOIウェーハであって、
前記ベースウェーハは、抵抗率が100Ω・cm以上であるシリコン単結晶からなり、
かつ前記ベースウェーハと前記埋め込み酸化膜層との界面の表面粗さ(Ra)が、0.1μm以上であり、
前記埋め込み酸化膜層は、前記ベースウェーハの表面に熱処理により形成されたものであり、かつ前記ボンドウェーハと貼り合わされる側の表面は、研磨されたものであることを特徴とするSOIウェーハ。
At least an SOI wafer in which a buried oxide film layer and an SOI layer are sequentially formed on a base wafer ,
The base wafer is made of a silicon single crystal having a resistivity of 100 Ω · cm or more,
And the surface roughness (Ra) of the interface between the base wafer and the buried oxide film layer is 0.1 μm or more,
The SOI wafer according to claim 1, wherein the buried oxide film layer is formed on the surface of the base wafer by heat treatment, and a surface bonded to the bond wafer is polished .
前記ベースウェーハとして、CWウェーハ(化学エッチングウェーハ)が用いられたものであることを特徴とする請求項3に記載のSOIウェーハ。
4. The SOI wafer according to claim 3, wherein a CW wafer (chemical etching wafer) is used as the base wafer.
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