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JP5525736B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、静電気放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ、以下、ＥＳＤと呼ぶ。）等の過電圧による破壊を防止する半導体装置及びその製造方法に関する。
従来の半導体装置の一実施例として、下記のＭＯＳトランジスタ３１の構造が知られている。
図８に示す如く、Ｐ型の半導体基板３２上にＮ型のエピタキシャル層３３が形成される。エピタキシャル層３３には、バックゲート領域としてのＰ型の拡散層３４、３５が形成される。Ｐ型の拡散層３４には、ソース領域としてのＮ型の拡散層３６が形成される。そして、エピタキシャル層３３には、ドレイン領域としてのＮ型の拡散層３７、３８が形成される。エピタキシャル層３３上には、ゲート酸化膜３９、ゲート電極４０及び絶縁層４１が形成される（例えば、特許文献１参照。）。
特開２００３−３０３９６１号公報（第３−４頁、第１−２図）
ＭＯＳトランジスタ３１には、Ｎ型の拡散層３７、３８（エピタキシャル層３３を含む）、Ｐ型の拡散層３４、３５及びＮ型の拡散層３６から成る寄生トランジスタＴｒ２（以下、寄生Ｔｒ２と呼ぶ。）が内在する。そして、ＭＯＳトランジスタ３１のドレイン電極４２に、例えば、正のＥＳＤサージが印加されると、点線で示すように寄生Ｔｒ２のオン電流Ｉ２が発生し、寄生Ｔｒ２がオン動作する。このとき、ドレイン電極４２側から流れる寄生Ｔｒ２のオン電流Ｉ２は、抵抗値の小さいエピタキシャル層３３表面側を流れるため、丸印４３にて示す領域では、寄生Ｔｒ２のオン電流Ｉ２が集中する。更に、エピタキシャル層３３上面には、シリコンよりも熱伝導率の悪いゲート酸化膜３９、絶縁層４１等が配置されるため、エピタキシャル層３３の表面側は放熱性の悪い領域となる。その結果、丸印４３にて示す領域では、寄生Ｔｒ２のオン電流Ｉ２により発生した熱によりエピタキシャル層３３表面側が熱破壊する問題が発生する。例えば、ＭＯＳトランジスタ３１のゲート長（Ｗ）が１０００μｍとなる構造に対し静電破壊試験を行った場合、寄生Ｔｒ２のオン電流Ｉ２（破壊電流）では１Ａ以下にて上記熱破壊が発生し、マシーンモデル（ＭＭ）では２００Ｖ以下のＥＳＤ耐量となり、ヒューマンボディモデル（ＨＢＭ）では１０００Ｖ以下のＥＳＤ耐量となり、所望のＥＳＤ耐量が実現できる構造ではなかった。
上述した各事情に鑑みてなされたものであり、本発明の半導体装置では、一導電型の半導体層と、前記半導体層に形成された一導電型のドレイン拡散層と、前記半導体層に形成された逆導電型のバックゲート拡散層と、前記バックゲート拡散層に重畳して形成された一導電型のソース拡散層とを有し、前記ドレイン拡散層は、低濃度の第１の拡散層に高濃度の第２の拡散層が重畳して形成され、前記低濃度の第１の拡散層には、前記高濃度の第２の拡散層とＰＮ接合領域を形成する逆導電型の拡散層が重畳して形成され、前記ドレイン拡散層へのコンタクト領域は前記高濃度の第２の拡散層上に形成され、前記逆導電型の拡散層は前記コンタクト領域よりも前記バックゲート拡散層側へ配置され、前記逆導電型の拡散層はフローティング拡散層であることを特徴とする。従って、本発明では、寄生Ｔｒのオン電流が半導体層表面を流れることを回避し、寄生Ｔｒのオン電流による熱破壊が防止される。
また、本発明の半導体装置の製造方法では、半導体層に一導電型のドレイン拡散層、逆導電型のバックゲート拡散層、一導電型のソース拡散層を形成し、前記半導体層上にゲート電極を形成し、前記ゲート電極の側壁に絶縁スペーサー膜を形成する半導体装置の製造方法において、前記半導体層に前記ドレイン拡散層を構成する低濃度の第１の拡散層を形成し、前記半導体層上にゲート電極を形成し、前記ゲート電極をマスクの一部として用い前記低濃度の第１の拡散層に重畳するように逆導電型の拡散層を形成し、前記ゲート電極の側壁に絶縁スペーサー膜を形成し、前記絶縁スペーサー膜をマスクの一部として用い前記低濃度の第１の拡散層に重畳し、前記逆導電型の拡散層とＰＮ接合領域を形成するように前記ドレイン拡散層を構成する高濃度の第２の拡散層を形成した後、前記高濃度の第２の拡散層に接続するドレイン電極及びドレイン配線層を形成し、前記逆導電型の拡散層はフローティング拡散層とすることを特徴とする。従って、本発明では、ドレイン拡散層内に寄生Ｔｒのオン電流による熱破壊を防止する拡散層が位置精度良く配置される。
本発明では、ドレイン領域内にＰＮ接合領域を形成することで、寄生Ｔｒのオン電流の電流経路が半導体層深部側となる。この構造により、放熱領域が増大し、素子が熱破壊することが防止される。
また、本発明では、素子内にて寄生トランジスタが動作することで、電流能力が向上し、寄生Ｔｒのオン電流による素子破壊が防止される。
また、本発明では、ゲート電極と絶縁スペーサー膜とをそれぞれマスクの一部として用いることで、ドレイン拡散層に保護用の拡散層を位置精度良く形成できる。
本発明の実施の形態における半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。 本発明の実施の形態における（Ａ）及び（Ｂ）半導体装置の特性を説明するための図である。 本発明の実施の形態における（Ａ）及び（Ｂ）半導体装置を説明するための回路図である。 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。 従来の実施の形態における半導体装置を説明するための断面図である。
以下に、本発明の第１の実施の形態である半導体装置について、図１〜図３を参照し、詳細に説明する。図１（Ａ）及び（Ｂ）は、本実施の形態におけるＭＯＳトランジスタを説明するための断面図である。図２（Ａ）及び（Ｂ）は、本実施の形態におけるＭＯＳトランジスタのＥＳＤ耐量を説明するための図である。図３（Ａ）及び（Ｂ）は、本実施の形態におけるＭＯＳトランジスタの利用形態を説明するための図である。
図１（Ａ）に示す如く、Ｎチャネル型ＭＯＳトランジスタ（以下、Ｎ−ＭＯＳと呼ぶ。）１は、その素子内部にＥＳＤ等の過電圧に対する保護構造を有する。図示したように、Ｐ型の単結晶シリコン基板２上には、Ｎ型のエピタキシャル層３が形成される。尚、本実施の形態では、基板２上に１層のエピタキシャル層３が形成される場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層される場合でも良い。また、エピタキシャル層３は、分離領域４により複数の素子形成領域に区分される。そして、分離領域４は、Ｐ型の埋込層４ＡとＰ型の拡散層４Ｂから構成される。エピタキシャル層３表面からの拡散層４Ｂの拡散深さ（這い下がり幅）は、基板２表面からの埋込層４Ａの拡散深さ（這い上がり幅）よりも浅くなり、分離領域４の形成領域を狭めることができる。
Ｎ型の埋込層５が、基板２及びエピタキシャル層３の両領域に渡り形成される。そして、Ｐ型の拡散層６が、エピタキシャル層３に形成され、Ｎ−ＭＯＳ１のバックゲート領域として用いられる。尚、Ｐ型の拡散層６には、Ｐ型の拡散層７が重畳して形成され、Ｎ−ＭＯＳ１のバックゲート導出領域として用いられる。
Ｎ型の拡散層８が、Ｐ型の拡散層６に形成され、Ｎ−ＭＯＳ１のソース領域として用いられる。そして、Ｎ型の拡散層９が、エピタキシャル層３に形成され、Ｎ−ＭＯＳ１のドレイン領域として用いられる。尚、Ｎ型の拡散層９には、Ｎ型の拡散層１０が重畳して形成され、Ｎ−ＭＯＳ１のドレイン導出領域として用いられる。
ゲート電極１１が、ゲート酸化膜としてのシリコン酸化膜１２上に形成される。そして、ゲート電極１１は、例えば、多結晶シリコン膜により形成され、その側壁には絶縁スペーサー膜１３が形成される。絶縁スペーサー膜１３は、例えば、シリコン酸化膜等の絶縁膜から成る。
Ｐ型の拡散層１４が、ドレイン領域としてのＮ型の拡散層９、１０に重畳して形成される。Ｐ型の拡散層１４は、Ｎ−ＭＯＳ１のソース−ドレイン領域間に位置し、コンタクトホール２６（図７参照）よりもバックゲート領域としてのＰ型の拡散層６側に位置する。Ｐ型の拡散層１４は、例えば、ゲート電極１１の端部及び絶縁スペーサー膜１３の下方に位置し、Ｎ型の拡散層９の表面側に形成される。そして、Ｐ型の拡散層１４の不純物濃度は、Ｎ型の拡散層９よりも高濃度となり、Ｎ型の拡散層１０よりも低濃度となる。尚、Ｐ型の拡散層１４はフローティング拡散層として用いられ、Ｐ型の拡散層１４上に配置されたドレイン電極やドレイン配線層と容量結合する。
図１（Ｂ）に示す如く、太線にて示すように、Ｎ−ＭＯＳ１のドレイン領域には、Ｎ型の拡散層１０とＰ型の拡散層１４とから成るＰＮ接合領域１５が形成される。そして、例えば、Ｎ型のエピタキシャル層３の不純物濃度は１．０×１０１５（／ｃｍ２）であり、Ｐ型の拡散層６の不純物濃度は１．０×１０１７〜１．０×１０１８（／ｃｍ２）であり、Ｐ型の拡散層１４の不純物濃度は１．０×１０１７（／ｃｍ２）であり、Ｎ型の拡散層１０の不純物濃度は１．０×１０２０（／ｃｍ２）である。この構造により、ＰＮ接合領域１５の接合耐圧が、Ｎ−ＭＯＳ１のソース−ドレイン領域間のＰＮ接合領域１６の接合耐圧よりも小さくなる。そして、Ｎ−ＭＯＳ１のドレイン電極に、例えば、正のＥＳＤサージ等の過電圧が印加された際に、ＰＮ接合領域１５が、ＰＮ接合領域１６よりも先にブレークダウンし、Ｎ−ＭＯＳ１を過電圧から保護する構造となる。
ここで、Ｎ−ＭＯＳ１内には、寄生トランジスタＴｒ１（以下、寄生Ｔｒ１と呼ぶ。）が内在する。具体的には、寄生Ｔｒ１は、エミッタ領域としてのＮ型の拡散層８、ベース領域としてのＰ型の拡散層６、７、コレクタ領域としてのＮ型の拡散層９、１０（Ｎ型のエピタキシャル層３を含む。）から構成される。そして、Ｎ−ＭＯＳ１のドレイン電極２８（図７参照）に正のＥＳＤサージ（過電圧）が印加されると、ＰＮ接合領域１５がブレークダウンし、正孔が、Ｐ型の拡散層１４からＮ型の拡散層９、Ｎ型のエピタキシャル層３へと注入され、点線の矢印で示すように寄生Ｔｒ１のオン電流Ｉ１が発生する。その寄生Ｔｒ１のオン電流Ｉ１が、Ｐ型の拡散層６へと流れ込むことで、寄生Ｔｒ１のベース領域の電位が上昇し、寄生Ｔｒ１がオン動作する。寄生Ｔｒ１がオン動作することで、上記寄生Ｔｒ１のコレクタ領域では、伝導度変調が起こり、抵抗値が大幅に低減し、電流能力が向上する。
その一方で、大電流である寄生Ｔｒ１のオン電流Ｉ１が流れることで、Ｎ−ＭＯＳ１が熱破壊する恐れもある。そこで、本実施の形態では、Ｐ型の拡散層１４が、Ｎ−ＭＯＳ１のソース−ドレイン領域間のＮ型の拡散層１０の側面に配置される。そして、寄生Ｔｒ１のオン電流Ｉ１は、Ｎ型の拡散層１０の底面側を経由し、エピタキシャル層３の深部側からＰ型の拡散層６へと流れ込む。この構造により、楕円印１７にて示すように、寄生Ｔｒ１のオン電流Ｉ１の電流経路は、Ｐ型の拡散層１４の配置により、ゲート電極１１及び絶縁スペーサー膜１３の下方のエピタキシャル層３表面側を回避する。その結果、寄生Ｔｒ１のオン電流Ｉ１が、熱伝導率に優れたエピタキシャル層３の深部側を流れることで、熱伝導率に優れた放熱領域も増大し、Ｎ−ＭＯＳ１が熱破壊することが防止される。
特に、楕円印１７にて示す領域は、Ｐ型の拡散層１４が配置されない場合には、大電流である寄生Ｔｒ１のオン電流Ｉ１が流れ込む領域であり、熱破壊対策が必要な領域となる。これは、シリコン（エピタキシャル層）の方が絶縁層（シリコン酸化膜等）よりもその熱伝導率が優れるため、エピタキシャル層３の表面側では、シリコン酸化膜１２等により放熱性が悪化するからである。つまり、エピタキシャル層３の深部側では、その全周囲が熱伝導率に優れたエピタキシャル層３となり、エピタキシャル層３の表面側よりも放熱性の優れた領域となる。
尚、Ｎ−ＭＯＳ１では、ゲート電極１１下方のＰ型の拡散層６表面側にチャネル領域が形成され、Ｎ−ＭＯＳ１の主電流はエピタキシャル層３の表面側を流れる。そして、Ｎ−ＭＯＳ１の主電流は、ドレイン領域では、Ｐ型の拡散層１４を迂回し、ドレイン電極へと流れ込む。しかしながら、Ｐ型の拡散層１４周囲にはＮ型の拡散層９が配置されることで、抵抗値の増大も緩和され、寄生Ｔｒ１のオン電流Ｉ１による熱破壊が防止されるメリットの方が大きい。また、ドレイン領域側のゲート電極１１端部では電界集中も問題となるが、低濃度領域であるＮ型の拡散層９が配置されることで、その電界緩和も実現される。
具体的には、図２（Ａ）では、実線がＰ型の拡散層１４を有する本実施の形態を示し、点線がＰ型の拡散層１４を有しない従来の実施の形態を示す。尚、その他の素子構造及び実験条件は、本実施の形態と従来の形態とは同じものとする。また、適宜、図１（Ｂ）に示す構造を用いて説明する。
本実施の形態では、実線にて示すように、例えば、静電破壊電圧が９．０Ｖ程度印加されることで、破壊電流が発生する。そして、静電破壊電圧が、９〜１０Ｖ程度の範囲にて固定され、破壊電流はほぼ垂直に立ち上がる。一方、従来の形態では、点線にて示すように、例えば、静電破壊電圧として１１Ｖ程度印加されることで破壊電流が発生し、その後スナップバック現象が発生する。
実線で示すＮ−ＭＯＳ１では、Ｐ型の拡散層１４がＰＮ接合領域１５から広がる空乏層の広がりを妨げることで、静電破壊電圧（ブレークダウン電圧）が低下する。そして、実線で示すＮ−ＭＯＳ１では、静電破壊電圧が低下することで、Ｐ型の拡散層１４から寄生Ｔｒ１に大電流を流させる程度の正孔の発生が起こらない。その結果、破壊電流（寄生Ｔｒ１のオン電流Ｉ１）が流れ続けるためには高い電圧が必要となり、上記した破壊電流の立ち上がり現象が見られる。一方、点線で示す構造ではＰＮ接合領域１５が形成されず、静電破壊電圧（ブレークダウン電圧）はＰＮ接合領域１６に起因し高くなる。そして、発生する破壊電流（寄生Ｔｒ１のオン電流Ｉ１）も大電流となり、その大電流により大量の正孔が発生する。その結果、発生した正孔がＰ型の拡散層６へと流れ込むことで、寄生Ｔｒ１がオン動作し、スナップバック現象が発生する。
この実験結果からも、本実施の形態のＮ−ＭＯＳ１では、Ｐ型の拡散層１４を形成することで、低い電圧にてＰＮ接合領域１５をブレークダウンさせることができる。その結果、寄生Ｔｒ１のオン電流Ｉ１の電流量も低減でき、寄生Ｔｒ１のオン電流Ｉ１に伴う熱破壊が発生し難い構造となる。また、後述する図３（Ｂ）に示すようにＮ−ＭＯＳ１の構造を利用して保護素子を構成することができる。この場合には、保護素子のブレークダウン電圧が、例えば、９〜１０Ｖ程度のように一定の範囲で固定されることで、被保護素子に対する保護電圧の設定が容易になる。そして、被保護素子をＥＳＤ等の過電圧から確実に保護することができる。
また、図２（Ｂ）では、図２（Ａ）と同様に、実線がＰ型の拡散層１４を有する本実施の形態を示し、点線がＰ型の拡散層１４を有しない従来の実施の形態を示す。尚、その他の素子構造及び実験条件は、本実施の形態と従来の形態とは同じものとする。
本実施の形態では、実線にて示すように、ソース−ドレイン領域間を流れる電流が、０．６Ａまでは、素子温度も徐々に緩やかに上昇する。その後、ドレイン電流が０．７Ａに上昇する段階にて素子温度の上昇が顕著となり、１３００Ｋ程度となる。一方、従来の形態では、点線にて示すように、ソース−ドレイン領域間を流れる電流が、０．４Ａまでは、素子温度も徐々に緩やかに上昇する。その後、ドレイン電流が０．６Ａに上昇する段階にて素子温度が急激に上昇し、１７００Ｋ程度となる。
この実験結果からも、Ｐ型の拡散層１４を形成し、エピタキシャル層３の深部側を電流経路とすることで、素子内での放熱性が向上し、電流による熱破壊が防止され易い構造となる。
尚、本実施の形態では、図３（Ａ）に示すように、Ｎ−ＭＯＳ１内に過電圧保護用のＰＮ接合領域１５を有し、Ｎ−ＭＯＳ１では、通常、ソース−ドレイン領域間に主電流が流れる構造である。そして、例えば、ドレイン電極に正のＥＳＤサージが印加された際には、寄生Ｔｒ１のオン電流Ｉ１が、ドレイン電極側からソース電極側へとエピタキシャル層３の深部側を流れ、Ｎ−ＭＯＳ１を保護する構造について説明したが、この構造に限定するものではない。例えば、図３（Ｂ）に示すように、Ｎ−ＭＯＳ１のゲート電極とソース電極とをショートすることで、保護ダイオードとしても用いることができる。この構造の場合には、この保護ダイオードと被保護素子とを配線接続することで、被保護素子を正のＥＳＤサージ等の過電圧から保護することができる。
また、Ｎ−ＭＯＳ１について説明するが、Ｐチャネル型ＭＯＳトランジスタ（以下、Ｐ−ＭＯＳと呼ぶ。）においても、その素子内部にＥＳＤ等の過電圧から保護される構造を有することで同様な効果を得ることができる。具体的には、Ｐ−ＭＯＳのドレイン領域においても、ソース−ドレイン領域間にＮ型の拡散層を配置し、ＰＮ接合領域を形成する。この構造により、寄生Ｔｒのオン電流がエピタキシャル層の表面側を流れることを回避し、大電流の寄生Ｔｒのオン電流による熱破壊からＰ−ＭＯＳを保護することができる。
また、Ｐ型の基板２上面にＮ型のエピタキシャル層３を形成し、Ｎ型のエピタキシャル層３にＮ−ＭＯＳ１を形成する場合について説明したが、この場合に限定するものではない。例えば、Ｐ型の基板２に形成されたＮ型の拡散領域に対しＮ−ＭＯＳ１を形成する場合でもよい。Ｐ−ＭＯＳに関しても同様である。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
次に、本発明の第２の実施の形態である半導体装置の製造方法について、図４〜図７を参照し、詳細に説明する。図４〜図７は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、図１に示したＮチャネル型ＭＯＳトランジスタ１（以下、Ｎ−ＭＯＳ１と呼ぶ。）にて説明した各構成要素と同じ構成要素には同じ符番を付している。
先ず、図４に示す如く、Ｐ型の単結晶シリコン基板２を準備し、基板２上にＮ型のエピタキシャル層３を形成する。そして、基板２とエピタキシャル層３には、分離領域４を構成するＰ型の埋込層４Ａ及びＮ型の埋込層５を形成する。また、エピタキシャル層３には、分離領域４を構成するＰ型の拡散層４Ｂ及びＮ−ＭＯＳ１のバックゲート領域となるＰ型の拡散層６を形成する。尚、エピタキシャル層３の所望の領域には、ＬＯＣＯＳ酸化膜２１を形成する。
次に、図５に示す如く、エピタキシャル層３上にシリコン酸化膜１２を形成した後、フォトレジスト（図示せず）を用いて、エピタキシャル層３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧３０〜３００（ｋｅＶ）、導入量１．０×１０１２〜１．０×１０１４（／ｃｍ２）でイオン注入する。そして、フォトレジストを除去した後、熱処理を加えＮ型の拡散層９を形成する。次に、シリコン酸化膜１２上に多結晶シリコン膜を形成し、選択的に除去することでゲート電極１１を形成する。そして、ゲート電極１１をマスクの一部として用い、Ｎ−ＭＯＳ１のソース領域となるＮ型の拡散層８を形成する。その後、シリコン酸化膜１２上にフォトレジスト２２を形成し、Ｐ型の拡散層１４が形成される領域上のフォトレジスト２２に開口部を形成する。そして、エピタキシャル層３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧３０〜１００（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１５（／ｃｍ２）でイオン注入する。このとき、ゲート電極１１を用いて自己整合技術によりイオン注入を行うことで、Ｐ型の拡散層１４は、ゲート電極１１に対して位置精度良く形成される。尚、Ｐ型の拡散層１４はＮ型の拡散層９と重畳して形成されるが、その重畳領域がＰ型の拡散層１４となるように、Ｐ型の拡散層１４はＮ型の拡散層９より高濃度の不純物領域となる。
次に、図６に示す如く、フォトレジスト２２（図５参照）を除去し、熱処理を加えた後、エピタキシャル層３上に、例えば、ＣＶＤ法によりシリコン酸化膜を堆積する。そして、そのシリコン酸化膜をエッチバックすることで、ゲート電極１１の側壁に絶縁スペーサー膜１３を形成する。その後、シリコン酸化膜１２上にフォトレジスト２３を形成し、Ｎ型の拡散層１０が形成される領域上のフォトレジスト２３に開口部を形成する。そして、エピタキシャル層３の表面から、Ｎ型不純物、例えば、ヒ素（Ａｓ）を加速電圧３０〜２００（ｋｅＶ）、導入量１．０×１０１５〜１．０×１０１７（／ｃｍ２）でイオン注入する。このとき、絶縁スペーサー膜１３を用いて自己整合技術によりイオン注入を行うことで、Ｎ型の拡散層１０は、絶縁スペーサー膜１３に対して位置精度良く形成される。この製造方法により、Ｎ型の拡散層１０に対してドレイン電極２８（図７参照）を接続させる際、ゲート電極１１とドレイン電極２８間の距離を最低離間距離とすることができ、Ｎ−ＭＯＳ１の素子サイズを縮小することができる。尚、Ｎ型の拡散層１０はＰ型の拡散層１４と重畳して形成されるが、その重畳領域がＮ型の拡散層１０となるように、Ｎ型の拡散層１０はＰ型の拡散層１４より高濃度の不純物領域となる。
この製造方法により、Ｐ型の拡散層１４とＮ型の拡散層１０とを形成する際にマスクずれ幅を考慮することなく、Ｐ型の拡散層１４が、ゲート電極１１及び絶縁スペーサー膜１３の下方に位置精度良く配置される。そのため、Ｎ−ＭＯＳ１の素子サイズを増大させることなく、Ｎ−ＭＯＳ１のドレイン領域には、ソース−ドレイン領域間にＰＮ接合領域が形成され、第１の実施の形態にて説明した効果が得られる。
最後に、図７に示す如く、エピタキシャル層３にＰ型の拡散層７を形成した後、エピタキシャル層３上に絶縁層２４を形成する。絶縁層２４は、例えば、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）膜、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等が積層され、構成される。そして、絶縁層２４にコンタクトホール２５、２６を形成し、コンタクトホール２５、２６を介してソース電極２７、ドレイン電極２８を形成する。
尚、本実施の形態では、ゲート電極１１、絶縁スペーサー膜１３を用いて、Ｎ型の拡散層１０とＰ型の拡散層１４とを位置精度良く形成する場合について説明したが、この場合に限定するものではない。Ｎ−ＭＯＳ１のドレイン領域において、ソース−ドレイン領域間の電流経路にＰ型の拡散層１４が配置され、ＰＮ接合領域１５（図１（Ａ）参照）が形成されていれば良く、その製造方法は任意の設計変更が可能である。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
１ Ｎチャネル型ＭＯＳトランジスタ
２ Ｐ型の単結晶シリコン基板
３ エピタキシャル層
１０ Ｎ型の拡散層
１４ Ｐ型の拡散層
１５ ＰＮ接合領域

Claims (4)

  1. 一導電型の半導体層と、
    前記半導体層に形成された一導電型のドレイン拡散層と、
    前記半導体層に形成された逆導電型のバックゲート拡散層と、
    前記バックゲート拡散層に重畳して形成された一導電型のソース拡散層とを有し、
    前記ドレイン拡散層は、低濃度の第１の拡散層に高濃度の第２の拡散層が重畳して形成され、
    前記低濃度の第１の拡散層には、前記高濃度の第２の拡散層とＰＮ接合領域を形成する逆導電型の拡散層が重畳して形成され、
    前記ドレイン拡散層へのコンタクト領域は前記高濃度の第２の拡散層上に形成され、
    前記逆導電型の拡散層は前記コンタクト領域よりも前記バックゲート拡散層側へ配置され、前記逆導電型の拡散層はフローティング拡散層であることを特徴とする半導体装置。
  2. 前記半導体層上にはゲート電極が形成され、前記ゲート電極の側壁には絶縁スペーサー膜が形成され、
    前記逆導電型の拡散層は、少なくとも前記ドレイン拡散層上に位置する前記ゲート電極の端部及び前記絶縁スペーサー膜の下方に配置されることを特徴とする請求項１に記載の半導体装置。
  3. 前記一導電型の半導体層は、逆導電型の半導体基板に形成されることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 半導体層に一導電型のドレイン拡散層、逆導電型のバックゲート拡散層、一導電型のソース拡散層を形成し、前記半導体層上にゲート電極を形成し、前記ゲート電極の側壁に絶縁スペーサー膜を形成する半導体装置の製造方法において、
    前記半導体層に前記ドレイン拡散層を構成する低濃度の第１の拡散層を形成し、前記半導体層上にゲート電極を形成し、前記ゲート電極をマスクの一部として用い前記低濃度の第１の拡散層に重畳するように逆導電型の拡散層を形成し、
    前記ゲート電極の側壁に絶縁スペーサー膜を形成し、前記絶縁スペーサー膜をマスクの一部として用い前記低濃度の第１の拡散層に重畳し、前記逆導電型の拡散層とＰＮ接合領域を形成するように前記ドレイン拡散層を構成する高濃度の第２の拡散層を形成した後、
    前記高濃度の第２の拡散層に接続するドレイン電極及びドレイン配線層を形成し、前記逆導電型の拡散層はフローティング拡散層とすることを特徴とする半導体装置の製造方法。
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