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JP5520484B2 - Chalcogenide devices and chalcogenide materials with low germanium or tellurium content - Google Patents

Chalcogenide devices and chalcogenide materials with low germanium or tellurium content Download PDF

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JP5520484B2
JP5520484B2 JP2008545607A JP2008545607A JP5520484B2 JP 5520484 B2 JP5520484 B2 JP 5520484B2 JP 2008545607 A JP2008545607 A JP 2008545607A JP 2008545607 A JP2008545607 A JP 2008545607A JP 5520484 B2 JP5520484 B2 JP 5520484B2
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JP
Japan
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state
resistance
chalcogenide
chalcogenide material
reset
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セルゲイ エイ. コスタイレヴ、
タイラー ロウレイ、
ガイ ウィッカー、
ウラジミール ズバティジ、
Original Assignee
オヴォニクス,インコーポレイテッド
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N80/00Bulk negative-resistance effect devices

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  • Semiconductor Memories (AREA)

Description

関連出願情報
本発明は、基礎出願とする米国特許出願No.11/200,466の一部継続出願であり、その開示は本発明で引用され、本発明の一部をなす。
Related Application Information The present invention relates to US patent application no. 11 / 200,466, the disclosure of which is hereby incorporated by reference and forms part of the present invention.

本発明は、電気メモリまたはスイッチング・デバイスに用いられるカルコゲナイド材料に関する。   The present invention relates to chalcogenide materials used in electrical memory or switching devices.

より詳しくは、本発明は、広く使われているGeSbTe合金に比べて低濃度のGe及び/または低濃度のTeを含む、Ge‐Sb‐Te類の非平衡カルコゲナイド合金に関する。 More particularly, the present invention relates to non-equilibrium chalcogenide alloys of the Ge-Sb-Te family, which contain a low concentration of Ge and / or a low concentration of Te compared to the widely used Ge 2 Sb 2 Te 5 alloy.

最も具体的には、本発明は、高い抵抗を有する初期状態からの高速のセットスピードを示す電気カルコゲナイド材料に関する。   Most specifically, the present invention relates to electrical chalcogenide materials that exhibit high set speeds from the initial state with high resistance.

カルコゲナイド材料は、スイッチング、メモリ、論理及び処理等の機能を示す新しい商用電子材料である。   Chalcogenide materials are new commercial electronic materials that exhibit functions such as switching, memory, logic and processing.

カルコゲナイド材料の基本的な原理は、オブシンスキー(S. R.Ovshinsky)によって1960年代に開発された。オブシンスキー及び世界中の他の研究者のここ数十年の多くの努力により、カルコゲナイド材料の構造及び特性を支配する基礎をなす科学の進歩及びカルコゲナイド材料の実用範囲の拡大がもたらされた。カルコゲナイド・デバイスは、初期の開発において、閾値以上の電圧印加に応じて、抵抗状態から導電状態へのスイッチングが誘導される、スイッチング挙動を示した。閾値電圧は形式的にはデバイスの性質であるが、電圧に対する活性カルコゲナイド材料の反応は閾値電圧の大きさの基礎をなしている重要な要因である。電圧によって誘導される抵抗状態から導電状態への変化は、オブシンスキー閾値スイッチ(OTS)の基礎であって、カルコゲナイド材料の重要な実用的特徴である。OTSは、10 13 サイクル以上でも超高速スイッチング・スピードで、非常に再現性のよいスイッチングを提供する。OTSの基本的な原理及び作動上の特徴は、例えば、下記の特許文献1〜4に記載されている。これらの開示は、非特許文献1、2他の学術誌の論文とともに、本発明で引用され、本発明の一部をなす。 The basic principles of chalcogenide materials were developed in the 1960s by S. R. Ovshinsky. Many efforts in the past decades by Obshinsky and other researchers around the world have led to the advancement of the underlying science that governs the structure and properties of chalcogenide materials and the expansion of the practical range of chalcogenide materials . Chalcogenide devices showed switching behavior in early development in which switching from a resistive state to a conductive state is induced in response to application of a voltage above a threshold. Although threshold voltage is formally a property of the device, the response of the active chalcogenide material to the voltage is an important factor that underlies the magnitude of the threshold voltage. The change from resistive to conductive state induced by voltage is the basis of the Obsinsky threshold switch (OTS) and is an important practical feature of chalcogenide materials. OTS provides very reproducible switching at ultra-fast switching speeds over 10 13 cycles. The basic principles and operational characteristics of OTS are described in, for example, Patent Documents 1 to 4 below. These disclosures are cited in the present invention together with non-patent documents 1, 2 and other journal articles, and form part of the present invention.

カルコゲナイド材料の他の重要な応用は、電気及び光学メモリデバイスを含む。あるタイプのカルコゲナイド・メモリデバイスは、メモリ作動の基礎として、その広範囲な抵抗値を利用する。各抵抗値はカルコゲナイド材料の異なった構造状態に対応し、そして、作動メモリ状態を定めるために、一つ以上の状態を選択して用いることができる。カルコゲナイド材料は、アモルファス状態またはアモルファス相と結晶状態または結晶相を示す。カルコゲナイド材料の異なる構造状態は、カルコゲナイド材料の所定の体積または領域における結晶相とアモルファス相の相対的な比率に対して異なる。抵抗値の範囲は、カルコゲナイド材料のセット状態及びリセット状態に制限される。セット状態は電気特性が主にカルコゲナイド材料の結晶部分によって制御される低抵抗構造状態であり、そして、リセット状態は電気特性が主にカルコゲナイド材料のアモルファス部分によって制御される高抵抗構造状態である。   Other important applications of chalcogenide materials include electrical and optical memory devices. One type of chalcogenide memory device utilizes its wide range of resistance values as the basis for memory operation. Each resistance value corresponds to a different structural state of the chalcogenide material, and one or more states can be selected and used to define the working memory state. Chalcogenide materials exhibit an amorphous state or phase and a crystalline state or phase. The different structural states of the chalcogenide material differ with respect to the relative proportions of crystalline and amorphous phases in a given volume or region of the chalcogenide material. The range of the resistance value is limited to the set state and the reset state of the chalcogenide material. The set state is a low resistance structural state whose electrical characteristics are mainly controlled by the crystalline portion of the chalcogenide material, and the reset state is a high resistance structural state whose electrical properties are mainly controlled by the amorphous portion of the chalcogenide material.

カルコゲナイド・メモリ材料の各メモリ状態は異なった抵抗値に対応し、各メモリ抵抗値は固有の情報の内容を示す。操作としては、カルコゲナイド材料は、カルコゲナイド材料を所定の抵抗を有する構造状態に変えるために、適当な振幅及び時間の電流パルスを与えることによって、特定のメモリ状態にプログラムすることができる。カルコゲナイド材料に与えられるエネルギー量を制御することによって、材料のある体積内で結晶相領域とアモルファス相領域の相対的な比率を制御し、このことによりカルコゲナイド材料の構造(そして、メモリ)状態を制御することができる。   Each memory state of the chalcogenide memory material corresponds to a different resistance value, and each memory resistance value indicates the content of unique information. In operation, the chalcogenide material can be programmed to a specific memory state by applying a current pulse of appropriate amplitude and time to change the chalcogenide material to a structural state having a predetermined resistance. By controlling the amount of energy imparted to the chalcogenide material, the relative ratio of crystalline and amorphous phase regions within the volume of the material is controlled, thereby controlling the structural (and memory) state of the chalcogenide material. can do.

各メモリ状態はその状態に特有の電流パルスを与えることによってプログラムすることができ、各状態は抵抗を測定することによって非破壊的に読み取ることができる。異なる状態でのプログラミングは完全に可逆的であり、メモリデバイスはほぼ無制限のサイクル数で書き込み及び読み取りすることができ、健全で信頼性が高い作動を提供する。カルコゲナイド材料の可変抵抗メモリ機能は、オボニック・ユニバーサル・メモリー(OUM)デバイスにおいて現在利用されており、これは市場に出始めている。OUM型デバイスの基本原理及び作動は、例えば、特許文献5〜8、に開示されている。これらの開示は、非特許文献3,4他の学術誌の論文とともに、本発明で引用され、本発明の一部をなす。   Each memory state can be programmed by applying a current pulse specific to that state, and each state can be read non-destructively by measuring resistance. Programming in different states is completely reversible and the memory device can be written and read with an almost unlimited number of cycles, providing a sound and reliable operation. The variable resistance memory function of chalcogenide materials is currently utilized in Ovonic Universal Memory (OUM) devices, which are beginning to enter the market. The basic principle and operation of the OUM type device are disclosed in Patent Documents 5 to 8, for example. These disclosures are cited in the present invention together with non-patent documents 3, 4 and other journal articles, and form part of the present invention.

カルコゲナイド材料の一般の挙動(スイッチング、メモリ及び蓄積を含む)及び化学組成は、例えば、特許文献9〜19に記載されている。これらの特許文献は、カルコゲナイド材料の挙動を支配するメカニズムの提案も記載しており、これには電気及び光学カルコゲナイド材料の動作特性の多くの基礎をなす一連の部分結晶状態を経ての、結晶状態からアモルファス状態(そして、その逆)への構造変化が含まれる。   The general behavior (including switching, memory and storage) and chemical composition of chalcogenide materials are described, for example, in US Pat. These patents also describe a proposed mechanism that governs the behavior of chalcogenide materials, including the crystalline state through a series of partial crystal states that underlie many of the operational characteristics of electrical and optical chalcogenide materials. To structural changes from the amorphous state to the amorphous state (and vice versa).

カルコゲナイド材料及びデバイスの現在の商用開発は、デバイスのアレイの製作も志向している。カルコゲナイド材料は、従来のバイナリデータ格納プロトコルか非バイナリーのマルチレベルプロトコルのいずれかを用いて作動することのできる、高密度の、メモリアレイ、論理アレイ及びニューラルアレイの可能性を与えるものである。カルコゲナイドアレイは、さらに、単一のチップに、メモリ及び処理機能を集積する見通しを与える。   Current commercial developments of chalcogenide materials and devices are also aimed at making arrays of devices. Chalcogenide materials offer the potential for high density, memory, logic and neural arrays that can operate using either conventional binary data storage protocols or non-binary multilevel protocols. Chalcogenide arrays further provide the prospect of integrating memory and processing functions on a single chip.

更にカルコゲナイド相変化メモリの商業的な見込みを拡大するためには、製造プロセス及びカルコゲナイド材料の化学及び物理的な特性の更なる改良を行うことが必要である。カルコゲナイド材料の特性に関しては、材料の熱的安定性を改善する必要がある。カルコゲナイド材料のデータは材料の構造状態として保持されているので、温度によって構造状態が変化するといういかなる傾向も、データが消去されるかまたは消失するという潜在的な望ましくないメカニズムを意味する。多くのカルコゲナイド・メモリ材料は、室温で、長期間それらの構造状態を保持するが、温度を上昇させると、構造状態における変化に敏感になる。これは、処理または製造の適用可能温度ばかりでなく、カルコゲナイド・メモリデバイスを利用できる温度環境を実際上制限する。絶えず増大する温度範囲に対して安定な構造状態を有する新しいカルコゲナイド組成物を開発することが望ましい。   Further expansion of the commercial prospects of chalcogenide phase change memories requires further improvements in the manufacturing process and the chemical and physical properties of the chalcogenide material. With respect to the properties of chalcogenide materials, it is necessary to improve the thermal stability of the materials. Since chalcogenide material data is held as the structural state of the material, any tendency for the structural state to change with temperature implies a potentially undesirable mechanism in which the data is erased or lost. Many chalcogenide memory materials retain their structural state at room temperature for extended periods of time, but as temperature increases, they become sensitive to changes in the structural state. This practically limits the temperature environment in which the chalcogenide memory device can be utilized, as well as the applicable processing or manufacturing temperature. It is desirable to develop new chalcogenide compositions that have a stable structural state over a constantly increasing temperature range.

現在の大部分のメモリー応用においては、カルコゲナイド材料は、メモリー状態がセット状態とリセット状態に対応するようなバイナリーモードで操作される。セット状態とリセット状態が最も大きな抵抗の比を与え、読出時に材料の状態の識別を容易にするからである。カルコゲナイド・メモリデバイスの商用生産のために意図される大部分の製造方法において、カルコゲナイド材料は、基板、導電コンタクト層または他の層に堆積される。堆積の後には、カルコゲナイド材料は、アモルファスか不規則状態にあり、続く処理によって、結晶状態に変換される。製造工程がすべて完了したデバイスにおいて、時々、使用可能なメモリ素子材料としてデバイスが一貫した動作をするように、カルコゲナイド材料を電気的に学習させる、すなわち、調整する必要がある。この調整プロセスは、カルコゲナイドデバイスを、製品の使用のための適切な状態に変換するステップを含む。広く使われているGeSbTe合金を使用するデバイスにおいては、調整プロセスは、セット及びリセットすることを複数サイクル行うことを必要とし、これにより、セット状態抵抗が望ましい再現性のある値に安定する。 In most current memory applications, chalcogenide materials are operated in a binary mode where the memory state corresponds to a set state and a reset state. This is because the set state and the reset state provide the largest resistance ratio and facilitate the identification of the material state during reading. In most manufacturing methods intended for commercial production of chalcogenide memory devices, the chalcogenide material is deposited on a substrate, conductive contact layer or other layer. After deposition, the chalcogenide material is in an amorphous or irregular state and is converted to a crystalline state by subsequent processing. In devices that have all been manufactured, it is sometimes necessary to have the chalcogenide material electrically learned or adjusted so that the device operates consistently as a usable memory element material. This conditioning process includes converting the chalcogenide device into a state suitable for product use. In devices that use the widely used Ge 2 Sb 2 Te 5 alloy, the tuning process requires multiple cycles of setting and resetting, so that the set state resistance is the desired reproducible value. To stabilize.

製造の効率を高めるために、最短時間で実際的な操作のために電気的に調整することができるようなカルコゲナイド材料及びデバイス構造を開発することが、望ましい。基礎出願とする米国特許出願No.11/200,466において、本発明者は、ほとんど調整を必要としない一連の新規なカルコゲナイド組成物を特定した。この合金はGe及び第V族元素を含み、ここで、第V族元素は好ましくはSbである。いくつかの実施形態では、合金は、Teを更に含んでいる。広く使われているGeSbTe合成に比べ、この合金は、Ge及び/またはTeが少ない。この出願の合金は、合金組成がGe‐Sb‐Te3元状態図上で、SbTeとGeTeを結ぶ共役線から離れて存在するので、非共役合金と呼ぶこともできる。 To increase manufacturing efficiency, it is desirable to develop chalcogenide materials and device structures that can be electrically tuned for practical operation in the shortest time. US patent application no. In 11 / 200,466, the inventors have identified a series of novel chalcogenide compositions that require little adjustment. The alloy includes Ge and a Group V element, where the Group V element is preferably Sb. In some embodiments, the alloy further comprises Te. Compared to the widely used Ge 2 Sb 2 Te 5 synthesis, this alloy has less Ge and / or Te. The alloy of this application can be called a non-conjugated alloy because the alloy composition exists on the Ge-Sb-Te ternary phase diagram and away from the conjugate line connecting Sb 2 Te 3 and GeTe.

製造工程完了後の調整の必要性が少ないことに加えて、更に、抵抗の広いダイナミックレンジにわたっている一連のメモリー状態に対して、高速の結晶化速度を示すカルコゲナイド合金を開発することが、望ましい。
米国特許No.3,271,591 米国特許No.5,543,737 米国特許No.5,694,146 米国特許No.5,757,446 米国特許No.6,859,390 米国特許No.6,774,387 米国特許No.6,687,153 米国特許No.6,314,014 米国特許No.6,671,710 米国特許No.6,714,954 米国特許No.6.087,674 米国特許No.5,166,758 米国特許No.5,296,716 米国特許No.5,536,947 米国特許No.5,596,522 米国特許No.5,825,046 米国特許No.5,687,112 米国特許No.5,912,839 米国特許No.3,530,441 S. R. Ovshinsky, ”Reversible Electrical Switching Phenomena in Disordered Structures”, Physical Review Letters, vol. 21, p.1450-1453(1969) S. R. Ovshinsky and H. Fritzsche, ”Amorphous Semiconductors for Switching, Memory, and Imaging Applications”, IEEE Transactions on Electron Devices, vol. ED-20, p.91-105(1973) Pirovana et al., ”Low Field Amorphous State Resistance and Threshold Voltage Drift in Chalcogenide Materials”, IEEE Transactions on Electron Devices, vol. 51, p.714-719(2004) Weiss, ”Morphing Memory”, IEEE Spectrum, vol. 167, p.363-364(2005)
In addition to less need for adjustment after the manufacturing process is complete, it is also desirable to develop chalcogenide alloys that exhibit high crystallization rates for a range of memory states over a wide dynamic range of resistance.
U.S. Pat. 3,271,591 U.S. Pat. 5,543,737 U.S. Pat. 5,694,146 U.S. Pat. 5,757,446 U.S. Pat. 6,859,390 U.S. Pat. 6,774,387 U.S. Pat. 6,687,153 U.S. Pat. 6,314,014 U.S. Pat. 6,671,710 U.S. Pat. 6,714,954 U.S. Pat. 6.087, 674 U.S. Pat. 5,166,758 U.S. Pat. 5,296,716 U.S. Pat. 5,536,947 U.S. Pat. 5,596,522 U.S. Pat. 5,825,046 U.S. Pat. 5,687,112 U.S. Pat. 5,912,839 U.S. Pat. 3,530,441 SR Ovshinsky, “Reversible Electrical Switching Phenomena in Disordered Structures”, Physical Review Letters, vol. 21, p.1450-1453 (1969) SR Ovshinsky and H. Fritzsche, “Amorphous Semiconductors for Switching, Memory, and Imaging Applications”, IEEE Transactions on Electron Devices, vol.ED-20, p.91-105 (1973) Pirovana et al., “Low Field Amorphous State Resistance and Threshold Voltage Drift in Chalcogenide Materials”, IEEE Transactions on Electron Devices, vol. 51, p.714-719 (2004) Weiss, “Morphing Memory”, IEEE Spectrum, vol. 167, p.363-364 (2005)

本発明の一実施形態において、本発明は、短い結晶化時間とともに好ましい調整特性を示すカルコゲナイド合金組成を与えている。他の実施形態では、本発明は、抵抗が一桁乃至数桁にわたって広がっているような異なる構造状態に対して、結晶化時間がほんの僅かに変化するようなカルコゲナイド合金組成を与えている。電気的カルコゲナイドデバイス応用において、本発明の合金は、抵抗が広範囲にわたる複数の状態に対し、高速のセットスピード及び/または好ましい調整特性を与える。本発明の合金は、好ましい閾値電圧、リセット電流、及び、リセット抵抗を与える。   In one embodiment of the present invention, the present invention provides a chalcogenide alloy composition that exhibits favorable tuning characteristics with short crystallization times. In other embodiments, the present invention provides chalcogenide alloy compositions such that the crystallization time varies only slightly for different structural states where the resistance is spread over one to several orders of magnitude. In electrical chalcogenide device applications, the alloys of the present invention provide fast set speeds and / or favorable tuning characteristics for multiple states over a wide range of resistance. The alloys of the present invention provide preferred threshold voltage, reset current, and reset resistance.

本発明の合金は一般に、Ge、Sb及び/またはTeを含み、ここでGeは11‐22原子%、Sbは22‐65原子%、そして、Teは28‐55原子%である。本発明の一実施形態においては、本発明の合金は、Geを13‐20原子%、Sb28−43原子%及びTeを43‐55原子%含む。他の実施形態では、本発明の合金は、Geを15‐18原子%、Sb32−35原子%及びTeを48‐51原子%含む。   The alloys of the present invention generally contain Ge, Sb and / or Te, where Ge is 11-22 atomic percent, Sb is 22-65 atomic percent, and Te is 28-55 atomic percent. In one embodiment of the present invention, the alloy of the present invention comprises 13-20 atomic percent Ge, 28-43 atomic percent Sb, and 43-55 atomic percent Te. In another embodiment, the alloy of the present invention comprises 15-18 atomic percent Ge, 32-35 atomic percent Sb, and 48-51 atomic percent Te.

本発明は、本発明のカルコゲナイド材料を含んでいる電気デバイスを含み、前記デバイスは2つの電気端子または接触子を有する電気的接続用のカルコゲナイド材料の層を含む。本発明は、さらに、このようなデバイスのアレイを含む。本発明の一実施形態においては、本発明合金の一つを含むデバイスは、リセット抵抗が200kΩである場合、100ns未満のセットパルス時間を必要とする。他の実施形態では、本発明合金の一つを含むデバイスは、リセット抵抗が100kΩである場合、40ns未満のセットパルス時間を必要とする。好ましい実施例において、本発明合金の一つを含むデバイスは、リセット抵抗が40kΩである場合、20ns未満のセットパルス時間を必要とする。他の好ましい実施例においては、本発明合金の一つを含むデバイスは、リセット抵抗が60kΩである場合、30ns未満のセットパルス時間を必要とする。 The present invention includes an electrical device comprising a chalcogenide material of the present invention, said device comprising a layer of chalcogenide material for electrical connection having two electrical terminals or contacts. The invention further includes an array of such devices. In one embodiment of the present invention, a device comprising one of the alloys of the present invention requires a set pulse time of less than 100 ns when the reset resistance is 200 kΩ. In other embodiments, a device comprising one of the alloys of the present invention requires a set pulse time of less than 40 ns when the reset resistance is 100 kΩ. In a preferred embodiment, a device comprising one of the alloys of the present invention requires a set pulse time of less than 20 ns when the reset resistance is 40 kΩ. In another preferred embodiment, a device comprising one of the alloys of the present invention requires a set pulse time of less than 30 ns when the reset resistance is 60 kΩ.

本発明は、実用的なメモリ及びスイッチング応用のための好ましい動作特性を示す本発明のカルコゲナイド材料を含む、カルコゲナイド材料及び電気デバイスを提供するものである。本発明の合金を含むデバイスは、高い抵抗を有するリセット状態からの短いセット時間を示す。上記デバイスは、広範囲の抵抗にわたるメモリ状態を与えるものであり、各メモリ状態が短いセット時間を示す。上記デバイスは、このように、抵抗が大きく異なるメモリ状態間の迅速な変換ができるようにする。特に、本発明のカルコゲナイド合金を含んでいるデバイスは、高抵抗のメモリ状態と低抵抗のメモリ状態間の変換を可能にし、変換スピード及び2つの状態の抵抗の比が高い。本発明のデバイスは、好ましい閾値電圧及びリセット電流を与える。   The present invention provides chalcogenide materials and electrical devices comprising the chalcogenide materials of the present invention that exhibit favorable operating characteristics for practical memory and switching applications. Devices comprising the alloys of the present invention exhibit a short set time from a reset state with high resistance. The device provides memory states over a wide range of resistances, each memory state exhibiting a short set time. The device thus enables a rapid conversion between memory states with very different resistances. In particular, the device comprising the chalcogenide alloy of the present invention allows conversion between a high resistance memory state and a low resistance memory state, and has a high conversion speed and a high resistance ratio of the two states. The device of the present invention provides a preferred threshold voltage and reset current.

前記デバイスはまた、類似の合金組成で特許文献1に記載されているのと同様の好ましい調整特性を備えている。いくつかの実施形態では、本発明のカルコゲナイド材料を含むデバイスは、製作の後に、デバイスに実用化の調整をするために調整する必要がない。これらの実施例では、デバイスの堆積の直後にセット状態とリセット状態をサイクルしてもセット抵抗は安定であり、そして、安定化されたセット抵抗はデバイスの初期抵抗値からほんの僅かずれるだけである。その結果、実地使用に先立って、製造工程完了後にデバイスに電気的学習を適用することの必要性は、大巾に低減される。この調整プロセスに関するさらなる情報は、基礎出願とする米国特許出願No.11/200,466に見出すことができる。   The device also has the same preferred adjustment characteristics as described in US Pat. In some embodiments, a device comprising a chalcogenide material of the present invention does not need to be adjusted after fabrication to make the device a practical adjustment. In these embodiments, the set resistance is stable even after cycling the set and reset states immediately after device deposition, and the stabilized set resistance deviates only slightly from the initial resistance value of the device. . As a result, the need to apply electrical learning to the device after completion of the manufacturing process prior to practical use is greatly reduced. Further information regarding this adjustment process can be found in US patent application no. 11 / 200,466.

本発明の合金の改良されたセットスピード特性の基礎をなす原理はカルコゲナイド材料の構造特徴に関連があるので、カルコゲナイド材料の動作の基本原理を概観することは有用である。カルコゲナイド・メモリデバイス及びデバイスアレイの動作におけるカルコゲナイド材料の重要な特徴は、2つ以上の構造状態間で相変化を行う能力である。(メモリー応用における相変化の重要性により、カルコゲナイド材料を「相変化材料」と呼ぶ人もいるので、本発明明細書においてもそのように呼ぶ。)カルコゲナイド材料には、結晶状態、一つ以上の部分結晶状態及びアモルファス状態を含む構造状態がある。結晶状態は、単結晶状態または多結晶状態でもよい。部分結晶状態とは、カルコゲナイド材料のある体積がアモルファス部分及び結晶部分を含むような構造状態を指す。一般に、相変化材料には複数の部分結晶状態が存在し、これは、アモルファス及び結晶部分の相対的な比率によって区別することができる。部分的結晶化度は、カルコゲナイド相変化材料の構造状態を特徴づける1つの方法である。部分的結晶状態は連続的に0%(アモルファス限界)から100%(結晶化限界)まで変化する。相変化カルコゲナイド材料は、このように、部分的結晶化度が0%と100%の間で包括的に変化するような複数の構造状態において、相変化することができる。   Since the principles underlying the improved set speed properties of the alloys of the present invention are related to the structural characteristics of the chalcogenide material, it is useful to review the basic principles of operation of the chalcogenide material. An important feature of chalcogenide materials in the operation of chalcogenide memory devices and device arrays is the ability to make phase changes between two or more structural states. (Some people call chalcogenide materials “phase change materials” because of the importance of phase changes in memory applications, and so on in the present specification.) Chalcogenide materials have a crystalline state, one or more. There are structural states including a partially crystalline state and an amorphous state. The crystalline state may be a single crystalline state or a polycrystalline state. The partially crystalline state refers to a structural state in which a certain volume of chalcogenide material includes an amorphous portion and a crystalline portion. In general, phase change materials have multiple partially crystalline states that can be distinguished by the relative proportions of amorphous and crystalline portions. Partial crystallinity is one way to characterize the structural state of a chalcogenide phase change material. The partial crystal state continuously changes from 0% (amorphous limit) to 100% (crystallization limit). Phase change chalcogenide materials can thus phase change in multiple structural states where the partial crystallinity varies globally between 0% and 100%.

カルコゲナイド材料の構造状態の相変化は、エネルギーをカルコゲナイド材料へ供給することによって誘導される。様々な形態のエネルギーが、カルコゲナイド材料の部分的結晶化度に影響し、構造変化を誘導することができる。エネルギーの適当な形態には、電気エネルギー、熱エネルギー、光学エネルギーまたは粒子線エネルギー等の他のエネルギーが含まれ、カルコゲナイド材料に、電気的、熱的、光学的効果を誘導する。異なる形態のエネルギーの組合せも、構造変化を誘導することができる。部分的結晶化度の連続的及び可逆的可変性は、カルコゲナイド材料のエネルギー環境を制御することによって達成可能である。カルコゲナイド材料のエネルギー環境の適当な制御により、結晶状態は部分結晶状態かアモルファス結晶状態に変化することができ、部分結晶状態は結晶状態、アモルファス状態及び異なる部分結晶状態に相変化ことができ、そして、アモルファス状態は部分結晶状態か結晶状態に相変化することができる。構造変化を誘導するための熱的、電気的及び、光学的エネルギーの使用に関連した検討を、以下に述べる。   A phase change in the structural state of the chalcogenide material is induced by supplying energy to the chalcogenide material. Various forms of energy can affect the partial crystallinity of the chalcogenide material and induce structural changes. Suitable forms of energy include other energies such as electrical energy, thermal energy, optical energy or particle beam energy and induce electrical, thermal and optical effects on the chalcogenide material. Combinations of different forms of energy can also induce structural changes. Continuous and reversible variability of partial crystallinity can be achieved by controlling the energy environment of the chalcogenide material. With appropriate control of the energy environment of the chalcogenide material, the crystalline state can change from a partial crystalline state to an amorphous crystalline state, the partial crystalline state can change to a crystalline state, an amorphous state, and a different partial crystalline state, and The amorphous state can change from a partially crystalline state to a crystalline state. Considerations related to the use of thermal, electrical and optical energy to induce structural changes are described below.

構造変化を誘導する熱エネルギーの使用は、結晶状態からアモルファス状態へ、または、アモルファス状態から結晶状態への相変化に関連した熱力学及び動力学を利用する。アモルファス状態は、例えば、カルコゲナイド材料を融点に加熱してから結晶相が生成しないような十分な速度で冷却することによって、いかなる前駆状態(部分結晶状態、結晶状態、アモルファス状態を含む)からも形成することができる。結晶状態は、例えば、核生成及び/または結晶領域の成長ができるように充分な時間、結晶化温度にカルコゲナイド材料を加熱することによって、いかなる前駆状態(部分結晶状態、結晶状態、アモルファス状態を含む)からも形成することができる。結晶化温度は、融点未満にあって、結晶化が起こる温度に相当する。結晶状態または部分結晶状態の自由エネルギーがアモルファス状態の自由エネルギーより低いために部分的な結晶化度が増加するにつれてカルコゲナイド材料の全体のエネルギーが減少する、という点で、結晶化のドライビングフォースは典型的に熱力学的である。部分結晶状態の中の結晶状態または結晶領域の形成(核生成及び成長)は動力学的に可能である。このため、融点未満に加熱すると、結晶相または結晶領域を形成するのに必要な原子の再編成を容易にするエネルギーを与えることによって結晶化が促進される。部分結晶状態の部分的結晶化度は、前にアモルファスであったカルコゲナイド材料の加熱の温度または時間を調節することによって、または、前にアモルファスであったカルコゲナイド材料の冷却速度を調節することによって制御することができる。 The use of thermal energy to induce structural changes exploits thermodynamics and dynamics associated with phase changes from the crystalline state to the amorphous state or from the amorphous state to the crystalline state. Amorphous state, for example, by cooling the chalcogenide material at a sufficient speed so as not crystalline phase generated from the heating to the melting point than any precursor state from (partially crystalline state, crystalline state, comprising amorphous state) Can be formed. Crystalline state, for example, sufficient time to allow the growth of the nucleation and / or crystal region, by heating the crystallization temperature than the chalcogenide material, any precursor to (partially crystalline state, crystalline state, an amorphous state Including). The crystallization temperature is below the melting point and corresponds to the temperature at which crystallization occurs. The driving force for crystallization is typical in that the overall energy of the chalcogenide material decreases as the degree of partial crystallinity increases because the free energy of the crystalline or partially crystalline state is lower than the free energy of the amorphous state. Thermodynamic. Formation of crystal states or crystal regions (nucleation and growth) in the partial crystal state is kinetically possible. Thus, when heated below the melting point, crystallization is promoted by providing energy that facilitates the reorganization of the atoms necessary to form a crystalline phase or crystalline region. Partial crystallinity of the partially crystalline state is controlled by adjusting the temperature or time of heating of the previously amorphous chalcogenide material, or by adjusting the cooling rate of the previously amorphous chalcogenide material can do.

構造変化を誘導する電気エネルギの利用は、標準的には、カルコゲナイド材料への電気(電流または電圧)パルスの適用による。カルコゲナイド材料に適用する電気的パルスの大きさ及び/または時間を調節することによって、部分的結晶化度を連続的に変化させることが可能である。カルコゲナイド材料の構造に及ぼす電気エネルギの影響は、カルコゲナイド材料に適用される電流または電圧パルスの大きさによる、カルコゲナイド材料の低磁界電気抵抗の変化によってしばしば表される。電気エネルギまたは電流パルスの大きさ(エネルギー/電流)の関数としてのカルコゲナイド材料の低磁界電気抵抗(R)の代表例を、図1に示す。図1は、さまざまな大きさの電気エネルギまたは電流パルスから生じるカルコゲナイド材料の低磁界電気抵抗の変化を示しており、通常、抵抗プロットと呼ばれる。   The use of electrical energy to induce structural changes typically relies on the application of electrical (current or voltage) pulses to the chalcogenide material. By adjusting the magnitude and / or time of the electrical pulse applied to the chalcogenide material, it is possible to change the partial crystallinity continuously. The effect of electrical energy on the structure of the chalcogenide material is often represented by changes in the low field electrical resistance of the chalcogenide material due to the magnitude of the current or voltage pulse applied to the chalcogenide material. A representative example of the low field electrical resistance (R) of a chalcogenide material as a function of electrical energy or current pulse magnitude (energy / current) is shown in FIG. FIG. 1 shows the low field electrical resistance change of a chalcogenide material resulting from various magnitudes of electrical energy or current pulses, commonly referred to as a resistance plot.

抵抗プロットは、電気エネルギに対するカルコゲナイド材料の2つの型の応答特性を含む。これらの型は、図1に示される垂直破線10によって、ほぼ境界を定められる。破線10の左の型は、蓄積型カルコゲナイド材料と呼ぶことができる。蓄積型は、電気抵抗が、電気エネルギの増加と共に、ほとんど一定であるかまたは徐々に変化し、ある閾値エネルギー以上で、突然減少するということで特徴づけられる。蓄積型は、このように、エネルギーが増加する方向で、抵抗プロットの左端の点20から、抵抗変化が小さいか緩やかである範囲に相当するプラトー領域(包括的に、符号30で示す)を通って、点40まで伸び、ここで電気抵抗は突然減少する。プラトー30は、水平であるか、傾斜している。印加エネルギーの全蓄積量に相関する構造状態の部分的結晶化度によって、エネルギーが印加された時のカルコゲナイド材料の構造状態が連続的に変化するので、抵抗プロットの左側は蓄積型と呼ばれる。左端の点20は、最も低い部分的結晶化度を有する蓄積型の構造状態に対応する。この状態は、完全にアモルファスであるかまたは若干の残留結晶を含む。エネルギーが加えられるにつれて、部分的結晶化度は増加し、そして、カルコゲナイド材料は、印加エネルギーが増加する方向で、プラトー30に添う複数の部分結晶状態の中で変化する。選択された蓄積状態(蓄積領域の構造状態)は、図1で四角印で示してある。閾値量の印加エネルギーの蓄積により、カルコゲナイド材料の部分的結晶化度は十分増加し、電気抵抗の劇的な減少及びセット状態40の安定化によって特徴づけられるセット状態への変化を遂行する。蓄積領域の構造変化は、それらがプラトー領域30の中で印加エネルギーの増加方向に進行して、最初にカルコゲナイド材料をアモルファス化するかまたはリセットすることでのみ可逆性であるという点で、一方向性である。図1に示される挙動は、必要なエネルギーまたは電流を印加して、カルコゲナイド材料を含むデバイスをセット状態及びリセット状態に多数回サイクルさせても、再現可能である。一旦リセット状態が得られると、より低い振幅の電流パルスを再び印加することができ、そして、カルコゲナイド材料の蓄積反応を再トレースすることができる。セット状態及びリセット状態を多数回サイクルすることはこのように可能であり、これはメモリ・サイクルの高い寿命のために必要な特徴である。   The resistance plot includes two types of response characteristics of chalcogenide materials to electrical energy. These molds are substantially delimited by the vertical dashed line 10 shown in FIG. The mold to the left of the dashed line 10 can be referred to as a storage chalcogenide material. The storage type is characterized in that the electrical resistance is almost constant or gradually changes with increasing electrical energy and suddenly decreases above a certain threshold energy. In this way, the accumulation type passes through a plateau region (generally indicated by reference numeral 30) corresponding to a range in which the resistance change is small or gradual from the left end point 20 of the resistance plot in the direction of increasing energy. And extends to point 40, where the electrical resistance suddenly decreases. The plateau 30 is horizontal or inclined. The structural state of the chalcogenide material when energy is applied continuously changes depending on the partial crystallinity of the structural state that correlates with the total amount of applied energy, so the left side of the resistance plot is called the accumulation type. The leftmost point 20 corresponds to the accumulation type structural state with the lowest partial crystallinity. This state is either completely amorphous or contains some residual crystals. As energy is added, the degree of partial crystallinity increases and the chalcogenide material changes among the plurality of partial crystal states that follow the plateau 30 in the direction of increasing applied energy. The selected accumulation state (structural state of the accumulation region) is indicated by square marks in FIG. By accumulating a threshold amount of applied energy, the partial crystallinity of the chalcogenide material increases sufficiently to perform a change to the set state characterized by a dramatic decrease in electrical resistance and stabilization of the set state 40. The structural changes in the storage region are unidirectional in that they proceed only in the direction of increasing applied energy in the plateau region 30 and are only reversible by first amorphizing or resetting the chalcogenide material. It is sex. The behavior shown in FIG. 1 is reproducible even when the required energy or current is applied and the device containing the chalcogenide material is cycled into the set and reset states many times. Once the reset condition is obtained, a lower amplitude current pulse can be reapplied and the chalcogenide material accumulation response can be retraced. It is thus possible to cycle the set and reset states many times, which is a necessary feature for a high lifetime of memory cycles.

理論に束縛されることを望まない、本発明者は、蓄積型のカルコゲナイド材料へのエネルギーの印加が、新しい結晶領域の核生成または既存の結晶領域の成長またはそれらの組合せによる部分的結晶化度の増大をもたらすと信じている。2本のデバイス電極の間にカルコゲナイド材料を橋渡しするような隣接する結晶ネットワークの形成を防止するために、結晶領域はそれぞれ相対的に孤立して形成されまたは成長するので、プラトー30に沿って部分的結晶化度は増加するが、電気抵抗は非常に緩やかに変化すると信じられている。この種の結晶化は、サブパーコレーション結晶化と呼ぶことができる。セット状態の変化は、2本のデバイス電極の間のカルコゲナイド材料において、隣接した、相互に連結した結晶ネットワークが形成されるようなパーコレーション閾値と一致する。例えば、隣接した領域で結晶化領域がぶつかるほどに十分サイズが大きくなる場合、この種のネットワークが形成され得る。カルコゲナイド材料の結晶化相の電気抵抗はアモルファス相より低いので、パーコレーション閾値は、カルコゲナイド材料による隣接低抵抗導電性経路の形成に対応する。その結果、パーコレーション閾値は、カルコゲナイド材料の抵抗の劇的な減少によって特徴づけられる。蓄積型の左端の位置は、隣接する結晶ネットワークのないアモルファス状態または部分結晶化状態である。サブパーコレーション結晶化は初期のアモルファス状態または部分結晶化状態で開始し、パーコレーション閾値に達してセット状態への変化が起るまで、部分的結晶化度が増加するような複数の部分結晶化状態を通って進行する。   Without wishing to be bound by theory, the inventor has found that the application of energy to a storage chalcogenide material can cause partial crystallinity by nucleation of new crystalline regions or growth of existing crystalline regions or combinations thereof. I believe it will increase. In order to prevent the formation of an adjacent crystal network that bridges the chalcogenide material between the two device electrodes, the crystal regions are formed or grown relatively isolated from each other, so that a portion along the plateau 30 is formed. It is believed that the electrical crystallinity changes very slowly, although the mechanical crystallinity increases. This type of crystallization can be referred to as subpercolation crystallization. The change in set state is consistent with a percolation threshold such that an adjacent, interconnected crystal network is formed in the chalcogenide material between the two device electrodes. For example, this type of network can be formed if the size is large enough to cause a crystallization region to hit an adjacent region. Since the electrical resistance of the chalcogenide material in the crystallization phase is lower than in the amorphous phase, the percolation threshold corresponds to the formation of an adjacent low resistance conductive path by the chalcogenide material. As a result, the percolation threshold is characterized by a dramatic decrease in the resistance of the chalcogenide material. The leftmost position of the accumulation type is an amorphous state or a partially crystallized state without an adjacent crystal network. Subpercolation crystallization begins with an initial amorphous or partially crystallized state, and includes multiple partially crystallized states that increase in partial crystallinity until the percolation threshold is reached and a change to the set state occurs. Proceed through.

図1の破線10の右側の型は、グレースケール型またはグレースケール領域と呼ばれる。グレースケール型は、セット状態40から複数の中間状態(包括的に、符号50で示す)を通って、リセット位置またはリセット状態60まで伸びる。グレースケール型のさまざまな位置は、カルコゲナイド材料のグレースケール状態と呼ばれる。選択したグレースケール状態は、図1で丸印で示されている。図1に示すように、グレースケール型の構造変化は、電流または電気的エネルギーパルスをカルコゲナイド材料に印加することによって誘導される。グレースケール型において、カルコゲナイド材料の抵抗は、印加した電気パルスの大きさによって変化する。グレースケール型の特定の状態の抵抗はカルコゲナイド材料の構造状態に特徴的であり、そして、カルコゲナイド材料の構造状態はグレースケール領域において適用される電流パルスの大きさによって決まる。電流パルスの大きさが増加するにつれて、カルコゲナイド材料の部分的結晶化度は減少する。部分的結晶化度はセットポイント40の近傍で高く、リセット状態60に近づくにつれて次第に減少する。カルコゲナイド材料は、セット状態40における隣接する結晶ネットワークを有する構造状態から、リセット状態における隣接する結晶ネットワークのないアモルファスまたは実質的にアモルファスまたは部分的結晶化の構造状態まで、変化する。大きさを増加させながら電流パルスを印加することは、結晶ネットワークの部分をアモルファス相に変換する効果を有し、最終的にカルコゲナイド材料の隣接する高導電性の結晶経路の破壊または中断を生じる。その結果、グレースケール領域において印加電流パルスの大きさが増加するにつれて、カルコゲナイド材料の抵抗は増加する。   The mold on the right side of the broken line 10 in FIG. 1 is called a gray scale mold or a gray scale region. The gray scale mold extends from the set state 40 through a plurality of intermediate states (generally indicated at 50) to a reset position or reset state 60. The various positions of the gray scale type are referred to as the gray scale state of the chalcogenide material. The selected gray scale state is indicated by a circle in FIG. As shown in FIG. 1, grayscale structural changes are induced by applying a current or electrical energy pulse to the chalcogenide material. In the gray scale type, the resistance of the chalcogenide material varies with the magnitude of the applied electrical pulse. The grayscale specific state resistance is characteristic of the structural state of the chalcogenide material, and the structural state of the chalcogenide material depends on the magnitude of the current pulse applied in the grayscale region. As the magnitude of the current pulse increases, the partial crystallinity of the chalcogenide material decreases. Partial crystallinity is high near the set point 40 and gradually decreases as the reset state 60 is approached. The chalcogenide material varies from a structural state with an adjacent crystal network in the set state 40 to an amorphous or substantially amorphous or partially crystallized structural state without an adjacent crystal network in the reset state. Applying a current pulse while increasing the size has the effect of converting a portion of the crystal network into an amorphous phase, ultimately resulting in the destruction or interruption of the adjacent highly conductive crystal path of the chalcogenide material. As a result, the resistance of the chalcogenide material increases as the magnitude of the applied current pulse increases in the gray scale region.

蓄積領域とは対照的に、グレースケール領域に起こる構造変化は、可逆性で、双方向性である。このために、グレースケール領域は、抵抗プロットの直接上書き領域とも呼ばれる。上記のように、グレースケール領域の各状態は、その抵抗及び電流パルスの大きさによって確認することができ、ある大きさの電流パルスを印加すると、部分的結晶化度の変化が誘導され、状態の特定の抵抗値を生じる。続いて電流パルスを印加すると、カルコゲナイド材料の初期状態の部分的結晶化度に対して、部分的結晶化度を増減することができる。続いて印加した電流パルスの大きさが初期状態を確定するのに用いたのより大きい場合、カルコゲナイド材料の部分的結晶化度は減少し、構造状態はグレースケール抵抗曲線に沿ってより高い抵抗のリセット状態の方向に初期状態から変換される。同様に、次に印加した電流パルスの大きさが初期状態を確定するのに用いたのより小さい場合、カルコゲナイド材料の部分的結晶化度は増加し、構造状態はグレースケール抵抗曲線に沿って抵抗が低くなるセット状態の方向に初期状態から変化する。   In contrast to the accumulation region, the structural changes that occur in the grayscale region are reversible and bidirectional. For this reason, the gray scale region is also referred to as the direct overwriting region of the resistance plot. As described above, each state of the gray scale region can be confirmed by its resistance and the magnitude of the current pulse. When a current pulse of a certain magnitude is applied, a change in partial crystallinity is induced, Produces a certain resistance value. When a current pulse is subsequently applied, the partial crystallinity can be increased or decreased with respect to the initial partial crystallinity of the chalcogenide material. If the magnitude of the subsequently applied current pulse is greater than that used to establish the initial state, the partial crystallinity of the chalcogenide material will decrease and the structural state will be higher resistance along the grayscale resistance curve. Conversion from the initial state in the direction of the reset state. Similarly, when the magnitude of the next applied current pulse is smaller than that used to establish the initial state, the partial crystallinity of the chalcogenide material increases and the structural state is a resistance along the grayscale resistance curve. It changes from the initial state in the direction of the set state where becomes lower.

OUMの応用において、カルコゲナイド材料のグレースケール状態は、メモリデバイスのメモリ状態を決めるために用いられる。最も一般的には、メモリデバイスはメモリ状態としてグレースケール状態のうちの2つを利用する2値メモリデバイスである。ここで、異なった情報値(例えば「O」または「1」)はそれぞれの状態に関係している。各メモリ状態は、カルコゲナイド材料の異なった構造状態に対応し、各構造状態は、例えば、図1のグレースケール状態で示したように、異なる抵抗値によって特徴付けられるので、材料(またはデバイス)の抵抗を測定することによって、状態の読み出しまたは識別を行うことができる。カルコゲナイド材料を特定のメモリ状態に関連した構造状態に変換する操作は、カルコゲナイド材料のプログラミング、カルコゲナイド材料への書き込み、又は、カルコゲナイド材料への情報蓄積と呼ぶことができる。   In OUM applications, the grayscale state of the chalcogenide material is used to determine the memory state of the memory device. Most commonly, the memory device is a binary memory device that utilizes two of the grayscale states as memory states. Here, different information values (for example, “O” or “1”) relate to the respective states. Each memory state corresponds to a different structural state of the chalcogenide material, and each structural state is characterized by a different resistance value, eg, as shown in the gray scale state of FIG. The state can be read or identified by measuring the resistance. The operation of converting a chalcogenide material into a structural state associated with a particular memory state can be referred to as programming the chalcogenide material, writing to the chalcogenide material, or storing information in the chalcogenide material.

読み出しを容易にして、読み出しエラーを最小化するために、2つの状態の抵抗の比が大きくなるように、2値のメモリデバイスのメモリ状態を選択することが望ましい。概して、セット状態(またはセット状態の近傍の状態)及びリセット状態(またはリセット状態の近傍の状態)が、2値メモリの応用において、メモリ状態として選ばれる。抵抗の比は、カルコゲナイドの化学組成、デバイスのカルコゲナイド材料の厚さ及びデバイスの配置等に依存する。標準の2端子デバイス構造において、Ge22Sb22Te56の組成、600のÅの厚さ、及び、0.1μm未満の孔径を有する相変化材料の層では、例えば、リセット状態の抵抗は約100−1000kΩであり、セット状態の抵抗は10kΩ未満である。相変化材料は、一般に、リセット状態で100kΩから1000kΩの範囲の抵抗を示し、セット状態では0.5kΩから約50kΩの範囲の抵抗を示す。好ましい相変化材料においては、リセット状態の抵抗は、少なくとも2倍、標準的には一桁以上、セット状態の抵抗より大きい。2値(シングルビット/デバイス)メモリの応用に加えて、カルコゲナイド材料は、グレースケール状態の中から3つ以上の状態を選択して、情報値を各状態と関連させることにより、非2値すなわち多値ビット/デバイスのメモリデバイスとして利用することができる。ここで、各メモリ状態は、カルコゲナイドの異なった構造状態に対応し、異なった抵抗値によって特徴づけられる。 In order to facilitate reading and minimize read errors, it is desirable to select the memory state of the binary memory device so that the ratio of the resistances of the two states is large. In general, a set state (or a state in the vicinity of the set state) and a reset state (or a state in the vicinity of the reset state) are selected as memory states in a binary memory application. The ratio of resistance depends on the chemical composition of the chalcogenide, the thickness of the chalcogenide material of the device, the placement of the device, and the like. In a standard two-terminal device structure, a layer of phase change material having a composition of Ge 22 Sb 22 Te 56 , a thickness of 600 ridges, and a pore size of less than about 0.1 μm, for example, the resistance in the reset state is about 100-1000 kΩ and the resistance in the set state is less than about 10 kΩ. Phase change materials generally exhibit a resistance in the range of 100 kΩ to 1000 kΩ in the reset state and a resistance in the range of 0.5 kΩ to about 50 kΩ in the set state. In preferred phase change materials, the resistance in the reset state is at least twice, typically more than an order of magnitude greater than the resistance in the set state. In addition to binary (single bit / device) memory applications, chalcogenide materials can select non-binary, ie, by selecting more than two states from grayscale states and associating information values with each state. It can be used as a memory device of a multi-value bit / device. Here, each memory state corresponds to a different structural state of the chalcogenide and is characterized by a different resistance value.

本発明の一実施形態は改善された動作速度を有するデバイスを可能にするカルコゲナイド材料を与えるものであり、ここで、デバイス速度は構造状態間で変化を誘導するのに必要な時間に関連する。前述のように、カルコゲナイド材料への情報の蓄積は、ユーザが蓄積することを望む情報項目を表わすメモリ状態への構造変化を誘導するように、カルコゲナイド材料にエネルギーを印加するようなプロセスを伴う。デバイスの速度は構造変化が起る速度によって支配され、この速度は最終的にカルコゲナイド材料の結晶状態とアモルファス状態(またはその逆)間の変化の動力学に依存する。現象論的な観点からは、部分的結晶化度の増大を誘導する構造変化は、部分的結晶化度の減少を誘導する構造変化より遅いと考えられる。アモルファス相からの結晶相の形成は、不規則相からの規則相の確定を必要とし、規則相の達成は一つ以上の原子間距離にわたる大きな原子再配置を必然的に伴うので、上記のように考えられる。周期的な規則的アレイにおける必要な原子の運動及び原子間結合の再配列には時間スケールが必要であり、そして、結晶化プロセスは必然的に平衡プロセスである。   One embodiment of the present invention provides a chalcogenide material that enables a device with improved operating speed, where the device speed is related to the time required to induce changes between structural states. As described above, accumulating information in the chalcogenide material involves a process such as applying energy to the chalcogenide material to induce a structural change to a memory state that represents the information item that the user desires to accumulate. The speed of the device is governed by the rate at which the structural change occurs, which ultimately depends on the dynamics of the change between the crystalline state and the amorphous state of the chalcogenide material (or vice versa). From a phenomenological point of view, structural changes that induce an increase in partial crystallinity are considered to be slower than structural changes that induce a decrease in partial crystallinity. As described above, the formation of a crystalline phase from an amorphous phase requires the confirmation of an ordered phase from an irregular phase, and the achievement of an ordered phase entails a large atomic rearrangement over one or more interatomic distances. Can be considered. The required atomic motion and periodic rearrangement of interatomic bonds in a periodic regular array requires a time scale, and the crystallization process is necessarily an equilibrium process.

対照的に、部分的結晶化度の減少に至る構造変化は、同一材料の結晶化に関連した平衡時間スケールより短い時間スケールで起こる本質的には非平衡プロセスである。部分的結晶化度の減少は、規則化した結晶領域の、不規則化したアモルファス領域への変化を含む。結晶領域がまず溶融し、次いでクエンチされてアモルファス相を形成する。溶融プロセスは材料の原子運動に関連した時間スケールによって制限されるものではなく、クエンチプロセスは一般に、結晶化プロセスより短い時間スケールで起こる。溶融を引き起こすエネルギーの印加速度及び溶融状態をクエンチさせるためのエネルギーの除去速度によって、変化の時間スケールが決定される。どちらの速度も、外部的実験条件によって制御することができて、極めて短い時間スケールで起こり得る。標準的カルコゲナイド材料では、結晶化プロセスに関連した平衡時間スケールは、典型的には、10−1000ナノ秒であり、一方、アモルファス化(溶融−クエンチ)プロセスはサブナノ秒から10ナノ秒の時間スケールで起こり、実験条件を調節することにより、ピコ秒更にはフェムト秒の時間スケールでも起こるようにすることができる。   In contrast, structural changes leading to a decrease in partial crystallinity are essentially non-equilibrium processes that occur on a time scale shorter than the equilibrium time scale associated with crystallization of the same material. The reduction in the degree of partial crystallinity includes a change of the ordered crystal region to a disordered amorphous region. The crystalline region first melts and then is quenched to form an amorphous phase. The melting process is not limited by the time scale associated with the atomic motion of the material, and the quench process generally occurs on a shorter time scale than the crystallization process. The time scale of change is determined by the rate of application of energy that causes melting and the rate of removal of energy to quench the molten state. Both speeds can be controlled by external experimental conditions and can occur on a very short time scale. For standard chalcogenide materials, the equilibrium time scale associated with the crystallization process is typically 10-1000 nanoseconds, while the amorphization (melt-quenching) process is a sub-nanosecond to 10 nanosecond time scale. By adjusting the experimental conditions, it can be made to occur on a picosecond or even femtosecond time scale.

上記説明から、カルコゲナイド・メモリデバイスの動作の速度は部分的結晶化度が低い状態から部分的結晶化度が高い状態へ変化する速度によって、部分的には、決定されることになる。典型的2値デバイスにおいて、2つのメモリ状態はリセット状態(部分的結晶化度が低い状態)及びセット状態(部分的結晶化度が高い状態)であり、動作速度はリセット状態からセット状態への変化の時間スケールによって著しく影響されると考えられる。アモルファス相から結晶相への変化の速度に加えて、カルコゲナイドデバイスをセット状態にするのに必要な時間は、デバイスの初期状態の結晶化体積分率に依存する。前述のように図1と関連して、カルコゲナイドデバイスのメモリ状態は、セット状態40からリセット状態60まで伸びるグレースケール状態50の中から選択することができる。セット状態40は、前述のようにパーコレーション状態を達成するためにエネルギーを印加して増加分を蓄積することによって、リセット状態60またはグレースケール状態50のうちのいずれかからでも形成することができる。グレースケール状態の一つをセット状態にするのに必要なエネルギー増分の大きさは、図1の60の領域のリセット状態から変化を誘導するのに必要なエネルギーより小さい。   From the above description, the speed of operation of the chalcogenide memory device will be determined in part by the rate at which the partial crystallinity changes from the low partial crystallinity state to the high partial crystallinity state. In a typical binary device, the two memory states are a reset state (low partial crystallinity state) and a set state (high partial crystallinity state), and the operating speed is from the reset state to the set state. It is thought to be significantly affected by the time scale of change. In addition to the rate of change from the amorphous phase to the crystalline phase, the time required to place the chalcogenide device in the set state depends on the initial crystallization volume fraction of the device. As described above, in connection with FIG. 1, the memory state of the chalcogenide device can be selected from among the grayscale states 50 that extend from the set state 40 to the reset state 60. The set state 40 can be formed from either the reset state 60 or the grayscale state 50 by applying energy to accumulate the increment to achieve the percolation state as described above. The magnitude of the energy increment required to put one of the grayscale states into the set state is less than the energy required to induce a change from the reset state in region 60 of FIG.

セット状態に非常に近いグレースケール状態は、セット状態に類似した抵抗及び部分的結晶化度を有する。これらの状態は、比較的低い抵抗を有しており、セット状態への変化を行うのに、比較的低い正味のエネルギー蓄積を必要とする。低抵抗グレースケール状態の部分的結晶化度がセット状態に類似しているということは、低抵抗グレースケール状態の構造配置または条件がセット状態のパーコレーション配置からあまりずれていないことを意味する。セット状態を達成するのに必要とされる構造配置の変化はほんのわずかなので、セット状態の変化を誘導するのに必要な時間はさらに短くなるので、低抵抗のグレースケール状態とセット状態間でさらに急速な変化が可能となる。   The gray scale state very close to the set state has a resistance and partial crystallinity similar to the set state. These states have a relatively low resistance and require a relatively low net energy storage to make a change to the set state. That the partial crystallinity of the low-resistance grayscale state is similar to the set state means that the structural arrangement or conditions of the low-resistance grayscale state are not significantly deviated from the percolation arrangement of the set state. Since only a small change in the structural arrangement is required to achieve the set state, the time required to induce the set state change is even shorter, so there is more between the low resistance grayscale state and the set state. Rapid changes are possible.

しかし、グレースケール状態の抵抗が増加するにつれて、構造配置はより結晶質が少なくなり、セット状態のパーコレーション配置から大きく逸脱する。セット状態を達成するためには、さらに大きなエネルギー蓄積とさらに多量の構造配置の変化が必要である。従って、セット状態への変化の時間スケールは増加する。このため、メモリ状態として高抵抗のグレースケール状態を利用するメモリデバイスの動作速度はより遅くなる。   However, as the resistance in the gray scale state increases, the structural arrangement becomes less crystalline and deviates significantly from the set percolation arrangement. Achieving the set state requires greater energy storage and a greater amount of structural configuration change. Therefore, the time scale of change to the set state increases. For this reason, the operation speed of the memory device using the high-resistance gray scale state as the memory state becomes slower.

上記の議論により、メモリ状態間の変化速度及び、メモリデバイスの動作速度を支配する2つの重要な要因は、稼動しているカルコゲナイド材料の、アモルファスまたは部分的結晶化度が低い状態からの固有の結晶化速度と、そのカルコゲナイド材料の結晶化度の初期状態であることを示した。速い動作速度は、セット状態のパーコレーション配置からあまりずれていない構造配置を有するメモリ状態を選択することによって達成できるのは事実であるが、この方法は、多くの場合、不十分である。主な欠点は、そのような方法においては、異なるメモリ状態間の抵抗の比が低くなって異なる状態の抵抗が類似するために、異なるメモリ状態の中で読み出し時に識別するのが一層困難になるということである。   From the above discussion, two important factors governing the rate of change between memory states and the speed of operation of the memory device are the inherent characteristics of a working chalcogenide material from an amorphous or partially crystalline state. It was shown that this is the initial state of the crystallization rate and the crystallinity of the chalcogenide material. While it is true that fast operating speed can be achieved by selecting a memory state with a structural arrangement that does not deviate much from the set state percolation arrangement, this method is often insufficient. The main drawback is that in such a method, the resistance ratio between the different memory states is low and the resistances of the different states are similar, making it more difficult to distinguish among the different memory states at the time of reading. That's what it means.

本発明では、改良された固有の結晶化速度を示すようなカルコゲナイド組成物によって、より速い動作速度を達成するより有効な方法が実現される。本発明のカルコゲナイド合金は、従来の合金に比べて、抵抗がさらに広い範囲にわたっているグレースケール状態からセット状態への急速な変化を示す、カルコゲナイド・メモリデバイスを可能にする。急速な結晶化により、セット状態のパーコレーション配置からのグレースケール状態の構造配置の初期のずれは、変化速度を確定するのに重要性が低くなるので、固有の結晶化速度が速いと、高抵抗のグレースケール状態からセット状態への急速な変化が可能となる。高い結晶化速度は、高抵抗のメモリ状態とセット状態の間の構造配置のずれの増加を補償することができる。本発明のカルコゲナイド合金は、このように、高い動作速度、及び、メモリ状態間の高い抵抗比を与えるメモリデバイスを可能にする。   In the present invention, chalcogenide compositions that exhibit improved intrinsic crystallization rates provide a more effective way of achieving higher operating speeds. The chalcogenide alloys of the present invention enable chalcogenide memory devices that exhibit a rapid change from grayscale to set states over a wider range of resistance compared to conventional alloys. Due to the rapid crystallization, the initial deviation of the gray scale structure from the set percolation arrangement is less important in determining the rate of change, so the higher the intrinsic crystallization speed, the higher the resistance. It is possible to change rapidly from a gray scale state to a set state. The high crystallization rate can compensate for the increase in structural configuration shift between the high resistance memory state and the set state. The chalcogenide alloys of the present invention thus enable memory devices that provide high operating speeds and high resistance ratios between memory states.

理論に束縛されることは望まないが、本発明者はカルコゲナイド材料の結晶化プロセスは、アモルファス領域からの結晶領域の核生成、核生成した相の成長、及び、既存の結晶領域の成長というメカニズムの一つ以上によって生じることができると認識している。これらのメカニズムのうちの一つ以上の速度が高まると、結晶化速度は増加すると考えられる。高い核生成速度は結晶質の核の濃度を増加させ、そして、結晶質の核は結晶化プロセスの種となるので、より速い結晶化速度がもたらされる。成長とは、既存の結晶領域のサイズが、結晶領域の境界で、アモルファス材料から結晶質の材料に界面転換することによって、増加するプロセスである。成長速度の増加は結晶領域の拡大を促進し、パーコレーション構造配置への変化を促進する。   While not wishing to be bound by theory, the inventor believes that the crystallization process of chalcogenide materials is based on the mechanisms of nucleation of crystalline regions from amorphous regions, growth of nucleated phases, and growth of existing crystalline regions. We recognize that it can be caused by one or more of It is believed that the crystallization rate increases as the rate of one or more of these mechanisms increases. High nucleation rates increase the concentration of crystalline nuclei, and crystalline nuclei are seeds for the crystallization process, resulting in faster crystallization rates. Growth is a process in which the size of an existing crystalline region is increased by interfacial conversion from an amorphous material to a crystalline material at the crystalline region boundary. Increasing the growth rate promotes the expansion of the crystal region and promotes the change to the percolation structure arrangement.

アモルファス相からの結晶相の形成は、通常、熱力学的には支持されるが、動力学的には抑制される。融点より下の温度では、結晶相の自由エネルギーはアモルファス相の自由エネルギーより低いので、結晶化のための熱力学的ドライビングフォースが存在する。しかし、上記のように、結晶化するためには、材料が規則化した結晶状態を実現するのに必要な原子再配列を行うことが必要である。必要な再配列を誘導するためには、エネルギー障壁を乗り越えなければならないが、このエネルギー障壁は結晶化を抑制するように作用する。核生成プロセス及び成長プロセスには、両方ともエネルギー障壁が付随する。エネルギー障壁の大きさが増加するにつれて、結晶化プロセスの動力学的確率は減少する。本発明の合金において観察される高い結晶化速度は、核生成プロセスと成長プロセスのどちらかまたは両方に関連したエネルギー障壁の減少によると説明することができる。エネルギー障壁の減少は、結晶化温度と融点との間の温度で容易に原子再配列を示すカルコゲナイド組成物で起こる。構造的剛性の低い組成物、特にアモルファス相において、容易な再配列が期待される。   Formation of the crystalline phase from the amorphous phase is usually thermodynamically supported but kinetically suppressed. At temperatures below the melting point, the free energy of the crystalline phase is lower than the free energy of the amorphous phase, so there is a thermodynamic driving force for crystallization. However, as described above, in order to crystallize, it is necessary to perform atomic rearrangement necessary for realizing a crystallized state in which the material is ordered. In order to induce the necessary rearrangement, the energy barrier must be overcome, which acts to suppress crystallization. Both nucleation and growth processes are associated with energy barriers. As the energy barrier size increases, the kinetic probability of the crystallization process decreases. The high crystallization rate observed in the alloys of the present invention can be explained by the reduced energy barrier associated with either or both of the nucleation process and the growth process. The energy barrier reduction occurs in chalcogenide compositions that readily exhibit atomic rearrangement at temperatures between the crystallization temperature and the melting point. Easy rearrangement is expected in compositions with low structural rigidity, especially in the amorphous phase.

本発明の組成物における異なる元素の相対的な原子濃度によって、結晶化速度が改良されていることの説明が可能である。本発明の材料は、一般に、Ge、Sb及びTeを含む。これらの元素は、それぞれ、四価、三価、二価である。多くのアモルファス・カルコゲナイド相において、Teは拡張鎖状構造の形成を促進し、Ge及びSbは鎖間の架橋を促進するように作用する改良元素として機能する。Geは架橋を強く促進する元素であるが、Sbは適度に架橋させるだけの元素である。架橋することはアモルファス相の構造の剛性を高めるように作用するので、Ge及び/またはSb濃度が減少すると、アモルファス相の剛性が低くなる傾向がある。しかし、Ge及び/またはSb濃度が低下すると、Te濃度は増加するので、鎖の長さを長くする効果がある。鎖が長いと、結晶化を助長する規則化状態をつくるために再配列するのが難しいので、長い鎖長は結晶化の観点からは不利である。本発明のカルコゲナイド材料は、従来技術材料に比べて、GeとTeの原子濃度が低く、Sbの原子濃度が高い。Geの減少は、アモルファス相における架橋の形成が減少する傾向を示しており、構造的剛性の減少によって結晶化を促進するように作用する。Teの減少はアモルファス相の構造のような鎖の数及び/または長さを減少させるように作用し、原子再配列を容易にすることによって結晶化を促進することができる。Sbは架橋促進元素であるが、Geより効果的でない。Te濃度が減少していることを考慮すると、Sb濃度の増加の構造剛性に及ぼす影響は、重要ではない。本発明のカルコゲナイド組成物は、このように、カルコゲナイド材料の結晶化傾向の基礎をなす要因のバランスが最適であることを示すものである。   The relative atomic concentration of different elements in the composition of the present invention can explain the improved crystallization rate. The material of the present invention generally includes Ge, Sb and Te. These elements are tetravalent, trivalent, and divalent, respectively. In many amorphous chalcogenide phases, Te promotes the formation of extended chain structures, and Ge and Sb function as improving elements that act to promote interchain cross-linking. Ge is an element that strongly promotes crosslinking, but Sb is an element that is only moderately crosslinked. Since cross-linking acts to increase the rigidity of the structure of the amorphous phase, when the Ge and / or Sb concentration decreases, the rigidity of the amorphous phase tends to decrease. However, when the Ge and / or Sb concentration is decreased, the Te concentration is increased, which has the effect of increasing the chain length. Long chains are disadvantageous from a crystallization point of view because long chains are difficult to rearrange in order to create an ordered state that promotes crystallization. The chalcogenide material of the present invention has a lower atomic concentration of Ge and Te and a higher atomic concentration of Sb than the prior art material. The decrease in Ge shows a tendency to reduce the formation of bridges in the amorphous phase and acts to promote crystallization by reducing the structural rigidity. Reduction of Te acts to reduce the number and / or length of chains, such as the structure of the amorphous phase, and can facilitate crystallization by facilitating atomic rearrangement. Sb is a cross-linking promoting element, but is less effective than Ge. Considering the decrease in Te concentration, the effect of increasing Sb concentration on structural rigidity is not significant. The chalcogenide composition of the present invention thus shows that the balance of the factors underlying the crystallization tendency of the chalcogenide material is optimal.

本発明の一実施形態においては、合金は、11―22原子%の範囲のGe濃度、22―65原子%の範囲のSb濃度、及び、28―55原子%の範囲のTe濃度を有する材料である。他の実施形態では、合金は、13―20原子%の範囲のGe濃度、28―43原子%の範囲のSb濃度、及び、43―55原子%の原子%の範囲のGe濃度、32―35原子%の範囲のSb濃度、及び、48―51原子%の範囲のTe濃度を有する材料である。   In one embodiment of the invention, the alloy is a material having a Ge concentration in the range of 11-22 atomic percent, an Sb concentration in the range of 22-65 atomic percent, and a Te concentration in the range of 28-55 atomic percent. is there. In other embodiments, the alloy has a Ge concentration in the range of 13-20 atomic percent, an Sb concentration in the range of 28-43 atomic percent, and a Ge concentration in the range of 43-55 atomic percent, 32-35 A material having an Sb concentration in the atomic percent range and a Te concentration in the 48-51 atomic percent range.

本発明の範囲内のカルコゲナイド組成物の具体例及び本発明のカルコゲナイド組成物を含むデバイスの特性を、以下の実施例で説明する。   Specific examples of chalcogenide compositions within the scope of the present invention and the properties of devices comprising the chalcogenide compositions of the present invention are described in the following examples.

(実施例1)
この実施例では、本発明に基づいた活性なカルコゲナイド層を有するメモリデバイスの作製について述べる。このデバイス構造は、通常用いられる2端子デバイス設計となっており、上部電極及び下部電極と電気的に接触している、孔を配置した活性カルコゲナイド層を有する。2つの異なるデバイス構成が使われており、各々について同様の結果が達成された。どちらの設計も、厚いSiO表面酸化物層を有するSiウェーハに堆積させた。
Example 1
This example describes the fabrication of a memory device having an active chalcogenide layer according to the present invention. This device structure is a commonly used two-terminal device design and has an active chalcogenide layer with holes in electrical contact with the upper and lower electrodes. Two different device configurations were used, and similar results were achieved for each. Both designs were deposited on Si wafers with a thick SiO 2 surface oxide layer.

1つの設計においては、500Åの厚さを有するカルコゲナイド層を、<1000Åの寸法で周囲にSiO層を有する円形の下部電極に堆積させた。次に、そのままで、カルコゲナイド層の上に400Åのカーボン層、カーボン層の上に一つ以上の導電層を堆積させて、上部電極を堆積させた。導電層は、標準的には、300ÅのTiN層及び500ÅのTi層から成る。 In one design, a chalcogenide layer having a thickness of 500 mm was deposited on a circular lower electrode having a dimension of <1000 mm and a surrounding SiO 2 layer. Next, as it is, a 400-cm carbon layer was deposited on the chalcogenide layer, and one or more conductive layers were deposited on the carbon layer to deposit an upper electrode. The conductive layer typically consists of a 300Å TiN layer and a 500Å Ti layer.

第2の設計においては、350Åの下部電極層(例えばTiAlN)が表面酸化物層上に堆積され、そして、絶縁層(例えばSiO2)が下部電極上に堆積された。ほぼ800Åの直径を有する孔が、絶縁層に形成された。続いて、500Åの厚さを有するカルコゲナイド層が堆積された。カルコゲナイド層は、孔をコーティングして、周囲の絶縁層上に水平方向に拡がっている。次に、そのままで、カルコゲナイド層の上に400Åのカーボン層、カーボン層の上に一つ以上の導電層を堆積させて、上部電極を堆積させた。導電層は、標準的には300ÅのTiN層及び500ÅのTi層を含んだ。   In the second design, a 350 mm lower electrode layer (eg, TiAlN) was deposited on the surface oxide layer and an insulating layer (eg, SiO 2) was deposited on the lower electrode. A hole having a diameter of approximately 800 mm was formed in the insulating layer. Subsequently, a chalcogenide layer having a thickness of 500 mm was deposited. The chalcogenide layer coats the holes and extends horizontally on the surrounding insulating layer. Next, as it is, a 400-cm carbon layer was deposited on the chalcogenide layer, and one or more conductive layers were deposited on the carbon layer to deposit an upper electrode. The conductive layer typically included a 300 Ti TiN layer and a 500 Ti Ti layer.

各々の設計のデバイスに適切なリソグラフィー及びパターニングを行って、デバイスのアドレス指定ができるようにし、そして、デバイスは300℃で30分間焼鈍した。どちらのデバイス設計も従来技術において周知であり、そして、例えば、カルコゲナイド相変化メモリ・セルに関するさらなる情報は、たとえば、米国特許No.5,166,758、米国特許No.5,296,716、米国特許No.5,414,271、米国特許No.5,359,205、米国特許No.5,166,758に見出される。

Figure 0005520484
Appropriate lithography and patterning was performed on each design of the device to allow device addressing and the device was annealed at 300 ° C. for 30 minutes. Both device designs are well known in the prior art, and further information regarding, for example, chalcogenide phase change memory cells can be found, for example, in US Pat. No. 5,166,758, US Pat. No. 5,296,716, US Pat. No. 5,414,271, US Pat. No. 5,359,205, US Pat. 5,166,758.
Figure 0005520484

実施例1の各メモリデバイスのカルコゲナイド層は、RF同時スパッタリング法により、GeSbTe、Ge、及び、Sbのターゲットを用いて、200℃で堆積された。スパッタリングプロセスにおける、入力、イオン・エネルギー、露出時間及び異なるターゲットの使用等を制御することによって、異なる組成のカルコゲナイド膜が作製された。表1に示した組成のカルコゲナイド層を有するメモリデバイスが作製された。組成は、カルコゲナイド材料に含まれる元素の原子パーセントで示されている。原子パーセントは、本発明において、原子濃度とも呼ばれている。実施例1では、表1に示した組成のカルコゲナイド層を有する多くのデバイスを作製した。カルコゲナイド材料及びそれを含むデバイスは、ここで、表1の組成、または、左側の列に示された記号によって参照される。 The chalcogenide layer of each memory device of Example 1 was deposited at 200 ° C. using a Ge 2 Sb 2 Te 5 , Ge, and Sb target by RF co-sputtering. By controlling the input, ion energy, exposure time, use of different targets, etc. in the sputtering process, chalcogenide films of different compositions were made. A memory device having a chalcogenide layer having the composition shown in Table 1 was produced. The composition is given in atomic percent of the elements contained in the chalcogenide material. The atomic percent is also referred to as atomic concentration in the present invention. In Example 1, many devices having a chalcogenide layer having the composition shown in Table 1 were manufactured. The chalcogenide material and the device comprising it are now referred to by the composition in Table 1 or the symbols shown in the left column.

実施例1のデバイスは、カルコゲナイド材料、カルコゲナイド材料と電気的な接続をする第1端子及びカルコゲナイド材料と電気的な接続をする第2端子を含む電気デバイスであり、ここで、上述したカルコゲナイド組成物の各々を用いて、一つ以上のデバイスが作製された。各デバイスは、複数のリセット状態(図1の右側の状態)または複数の蓄積状態(図1の左側の状態)またはリセット状態と蓄積状態の組合せで作動することができるので、デバイスの動作特性は図1に示した挙動に定性的に類似している。カルコゲナイド組成が異なると、デバイスの動作特性が異なってくるが、このような差異は以下に実施例2で説明する。   The device of Example 1 is an electrical device including a chalcogenide material, a first terminal in electrical connection with the chalcogenide material, and a second terminal in electrical connection with the chalcogenide material, wherein the chalcogenide composition described above One or more devices were fabricated using each of the above. Each device can operate in multiple reset states (state on the right side of FIG. 1), multiple storage states (state on the left side of FIG. 1), or a combination of reset and storage states, so that the operating characteristics of the device are It is qualitatively similar to the behavior shown in FIG. Different chalcogenide compositions result in different device operating characteristics, which are described in Example 2 below.

(実施例2)
実施例2では、本発明によるカルコゲナイド材料を含むデバイスの改良された結晶化速度について説明する。実施例2で用いたデバイス構造は、実施例1で述べた上記の構造に対応する。実施例1に示したカルコゲナイド組成物のいくつかを含むデバイスの結晶化速度を測定した。測定においては、デバイスに電流パルスを印加し、カルコゲナイドを応答曲線のグレースケール部分の初期状態に変化させた。初期状態の抵抗を記録した。実験の次のステップにおいて、デバイスにエネルギーを印加し、そして、デバイスをセット状態にするのに必要な時間を記録した。印加エネルギーは、一定の振幅と変動幅を有する電流パルスの形である。パルスのエネルギーは、デバイスの抵抗‐電流プロットの蓄積反応型において、デバイスが作動するようなものである(図1参照)。デバイスの抵抗は、デバイスに20nsから5μsまでの変動パルス巾でパルスを印加した場合の時間の関数として、モニタした。セット状態への変化は、先に図1に関連して述べたような抵抗の減少によって示された。セット状態を達成するのに必要なパルス時間を記録した。各デバイスについて、広範の抵抗にわたっているグレースケール型においていくつかの異なる初期状態を設定して実験を繰り返し、そして、初期状態の抵抗とデバイスをセット状態にするのに必要なパルス時間との関係を決定した。
(Example 2)
Example 2 describes the improved crystallization rate of a device comprising a chalcogenide material according to the present invention. The device structure used in Example 2 corresponds to the above structure described in Example 1. The crystallization rate of a device containing some of the chalcogenide compositions shown in Example 1 was measured. In the measurement, a current pulse was applied to the device to change the chalcogenide to the initial state of the gray scale portion of the response curve. The initial resistance was recorded. In the next step of the experiment, energy was applied to the device and the time required to set the device in the set was recorded. The applied energy is in the form of a current pulse having a constant amplitude and fluctuation range. The energy of the pulse is such that the device operates in the accumulation response type of the device's resistance-current plot (see FIG. 1). The device resistance was monitored as a function of time when pulses were applied to the device with varying pulse widths from 20 ns to 5 μs. The change to the set state was indicated by a decrease in resistance as described above in connection with FIG. The pulse time required to achieve the set state was recorded. For each device, repeat the experiment with several different initial states in a grayscale type over a wide range of resistors, and determine the relationship between the initial state resistance and the pulse time required to set the device. Were determined.

図2は、デバイスをセット状態にするのに必要なパルス時間の、実験において使用された初期状態の抵抗に対する依存性を示す。デバイスをセット状態にするのに必要なパルス時間は、セットパルス巾とも呼ばれ、図2でWsetで表されている。セットパルス時間は、秒を単位として報告される。実験において使用された初期状態の抵抗は、実験の開始に先立ってリセットされる、デバイスのグレースケール状態の抵抗を表すので、デバイスのリセット抵抗とも呼ばれる。(この用語の枠組みの範囲で、最大の抵抗を有するリセット状態は、飽和リセット状態と呼ばれる。)初期状態の抵抗は、図2でRrsで示され、オームを単位として報告される。図2は、いくつかのデータ曲線を示す。各データ曲線は異なるカルコゲナイド組成を含むデバイスに対応し、各曲線上の点はデバイスの異なるリセット状態に対応する。図2の凡例は、表1の表示によって、各データ曲線に関連したカルコゲナイド組成を特定する。「対照」で表わされるデータ曲線は、従来技術のGeSbTeの組成を含むデバイスをいう。 FIG. 2 shows the dependence of the pulse time required to set the device on the initial state resistance used in the experiment. The pulse time required to set the device in a set state is also called a set pulse width, and is represented by W set in FIG. The set pulse time is reported in seconds. The initial resistance used in the experiment is also referred to as the device's reset resistance because it represents the grayscale resistance of the device that is reset prior to the start of the experiment. (In the scope of this terminology, the reset state with the greatest resistance is called the saturated reset state.) The initial state resistance is denoted R rs in FIG. 2 and is reported in ohms. FIG. 2 shows several data curves. Each data curve corresponds to a device containing a different chalcogenide composition, and a point on each curve corresponds to a different reset state of the device. The legend of FIG. 2 identifies the chalcogenide composition associated with each data curve by the display in Table 1. The data curve represented by “ control ” refers to a device comprising a composition of prior art Ge 2 Sb 2 Te 5 .

対照デバイスのデータ曲線は、従来技術のカルコゲナイド材料の応答の典型である。対照デバイスのリセット状態の抵抗が約4.5kΩ未満である場合、セットパルス時間は約20nsである。しかし、この抵抗が約4.5kΩより高いと、セットパルス時間は劇的に増加し、約11.9kΩの抵抗で約400nsの値に達する。抵抗が2倍よりわずかに大きいようなメモリ状態に対し、セットパルス時間は約20倍大きくなる。実際のメモリ応用においては、読出時に異なる状態を信頼性をもって区別ができるようにするために、メモリ状態間の抵抗の比は2より大きいことが望ましい。対照デバイスの場合、セットパルス時間が大きく増加すると、抵抗の2倍の増加を伴うことをデータが示している。動作速度に関しては、より高い抵抗状態の、より長いセットパルス時間が制御要因となる。 The control device data curve is typical of the response of prior art chalcogenide materials. If the reset resistance of the control device is less than about 4.5 kΩ, the set pulse time is about 20 ns. However, if this resistance is higher than about 4.5 kΩ, the set pulse time increases dramatically, reaching a value of about 400 ns with a resistance of about 11.9 kΩ. For memory states where the resistance is slightly greater than twice, the set pulse time is about 20 times greater. In actual memory applications, it is desirable that the resistance ratio between memory states be greater than 2 so that different states can be reliably distinguished during reading. For the control device, the data show that a large increase in set pulse time is accompanied by a two-fold increase in resistance. With respect to operating speed, a longer set pulse time with a higher resistance state becomes a control factor.

本発明に係る合金を含むデバイスのデータ曲線を考察すると、セットパルス時間とリセット抵抗の間にさらに非常に好ましい関係が示されている。本発明の合金を含むデバイスのデータ曲線は、一般に、対照デバイスのデータ曲線より大きく下がる。本発明の合金を含むデバイスは、より高いリセット抵抗を有する状態に対して、短いセットパルス時間を与えるという有益な特徴を示す。図2から選択したデータ曲線からの代表的なデータ・ポイントを、表2にまとめた。

Figure 0005520484
Considering the data curve of the device containing the alloy according to the invention, a much more favorable relationship is shown between the set pulse time and the reset resistance. The data curve of the device containing the alloy of the present invention is generally much lower than the data curve of the control device. Devices comprising the alloys of the present invention exhibit the beneficial feature of providing short set pulse times for conditions with higher reset resistance. Representative data points from the data curve selected from FIG. 2 are summarized in Table 2.
Figure 0005520484

データ・ポイントは、従来技術の対照合金に対する本発明の合金の利点を明確に示している。本発明の合金を含むデバイスにおいては、ずっと高いリセット抵抗(そして、ずっと広い範囲のリセット抵抗)で、短いセットパルス時間が観察される。例えば、Ge17.8Sb33.3Te48.9合金を含むデバイスにおいては、抵抗が20倍を超えて増加しても、わずか4.3倍のセットパルス時間の増加を伴うだけである。表2に列挙した合金を含み、本発明で開示した他の合金についても、同様に好ましい結果が観察された。 The data points clearly demonstrate the advantages of the alloys of the present invention over prior art control alloys. In devices containing the alloys of the present invention, a short set pulse time is observed with a much higher reset resistance (and a much wider range of reset resistance). For example, in a device comprising Ge 17.8 Sb 33.3 Te 48.9 alloy, increasing the resistance by more than 20 times only involves an increase in set pulse time of only 4.3 times. Similar favorable results were observed for other alloys disclosed in this invention, including the alloys listed in Table 2.

このように本発明の合金によって作動するデバイスは、従来技術合金によって作動する類似デバイスよりさらに広いリセット抵抗の範囲に対して、より高速のセット状態への変化を示す。応用の観点からは、広い範囲の抵抗にわたって観察される高速のセット状態への変化は、動作速度を犠牲にすることなく、抵抗が大きく異なるメモリ状態を用いた2値デバイスの作動を可能にするので、有益である。例えば、対照デバイスの場合、抵抗が2倍より僅かに大きく異なるようなメモリ状態間で、400nsのセットパルス時間で作動が可能となる。一方、Ge17.8Sb33.3Te48.9を含むデバイスの場合、抵抗が20倍以上異なるようなメモリ状態間で、僅か86nsのセットパルス時間で作動が可能となる。抵抗が大きく異なる状態間での作動は、そのような状態が読出し時の識別を容易にし、セル間のプログラミングの変動を許容するので、好ましい。抵抗の比が大きいと、読出しエラーが減少する。 Thus, devices that operate with the alloys of the present invention exhibit a faster transition to the set state for a wider range of reset resistance than similar devices that operate with prior art alloys. From an application point of view, the change to a fast set state observed over a wide range of resistors allows the operation of a binary device using memory states with very different resistances without sacrificing operating speed. So it is beneficial. For example, the control device allows operation with a set pulse time of 400 ns between memory states where the resistances differ slightly more than twice. On the other hand, devices including Ge 17.8 Sb 33.3 Te 48.9 can be operated with a set pulse time of only 86 ns between memory states with resistances differing by a factor of 20 or more. Operation between states with significantly different resistances is preferred because such states facilitate identification during reading and allow for programming variations between cells. Larger resistor ratios reduce read errors.

本発明の合金を含むデバイスは、多数の状態を有するメモリに応用する場合も有利である。本発明の合金が、広範囲の抵抗状態に対してセット状態への変化を高速で起こすということは、デバイス速度の犠牲は少なくて、さらに他のメモリ状態による作動が可能になることを意味する。例えば、十分に正確なメモリ状態読出性のために、約2という最小の抵抗比を望む場合、400nsのセットパルス時間で制限される速度で作動させたいとするなら、対照デバイスにおいてはメモリ状態は二つだけ利用可能である。一方、Ge17.8Sb33.3Te48.9を含むデバイスの場合、抵抗比2を示す連続的な5つのメモリ状態を、セットパルス時間86nsによって定義されるより速い速度での動作のために定めることができる。 Devices comprising the alloys of the present invention are also advantageous when applied to memories having multiple states. The fact that the alloy of the present invention undergoes a change to a set state at a high speed with respect to a wide range of resistance states means that the device speed can be reduced and operation by other memory states is possible. For example, for a sufficiently accurate memory state readability, if a minimum resistance ratio of about 2 is desired, and if it is desired to operate at a speed limited by a set pulse time of 400 ns, the memory state in the control device is Only two are available. On the other hand, in the case of a device comprising Ge 17.8 Sb 33.3 Te 48.9 , five consecutive memory states exhibiting a resistance ratio of 2 can be operated at a faster rate defined by the set pulse time 86 ns. Can be determined.

本発明は、少なくとも2つの端子を有する、電気的接続用カルコゲナイド材料を含む電気デバイスを提供するものであり、ここで、デバイスはカルコゲナイド材料の構造的特徴で決定される複数の状態の間で作動することができる。本発明の一実施形態においては、デバイスの動作状態は、2つ以上のリセット状態を含み、一つのリセット状態の抵抗は他のリセット常態の抵抗より3倍以上大きく、高い方の抵抗状態の必要セットパルス時間は、低い方の抵抗状態の必要セットパルス時間より20倍未満大きい。他の実施形態では、デバイスの作動状態は、2つ以上のリセット状態を含み、一つのリセット状態の抵抗は他のリセット常態の抵抗より3倍以上大きく、高い方の抵抗状態の必要セットパルス時間は、低い方の抵抗状態の必要セットパルス時間より10倍未満大きい。さらに他の実施形態では、デバイスの作動状態は、2つ以上のリセット状態を含み、一つのリセット状態の抵抗は他のリセット常態の抵抗より3倍以上大きく、高い方の抵抗状態の必要セットパルス時間は、低い方の抵抗状態の必要セットパルス時間より5倍未満大きい。さらに他の実施形態では、デバイスの作動状態は、2つ以上のリセット状態を含み、一つのリセット状態の抵抗は他のリセット常態の抵抗より3倍以上大きく、高い方の抵抗状態の必要セットパルス時間は、低い方の抵抗状態の必要セットパルス時間より2倍未満大きい。   The present invention provides an electrical device comprising a chalcogenide material for electrical connection having at least two terminals, wherein the device operates between a plurality of states determined by structural features of the chalcogenide material. can do. In one embodiment of the invention, the operating state of the device includes more than one reset state, the resistance of one reset state being more than three times greater than the resistance of the other reset state, and the higher resistance state is required. The set pulse time is less than 20 times greater than the required set pulse time for the lower resistance state. In other embodiments, the operational state of the device includes more than one reset state, the resistance of one reset state being more than three times greater than the resistance of the other reset state, and the required set pulse time of the higher resistance state. Is less than 10 times greater than the required set pulse time for the lower resistance state. In yet another embodiment, the operating state of the device includes more than one reset state, the resistance of one reset state being more than three times greater than the resistance of the other reset state, and the required set pulse of the higher resistance state. The time is less than 5 times greater than the required set pulse time for the lower resistance state. In yet another embodiment, the operating state of the device includes more than one reset state, the resistance of one reset state being more than three times greater than the resistance of the other reset state, and the required set pulse of the higher resistance state. The time is less than twice as long as the required set pulse time for the lower resistance state.

一実施形態では、デバイスの動作状態は2つ以上のリセット状態を含み、1つのリセット状態の抵抗が他のリセット状態の抵抗より10倍以上大きく、そして、高いほうの抵抗状態に必要なセットパルス時間は低いほうの抵抗状態に必要なセットパルス時間より20倍未満大きい。他の実施形態では、デバイスの動作状態は2つ以上のリセット状態を含み、1つのリセット状態の抵抗が他のリセット状態の抵抗より10倍以上大きく、そして、高いほうの抵抗状態に必要なセットパルス時間は低いほうの抵抗状態に必要なセットパルス時間より10倍未満大きい。他の実施形態では、デバイスの動作状態は2つ以上のリセット状態を含み、1つのリセット状態の抵抗が他のリセット状態の抵抗より10倍以上大きく、そして、高いほうの抵抗状態に必要なセットパルス時間は低いほうの抵抗状態に必要なセットパルス時間より5倍未満大きい。   In one embodiment, the operating state of the device includes more than one reset state, the resistance of one reset state is more than 10 times greater than the resistance of the other reset state, and the set pulse required for the higher resistance state The time is less than 20 times greater than the set pulse time required for the lower resistance state. In other embodiments, the operating state of the device includes more than one reset state, the resistance of one reset state being more than 10 times greater than the resistance of the other reset state, and the set required for the higher resistance state The pulse time is less than 10 times greater than the set pulse time required for the lower resistance state. In other embodiments, the operating state of the device includes more than one reset state, the resistance of one reset state being more than 10 times greater than the resistance of the other reset state, and the set required for the higher resistance state The pulse time is less than 5 times greater than the set pulse time required for the lower resistance state.

一実施形態において、デバイスの動作状態は2つ以上のリセット状態を含み、1つのリセット状態の抵抗が他のリセット状態の抵抗より20倍以上大きく、そして、高いほうの抵抗状態に必要なセットパルス時間は低いほうの抵抗状態に必要なセットパルス時間より20倍未満大きい。他の実施形態では、デバイスの動作状態は2つ以上のリセット状態を含み、1つのリセット状態の抵抗が他のリセット状態の抵抗より20倍以上大きく、そして、高いほうの抵抗状態に必要なセットパルス時間は低いほうの抵抗状態に必要なセットパルス時間より10倍未満大きい。さらに他の実施形態では、デバイスの動作状態は2つ以上のリセット状態を含み、1つのリセット状態の抵抗が他のリセット状態の抵抗より20倍以上大きく、そして、高いほうの抵抗状態に必要なセットパルス時間は低いほうの抵抗状態に必要なセットパルス時間より5倍未満大きい。   In one embodiment, the operating state of the device includes more than one reset state, the resistance of one reset state is more than 20 times greater than the resistance of the other reset state, and the set pulse required for the higher resistance state The time is less than 20 times greater than the set pulse time required for the lower resistance state. In other embodiments, the operating state of the device includes more than one reset state, the resistance of one reset state being more than 20 times greater than the resistance of the other reset state, and the set required for the higher resistance state The pulse time is less than 10 times greater than the set pulse time required for the lower resistance state. In still other embodiments, the operating state of the device includes more than one reset state, the resistance of one reset state being more than 20 times greater than the resistance of the other reset state, and required for the higher resistance state. The set pulse time is less than 5 times greater than the set pulse time required for the lower resistance state.

図3は、図2から抽出されたものであり、対照デバイスと本発明の合金を含むデバイスに対して選択されたセットパルス巾データを要約している。図3は、従来技術の対照合金を含むデバイス及び本発明の合金のいくつかを含むデバイスに対する100kΩの抵抗を有するリセット状態からのセットパルス時間を具体的に示したものである。各デバイスの変化におけるセット状態は、5kΩ未満の抵抗を有する。図3では、デバイスの活性カルコゲナイド層中のGe、Sb及びTeの原子パーセンとの関数として、セットパルス巾がプロットされている。Ge、Sb及びTeの原子パーセントは、それぞれ、菱形記号、三角記号及び四角記号によって表されている。各元素の原子パーセントはいくつかの組成の各々について示されているので、各組成は図3の3つの記号によって表される。1つのセットパルス巾は図3の各組成ごとに報告されるので、各組成を表す3つの記号は水平に配置されている。一番上の組の3つの記号は、活性カルコゲナイド材料としてGe22Sb22Te55を用いる対照デバイスのセットパルス巾に対応する。この構成は、図3に表示される最も長いセットパルス巾を示す。 FIG. 3 is extracted from FIG. 2 and summarizes the set pulse width data selected for a control device and a device comprising an alloy of the present invention. FIG. 3 illustrates the set pulse time from a reset state having a resistance greater than 100 kΩ for a device comprising a prior art control alloy and a device comprising some of the alloys of the present invention. The set state at each device change has a resistance of less than 5 kΩ. In FIG. 3, the set pulse width is plotted as a function of the Ge, Sb and Te atomic percent in the active chalcogenide layer of the device. The atomic percentages of Ge, Sb and Te are represented by rhombus symbols, triangle symbols and square symbols, respectively. Since the atomic percent of each element is shown for each of several compositions, each composition is represented by the three symbols in FIG. Since one set pulse width is reported for each composition in FIG. 3, the three symbols representing each composition are arranged horizontally. The top set of three symbols corresponds to the set pulse width of the control device using Ge 22 Sb 22 Te 55 as the active chalcogenide material. This configuration shows the longest set pulse width displayed in FIG.

図3には3つの楕円が示されているが、それぞれの楕円はカルコゲナイド材料の各元素の好ましい原子パーセントを表わす。楕円に関連した近傍の範囲は、短いセットパルス巾及び高速のデバイス動作を実現する望ましさに基づく。左の楕円は、Geの好ましい原子パーセント範囲を表わしており、約13.5原子%から約18原子%まで伸びている。このGe組成範囲では、デバイスのセットパルス巾は、22原子パーセントのGeを有するカルコゲナイド材料からなる対照デバイス、及び、活性カルコゲナイド材料としてGe20Sb30Te50からなるデバイスのセットパルス巾より著しく短い。 Although three ellipses are shown in FIG. 3, each ellipse represents the preferred atomic percent of each element of the chalcogenide material. The neighborhood range associated with the ellipse is based on the desirability of achieving a short set pulse width and fast device operation. The left ellipse represents the preferred atomic percent range of Ge, extending from about 13.5 atomic percent to about 18 atomic percent. In this Ge composition range, the set pulse width of the device is significantly shorter than the set pulse width of the control device consisting of a chalcogenide material with 22 atomic percent Ge and the device consisting of Ge 20 Sb 30 Te 50 as the active chalcogenide material.

中間の楕円は、Sbの好ましい原子パーセント範囲を表わしており、約33.0原子%から約41原子%まで伸びている。このSb組成範囲では、デバイスのセットパルス巾は、22原子パーセントのSbを有するカルコゲナイド材料からなる対照デバイス、及び、活性カルコゲナイド材料としてGe20.0Sb25.5Te54.5からなるデバイスのセットパルス巾より著しく短い。 The middle ellipse represents the preferred atomic percent range of Sb, extending from about 33.0 atomic percent to about 41 atomic percent. In this Sb composition range, the set pulse width of the device is a control device consisting of a chalcogenide material with 22 atomic percent of Sb and a set of devices consisting of Ge 20.0 Sb 25.5 Te 54.5 as the active chalcogenide material. It is significantly shorter than the pulse width.

右側の楕円は、Teの好ましい原子パーセント範囲を表わしており、約37原子%から約48原子%まで伸びている。このTe組成範囲では、デバイスのセットパルス巾は、55原子パーセントのTeを有するカルコゲナイド材料からなる対照デバイス、及び、活性カルコゲナイド材料としてGe20.0Sb25.5Te54.5からなるデバイスのセットパルス巾より著しく短い。 The right ellipse represents the preferred atomic percent range of Te and extends from about 37 atomic percent to about 48 atomic percent. In this Te composition range, the set pulse width of the device is a control device consisting of a chalcogenide material with 55 atomic percent Te, and a set of devices consisting of Ge 20.0 Sb 25.5 Te 54.5 as the active chalcogenide material. It is significantly shorter than the pulse width.

図4も、図2に示される結果から抽出されたものであり、デバイスの必要なリセット電流を要約したものである。リセット電流は、デバイスの活性カルコゲナイド層に含まれる元素の原子パーセントの関数として、表わされる。図3のように、Ge、Sb及びTeの原子パーセントが各組成ごとに示され、各組成は3つの水平に配置された記号によって表わされる。Ge、Sb及びTeの原子パーセントは、それぞれ、菱形記号、三角記号及び四角記号によって表わされる。リセット電流は、アンペア(A)で表わされ、デバイスを飽和リセット状態に変化させるのに必要な電流に対応する。前述のように、デバイスの飽和リセット状態は、最大の抵抗を有するリセット状態である。デバイスを作動させるのに必要な電力を最小化するために、デバイスは低いリセット電流を持つことが望ましい。   FIG. 4 is also extracted from the results shown in FIG. 2 and summarizes the required reset current of the device. The reset current is expressed as a function of the atomic percent of the elements contained in the active chalcogenide layer of the device. As in FIG. 3, atomic percentages of Ge, Sb, and Te are shown for each composition, and each composition is represented by three horizontally arranged symbols. The atomic percentages of Ge, Sb and Te are represented by rhombus symbols, triangle symbols and square symbols, respectively. The reset current is expressed in amps (A) and corresponds to the current required to change the device to a saturated reset state. As described above, the saturated reset state of the device is the reset state having the maximum resistance. In order to minimize the power required to operate the device, it is desirable for the device to have a low reset current.

図4は、Ge、Sb及びTeの好ましい原子パーセント範囲を示すための楕円を含む。この好ましい範囲は、低いリセット電流をもたらす異なる元素の原子パーセントに対応する。左の楕円は、Geの好ましい原子パーセント範囲を表わしており、約14原子%から約18原子%まで伸びている。このGe組成範囲では、デバイスのリセット電流は、通常、Geの原子パーセントが大きくなるか小さくなると、減少する。中間の楕円は、Sbの好ましい原子パーセント範囲を表わしており、約17原子%から約33原子%まで伸びている。このSb組成範囲では、デバイスのリセット電流は、通常、Sbの原子パーセントが大きくなるか小さくなると、減少する。右側の楕円は、Teの好ましい原子パーセント範囲を表わしており、約43原子%から約55原子%まで伸びている。このTe組成範囲では、デバイスのリセット電流は、通常、Teの原子パーセントが大きくなるか小さくなると、減少する。   FIG. 4 includes an ellipse to show the preferred atomic percent range for Ge, Sb, and Te. This preferred range corresponds to an atomic percent of different elements that results in a low reset current. The left ellipse represents the preferred atomic percent range for Ge, extending from about 14 atomic percent to about 18 atomic percent. In this Ge composition range, the device reset current typically decreases as the atomic percent of Ge increases or decreases. The middle ellipse represents the preferred atomic percent range of Sb, extending from about 17 atomic percent to about 33 atomic percent. In this Sb composition range, the device reset current typically decreases as the atomic percent of Sb increases or decreases. The right ellipse represents the preferred atomic percent range of Te and extends from about 43 atomic percent to about 55 atomic percent. In this Te composition range, the device reset current typically decreases as the atomic percentage of Te increases or decreases.

上記の実施例2で述べた結果に加えて、実施例1で述べたデバイス及び組成を用いてさらに実験を行った。これらの実験では、デバイスを50kΩの抵抗を有するリセット状態から5kΩ未満の抵抗を有するセット状態に変化させるのに必要なセットパルス巾、飽和リセット状態のデバイスの閾値電圧、デバイスの保持電圧、及び、デバイスの初期抵抗等の測定を行った。これらの実験及び実施例2に記載した実験に含まれる一組のパラメータは、実用的なメモリ応用のためのより重要なデバイス特性のいくつかに対応する。その結果は、一般に、異なる性質に対するGe、Sb及びTeの原子パーセントの最適範囲の小さな変動を示す。このため、新しいデバイスの設計においては、全体としての最適レベルの性能を達成するために、異なる性質の重要性が、お互いに対して重み付けされる。 In addition to the results described in Example 2 above, further experiments were performed using the devices and compositions described in Example 1. In these experiments, the set pulse width required to change the device from a reset state having a resistance of 50 kΩ to a set state having a resistance of less than 5 kΩ, the threshold voltage of the device in a saturated reset state, the holding voltage of the device, and The initial resistance of the device was measured. The set of parameters included in these experiments and the experiment described in Example 2 corresponds to some of the more important device characteristics for practical memory applications. The results generally show a small variation in the optimum range of atomic percent of Ge, Sb and Te for different properties. Thus, in the design of new devices, the importance of different properties is weighted relative to each other in order to achieve an overall optimum level of performance.

本発明は、一般に、Ge及びSbを含むカルコゲナイド材料を提供する。一実施形態においては、Geの原子濃度は11原子%〜21原子%である。好ましい実施形態においては、Geの原子濃度は13%〜20%である。他の好ましい実施形態においては、Geの原子濃度は15原子%〜18原子%である。一実施形態においては、Sbの原子濃度は22原子%〜65原子%である。好ましい実施形態においては、Sbの原子濃度は28原子%〜43原子%である。他の好ましい実施形態においては、Sbの原子濃度は32原子%〜35原子%である。前述の実施形態の各々において、各元素の組成範囲は、両端の組成を含む。   The present invention generally provides chalcogenide materials comprising Ge and Sb. In one embodiment, the atomic concentration of Ge is between 11 atomic% and 21 atomic%. In a preferred embodiment, the atomic concentration of Ge is between 13% and 20%. In another preferred embodiment, the atomic concentration of Ge is between 15 atomic% and 18 atomic%. In one embodiment, the atomic concentration of Sb is between 22 atomic% and 65 atomic%. In a preferred embodiment, the atomic concentration of Sb is 28 atomic% to 43 atomic%. In another preferred embodiment, the atomic concentration of Sb is between 32 atomic% and 35 atomic%. In each of the foregoing embodiments, the composition range of each element includes the composition at both ends.

本発明は、さらに、上記の組成範囲のGe及びSbばかりでなくTeも含むカルコゲナイド材料を提供する。一実施形態においては、Teの原子濃度は28原子%〜55原子%である。好ましい実施形態においては、Teの原子濃度は43原子%〜55原子%である。他の好ましい実施形態においては、Teの原子濃度は48原子%〜51原子%である。前述の実施形態の各々において、各元素の組成範囲は、両端の組成を含む。   The present invention further provides a chalcogenide material containing Te as well as Ge and Sb in the above composition range. In one embodiment, the atomic concentration of Te is 28 atomic% to 55 atomic%. In a preferred embodiment, the atomic concentration of Te is 43 atomic% to 55 atomic%. In another preferred embodiment, the atomic concentration of Te is 48 atomic% to 51 atomic%. In each of the foregoing embodiments, the composition range of each element includes the composition at both ends.

本発明は、上記の実施形態に対して機能的に等価な実施形態を更に含む。先に引用した特許文献の米国の特許のいくつかに記載されているように、カルコゲナイド材料は、一般に、カルコゲン元素及び一つ以上の化学的または構造的な改質元素を含む。カルコゲン元素(例えばTe、Se)は周期律表のVI族から選択し、改質元素は周期律表のIII族(例えばGa、Al,In)、IV族(例えばSi、Ge、Sn)またはV族(例えばP、As、Sb)から選択することができる。改質元素の役割は、カルコゲン元素から成る鎖間に分岐するかまたは架橋する位置を与えることを含む。IV族改質元素は4配位改質元素として機能することができ、カルコゲナイド鎖内の2つの配位位置とカルコゲナイド鎖から離れて分岐または架橋させることができるようにする2つの配位位置を含む。III族及びV族改質元素は3配位改質元素として機能することができ、カルコゲナイド鎖内の2つの配位位置とカルコゲナイド鎖から離れて分岐または架橋させることができるようにする1つの配位位置を含む。上記の実施形態ではGe、Sb及び/またはTeを含むカルコゲナイド材料を用いるという本発明の特徴を述べたが、Geの全部または一部を他のIV族元素(例えばSi)で置換し、Sbの全部または一部を他のV族元素(例えばAs)で置換し、そして、Teの全部または一部を他のVI族元素(例えばSe)で置換することができることは、当業者であれば理解できることである。   The present invention further includes embodiments that are functionally equivalent to the above-described embodiments. As described in some of the above-cited US patents, chalcogenide materials generally include a chalcogen element and one or more chemical or structural modifying elements. The chalcogen element (eg Te, Se) is selected from group VI of the periodic table, and the modifying element is group III (eg Ga, Al, In), group IV (eg Si, Ge, Sn) or V of the periodic table. It can be selected from the group (eg P, As, Sb). The role of the modifying element includes providing a position for branching or crosslinking between chains of chalcogen elements. The group IV modifying element can function as a tetracoordinate modifying element and has two coordination positions within the chalcogenide chain and two coordination positions that allow branching or crosslinking away from the chalcogenide chain. Including. The group III and group V modifying elements can function as tricoordinate modifying elements, with one coordination allowing two coordination positions within the chalcogenide chain and branching or crosslinking away from the chalcogenide chain. Includes position. In the above embodiment, the feature of the present invention that the chalcogenide material containing Ge, Sb, and / or Te is used has been described. However, all or a part of Ge is replaced with another group IV element (for example, Si), and One skilled in the art will appreciate that all or a portion can be replaced with another group V element (eg, As) and all or a portion of Te can be replaced with another group VI element (eg, Se). It can be done.

個々のデバイスに加えて、本発明は、更に、デバイスのアレイに拡張される。本発明のカルコゲナイド材料及びデバイスは、米国特許No.5,694,146、米国特許No.5,912,839、及び、米国特許No.6,141,241に記載されているようなX―Yアレイに統合することができる。カルコゲナイドデバイスアレイは、ロジック演算及びパラレル演算を含む、メモリ及びプロセシングの能力のいずれにも使うことができる。   In addition to individual devices, the present invention further extends to an array of devices. The chalcogenide materials and devices of the present invention are described in US Pat. No. 5,694,146, US Pat. No. 5,912,839 and U.S. Pat. Can be integrated into an XY array as described in US Pat. Chalcogenide device arrays can be used for both memory and processing capabilities, including logic and parallel operations.

前述の考察及び説明は、本発明の実施の限界を示すものではなく、むしろ実例を示したものである。当業者であれば、本発明明細書において開示した実施例の多くの等価物が存在することが理解できるであろう。特許請求の範囲は、本発明の範囲を定める前述の開示とともに、そのすべての等価物及びその明らかな変形を含むものである。   The foregoing discussion and description are not meant to be limiting of the practice of the invention, but rather are illustrative. One skilled in the art will appreciate that there are many equivalents of the embodiments disclosed herein. The claims are intended to include all equivalents and obvious variations thereof, as well as the foregoing disclosure, which defines the scope of the invention.

図1は、エネルギーまたは電流の関数としてのカルコゲナイド材料の抵抗の模式図。FIG. 1 is a schematic diagram of the resistance of a chalcogenide material as a function of energy or current. 図2は、本発明による異なるカルコゲナイド合金を含むいくつかの2端子の電気デバイスのリセット抵抗の関数としてのセットパルス巾の変化。FIG. 2 shows the change in set pulse width as a function of the reset resistance of several two-terminal electrical devices comprising different chalcogenide alloys according to the present invention. 図3は、デバイスの活性カルコゲナイド材料に存在するGe、Sb及びTeの原子濃度の関数としての、100kΩの抵抗を有するリセット状態から5kΩ未満のセット状態への2端子電気デバイスのセットパルス巾。FIG. 3 shows the set pulse width of a two-terminal electrical device from a reset state having a resistance greater than 100 kΩ to a set state of less than 5 kΩ as a function of the atomic concentration of Ge, Sb and Te present in the active chalcogenide material of the device. 図4は、デバイスの活性カルコゲナイド材料に存在するGe、Sb及びTeの原子濃度の関数としての、飽和リセット状態までの2端子電気デバイスのリセット電流。FIG. 4 shows the reset current of a two-terminal electrical device up to a saturation reset state as a function of the atomic concentration of Ge, Sb and Te present in the active chalcogenide material of the device.

Claims (10)

Geを15〜18原子%、Sbを33〜41原子%、およびTeを43〜49原子%含むことを特徴とするカルコゲナイド材料。 A chalcogenide material comprising 15 to 18 atomic percent of Ge, 33 to 41 atomic percent of Sb, and 43 to 49 atomic percent of Te. 請求項1に記載のカルコゲナイド材料と、
前記カルコゲナイド材料と電気的な接続をする第1電極と、
前記カルコゲナイド材料と電気的な接続をする第2電極
とを含むことを特徴とする、電気デバイス。
A chalcogenide material according to claim 1;
A first electrode in electrical connection with the chalcogenide material;
An electrical device comprising a second electrode in electrical connection with the chalcogenide material.
請求項1に記載のカルコゲナイド材料と、前記カルコゲナイド材料と電気的に接続する第1端子と、前記カルコゲナイド材料と電気的に接続する第2端子とから成る電気デバイスであって、
前記デバイスは第1リセット状態と第2リセット状態を有し、
前記第1リセット状態の抵抗が第2リセット状態の抵抗より3倍以上大きく、
前記第1リセット状態のセットパルス時間が前記第2リセット状態のセットパルス時間の20倍未満であることを特徴とする前記電気デバイス。
An electrical device comprising the chalcogenide material according to claim 1, a first terminal electrically connected to the chalcogenide material, and a second terminal electrically connected to the chalcogenide material,
The device has a first reset state and a second reset state;
The resistance in the first reset state is more than three times greater than the resistance in the second reset state;
The electric device according to claim 1, wherein the set pulse time in the first reset state is less than 20 times the set pulse time in the second reset state.
前記第1リセット状態のセットパルス時間が前記第2リセット状態のセットパルス時間の5倍未満であることを特徴とする請求項3に記載の電気デバイス。 The electric device according to claim 3 , wherein the set pulse time in the first reset state is less than five times the set pulse time in the second reset state. 前記第1リセット状態の抵抗が前記第2リセット状態の抵抗より10倍以上大きいことを特徴とする請求項3に記載の電気デバイス。 The electrical device according to claim 3 , wherein the resistance in the first reset state is 10 times or more larger than the resistance in the second reset state. 前記第1リセット状態のセットパルス時間が前記第2リセット状態のセットパルス時間の10倍未満であることを特徴とする請求項5に記載の電気デバイス。 6. The electric device according to claim 5 , wherein the set pulse time in the first reset state is less than 10 times the set pulse time in the second reset state. 前記第1リセット状態のセットパルス時間が前記第2リセット状態のセットパルス時間の5倍未満であることを特徴とする請求項5に記載の電気デバイス。 6. The electrical device according to claim 5 , wherein the set pulse time in the first reset state is less than five times the set pulse time in the second reset state. 前記第1リセット状態の抵抗が前記第2リセット状態の抵抗より20倍以上大きいことを特徴とする請求項3に記載の電気デバイス。 The electrical device according to claim 3 , wherein the resistance in the first reset state is 20 times or more larger than the resistance in the second reset state. 前記第1リセット状態のセットパルス時間が前記第2リセット状態のセットパルス時間の10倍未満であることを特徴とする請求項8に記載の電気デバイス。 9. The electric device according to claim 8 , wherein the set pulse time in the first reset state is less than 10 times the set pulse time in the second reset state. 前記第1リセット状態のセットパルス時間が前記第2リセット状態のセットパルス時間の5倍未満であることを特徴とする請求項8に記載の電気デバイス。 9. The electric device according to claim 8 , wherein the set pulse time in the first reset state is less than five times the set pulse time in the second reset state.
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