JP5504993B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、強誘電体キャパシタ及び常誘電体キャパシタの両方を有する半導体装置の製造方法に関する。
近年、半導体装置（ＬＳＩ）のより一層の高性能化及び多機能化が要求されており、それにともなって半導体チップ上にロジック回路と記憶素子とを混載した半導体装置が広く使用されるようになった。記憶素子には、電力供給が停止されるとデータが消失する揮発性メモリと、電力を供給しなくてもデータの保持が可能な不揮発性メモリとがある。
揮発性メモリには、ＤＲＡＭ（Dynamic Random-Access Memory）及びＳＲＡＭ（Static Random Access Memory）などがあり、高速なデータアクセスが可能であるという長所がある。また、不揮発性メモリには、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）、フラッシュメモリ及びＦｅＲＡＭ（Ferroelectric Random Access Memory）などがある。上述の半導体装置には、その使用目的に応じて揮発メモリ及び不揮発メモリのいずれか一方又は両方が搭載される。
不揮発性メモリの一種であるＦｅＲＡＭは、低電圧で高速なデータアクセスが可能であり、消費電力が少なく、高頻度書き換えが可能であるという長所がある。ＦｅＲＡＭでは、データの保持に強誘電体キャパシタを使用している。強誘電体キャパシタは、一対の電極間にＰＺＴ（チタン酸ジルコン酸鉛）等の強誘電体特性（自発分極）を示す強誘電体材料からなる膜を挟んだ構造を有している。
ところで、半導体装置において、キャパシタ（容量素子）は記憶素子以外の部分にも使用される。通常、それらのキャパシタは、不純物拡散層又はポリシリコン膜等からなる一対の電極間に酸化シリコン又は窒化シリコン等の常誘電体材料からなる膜を挟んだ構造を有している。以下、一対の電極間に常誘電体膜を挟んだ構造のキャパシタを常誘電体キャパシタと呼ぶ。
強誘電体キャパシタ及び常誘電体キャパシタの両方を有する半導体装置では、強誘電体キャパシタを形成する工程と常誘電体キャパシタを形成する工程とを個別に実施する必要があり、製造工程が複雑になって製品コストが上昇する原因となる。
そこで、強誘電体キャパシタを非反転領域のみで動作させ、見掛け上常誘電体キャパシタとして使用することが行われている。また、強誘電体膜にレーザ光を照射して、強誘電体特性が異なるキャパシタを形成することが提案されている。更に、強誘電体膜にＮｉ、Ｎｂ及びＭｎ等の元素を不純物としてドーピングすると、常誘電体膜に変化することが知られている。
しかし、強誘電体キャパシタを非反転領域のみで動作させる方法では、強誘電体キャパシタに印加する電圧に制限を受けるため、用途によっては採用できないことがある。また、強誘電体膜にレーザ光を照射する方法では、強誘電体膜のうちの所定の領域のみにレーザ光を照射する必要があり、製造工程が複雑になって製品コストの上昇を招く。更に、強誘電体膜に不純物元素をドーピングして常誘電体膜に変化させる場合も、強誘電体膜のうちの所定の領域のみに不純物元素をドーピングする工程が必要となり、製造工程が複雑になる。
以上から、強誘電体キャパシタ及び常誘電体キャパシタの両方を有する半導体装置を比較的少ない工程で製造できる半導体装置の製造方法を提供することを目的とする。
一観点によれば、半導体基板上方に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを相互に離隔して形成する工程と、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタを覆う第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜の上方に第３の層間絶縁膜を形成する工程とを有し、更に前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタを形成する工程と前記第２の層間絶縁膜を形成する工程との間、及び前記第２の層間絶縁膜を形成する工程と前記第３の層間絶縁膜を形成する工程との間の少なくとも一方に、前記第１の強誘電体キャパシタの上方を覆って水素及び水分の侵入を防止する保護膜を設け、前記第２の強誘電体キャパシタの上方には前記保護膜を設けない工程を有し、前記保護膜により前記第１の強誘電体キャパシタの強誘電体特性を保持しつつ、前記第３の層間絶縁膜から前記第２の層間絶縁膜を介して前記第２の強誘電体キャパシタの強誘電体膜に水素又は水分を侵入させて前記強誘電体膜の強誘電体特性を劣化させ、前記第２の強誘電体キャパシタを常誘電体キャパシタに変化させる半導体装置の製造方法が提供される。
上記一観点によれば、第１の強誘電体キャパシタの上方には水素及び水分の保護膜を防止する保護膜を設け、第２の強誘電体キャパシタの上方には保護膜を設けないでおく。これにより、半導体装置の製造工程が完了するまでの間に第２の強誘電体キャパシタの強誘電体膜に水素及び水分が侵入し、強誘電体特性が劣化して、強誘電体キャパシタが常誘電体キャパシタになる。
上記一観点によれば、強誘電体キャパシタと常誘電体キャパシタとの両方を有する半導体装置を比較的少ない工程で製造することができる。
以下、実施形態について、添付の図面を参照して説明する。
図１〜図４は、実施形態に係る半導体装置の製造方法を工程順に示す断面図である。ここでは、強誘電体キャパシタを備えたメモリセル（ＦｅＲＡＭ）と常誘電体キャパシタを備えたロジック回路とを有する半導体装置を例にとって説明している。
まず、図１（ａ）に示す構造を得るまでの工程を説明する。半導体基板（シリコン基板）１１０の所定の領域に、公知のＬＯＣＯＳ（Local Oxidation of Silicon）法又はＳＴＩ（Shallow Trench Isolation）法により素子分離膜１１１を形成し、この素子分離膜１１１により半導体基板１１０を複数の素子領域に分離する。
次に、半導体基板１１０のｎ型トランジスタ形成領域（メモリセル形成領域及びロジック回路形成領域のｎ型トランジスタ形成領域：以下、同じ）にホウ素（Ｂ）等のｐ型不純物を導入して、ｐウェル１１２を形成する。また、半導体基板１１０のｐ型トランジスタ形成領域（ロジック回路形成領域のｐ型トランジスタ形成領域：以下、同じ）にリン（Ｐ）等のｎ型不純物を導入して、ｎウェル（図示せず）を形成する。
次に、ｐウェル１１２及びｎウェル（図示せず）の表面を熱酸化させて、ゲート絶縁膜１１３を形成する。その後、ＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１１０の上側全面にポリシリコン膜を形成し、このポリシリコン膜をフォトリソグラフィ法及びエッチング法を用いてパターニングし、ゲート電極（ポリシリコン配線）１１４を形成する。
なお、図１（ａ）に示すように、メモリセル形成領域では、１つのｐウェル１１２の上に２本のゲート電極１１４が相互に平行に配置される。
次に、ゲート電極１１４をマスクとし、ｎ型トランジスタ形成領域のｐウェル１１２にリン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物を浅く且つ低濃度にイオン注入して、ｎ型低濃度不純物領域１１６を形成する。これと同様に、ゲート電極１１４をマスクとし、ｐ型トランジスタ形成領域のｎウェル（図示せず）にホウ素（Ｂ）等のｐ型不純物を浅く且つ低濃度にイオン注入して、ｐ型低濃度不純物領域（図示せず）を形成する。
次に、ゲート電極１１４の両側にサイドウォール１１７を形成する。このサイドウォール１１７は、ＣＶＤ法により半導体基板１１０の上側全面にＳｉＯ2又はＳｉＮ等からなる絶縁膜を形成した後、その絶縁膜をエッチバックすることにより形成される。
その後、ゲート電極１１４及びサイドウォール１１７をマスクとしてｎ型トランジスタ形成領域のｐウェル１１２にリン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物を高濃度にイオン注入し、ｎ型高濃度不純物領域１１８を形成する。このｎ型不純物のイオン注入により、ｎ型低濃度不純物領域１１６は、サイドウォール１１７の下方の部分を除きｎ型不純物高濃度領域１１８となる。
これと同様に、ｐ型トランジスタ形成領域のゲート電極及びサイドウォールをマスクとしてｎウェル（図示せず）にホウ素（Ｂ）等のｐ型不純物を高濃度にイオン注入して、ｐ型高濃度不純物領域（図示せず）を形成する。このようにして、各トランジスタ形成領域に、ＬＤＤ（Lightly Doped Drain）構造のソース／ドレインを有するトランジスタが形成される。
なお、ゲート電極１１４の上面及びｎ型高濃度不純物領域１１８の上面には、コンタクト層としてコバルトシリサイド又はチタンシリサイド等の金属ケイ化物（シリサイド）層を形成することが好ましい。
次に、プラズマＣＶＤ法により、半導体基板１１０の上側全面にストッパ層１２０として例えばＳｉＯＮ膜を２００ｎｍの厚さに形成する。更に、プラズマＣＶＤ法により、ストッパ層１２０の上に層間絶縁膜１２１として例えばＴＥＯＳ−ＮＳＧ（Tetra-Ethyl-Ortho-Silicate-Nondoped Silicate Glass：ＳｉＯ）膜を６００ｎｍの厚さに形成する。その後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法により層間絶縁膜１２１を研磨して表面を平坦化する。
次に、層間絶縁膜１２１の上面から各トランジスタのｎ型高濃度不純物領域１１８又はｐ型高濃度不純物領域に到達するコンタクトホールを形成する。そして、スパッタ法により、半導体基板１１０の上側全面にバリア膜（図示せず）を形成し、コンタクトホールの内面をバリア膜で覆う。バリア膜は、例えば厚さが３０ｎｍのチタン（Ｔｉ）層と厚さが２０ｎｍの窒化チタン（ＴｉＮ）層との２層構造を有する。
次に、ＣＶＤ法により、半導体基板１１０の上側全面にタングステンを堆積させてコンタクトホール内にタングステンを充填する。その後、層間絶縁膜１２１上のタングステン及びバリア膜をＣＭＰ法により除去して、層間絶縁膜１２１を露出させる。これにより、コンタクトホール内にタングステンが残り、ｎ型高濃度不純物領域１１８及びｐ型高濃度不純物領域と上層の配線とを電気的に接続するプラグ１２２が形成される。
その後、層間絶縁膜１２１及びプラグ１２２の上に酸化防止膜１２３を形成する。この酸化防止膜１２３は、例えばＣＶＤ法により形成された厚さが１３０ｎｍのＳｉＯ2膜と厚さが１００ｎｍのＳｉＯＮ膜との２層構造を有する。
次に、酸化防止膜１２３の上にアルミナ（Ａｌ2Ｏ3）等をスパッタして、保護膜１２４を例えば２０ｎｍの厚さに形成する。この保護膜１２４は、層間絶縁膜１２１から強誘電体キャパシタ（強誘電体膜）への水素及び水分の侵入を防止するためのものである。
次に、図１（ｂ）に示す構造を得るまでの工程を説明する。上記の工程で保護膜１２４を形成した後、保護膜１２４の上に例えばＰＶＤ（Physical Vapor Deposition）法によりＰｔ（白金）を１５０ｎｍの厚さに堆積させて、強誘電体キャパシタの下部電極となる導電体膜１２６を形成する。
次に、導電体膜１２６の上に、例えばＰＶＤ法によりＰＬＣＺＴ（Ｌａ、Ｃａ及びＳｒを添加したＰＺＴ)を１４０ｎｍの厚さに堆積させて、強誘電体膜１２７を形成する。その後、酸素含有雰囲気中でＲＴＡ（Rapid Thermal Annealing）処理して強誘電体膜１２７を結晶化する。
なお、ＰＺＴはペロブスカイト構造を有する強誘電体材料の代表的なものであるが、強誘電体膜１２７の材料は強誘電体特性を示すものであれば特に限定されない。
次に、強誘電体膜１２７の上に、例えばＰＶＤ法によりＩｒＯ2（酸化イリジウム）を２５０ｎｍの厚さに堆積させて、強誘電体キャパシタの上部電極となる導電体膜１２８を形成する。
次に、図２（ａ）に示す構造を得るまでの工程について説明する。上記の工程で導電体膜１２８を形成した後、導電体膜１２８、強誘電体膜１２７及び導電体膜１２７を順次パターニングして、強誘電体キャパシタＣを形成する。
すなわち、最初にフォトリソグラフィ法により強誘電体キャパシタＣの上部電極形成領域の上を覆うレジスト膜を形成する。その後、このレジスト膜をマスクとして導電体膜１２８をエッチングして、上部電極１２８ａを形成する。次いで、上部電極１２８ａの上に残存するレジスト膜を除去する。
次に、フォトリソグラフィ法により、強誘電体膜の所定の領域の上方を覆うレジスト膜を形成する。そして、このレジスト膜をマスクとして強誘電体膜１２７をエッチングする。その後、強誘電体膜１２７の上方に残存するレジスト膜を除去する。
次に、フォトリソグラフィ法により、強誘電体キャパシタＣの下部電極形成領域の上方を覆うレジスト膜を形成する。そして、このレジスト膜をマスクとして導電体膜１２６をエッチングし、下部電極１２６ａを形成する。その後、下部電極１２６ａの上方に残存するレジスト膜を除去する。
次に、半導体基板１１０を加熱炉内に載置し、強誘電体膜１２７の回復アニールを実施する。この回復アニールは、例えば加熱炉内への酸素供給量が２０リットル／分、温度が６５０℃、処理時間が４０分間の条件で行う。このようにして、メモリセル形成領域及びロジック回路形成領域にそれぞれ、下部電極１２６ａ、強誘電体膜１２７及び上部電極１２８ａからなる強誘電体キャパシタＣが形成される。
その後、半導体基板１１０の上側全面に例えばアルミナをスパッタして厚さが２０ｎｍの保護膜１３０を形成し、強誘電体キャパシタＣ全体をこの保護膜１３０で覆う。
次に、図２（ｂ），図３（ｂ）に示す構造を得るまでの工程について説明する。上記の工程で強誘電体キャパシタＣを覆う保護膜１３０を形成した後、半導体基板１１０の上側全面に、例えばプラズマＣＶＤ法によりＴＥＯＳ−ＮＳＧを１５００ｎｍの厚さに堆積させて層間絶縁膜１３１を形成する。その後、ＣＭＰ研磨により層間絶縁膜１３１の上面を平坦化する。
次に、層間絶縁膜１３１の上にアルミナ等をスパッタして、厚さが５０ｎｍの保護膜１３２を形成する。その後、保護膜１３２の上にフォトレジスト膜１３３を例えば１．２μｍの厚さに形成する。そして、露光及び現像処理を実施して、メモリセル形成領域及びその周辺部のみにフォトレジスト膜１３３を残し、ロジック回路形成領域の強誘電体キャパシタＣの上方のフォトレジスト膜１３３を除去して保護膜１３２を露出させる（図２（ｂ）参照）。
なお、保護膜１３２の厚さは、水分及び水素をより確実に遮断するという観点から、５０ｎｍ以上とすることが好ましい。また、本実施形態では、保護膜１３２を、水分及び水素の侵入を阻止する効果が高いことから、アルミナにより形成している。しかし、保護膜１３２の材料はアルミナに限定するのではなく、例えばＴｉＯ（酸化チタン）、ＳｉＮ（窒化シリコン）又はＳｉＯＮ（酸窒化シリコン）により保護膜１３２を形成してもよい。
次に、フォトレジスト膜１３３をマスクとし、例えばＡｒ（アルゴン）ガスとＣｌ（塩素）ガスとを用いたドライエッチングを実施して、ロジック回路形成領域の強誘電体キャパシタＣの上方の保護膜１３２を除去する。その後、残存するフォトレジスト膜１３３をアッシングにより除去する（図３（ａ）参照）。
この工程よりも後の工程では、メモリセル形成領域の強誘電体キャパシタの強誘電体特性（自発分極）を残しながら、ロジック回路形成領域の強誘電体キャパシタの強誘電体特性を劣化させて常誘電体キャパシタに変化させる。このため、これ以降の工程では、メモリセル形成領域のキャパシタは「強誘電体キャパシタＣ」と呼び、ロジック回路形成領域のキャパシタは「キャパシタＣ’」と呼ぶ。
次に、図３（ｂ）に示す構造を得るまでの工程について説明する。上記の工程でロジック回路形成領域のキャパシタＣの上方の保護膜１３２を除去した後、半導体基板１１０の上側全面に層間絶縁膜を形成する。そして、ＣＭＰ法により保護膜１３２が露出するまで層間絶縁膜を研磨し、保護膜１３２と層間絶縁膜１３１との間の段差をなくす。
次に、フォトリソグラフィ法及びエッチング法を使用して所定の位置にコンタクトホールを形成し、コンタクトホールの内面をバリア層で覆った後、タングステンの充填及びＣＭＰ研磨を実施して、プラグ１３３を形成する。メモリセル形成領域では、プラグ１３３はプラグ１２２、強誘電体キャパシタＣの下部電極１２６ａ及び上部電極１２８ａに電気的に接続される。また、ロジック回路形成領域では、プラグ１３３はプラグ１２２、キャパシタＣ’の下部電極１２６ａ及び上部電極１２８ｂに電気的に接続される。
次に、半導体基板１１０の上側全面に、例えば厚さが５０ｎｍのＴｉＮ層と、厚さが３６０ｎｍのＡｌ（アルミニウム）又はＡｌ合金層と、厚さが７０ｎｍのＴｉＮ層とを下からこの順に積層して、３層構造の導電膜を形成する。その後、この導電膜をフォトリソグラフィ法及びエッチング法を使用してパターニングし、プラグ１３３に電気的に接続した配線１３４を得る。
次いで、図４に示すように、層間絶縁膜１３６，１３８，１４１，１４８、プラグ１３５，１３９，１４２，１４６及び配線１３７，１４０，１４３，１４７を形成する。このようにして、図４に示すように強誘電体キャパシタＣを有するメモリセル（ＦｅＲＡＭ）と、常誘電体キャパシタ（キャパシタＣ’）を有するロジック回路との両方を備えた半導体装置が完成する。
本実施形態では、図３（ａ）に示すように、ロジック回路形成領域の強誘電体キャパシタＣの上方の保護膜１３２を除去している。そのため、図３（ａ）に示す工程よりも後の工程では、層間絶縁膜１３１及び層間絶縁膜１３６を介してキャパシタの強誘電体膜１２７に水素や水分が侵入し、強誘電体膜１２７の強誘電体特性が劣化する。そして、製造工程が完了するまでの間に、ロジック回路形成部の強誘電体膜１２７は常誘電体膜１２７ａに変化して、強誘電体キャパシタが常誘電体キャパシタになる。
なお、キャパシタＣ’の上方を１層目の金属配線（配線１３４）で完全に覆ってしまうと、層間絶縁膜１３６から層間絶縁膜１３１への水素や水分の侵入が阻害され、キャパシタＣ’の強誘電体膜１２７の強誘電体特性の劣化が十分に行われないことが考えられる。このため、キャパシタＣ’の上方を１層目の金属配線で完全に覆わないことが好ましい。
強誘電体膜１２７が常誘電体膜１２７ａになるメカニズムは以下のように考えることができる。図５は、代表的な強誘電体材料であるＰＺＴの結晶構造を示す模式図である。この図５を参照して説明する。
図５に示すように、ＰＺＴ結晶は、立方体の各角部の位置にＰｂ（鉛）原子が配置され、立方体の各面の中央の位置にＯ（酸素）原子が配置され、立方体の内側にＺｒ（ジルコニウム）／Ｔｉ（チタン）原子が配置された構造を有している。そして、電界の印加によりＺｒ／Ｔｉ原子が結晶内を移動（イオン分極）することにより、強誘電体特性が発現する。
本実施形態では、図３（ａ）に示すようにロジック回路形成領域の保護膜１３２を除去しているので、ロジック回路形成領域ではそれ以降の工程で上層の層間絶縁膜１３６等から層間絶縁膜１３１に水分や水素が侵入する。層間絶縁膜１３１に侵入した水分や水素は、キャパシタＣ’の上部電極１２８ａ又は下部電極１２６ａの触媒作用などによって水素ラジカルになる。この水素ラジカルがＰＺＴ結晶内のＯと結合して、結晶内のＯ（例えば図５中に破線で示す位置のＯ）を欠損させる。これにより、強誘電体特性を発現させるイオン分極ができなくなり、強誘電体膜１２７が常誘電体膜１２７ａとなる。
図６は、横軸に電圧をとり、縦軸にスイッチング分極量（Ｑsw）をとって、強誘電体キャパシタと、強誘電体膜の強誘電体特性を劣化させて形成した常誘電体キャパシタとのスイッチング分極量の電圧依存性を示す図である。また、図７は、横軸に電圧をとり、縦軸に分極量をとって、強誘電体キャパシタと、強誘電体膜の強誘電体特性を劣化させて形成した常誘電体キャパシタのＰターム及びＵタームの電圧依存性を示す図である。なお、以下の説明では、強誘電体膜の強誘電体特性を劣化させて形成した常誘電体キャパシタを、実施形態の常誘電体キャパシタという。
スイッチング分極量Ｑswは強誘電体特性の評価に一般的に用いられる数値であり、下記（１）式により求めることができる。
Ｑsw＝（Ｐ−Ｕ＋Ｎ−Ｄ）/２ …（１）
但し、Ｐ、Ｕ、Ｎ、Ｄは、図８に示す強誘電体特性（ヒステリシス特性）におけるＰターム、Ｕターム、Ｎターム、Ｄタームの値（Ｃ/ｃｍ2）である。
但し、Ｐ、Ｕ、Ｎ、Ｄは、図８に示す強誘電体特性（ヒステリシス特性）におけるＰターム、Ｕターム、Ｎターム、Ｄタームの値（Ｃ/ｃｍ2）である。
図６に示すように、強誘電体キャパシタでは、誘電体膜（強誘電体膜）に印加する電圧が高くなるとＱswの値も高くなり、ある電圧以上になるとＱswの値は飽和してほぼ一定となる。一方、実施形態の常誘電体キャパシタでは、誘電体膜に印加する電圧が変化してもＱswの値は殆ど変化していない。このことから、強誘電体膜が常誘電体膜に変化していることがわかる。
また、図７に示すように、実施形態の常誘電体キャパシタは、Ｐターム及びＵタームの電圧依存性を示す線がほぼ重なっており、強誘電体特性を示していない。このことからも、強誘電体膜が常誘電体膜に変化していることがわかる。
従来、強誘電体キャパシタの非反転領域を使用して見掛け上常誘電体キャパシタとして使用する場合、強誘電体キャパシタの２Ｖ付近又は３Ｖ付近のＵタームの傾きを利用している。図７からわかるように、実施形態の常誘電体キャパシタでは、２Ｖ〜３Ｖ付近のＵタームの傾きが強誘電体キャパシタよりも大きい。これは、実施形態の常誘電体キャパシタは、強誘電体キャパシタよりも比誘電率が大きく、ロジック回路等に使用する際に強誘電体キャパシタよりも優れていることを示している。
詳細にＵタームの直線の傾きを見ていることと同義であるが、実施形態の常誘電体キャパシタの容量の電圧依存性をＬＣＲメータで測定した結果を図９に示す。測定に使用した信号の電圧は±１０ｍＶ、周波数は１００ｋＨｚである。
図９には、比較のために強誘電体キャパシタの容量の電圧依存性と、ロジック回路で一般的に使用されているＰＩＰ（Poly/Insulator/Poly）構造のキャパシタの容量の電圧依存性とを併せて示している。この図９から、実施形態の常誘電体キャパシタは、以下の特徴を有していることがわかる。
（１）１Ｖ以上の使用電圧領域に対して、単位面積当たりの容量値が強誘電体キャパシタの容量値よりも大きい。例えば使用電圧が３Ｖの場合、強誘電体キャパシタの容量値が約２４ｆＦ/μｍ2であるのに対し、実施形態の常誘電体キャパシタの容量値は約４０ｆＦ/μｍ2であり、約１．７倍である。容量値が同じであるとすると、実施形態の常誘電体キャパシタは、強誘電体キャパシタに対し専有面積を約４０％削減することができる。
（２）実施形態の常誘電体キャパシタでは、１Ｖ以下の使用電圧領域において容量値は約５０〜５４ｆＦ/μｍ2とほぼ一定である。例えば半導体装置の電源電圧が１．８Ｖ又は３．０Ｖの場合、実施形態の常誘電体キャパシタは、従来のＰＩＰ構造のキャパシタよりの単位面積当たりの容量値が著しく大きい。このため、実施形態の常誘電体キャパシタを電源回路の平滑コンデンサとして使用すると、ＰＩＰ構造のコンデンサ使用した場合に比べて専有面積を大幅に削減できる。
これらのことから、実施形態の常誘電体キャパシタは、メモリセル及びロジック回路を混載する半導体装置においてロジック回路に使用するキャパシタとして極めて好適である。
なお、上述した実施形態では、ロジック回路のキャパシタを覆う保護膜１３０を残し、そのキャパシタの上方に形成された保護膜１３２をエッチングにより除去しているが、これらの保護膜１３０，１３２は少なくとも一方を除去すればよく、両方の保護膜１３０，１３２を除去してもよい。
また、上述した実施形態ではプレーナ型ＦｅＲＡＭを有する半導体装置の製造方法を例にとって説明したが、実施形態において開示した技術はスタック型ＦｅＲＡＭを有する半導体装置の製造に適用することもできる。更に、キャパシタの電極材料や強誘電体膜材料は上記実施形態で記載したものに限定されるものではない。
以上の諸実施形態に関し、更に以下の付記を開示する。
（付記１）半導体基板上方に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを相互に離隔して形成する工程と、
前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタを覆う第３の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜の上方に第２の層間絶縁膜を形成する工程とを有し、
更に前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタを形成する工程と前記第２の層間絶縁膜を形成する工程との間、及び前記第２の層間絶縁膜を形成する工程と前記第３の層間絶縁膜を形成する工程との間の少なくとも一方に、前記第１の強誘電体キャパシタの上方を覆って水素及び水分の侵入を防止する保護膜を設け、前記第２の強誘電体キャパシタの上方には前記保護膜を設けない工程を有し、
前記保護膜により前記第１の強誘電体キャパシタの強誘電体特性を保持しつつ、前記第３の層間絶縁膜から前記第２の層間絶縁膜を介して前記第２の強誘電体キャパシタの強誘電体膜に水素又は水分を侵入させて前記強誘電体膜の強誘電体特性を劣化させ、前記第２の強誘電体キャパシタを常誘電体キャパシタに変化させることを特徴とする半導体装置の製造方法。
前記第１の絶縁膜の上に第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを相互に離隔して形成する工程と、
前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタを覆う第３の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜の上方に第２の層間絶縁膜を形成する工程とを有し、
更に前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタを形成する工程と前記第２の層間絶縁膜を形成する工程との間、及び前記第２の層間絶縁膜を形成する工程と前記第３の層間絶縁膜を形成する工程との間の少なくとも一方に、前記第１の強誘電体キャパシタの上方を覆って水素及び水分の侵入を防止する保護膜を設け、前記第２の強誘電体キャパシタの上方には前記保護膜を設けない工程を有し、
前記保護膜により前記第１の強誘電体キャパシタの強誘電体特性を保持しつつ、前記第３の層間絶縁膜から前記第２の層間絶縁膜を介して前記第２の強誘電体キャパシタの強誘電体膜に水素又は水分を侵入させて前記強誘電体膜の強誘電体特性を劣化させ、前記第２の強誘電体キャパシタを常誘電体キャパシタに変化させることを特徴とする半導体装置の製造方法。
（付記２）前記保護膜が、アルミナからなることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記保護膜の厚さが５０ｎｍ以上であることを特徴とする付記２に記載の半導体装置の製造方法。
（付記４）前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタの誘電体膜が、Ｐｂ、Ｚｒ、及びＴｉを含むペロブスカイト構造を有することを特徴とする付記１又は２に記載の半導体装置の製造方法。
（付記５）前記第２の層間絶縁膜の上には前記第２の強誘電体キャパシタの全体を覆う配線を形成しないことを特徴とする付記１又は２に記載の半導体装置の製造方法。
（付記６）半導体基板と、
前記半導体基板の上方に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に相互に離隔して形成された強誘電体キャパシタ及び常誘電体キャパシタと、
前記強誘電体キャパシタ及び前記常誘電体キャパシタを覆う第２の層間絶縁膜と、
前記第２の層間絶縁膜の上に形成された第３の層間絶縁膜と、
前記強誘電体膜の上方であって前記強誘電体キャパシタ及び前記常誘電体キャパシタと前記第２の層間絶縁膜との間、及び前記第２の層間絶縁膜と前記第３の層間絶縁膜との間の少なくとも一方に配置され、前記強誘電体キャパシタへの水素及び水分の侵入を防止する保護膜とを有し、
前記常誘電体キャパシタの上方には前記保護膜がなく、前記常誘電体キャパシタの誘電体膜が前記強誘電体キャパシタの誘電体膜と同一材料により形成されていることを特徴とする半導体装置。
前記半導体基板の上方に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に相互に離隔して形成された強誘電体キャパシタ及び常誘電体キャパシタと、
前記強誘電体キャパシタ及び前記常誘電体キャパシタを覆う第２の層間絶縁膜と、
前記第２の層間絶縁膜の上に形成された第３の層間絶縁膜と、
前記強誘電体膜の上方であって前記強誘電体キャパシタ及び前記常誘電体キャパシタと前記第２の層間絶縁膜との間、及び前記第２の層間絶縁膜と前記第３の層間絶縁膜との間の少なくとも一方に配置され、前記強誘電体キャパシタへの水素及び水分の侵入を防止する保護膜とを有し、
前記常誘電体キャパシタの上方には前記保護膜がなく、前記常誘電体キャパシタの誘電体膜が前記強誘電体キャパシタの誘電体膜と同一材料により形成されていることを特徴とする半導体装置。
（付記７）使用電圧が１Ｖ以上のときに前記常誘電体キャパシタの比誘電率が前記強誘電体キャパシタの比誘電率よりも高いことを特徴とする付記６に記載の半導体装置。
（付記８）前記強誘電体キャパシタは記憶素子の一部であることを特徴とする付記６に記載の半導体装置。
（付記９）前記誘電体膜が、Ｐｂ、Ｚｒ及びＴｉを含むペロブスカイト構造を有する材料により形成されていることを特徴とする付記６又は７に記載の半導体装置。
１１０…半導体基板、１１１…素子分離膜、１１２…ウェル、１１３…ゲート絶縁膜、１１４…ゲート電極、１１６…ｎ型低濃度不純物領域、１１７…サイドウォール、１１８…ｎ型高濃度不純物領域、１２０…ストッパ層、１２１，１３１，１３６，１３８，１４１，１４８…層間絶縁膜、１２２，１３３，１３５，１３９，１４２，１４６…プラグ、１２３…酸化防止膜、１２４，１３０，１３２…保護膜、１２６，１２８…導電体膜、１２６ａ…下部電極、１２７…強誘電体膜、１２７ａ…常誘電体膜、１２８ａ…上部電極、１３３…フォトレジスト膜、１３４，１３７，１４０，１４３，１４７…配線。
Claims (3)
- 半導体基板上方に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを相互に離隔して形成する工程と、
前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタを覆う第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜の上方に第３の層間絶縁膜を形成する工程とを有し、
更に前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタを形成する工程と前記第２の層間絶縁膜を形成する工程との間、及び前記第２の層間絶縁膜を形成する工程と前記第３の層間絶縁膜を形成する工程との間の少なくとも一方に、前記第１の強誘電体キャパシタの上方を覆って水素及び水分の侵入を防止する保護膜を設け、前記第２の強誘電体キャパシタの上方には前記保護膜を設けない工程を有し、
前記保護膜により前記第１の強誘電体キャパシタの強誘電体特性を保持しつつ、前記第３の層間絶縁膜から前記第２の層間絶縁膜を介して前記第２の強誘電体キャパシタの強誘電体膜に水素又は水分を侵入させて前記強誘電体膜の強誘電体特性を劣化させ、前記第２の強誘電体キャパシタを常誘電体キャパシタに変化させることを特徴とする半導体装置の製造方法。 - 前記保護膜が、アルミナからなることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタの誘電体膜が、Ｐｂ、Ｚｒ、及びＴｉを含むペロブスカイト構造を有することを特徴とする請求項２に記載の半導体装置の製造方法。
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