JP5587210B2 - サンプリング回路およびこれを用いた受信機 - Google Patents

Description

本発明はサンプリング回路及び受信機に関し、特に離散時間アナログ処理により周波数変換やフィルタ処理等の受信信号処理を行う技術に関する。

無線受信機の小型化、低消費電力化やアナログ信号処理部とデジタル信号処理部の一体化を目指すため、従来技術として、高周波信号を直接、離散時間的にサンプリングして受信処理する構成が知られている（例えば、特許文献１参照）。

図１は、特許文献１に開示されているサンプリング回路の全体構成を示す図である。図２は図１の回路に入力される制御信号である。図１のサンプリング回路は、受信したアナログＲＦ信号を、マルチタップ・ダイレクト・サンプリング・ミキサ（Multi-Tap Direct
Sampling Mixer）を用いて周波数変換し、離散時間アナログ信号へ変換している。より具体的には、図１の回路に含まれるキャパシタ間の電荷移動により、ＦＩＲ（Finite Impulse Response）フィルタ、ＩＩＲ（Infinite Impulse Response）フィルタの積となるフィルタ特性を実現する。通過域近傍の特性は２次ＩＩＲフィルタ特性で決定される。図３Ａに広帯域周波数特性、図３Ｂに通過域近傍の狭帯域周波数特性の一例を示す。

さらに上記構成を基本とする従来技術として、イメージ除去を行なえる構成が知られている（特許文献２）。

図４は特許文献２に開示されているサンプリング回路の全体構成を示す図である。図５は、図４の回路によって得られる周波数特性の例（ローカル（ＬＯ）周波数f_LO=800MHz）である。ＬＯ周波数に対して左右非対称な周波数特性となり、イメージ除去が可能な周波数特性となっている。

米国特許出願公開第２００３／００３５４９９号明細書 米国特許出願公開第２００５／０２３３７２５号明細書

しかしながら、上記の従来技術では、以下に示すような課題を有する。

図１に示すような従来のサンプリング回路ではＬＯ周波数とＲＦ入力周波数が一致するとき最大の利得となり、ＬＯ周波数に対してほぼ対称な周波数特性しか実現できないため、イメージ除去には適さない。

図４に示すような構成をとれば、ＬＯ周波数に対して非対称な周波数特性を実現し、イメージ除去を行なうことが可能である。しかし、図４に示すような構成では、ヒストリキャパシタとローテートキャパシタの容量比しか変更できるパラメータがない。そのため、このパラメータによって利得が最大になる位置とカットオフ周波数が決まり、それぞれを独立に設定することができない。従って、十分なイメージ抑圧比を得ることができない。例えば、ＤＴＶの受信機をＬＯＷ−ＩＦ方式で構成する場合、イメージリジェクションミクサとしては３０ｄＢ以上のイメージ抑圧比が必要となるが、従来構成では７ｄＢ程度のイメージ抑圧比しか得られない。

さらに、分子は定数項しか設計できないので、伝達関数のゼロを設定することができず、減衰極によって十分な減衰量を得ることもできない。

本発明の目的は、フィルタ設計の自由度が高く、かつ優れたイメージ除去特性を有するサンプリング回路および受信機を提供することである。

本発明のサンプリング回路は、入力信号をサンプリングすることにより、９０度位相の異なるＩ信号とＱ信号とを出力するＩＱ生成回路と、前記ＩＱ生成回路の出力段に並列に接続された複数の離散時間回路と、前記離散時間回路の出力段に配置され、前記複数の離散時間回路の出力を合成する合成回路と、前記離散時間回路の動作を制御するための制御信号を出力するデジタルコントロールユニットと、を有し、前記離散時間回路は、ローテートキャパシタユニットと、ダンプスイッチと、リセットスイッチとから構成される組を二つ有し、前記ローテートキャパシタユニットは、積分スイッチと、メインローテートキャパシタと、サブローテートキャパシタと、放出スイッチと、を有し、入力電荷が前記ローテートキャパシタユニットに入力されるタイミングにおいては、前記メインローテートキャパシタと前記サブローテートキャパシタとが前記積分スイッチを介して並列に接続され、前記ローテートキャパシタユニットから電荷を出力するタイミングにおいては、前記メインローテートキャパシタのみが前記放出スイッチに接続されて出力を決定し、前記複数の離散時間回路の各々は、１次のＩＩＲフィルタ特性を有する、構成を採る。

本発明によれば、フィルタ設計の自由度が高く、かつ優れたイメージ除去特性を実現することができる。

従来のサンプリング回路の構成の一例 従来のサンプリング回路における制御信号の説明に供するタイミングチャート 従来のサンプリング回路により実現されるフィルタ特性の例を示す特性図 従来のサンプリング回路の構成の一例 従来のサンプリング回路により実現されるフィルタ特性の例を示す特性図 本発明の実施の形態１に係るサンプリング受信機の構成を示すブロック図 実施の形態１のサンプリング回路の構成を示すブロック図 実施の形態１のサンプリング回路の構成を示す接続図 実施の形態１の制御信号の説明に供するタイミングチャート 実施の形態１のＩＱ生成回路の接続図 実施の形態１により実現されるフィルタ特性の例を示す特性図 本発明の実施の形態２のサンプリング回路の構成を示すブロック図 実施の形態２のサンプリング回路の構成を示す接続図 実施の形態２の複素離散時間回路の構成を示す接続図 実施の形態２により実現されるフィルタ特性の例を示す特性図 従来構成と実施の形態１及び２によって実現される特性の比較図 本発明の実施の形態３の複合サンプリング回路の構成を示すブロック図 実施の形態３により実現されるフィルタ特性の例を示す特性図 実施の形態３のサンプリング回路の構成を示す接続図 実施の形態３の複素離散時間回路の構成を示す接続図 本発明の実施の形態４のサンプリング回路の構成を示す接続図 本発明の実施の形態５の受信機の構成 本発明の実施の形態６のサンプリング回路の構成を示す接続図 実施の形態６の制御信号の説明に供するタイミングチャート 実施の形態６のサンプリング回路の別の構成を示す接続図

以下、本発明の実施の形態について図面を参照して詳細に説明する。

（実施の形態１）
図６に、本実施の形態のサンプリング受信機の構成を示す。離散時間サンプリング受信機１０は、アンテナ１１と、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）１２と、サンプリング回路１３と、ローカル周波数発振部１４と、Ａ／Ｄ（Analog to Digital）変換処理部１５と、デジタル受信処理部１６とを有する。

このサンプリング受信機１０は、搬送波周波数ｆ_ＲＦで送信された電磁波２１を受信し、この受信信号に対して離散時間的に周波数変換とフィルタ処理を施して所望信号成分を抽出する。そして、サンプリング受信機１０は、抽出した所望信号成分をデジタル信号に変換してデジタル受信処理を行い、得られた受信データ２７を出力する。

アンテナ１１は、図示していない送信局から搬送波周波数ｆ_ＲＦで送信された電磁波２１を受信し、これをアナログＲＦ信号２２に変換する。低雑音増幅器（ＬＮＡ）１２は、アナログＲＦ信号２２を増幅して出力する。

サンプリング回路１３は、増幅されたアナログＲＦ信号２３とローカル周波数信号２４とを入力とし、アナログＲＦ信号２３をローカル周波数信号（ｆ_ＬＯ）２４を用いて離散時間的に周波数変換してフィルタ処理を行うことで、所望信号成分のみを抽出したベースバンド信号２５を出力する。

ローカル周波数発振部１４は、サンプリング回路１３に対して、サンプリング処理と周波数変換処理に用いるローカル周波数信号（ｆ_ＬＯ）２４を生成して出力する。

Ａ／Ｄ変換処理部１５は、入力されるベースバンド信号を所定のサンプリング周波数でデジタル値に量子化し、変換したデジタルベースバンド信号２６を出力する。

デジタル受信処理部１６は、入力されるデジタルベースバンド信号２６に対して復調処理や復号処理等の所定のデジタル受信処理を行い、これにより得た受信データ２７を出力する。

図７に、本実施の形態のサンプリング回路１００の構成を示す。なお、図７において、サンプリング回路１００は、図６のサンプリング回路１３に相当する。

図７において、ＩＱ生成回路１０１は、入力される電流信号に対するスイッチングによって受信高周波信号をベースバンドに周波数変換する。そのサンプリングスイッチ用クロックの位相とオン時間の制御により、９０度ずれた信号をサンプリングする。電荷共有回路１０２は、離散時間回路１０２−１〜１０２−ｎを有し、離散時間回路１０２−１〜１０２−ｎは、スイッチとキャパシタによって構成されるパッシブな回路構成をとる。離散時間回路１０２−１〜１０２−ｎの素子値をそれぞれ特定の値に設定し、最後に出力合成回路１０３で合成することにより、必要とする周波数特性を実現する。

図８に、サンプリング回路１００の具体例を示す。始めにサンプリング回路１００の構成を説明し、次にその動作を説明する。

サンプリング回路１００は、ＩＱ生成回路１０１と、電荷共有回路１０２と、出力合成回路１０３と、デジタルコントロールユニット１０４とを有する。

ＩＱ生成回路１０１は、電圧電流変換器（ＴＡ：Transconductance Amplifier）１０１１、サンプリングスイッチ１０１２〜１０１５およびヒストリキャパシタ１０１６〜１０１９を有する。電荷共有回路１０２は、離散時間回路１０２−１〜１０２−ｎを有し、離散時間回路１０２−ｋ（ｋ＝１〜４）は、ローテートキャパシタユニット１０２１−ｋと
、ダンプスイッチ１０２２と、リセットスイッチ１０２３とを有する。ローテートキャパシタユニット１０２１−ｋ（ｋ＝１〜４）は、積分スイッチ１０２１１，１０２１２と、メインローテートキャパシタ１０２１３，１０２１４と、放出スイッチ１０２１５とを有する。

デジタルコントロールユニット１０４で生成される制御信号Ｓ_１〜Ｓ_８は、図８に示すように積分スイッチ、放出スイッチ、ダンプスイッチ、リセットスイッチに供給される。ここで、ローテートキャパシタユニット１０２１−ｋ（ｋ＝１〜４）内のメインローテートキャパシタ１０２１３，１０２１４の容量値はそれぞれ所望の特性が得られる値に設定されている。メインローテートキャパシタ１０２１３，１０２１４の容量値は、各ローテートキャパシタユニット１０２１−ｋごとに異なる値であってもよいし、同じ値であってもよい。

出力合成回路１０３は、バッファキャパシタ１０３１を有する。出力合成回路１０３の実現はバッファキャパシタ１０３１を用いた電荷共有によるパッシブな構成に限らない。例えば、バッファキャパシタ１０３１を並列数と同数用意し、オペアンプによる加算回路で出力することも可能である。

なお、バッファキャパシタ１０３１の後段をどのような回路構成にするかは、本発明で特に限定されるものではない。例えばバッファキャパシタ１０３１に蓄積された電荷量による離散信号値をそのままサンプル・ホールドした上でデジタル値に量子化し、以降は離散時間デジタル信号処理を行う構成としてもよい。また別の例としては、バッファキャパシタ１０３１に蓄積された電荷量による離散信号値を改めて電圧に変換した上で、さらに信号処理する構成としてもよい。

デジタルコントロールユニット１０４は、ローカル周波数発信部１４（図６）から得られる基準のローカル周波数をもとに、ＩＱ生成回路１０１のサンプリングスイッチ１０１２〜１０１５、ローテートキャパシタユニット１０２１内の、積分スイッチ１０２１１，１０２１２、放出スイッチ１０２１５、ダンプスイッチ１０２２及びリセットスイッチ１０２３に対して、制御信号を生成して供給する。

図９は、デジタルコントロールユニット１０４から出力される制御信号のタイミングチャートを示す。ローカル信号ＬＯ_１〜ＬＯ_４は互いにハイとなる時間がずれた信号であり、ハイとなっている時間はほぼＲＦ信号周期の１/４である。制御信号Ｓ_１〜Ｓ_８も互いにハイとなる時間がずれた信号である。

なお、本実施の形態では、特許文献１で開示されている構成のうち、フィードバック制御用途のキャパシタやその制御信号については、本発明で限定されるものではなく、説明の簡単化のため、図示と説明を割愛している。

次に、本実施の形態のサンプリング回路１００の動作について説明する。

まず、電圧電流変換器（ＴＡ）１０１１は、入力されたアナログＲＦ信号２３をアナログＲＦ電流信号に変換し、サンプリングスイッチ１０１２〜１０１５によりアナログＲＦ電流信号周期のほぼ１/４のハイ時間を持った互いにハイとなる時間のずれた４相のローカル周波数信号２４（図６）でサンプリングする。

アナログＲＦ電流信号に対して、それぞれが９０度位相のずれたローカル周波数信号を用いてサンプリングを行うことで、正負の９０度ずれた信号を取り出せる。この様子を図１０Ａに示す。ＩＱ生成回路１０１の実現は、図８に示す構成に限らない。図１０Ｂに示
すように、ＩＱ生成回路１０１が、ハイとローの時間が等しいクロックを用いて、正負の９０度ずれた信号を生成する構成とすることも可能である。

まず、Ｓ_１〜Ｓ_４がハイとなるタイミングの動作を説明する。

ＩＱ生成回路１０１と離散時間回路１０２−ｋ内の左側のローテートキャパシタユニット１０２１−１〜１０２１−４において、サンプリング動作と同時にＩＩＲフィルタリングが行われる。

はじめに、ＬＯ_１がハイの時間において、ヒストリキャパシタ１０１６とローテートキャパシタユニット１０２１−１内のメインローテートキャパシタ１０２１３，１０２１４とによってサンプリング信号の電荷が積分される。次に、ＬＯ_２がハイの時間において、ヒストリキャパシタ１０１７とローテートキャパシタユニット１０２１−２内のメインローテートキャパシタ１０２１３，１０２１４とによってサンプリング信号の電荷が積分される。続いて、ＬＯ_３がハイの時間において、ヒストリキャパシタ１０１８とローテートキャパシタユニット１０２１−３内のメインローテートキャパシタ１０２１３，１０２１４とによってサンプリング信号の電荷が積分される。最後に、ＬＯ_４がハイの時間において、ヒストリキャパシタ１０１９とローテートキャパシタユニット１０２１−４内のメインローテートキャパシタ１０２１３，１０２１４とによってサンプリング信号の電荷が積分される。上記のそれぞれの電流積分の初期状態として、ヒストリキャパシタ１０１６〜１０１９が一ＬＯ周期前の電荷を保持しているので、ＩＩＲフィルタ動作が行われる。

また、Ｓ_１がハイとなるタイミングにおいて、離散時間回路１０２−ｋの右側のローテートキャパシタユニット１０２１−１〜１０２１−４内の、メインローテートキャパシタ１０２１３がダンプスイッチ１０２２を介してバッファキャパシタ１０３１と電荷共有を行い出力電位が決まる。同時に、Ｓ_１がハイとなるタイミングにおいて離散時間回路１０２−ｋ内の右側のローテートキャパシタユニット１０２１−１〜１０２１−４内のサブローテートキャパシタ１０２１４が放出スイッチ１０２１５を介して接地され電荷が捨てられ、Ｓ_３がハイとなるタイミングにおいて離散時間回路１０２−ｋ内の右側のローテートキャパシタユニット１０２１−１〜１０２１−４内のメインローテートキャパシタ１０２１３がリセットスイッチ１０２３を介して接地され電荷が放電される。

続いて、Ｓ_５〜Ｓ_８がハイとなるタイミングについて説明する。このタイミングでは、離散時間回路１０２−ｋの右側のローテートキャパシタユニット１０２１−１〜１０２１−４がサンプリング動作を行う。同時にＳ_５がハイとなるタイミングにおいて左側のローテートキャパシタユニット１０２１−１〜１０２１−４内のメインローテートキャパシタ１０２１３がダンプスイッチ１０２２を介してバッファキャパシタ１０３１と電荷共有を行い出力電位が決まる。同時に、Ｓ_５がハイとなるタイミングにおいて離散時間回路１０２−ｋ内の左側のローテートキャパシタユニット１０２１−１〜１０２１−４内のサブローテートキャパシタ１０２１４が放出スイッチ１０２１５を介して接地され電荷が捨てられ、Ｓ_３がハイとなるタイミングにおいて離散時間回路１０２−ｋ内の左側のローテートキャパシタユニット１０２１−１〜１０２１−４内のメインローテートキャパシタ１０２１３がリセットスイッチ１０２３を介して接地され電荷が放電される。

また、バッファキャパシタ１０３１において電荷共有することによってローテートキャパシタユニット１０２１−１〜１０２１−４内のメインローテートキャパシタ１０２１３の電荷が合成され、パッシブな加算回路としての動作が行われる。このときバッファキャパシタ１０３１に一ＬＯ周期前の電荷が保持されていることによってＩＩＲフィルタリングが行われる。

全体の伝達関数は次式で記述できる。

ここで、式（１），式（２）において、Ｔ_ＬＯはサンプリングスイッチ１０１２〜１０１５に入力されるローカル信号ＬＯのサンプリング周期であり、ｇ_ｍは電圧電流変換器（ＴＡ）１０１１のトランスコンダクタンス値である。Ｃ_Ｈｋはヒストリキャパシタ１０１６〜１０１９の容量値である。Ｃ_Ｒａｋはローテートキャパシタユニット１０２１−１〜１０２１−４内のメインローテートキャパシタ１０２１３の容量値であり、Ｃ_Ｒｂｋは１０２１−１〜１０２１−４内のサブローテートキャパシタ１０２１４の容量値である。

ここで注意しなければばらないことは、式（１），式（２）により表現される伝達関数において、回路素子値をただ任意に設定しても、所望のフィルタ周波数応答特性が得られるわけではないことである。所望のフィルタ周波数応答特性を得るための回路素子値の決定方法については、以下に説明する。

まず、式（１），式（２）の回路素子値の決定方法の一例を示す。まず、式（３）に示す伝達関数のプロトタイプの係数値を考える。

ここで、ａ_ｋとして任意の複素数を選択できる。ｂ_ｋは一次ＩＩＲのカットオフ周波数に対応する任意の正の実数である。任意の周波数ｆ_Ｎに減衰極を有する伝達関数の係数値は、次式によって求めることができる。

ただし、z_N=exp(j2πf_NT_LO)は任意の正の実数である。ここで、例えば、b₂=lb₁として、A, l, b₁は任意の正の実数とすると、ａ_１，ａ_２を算出することが可能である。

式（４）によって定められた係数を有する式（３）と式（２）とを比較することにより回路素子値を決定する。

図１１に上記の方法を用いて得られる周波数特性の一例（f_LO=800MHz）を示す。図１１ＡにＬＯ周波数の左側に減衰極を有する周波数特性の一例を示し、図１１ＢにＬＯ周波数
の右側に減衰極を有する周波数特性の一例を示す。複素数の伝達関数を実現することによって左右非対称な周波数特性を実現できていることがわかる。さらに減衰極を生成することによって大きなイメージ抑圧比を得られていることがわかる。

以上のように本実施の形態によれば、ＩＱ生成回路１０１で９０度位相のずれた信号をサンプルし、それぞれ離散時間回路１０２−ｋで重み付けし、最後に出力合成回路１０３で加算結果を出力することにより、片側に減衰極を有する周波数特性を実現し、優れたイメージ抑圧特性を得ることが可能となる。これによって大きなイメージが存在する場合においてもＬＯＷ−ＩＦ方式の受信機を構成することが可能となる。

また、本実施の形態で示した構成では、デジタルコントロールユニット１０４においてローカル周波数信号ＬＯも生成してサンプリングスイッチ１０１２〜１０１５へ供給する構成を仮定して説明したが、本発明はこれに限定されるものではない。例えば、サンプリングスイッチ１０１２に供給するローカル周波数信号ＬＯをデジタルコントロールユニット１０４とは別に生成して供給する構成としてもよい。

また、本実施の形態で示した構成では、電荷共有後にリセットスイッチ１０２３によってローテートキャパシタユニット１０２１−１〜１０２１−４内のメインローテートキャパシタ１０２１３を接地したが、接地せずに電荷を保持することにより、利得の改善を行うことができる。スイッチの数、制御信号の数を減らすことができ、構成を簡易化できる。

（実施の形態２）
図１２に、本実施の形態のサンプリング回路２００の構成を示す。複数のＩＱ生成回路を並列に設け、それぞれのＩＱ生成回路に複数の離散時間回路を並列に接続し、すべての離散時間回路の出力を合成器で合成する点が、実施の形態１とは異なる。

この構成によれば、左右非対称な減衰極の位置をそれぞれ制御することが可能となり、所望信号周波数に対して左右非対称な位置に強い妨害波を有するシステムに対応することが可能となる。

図１３に、サンプリング回路２００の具体例を示す。始めにサンプリング回路２００の構成を説明し、次にその動作を説明する。

サンプリング回路２００は、複素離散時間回路２０１−１〜２０１−３から構成される複素電荷共有回路２０１と、バッファキャパシタ２０２−１〜２０２−２から構成される出力合成回路２０２と、デジタルコントロールユニット１０４とを有する。

実施の形態１では、一つのバッファキャパシタ１０３１に接続して出力を決定したが、本実施の形態においては、正相の出力とするバッファキャパシタ２０２−１と、逆相の出力とするバッファキャパシタ２０２−２とを差動出力している。

図１４に複素離散時間回路２０１−ｍの構成を示す。複素離散時間回路２０１−ｍはＩＱ生成回路２０１１と、離散時間回路２０１２とを有する。ＩＱ生成回路２０１１は実施の形態１において示したＩＱ生成回路１０１と同様の構成である。離散時間回路２０１２は実施の形態１に示した電荷共有回路１０２と同様の構成である。すなわち、複素離散時間回路２０１−ｍのそれぞれは、実施の形態１のＩＱ生成回路１０１と、電荷共有回路１０２に対応する。ただし、離散時間回路２０１２内のローテートキャパシタユニット１０２１−１と１０２１−３とを同じ値とし、ローテートキャパシタユニット１０２１−２と１０２１−４とを同じ値とし、それぞれが複素数の実部、虚部に対応するようにしている
。デジタルコントロールユニット１０４から出力される制御信号は実施の形態１と同様に図９で与えられる。

次に、本実施の形態のサンプリング回路２００の動作について説明する。

複素離散時間回路２０１−１〜２０１−３のそれぞれは、実施の形態１のＩＱ生成回路１０１と、電荷共有回路１０２に対応し、同様の動作を行う。

ただし、本実施の形態では、実施の形態１と出力のバッファキャパシタへの接続が異なる。図１３においては、複素離散時間回路２０１−１〜２０１−３のＩ＋とＱ＋とに対応する出力がバッファキャパシタ２０２−１に接続され、複素離散時間回路２０１−１〜２０１−３のＩ−とＱ−とに対応する出力がバッファキャパシタ２０２−２に接続され、それぞれが同時にＬＯ_１のタイミングで電荷共有を行い出力の電位が決定するようになっている。また、減衰極を有する周波数特性を得るためには、負の係数を実現する必要があるが、各分岐の係数の符号は、正相、逆相、それぞれのバッファキャパシタへの接続を入れ替えることによって、変更することが可能である。

全体の伝達関数は次式で記述できる。

ここで、式（５），式（６）において、Ｔ_ＬＯはサンプリングスイッチ１０１２〜１０１５に入力されるローカル信号ＬＯで決まるサンプリング周期であり、ｇ_ｍは電圧電流変換器（ＴＡ）１０１１のトランスコンダクタンス値である。Ｃ_Ｈｒｍはヒストリキャパシタ１０１６，１０１８の容量値であり、Ｃ_Ｈiｍはヒストリキャパシタ１０１７，１０１９の容量値である。Ｃ_Ｒａｒｍは複素離散時間回路２０１−ｍ内のローテートキャパシタユニット１０２１−１，１０２１−３のメインローテートキャパシタ１０２１３の容量値である。また、Ｃ_Ｒｂｒｍは複素離散時間回路２０１−ｍ内のローテートキャパシタユニット１０２１−１，１０２１−３のサブローテートキャパシタ１０２１４の容量値である。また、Ｃ_Ｒａｉｍは複素離散時間回路２０１−ｍ内のローテートキャパシタユニット１０２１−２，１０２１−４のメインローテートキャパシタ１０２１３の容量値である。また、Ｃ_Ｒｂｉｍは複素離散時間回路２０１−ｍ内のローテートキャパシタユニット１０２１−２，１０２１−４のサブローテートキャパシタ１０２１４の容量値である。

ここで注意しなければならないことは、式（５）および式（６）により表現される伝達関数において、回路素子値をただ任意に設定しても、所望のフィルタ周波数応答特性が得られるわけではないことである。

次に、式（５），式（６）の回路素子値の決定方法の一例を示す。まず、式（７）に示す伝達関数のプロトタイプの係数値を考える。

ここで、重要なのはａ_ｍとして任意の複素数を選択できることである。ｂ_ｍは一次ＩＩＲのカットオフ周波数に対応する任意の正の実数である。任意の周波数ｆ_Ｎ１，ｆ_Ｎ２に減衰極を有する伝達関数の係数値は、次式によって求めることができる。

ただし、z_N1=exp(j2πf_N1T_LO), z_N2=exp(j2πf_N2T_LO)は任意の正の実数である。ここで、例えば、b₂=lb₁,b₃=mb₂として、A, l, m, b₁は任意の正の実数とすると、ａ_１，ａ_２，ａ_３を算出することが可能である。

式（８）によって係数が決定した式（７）と式（６）とを比較することにより、回路素子値を決定することができる。

図１５に上記の方法を用いて得られる周波数特性の例（ｆ_ＬＯ＝８００ＭＨｚ）を示す。図１５ＡにＬＯ周波数の左側に二つの減衰極を有する周波数特性の一例を示す。また、図１５ＢにＬＯ周波数の右側に二つの減衰極を有する周波数特性の一例を示す。また、図１５Ｃ，図１５ＤにＬＯ周波数の左右非対称な位置に減衰極を有する周波数特性の一例を示す。複素数の伝達関数を実現することによって左右非対称な周波数特性を実現できていることがわかる。

図１６に従来技術、実施の形態１、実施の形態２を、ＩＳＤＢ−Ｔワンセグメント受信機に適用した場合の特性図を示す。従来技術の場合を図１６Ａ、実施の形態１の場合を図１６Ｂ、実施の形態２の場合を図１６Ｃに示している。それぞれ上段が周波数特性の一例、下段が所望帯域（250kHz〜650kHz）とイメージ帯域（-650kHz〜-250kHz）の拡大図である。従来では７ｄＢの減衰量しか得られなかったのに対し、実施の形態１においては１８．１ｄＢのイメージ抑圧量が得られ、実施の形態２においては３５．１ｄＢという大きなイメージ抑圧量が得られている。減衰極を生成することによって大きなイメージ抑圧比を達成できることがわかる。

以上のように本実施の形態によれば、ＩＱ生成回路２０１１で９０度位相のずれた信号をサンプルし、それぞれ離散時間回路２０１２で重み付けし、最後に出力合成回路（バッファキャパシタ２０２−１，２０２−２）で加算結果を出力することにより、片側に減衰極を有する周波数特性を実現し、優れたイメージ抑圧特性を得ることが可能となる。さらに、並列数に応じた個数の減衰極を実現できるので、左右対称、非対称自由に適切な位置に減衰極を設定することによって、大きな妨害信号が存在する場合においても受信機を構成することが可能となる。

また、ここでは複素離散時間回路２０１−１〜２０２−ｎの並列数ｎが３の場合を説明したが、任意の並列数ｎにおいて同様に設計することが可能である。その場合、２ｎ＋１並列ではｎ個の減衰極が得られ、及び２ｎ＋２並列ではｎ個の減衰極が得られる。

（実施の形態３）
図１７に、本実施の形態の複合サンプリング回路３００の構成を示す。複合サンプリング回路３００は、図１のサンプリング回路１３として適用可能である。本実施の形態の複合サンプリング回路３００は、実施の形態１のサンプリング回路の出力に、さらに離散時間回路（２段目の複素電荷共有回路）を接続し、最終的に合成器（出力合成回路）で合成する構成となっている。すなわち、実施の形態１のサンプリング回路が１段目の複素電荷共有回路を形成し、これに縦続に接続される離散時間回路及び合成器（出力合成回路）が２段目の複素電荷共有回路を形成している。つまり、本実施の形態の複合サンプリング回路３００は、実施の形態１のサンプリング回路構成を縦続に接続した構成となっている。この構成により、ＬＯ周波数の両側に減衰極を生成でき、各ブランチ間の利得を打ち消しあうことなく、ＬＯ周波数の両側に減衰極を生成することが可能となる。

図１８において実施の形態１を縦続に接続することの効果（f_LO=800MHzにおける周波数特性の例）を示す。図１８Ａ，図１８ＢにそれぞれＬＯ周波数の左，右に減衰極を生成した例を示す。図１８Ａの特性と図１８Ｂの特性との積として実現されるのが図１８Ｃである。つまり、片側減衰極構成の縦続接続により、中心周波数の左右対称に減衰極を生成することが可能となる。これは、実施の形態２のサンプリング回路２００で両側に減衰極を生成する場合に比べて、各分岐間の利得の打ち消し合いを小さくしながら、減衰極を生成することを可能にする。つまり、並列数の増加によってＬＯ周波数の両側に減衰極を得る構成に比べて、利得を改善することが可能となる。

図１９に、複合サンプリング回路３００の具体例を示す。

複合サンプリング回路３００は、複素離散時間回路３０１−１〜３０１−４から構成される１段目の複素電荷共有回路３０１と、ローテートキャパシタユニット３０２−１〜３０２−４と、出力合成回路３０３と、デジタルコントロールユニット３０４とを有する。ここで、ローテートキャパシタユニット３０２−１〜３０２−４及び出力合成回路３０３は、２段目の複素電荷共有回路３０２を形成する。

ローテートキャパシタユニット３０２−ｋ（ｋ＝１〜４）は、積分スイッチ３０２１，３０２２と、メインローテートキャパシタ３０２３と、サブローテートキャパシタ３０２４と、放出スイッチ３０２５とを有する。

出力合成回路３０３は、ダンプスイッチ３０３１と、リセットスイッチ３０３２と、バッファキャパシタ３０３３とを有する。

図２０に複素離散時間回路３０１−ｍの構成を示す。複素離散時間回路３０１−ｍは実施の形態１で示したサンプリング回路１００と同様の構成である。デジタルコントロールユニット３０４から出力される制御信号は実施の形態１と同様に図１０で与えられる。

次に、本実施の形態の複合サンプリング回路３００の動作について説明する。

まず、複素離散時間回路３０１−ｍはサンプリング回路１００と同様の動作を行う。ただし、以下に示す点において実施の形態１とは異なる。

複素離散時間回路の２縦続構成を実現するためには、すなわち、１段目の複素電荷共有回路３０１の出力段に２段目の複素電荷共有回路３０２を接続するためには、複素離散時間回路３０１−１がＩ＋、複素離散時間回路３０１−２がＱ＋、複素離散時間回路３０１−３がＩ−、複素離散時間回路３０１−４がＱ−にそれぞれ対応する必要がある。そのために、図１９に示す構成では、デジタルコントロールユニット３０４は、複素離散時間回
路３０１−１，３０１−３に入力するクロックと、複素離散時間回路３０１−２，３０１−４に入力するクロックと、を９０度ずらしている。

さらに、複素離散時間回路３０１−１，３０１−２の電圧電流変換器（ＴＡ）１０１１のトランスコンダクタンス値ｇ_ｍと、複素離散時間回路３０１−３，３０１−４の電圧電流変換器（ＴＡ）１０１１のトランスコンダクタンス値ｇ_ｍの符号を変えることにより、片側に減衰極を有する周波数特性を有するＩ＋，Ｑ＋，Ｉ−，Ｑ−のブランチを生成できる。ｇ_ｍ符号の変更はバランや差動構成の利用によって達成することが可能である。また、実施の形態１において出力の役割を果たしていたバッファキャパシタ１０３５は、本実施の形態においては次段のヒストリキャパシタの役割を果たすため、複素離散時間回路３０１−１〜３０１−４のそれぞれで異なる値に設定する。

次に、複素離散時間回路３０１−ｍの出力を入力としてローテートキャパシタユニット３０２−１〜３０２−４と出力合成回路３０３とからなる２段目の複素電荷共有回路３０２の動作に入る。

複素離散時間回路３０１−２とローテートキャパシタユニット３０２−４を接続し、複素離散時間回路３０１−４とローテートキャパシタユニット３０２−２を接続しているのは、１段目の複素電荷共有回路３０１と２段目の複素電荷共有回路３０２とで伝達関数分子の係数を逆転させるためである。これによって１段目と２段目の減衰極の位置をＬＯ周波数を中心に左右対称にする。

ＬＯ_２がハイとなる時間に、複素離散時間回路３０１−１，３０１−３内のバッファキャパシタ１０３５と、ローテートキャパシタユニット３０２−１，３０２−３内のメインローテートキャパシタ３０２３とサブローテートキャパシタ３０２４とが電荷共有を行う。

同様に、ＬＯ_３がハイとなる時間に、複素離散時間回路３０１−２，３０１−４内のバッファキャパシタ１０３５と、ローテートキャパシタユニット３０２−２，３０２−４内のメインローテートキャパシタ３０２３とサブローテートキャパシタ３０２４とが電荷共有を行う。これより、全分岐において２段目の入力電位が決定する。

ＬＯ_４がハイとなる時間に、ローテートキャパシタユニット３０２−１〜３０２−４内のメインローテートキャパシタ３０２３とバッファキャパシタ３０３３とが電荷共有を行うことによって全体の出力電位が決定する。同時に、ローテートキャパシタユニット３０２−１〜３０２−４内のサブローテートキャパシタ３０２４を、リセットスイッチ３０３２を介して、接地してリセットする。

ＬＯ_１がハイとなる時間に、ローテートキャパシタユニット３０２−１〜３０２−４内のメインローテートキャパシタ３０２３を、リセットスイッチ３０３２を介して、接地してリセットし、一連の動作が終わる。

上記動作を繰り返すことによって、全体の伝達関数が決定する。

全体の伝達関数は次式で記述できる。

ここで、式（９）〜式（１１）において、Ｔ_ＬＯはサンプリングスイッチ１０１２〜１０１５に入力されるローカル信号ＬＯで決まるサンプリング周期であり、ｇ_ｍは電圧電流変換器１０１１のトランスコンダクタンス値である。また、Ｃ_Ｈ１〜Ｃ_Ｈ４はヒストリキャパシタ１０１６〜１０１９の容量値である。また、Ｃ_Ｒａｋはローテートキャパシタユニット１０２１−ｋのメインローテートキャパシタ１０２１３の容量値であり、Ｃ_Ｒｂｋはローテートキャパシタユニット１０２１−ｋのサブローテートキャパシタ１０２１４の容量値である。

ここで、注意しなければならないことは、式（９）〜式（１１）により表現される伝達関数において、回路素子値をただ任意に設定しても、所望のフィルタ周波数応答特性が得られるわけではないことである。

次に、式（９）〜式（１１）の回路素子値の決定方法の一例を示す。まず、式（１２）に示す伝達関数のプロトタイプの係数値を考える。

ここで、重要なのはａ_ｍとして任意の複素数を選択できることである。ａ_ｍ＊はａ_ｍの共役をあらわしている。ｂ_ｋは一次ＩＩＲのカットオフ周波数に対応する任意の正の実数である。任意の周波数ｆ_Ｎに減衰極を有する伝達関数の係数値は、次式によって求めることができる。

ただし、z_N=exp(j2πf_NT_LO)は任意の正の実数である。ここで、例えば、b₂=lb₁として、A, l, b₁は任意の正の実数とすると、ａ_１，ａ_２を算出することが可能である。

式（１３）によって定められた係数を有する式（１２）と式（１０）とを比較することにより回路素子値を決定する。

また、式（１１），式（１２）からわかるように図１９に示す回路構成ではプロトタイプと回路の伝達関数を一致させることが出来ておらず、両側対称に減衰極を得るためには素子値の調整が必要となる。

以上のように本実施の形態によれば、実施の形態１に示したような片側に減衰極を有する周波数特性の積算した周波数特性を得ることが可能となり、利得低下を抑えつつ、通過域の両側に減衰極を生成することが可能となる。

なお、以上の説明では、１段目の複素電荷共有回路３０１として、式（９）〜式（１１）に示したように、伝達関数の分子に複素数係数が実現される複素離散時間回路３０１−ｍを用いる場合について説明したが、これに限られない。１段目の複素電荷共有回路３０１に、例えば、伝達関数の分母、又は、分子及び分母に複素数係数が実現される複素離散時間回路を用いてもよい。２段目の複素電荷共有回路３０２についても同様に、伝達関数の分子、分母、又は、分子及び分母に複素数係数が実現される複素離散時間回路を用いてもよい。

（実施の形態４）
図２１に、本実施の形態のサンプリング回路４００の構成を示す。実施の形態１で説明した片側に減衰極を有するフィルタ特性を、より簡易な構成で実現するものである。

サンプリング回路４００は、ＩＱ生成回路４０１と、離散時間回路４０２と、出力合成回路４０３と、デジタルコントロールユニット４０４と、を有する。

ＩＱ生成回路４０１は、電圧電流変換回路（ＴＡ）４０１１と、サンプリングスイッチ４０１２〜４０１５と、ヒストリキャパシタ４０１６〜４０１８とを有する。離散時間回路４０２は、積分スイッチ４０２１〜４０２３と、ローテートキャパシタ４０２４〜４０２６とを有する。

ここで、ヒストリキャパシタ４０１６〜４０１８とローテートキャパシタ４０２４〜４０２６の容量値はそれぞれ所望の特性が得られる値に設定されている。

出力合成回路４０３は、ダンプスイッチ４０３１〜４０３３と、バッファキャパシタ４０３４とを有する。デジタルコントロールユニット４０４は、図９のＬＯ_１〜ＬＯ_４をサンプリング回路４００に供給する。

次に、本実施の形態のサンプリング回路４００の動作について説明する。まず、電圧電流変換器（ＴＡ）４０１１は入力されたアナログＲＦ信号２３をアナログＲＦ電流信号に変換し、サンプリングスイッチ４０１２〜４０１５によりアナログＲＦ電流信号周期のほぼ１/４のハイ時間を持った互いにハイとなる時間のずれた４相のローカル周波数信号でサンプリングする。

離散時間回路４０２を含めてこのサンプリング動作において同時にＩＩＲフィルタリングが行われることを説明する。

まずＬＯ_１がハイとなる時間において、ヒストリキャパシタ４０１６とローテートキャパシタ４０２４によってサンプリング信号の電荷が積分される。次にＬＯ_２がハイとなる時間において、ヒストリキャパシタ４０１７とローテートキャパシタ４０２５によってサ
ンプリング信号の電荷が積分される。続いてＬＯ_３がハイとなる時間において、ヒストリキャパシタ４０１８とローテートキャパシタ４０２６によってサンプリング信号の電荷が積分され、時間的に離散化した離散信号が形成される。このときヒストリキャパシタ４０１６〜４０１８は一ＬＯ周期前の電荷を保持しているので、それぞれＩＩＲフィルタ動作を行う。

最後にＬＯ_４がハイとなる時間において、ローテートキャパシタ４０２４〜４０２６とバッファキャパシタ４０３４とが電荷共有を行うことによって出力の電位が決定される。このときバッファキャパシタ４０３４は一ＬＯ周期前の電荷を保持しているので、ＩＩＲフィルタ動作となる。一方で、電圧電流変換器（ＴＡ）４０１１はサンプリングスイッチ４０１５を介して接地し、入力信号とＴＡ寄生容量の電荷を捨てることで、出力信号読み出し時間を確保している。

全体の伝達関数は次式で表される。なお、ローテートキャパシタの電荷を捨てるタイミングがないため、伝達関数が複雑になるが、ここでは概略を示す。

以下に示す伝達関数のプロトタイプの式（１６）と係数を比較することにより、素子値を求める。プロトタイプの係数は、これまでと同様特定の周波数において減衰極を有するという条件を用いて求める。ただし、式（１５）の伝達関数ではプロトタイプと特性を一致させることはできないため、所望の特性を得るためには調整が必要となる。

以上のように本実施の形態によれば、ＬＯ_１〜ＬＯ_４のクロックしか用いない簡易な回路構成で、実施の形態１に示したような片側に減衰極を有する周波数特性を実現し、優れたイメージ抑圧特性を得ることが可能となる。

（実施の形態５）
本実施の形態では、実施の形態１〜４において説明した複素型のサンプリング回路を適用することによってＬＯＷ−ＩＦ方式の受信機の回路規模を削減する手法を述べる。図２２に、本実施の形態に係る受信機の回路構成を示す。

図２２Ａは、イメージリジェクションをデジタル処理で行う構成を示すブロック図である。この構成では、増幅器５０１と、ミクサ・フィルタ５０２と、Ａ／Ｄ変換回路５０３とがＩＱそれぞれ一つずつ必要になり、回路規模が大きくなってしまう。そこで、図２２ＡのＡ／Ｄ変換回路５０３を削減した受信機の構成を図２２Ｂに示す。この構成では、アナログのポリフェイズフィルタ５０４でイメージリジェクションを行う。デジタル処理でのイメージリジェクションを行わないので、必要なＡ／Ｄ変換回路５０３が一つでよく、
回路規模を削減できる。

次に、図２２Ｃに、複素サンプリング回路５０５を利用することによる回路規模を削減した受信機の構成を示す。複素サンプリング回路５０５を用いると、１つの入力から得られる信号を用いて複素フィルタ処理が可能となる。複素サンプリング回路５０５の出力はイメージが除去されているので、アナログ変換回路が１つで済む。すなわち、図２２Ａの構成と比較して、増幅器５０１及びＡ／Ｄ変換回路５０３を１つずつ削減できる。また、図２２Ｂの構成と比較して、増幅器５０１を１つ削減することができ、また、２つのミクサ・フィルタ５０２を１つの複素サンプリング回路５０５に置き換え、ポリフェイズフィルタ５０４が不要となり、Ａ／Ｄ変換回路５０３を１つ削減することが可能となるため、回路規模を削減することができる。

ダイバーシチ受信構成では、複数のアンテナから受信した信号を、ベースバンドの信号処理によって最大比合成することによって、受信感度を高める。このため、ダイバーシチ受信を行なう場合、複数の受信系統が必要になる。複素型のサンプリング回路は従来構成に比べて１系統あたりの回路規模が小さいので、ダイバーシチ受信構成の回路規模を大幅に削減することが可能となる。なお、ダイバーシチ受信方式において複数系統の受信機がすべて同じ構成である必要はない。最も性能の出る構成で主系統を構成し、簡易な複素サンプリング型の受信系統を複数用意することも可能である。回路規模の削減は面積のみならず消費電力の削減効果も大きい。

（実施の形態６）
本実施の形態では、実施の形態１におけるサンプリング回路の具体的構成の更に別の例を示す。本実施の形態におけるサンプリング回路を用いると、実施の形態１の構成により、実施の形態２に示した任意の並列数をもつ複素並列型の伝達関数を実現することが可能となる。

図２３に、本実施の形態のサンプリング回路６００の構成を示す。始めに、サンプリング回路６００の構成を説明し、次にその動作を説明する。

サンプリング回路６００は、ＩＱ生成回路６０１と、離散時間回路６０２と、出力合成回路６０３と、デジタルコントロールユニット６０４とを有する。

ＩＱ生成回路６０１は、電圧電流変換器（ＴＡ）６０１１、サンプリングスイッチ６０１２〜６０１５およびヒストリキャパシタ６０１６〜６０１９を有する。

離散時間回路６０２は、ローテートキャパシタユニット６０２１−１〜６０２１−６，６０２１−１Ｂ〜６０２１−６Ｂを有する。ローテートキャパシタユニット６０２１−１〜６０２１−６，６０２１−１Ｂ〜６０２１−６Ｂは、積分スイッチ６０２１１〜６０２１４と、メインローテートキャパシタ６０２１５，６０２１７と、サブローテートキャパシタ６０２１６，６０２１８と、バッファキャパシタ６０２１Ｊと、放出スイッチ６０２１Ａ，６０２１Ｄ，６０２１Ｆ，６０２１Ｉと、ダンプスイッチ６０２１９，６０２１Ｂ，６０２１Ｃ，６０２１Ｅ，６０２１Ｇ，６０２１Ｈとを有する。

出力合成回路６０３はバッファキャパシタ６０３１，６０３２を有する。

ＩＱ生成回路６０１内のヒストリキャパシタ６０１６〜６０１９、ローテートキャパシタユニット６０２１内のメインローテートキャパシタ６０２１５，６０２１７、サブローテートキャパシタ６０２１６，６０２１８，バッファキャパシタ６０２１Ｊ、及び、出力合成回路６０３内のバッファキャパシタ６０３１，６０３２の容量値は、それぞれ所望の
特性が得られる値に設定されている。

デジタルコントロールユニット６０４は、ＬＯ０〜ＬＯ３，Ｓ０〜Ｓ７の制御信号を出力し、ＩＱ生成回路６０１及び離散時間回路６０２に供給する。

図２４は、デジタルコントロールユニット６０４から出力される制御信号のタイミングチャートを示す。ＬＯ０〜ＬＯ３は、周期がＲＦ信号周期とほぼ一致した４相の信号であり、互いにハイとなる時間がずれており、ハイとなっている時間はほぼＲＦ信号周期の１/４である。Ｓ０〜Ｓ７は、周期がＬＯ０〜３の周期の２倍である８相の信号であり、互いにハイとなる時間がずれており、ハイとなっている時間はＬＯ０〜３がハイとなる時間と一致している。

次に、本実施の形態のサンプリング回路６００の動作について説明する。

まず、ＩＱ生成回路６０１の動作を説明する。

電圧電流変換器（ＴＡ）６０１１は、入力されたアナログＲＦ信号２３をアナログＲＦ電流信号に変換し、サンプリングスイッチ６０１２〜６０１５に入力する。ＬＯ０〜ＬＯ３がハイとなっている間、サンプリングスイッチ６０１２〜６０１５がオンになり、電圧電流変換器（ＴＡ）６０１１からの電流がヒストリキャパシタ６０１６〜６０１９に蓄積されることによって周波数変換が行なわれる。

このとき離散時間回路６０２内のメインローテートキャパシタ６０２１５，６０２１７、サブローテートキャパシタ６０２１６，６０２１８のうちいずれかが同時に電圧電流変換器（ＴＡ）６０１１に接続されることによって、メインローテートキャパシタ６０２１５，６０２１７、サブローテートキャパシタ６０２１６，６０２１８のうちいずれかに、離散時間回路６０２の入力電荷が蓄積される。

次に離散時間回路６０２及び出力合成回路６０３の動作を説明する。
まずローテートキャパシタユニット６０２１に着目して、Ｓ０、Ｓ１、Ｓ３がハイとなるタイミングの動作を説明する。

Ｓ０、Ｓ１、Ｓ３のいずれかであるＣＫ０がハイとなるタイミングでは、積分スイッチ６０２１１，６０２１２を介してメインローテートキャパシタ６０２１５，サブローテートキャパシタ６０２１６に入力電荷が蓄積され、入力の動作が行なわれる。このとき、一方で同時に、メインローテートキャパシタ６０２１７，サブローテートキャパシタ６０２１８は重み付けと出力動作を行なう。

Ｓ０がハイとなるタイミングで、ダンプスイッチ６０２１Ｇ，６０２１Ｅを介して、メインローテートキャパシタ６０２１７，サブローテートキャパシタ６０２１８，バッファキャパシタ６０２１Ｊが電荷共有を行なう。バッファキャパシタ６０２１Ｊが１タイミング前の電荷を保持していることによってＩＩＲフィルタリングと重み付けが行なわれる。

次にＳ１がハイとなるタイミングで、メインローテートキャパシタ６０２１７が、ダンプスイッチ６０２１Ｈを介して、出力合成回路６０３内のバッファキャパシタ６０３１，６０３２のいずれかに接続され電荷共有を行なう。バッファキャパシタ６０３１，６０３２が１タイミング前の電荷を保持していることによってＩＩＲフィルタ動作が行なわれ、出力値が形成される。

最後にＳ３がハイとなるタイミングで、放出スイッチ６０２１Ｉ，６０２１Ｆを介して
、メインローテートキャパシタ６０２１７，サブローテートキャパシタ６０２１８を接地してリセットする。

次にＳ４、Ｓ５、Ｓ７がハイとなるタイミングの動作を説明する。

Ｓ４、Ｓ５、Ｓ７のいずれかであるＣＫ１がハイとなるタイミングでは、積分スイッチ６０２１３，６０２１４を介してメインローテートキャパシタ６０２１７，サブローテートキャパシタ６０２１８に入力電荷が蓄積され、入力の動作が行なわれる。このとき、一方で同時に、メインローテートキャパシタ６０２１５，サブローテートキャパシタ６０２１６は重み付けと出力動作を行なう。

Ｓ４がハイとなるタイミングで、ダンプスイッチ６０２１Ｂ，６０２１９を介して、メインローテートキャパシタ６０２１５，サブローテートキャパシタ６０２１６，バッファキャパシタ６０２１Ｊが電荷共有を行なう。バッファキャパシタ６０２１Ｊが１タイミング前の電荷を保持していることによってＩＩＲフィルタリングと重み付けが行なわれる。

次にＳ５がハイとなるタイミングで、メインローテートキャパシタ６０２１５が、ダンプスイッチ６０２１Ｃを介して、出力合成回路６０３内のバッファキャパシタ６０３１，６０３２のいずれかに接続され電荷共有を行なう。バッファキャパシタ６０３１，６０３２が１タイミング前の電荷を保持していることによってＩＩＲフィルタ動作が行なわれ出力値が形成される。

最後にＳ７がハイとなるタイミングで、放出スイッチ６０２１Ｄ，６０２１Ａを介して、メインローテートキャパシタ６０２１５，サブローテートキャパシタ６０２１６を接地してリセットする。

ローテートキャパシタユニット６０２１は上記の動作をくり返す。

複数存在するローテートキャパシタユニット６０２１−ｋ（ｋ＝１〜６）が同時に、バッファキャパシタ６０３１，６０３２のいずれかに接続して電荷共有を行なうことによって、伝達関数の和を実現できる。

ここで図２３において、ローテートキャパシタユニットが６種類、計１２個用意されていることに着目し、合成後に３並列複素型の特性になる概要を説明する。

ローテートキャパシタユニット６０２１−１，６０２１−３，６０２１−５の系の入力をＫとする。すると、ローテートキャパシタユニット６０２１−２，６０２１−４，６０２１−６の系の入力はｊＫと表すことができる。また、ローテートキャパシタユニット６０２１−１Ｂ，６０２１−２Ｂ，６０２１−３Ｂの系の入力は−Ｋと表すことができる。また、ローテートキャパシタユニット６０２１−２Ｂ，６０２１−４Ｂ，６０２１−６Ｂの系の入力は−ｊＫと表すことができる。

それぞれの番号の重み付けがなされたとされると、出力合成回路６０３内バッファキャパシタ６０３１の出力値は(Ｋ１＋ｊＫ２)＋(Ｋ３−ｊＫ４)＋(−Ｋ５＋ｊＫ６)となり、バッファキャパシタ６０３２の出力値は(−Ｋ１−ｊＫ２)＋(−Ｋ３＋ｊＫ４)＋(Ｋ５−ｊＫ６)となることがわかる。つまり、３個の複素数の和が正相、逆相で出力されることがわかる。

図２３では、ローテートキャパシタユニット６０２１−４，６０２１−５が負の係数となるように構成しているが、ローテートキャパシタユニット６０２１−ｋ，６０２１−ｋ
Ｂとバッファキャパシタ６０３１，６０３２との接続を入れ替えることによりローテートキャパシタユニット６０２１−ｋの係数の正負を入れ替えることが可能である。

なお、図２３では複素３並列の場合を示しているが、ローテートキャパシタユニット６０２１−ｋを正負のｍ組使用すれば（ｍは任意の正の整数）、複素ｍ並列構成を構成することが可能である。

全体の伝達関数を、差分方程式とｚ変換から、算出してまとめると式（１７）のように表すことができる。

ここで、Ｔ_ＬＯはサンプリングスイッチ６０１２〜６０１５に入力されるローカル信号ＬＯで決まるサンプリング周期であり、ｇｍは電圧電流変換器６０１１のトランスコンダクタンス値である。また、Ｃ_Ｈはヒストリキャパシタ６０１６〜６０１９の容量値である。また、Ｃ_Ｒｍｋはローテートキャパシタユニット６０２１−ｋのメインローテートキャパシタ６０２１５，６０２１７の容量値である。また、Ｃ_Ｒｓｋはローテートキャパシタユニット６０２１−ｋのサブローテートキャパシタ６０２１６，６０２１８の容量値である。また、Ｃ_Ｂｋはローテートキャパシタユニット６０２１−ｋのバッファキャパシタ６０２１Ｊの容量値である。

なお、式（１７）はローテートキャパシタユニット６０２１がｎ個（ｎは任意の正の整数）ある場合で記述し、ローテートキャパシタユニット６０２１−ｋ，６０２１−ｋＢとバッファキャパシタ６０３１，６０３２との接続を入れ替えることにより１次ＩＩＲの和の係数を入れ替えることが可能であるので±を用いて記述した。

また、式（１７）では、数式を簡略化するために式（１８）を仮定している。

実施の形態２に示した減衰極を設定する設計手法を用いれば、サンプリング周波数を中心に左右対称、非対称の自由な位置に減衰極を設定することが可能である。

また、図２５のような構成をとることで、線形性を改善することが可能である。図２３の構成に充電スイッチ７０２１Ｂ、７０２１Ｆ、７０２１Ｉ、７０２１Ｍを追加し、メインローテートキャパシタ及びサブローテートキャパシタが特定のタイミングでＦＢ端子に接続される構成となっている。ＦＢ端子には、初期電位を定める参照電圧（電流）Ｖｆｂが入力される。動作としては、図２３の構成においてメインローテートキャパシタ及びサブローテートキャパシタの電荷をリセッした後に、さらにＦＢに接続されるタイミングを用意することによって、メインローテートキャパシタ及びサブローテートキャパシタに電荷のプリチャージ行なう。

本実施形態を用いると単一の電圧電流変換器（ＴＡ）で複素並列構成を実現できるので、電圧電流変換器（ＴＡ）のｇｍバラツキの影響が小さく、半導体製造プロセスにおいて
も精度の良いフィルタ特性が得られる。さらに、電圧電流変換器（ＴＡ）の数を削減したことによって消費電力の低減を図ることが可能である。

２００８年１２月４日出願の特願２００８−３１０００１に含まれる明細書、図面及び要約書の開示内容は、すべて本願に援用される。

本発明に係るサンプリング回路及び受信機は、無線通信装置における受信部の高周波信号処理回路に有用であり、信号の周波数変換とフィルタ処理を行う場合に適用して好適である。

１０ サンプリング受信機
１２ 低雑音増幅器（ＬＮＡ：Low Noise Amplifier）
１３、１００、２００、４００、６００ サンプリング回路
１４ ローカル周波数発振部
１５ Ａ／Ｄ（Analog to Digital）変換処理部
１６ デジタル受信処理部
１０１、４０１、６０１、７０１、２０１１ ＩＱ生成回路
１０２ 電荷共有回路
１０２−１〜１０２−ｎ、２０１２、４０２、６０２ 離散時間回路
１０３、３０３、４０３、６０３ 出力合成回路
１０４、３０４、４０４、６０４ デジタルコントロールユニット
１０１１、４０１１、６０１１、７０１１ 電圧電流変換器（ＴＡ）
１０１２〜１０１５、４０１２〜４０１５、６０１２〜６０１５、７０１２〜７０１５
サンプリングスイッチ
１０１６〜１０１９、４０１６〜４０１８、６０１６〜６０１９、７０１６〜７０１９
ヒストリキャパシタ
１０２１、３０２、６０２１−１〜６０２１−６、６０２１−１Ｂ〜６０２１−６Ｂ、７０２１−１〜７０２１−６、７０２１−１Ｂ〜７０２１−６Ｂ ローテートキャパシタユニット
１０２２、１０３２、３０３１、４０３１〜４０３３、６０２１９，６０２１Ｂ、６０２１Ｃ、６０２１Ｅ、６０２１Ｇ、６０２１Ｈ、７０２１９，７０２１Ｃ、７０２１Ｄ、７０２１Ｇ、７０２１Ｊ、７０２１Ｋ ダンプスイッチ
１０２３、３０３２ リセットスイッチ
１０２１１、１０２１２、３０２１、３０２２、４０２１〜４０２３、６０２１１〜６０２１４、７０２１１〜７０２１４ 積分スイッチ
１０２１５、３０２５、４０３１〜４０３３、６０２１Ａ、６０２１Ｄ、６０２１Ｆ、６０２１Ｉ、７０２１Ａ、７０２１Ｅ、７０２１Ｈ、７０２１Ｌ 放出スイッチ
２０１、３０１ 複素離散時間回路
２０２−１、２０２−２、３０３３、４０３４、６０２１Ｊ、６０３１、６０３２、７０２１Ｎ、７０３１、７０３２ バッファキャパシタ
３００ 複合サンプリング回路
３０１、３０２ 複素電荷共有回路
３０２３、１０２１３、６０２１５、６０２１７、７０２１５、７０２１７ メインローテートキャパシタ
３０２４、１０２１４、６０２１６、６０２１８、７０２１６、７０２１８ サブローテートキャパシタ
５０１ 増幅器
５０２ ミクサ・フィルタ
５０３ Ａ／Ｄ変換回路
５０４ ポリフェイズフィルタ
５０５ 複素サンプリング回路
７０２１Ｂ、７０２１Ｆ、７０２１Ｉ、７０２１Ｍ 充電スイッチ

Claims (13)

1. 入力信号をサンプリングすることにより、９０度位相の異なるＩ信号とＱ信号とを出力するＩＱ生成回路と、
   前記ＩＱ生成回路の出力段に並列に接続された複数の離散時間回路と、
   前記離散時間回路の出力段に配置され、前記複数の離散時間回路の出力を合成する合成回路と、
   前記離散時間回路の動作を制御するための制御信号を出力するデジタルコントロールユニットと、を有し、
   前記離散時間回路は、ローテートキャパシタユニットと、ダンプスイッチと、リセットスイッチとから構成される組を二つ有し、
   前記ローテートキャパシタユニットは、積分スイッチと、メインローテートキャパシタと、サブローテートキャパシタと、放出スイッチと、を有し、入力電荷が前記ローテートキャパシタユニットに入力されるタイミングにおいては、前記メインローテートキャパシタと前記サブローテートキャパシタとが前記積分スイッチを介して並列に接続され、前記ローテートキャパシタユニットから電荷を出力するタイミングにおいては、前記メインローテートキャパシタのみが前記放出スイッチに接続されて出力を決定し、
   前記複数の離散時間回路の各々は、１次のＩＩＲフィルタ特性を有する、
   サンプリング回路。
2. 前記ＩＱ生成回路を複数個有し、前記複数のＩＱ生成回路は並列に接続されており、
   前記複数のＩＱ生成回路の各々の出力段に、前記複数の離散時間回路が並列に接続されており、
   前記合成回路は、前記複数のＩＱ生成回路の各々の出力段に接続された前記複数の離散時間回路からのすべての出力を合成する、
   請求項１に記載のサンプリング回路。
3. 前記ＩＱ生成回路は、
   入力される信号を電圧から電流に変換して出力する１個の電圧電流変換回路と、
   前記電圧電流変換回路の出力段に接続された４個のサンプリングスイッチと、
   前記４個のサンプリングスイッチの各々の出力段に接続された４個のキャパシタと、を有し、
   前記サンプリングスイッチのオン時間は所望信号周期の１/４であり、前記サンプリングスイッチがオフからオンに変わるタイミングは前記サンプリングスイッチの各々において所望信号周期の１/４ずつずれており、前記サンプリングスイッチの各々のオン時間が重ならない、
   請求項１に記載のサンプリング回路。
4. 前記ＩＱ生成回路は、
   入力される信号を電圧から電流に変換して出力する２個の電圧電流変換回路と、
   前記２個の電圧電流変換回路の各々の出力段に二つずつ接続された計４個のサンプリングスイッチと、
   前記４個のサンプリングスイッチの各々の出力段に接続されたキャパシタと、を有し、
   前記サンプリングスイッチのオン時間は所望信号周期の１/２であり、前記４個のサンプリングスイッチのうち、一つの電圧電流変換回路に接続された２個のサンプリングスイッチがオンからオフに変わるタイミングは所望信号周期の１/２ずれており、前記２個の前記サンプリングスイッチのオン時間が重ならず、
   前記２個の電圧電流変換回路の一方に接続される前記サンプリングスイッチがオンからオフに変わるタイミングと、前記２個の電圧電流変換回路の他方に接続される前記サンプリングスイッチがオンからオフに変わるタイミングとは所望信号周期の１/４ずれている、
   請求項１に記載のサンプリング回路。
5. 前記合成回路は、ダンプスイッチと、リセットスイッチと、バッファキャパシタと、を有し、
   前記合成回路に入力される電荷を前記バッファキャパシタに積分することによって、入力される電荷の加算結果を合成回路の出力とする、
   請求項１に記載のサンプリング回路。
6. 複素電荷共有回路と、
   前記複素電荷共有回路の出力段に並列に接続された複数の離散時間回路と、
   前記複数の離散時間回路の出力段に設けられ、前記複数の離散時間回路の出力を合成する合成回路と、
   前記複素電荷共有回路及び前記離散時間回路の動作を制御するための制御信号を出力するデジタルコントロールユニットと、を有し、
   前記離散時間回路は、ローテートキャパシタユニットと、ダンプスイッチと、リセットスイッチとから構成される組を二つ有し、
   前記ローテートキャパシタユニットは、積分スイッチと、メインローテートキャパシタと、サブローテートキャパシタと、放出スイッチと、を有し、入力電荷が前記ローテートキャパシタユニットに入力されるタイミングにおいては、前記メインローテートキャパシタと前記サブローテートキャパシタとが前記積分スイッチを介して並列に接続され、前記ローテートキャパシタユニットから電荷を出力するタイミングにおいては、前記メインローテートキャパシタのみが前記放出スイッチに接続されて出力を決定し、
   前記複数の離散時間回路の各々は、１次のＩＩＲフィルタ特性を有する、
   複合サンプリング回路。
7. 前記複素電荷共有回路は、請求項１に記載のサンプリング回路の構成を有する、
   請求項６に記載の複合サンプリング回路。
8. 前記合成回路は、ダンプスイッチと、リセットスイッチと、バッファキャパシタと、を有し、
   前記合成回路へ入力される電荷を前記バッファキャパシタに積分することによって、入力される電荷の加算結果を出力する、
   請求項６に記載の複合サンプリング回路。
9. 所望信号と一致した周期をもち、ハイとなる時間が所望信号周期の１/４であり、それぞれの位相が所望信号の１/４ずつずれて、ハイとなる時間が重ならない４相のクロックのみで動作する、
   請求項４に記載のサンプリング回路。
10. 前記離散時間回路の入力は前記ＩＱ生成回路の出力のＩ＋、Ｑ＋、Ｉ−、Ｑ−のいずれかに接続され、前記ＩＱ生成回路内のキャパシタと同時に電荷を前記メインローテートキャパシタに積分し、
    前記合成回路は、ダンプスイッチと、バッファキャパシタと、を有し、
    前記離散時間回路の出力はそれぞれ前記ダンプスイッチを介して単一の前記バッファキャパシタに接続され、前記離散時間回路の出力電荷を前記バッファキャパシタに積分することによって、出力を得る、
    請求項１に記載のサンプリング回路。
11. 請求項１記載のサンプリング回路と、
    入力信号を受信するアンテナと、
    前記アンテナが受信した信号を増幅し、増幅された信号を前記サンプリング回路に出力する低雑音増幅器と、
    前記サンプリング回路から出力されるベースバンド信号をアナログデジタル変換して、デジタルベースバンド信号を出力するアナログデジタル変換部と、
    を有する受信機。
12. ＬＯＷ−ＩＦ受信機であって、
    前記低雑音増幅器を一つと、前記サンプリング回路を一つと、前記アナログデジタル変換部を一つと、
    を有する請求項１１に記載の受信機。
13. 複数の受信機と、前記複数の受信機からのデジタル出力を選択合成するデジタル処理部とで構成されるダイバーシチ受信機であって、
    前記複数の受信機として、請求項１２に記載のＬＯＷ−ＩＦ受信機を少なくとも一つ含む、
    ダイバーシチ受信機。

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