JP5567452B2 - スタックチップ半導体装置の製造方法、スタックチップ半導体装置の実装方法、及びスタックチップ半導体装置 - Google Patents
スタックチップ半導体装置の製造方法、スタックチップ半導体装置の実装方法、及びスタックチップ半導体装置 Download PDFInfo
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Description
半導体チップをチップの配線面が露出するように絶縁性樹脂により封止する封止工程、
得られた封止体の半導体チップの配線面側に次のような再配線を形成する再配線形成工程、
・再配線の一端は半導体チップの配線面に接続している。
・再配線の他端は半導体チップの外縁よりも外方の位置まで延びている。
複数の封止体を半導体チップの位置が積層方向に重なり合うように積層する積層工程、及び、
得られた積層体を半導体チップの外縁の位置と再配線の他端の位置と間の位置で切断する切断工程、
を有することを特徴とする。
再配線形成工程では、この絶縁層の表面に次のような再配線を形成することが好ましい。
・再配線の一端は絶縁層を厚み方向に貫通して半導体チップの配線面に接続している。
・再配線の他端は半導体チップの外縁よりも外方の位置まで延びている。
外部配線形成工程では、この絶縁層の表面に次のような外部配線を形成することが好ましい。
・外部配線は絶縁層を厚み方向に貫通して再配線の端部同士を接続する分岐配線を有している。
前記製造方法で製造されたスタックチップ半導体装置を基板に実装する実装工程、及び、
実装されたスタックチップ半導体装置の側面に露出する再配線の端部同士を接続する外部配線を側面に形成すると共に、この外部配線と基板の接続部位とを接続する接続配線を基板に形成する連続配線形成工程、
を有することを特徴とする。
前記製造方法で製造されたスタックチップ半導体装置を金属板に実装する実装工程、
実装されたスタックチップ半導体装置の側面及び金属板の露出面に絶縁層を形成する連続絶縁層形成工程、及び、
この連続絶縁層の表面に次のような連続配線を形成する連続配線形成工程、
を有することを特徴とする。
・連続配線は外部配線と接続配線とを有している。
・外部配線はスタックチップ半導体装置の側面側に配置され、連続絶縁層を厚み方向に貫通してスタックチップ半導体装置の側面に露出する再配線の端部同士を接続する分岐配線を有している。
・接続配線は金属板の露出面側に配置され、外部配線と金属板側の接続部位とを接続している。
図1を参照し、本発明の第1の実施形態に係るスタックチップ半導体装置30の製造方法を説明する。なお、図1(a)〜(e)は断面図であり、図1(e’)は側面図である。
まず、半導体チップ11をチップの配線面11aが露出するように絶縁性樹脂12により封止する。得られた構造物を封止体10と称する。
次に、封止体10の半導体チップの配線面11a側に絶縁層14を形成する。
次に、絶縁層14の表面に次のような再配線15を形成する。
・再配線15の一端は絶縁層14を厚み方向に貫通して半導体チップの配線面11aに接続している。
・再配線15の他端は半導体チップ11の外縁よりも外方の位置まで延びている。
次に、複数の封止体10を半導体チップ11の位置が積層方向に重なり合うように積層する。得られた構造物を積層体20と称する。
以上により、切断された積層体である、スタックチップ半導体装置30が得られる。
得られたスタックチップ半導体装置30を側面からみると、一端がチップ11に接続された再配線15の他端がスタックチップ半導体装置30の側面20aに露出している。スタックチップ半導体装置30の側面20aは、積層体20の切断面である。半導体チップ11は絶縁性樹脂12で被覆されている。
絶縁層14の上に樹脂皮膜60を形成する。
樹脂被膜60の外表面側から、例えばレーザー加工により、樹脂皮膜60の厚み以上の深さの配線溝70を形成する。
配線溝70及び樹脂被膜60の表面にメッキ触媒80を被着させる。
樹脂皮膜60を溶解又は膨潤させることにより除去する。
配線溝70に残存するメッキ触媒80を核として無電解メッキによりメッキ膜を配線溝70に形成させる。形成されたメッキ膜は再配線15を構成する。
図3を参照し、本発明の第2の実施形態に係るスタックチップ半導体装置30の製造方法を説明する。なお、図3(f)は断面図であり、図3(f’)は側面図である。また、この第2の実施形態は、第1の実施形態の(d)切断工程に続いて行われるものである。
図1(d)の切断工程の後、切断面20aに露出する再配線15の端部同士を接続する外部配線17を切断面20aに形成する。この外部配線17によって、TSVと同様、チップ間の電気的接続が行われる。
図4を参照し、本発明の第3の実施形態に係るスタックチップ半導体装置30の製造方法を説明する。なお、図4(g)は断面図であり、図4(g’)は側面図である。また、この第3の実施形態は、第1の実施形態の(d)切断工程に続いて行われるものである。
図1(d)の切断工程の後、切断面20aに絶縁層、つまり切断面絶縁層18を形成する。
・外部配線17は切断面絶縁層18を厚み方向に貫通して切断面20aに露出する再配線15の端部同士を接続する分岐配線17aを有している。
図5を参照し、本発明の第4の実施形態に係るスタックチップ半導体装置30の実装方法を説明する。なお、図5(h)は断面図である。また、この第4の実施形態は、第1の実施形態の(d)切断工程に続いて行われるものである。
図1(d)の切断工程の後、得られたスタックチップ半導体装置30を基板40に実装する。実装には、例えば接着層(図示せず)を介して行うことができる。
図6を参照し、本発明の第5の実施形態に係るスタックチップ半導体装置30の実装方法を説明する。なお、図6(i)は断面図である。また、この第5の実施形態は、第1の実施形態の(d)切断工程に続いて行われるものである。
図1(d)の切断工程の後、得られたスタックチップ半導体装置30を金属板50に実装する。実装には、例えば接着層(図示せず)を介して行うことができる。金属板50は、例えば放熱用である。
・連続配線17bは外部配線17と接続配線19とを有している。
・外部配線17はスタックチップ半導体装置30の側面20a側に配置され、連続絶縁層18aを厚み方向に貫通してスタックチップ半導体装置30の側面20aに露出する再配線15の端部同士を接続する分岐配線17aを有している。
・接続配線19は金属板50の露出面側に配置され、外部配線17と金属板50側の接続部位50aとを接続している。
図1に示す第1実施形態では、スタックチップ半導体装置30の製造方法は、半導体チップ11をチップの配線面11aが露出するように絶縁性樹脂12により封止する封止工程、得られた封止体10の半導体チップの配線面11a側に、一端が半導体チップの配線面11aに接続し、他端が半導体チップ11の外縁よりも外方の位置まで延びている再配線15を形成する再配線形成工程、複数の封止体10を半導体チップ11の位置が積層方向に重なり合うように積層する積層工程、及び、得られた積層体20を半導体チップ11の外縁の位置と再配線15の他端の位置と間の位置で切断する切断工程、を有していた。これにより、一端がチップ11に接続され、他端がチップ11を被覆する絶縁性樹脂(ここでいう絶縁性樹脂とは、封止体10の作製に用いられる絶縁性樹脂12の他、絶縁層14及び接着層16を含めた総称である。)の表面に露出する再配線15が良好に設けられる。
11 半導体チップ
11a 配線面
12 絶縁性樹脂
13 接続部位
14 絶縁層
15 再配線
16 接着層
17 外部配線
17a 分岐配線
17b 連続配線
18 切断面絶縁層
18a 連続絶縁層
19 接続配線
20 積層体
20a 切断面(側面)
30 スタックチップ半導体装置(切断された積層体)
40 基板
40a 接続部位
50 金属板
50a 接続部位
60 樹脂皮膜
70 配線溝
80 メッキ触媒
Claims (10)
- スタックチップ半導体装置の製造方法であって、
半導体チップをチップの配線面が露出するように絶縁性樹脂により封止する封止工程、
得られた封止体の半導体チップの配線面側に次のような再配線を形成する再配線形成工程、
・再配線の一端は半導体チップの配線面に接続している。
・再配線の他端は半導体チップの外縁よりも外方の位置まで延びている。
複数の封止体を半導体チップの位置が積層方向に重なり合うように積層する積層工程、及び、
得られた積層体を半導体チップの外縁の位置と再配線の他端の位置と間の位置で切断する切断工程、
を有し、
切断工程では、積層体を積層方向に斜めに切断することを特徴とするスタックチップ半導体装置の製造方法。 - 封止工程では、複数の半導体チップを並べた状態で各チップの配線面が露出するように絶縁性樹脂により一体に封止することを特徴とする請求項1に記載のスタックチップ半導体装置の製造方法。
- 封止工程の後、再配線形成工程の前に、封止体の半導体チップの配線面側に絶縁層を形成する絶縁層形成工程を有し、
再配線形成工程では、この絶縁層の表面に次のような再配線を形成することを特徴とする請求項1又は2に記載のスタックチップ半導体装置の製造方法。
・再配線の一端は絶縁層を厚み方向に貫通して半導体チップの配線面に接続している。
・再配線の他端は半導体チップの外縁よりも外方の位置まで延びている。 - 積層工程では、絶縁性の接着層を間に挟んで複数の封止体を積層することを特徴とする請求項1から3のいずれか1項に記載のスタックチップ半導体装置の製造方法。
- 切断工程の後、切断面に露出する再配線の端部同士を接続する外部配線を切断面に形成する外部配線形成工程を有することを特徴とする請求項1から4のいずれか1項に記載のスタックチップ半導体装置の製造方法。
- 切断工程の後、外部配線形成工程の前に、切断面に絶縁層を形成する切断面絶縁層形成工程を有し、
外部配線形成工程では、この絶縁層の表面に次のような外部配線を形成することを特徴とする請求項5に記載のスタックチップ半導体装置の製造方法。
・外部配線は絶縁層を厚み方向に貫通して再配線の端部同士を接続する分岐配線を有している。 - スタックチップ半導体装置の実装方法であって、
請求項1〜4のいずれか1項に記載の製造方法で製造されたスタックチップ半導体装置を基板に実装する実装工程、及び、
実装されたスタックチップ半導体装置の側面に露出する再配線の端部同士を接続する外部配線を側面に形成すると共に、この外部配線と基板の接続部位とを接続する接続配線を基板に形成する連続配線形成工程、
を有することを特徴とするスタックチップ半導体装置の実装方法。 - スタックチップ半導体装置の実装方法であって、
半導体チップをチップの配線面が露出するように絶縁性樹脂により封止する封止工程、
得られた封止体の半導体チップの配線面側に次のような再配線を形成する再配線形成工程、
・再配線の一端は半導体チップの配線面に接続している。
・再配線の他端は半導体チップの外縁よりも外方の位置まで延びている。
複数の封止体を半導体チップの位置が積層方向に重なり合うように積層する積層工程、及び、
得られた積層体を半導体チップの外縁の位置と再配線の他端の位置と間の位置で切断する切断工程、
を有するスタックチップ半導体装置の製造方法で製造されたスタックチップ半導体装置を金属板に実装する実装工程、
実装されたスタックチップ半導体装置の側面及び金属板の露出面に絶縁層を形成する連続絶縁層形成工程、及び、
この連続絶縁層の表面に次のような連続配線を形成する連続配線形成工程、
を有することを特徴とするスタックチップ半導体装置の実装方法。
・連続配線は外部配線と接続配線とを有している。
・外部配線はスタックチップ半導体装置の側面側に配置され、連続絶縁層を厚み方向に貫通してスタックチップ半導体装置の側面に露出する再配線の端部同士を接続する分岐配線を有している。
・接続配線は金属板の露出面側に配置され、外部配線と金属板側の接続部位とを接続している。 - 請求項1〜6のいずれか1項に記載の製造方法で製造されたことを特徴とするスタックチップ半導体装置。
- 半導体チップの配線面が露出するように半導体チップが絶縁性樹脂により封止された構成の複数の封止体が、半導体チップの位置が積層方向に重なり合うように積層され、各封止体において、半導体チップの配線面側に、一端が半導体チップの配線面に接続し、他端が積層体の側面に露出する再配線が形成され、側面が傾斜面であることを特徴とするスタックチップ半導体装置。
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Cited By (2)
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