JP5560682B2

JP5560682B2 - スイッチングレギュレータ

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Publication number: JP5560682B2
Application number: JP2009278282A
Authority: JP
Inventors: 陽一志和屋
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2009-12-08
Filing date: 2009-12-08
Publication date: 2014-07-30
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Description

本発明は、ＤＣ／ＤＣコンバータをなすスイッチングレギュレータに関し、特にスイッチングレギュレータの低消費電力化のための技術に関する。

近年、電子機器の省電力化が常に求められており、省電力化を図るために、電子機器で消費する電力を削減することと、電子機器に電圧を供給する電源回路自体の効率を向上させて無駄な電力消費を抑えることに重点がおかれている。
また、このような電源回路には、入力電力を基にして高効率で電力供給を行うことができるスイッチングレギュレータが広く使用されている。
このようなスイッチングレギュレータには、整流用のダイオードを用いるダイオード整流方式と、該ダイオードの代わりに整流スイッチ素子を用いる同期整流方式があり、該スイッチングレギュレータは、前記ダイオード又は該整流スイッチ素子の整流素子と、出力スイッチ素子と、インダクタンス素子と、キャパシタンス素子とで構成されている。また、スイッチングレギュレータには、入力電圧よりも小さい電圧を生成する降圧型、入力電圧よりも大きい電圧を生成する昇圧型、降圧及び昇圧の両方の出力電圧を生成できる昇降圧型、及び入力電圧と逆極性の出力電圧を生成できる反転型が存在する。

前記のようなスイッチングレギュレータに対して、入力電力からのエネルギー変換効率の向上を目的とした様々な技術が提案されており、高効率化の技術の１つに、色々な条件に応じて出力スイッチ及び整流スイッチを構成するトランジスタのサイズを制御し、該各スイッチに存在する寄生容量の充放電電流を最適化する技術があった。例えば、このような技術には、負荷電流（出力電流）の大きさを負荷電流検出回路で検知して、前記出力スイッチ及び整流スイッチを構成するトランジスタのサイズを調整して各出力状態に対して高効率化を図る技術があった（例えば、特許文献１及び２参照。）。

図７は、このような技術を使用したスイッチングレギュレータの従来例を示した回路図である（例えば、特許文献２参照。）。
図７の降圧型スイッチングレギュレータ１１０は、大電力用コンバータ部１１２と小電力用コンバータ部１１４とを備え、大電力用コンバータ部１１２と小電力用コンバータ部１１４とを、負荷ＲＯＵＴの軽重に応じて切り替えて使用するものである。
降圧型スイッチングレギュレータ１１０は、入力電流Ｉｉｎが所定の電流値よりも小さくなったことを検出して、大電力用コンバータ部１１２から小電力用コンバータ部１１４に切り替えるための入力電流検出回路１１８と、出力電圧ＶＯＵＴが所定の電圧よりも小さくなったことを検出して、小電力用コンバータ部１１４から大電力用コンバータ部１１２に切り替えるための出力電圧検出回路１２０とを備えたことを特徴としている。

更に、図７で示したような降圧型スイッチングレギュレータだけではなく、昇圧型や、整流スイッチを使用した同期整流型の他に整流ダイオードを使用したダイオード整流型も開示されていた（例えば、特許文献２参照。）。

しかし、図７から分かるように、入力電流検出回路１１８で入力電流Ｉｉｎの大きさを検出するために入力電圧ＶＩＮと出力スイッチＱＬ１及びＱＳ１との間に抵抗１８１が直列に挿入されており、抵抗１８１で電流電圧変換を行って入力電流の大きさをモニタしていた。このため、軽負荷状態を検知して、小電力用コンバータ部１１４を作動させることで効率を向上させようとしているが、軽負荷状態での効率からみて、抵抗１８１での損失は無駄になっていた。このようなことから、抵抗１８１での損失を低減させるためには抵抗１８１の抵抗値を小さくしなくてはならず、レイアウト面積の大きい抵抗や、サイズの大きい抵抗を選択することになり、大きなチップ面積、又は回路実装面積が必要となっていた。また、入力電流検出回路１１８と出力電圧検出回路１２０を搭載することもチップ面積を大きくする要因の１つになっていた。

更に、前記負荷電流検出回路で選択される前記出力スイッチ及び前記整流スイッチのトランジスタサイズでスイッチング動作が行われることになり、ユーザーからみて最適な出力スイッチ及び整流スイッチのトランジスタサイズを選択することができなかった。
図８は、一般的な効率の負荷電流依存性曲線を示した図であり、図８では、各スイッチのトランジスタサイズ別（大、中、小）に示している。
図８から分かるように、各スイッチのトランジスタサイズでの効率のピーク値や大小関係等が異なっていた。

本発明は、このような問題を解決するためになされたものであり、負荷電流の大きさに応じて最適な出力スイッチ及び整流スイッチのトランジスタサイズをユーザーが選択できるようにして、大きなチップ面積を必要とせず、入力電力変換効率の高効率化を図ることができるスイッチングレギュレータを得ることを目的とする。

この発明に係るスイッチングレギュレータは、入力端子に入力された入力電圧を所定の電圧に変換して出力電圧として出力する、インダクタを備えた同期整流方式の非絶縁型のスイッチングレギュレータにおいて、
制御電極に入力されたオン／オフ制御信号に応じてスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う複数の出力スイッチ素子と、
対応する該出力スイッチ素子がオフして前記インダクタへの充電が停止すると、前記インダクタの放電を行う各整流スイッチ素子と、
前記出力電圧が前記所定の電圧になるように前記出力スイッチ素子に対するスイッチング制御を行わせると共に、該出力スイッチ素子に対応する前記整流スイッチ素子に対して該出力スイッチ素子と相反するスイッチング動作を行わせるためのスイッチング制御信号を生成して出力する出力スイッチ制御回路部と、
該出力スイッチ制御回路部からの前記スイッチング制御信号に応じて、対応する出力スイッチ素子及び整流スイッチ素子の駆動制御を行う各バッファ回路部と、
を備え、
前記各バッファ回路部は、対応する前記出力スイッチ素子及び整流スイッチ素子に応じた駆動能力を有し、外部から入力される選択信号に応じて、前記出力スイッチ制御回路部からのスイッチング制御信号に応じた動作を対応する前記出力スイッチ素子及び整流スイッチ素子に行わせ、前記各出力スイッチ素子、前記各整流スイッチ素子、前記出力スイッチ制御回路部及び前記各バッファ回路部は、前記選択信号が入力される選択制御端子を有する１つのＩＣに集積されるものである。

具体的には、前記各出力スイッチ素子は電流供給能力が異なり、前記整流スイッチ素子は、対応する出力スイッチ素子に応じた電流供給能力を有するようにした。

この場合、前記各バッファ回路部は、対応する前記出力スイッチ素子及び前記整流スイッチ素子の電流供給能力に対してオン／オフ時間が最適になるような駆動能力を有するようにした。

更に、前記出力スイッチ制御回路部は、前記出力電圧から前記各整流スイッチ素子の方向に流れる逆電流の検出を行い、該逆電流の発生を検出すると、前記各整流スイッチ素子をオフさせて遮断状態にするための所定の逆電流検出信号を生成して出力する逆電流防止回路部を備え、前記各バッファ回路部は、該逆電流防止回路部から前記所定の逆電流検出信号が入力されると、入力された前記スイッチング制御信号に関係なく対応する前記整流スイッチ素子をオフさせて遮断状態にするようにしてもよい。

また、前記スイッチングレギュレータは、前記入力端子に入力された入力電圧を所定の電圧に降圧して前記出力電圧として出力する降圧型であるようにした。

また、前記スイッチングレギュレータは、前記入力端子に入力された入力電圧を所定の電圧に昇圧して前記出力電圧として出力する昇圧型であるようにした。

また、この発明に係るスイッチングレギュレータは、入力端子に入力された入力電圧を所定の電圧に変換して出力電圧として出力する、インダクタを備えた非同期整流方式の非絶縁型のスイッチングレギュレータにおいて、
制御電極に入力されたオン／オフ制御信号に応じてスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う複数の出力スイッチ素子と、
該出力スイッチ素子がオフして前記インダクタへの充電が停止すると、前記インダクタの放電を行う整流素子と、
前記出力電圧が前記所定の電圧になるように前記出力スイッチ素子に対するスイッチング制御を行わせるためのスイッチング制御信号を生成して出力する出力スイッチ制御回路部と、
該出力スイッチ制御回路部からの前記スイッチング制御信号に応じて、対応する出力スイッチ素子の駆動制御を行う各バッファ回路部と、
を備え、
前記各バッファ回路部は、対応する前記出力スイッチ素子に応じた駆動能力を有し、外部から入力される選択信号に応じて、前記出力スイッチ制御回路部からのスイッチング制御信号に応じた動作を対応する前記出力スイッチ素子に行わせ、前記各出力スイッチ素子、前記出力スイッチ制御回路部及び前記各バッファ回路部は、前記選択信号が入力される選択制御端子を有する１つのＩＣに集積されるものである。

また、前記各出力スイッチ素子は電流供給能力が異なるようにしてもよい。

この場合、前記各バッファ回路部は、対応する前記出力スイッチ素子の電流供給能力に対してオン／オフ時間が最適になるような駆動能力を有するようにした。

本発明のスイッチングレギュレータによれば、負荷電流検出回路のようなチップ面積の増大に繋がる要因を排除することができ、また、ユーザー自身が選択信号を制御することにより、軽負荷から重負荷条件において最適な出力スイッチ素子及び整流スイッチ素子、又は出力スイッチ素子のサイズを選択できると共に、出力スイッチ素子及び整流スイッチ素子をオン／オフさせるバッファ回路、又は出力スイッチ素子をオン／オフさせるバッファ回路のサイズを選択でき、いかなる条件においても入力電力変換効率の高効率化を実現することができる。

本発明の第１の実施の形態におけるスイッチングレギュレータの回路例を示した図である。本発明の第１の実施の形態におけるスイッチングレギュレータの他の回路例を示した図である。本発明の第１の実施の形態におけるスイッチングレギュレータの他の回路例を示した図である。本発明の第２の実施の形態におけるスイッチングレギュレータの回路例を示した図である。本発明の第２の実施の形態におけるスイッチングレギュレータの他の回路例を示した図である。本発明の第２の実施の形態におけるスイッチングレギュレータの他の回路例を示した図である。従来のスイッチングレギュレータの回路例を示した図である。一般的な効率の負荷電流依存性曲線の例を示した図である。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるスイッチングレギュレータの回路例を示した図である。なお、図１では、２つのコンバータ部を有する非絶縁型の降圧型スイッチングレギュレータを示しているが、基本的なコンバータ部の制御動作はコンバータ部の数に関わらず同じである。
図１において、スイッチングレギュレータ１は、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の設定電圧に変換し、出力電圧Ｖｏｕｔとして負荷１０に出力する同期整流方式の降圧型スイッチングレギュレータである。

スイッチングレギュレータ１は、コンバータ部２，３、出力スイッチ制御回路部４、インダクタＬ１及びコンデンサＣｏを備えている。
コンバータ部２は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなる出力スイッチ素子Ｍ１ｐと、ＮＭＯＳトランジスタからなる整流スイッチ素子Ｍ１ｎと、出力スイッチ素子Ｍ１ｐ及び整流スイッチ素子Ｍ１ｎの各ゲートに、スイッチング動作をさせるためのオン／オフ制御信号ＰＧ１及びＮＧ１をそれぞれ出力するバッファ回路５とを備えている。
同様に、コンバータ部３は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなる出力スイッチ素子Ｍ２ｐと、ＮＭＯＳトランジスタからなる整流スイッチ素子Ｍ２ｎと、出力スイッチ素子Ｍ２ｐ及び整流スイッチ素子Ｍ２ｎの各ゲートに、スイッチング動作をさせるためのオン／オフ制御信号ＰＧ２及びＮＧ２をそれぞれ出力するバッファ回路６とを備えている。

バッファ回路５は、ＰＭＯＳトランジスタＭ１１ｐ，Ｍ１２ｐ、ＮＭＯＳトランジスタＭ１１ｎ，Ｍ１２ｎ、３入力のＮＯＲ回路１１、３入力のＮＡＮＤ回路１２、２入力のＡＮＤ回路１３及びインバータ回路１４で構成されている。
また、バッファ回路６は、ＰＭＯＳトランジスタＭ２１ｐ，Ｍ２２ｐ、ＮＭＯＳトランジスタＭ２１ｎ，Ｍ２２ｎ、３入力のＮＯＲ回路２１、３入力のＮＡＮＤ回路２２、２入力のＡＮＤ回路２３及び２入力のＮＡＮＤ回路２４で構成されている。
出力スイッチ制御回路部４は、出力端子ＯＵＴからの出力電圧Ｖｏｕｔが所定の設定電圧になるように、バッファ回路５及び６に対して、出力スイッチ素子Ｍ１ｐ及びＭ２ｐに対するスイッチング制御を行わせると共に、整流スイッチ素子Ｍ１ｎ及びＭ２ｎへの、出力スイッチ素子Ｍ１ｐ及びＭ２ｐと相反するスイッチング動作を行わせる。

また、図１のスイッチングレギュレータ１において、インダクタＬ１とコンデンサＣｏを除く各回路は、１つのＩＣに集積されており、該ＩＣは、入力端子ＩＮ、出力端子ＯＵＴ、コンバータ選択制御端子ＤＲＶＳＥＬ、接続端子ＬＸ及び接地端子ＧＮＤを備え、接地端子ＧＮＤは接地電圧に接続されている。なお、前記ＩＣ内の各回路において、接地電圧に接続される場合は、すべて接地端子ＧＮＤを介して接地電圧に接続される。また、バッファ回路５及び６はそれぞれバッファ回路部をなし、コンバータ選択制御端子ＤＲＶＳＥＬは選択制御端子をなす。

接続端子ＬＸと出力端子ＯＵＴとの間にはインダクタＬ１が接続され、出力端子ＯＵＴと接地電圧との間にはコンデンサＣｏが接続され、出力端子ＯＵＴと接地電圧との間には負荷１０が接続されている。
コンバータ部２において、入力端子ＩＮと接続端子ＬＸとの間には、出力スイッチ素子Ｍ１ｐが接続されており、接続端子ＬＸと接地電圧との間に整流スイッチ素子Ｍ１ｎが接続されている。ＰＭＯＳトランジスタＭ１１ｐ及びＮＭＯＳトランジスタＭ１１ｎはインバータ回路を形成しており、入力電圧Ｖｉｎと接地電圧との間にＰＭＯＳトランジスタＭ１１ｐ及びＮＭＯＳトランジスタＭ１１ｎが直列に接続され、ＰＭＯＳトランジスタＭ１１ｐとＮＭＯＳトランジスタＭ１１ｎとの接続部は該インバータ回路の出力端をなしており、出力スイッチ素子Ｍ１ｐのゲートに接続されている。また、ＰＭＯＳトランジスタＭ１１ｐ及びＮＭＯＳトランジスタＭ１１ｎの各ゲートは接続され、該接続部は前記インバータ回路の入力端をなしＮＯＲ回路１１の出力端に接続されている。

同様に、ＰＭＯＳトランジスタＭ１２ｐ及びＮＭＯＳトランジスタＭ１２ｎはインバータ回路を形成しており、入力電圧Ｖｉｎと接地電圧との間にＰＭＯＳトランジスタＭ１２ｐ及びＮＭＯＳトランジスタＭ１２ｎが直列に接続され、ＰＭＯＳトランジスタＭ１２ｐとＮＭＯＳトランジスタＭ１２ｎとの接続部は該インバータ回路の出力端をなしており、整流スイッチ素子Ｍ１ｎのゲートに接続されている。また、ＰＭＯＳトランジスタＭ１２ｐ及びＮＭＯＳトランジスタＭ１２ｎの各ゲートは接続され、該接続部は前記インバータ回路の入力端をなしＮＡＮＤ回路１２の出力端に接続されている。

ＮＯＲ回路１１において、第１の入力端はＡＮＤ回路１３の出力端に、第２の入力端はインバータ回路１４の出力端に、第３の入力端はＰＭＯＳトランジスタＭ１２ｐとＮＭＯＳトランジスタＭ１２ｎとの接続部にそれぞれ接続されている。また、ＮＡＮＤ回路１２において、第１の入力端はＰＭＯＳトランジスタＭ１１ｐとＮＭＯＳトランジスタＭ１１ｎとの接続部に、第２の入力端はインバータ回路１４の出力端にそれぞれ接続され、第３の入力端には出力スイッチ素子Ｍ２ｐのゲートに入力されるオン／オフ制御信号ＰＧ２が入力されている。また、ＡＮＤ回路１３において、一方の入力端はコンバータ選択制御端子ＤＲＶＳＥＬに接続され、他方の入力端には整流スイッチ素子Ｍ２ｎのゲートに入力されるオン／オフ制御信号ＮＧ２が入力されており、インバータ回路１４の入力端には出力スイッチ制御回路部４から出力されたスイッチング制御信号ＰＳＥＴが入力されている。

次に、コンバータ部３において、入力端子ＩＮと接続端子ＬＸとの間には、出力スイッチ素子Ｍ２ｐが接続されており、接続端子ＬＸと接地電圧との間に整流スイッチ素子Ｍ２ｎが接続されている。ＰＭＯＳトランジスタＭ２１ｐ及びＮＭＯＳトランジスタＭ２１ｎはインバータ回路を形成しており、入力電圧Ｖｉｎと接地電圧との間にＰＭＯＳトランジスタＭ２１ｐ及びＮＭＯＳトランジスタＭ２１ｎが直列に接続され、ＰＭＯＳトランジスタＭ２１ｐとＮＭＯＳトランジスタＭ２１ｎとの接続部は該インバータ回路の出力端をなしており、出力スイッチ素子Ｍ２ｐのゲートに接続されている。また、ＰＭＯＳトランジスタＭ２１ｐ及びＮＭＯＳトランジスタＭ２１ｎの各ゲートは接続され、該接続部は前記インバータ回路の入力端をなしＮＯＲ回路２１の出力端に接続されている。

同様に、ＰＭＯＳトランジスタＭ２２ｐ及びＮＭＯＳトランジスタＭ２２ｎはインバータ回路を形成しており、入力電圧Ｖｉｎと接地電圧との間にＰＭＯＳトランジスタＭ２２ｐ及びＮＭＯＳトランジスタＭ２２ｎが直列に接続され、ＰＭＯＳトランジスタＭ２２ｐとＮＭＯＳトランジスタＭ２２ｎとの接続部は該インバータ回路の出力端をなしており、整流スイッチ素子Ｍ２ｎのゲートに接続されている。また、ＰＭＯＳトランジスタＭ２２ｐ及びＮＭＯＳトランジスタＭ２２ｎの各ゲートは接続され、該接続部は前記インバータ回路の入力端をなしＮＡＮＤ回路２２の出力端に接続されている。

ＮＯＲ回路２１において、第１の入力端には整流スイッチ素子Ｍ１ｎのゲートに入力されるオン／オフ制御信号ＮＧ１が入力され、第２の入力端はＮＡＮＤ回路２４の出力端に、第３の入力端はＰＭＯＳトランジスタＭ２２ｐとＮＭＯＳトランジスタＭ２２ｎとの接続部にそれぞれ接続されている。また、ＮＡＮＤ回路２２において、第１の入力端はＰＭＯＳトランジスタＭ２１ｐとＮＭＯＳトランジスタＭ２１ｎとの接続部に、第２の入力端はＮＡＮＤ回路２４の出力端に、第３の入力端はＡＮＤ回路２３の出力端にそれぞれ接続されている。ＡＮＤ回路２３において、一方の入力端はコンバータ選択制御端子ＤＲＶＳＥＬに接続され、他方の入力端には出力スイッチ素子Ｍ１ｐのゲートに入力されるオン／オフ制御信号ＰＧ１が入力されている。また、ＮＡＮＤ回路２４において、一方の入力端には出力スイッチ制御回路部４から出力されたスイッチング制御信号ＰＳＥＴが入力され、他方の入力端はコンバータ選択制御端子ＤＲＶＳＥＬに接続されている。

一方、出力スイッチ制御回路部４は、出力端子ＯＵＴを介して出力電圧Ｖｏｕｔが入力されると共に、コンバータ選択制御端子ＤＲＶＳＥＬに入力されたコンバータ選択信号Ｓ１が入力され、スイッチング制御信号ＰＳＥＴを生成して出力する。コンバータ選択信号Ｓ１は選択信号をなす。

なお、出力スイッチ素子及び整流スイッチ素子は、スイッチサイズが同じであってもよいし、異なっていてもよい。図１では、出力スイッチ素子Ｍ１ｐ，Ｍ２ｐと、整流スイッチ素子Ｍ１ｎ，Ｍ２ｎは、Ｍ１ｐ＜Ｍ２ｐ、Ｍ１ｎ＜Ｍ２ｎというサイズの大小関係を有しているものとし、サイズの大きい方同士と小さい方同士で出力スイッチ素子及び整流スイッチ素子のペアを組み、すなわち、出力スイッチ素子Ｍ１ｐと整流スイッチ素子Ｍ１ｎのスイッチペア１５と、出力スイッチ素子Ｍ２ｐと整流スイッチ素子Ｍ２ｎのスイッチペア２５を有している。一般に、スイッチサイズが小さくなると、スイッチをオン／オフさせるバッファ回路のサイズを小さくすることができ、スイッチをオン／オフさせる時に発生するバッファ回路での消費電力も小さくすることができる。

図１では、各スイッチペア１５及び２５に対して、各スイッチをオン／オフさせるバッファ回路５及び６においても、バッファ回路５の回路サイズがバッファ回路６よりも小さくなるように回路サイズの調整が行われ、各バッファ回路での各スイッチング制御における消費電力もバッファ回路５がバッファ回路６よりも小さくなっているものとする。

このようなことから、小さいスイッチサイズを持つコンバータ部２は、負荷１０に流れる負荷電流が小さいような軽負荷条件において、小さいサイズのスイッチをオン／オフさせればよいため、出力スイッチ素子Ｍ１ｐ及び整流スイッチ素子Ｍ１ｎの各ゲート容量に対する充放電電流を小さくすることができる。更に、バッファ回路５の消費電流も小さくすることができるため、軽負荷条件における効率を高めることができる。
また、大きなスイッチサイズを持つコンバータ部３は、負荷電流が大きいような重負荷条件において、オン抵抗の小さいスイッチでスイッチング動作を行うことができるため、重負荷条件における効率を高めることができる。
更に、コンバータ部２を、負荷電流が大きいような重負荷条件においても、コンバータ部３と同時に駆動させることにより、更に高い効率を得ることができる。

このような構成において、出力スイッチ制御回路部４は、出力電圧Ｖｏｕｔが所定の電圧になるようにスイッチング制御信号ＰＳＥＴを生成して出力する。例えば、出力スイッチ制御回路部４がＰＷＭ制御を行う場合、出力電圧Ｖｏｕｔが所定の電圧になるように、パルス信号をなすスイッチング制御信号ＰＳＥＴのパルス幅を制御して、出力電圧Ｖｏｕｔが所定の電圧になるようにする。この場合、出力スイッチ制御回路部４は、出力電圧Ｖｏｕｔが大きくなると、スイッチング制御信号ＰＳＥＴのデューティサイクルを小さくし、出力スイッチ素子Ｍ１ｐ及びＭ２ｐがオンする時間を短くすると共に、それに応じて整流スイッチ素子Ｍ１ｎ及びＭ２ｎがオンする時間を長くして、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが低下するように制御する。

また、出力スイッチ制御回路部４は、出力電圧Ｖｏｕｔが小さくなると、スイッチング制御信号ＰＳＥＴのデューティサイクルを大きくし、出力スイッチ素子Ｍ１ｐ及びＭ２ｐがオンする時間を長くすると共に、それに応じて整流スイッチ素子Ｍ１ｎ及びＭ２ｎがオンする時間を短くして、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが上昇するように制御する。このような動作を繰り返して、出力電圧Ｖｏｕｔが所定の電圧で一定になるように制御される。

一方、コンバータ選択制御端子ＤＲＶＳＥＬには、外部からコンバータ選択信号Ｓ１が入力され、負荷１０が軽負荷状態である場合は、コンバータ選択信号Ｓ１はローレベルになる。このため、ＡＮＤ回路１３はオン／オフ制御信号ＮＧ２に関係なくローレベルの信号を出力する。これらのことから、ＮＯＲ回路１１及びＮＡＮＤ回路１２は、スイッチング制御信号ＰＳＥＴに応じて相反する信号レベルの信号をそれぞれ出力し、出力スイッチ素子Ｍ１ｐ及び整流スイッチ素子Ｍ１ｎは、スイッチング制御信号ＰＳＥＴに応じて相反するスイッチ動作を行う。

また、ＡＮＤ回路２３からはオン／オフ制御信号ＰＧ１に関係なくローレベルの信号が出力されると共に、ＮＡＮＤ回路２４からはスイッチング制御信号ＰＳＥＴに関係なくハイレベルの信号が出力される。このため、ＮＯＲ回路２１からはローレベルの信号が、ＮＡＮＤ回路２２からはハイレベルの信号がそれぞれ出力され、出力スイッチ素子Ｍ２ｐ及び整流スイッチ素子Ｍ２ｎはスイッチング制御信号ＰＳＥＴに関係なくそれぞれオフして遮断状態になる。

次に、負荷１０が重負荷状態である場合は、コンバータ選択信号Ｓ１はハイレベルになる。このため、ＡＮＤ回路１３は、オン／オフ制御信号ＮＧ２に応じた信号レベルの信号を出力し、ＮＯＲ回路１１は、インバータ回路１４の出力信号、オン／オフ制御信号ＮＧ１及びＮＧ２の少なくとも１つがハイレベルになるとローレベルの信号を出力して出力スイッチ素子Ｍ１ｐをオフさせて遮断状態にする。また、ＮＯＲ回路１１は、インバータ回路１４の出力信号、オン／オフ制御信号ＮＧ１及びＮＧ２がそれぞれローレベルになるとハイレベルの信号を出力して出力スイッチ素子Ｍ１ｐをオンさせて導通状態にする。

これに対して、ＮＡＮＤ回路１２は、インバータ回路１４の出力信号、オン／オフ制御信号ＰＧ１及びＰＧ２がそれぞれハイレベルになるとローレベルの信号を出力して整流スイッチ素子Ｍ１ｎをオンさせて導通状態にする。また、ＮＡＮＤ回路１２は、インバータ回路１４の出力信号、オン／オフ制御信号ＰＧ１及びＰＧ２の少なくとも１つがローレベルになるとハイレベルの信号を出力して整流スイッチ素子Ｍ１ｎをオフさせて遮断状態にする。

また、ＡＮＤ回路２３は、オン／オフ制御信号ＰＧ１の信号レベルと同じ信号レベルの信号を出力し、ＮＡＮＤ回路２４は、スイッチング制御信号ＰＳＥＴの信号レベルと相反する信号レベルの信号を出力する。ＮＯＲ回路２１は、ＮＡＮＤ回路２４の出力信号、オン／オフ制御信号ＮＧ１及びＮＧ２の少なくとも１つがハイレベルになるとローレベルの信号を出力して出力スイッチ素子Ｍ２ｐをオフさせて遮断状態にする。また、ＮＯＲ回路２１は、ＮＡＮＤ回路２４の出力信号、オン／オフ制御信号ＮＧ１及びＮＧ２がそれぞれローレベルになるとハイレベルの信号を出力して出力スイッチ素子Ｍ２ｐをオンさせて導通状態にする。

これに対して、ＮＡＮＤ回路２２は、ＮＡＮＤ回路２４の出力信号、オン／オフ制御信号ＰＧ１及びＰＧ２がそれぞれハイレベルになるとローレベルの信号を出力して整流スイッチ素子Ｍ２ｎをオンさせて導通状態にする。また、ＮＡＮＤ回路２２は、ＮＡＮＤ回路２４の出力信号、オン／オフ制御信号ＰＧ１及びＰＧ２の少なくとも１つがローレベルになるとハイレベルの信号を出力して整流スイッチ素子Ｍ２ｎをオフさせて遮断状態にする。

次に、図１のスイッチングレギュレータ１に、出力端子ＯＵＴから接続端子ＬＸの方向に電流が流れる逆電流の発生を防止する回路を備えるようにしてもよく、このようにしたものを図２に示す。なお、図２では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図２における図１との相違点は、出力スイッチ制御回路部４内に逆電流防止回路３１を備えると共に、２入力のＯＲ回路１６及び２６を追加したことにある。なお、逆電流防止回路３１は逆電流防止回路部をなす。

図２において、ＯＲ回路１６の一方の入力端はＮＡＮＤ回路１２の出力端に接続され、ＯＲ回路１６の他方の入力端には逆電流防止回路３１からの整流スイッチオフ信号ＮＯＦＦが入力されている。ＯＲ回路１６の出力端は、ＰＭＯＳトランジスタＭ１２ｐ及びＮＭＯＳトランジスタＭ１２ｎの各ゲートの接続部に接続されている。同様に、ＯＲ回路２６の一方の入力端はＮＡＮＤ回路２２の出力端に接続され、ＯＲ回路２６の他方の入力端には逆電流防止回路３１からの整流スイッチオフ信号ＮＯＦＦが入力されている。ＯＲ回路２６の出力端は、ＰＭＯＳトランジスタＭ２２ｐ及びＮＭＯＳトランジスタＭ２２ｎの各ゲートの接続部に接続されている。

このような構成において、逆電流防止回路３１は、図示していないが、例えば接続端子ＬＸの電圧検出を行い、接続端子ＬＸの電圧が接地電圧以下になると逆電流の発生兆候又は発生を検出したと判定し、ハイレベルの整流スイッチオフ信号ＮＯＦＦを出力する。このため、ＯＲ回路１６は、ＮＡＮＤ回路１２の出力信号に関係なくハイレベルの信号を出力して整流スイッチ素子Ｍ１ｎをオフさせて遮断状態にする。同様に、ＯＲ回路２６は、ＮＡＮＤ回路２２の出力信号に関係なくハイレベルの信号を出力して整流スイッチ素子Ｍ２ｎをオフさせて遮断状態にする。

また、逆電流防止回路３１は、接続端子ＬＸの電圧が接地電圧を超えている場合は、逆電流の発生兆候及び発生を検出していないと判定し、ローレベルの整流スイッチオフ信号ＮＯＦＦを出力する。このため、ＯＲ回路１６は、ＮＡＮＤ回路１２の出力信号の信号レベルと同じ信号レベルの信号を出力すると共に、ＯＲ回路２６は、ＮＡＮＤ回路２２の出力信号の信号レベルと同じ信号レベルの信号を出力する。
このように、出力電圧Ｖｏｕｔから整流スイッチ素子Ｍ１ｎ及びＭ２ｎの方向に流れる逆電流の発生を検出すると、整流スイッチ素子Ｍ１ｎ及びＭ２ｎをそれぞれ強制的にオフさせて遮断状態にすることにより、前記逆電流の発生を防止することができ、前記逆電流の発生に伴う効率の低下を防止することができるため、このような逆電流検出機能と、大小のコンバータ部２及び３を選択するコンバータ選択制御端子ＤＲＶＳＥＬにより、更に軽負荷状態での効率を向上させることができる。

次に、前記図１では、同期整流方式の降圧型スイッチングレギュレータを例にして示したが、本発明は非同期整流方式の降圧型スイッチングレギュレータにも適用することができ、このようにしたものを図３に示す。なお、図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、整流スイッチ素子Ｍ１ｎ及びＭ２ｎをなくして整流ダイオードＤ１を追加したことにあり、これに伴って、ＰＭＯＳトランジスタＭ１２ｐ，Ｍ２２ｐ、ＮＭＯＳトランジスタＭ１２ｎ，Ｍ２２ｎ、ＮＯＲ回路１１，２１、ＮＡＮＤ回路１２，２２及びＡＮＤ回路１３，２３をなくし、インバータ回路１７及び２７を追加したことにある。

図３において、スイッチングレギュレータ１は、コンバータ部２，３、出力スイッチ制御回路部４、整流素子をなす整流ダイオードＤ１、インダクタＬ１及びコンデンサＣｏを備えている。
コンバータ部２は、出力スイッチ素子Ｍ１ｐと、出力スイッチ素子Ｍ１ｐのゲートに、スイッチング動作をさせるためのオン／オフ制御信号ＰＧ１を出力するバッファ回路５とを備えている。
同様に、コンバータ部３は、出力スイッチ素子Ｍ２ｐと、出力スイッチ素子Ｍ２ｐのゲートに、スイッチング動作をさせるためのオン／オフ制御信号ＰＧ２を出力するバッファ回路６とを備えている。

バッファ回路５は、ＰＭＯＳトランジスタＭ１１ｐ、ＮＭＯＳトランジスタＭ１１ｎ及びインバータ回路１４，１７で構成されている。
また、バッファ回路６は、ＰＭＯＳトランジスタＭ２１ｐ、ＮＭＯＳトランジスタＭ２１ｎ、２入力のＮＡＮＤ回路２４及びインバータ回路２７で構成されている。
出力スイッチ制御回路部４は、出力端子ＯＵＴからの出力電圧Ｖｏｕｔが所定の設定電圧になるように、バッファ回路５及び６に対して、出力スイッチ素子Ｍ１ｐ及びＭ２ｐに対するスイッチング制御を行わせる。

また、図３のスイッチングレギュレータ１において、整流ダイオードＤ１、インダクタＬ１及びコンデンサＣｏを除く各回路は、１つのＩＣに集積されており、該ＩＣは、入力端子ＩＮ、出力端子ＯＵＴ、コンバータ選択制御端子ＤＲＶＳＥＬ、接続端子ＬＸ及び接地端子ＧＮＤを備え、接地端子ＧＮＤは接地電圧に接続されている。なお、前記ＩＣ内の各回路において、接地電圧に接続される場合は、すべて接地端子ＧＮＤを介して接地電圧に接続される。

整流ダイオードＤ１において、カソードは接続端子ＬＸに接続され、アノードは接地電圧に接続されている。
コンバータ部２において、入力端子ＩＮと接続端子ＬＸとの間には、出力スイッチ素子Ｍ１ｐが接続されている。入力電圧Ｖｉｎと接地電圧との間にＰＭＯＳトランジスタＭ１１ｐ及びＮＭＯＳトランジスタＭ１１ｎが直列に接続され、ＰＭＯＳトランジスタＭ１１ｐとＮＭＯＳトランジスタＭ１１ｎとの接続部は、出力スイッチ素子Ｍ１ｐのゲートに接続されている。また、ＰＭＯＳトランジスタＭ１１ｐ及びＮＭＯＳトランジスタＭ１１ｎの各ゲートは接続され、該接続部はインバータ回路１７の出力端に接続されている。インバータ回路１７の入力端はインバータ回路１４の出力端に接続され、インバータ回路１４の入力端にはスイッチング制御信号ＰＳＥＴが入力されている。

次に、コンバータ部３において、入力端子ＩＮと接続端子ＬＸとの間には、出力スイッチ素子Ｍ２ｐが接続されている。入力電圧Ｖｉｎと接地電圧との間にＰＭＯＳトランジスタＭ２１ｐ及びＮＭＯＳトランジスタＭ２１ｎが直列に接続され、ＰＭＯＳトランジスタＭ２１ｐとＮＭＯＳトランジスタＭ２１ｎとの接続部は、出力スイッチ素子Ｍ２ｐのゲートに接続されている。また、ＰＭＯＳトランジスタＭ２１ｐ及びＮＭＯＳトランジスタＭ２１ｎの各ゲートは接続され、該接続部はインバータ回路２７の出力端に接続されている。インバータ回路２７の入力端はＮＡＮＤ回路２４の出力端に接続され、ＮＡＮＤ回路２４において、一方の入力端にはスイッチング制御信号ＰＳＥＴが入力され、他方の入力端はコンバータ選択制御端子ＤＲＶＳＥＬに接続されている。

このような構成において、出力スイッチ制御回路部４は、出力電圧Ｖｏｕｔが所定の電圧になるようにスイッチング制御信号ＰＳＥＴを生成して出力する。例えば、出力スイッチ制御回路部４がＰＷＭ制御を行う場合、出力電圧Ｖｏｕｔが所定の電圧になるように、パルス信号をなすスイッチング制御信号ＰＳＥＴのパルス幅を制御して、出力電圧Ｖｏｕｔが所定の電圧になるようにする。この場合、出力スイッチ制御回路部４は、出力電圧Ｖｏｕｔが大きくなると、スイッチング制御信号ＰＳＥＴのデューティサイクルを小さくし、出力スイッチ素子Ｍ１ｐ及びＭ２ｐがオンする時間を短くして、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが低下するように制御する。

また、出力スイッチ制御回路部４は、出力電圧Ｖｏｕｔが小さくなると、スイッチング制御信号ＰＳＥＴのデューティサイクルを大きくし、出力スイッチ素子Ｍ１ｐ及びＭ２ｐがオンする時間を長くして、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが上昇するように制御する。このような動作を繰り返して、出力電圧Ｖｏｕｔが所定の電圧で一定になるように制御される。
一方、負荷１０が軽負荷状態である場合は、コンバータ選択信号Ｓ１はローレベルになるため、ＮＡＮＤ回路２４からはスイッチング制御信号ＰＳＥＴに関係なくハイレベルの信号が出力される。このため、出力スイッチ素子Ｍ２ｐは、スイッチング制御信号ＰＳＥＴに関係なくオフして遮断状態になる。
次に、負荷１０が重負荷状態である場合は、コンバータ選択信号Ｓ１はハイレベルになるため、ＮＡＮＤ回路２４は、スイッチング制御信号ＰＳＥＴの信号レベルと相反する信号レベルの信号を出力する。

図３で示したような非同期整流方式では、整流ダイオードＤ１を使用することで、外付け部品に整流ダイオードＤ１が増え、整流ダイオードＤ１による整流時に発生する電圧降下分での効率低下が発生することになるが、確実に出力電圧ＶｏｕｔからインダクタＬ１の方向に流れる逆電流の発生を完全防止することができ、更に整流スイッチ素子と整流スイッチ素子を制御する回路のレイアウト面積を削除することができ、図１及び図２で示した場合よりも更に小さなチップ面積にすることができるというメリットがある。

このように、本第１の実施の形態におけるスイッチングレギュレータは、負荷１０が軽負荷状態である場合は、コンバータ部２のみでスイッチング動作を行い、軽負荷条件における効率を高い状態に保つことができ、負荷１０が重負荷状態である場合は、コンバータ部２に加えてコンバータ部３でもスイッチング動作を行わせて、重負荷条件における効率も高い状態にすることができる。
また、２つのコンバータ部２，３と、出力スイッチ制御回路部４と、コンバータ選択制御端子ＤＲＶＳＥＬを１チップに集約し、負荷電流の大きさを検出する回路等を備えていないため、チップ面積を増加させることなく、ユーザーに提供しやすいチップ面積を実現することできる。

第２の実施の形態．
図４は、本発明の第２の実施の形態におけるスイッチングレギュレータの回路例を示した図である。なお、図４では、２つのコンバータ部を有する非絶縁型の昇圧型スイッチングレギュレータを示しているが、基本的なコンバータ部の制御動作はコンバータ部の数に関わらず同じである。
図４において、スイッチングレギュレータ３１は、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の設定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する同期整流方式の昇圧型スイッチングレギュレータである。

スイッチングレギュレータ３１は、コンバータ部３２，３３、出力スイッチ制御回路部３４、インダクタＬ１及びコンデンサＣｏを備えている。
コンバータ部３２は、入力電圧ＶｉｎでインダクタＬ１を充電するためのスイッチング動作を行うＮＭＯＳトランジスタからなる出力スイッチ素子Ｍ３１ｎと、ＰＭＯＳトランジスタからなる整流スイッチ素子Ｍ３１ｐと、出力スイッチ素子Ｍ３１ｎ及び整流スイッチ素子Ｍ３１ｐの各ゲートに、スイッチング動作をさせるためのオン／オフ制御信号ＮＧ３１及びＰＧ３１をそれぞれ出力するバッファ回路３５とを備えている。
同様に、コンバータ部３３は、入力電圧ＶｉｎでインダクタＬ１を充電するためのスイッチング動作を行うＮＭＯＳトランジスタからなる出力スイッチ素子Ｍ３２ｎと、ＰＭＯＳトランジスタからなる整流スイッチ素子Ｍ３２ｐと、出力スイッチ素子Ｍ３２ｎ及び整流スイッチ素子Ｍ３２ｐの各ゲートに、スイッチング動作をさせるためのオン／オフ制御信号ＮＧ３２及びＰＧ３２をそれぞれ出力するバッファ回路３６とを備えている。

バッファ回路３５は、ＰＭＯＳトランジスタＭ４１ｐ，Ｍ４２ｐ、ＮＭＯＳトランジスタＭ４１ｎ，Ｍ４２ｎ、３入力のＮＯＲ回路４１、３入力のＮＡＮＤ回路４２、２入力のＡＮＤ回路４３及びインバータ回路４４で構成されている。
また、バッファ回路３６は、ＰＭＯＳトランジスタＭ５１ｐ，Ｍ５２ｐ、ＮＭＯＳトランジスタＭ５１ｎ，Ｍ５２ｎ、３入力のＮＯＲ回路５１、３入力のＮＡＮＤ回路５２、２入力のＡＮＤ回路５３及び２入力のＮＡＮＤ回路５４で構成されている。
出力スイッチ制御回路部３４は、出力端子ＯＵＴから出力される出力電圧Ｖｏｕｔが所定の設定電圧になるように、バッファ回路３５及び３６に対して、出力スイッチ素子Ｍ３１ｎ及びＭ３２ｎに対するスイッチング制御を行わせると共に、整流スイッチ素子Ｍ３１ｐ及びＭ３２ｐへの、出力スイッチ素子Ｍ３１ｎ及びＭ３２ｎと相反するスイッチング動作を行わせる。

また、図４のスイッチングレギュレータ３１において、インダクタＬ１とコンデンサＣｏを除く各回路は、１つのＩＣに集積されており、該ＩＣは、入力端子ＩＮ、出力端子ＯＵＴ、コンバータ選択制御端子ＤＲＶＳＥＬ、接続端子ＬＸ及び接地端子ＧＮＤを備え、接地端子ＧＮＤは接地電圧に接続されている。なお、前記ＩＣ内の各回路において、接地電圧に接続される場合は、すべて接地端子ＧＮＤを介して接地電圧に接続される。また、バッファ回路３５及び３６はそれぞれバッファ回路部をなす。

入力端子ＩＮと接続端子ＬＸとの間にはインダクタＬ１が接続され、出力端子ＯＵＴと接地電圧との間にはコンデンサＣｏが接続され、出力端子ＯＵＴと接地電圧との間には負荷１０が接続されている。
コンバータ部３２において、接続端子ＬＸと接地電圧との間には、出力スイッチ素子Ｍ３１ｎが接続されており、接続端子ＬＸと出力端子ＯＵＴとの間に整流スイッチ素子Ｍ３１ｐが接続されている。ＰＭＯＳトランジスタＭ４１ｐ及びＮＭＯＳトランジスタＭ４１ｎはインバータ回路を形成しており、入力電圧Ｖｉｎと接地電圧との間にＰＭＯＳトランジスタＭ４１ｐ及びＮＭＯＳトランジスタＭ４１ｎが直列に接続され、ＰＭＯＳトランジスタＭ４１ｐとＮＭＯＳトランジスタＭ４１ｎとの接続部は該インバータ回路の出力端をなしており、整流スイッチ素子Ｍ３１ｐのゲートに接続されている。また、ＰＭＯＳトランジスタＭ４１ｐ及びＮＭＯＳトランジスタＭ４１ｎの各ゲートは接続され、該接続部は前記インバータ回路の入力端をなしＮＯＲ回路４１の出力端に接続されている。

同様に、ＰＭＯＳトランジスタＭ４２ｐ及びＮＭＯＳトランジスタＭ４２ｎはインバータ回路を形成しており、入力電圧Ｖｉｎと接地電圧との間にＰＭＯＳトランジスタＭ４２ｐ及びＮＭＯＳトランジスタＭ４２ｎが直列に接続され、ＰＭＯＳトランジスタＭ４２ｐとＮＭＯＳトランジスタＭ４２ｎとの接続部は該インバータ回路の出力端をなしており、出力スイッチ素子Ｍ３１ｎのゲートに接続されている。また、ＰＭＯＳトランジスタＭ４２ｐ及びＮＭＯＳトランジスタＭ４２ｎの各ゲートは接続され、該接続部は前記インバータ回路の入力端をなしＮＡＮＤ回路４２の出力端に接続されている。

ＮＯＲ回路４１において、第１の入力端はＡＮＤ回路４３の出力端に、第２の入力端はインバータ回路４４の出力端に、第３の入力端はＰＭＯＳトランジスタＭ４２ｐとＮＭＯＳトランジスタＭ４２ｎとの接続部にそれぞれ接続されている。また、ＮＡＮＤ回路４２において、第１の入力端はＰＭＯＳトランジスタＭ４１ｐとＮＭＯＳトランジスタＭ４１ｎとの接続部に、第２の入力端はインバータ回路４４の出力端にそれぞれ接続され、第３の入力端には整流スイッチ素子Ｍ３２ｐのゲートに入力されるオン／オフ制御信号ＰＧ３２が入力されている。また、ＡＮＤ回路４３において、一方の入力端はコンバータ選択制御端子ＤＲＶＳＥＬに接続され、他方の入力端には出力スイッチ素子Ｍ３２ｎのゲートに入力されるオン／オフ制御信号ＮＧ３２が入力されており、インバータ回路４４の入力端には出力スイッチ制御回路部３４から出力されたスイッチング制御信号ＮＳＥＴが入力されている。

次に、コンバータ部３３において、接続端子ＬＸと接地電圧との間には、出力スイッチ素子Ｍ３２ｎが接続されており、接続端子ＬＸと出力端子ＯＵＴとの間に整流スイッチ素子Ｍ３２ｐが接続されている。ＰＭＯＳトランジスタＭ５１ｐ及びＮＭＯＳトランジスタＭ５１ｎはインバータ回路を形成しており、入力電圧Ｖｉｎと接地電圧との間にＰＭＯＳトランジスタＭ５１ｐ及びＮＭＯＳトランジスタＭ５１ｎが直列に接続され、ＰＭＯＳトランジスタＭ５１ｐとＮＭＯＳトランジスタＭ５１ｎとの接続部は該インバータ回路の出力端をなしており、整流スイッチ素子Ｍ３２ｐのゲートに接続されている。また、ＰＭＯＳトランジスタＭ５１ｐ及びＮＭＯＳトランジスタＭ５１ｎの各ゲートは接続され、該接続部は前記インバータ回路の入力端をなしＮＯＲ回路５１の出力端に接続されている。

同様に、ＰＭＯＳトランジスタＭ５２ｐ及びＮＭＯＳトランジスタＭ５２ｎはインバータ回路を形成しており、入力電圧Ｖｉｎと接地電圧との間にＰＭＯＳトランジスタＭ５２ｐ及びＮＭＯＳトランジスタＭ５２ｎが直列に接続され、ＰＭＯＳトランジスタＭ５２ｐとＮＭＯＳトランジスタＭ５２ｎとの接続部は該インバータ回路の出力端をなしており、出力スイッチ素子Ｍ３２ｎのゲートに接続されている。また、ＰＭＯＳトランジスタＭ５２ｐ及びＮＭＯＳトランジスタＭ５２ｎの各ゲートは接続され、該接続部は前記インバータ回路の入力端をなしＮＡＮＤ回路５２の出力端に接続されている。

ＮＯＲ回路５１において、第１の入力端には出力スイッチ素子Ｍ３１ｎのゲートに入力されるオン／オフ制御信号ＮＧ３１が入力され、第２の入力端はＮＡＮＤ回路５４の出力端に、第３の入力端はＰＭＯＳトランジスタＭ５２ｐとＮＭＯＳトランジスタＭ５２ｎとの接続部にそれぞれ接続されている。また、ＮＡＮＤ回路５２において、第１の入力端はＰＭＯＳトランジスタＭ５１ｐとＮＭＯＳトランジスタＭ５１ｎとの接続部に、第２の入力端はＮＡＮＤ回路５４の出力端に、第３の入力端はＡＮＤ回路５３の出力端にそれぞれ接続されている。ＡＮＤ回路５３において、一方の入力端はコンバータ選択制御端子ＤＲＶＳＥＬに接続され、他方の入力端には整流スイッチ素子Ｍ３１ｐのゲートに入力されるオン／オフ制御信号ＰＧ３１が入力されている。また、ＮＡＮＤ回路５４において、一方の入力端には出力スイッチ制御回路部３４から出力されたスイッチング制御信号ＮＳＥＴが入力され、他方の入力端はコンバータ選択制御端子ＤＲＶＳＥＬに接続されている。

一方、出力スイッチ制御回路部３４は、出力電圧Ｖｏｕｔが入力されると共に、コンバータ選択制御端子ＤＲＶＳＥＬに入力されたコンバータ選択信号Ｓ１が入力され、スイッチング制御信号ＮＳＥＴを生成して出力する。

なお、出力スイッチ素子及び整流スイッチ素子は、スイッチサイズが同じであってもよいし、異なっていてもよい。図４では、出力スイッチ素子Ｍ３１ｎ，Ｍ３２ｎと、整流スイッチ素子Ｍ３１ｐ，Ｍ３２ｐは、Ｍ３１ｎ＜Ｍ３２ｎ、Ｍ３１ｐ＜Ｍ３２ｐというサイズの大小関係を有しているものとし、サイズの大きい方同士と小さい方同士で出力スイッチ素子及び整流スイッチ素子のペアを組み、すなわち、出力スイッチ素子Ｍ３１ｎと整流スイッチ素子Ｍ３１ｐのスイッチペア４５と、出力スイッチ素子Ｍ３２ｎと整流スイッチ素子Ｍ３２ｐのスイッチペア５５を有している。一般に、スイッチサイズが小さくなると、スイッチをオン／オフさせるバッファ回路のサイズを小さくすることができ、スイッチをオン／オフさせる時に発生するバッファ回路での消費電力も小さくすることができる。

図４では、各スイッチペア４５及び５５に対して、各スイッチをオン／オフさせるバッファ回路３５及び３６においても、バッファ回路３５の回路サイズがバッファ回路３６よりも小さくなるように回路サイズの調整が行われ、各バッファ回路での各スイッチング制御における消費電力もバッファ回路３５がバッファ回路３６よりも小さくなっているものとする。

このようなことから、小さいスイッチサイズを持つコンバータ部３２は、負荷電流が小さいような軽負荷条件において、小さいサイズのスイッチをオン／オフさせればよいため、出力スイッチ素子Ｍ３１ｎ及び整流スイッチ素子Ｍ３１ｐの各ゲート容量に対する充放電電流を小さくすることができる。更に、バッファ回路３５の消費電流も小さくできるため、軽負荷条件における効率を高めることができる。
また、大きなスイッチサイズを持つコンバータ部３３は、負荷電流が大きいような重負荷条件において、オン抵抗の小さいスイッチでスイッチング動作を行うことができるため、重負荷条件における効率を高めることができる。
更に、コンバータ部３２を、負荷電流が大きいような重負荷条件においても、コンバータ部３３と同時に駆動させることにより、更に高い効率を得ることができる。

このような構成において、出力スイッチ制御回路部３４は、出力電圧Ｖｏｕｔが所定の電圧になるようにスイッチング制御信号ＮＳＥＴを生成して出力する。例えば、出力スイッチ制御回路部３４がＰＷＭ制御を行う場合、出力電圧Ｖｏｕｔが所定の電圧になるように、パルス信号をなすスイッチング制御信号ＮＳＥＴのパルス幅を制御して、出力電圧Ｖｏｕｔが所定の電圧になるようにする。この場合、出力スイッチ制御回路部３４は、出力電圧Ｖｏｕｔが大きくなると、スイッチング制御信号ＮＳＥＴのデューティサイクルを小さくし、出力スイッチ素子Ｍ３１ｎ及びＭ３２ｎがオンする時間を短くすると共に、それに応じて整流スイッチ素子Ｍ３１ｐ及びＭ３２ｐがオンする時間を長くして、スイッチングレギュレータ３１の出力電圧Ｖｏｕｔが低下するように制御する。

また、出力スイッチ制御回路部３４は、出力電圧Ｖｏｕｔが小さくなると、スイッチング制御信号ＮＳＥＴのデューティサイクルを大きくし、出力スイッチ素子Ｍ３１ｎ及びＭ３２ｎがオンする時間を長くすると共に、それに応じて整流スイッチ素子Ｍ３１ｐ及びＭ３２ｐがオンする時間を短くして、スイッチングレギュレータ３１の出力電圧Ｖｏｕｔが上昇するように制御する。このような動作を繰り返して、出力電圧Ｖｏｕｔが所定の電圧で一定になるように制御される。

一方、コンバータ選択制御端子ＤＲＶＳＥＬには、外部からコンバータ選択信号Ｓ１が入力され、負荷１０が軽負荷状態である場合は、コンバータ選択信号Ｓ１はローレベルになる。このため、ＡＮＤ回路４３はオン／オフ制御信号ＮＧ３２に関係なくローレベルの信号を出力する。これらのことから、ＮＯＲ回路４１及びＮＡＮＤ回路４２は、スイッチング制御信号ＮＳＥＴに応じて相反する信号レベルの信号をそれぞれ出力し、出力スイッチ素子Ｍ３１ｎ及び整流スイッチ素子Ｍ３１ｐは、スイッチング制御信号ＮＳＥＴに応じて相反するスイッチ動作を行う。

また、ＡＮＤ回路５３からはオン／オフ制御信号ＰＧ３１に関係なくローレベルの信号が出力されると共に、ＮＡＮＤ回路５４からはスイッチング制御信号ＮＳＥＴに関係なくハイレベルの信号が出力される。このため、ＮＯＲ回路５１からはローレベルの信号が、ＮＡＮＤ回路５２からはハイレベルの信号がそれぞれ出力され、出力スイッチ素子Ｍ３２ｎ及び整流スイッチ素子Ｍ３２ｐはスイッチング制御信号ＮＳＥＴに関係なくそれぞれオフして遮断状態になる。

次に、負荷１０が重負荷状態である場合は、コンバータ選択信号Ｓ１はハイレベルになる。このため、ＡＮＤ回路４３は、オン／オフ制御信号ＮＧ３２に応じた信号レベルの信号を出力し、ＮＯＲ回路４１は、インバータ回路４４の出力信号、オン／オフ制御信号ＮＧ３１及びＮＧ３２の少なくとも１つがハイレベルになるとローレベルの信号を出力して整流スイッチ素子Ｍ３１ｐをオフさせて遮断状態にする。また、ＮＯＲ回路４１は、インバータ回路４４の出力信号、オン／オフ制御信号ＮＧ３１及びＮＧ３２がそれぞれローレベルになるとハイレベルの信号を出力して整流スイッチ素子Ｍ３１ｐをオンさせて導通状態にする。

これに対して、ＮＡＮＤ回路４２は、インバータ回路４４の出力信号、オン／オフ制御信号ＰＧ３１及びＰＧ３２がそれぞれハイレベルになるとローレベルの信号を出力して出力スイッチ素子Ｍ３１ｎをオンさせて導通状態にする。また、ＮＡＮＤ回路４２は、インバータ回路４４の出力信号、オン／オフ制御信号ＰＧ３１及びＰＧ３２の少なくとも１つがローレベルになるとハイレベルの信号を出力して出力スイッチ素子Ｍ３１ｎをオフさせて遮断状態にする。

また、ＡＮＤ回路５３は、オン／オフ制御信号ＰＧ３１の信号レベルと同じ信号レベルの信号を出力し、ＮＡＮＤ回路５４は、スイッチング制御信号ＮＳＥＴの信号レベルと相反する信号レベルの信号を出力する。ＮＯＲ回路５１は、ＮＡＮＤ回路５４の出力信号、オン／オフ制御信号ＮＧ３１及びＮＧ３２の少なくとも１つがハイレベルになるとローレベルの信号を出力して整流スイッチ素子Ｍ３２ｐをオフさせて遮断状態にする。また、ＮＯＲ回路５１は、ＮＡＮＤ回路５４の出力信号、オン／オフ制御信号ＮＧ３１及びＮＧ３２がそれぞれローレベルになるとハイレベルの信号を出力して整流スイッチ素子Ｍ３２ｐをオンさせて導通状態にする。

これに対して、ＮＡＮＤ回路５２は、ＮＡＮＤ回路５４の出力信号、オン／オフ制御信号ＰＧ３１及びＰＧ３２がそれぞれハイレベルになるとローレベルの信号を出力して出力スイッチ素子Ｍ３２ｎをオンさせて導通状態にする。また、ＮＡＮＤ回路５２は、ＮＡＮＤ回路５４の出力信号、オン／オフ制御信号ＰＧ３１及びＰＧ３２の少なくとも１つがローレベルになるとハイレベルの信号を出力して出力スイッチ素子Ｍ３２ｎをオフさせて遮断状態にする。

次に、図４のスイッチングレギュレータ３１に、出力端子ＯＵＴから整流スイッチ素子Ｍ３１ｐ及びＭ３２ｐの方向に流れる逆電流の発生を防止する回路を備えるようにしてもよく、このようにしたものを図５に示す。なお、図５では、図４と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図４との相違点のみ説明する。
図５における図４との相違点は、出力スイッチ制御回路部３４内に逆電流防止回路６１を備えると共に、２入力のＡＮＤ回路４６及び５６を追加したことにある。なお、逆電流防止回路６１は逆電流防止回路部をなす。

図５において、ＡＮＤ回路４６の一方の入力端はＮＯＲ回路４１の出力端に接続され、ＡＮＤ回路４６の他方の入力端には逆電流防止回路６１からの整流スイッチオフ信号ＰＯＦＦＢが入力されている。ＡＮＤ回路４６の出力端は、ＰＭＯＳトランジスタＭ４１ｐ及びＮＭＯＳトランジスタＭ４１ｎの各ゲートの接続部に接続されている。同様に、ＡＮＤ回路５６の一方の入力端はＮＯＲ回路５１の出力端に接続され、ＡＮＤ回路５６の他方の入力端には逆電流防止回路６１からの整流スイッチオフ信号ＰＯＦＦＢが入力されている。ＡＮＤ回路５６の出力端は、ＰＭＯＳトランジスタＭ５１ｐ及びＮＭＯＳトランジスタＭ５１ｎの各ゲートの接続部に接続されている。

このような構成において、逆電流防止回路６１は、図示していないが、例えば出力端子ＯＵＴと接続端子ＬＸの各電圧の比較を行い、出力端子ＯＵＴの電圧が接続端子ＬＸの電圧以上になると逆電流の発生兆候又は発生を検出したと判定し、ローレベルの整流スイッチオフ信号ＰＯＦＦＢを出力する。このため、ＡＮＤ回路４６は、ＮＯＲ回路４１の出力信号に関係なくローレベルの信号を出力して整流スイッチ素子Ｍ３１ｐをオフさせて遮断状態にする。同様に、ＡＮＤ回路５６は、ＮＯＲ回路５１の出力信号に関係なくローレベルの信号を出力して整流スイッチ素子Ｍ３２ｐをオフさせて遮断状態にする。

また、逆電流防止回路６１は、接続端子ＬＸの電圧が出力端子ＯＵＴの電圧を超えている場合は、逆電流の発生兆候及び発生を検出していないと判定し、ハイレベルの整流スイッチオフ信号ＰＯＦＦＢを出力する。このため、ＡＮＤ回路４６は、ＮＯＲ回路４１の出力信号の信号レベルと同じ信号レベルの信号を出力すると共に、ＡＮＤ回路５６は、ＮＯＲ回路５１の出力信号の信号レベルと同じ信号レベルの信号を出力する。
このように、出力端子ＯＵＴから整流スイッチ素子Ｍ３１ｐ及びＭ３２ｐの方向に流れる逆電流の発生を検出すると、整流スイッチ素子Ｍ３１ｐ及びＭ３２ｐをそれぞれ強制的にオフさせて遮断状態にすることにより、前記逆電流の発生を防止することができ、前記逆電流の発生に伴う効率の低下を防止することができるため、このような逆電流検出機能と、大小のコンバータ部３２及び３３を選択するコンバータ選択制御端子ＤＲＶＳＥＬにより、更に軽負荷状態での効率を向上させることができる。

次に、前記図４では、同期整流方式の昇圧型スイッチングレギュレータを例にして示したが、本発明は非同期整流方式の昇圧型スイッチングレギュレータにも適用することができ、このようにしたものを図６に示す。なお、図６では、図４と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図４との相違点のみ説明する。
図６における図４との相違点は、整流スイッチ素子Ｍ３１ｐ及びＭ３２ｐをなくして整流ダイオードＤ３１を追加したことにあり、これに伴って、ＰＭＯＳトランジスタＭ４１ｐ，Ｍ５１ｐ、ＮＭＯＳトランジスタＭ４１ｎ，Ｍ５１ｎ、ＮＯＲ回路４１，５１、ＮＡＮＤ回路４２，５２及びＡＮＤ回路４３，５３をなくしたことにある。

図６において、スイッチングレギュレータ３１は、コンバータ部３２，３３、出力スイッチ制御回路部３４、整流ダイオードＤ３１、インダクタＬ１及びコンデンサＣｏを備えている。
コンバータ部３２は、出力スイッチ素子Ｍ３１ｎと、出力スイッチ素子Ｍ３１ｎのゲートに、スイッチング動作をさせるためのオン／オフ制御信号ＮＧ３１を出力するバッファ回路３５とを備えている。
同様に、コンバータ部３３は、出力スイッチ素子Ｍ３２ｎと、出力スイッチ素子Ｍ３２ｎのゲートに、スイッチング動作をさせるためのオン／オフ制御信号ＮＧ３２を出力するバッファ回路３６とを備えている。

バッファ回路３５は、ＰＭＯＳトランジスタＭ４２ｐ、ＮＭＯＳトランジスタＭ４２ｎ及びインバータ回路４４で構成されている。
また、バッファ回路３６は、ＰＭＯＳトランジスタＭ５２ｐ、ＮＭＯＳトランジスタＭ５２ｎ及び２入力のＮＡＮＤ回路５４で構成されている。
出力スイッチ制御回路部３４は、出力電圧Ｖｏｕｔが所定の設定電圧になるように、バッファ回路３５及び３６に対して、出力スイッチ素子Ｍ３１ｎ及びＭ３２ｎに対するスイッチング制御を行わせる。

また、図６のスイッチングレギュレータ３１において、整流ダイオードＤ３１、インダクタＬ１及びコンデンサＣｏを除く各回路は、１つのＩＣに集積されており、該ＩＣは、入力端子ＩＮ、出力端子ＯＵＴ、コンバータ選択制御端子ＤＲＶＳＥＬ、接続端子ＬＸ，Ｔ１及び接地端子ＧＮＤを備え、接地端子ＧＮＤは接地電圧に接続されている。なお、前記ＩＣ内の各回路において、接地電圧に接続される場合は、すべて接地端子ＧＮＤを介して接地電圧に接続される。

整流ダイオードＤ３１において、カソードは出力端子ＯＵＴに接続され、アノードは接続端子Ｔ１に接続されている。
コンバータ部３２において、接続端子ＬＸと接地電圧との間には、出力スイッチ素子Ｍ３１ｎが接続されている。入力電圧Ｖｉｎと接地電圧との間にＰＭＯＳトランジスタＭ４２ｐ及びＮＭＯＳトランジスタＭ４２ｎが直列に接続され、ＰＭＯＳトランジスタＭ４２ｐとＮＭＯＳトランジスタＭ４２ｎとの接続部は、出力スイッチ素子Ｍ３１ｎのゲートに接続されている。また、ＰＭＯＳトランジスタＭ４２ｐ及びＮＭＯＳトランジスタＭ４２ｎの各ゲートは接続され、該接続部はインバータ回路４４の出力端に接続され、インバータ回路４４の入力端にはスイッチング制御信号ＮＳＥＴが入力されている。

次に、コンバータ部３３において、接続端子ＬＸと接地電圧との間には、出力スイッチ素子Ｍ３２ｎが接続されている。入力電圧Ｖｉｎと接地電圧との間にＰＭＯＳトランジスタＭ５２ｐ及びＮＭＯＳトランジスタＭ５２ｎが直列に接続され、ＰＭＯＳトランジスタＭ５２ｐとＮＭＯＳトランジスタＭ５２ｎとの接続部は、出力スイッチ素子Ｍ３２ｎのゲートに接続されている。また、ＰＭＯＳトランジスタＭ５２ｐ及びＮＭＯＳトランジスタＭ５２ｎの各ゲートは接続され、該接続部はＮＡＮＤ回路５４の出力端に接続されている。ＮＡＮＤ回路５４において、一方の入力端にはスイッチング制御信号ＮＳＥＴが入力され、他方の入力端はコンバータ選択制御端子ＤＲＶＳＥＬに接続されている。

このような構成において、出力スイッチ制御回路部３４は、出力電圧Ｖｏｕｔが所定の電圧になるようにスイッチング制御信号ＮＳＥＴを生成して出力する。例えば、出力スイッチ制御回路部３４がＰＷＭ制御を行う場合、出力電圧Ｖｏｕｔが所定の電圧になるように、パルス信号をなすスイッチング制御信号ＮＳＥＴのパルス幅を制御して、出力電圧Ｖｏｕｔが所定の電圧になるようにする。この場合、出力スイッチ制御回路部３４は、出力電圧Ｖｏｕｔが大きくなると、スイッチング制御信号ＮＳＥＴのデューティサイクルを小さくし、出力スイッチ素子Ｍ３１ｎ及びＭ３２ｎがオンする時間を短くして、スイッチングレギュレータ３１の出力電圧Ｖｏｕｔが低下するように制御する。

また、出力スイッチ制御回路部３４は、出力電圧Ｖｏｕｔが小さくなると、スイッチング制御信号ＮＳＥＴのデューティサイクルを大きくし、出力スイッチ素子Ｍ３１ｎ及びＭ３２ｎがオンする時間を長くして、スイッチングレギュレータ３１の出力電圧Ｖｏｕｔが上昇するように制御する。このような動作を繰り返して、出力電圧Ｖｏｕｔが所定の電圧で一定になるように制御される。
一方、負荷１０が軽負荷状態である場合は、コンバータ選択信号Ｓ１はローレベルになるため、ＮＡＮＤ回路５４からはスイッチング制御信号ＮＳＥＴに関係なくハイレベルの信号が出力される。このため、出力スイッチ素子Ｍ３２ｎは、スイッチング制御信号ＮＳＥＴに関係なくオフして遮断状態になる。
次に、負荷１０が重負荷状態である場合は、コンバータ選択信号Ｓ１はハイレベルになるため、ＮＡＮＤ回路５４は、スイッチング制御信号ＮＳＥＴの信号レベルと相反する信号レベルの信号を出力する。

図６で示したような非同期整流方式では、整流ダイオードＤ３１を使用することで、前記ＩＣに接続端子Ｔ１が増えると共に外付け部品に整流ダイオードＤ３１が増え、整流ダイオードＤ３１による整流時に発生する電圧降下分での効率低下が発生することになるが、確実に出力電圧Ｖｏｕｔから前記ＩＣの方向に流れる逆電流の発生を完全防止することができ、更に整流スイッチ素子と整流スイッチ素子を制御する回路のレイアウト面積を削除することができ、図４及び図５で示した場合よりも更に小さなチップ面積にすることができるというメリットがある。

このように、本第２の実施の形態におけるスイッチングレギュレータは、負荷１０が軽負荷状態である場合は、コンバータ部３２のみでスイッチング動作を行い、軽負荷条件における効率を高い状態に保つことができ、負荷１０が重負荷状態である場合は、コンバータ部３２に加えてコンバータ部３３でもスイッチング動作を行わせて、重負荷条件における効率も高い状態にすることができる。
また、２つのコンバータ部３２，３３と、出力スイッチ制御回路部３４と、コンバータ選択制御端子ＤＲＶＳＥＬを１チップに集約し、負荷電流の大きさを検出する回路等を備えていないため、チップ面積を増加させることなく、ユーザーに提供しやすいチップ面積を実現することできる。

なお、前記第１及び第２の各実施の形態では、２つのコンバータ部を備えた場合を例にして説明したが、これは一例であり、本発明は、これに限定するものではなく、複数のコンバータ部を備えた場合に適用することができる。また、前記第１及び第２の各実施の形態では、降圧型スイッチングレギュレータ及び昇圧型スイッチングレギュレータを例にして説明したが、本発明はこれに限定するものではなく、昇降圧型スイッチングレギュレータや反転型スイッチングレギュレータにも適用することができる。

１，３１スイッチングレギュレータ
２，３，３２，３３コンバータ部
４，３４出力スイッチ制御回路部
５，６，３５，３６バッファ回路
１０負荷
３１，６１逆電流防止回路
Ｍ１ｐ，Ｍ２ｐ，Ｍ３１ｎ，Ｍ３２ｎ出力スイッチ素子
Ｍ１ｎ，Ｍ２ｎ，Ｍ３１ｐ，Ｍ３２ｐ整流スイッチ素子
Ｄ１，Ｄ３１整流ダイオード
Ｌ１インダクタ
Ｃｏコンデンサ
ＩＮ入力端子
ＯＵＴ出力端子
ＬＸ，Ｔ１接続端子
ＧＮＤ接地端子
ＤＲＶＳＥＬコンバータ選択制御端子

特開２００７−２０３１６号公報特開２００７−１２４８５０号公報

Claims

入力端子に入力された入力電圧を所定の電圧に変換して出力電圧として出力する、インダクタを備えた同期整流方式の非絶縁型のスイッチングレギュレータにおいて、
制御電極に入力されたオン／オフ制御信号に応じてスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う複数の出力スイッチ素子と、
対応する該出力スイッチ素子がオフして前記インダクタへの充電が停止すると、前記インダクタの放電を行う各整流スイッチ素子と、
前記出力電圧が前記所定の電圧になるように前記出力スイッチ素子に対するスイッチング制御を行わせると共に、該出力スイッチ素子に対応する前記整流スイッチ素子に対して該出力スイッチ素子と相反するスイッチング動作を行わせるためのスイッチング制御信号を生成して出力する出力スイッチ制御回路部と、
該出力スイッチ制御回路部からの前記スイッチング制御信号に応じて、対応する出力スイッチ素子及び整流スイッチ素子の駆動制御を行う各バッファ回路部と、
を備え、
前記各バッファ回路部は、対応する前記出力スイッチ素子及び整流スイッチ素子に応じた駆動能力を有し、外部から入力される選択信号に応じて、前記出力スイッチ制御回路部からのスイッチング制御信号に応じた動作を対応する前記出力スイッチ素子及び整流スイッチ素子に行わせ、前記各出力スイッチ素子、前記各整流スイッチ素子、前記出力スイッチ制御回路部及び前記各バッファ回路部は、前記選択信号が入力される選択制御端子を有する１つのＩＣに集積されることを特徴とするスイッチングレギュレータ。
前記各出力スイッチ素子は電流供給能力が異なり、前記整流スイッチ素子は、対応する出力スイッチ素子に応じた電流供給能力を有することを特徴とする請求項１記載のスイッチングレギュレータ。
前記各バッファ回路部は、対応する前記出力スイッチ素子及び前記整流スイッチ素子の電流供給能力に対してオン／オフ時間が最適になるような駆動能力を有することを特徴とする請求項２記載のスイッチングレギュレータ。
前記出力スイッチ制御回路部は、前記出力電圧から前記各整流スイッチ素子の方向に流れる逆電流の検出を行い、該逆電流の発生を検出すると、前記各整流スイッチ素子をオフさせて遮断状態にするための所定の逆電流検出信号を生成して出力する逆電流防止回路部を備え、前記各バッファ回路部は、該逆電流防止回路部から前記所定の逆電流検出信号が入力されると、入力された前記スイッチング制御信号に関係なく対応する前記整流スイッチ素子をオフさせて遮断状態にすることを特徴とする請求項１、２又は３記載のスイッチングレギュレータ。
前記スイッチングレギュレータは、前記入力端子に入力された入力電圧を所定の電圧に降圧して前記出力電圧として出力する降圧型であることを特徴とする請求項１、２、３又は４記載のスイッチングレギュレータ。
前記スイッチングレギュレータは、前記入力端子に入力された入力電圧を所定の電圧に昇圧して前記出力電圧として出力する昇圧型であることを特徴とする請求項１、２、３又は４記載のスイッチングレギュレータ。
入力端子に入力された入力電圧を所定の電圧に変換して出力電圧として出力する、インダクタを備えた非同期整流方式の非絶縁型のスイッチングレギュレータにおいて、
制御電極に入力されたオン／オフ制御信号に応じてスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う複数の出力スイッチ素子と、
該出力スイッチ素子がオフして前記インダクタへの充電が停止すると、前記インダクタの放電を行う整流素子と、
前記出力電圧が前記所定の電圧になるように前記出力スイッチ素子に対するスイッチング制御を行わせるためのスイッチング制御信号を生成して出力する出力スイッチ制御回路部と、
該出力スイッチ制御回路部からの前記スイッチング制御信号に応じて、対応する出力スイッチ素子の駆動制御を行う各バッファ回路部と、
を備え、
前記各バッファ回路部は、対応する前記出力スイッチ素子に応じた駆動能力を有し、外部から入力される選択信号に応じて、前記出力スイッチ制御回路部からのスイッチング制御信号に応じた動作を対応する前記出力スイッチ素子に行わせ、前記各出力スイッチ素子、前記出力スイッチ制御回路部及び前記各バッファ回路部は、前記選択信号が入力される選択制御端子を有する１つのＩＣに集積されることを特徴とするスイッチングレギュレータ。
前記各出力スイッチ素子は電流供給能力が異なることを特徴とする請求項７記載のスイッチングレギュレータ。
前記各バッファ回路部は、対応する前記出力スイッチ素子の電流供給能力に対してオン／オフ時間が最適になるような駆動能力を有することを特徴とする請求項８記載のスイッチングレギュレータ。
前記スイッチングレギュレータは、前記入力端子に入力された入力電圧を所定の電圧に降圧して前記出力電圧として出力する降圧型であることを特徴とする請求項７、８又は９記載のスイッチングレギュレータ。
前記スイッチングレギュレータは、前記入力端子に入力された入力電圧を所定の電圧に昇圧して前記出力電圧として出力する昇圧型であることを特徴とする請求項７、８又は９記載のスイッチングレギュレータ。