[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP5550604B2 - 三次元半導体装置及びその製造方法 - Google Patents

三次元半導体装置及びその製造方法 Download PDF

Info

Publication number
JP5550604B2
JP5550604B2 JP2011133591A JP2011133591A JP5550604B2 JP 5550604 B2 JP5550604 B2 JP 5550604B2 JP 2011133591 A JP2011133591 A JP 2011133591A JP 2011133591 A JP2011133591 A JP 2011133591A JP 5550604 B2 JP5550604 B2 JP 5550604B2
Authority
JP
Japan
Prior art keywords
layer
conductive layer
resist
word line
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011133591A
Other languages
English (en)
Other versions
JP2013004690A (ja
Inventor
日華 黄
勝典 矢橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2011133591A priority Critical patent/JP5550604B2/ja
Priority to US13/298,664 priority patent/US8648404B2/en
Publication of JP2013004690A publication Critical patent/JP2013004690A/ja
Application granted granted Critical
Publication of JP5550604B2 publication Critical patent/JP5550604B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

本明細書に記載の実施の形態は、積層構造を有する三次元半導体装置及びその製造方法に関する。
三次元半導体装置の一例として、近年、メモリの集積度を高めるために、メモリセルを三次元的に配置した半導体記憶装置（三次元型半導体記憶装置）が提案されている。
上記三次元型半導体記憶装置において、メモリセルのゲートに接続される導電層（ワード線など）の端部は、階段状に加工された階段部を構成する。そして、この階段部において導電層の上面にコンタクトが形成される。
しかしながら、製造工程におけるバラツキにより導電層とコンタクトとが十分に接続できない場合が生じ、三次元半導体装置の配線抵抗が増大するおそれがある。
特開２００７−２６６１４３号公報
本発明は、導電層とコンタクトの十分な接続を確保可能な三次元半導体装置及びその製造方法を提供する。
一態様に係る三次元半導体装置は、半導体基板上に導電層と絶縁層とが交互に複数積層され、前記複数の導電層は、それらの端部の位置が上層から下層にかけて徐々にずれた階段部を形成し、前記階段部の各ステップに、積層方向に延びるコンタクトがそれぞれ接続されたものであり、前記階段部が、少なくとも最上層から所定の導電層までは、上層の導電層ほど前記ステップの幅が広くなるように形成されている。
第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。 第１の実施の形態に係るメモリブロックＭＢを示す回路図である。 第１の実施の形態に係るメモリブロックＭＢを示す概略斜視図である。 第１の実施の形態に係るメモリブロックＭＢ、及びワード線コンタクト部７０を示す断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第２の実施の形態に係るメモリブロックＭＢ、及びワード線コンタクト部７０を示す断面図である。 第２の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第２の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第２の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第２の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第２の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第２の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第２の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第２の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第２の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第２の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第２の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第３の実施の形態に係る不揮発性半導体記憶装置の階段部ＳＴｂを示す斜視図である。 第３の実施の形態に係る不揮発性半導体記憶装置の階段部ＳＴｂを示す上面図である。 第３の実施の形態に係る不揮発性半導体記憶装置の階段部ＳＴｂの製造工程を示す斜視図である。 第４の実施の形態に係る不揮発性半導体記憶装置の階段部ＳＴｃを示す上面図である。
以下、図面を参照して、不揮発性半導体記憶装置の一の実施の形態について説明する。
［第１の実施の形態］
［構成］
以下、第１の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。図１は、第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１１と、このメモリセルアレイ１１の読み出し及び書き込みを制御するロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、及び制御信号生成部１６を備える。
メモリセルアレイ１１は、複数のメモリブロックＭＢから構成されている。各メモリブロックＭＢは、データを不揮発に記憶する３次元状に配列された複数のメモリトランジスタＭＴｒを有し、データ消去動作を実行する場合において、一括で消去される最小消去単位を構成する。メモリトランジスタＭＴｒは、ロウ方向、カラム方向、及び積層方向にマトリクス状（３次元的）に配置されている。
ロウデコーダ１２、１３は、図１に示すように、取り込まれたブロックアドレス信号等をデコードし、メモリセルアレイ１１を制御する。センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードし、センスアンプ１４を制御する。制御信号生成部１６は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５を制御する。
次に、図２を参照して、メモリブロックＭＢの具体的構成について説明する。メモリブロックＭＢは、複数のビット線ＢＬ、複数のソース線ＳＬ、及びこれらビット線ＢＬ及びソース線ＳＬに接続された複数のメモリユニットＭＵを有する。
メモリユニットＭＵは、ＮＡＮＤ型フラッシュメモリを構成し、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒからなるメモリストリングＭＳの両端にソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒをそれぞれ接続して構成されている。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、その電荷蓄積層に電荷を蓄積することによって、その閾値電圧を変化させ、この閾値電圧に応じたデータを保持する。
カラム方向に並ぶ複数のメモリユニットＭＵのドレイン側選択トランジスタＳＤＴｒのドレインは、共通のビット線ＢＬに接続されている。カラム方向に並ぶ複数のメモリユニットＭＵのソース側選択トランジスタＳＳＴｒのソースは、共通のソース線ＳＬに接続されている。各メモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートには、ワード線ＷＬ１〜８がそれぞれ接続されている。バックゲートトランジスタＢＴｒのゲートには、バックゲート線ＢＧが共通接続されている。ソース側選択トランジスタＳＳＴｒのゲートには、ソース側選択ゲート線ＳＧＳが接続され、ドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤが接続されている。
次に、図３及び図４を参照して、第１の実施の形態に係るメモリセルアレイの構造について説明する。図３は、１つのメモリブロックＭＢの一部を図示している。このようなメモリブロックＭＢが、ビット線ＢＬを共有して、カラム方向に繰り返して形成される。図４は、メモリブロックＭＢ、及びそのメモリブロックＭＢの周辺に位置するワード線コンタクト部７０を示している。なお、図４において、左側がメモリブロックＭＢのロウ方向から見た断面を示し、右側がワード線コンタクト部７０のカラム方向から見た断面を示す。
１つのメモリブロックＭＢは、図３及び図４に示すように、基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
バックゲート層３０は、図３及び図４に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、基板２０と平行なロウ方向及びカラム方向に２次元的に、板状に広がるように形成されている。バックゲート導電層３１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）により形成されている。
バックゲート層３０は、図４に示すように、バックゲートホール３２を有する。バックゲートホール３２は、バックゲート導電層３１を掘り込むように形成されている。バックゲートホール３２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール３２は、１つのメモリブロックＭＢ中でロウ方向及びカラム方向にマトリクス状に形成されている。
メモリ層４０は、図３及び図４に示すように、バックゲート層３０の上層に形成されている。メモリ層４０は、４層のワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａは、ワード線ＷＬ４、及びメモリトランジスタＭＴｒ４のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ５、及びメモリトランジスタＭＴｒ５のゲートとして機能する。同様に、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ２〜ＷＬ８、及びメモリトランジスタＭＴｒ２〜ＭＴｒ８のゲートとして機能する。
ワード線導電層４１ａ〜４１ｄは、その上下間に層間絶縁層４５を挟んで積層されている。ワード線導電層４１ａ〜４１ｄは、カラム方向に所定ピッチをもってロウ方向（図４の紙面垂直方向）を長手方向として延びるように形成されている。ワード線導電層４１ａ〜４１ｄは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）により形成されている。
メモリ層４０は、図４に示すように、メモリホール４２を有する。メモリホール４２は、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層４５を貫通するように形成されている。メモリホール４２は、バックゲートホール３２のカラム方向の端部近傍に整合するように形成されている。
また、バックゲート層３０、及びメモリ層４０は、図４に示すように、メモリゲート絶縁層４３、及びメモリ半導体層４４を有する。メモリ半導体層４４は、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ８）、バックゲートトランジスタＢＴｒ）のボディ（チャネル）として機能する。
メモリゲート絶縁層４３は、メモリホール４２の側面側からメモリ半導体層４４側へと、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂは、電荷を蓄積可能に構成されている。
ブロック絶縁層４３ａは、メモリホール４２の側壁に所定の厚みをもって形成されている。電荷蓄積層４３ｂは、ブロック絶縁層４３ａの側壁に所定の厚みをもって形成されている。トンネル絶縁層４３ｃは、電荷蓄積層４３ｂの側壁に所定の厚みをもって形成されている。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、酸化シリコン（ＳｉＯ２）等により形成され、電荷蓄積層４３ｂは、窒化シリコン（ＳｉＮ）等により形成されている。
メモリ半導体層４４は、バックゲートホール３２、及びメモリホール４２を埋めるように形成されている。メモリ半導体層４４は、基板２０に対して垂直方向に延びる一対の柱状半導体層４４Ａ、及び一対の柱状半導体層４４Ａの下端を連結する連結半導体層４４Ｂを有し、ロウ方向からみてＵ字状に形成されている。メモリ半導体層４４は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）により形成されている。
上記バックゲート層３０は、メモリゲート絶縁層４３を介して連結半導体層４４Ｂの側面を取り囲むように形成されている。また、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層４３を介して柱状半導体層４４Ａの側面を取り囲むように形成されている。
選択トランジスタ層５０は、図３及び図４に示すように、ソース側導電層５１ａ、及びドレイン側導電層５１ｂを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
ソース側導電層５１ａは、メモリ半導体層４４を構成する一方の柱状半導体層４４Ａの上層に形成されている。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４を構成する他方の柱状半導体層４４Ａの上層に形成されている。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、カラム方向に所定ピッチをもってロウ方向に延びるように形成されている。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）により形成されている。
選択トランジスタ層５０は、図４に示すように、ソース側ホール５２ａ、及びドレイン側ホール５２ｂを有する。ソース側ホール５２ａは、ソース側導電層５１ａを貫通するように形成されている。ドレイン側ホール５２ｂは、ドレイン側導電層５１ｂを貫通するように形成されている。ソース側ホール５２ａ及びドレイン側ホール５２ｂは、各々、メモリホール４２と整合する位置に形成されている。
選択トランジスタ層５０は、図４に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、ドレイン側ゲート絶縁層５３ｂ、及びドレイン側柱状半導体層５４ｂを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
ソース側ゲート絶縁層５３ａは、ソース側ホール５２ａの側面に所定の厚みをもって形成されている。ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面及び一対の柱状半導体層４４Ａの一方の上面に接し、基板２０に対して垂直方向に延びるように柱状に形成されている。ソース側柱状半導体層５４ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）により形成されている。
ドレイン側ゲート絶縁層５３ｂは、ドレイン側ホール５２ｂの側面に所定の厚みをもって形成されている。ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面及び一対の柱状半導体層４４Ａの一方の上面に接し、基板２０に対して垂直方向に延びるように柱状に形成されている。ドレイン側柱状半導体層５４ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）により形成されている。
配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１は、ソース線ＳＬとして機能する。ビット線層６２は、ビット線ＢＬとして機能する。
ソース線層６１は、ソース側柱状半導体層５４ａの上面に接し、ロウ方向に延びるように形成されている。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し、カラム方向に延びるように形成されている。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えば、タングステン等の金属により形成されている。
次に、図４を参照して、メモリブロックＭＢの周辺に位置するワード線コンタクト部７０の構成について説明する。上述したバックゲート導電層３１、ワード線導電層４１ａ〜４１ｄ、及びソース側導電層５１ａ（ドレイン側導電層５１ｂ）は、メモリブロックＭＢからワード線コンタクト部７０にまで延びている。
バックゲート導電層３１、ワード線導電層４１ａ〜４１ｄ、及びソース側導電層５１ａ（ドレイン側導電層５１ｂ）は、図４に示すように、そのロウ方向の端部の位置が異なるように階段状に形成されている。すなわち、バックゲート導電層３１、ワード線導電層４１ａ〜４１ｄ、及びソース側導電層５１ａ（ドレイン側導電層５１ｂ）のロウ方向の端部は、その端部を階段状に形成された階段部ＳＴを構成する。階段部ＳＴは、ロウ方向に１列に並ぶステップ（段）ＳＴ（１）〜ＳＴ（５）を有する。
ステップＳＴ（１）〜ＳＴ（５）は、図４に示すように、下層から上層に並ぶ。ステップＳＴ（１）〜ＳＴ（５）は、ロウ方向にステップ幅Ｌ１〜Ｌ５をもって形成されている。ステップ幅Ｌ１〜Ｌ５は、上層ほど広くなっている。すなわち、ステップ幅Ｌ１〜Ｌ５は、Ｌ１＜Ｌ２＜Ｌ３＜Ｌ４＜Ｌ５となるように設定されている。
また、階段部ＳＴにて、上方から延びるコンタクト層７１ａ〜７１ｅが形成されている。コンタクト層７１ａは、バックゲート導電層３１の上面（ステップＳＴ（１））に接する。また、コンタクト層７１ｂ〜７１ｅは、ワード線導電層４１ａ〜４１ｄの上面（ステップＳＴ（２）〜ＳＴ（５））にそれぞれ接する。コンタクト層７１ａ〜７１ｅの上面には、各々、基板２０と平行な方向に延びる引出配線７２が設けられている。
コンタクト層７１ａ〜７１ｅは、テーパ状に形成されている。コンタクト層７１ａ〜７１ｅを形成する際のエッチングでは、底の浅いコンタクトホールの方が、目的とする導電層４１に早く到達するので、その分穴径が大きくなる。
この点、本実施の形態においては、ステップＳＴ（１）からステップＳＴ（５）へと上層になるにつれ、ステップ幅Ｌ１〜Ｌ５は次第に大きくなるように設定されている。これにより、コンタクト層７１の穴径とステップ幅Ｌ１〜Ｌ５とが対応し、穴径が大きくなった分を吸収することができる。
［製造方法］
次に、図５〜図１２を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図５〜図１２は、第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
先ず、図５に示すように、基板２０の上面にバックゲート層３０、メモリ層４０、及び選択トランジスタ層５０が形成される。そして、選択トランジスタ層５０の上にレジスト８４が形成される。レジスト８４は、ワード線導電層４１ａ〜４１ｄの端部からロウ方向に長さＬ１を持つ領域に亘ってソース側導電層５１ａ（ドレイン側導電層５１ｂ）の上面を露出させるように形成される。次に、図６に示すように、レジスト８４を介してソース側導電層５１ａ（ドレイン側導電層５１ｂ）に対してエッチングが行なわれる。これにより、ソース側導電層５１ａ（ドレイン側導電層５１ｂ）は、ワード線導電層４１ａ〜４１ｄの端部からカラム方向に長さＬ１を持つ領域に亘って除去される。
続いて、図７に示すように、レジスト８４は、ワード線導電層４１ａ〜４１ｄの端部からロウ方向に長さＬ１＋Ｌ２を持つ領域に亘ってソース側導電層５１ａ（ドレイン側導電層５１ｂ）、及びワード線導電層４１ｄの上面を露出させるようにロウ方向に幅Ｌ２だけ削られる。このとき、レジスト８４の縮小幅Ｌ２は、Ｌ１に対して１０％以上増加させる。次に、図８に示すように、レジスト８４を介してソース側導電層５１ａ（ドレイン側導電層５１ｂ）、及びワード線導電層４１ｄに対してエッチングが行なわれる。これにより、ソース側導電層５１ａ（ドレイン側導電層５１ｂ）は、ワード線導電層４１ａ〜４１ｃの端部からロウ方向に長さＬ１＋Ｌ２を持つ領域に亘って除去される。ワード線導電層４１ｄは、ワード線導電層４１ａ〜４１ｃの端部からロウ方向に長さＬ１を持つ領域に亘って除去される。
続いて、上記図７及び図８と同様の工程を繰り返し、図９に示すように、階段部ＳＴが形成される。すなわち、レジスト８４をロウ方向に長さＬ３、Ｌ４、Ｌ５ずつ削って、エッチングを行なう。このとき、レジスト８４の縮小幅Ｌ３は、Ｌ２に対して１０％以上増加させ、レジスト８４の縮小幅Ｌ４は、Ｌ３に対して１０％以上増加させる。また、レジスト８４の縮小幅Ｌ５は、Ｌ４に対して１０％以上増加させる。
次に、図１０に示すように、ソース側柱状半導体層５４ａの上にソース線層６１が形成される。また、ソース線層６１、選択トランジスタ層５０、メモリ層４０、及びバックゲート層３０を埋めるように、層間絶縁層４５が形成される。
続いて、図１１に示すように、レジスト８５が形成される。レジスト８５は、階段部ＳＴの上方、及びドレイン側柱状半導体層５４ｂの上方にホール８５ａを有するように形成される。
次に、図１２に示すように、レジスト８５を介して層間絶縁層４５をエッチングする。これにより、階段部ＳＴにてワード線導電層４１ａ〜４１ｄの上面まで達するホール８６が形成される。また、ドレイン側柱状半導体層５４ｂの上面まで達するホール８６ａが形成される。そして、ホール８６を埋めるように、コンタクト層７１ａ〜７１ｅが形成される。また、ホール８６ａを埋めるように、プラグ層６３が形成される。
上記製造工程に示すように、ステップＳＴ（５）は、ステップＳＴ（１）〜ＳＴ（５）中で最も多くのレジスト８４の加工およびエッチングを経て形成される。一方、ステップＳＴ（１）は、ステップＳＴ（１）〜ＳＴ（５）中で最も少ないレジスト８４の加工およびエッチングを経て形成される。ここで、レジスト８４の加工およびエッチングにはそれぞれバラツキが生じる。よって、レジスト８４の加工およびエッチングの回数の増加に伴って、エッチングターゲットの形状のバラツキは増大する。したがって、ステップＳＴ（５）が最も製造工程によるバラツキが大きく、ステップＳＴ（１）が最も製造工程によるバラツキが小さいものと考えられる。そこで、第１の実施の形態において、ステップＳＴ（１）からステップＳＴ（５）へと上層になるにつれ、幅Ｌ１〜Ｌ５は次第に大きくなるようにしている。具体的には、レジスト８４の縮小幅を前工程の縮小幅に対して１０％以上増加させる。これにより、製造工程のバラツキによってステップＳＴ（１）〜ＳＴ（５）の幅が想定した値よりも小さくなった場合でも、第１の実施の形態は、ステップＳＴ（１）〜ＳＴ（５）にコンタクト層７１ａ〜７１ｅを形成可能な幅を確保することができる。したがって、第１の実施の形態は、配線抵抗の増大を抑制することができる。
［第２の実施の形態］
［構成］
次に、図１３を参照して、第２の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。第２の実施の形態は、図１３に示すように、ワード線導電層４１ａ〜４１ｄに加えて、それらの上層にワード線導電層４１ｅ〜４１ｈを有する。この実施の形態では、上層側のワード線導電層４１ｅ〜４１ｈは、上層ほどステップ幅が広くなるが、逆に、下層側のワード線導電層４１ａ〜４１ｄは、下層ほどステップ幅が広くなる。この点で、第２の実施の形態は、主に第１の実施の形態と異なり、その他の構成は、後述する階段部ＳＴａを除き、第１の実施の形態と略同様である。
ワード線導電層４１ｅ〜４１ｈは、ワード線導電層４１ａ〜４１ｄと同様に、メモリゲート絶縁層４３を介して柱状半導体層４４Ａを取り囲むように形成されている。第２の実施の形態においては、ワード線導電層４１ｈの上層に、ソース側導電層５１ａ及びドレイン側導電層５１ｂが形成されている。
バックゲート導電層３１、ワード線導電層４１ａ〜４１ｈ、及びソース側導電層５１ａ（ドレイン側導電層５１ｂ）は、図１３に示すように、そのロウ方向の端部の位置が異なるように階段状に形成されている。すなわち、バックゲート導電層３１、ワード線導電層４１ａ〜４１ｈ、及びソース側導電層５１ａ（ドレイン側導電層５１ｂ）のロウ方向の端部は、その端部を階段状に形成された階段部ＳＴａを構成する。階段部ＳＴａは、ロウ方向に１列に並ぶステップ（段）ＳＴａ（１）〜ＳＴａ（９）を有する。
ステップＳＴａ（１）〜ＳＴａ（９）は、図２０に示すように、下層から上層に並ぶ。ステップＳＴａ（１）〜ＳＴａ（９）は、ロウ方向に幅Ｌａ１〜Ｌａ９をもって形成されている。
ステップ幅Ｌａ１〜Ｌａ４は、下層ほど広くなっている。すなわち、ステップ幅Ｌａ１〜Ｌａ４は、Ｌａ１＞Ｌａ２＞Ｌａ３＞Ｌａ４となるように設定されている。また、ステップ幅Ｌａ５〜Ｌａ９は、上層ほど広くなっている。すなわち、ステップ幅Ｌａ５〜Ｌａ９は、Ｌａ９＞Ｌａ８＞Ｌａ７＞Ｌａ６＞Ｌａ５となるように設定されている。これら幅Ｌａ１〜Ｌａ９は、後述する製造工程で生じるステップＳＴａ（１）〜ＳＴａ（９）のバラツキを考慮して定められている。
階段部ＳＴａには、上方から延びるコンタクト層７１ａ〜７１ｉが形成されている。コンタクト層７１ａ〜７１ｉは、各々、階段部ＳＴａにてバックゲート導電層３１、ワード線導電層４１ａ〜４１ｈの上面に接する。
［製造方法］
次に、図１４〜図２４を参照して、第２の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図１４〜図２４は、第２の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
先ず、図１４に示すように、第１の実施の形態と同様の工程を実行し、ワード線導電層４１ａ〜４１ｈを含むメモリ層４０、選択トランジスタ層５０が形成される。そして、選択トランジスタ層５０の上に、レジスト８４Ａが堆積される。レジスト８４Ａは、ワード線導電層４１ａ〜４１ｈの端部からロウ方向に長さＬａ１＋Ｌａ２＋Ｌａ３＋Ｌａ４を持つ領域に亘ってソース側導電層５１ａ（ドレイン側導電層５１ｂ）の上面を露出させるように形成される。次に、図１５に示すように、レジスト８４Ａを介してソース側導電層５１ａ（ドレイン側導電層５１ｂ）に対してエッチングが行なわれる。これにより、ソース側導電層５１ａ（ドレイン側導電層５１ｂ）は、ワード線導電層４１ａ〜４１ｈの端部からロウ方向に長さＬａ１＋Ｌａ２＋Ｌａ３＋Ｌａ４を持つ領域に亘ってエッチングされる。
続いて、図１６〜図１８に示すように、第１の実施の形態と同様に、レジスト８４Ａをロウ方向に長さＬａ５、Ｌａ６、Ｌａ７、Ｌａ８、Ｌａ９ずつ削って、ソース側導電層５１ａ（ドレイン側導電層５１ｂ）、及びワード線導電層４１ｄ〜４１ｈに対してエッチングを行なう。これにより、階段部ＳＴａのステップＳＴａ（５）〜ＳＴａ（９）が形成される。このとき、累積的な製造バラツキを吸収するため、Ｌａ６は、Ｌａ５に対して１０％以上増加させ、Ｌａ７は、Ｌａ６に対して１０％以上増加させ、Ｌａ８は、Ｌａ７に対して１０％以上増加させる。また、Ｌａ９は、Ｌａ８に対して１０％以上増加させる。
次に、図１９に示すように、レジスト８４Ａのロウ方向の端部を覆うように、レジスト８４Ｂ１が、レジスト８４Ａ、ソース側導電層５１ａ（ドレイン側導電層５１ｂ）、及びワード線導電層４１ｃ〜４１ｈの上方に堆積される。レジスト８４Ｂ１は、レジスト８４Ａのロウ方向の端部よりもロウ方向に長さＬａ４だけ突出するように形成される。すなわち、レジスト８４Ｂ１は、ワード線導電層４１ａ〜４１ｃの端部からロウ方向に長さＬａ１＋Ｌａ２＋Ｌａ３を持つ領域に亘ってワード線導電層４１ｃの上面を露出させるように形成される。次に、図２０に示すように、レジスト８４Ｂ１を介してワード線導電層４１ｃに対してエッチングが行なわれる。これにより、ワード線導電層４１ｃは、ワード線導電層４１ａ、４１ｂの端部からロウ方向に長さＬａ１＋Ｌａ２＋Ｌａ３を持つ領域に亘って除去される。
続いて、図２１に示すように、レジスト８４Ｂ１のロウ方向の端部を覆うように、レジスト８４Ｂ２が、レジスト８４Ａ、８４Ｂ１、ソース側導電層５１ａ（ドレイン側導電層５１ｂ）、及びワード線導電層４１ｂ〜４１ｈの上方に堆積される。レジスト８４Ｂ２は、レジスト８４Ｂ１のロウ方向の端部よりもロウ方向にＬａ３だけ突出するように形成される。すなわち、レジスト８４Ｂ２は、ワード線導電層４１ａ、４１ｂの端部からロウ方向に長さＬａ１＋Ｌａ２を持つ領域に亘ってワード線導電層４１ｂの上面を露出させるように形成される。次に、図２２に示すように、レジスト８４Ｂ２を介してワード線導電層４１ｂに対してエッチングが行なわれる。これにより、ワード線導電層４１ｂは、ワード線導電層４１ａの端部からロウ方向に長さＬａ１＋Ｌａ２を持つ領域に亘って除去される。
続いて、図２３に示すように、レジスト８４Ｂ２のロウ方向の端部を覆うように、レジスト８４Ｂ３が、レジスト８４Ａ、８４Ｂ１、８４Ｂ２、ソース側導電層５１ａ（ドレイン側導電層５１ｂ）、及びワード線導電層４１ａ〜４１ｈの上方に形成される。レジスト８４Ｂ３は、レジスト８４Ｂ２のロウ方向の端部よりもロウ方向にＬａ２だけ突出するように形成される。すなわち、レジスト８４Ｂ３は、バックゲート導電層３１の端部からロウ方向に長さＬａ１を持つ領域に亘ってワード線導電層４１ａの上面を露出させるように形成される。次に、図２４に示すように、レジスト８４Ｂ３を介してワード線導電層４１ａに対してエッチングが行なわれる。これにより、ワード線導電層４１ａは、バックゲート導電層３１の端部からロウ方向に長さＬａ１を持つ領域に亘って除去される。以上、図１９〜図２４に示す工程により、階段部ＳＴａのステップＳＴａ（１）〜ＳＴａ（４）が形成される。このとき、累積的な製造バラツキを吸収するため、Ｌａ４は、Ｌａ５に対して１０％以上増加させ、Ｌａ３は、Ｌａ４に対して１０％以上増加させ、Ｌａ２は、Ｌａ３に対して１０％以上増加させ、Ｌａ１は、Ｌａ２に対して１０％以上増加させる。
次に、この実施形態の効果について説明する。
階段部ＳＴを形成する際にエッチングが進行すると、レジスト８４Ａの厚みも徐々に減少する。したがつて、ワード線導電層４１ａ〜４１ｈの積層数が増加すると、階段部ＳＴの全てのステップを形成する前にレジスト８４Ａが消失してしまう可能性がある。この点、本実施形態では、図１８に示すように、レジスト８４Ａの厚みが限界厚みに近づいたら、図１８以降に示すように、いわゆるスリミング方式から、レジスト８４Ｂ１〜８４Ｂ３を追加塗布するデポジット方式に切り替えるので、レジストの消失を抑えることができる。
そして、スリミング工程では、上層ほど寸法のバラツキが大きくなるので、上層ほどステップ幅を広くし、デポジット方式では、下層ほど寸法のバラツキが大きくなるので、下層ほどステップ幅を広くするようにしている。このため、第２の実施の形態は、ステップＳＴａ（１）〜ＳＴａ（９）にコンタクト層７１ａ〜７１ｉを形成可能な幅を確保することができる。したがって、第２の実施の形態は、配線抵抗の増大を抑制することができる。
［第３の実施の形態］
［構成］
次に、図２５及び図２６を参照して、第３の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。第３の実施の形態は、第１の実施の形態と同様のメモリブロックＭＢを有する。よって、第３の実施の形態において、その説明を省略する。
第３の実施の形態は、図２５及び図２６に示すように、ロウ方向及びカラム方向にマトリクス状に配置されたステップＳＴｂ（１、１）〜ＳＴｂ（５、５）をもつ階段部ＳＴｂを有する。ステップＳＴｂ（１、１）〜ＳＴｂ（５、５）は、バックゲート導電層３１、及びワード線導電層４１ａ〜４１ｄにより構成されている。
図２５及び図２６に示すように、ステップＳＴｂ（１，１）〜ＳＴｂ（５，５）は、例えば、最下層から最上層まで、ＳＴｂ（１，１），ＳＴｂ（１，２），…，ＳＴｂ（１，５），ＳＴｂ（２，１），…ＳＴｂ（４，５），ＳＴｂ（５，１），…，ＳＴｂ（５，５）の順に配置されている。よって、どのステップＳＴｂ（ｉ，ｊ）も異なる層に位置する。
そして、ステップＳＴｂ（１，１）〜ＳＴｂ（５，５）は、ロウ方向の幅、カラム方向の幅共に上層ほど広くなる。より具体的には、ステップＳＴｂ（１、ｎ）〜ＳＴｂ（５、ｎ）のロウ方向の幅Ｌｂｒ（ｎ）は、Ｌｂｒ（１）＜Ｌｂｒ（２）＜Ｌｂｒ（３）＜Ｌｂｒ（４）＜Ｌｂｒ（５）、ステップＳＴｂ（ｎ、１）〜ＳＴｂ（ｎ、５）のカラム方向の幅Ｌｂｃ（ｎ）は、Ｌｂｃ（１）＜Ｌｂｃ（２）＜Ｌｂｃ（３）＜Ｌｂｃ（４）＜Ｌｂｃ（５）となっている。
［製造方法］
次に、図２７を参照して、第３の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図２７は、第３の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。なお、第３の実施の形態においては、階段部ＳＴｂを形成する工程のみを説明する。
先ず、図２７に示すように、第１の実施の形態と同様の工程を用いてバックゲート導電層３１、ワード線導電層４１ａ〜４１ｄ、及びソース側導電層５１ａ（ドレイン側導電層５１ｂ）をロウ方向に階段状に加工する。続いて、第１の実施の形態と同様の工程を用いてバックゲート導電層３１、ワード線導電層４１ａ〜４１ｄ、及びソース側導電層５１ａ（ドレイン側導電層５１ｂ）をカラム方向に階段状に加工する。これにより、図２５及び図２６に示す階段部ＳＴｂが形成される。
上記のように階段部ＳＴｂを形成することにより、第３の実施の形態は、第１の実施の形態と同様に、製造工程のバラツキによってステップＳＴｂ（１、１）〜ＳＴｂ（５、５）の幅が想定した値よりも小さくなった場合でも、ステップＳＴｂ（１、１）〜ＳＴｂ（５、５）にコンタクト層を形成可能な幅を確保することができる。したがって、第３の実施の形態は、配線抵抗の増大を抑制することができる。
［第４の実施の形態］
［構成］
次に、図２８を参照して、第４の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。第４の実施の形態は、第１の実施の形態と同様のメモリブロックＭＢを有する。よって、第４の実施の形態において、その説明を省略する。
第４の実施の形態は、第３の実施の形態のような二次元マトリクス型のステップを、第２の実施の形態のようにスリミング方式の後にデポジット方式を実行することにより形成する例である。図２８に示すように、ロウ方向及びカラム方向にマトリクス状に配置されたステップＳＴｃ（１、１）〜ＳＴｃ（９，９）をもつ階段部ＳＴｃを有する。ステップＳＴｃ（１、１）〜ＳＴｃ（９、９）は、バックゲート導電層３１、ワード線導電層４１ａ〜４１ｈ、及びソース側導電層５１ａ（ドレイン側導電層５１ｂ）により構成されている。
図２８に示すように、ステップＳＴｃ（１，１）〜ＳＴｃ（９，９）は、例えば、最下層から最上層まで、ＳＴｃ（１，１），ＳＴｃ（１，２），…，ＳＴｃ（１，９），ＳＴｃ（２，１），…ＳＴｃ（８，９），ＳＴｃ（９，１），…，ＳＴｃ（９，９）の順に配置されている。よって、どのステップＳＴｃ（ｉ，ｊ）も異なる層に位置する。
そして、ステップＳＴｃ（１、ｎ）〜ＳＴｃ（９、ｎ）のロウ方向の幅Ｌｃｒ（ｎ）は、Ｌｃｒ（１）＞Ｌｃｒ（２）＞Ｌｃｒ（３）＞Ｌｃｒ（４）、Ｌｃｒ（５）＜Ｌｃｒ（６）＜Ｌｃｒ（７）＜Ｌｃｒ（８）＜Ｌｃｒ（９）、ステップＳＴｃ（ｎ、１）〜ＳＴｃ（ｎ、９）のカラム方向の幅Ｌｃｃ（ｎ）は、Ｌｃｃ（１）＞Ｌｃｃ（２）＞Ｌｃｃ（３）＞Ｌｃｃ（４）、Ｌｃｃ（５）＜Ｌｃｃ（６）＜Ｌｃｃ（７）＜Ｌｃｃ（８）＜Ｌｃｃ（９）となっている。
［製造方法］
次に、第４の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。なお、第４の実施の形態においては、階段部ＳＴｃを形成する工程のみを説明する。
先ず、第２の実施の形態と同様の工程を用いてバックゲート導電層３１、ワード線導電層４１ａ〜４１ｈ、及びソース側導電層５１ａ（ドレイン側導電層５１ｂ）をロウ方向に階段状に加工する。続いて、第２の実施の形態と同様の工程を用いてバックゲート導電層３１、ワード線導電層４１ａ〜４１ｈ、及びソース側導電層５１ａ（ドレイン側導電層５１ｂ）をカラム方向に階段状に加工する。これにより、図２８に示す階段部ＳＴｃが形成される。
上記のように階段部ＳＴｃを形成することにより、第４の実施の形態は、第２の実施の形態と同様に、製造工程のバラツキによってステップＳＴｃ（１、１）〜ＳＴｃ（９、９）の幅が想定した値よりも小さくなった場合でも、ステップＳＴｃ（１、１）〜ＳＴｃ（９、９）にコンタクト層を形成可能な幅を確保することができる。したがって、第４の実施の形態は、配線抵抗の増大を抑制することができる。
［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２０…半導体基板、 ３０…バックゲート層、 ４０…メモリ層、 ５０…選択トランジスタ層、 ６０…配線層、 ＭＢ…メモリブロック、 ＭＵ…メモリユニット、 ＭＳ…メモリストリング、 ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、 ＢＴｒ…バックゲートトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ。

Claims (7)

  1. 半導体基板上に導電層と絶縁層とが交互に複数積層され、前記複数の導電層は、それらの端部の位置が上層から下層にかけて徐々にずれた階段部を形成し、前記階段部の各ステップに、積層方向に延びるコンタクトがそれぞれ接続された三次元半導体装置において、
    前記階段部は、少なくとも最上層から所定の導電層までは、上層の導電層ほど前記ステップの幅が広くなるように形成されている
    ことを特徴とする三次元半導体装置。
  2. 前記階段部は、前記所定の導電層よりも下層の導電層については、下層の導電層ほど前記ステップの幅が広くなるように形成されている
    ことを特徴とする請求項１記載の三次元半導体装置。
  3. 前記階段部のステップは、前記半導体基板に平行な第１方向及び前記第１方向と直交する第２方向にマトリクス状に配列されている
    ことを特徴とする請求項１又は請求項２記載の三次元半導体装置。
  4. 半導体基板上に導電層と絶縁層とを交互に複数積層し、
    前記導電層と前記絶縁層との積層体の上にレジストを形成し、
    前記レジストによる前記導電層及び前記絶縁層の選択的なエッチングを、前記レジストを縮小させながら、順次実行して、前記複数の導電層の端部の位置が上層から下層にかけて徐々にずれた階段部を形成し、
    前記階段部の各ステップに、積層方向に延びるコンタクトをそれぞれ接続する
    三次元半導体装置の製造方法において、
    前記階段部の形成は、少なくとも最上層から所定の導電層までは、上層の導電層ほど前記ステップの幅が広くなるように前記レジストの縮小幅を調整しながら実行する
    ことを特徴とする三次元半導体装置の製造方法。
  5. 前記階段部の形成は、
    前記複数の導電層の端部の位置が上層から下層にかけて第１方向に徐々にずれた一次元階段部を形成したのち、前記一次元階段部を上層から下層にかけて前記第１方向と直交する第２方向に徐々にずれた二次元階段部を形成する工程である
    ことを特徴とする請求項４記載の三次元半導体装置の製造方法。
  6. 前記階段部の形成は、
    前記レジストの縮小幅を直前の工程における前記レジストの縮小幅よりも１０％以上増加させる
    ことを特徴とする請求項４又は５記載の三次元半導体装置の製造方法。
  7. 前記階段部の形成は、
    前記最上層から前記所定の導電層までは、前記レジストによる前記導電層及び前記絶縁層の選択的なエッチングを、前記レジストを縮小させながら、順次実行して、前記複数の導電層の端部の位置が上層から下層にかけて徐々にずれた階段部を形成し、
    前記所定の導電層から最下層の導電層については、前記レジストによる前記導電層及び前記絶縁層の選択的なエッチングを、前記レジストを追加塗布して前記レジストの範囲を拡大させながら、順次実行して、前記複数の導電層の端部の位置が上層から下層にかけて徐々にずれた階段部を形成する
    ことを特徴とする請求項４乃至６のいずれか１項記載の三次元半導体装置の製造方法。
JP2011133591A 2011-06-15 2011-06-15 三次元半導体装置及びその製造方法 Active JP5550604B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011133591A JP5550604B2 (ja) 2011-06-15 2011-06-15 三次元半導体装置及びその製造方法
US13/298,664 US8648404B2 (en) 2011-06-15 2011-11-17 Nonvolatile semiconductor memory device, three-dimensional semiconductor device, and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011133591A JP5550604B2 (ja) 2011-06-15 2011-06-15 三次元半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2013004690A JP2013004690A (ja) 2013-01-07
JP5550604B2 true JP5550604B2 (ja) 2014-07-16

Family

ID=47352999

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011133591A Active JP5550604B2 (ja) 2011-06-15 2011-06-15 三次元半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US8648404B2 (ja)
JP (1) JP5550604B2 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8329051B2 (en) * 2010-12-14 2012-12-11 Lam Research Corporation Method for forming stair-step structures
KR101843580B1 (ko) * 2011-08-16 2018-03-30 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
TWI545696B (zh) * 2013-09-10 2016-08-11 Toshiba Kk Semiconductor memory device and manufacturing method thereof
KR20150057147A (ko) 2013-11-18 2015-05-28 삼성전자주식회사 메모리 장치
JP5676786B1 (ja) 2014-01-15 2015-02-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
JP5676787B1 (ja) 2014-01-16 2015-02-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
KR102183713B1 (ko) 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
WO2015132851A1 (ja) 2014-03-03 2015-09-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
KR20160018921A (ko) 2014-08-07 2016-02-18 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9899394B2 (en) 2015-03-10 2018-02-20 Samsung Electronics Co., Ltd. Vertical memory devices having contact plugs contacting stacked gate electrodes
KR102337175B1 (ko) * 2015-03-10 2021-12-10 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
US10147735B2 (en) * 2015-03-13 2018-12-04 Toshiba Memory Corporation Semiconductor memory device and production method thereof
US9673057B2 (en) 2015-03-23 2017-06-06 Lam Research Corporation Method for forming stair-step structures
JP6649700B2 (ja) 2015-05-27 2020-02-19 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法
JP2016021594A (ja) * 2015-09-30 2016-02-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
KR102508897B1 (ko) * 2015-12-17 2023-03-10 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
KR102536261B1 (ko) * 2015-12-18 2023-05-25 삼성전자주식회사 3차원 반도체 장치
KR102497116B1 (ko) * 2015-12-30 2023-02-07 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9741739B2 (en) 2016-01-15 2017-08-22 Toshiba Memory Corporation Semiconductor manufacturing method and semiconductor device
US9741563B2 (en) 2016-01-27 2017-08-22 Lam Research Corporation Hybrid stair-step etch
JP2018049966A (ja) 2016-09-23 2018-03-29 東芝メモリ株式会社 半導体記憶装置及びその製造方法
KR102397903B1 (ko) 2017-07-17 2022-05-13 삼성전자주식회사 게이트들을 포함하는 반도체 소자
KR102428273B1 (ko) 2017-08-01 2022-08-02 삼성전자주식회사 3차원 반도체 소자
KR20200124673A (ko) * 2018-03-02 2020-11-03 도쿄엘렉트론가부시키가이샤 3차원 반도체 기억 장치의 제조 방법
WO2020000296A1 (en) * 2018-06-28 2020-01-02 Yangtze Memory Technologies Co., Ltd. Method of forming staircase structures for three-dimensional memory device double-sided routing
JP2020047806A (ja) 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582964A (ja) * 1991-09-19 1993-04-02 Fujitsu Ltd 多層セラミツク基板
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5091526B2 (ja) * 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
JP2008288430A (ja) 2007-05-18 2008-11-27 Toshiba Corp 半導体装置の製造方法
JP2009016400A (ja) * 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
JP5193796B2 (ja) * 2008-10-21 2013-05-08 株式会社東芝 ３次元積層型不揮発性半導体メモリ
JP5330017B2 (ja) * 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5305980B2 (ja) * 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2011035237A (ja) * 2009-08-04 2011-02-17 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP4982540B2 (ja) * 2009-09-04 2012-07-25 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP4922370B2 (ja) * 2009-09-07 2012-04-25 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR101702060B1 (ko) * 2010-02-19 2017-02-02 삼성전자주식회사 3차원 반도체 장치의 배선 구조체
KR20110111809A (ko) * 2010-04-05 2011-10-12 삼성전자주식회사 계단형 구조를 구현할 수 있는 패터닝 방법 및 이를 이용한 불휘발성 메모리 소자의 제조 방법
KR101744127B1 (ko) * 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
KR101834930B1 (ko) * 2011-02-01 2018-03-06 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자
US8574992B2 (en) * 2011-09-22 2013-11-05 Macronix International Co., Ltd. Contact architecture for 3D memory array

Also Published As

Publication number Publication date
US8648404B2 (en) 2014-02-11
JP2013004690A (ja) 2013-01-07
US20120319173A1 (en) 2012-12-20

Similar Documents

Publication Publication Date Title
JP5550604B2 (ja) 三次元半導体装置及びその製造方法
JP4982540B2 (ja) 不揮発性半導体記憶装置、及びその製造方法
US10978477B2 (en) Three-dimensional semiconductor device
US11201168B2 (en) Semiconductor devices including flared source structures
US8581323B2 (en) Nonvolatile semiconductor memory device and method of manufacturing same
TWI613676B (zh) 半導體記憶裝置及其製造方法
US9508836B2 (en) 3-dimensional non-volatile memory device and method of manufacturing the same
JP4922370B2 (ja) 不揮発性半導体記憶装置、及びその製造方法
JP5193551B2 (ja) 不揮発性半導体記憶装置、及びその製造方法
KR101076149B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
CN111312717B (zh) 三维半导体存储器件
KR20120094339A (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
WO2018022185A1 (en) Non-volatile memory with reduced variations in gate resistance
JP2014053447A (ja) 不揮発性半導体記憶装置
US11145671B2 (en) Three-dimensional semiconductor memory device and method of manufacturing the same
CN110875329B (zh) 半导体存储装置及其制造方法
TWI714210B (zh) 半導體記憶裝置
US20130248975A1 (en) Non-volatile semiconductor memory device and its manufacturing method
US20150069496A1 (en) Semiconductor storage device
JP2021034720A (ja) 半導体装置
JP2021150564A (ja) 半導体記憶装置
CN109037226B (zh) 3d存储器件及其制造方法
US20210399003A1 (en) Three-dimensional semiconductor memory device
US20160268279A1 (en) Semiconductor memory device
CN111211124B (zh) 半导体装置的制造方法

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20130221

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130821

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140417

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140422

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140520

R151 Written notification of patent or utility model registration

Ref document number: 5550604

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350