JP5426438B2 - 不揮発性半導体記憶装置 - Google Patents

Description

この発明は、不揮発性半導体記憶装置に関し、例えば、ＰＣＲＡＭ、ＲｅＲＡＭ等に適用可能なものである。

不揮発性半導体記憶装置の大容量化を実現するために、三次元的に積層された素子の抵抗変化をもって記憶する構成が提案されている（例えば、特許文献１，２参照）。例えば、可変抵抗素子としてカルコゲナイド素子を使用したＰＣＲＡＭ（Phase Change Random Access Memory）、遷移金属酸化物を使用したＲｅＲＡＭ（Resistance Random Access Memory）などに代表される。

ここで、上記の不揮発性半導体記憶装置は、ページ単位での書込み、消去あるいは読み出し動作を行う構成であることが多く、その時間も長い（例えば数百マイクロ秒から数ミリ秒程度）。

特表２００５−５２２０４５号公報 特表２００６−５１４３９３号公報

しかしながら、かかる不揮発性半導体記憶装置において、書込みあるいは消去の動作は、読み出しよりも時間がかかるところ、書込みあるいは消去動作中に読み出し動作を行う必要があった場合でも、書込みあるいは消去動作の完了を待つ必要がある。

そのため、不揮発性半導体記憶装置を使用したシステム全体の性能を劣化させていた。従って、不揮発性半導体記憶装置およびその制御動作は、高速動作化に対して不利である。

この発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な抵抗値をデータとして記憶する可変抵抗素子を有する複数のメモリセルをそれぞれ備える第１，第２部分から少なくとも構成されるメモリセルアレイと、前記第１部分に対するデータの消去，書込み，読み出し動作のうちのいずれか一つの第１動作と、前記第２部分に対するデータの消去，書込み，読み出し動作のうちのいずれか一つの第２動作とを時間的に重複して行うように制御する制御回路とを具備し、前記制御回路は、前記データの読出し動作を複数の読出しタスクに分割して制御し、前記データの書込み動作を複数の書込みタスクおよび複数のベリファイタスクに分割して制御し、前記複数のベリファイタスクを行った後に、前記複数の読出しタスクをそれぞれ行うように制御することを特徴とする。

この発明によれば、高速動作化できる不揮発性半導体記憶装置が得られる。

この発明の第１の実施形態に係る不揮発性半導体記憶装置を示すブロック図。 第１の実施形態に係る不揮発性半導体記憶装置のバンクの構成例を示す斜視図。 第１の実施形態に係る不揮発性半導体記憶装置のプレーンの構成例を示す平面図。 第１の実施形態に係る不揮発性半導体記憶装置のレイヤーの構成例を示す等価回路図。 メモリセルのその他の一例を示す等価回路図。 メモリセルのその他の一例を示す等価回路図。 第１の実施形態に係る不揮発性半導体記憶装置のバンク下の構成例を示すブロック図。 第１の実施形態に係る不揮発性半導体記憶装置のページレジスタの構成例を示すブロック図。 図８中のキャッシュ回路の構成例を示す等価回路図。 第１の実施形態に係る不揮発性半導体記憶装置のデータ書込み、消去、読み出し動作における時間と電圧との関係を示す図。 第１の実施形態に係る不揮発性半導体記憶装置の制御動作を示す制御シーケンス図。 第２の実施形態に係る不揮発性半導体記憶装置を示すブロック図。 第２の実施形態に係る不揮発性半導体記憶装置のページレジスタの構成例を示すブロック図。 第２の実施形態に係る不揮発性半導体記憶装置の制御動作を示す制御シーケンス図。 変形例に係る不揮発性半導体記憶装置のその他の制御動作を説明するための図。 この発明の第３の実施形態に係る不揮発性半導体記憶装置の共通キャッシュ回路およびページレジスタの構成例を示すブロック図。 第３の実施形態に係る不揮発性半導体記憶装置の制御シーケンスを示すタイミングチャート図。 図１６中の第１乃至第３データ保持回路のデータ占有状態を示すタイミングチャート図。 第４の実施形態に係る不揮発性半導体記憶装置の制御シーケンスを示すタイミングチャート図。 図１９中のタスクスケジュール期間の詳細を示すタイミングチャート図。 第４の実施形態に係る不揮発性半導体記憶装置のタスクスケジュールフローを示すフロー図。 第４の実施形態に係る不揮発性半導体記憶装置のＲＢｘピン制御のフロー図。 変形例２に係る不揮発性半導体記憶装置の制御シーケンスを示すタイミングチャート図。 変形例３に係る不揮発性半導体記憶装置の制御シーケンスを示すタイミングチャート図。 第５の実施形態に係る不揮発性半導体記憶装置の構成例を示す回路図。 第５の実施形態に係る不揮発性半導体記憶装置の制御シーケンスを示すタイミングチャート図。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

［第１の実施形態］
図１乃至図１１を用いて、この発明の第１の実施形態に係る不揮発性半導体記憶装置およびその制御動作について説明する。本例では、不揮発性半導体記憶装置として、可変抵抗素子を用いるＲｅＲＡＭ（Resistance Random Access Memory）を一例に挙げる。

＜１．構成例＞
１−１．全体構成例
まず、図１を用いて、本例に係る不揮発性半導体記憶装置の全体構成例について説明する。図示するように、本例に係る不揮発性半導体記憶装置は、以下の構成を備えるものである。

メモリセルアレイ（コア部）１００は、論理的に少なくとも２つに分割された２つのプレーンPlane0（１００−１）、Plane1（１００−２）を備える。このそれぞれのプレーンPlane0、Plane1は、後述する図２に示すように、ワード線およびビット線の交差位置にメモリセルが配置され、その複数のメモリセルが三次元的に配置された複数のバンク（Bank0, Bank1, …, Bank n）から構成される。本実施形態に係る不揮発性半導体記憶装置は、合計２つのバンクからなる場合を一例に示した。しかしながら、バンク構成あるいはプレーンの構成は本実施形態に示した場合に限るものではない。

入力バッファ（Input buffer）１０１は、入力がこの不揮発性半導体記憶装置のインタフェースに配置されるコントロールピン（/CEピン等）およびインプットバッファ１０２の出力に接続される。そのため、入力バッファ（Input buffer）１０１は、IOピンのデータの入出力、コントロールピン（/CEピン等）からのコマンド、アドレス、データの識別や、書込み保護等の状態を認識する。

入力バッファ１０２（Input buffer）は、入力がIOピンに接続され、入力バッファ１０１，コマンドデコーダ１０３，アドレスバッファ１０４−１，１０４−２，およびデータバッファ１０５に接続される。この入力バッファ１０２の制御は、入力バッファ１０１からの信号により制御される。入力バッファ１０２に入力されたデータは、コントロールピン（/CEピン等）の状態によってコマンドデコーダ１０３，アドレスバッファ１０４−１，アドレスバッファ１０４−２，データバッファ１０５のそれぞれに振り分けられる。

コマンドデコーダ（Command decoder）１０３は、コマンドデータを解釈する。さらに必要があれば、コマンドデコーダ１０３は、シーケンスコントロール回路１０７を起動する。

アドレスバッファ（Address buffer）１０４−１は、コマンドデコーダ１０３の出力信号PROGCMDによって制御される。具体的には、書込みコマンドが外部より入力され、書込みに必要なアドレスを受け取る状態になった際に出力信号PROGCMDが活性化されると、アドレスバッファ１０４−１は、入力バッファ１０２の出力信号を受け取る。

さらに、アドレスバッファ１０４−１は、書込みのアドレスPADD[33:0]を出力するとともに、プレーン０またはプレーン１のどちらが書込み動作状態かを指示する信号PPLANE[1:0]をシーケンスコントロール回路１０７に出力する。例えば、プレーン０にデータ書込みが行われる場合には、PPLANE[0]が活性化され、プレーン１にデータ書込みが行われる場合にはPPLANE[1]が活性化される。後述するが、両方のプレーンに書込みが行われる場合は、PPLANE[0]およびPPLANE[1]の両方が活性化されるように構成される。

アドレスバッファ１０４−２（Address buffer）は、コマンドデコーダ１０３の出力信号READCMDによって制御される。具体的には、読み出しコマンドが装置外部より入力され、読み出しに必要なアドレスを受け取る状態になった際に、出力信号READCMDが活性化されると、アドレスバッファ１０４−２は、入力バッファ１０２の出力信号を受け取る。換言すると、アドレスバッファ１０４−１は、書込みの用に供され、アドレスバッファ１０４−２は読み出しの用に供される。

さらに、アドレスバッファ１０４−２は、読み出しのアドレスRADD[33:0]を出力するとともに、プレーン０またはプレーン１のどちらがデータ読み出し動作が行われるかを指示する信号RPLANE[1:0]をシーケンスコントロール回路１０７出力する。例えば、プレーン０からデータ読み出しが行われる場合には、RPLANE[0]が活性化され、プレーン１から読み出が行われる場合にはRPLANE[1]が活性化される。後述するが、両方のプレーンから読み出しが行われる場合には、PPLANE[0]およびPPLANE[1]の両方が活性化されるように構成される。

データバッファ（Data buffer）１０５は、入力バッファ１０２から入力された書き込みデータを一時保持、制御し、ページレジスタ１１０−１またはページレジスタ１１０−２へ送信する。また、出力時には、データバッファ１０５は、そのデータ出力を停止し、内部双方向データバスMDIO[7:0]のデータ衝突を回避する。

出力バッファ（Output buffer）１０６−１は、メモリセルのデータ読み出し、その他メモリセルのＩＤ情報等の出力を行い、読み出し動作以外のときは、IOピンのドライブを停止させる。

出力バッファ（Output buffer）１０６−２は、本不揮発性半導体記憶装置がビジィ状態（Busy）であることを外部に通知するための出力制御回路である。例えば、レディ状態（Ready）、すなわち次のコマンドを受け取ることができる状態であるときは、RBx信号を活性状態にする。一方、ビジィ状態、すなわち次のコマンドを受け取ることのできない状態であるときは、RBx信号を非活性の状態にする。

シーケンスコントロール回路（Sequence Control：制御回路）１０７は、本例の不揮発性半導体記憶装置の読み出し、書き込み、消去等の全体の動作の全てを制御する。例えば、その制御には、メモリセルアレイ１００に必要なバイアス印加を指示する信号や、前記アドレスレジスタの値の変更動作等も含む。

シーケンスコントロール回路１０７の指示により、アレイ制御回路１０８−１，１０８−２，チャージポンプ制御回路１０９−１，１０９−２，およびページレジスタ制御回路１１０−１，１１０−２が起動される。それぞれのサフィックスは、プレーンごとに保持することを意味し、例えば、プレーン０には［０］を付与し、プレーン１には［１］を付与する。

アレイ制御回路（Array Control）１０８−１、１０８−２は、メモリセルアレイ１００に対して必要なバイアスを印加する制御や、後述するメモリセルアレイ１００の下部に配置されるセンスアンプの起動やレジスタ回路等の動作の制御を行う。アレイ制御回路１０８−１、１０８−２の出力信号には、センスアンプの動作を活性化する信号SAE[0]、SAE[1]を含む。

チャージポンプ制御回路（Pump Control）１０９−１，１０９−２は、シーケンスコントロール回路１０７やアレイ制御回路１０８−１，１０８−２の制御に従い、メモリセルアレイ１００に、必要な電源電圧等を与える。

ページレジスタ制御回路（P.R. Control）１１０−１、１１０−２は、本例では、それぞれ1kByte、合計2kByteのレジスタから成るページレジスタ回路１１０−１Ｒ、１１０−２Ｒを有する。ページレジスタ回路１１０−１Ｒ、１１０−２Ｒの詳細な構成については後述する。ページレジスタ制御回路１１０−１、１１０−２は、データ書込み時には、書込みデータを保持するとともに、書込みが正しく行われたか否かを判定するベリファイ動作中には、ベリファイ結果を保持する。また、ページレジスタ制御回路１１０−１、１１０−２は、各プレーン（Plane0, Plane1）が有するセンスアンプ回路に対してのデータ入出力を制御する。さらに、ページレジスタ制御回路１１０−１、１１０−２は、データ読み出し動作においては、読み出し結果を保持して、順次IOxピンにその結果を送出する。

１−２．バンクの構成例
次に、図２を用いて、プレーンを構成するバンク（Bank）の構成例について説明する。ここでは、プレーン０（Plane 0）中のバンク１（Bank 1）を一例に挙げる。

図示するように、バンク１は、半導体基板（Si-sub）の基板面垂直方向に複数層配置される複数のレイヤー（Layer(1)〜Layer(4)）、およびレイヤー下に配置され半導体基板の表面領域に配置されるビット線ドライバＢＤ等を備える。レイヤー下の構成については、後述する。

複数のレイヤー（Layer(1)〜Layer(4)）は、列選択線であるワード線ＷＬおよび行選択線であるビット線ＢＬの交差位置にマトリクス状に配置される複数のメモリセル（memory cell）を備える。ビット線ＢＬの一端は、半導体基板（Si-sub）上のビット線コンタクトＢＣを介して、ビット線ドライバＢＤに電気的に接続される。ワード線ＷＬの一端は、半導体基（Si-sub）上のワード線コンタクトＷＣを介して、ワード線ドライバＷＤに電気的に接続される。

レイヤー（Layer(1)〜Layer(4)）下の半導体基板の表面領域には、ワード線デコーダＷＤおよびビット線デコーダＢＤの他に、ここでは図示しないが後述するように、ビット線ＢＬに接続されたセンスアンプ回路や、書き込みデータを一時保持するレジスタ回路を含む各種論理回路等が配置される。
他のバンクについても、バンク１と実質的に同様の構成であるため、ここでは詳細な説明を省略する。

１−３．プレーンの構成例
次に、図３を用いて、プレーン（Plane）の構成例について、より詳しく説明する。ここでは、プレーン０（１００−１）の構成を一例に挙げる。

図示するように、プレーン０（１００−１）は、複数のバンク、例えば、バンク０およびバンク１を備える。バンク０およびバンク１は、ワード線方向の境界を基準として、ビット線方向に鏡像対象となるように、例えば、ビット線ドライバＢＤ、ワード線ドライバＷＤ等が配置される。さらに、複数のバンクを備えることも同様に可能である。

他のプレーン（Plane1）についても、プレーン０と実質的に同様の構成であるため、ここでは詳細な説明を省略する。尚、本例のように、必ずしも鏡像対象とする必要はない。この図面と説明に限定したもので、他の配置であってもかまわないことは勿論である。

１−４．レイヤー（Layer）の構成例
次に、図４を用いて、各レイヤー（Layer）の構成例について説明する。ここでは、Layer(1)を一例に挙げる。

図示するように、レイヤー１（Layer(1)）には、複数のメモリセル（Ｍ００〜Ｍ２３）が配置されている。ここでは、ビット線４本およびワード線３本の計１２セルを例として記載してある。

本例に係る複数のメモリセル（Ｍ００〜Ｍ２３）のそれぞれは、電気的に書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子３３と、ダイオード３４とにより構成される。
可変抵抗素子３３の電流経路の一端は、複数のワード線（ＷＬ〜ＷＬｎ＋２）のいずれかに接続され、他端はノードｎ００〜ｎ２３を介してダイオード３４のカソードに接続される。可変抵抗素子３３は、例えば、遷移金属酸化物等を含んで形成される。
ダイオード３４のアノードは、複数のビット線（ＢＬｎ−１〜ＢＬｎ＋２）のいずれかに接続される。

尚、メモリセルの構成は、本例に示す形態に限らない。
例えば、図５に示すように、ダイオード３４のワード線とビット線との接続関係を逆転させてもよい。即ち、ダイオード３４のアノードはノードｎ０１を介して可変抵抗素子３３の電流経路の他端に接続され、カソードはビット線ＢＬｎに接続される。さらには、ダイオードと可変抵抗素子の接続関係を逆転させて、ビット線とダイオードのアノード間に可変抵抗を接続してもよい。
例えば、図６に示すように、ダイオードに代わって、スイッチトランジスタ３５を配置してもよい。即ち、スイッチトランジスタ３５の電流経路の一端はノードｎ０１を介して可変抵抗素子３３の他端に接続され、電流経路の他端はビット線ＢＬｎに接続され、ゲートには制御信号Ｃ０１が入力され、電流経路の導通状態が制御される。

尚、ここでは、各レイヤーに独立したビット線とワード線が配置された構成について記載したが、この構成に限られるものではない。例えば、ビット線もしくはワード線の少なくとも一方を隣接する上下レイヤーで共有する構成であっても良い。

１−５．レイヤー（Layer）下の構成例
次に、図７を用いて、レイヤー（Layer）下の構成例について説明する。
図７は、図２に示した三次元的に配置されたレイヤー（Layer(1)〜Layer(4)）下に配置され、半導体基板（Si-sub）の表面領域に配置される回路配置を模式的に示したブロック図である。
図示するように、本例に係るメモリセルアレイ１００では、半導体基板（Si-sub）上にメモリセルを配置しないため、セルアレイの配置される半導体基板上には、レイヤー（Layer(1)〜Layer(4)）下に収まるように、各種必要な回路を配置することが可能である。

例えば、本例に係る２つのプレーン１００−１，１００−２は、２つのバンク１００−１１〜１００−２２を有し、それぞれのバンク１００−１１〜１００−２２のレイヤー下の半導体基板の表面領域には、ドライバ領域ＤＲ、センスセンスアンプ領域Ｓ／ＡＲ、チャージポンプ領域ＣＰＲが設けられる。

ドライバ領域（Driver Region）ＤＲには、例えば、上記ワード線ドライバＷＤや、ビット線ドライバＢＤ等が配置される。
センスセンスアンプ領域（S/A region）Ｓ／ＡＲには、例えば、ビット線から読み出したメモリセルのデータを増幅して読み出すセンスアンプ回路等が配置される。
チャージポンプ領域（Charge pump region）ＣＰＲには、例えば、データ書込み動作等の際に用いられ、電源電圧の昇圧を行うチャージポンプ回路や降圧回路等が配置される。
そのため、メモリセルアレイ１００の三次元構造による大容量化のメリットに加え、占有面積の低減化に対して有利である。

尚、レイヤー（Layer）下の構成は、必ずしもこの形態に限るものではなく、適宜その構成を変えることは可能である。

１−６．ページレジスタ回路の構成例
次に、図８を用いて、ページレジスタ制御回路１１０−１，１１０−２が有するページレジスタ１１０−１Ｒ，１１０−２Ｒの構成例について説明する。

上記のように、ページレジスタ制御回路１１０−１，１１０−２は、各1kByteのレジスタ空間を持つが、必要に応じて本図に示すようにダブルバッファ構成にすることが可能である。

ページレジスタ回路１１０−１Ｒは、キャッシュＡ１およびキャッシュＢ１を有する。キャッシュ（Cache）Ａ１は、1kByteであって、その入力はデータバッファ１０５に接続される双方向バスMDIO[7:0]に接続され、出力はバスCBUS0[7:0]を介して、キャッシュＢ１の入力に接続される。キャッシュ（Cache）Ｂ１（第１データ保持回路）は、1kByteであって、出力がバス（第１バス：PRSUS0[7:0]）介して、メモリセルアレイのプレーン０（第１部分）に接続される。

ページレジスタ回路１１０−２Ｒは、キャッシュＡ２およびキャッシュＢ２を有する。キャッシュ（Cache）Ａ２は、1kByteであって、その入力はデータバッファ１０５に接続される双方向バスMDIO[7:0]に接続され、出力はバスCBUS1[7:0]を介して、キャッシュＢ２の入力に接続される。キャッシュ（Cache）Ｂ２（第２データ保持回路）は、1kByteであって、出力がバス（第２バス：PRSUS1[7:0]）介して、メモリセルアレイのプレーン１（第２部分）に接続される。

本例に係るダブルバッファ構成は、1kByteを連続して複数ページプログラムする場合に、前のプログラム動作実行中に次のページのプログラムデータを入力するキャッシュプログラム動作を実行するために有効な構成である。詳細については、後述する。

１−７．キャッシュ（データ保持回路）の構成例
次に、図９を用いて、ページレジスタ１１０−１Ｒ，１１０−２Ｒ中のキャッシュＡ１〜Ｂ２の構成例について説明する。ここでは、ページレジスタ１１０−１Ｒが有するキャッシュＡ１の構成を一例に挙げる。尚、キャッシュの構成は、本形態に限らず、同様の機能が実現できれば他の構成を用いても良いことは勿論である。

本例ではキャッシュＡ１に必要な構成として、図示するような構成を備えるものを一例に挙げる。即ち、キャッシュＡ１は、アドレスデコーダ部３１，データ入出力部３２，およびデータ入出力制御部３３である。

アドレスデコーダ部３１は、アドレス信号ＡＤＤを、ページページレジスタ回路１１０−１Ｒ、１１０−２Ｒ内で生成する場合に、含まれるものである。そのため、必ずしもこの形態に限るものではない。
アドレスデコーダ部３１は、シーケンス制御回路１０７から入力された当該プレーンが読み出し動作であることを指示する信号ARYREAD[0]もしくはARYREAD[1]により、さらに入力された書込みアドレス信号PADD[33:0]あるいは読み出しアドレス信号RADD[33:0]のいずれかを取り込むことを選択する選択回路ＭＰ１と、選択回路ＭＰ１の出力をデコードして、当該キャッシュのアドレスが選択されたか否かをデコードするデコード回路（address decoder）ＡＤ１とを備えるものである。

データ入出力部３２は、データバッファ回路１０５からの双方向バスMDIO[7:0]のデータを、図示せぬアドレス信号線ＡＤＤにより指示されたキャッシュ（通常は１バイト）を単位としてデータを入出力する。データ入出力部３２は、インバータＩＶ１〜ＩＶ８を備える。
インバータＩＶ１は、入力が双方向バスMDIO[7:0]に接続され、出力がインバータＩＶ２の入力に接続され、制御端子は第１データ入出力制御回路３３−１が有するアンド回路ＡＮＤ１の出力に接続される。インバータＩＶ２は、出力がインバータＩＶ１の入力に接続され、制御端子は第１データ入出力制御回路３３−１が有するアンド回路ＡＮＤ２の出力に接続される。

インバータＩＶ３は、入力がインバータＩＶ１の出力に接続され、出力が記憶ノードDLAT[7:0]およびインバータＩＶ４の入力に接続される。インバータＩＶ４は、出力がインバータＩＶ３の入力に接続され、制御端子は、図示せぬが、制御回路１０７から出力されるデータラッチ制御信号LATが入力される。ここで、記憶ノードDLAT[7:0]は、データを保持するノードである。双方向バスCBUS0[7:0]は、このキャッシュＡ１とキャッシュＢ１とを接続する双方向のバスである。

インバータＩＶ５，ＩＶ６は、入力および出力が記憶ノードDLAT[7:0]と双方向バスCBUS0[7:0]との間に直列にそれぞれ接続され、インバータＩＶ６の制御端子は第２データ入出力制御回路３３−２が有するアンド回路ＡＮＤ３の出力に接続される。インバータＩＶ７，ＩＶ８は、入力および出力がと双方向バスCBUS0[7:0]と記憶ノード入力DLAT[7:0]の間にそれぞれ直列に接続され、インバータＩＶ８の制御端子は第２データ入出力制御回路３３−２が有するアンド回路ＡＮＤ４の出力に接続される。

データ入出力制御部３３は、第１，第２データ入出力制御部３３−１，３３−２を備える。
第１データ入出力制御部３３−１は、IO側からこのキャッシュＡ１にデータを取り込むことを指示する信号IO2CACHEAが入力されるアンド回路ＡＮＤ１と、このキャッシュＡ１から出力バッファ１０６−１でデータを出力することを指示する信号CACHEA2IOが入力されるアンド回路ＡＮＤ２を備える。アンド回路ＡＮＤ１の入力はさらにアドレス信号ＡＤＤが入力される。アンド回路ＡＮＤ２の入力はさらにアンド回路ＡＮＤ１と共通にアドレス信号ＡＤＤが入力される。第１データ入出力制御部３３−１は、以上の構成により、MDIO[7:0]のデータを記憶ノードDLAT[7:0]に取り込むか、記憶ノードDLAT[7:0]のデータをMDIO[7:0]に出力するか否かを決定する。

第２データ入出力制御部３３−２は、キャッシュＢ１へデータを出力することを指示する信号CACHEA2Bが入力されるアンド回路ＡＮＤ３と、キャッシュＢ１からデータを取り込むことを指示する信号CAHCEB2Aが入力されるアンド回路ＡＮＤ４を備える。アンド回路ＡＮＤ３の入力はさらにアドレス信号ＡＤＤが入力される。アンド回路ＡＮＤ４の入力はさらにアンド回路ＡＮＤ３と共通にアドレス信号ＡＤＤが入力される。第２データ入出力制御部３３−２は、以上の構成により、記憶ノードDLAT[7:0]のデータを双方向バスCBUS0[7:0]に出力するか、双方向バスCBUS0[7:0]のデータを記憶ノードDLAT[7:0]に取り込むかを決定する。
その他のキャッシュＡ２、キャッシュＢ１およびキャッシュＢ２の構成も、説明したキャッシュＡ１と実質的に同様であるから、詳細な説明を省略する。尚、キャッシュＡ１の本回路は、キャッシュＢ２と共用する構成であってもよいし、ページレジスタ回路１１０１Ｒの外部に配置される形態であってもかまわない。

＜２．データ書込み、消去、読み出し＞
次に、図１０を用いて、本例に係る不揮発性半導体記憶装置のデータ書込み、消去、読み出しの各動作について、説明する。図１０は、program(set)/erase(reset)/readの各動作におけるメモリセルアレイに印加される電圧および時間に関する大小関係を模式的に示したものである。

＜データ書き込み動作（Program(Set)）＞
まず、メモリセルのデータ書込み動作について、簡単に説明する。
データを書き込むためには、選択されたメモリセルの可変抵抗素子３３に電圧を印加し、その選択可変抵抗素子３３内に電位勾配を発生させて電流を流すことにより行う。
例えば、ワード線ＷＬの電位がビット線ＢＬの電位よりも相対的に低い状態を作る。図示するように、例えば、時間ｔsetの間、ワード線ＷＬに接地電位を与え、ビット線ＢＬｊに書込み電圧（Ｖset）を与える。

尚、このデータ書き込み動作の際には、非選択のワード線ＷＬ及び非選択のビット線ＢＬについては、誤書込みや誤消去、もしくは無用な電流経路を抑制するようにバイアスしておくことが好ましい。また、データ書き込み動作前のスタンバイ時には、全てのワード線ＷＬ及び全てのビット線ＢＬをプリチャージしておくことが好ましい。また、情報記録のための電圧印加は、ビット線ＢＬの電位がワード線ＷＬの電位より相対的に高い状態を作ることにより発生させてもよい。

＜データ消去動作（Erase(Reset)）＞
データ消去動作は、選択された可変抵抗素子３３を電流パルスによりジュール加熱して、その可変抵抗素子３３における酸化還元反応を促進させることにより行う。
例えば、図示するように、時間ｔresetの間、ワード線ＷＬおよびビット線ＢＬの間に消去電圧（Ｖreset）を与える。

＜データ読み出し動作（Read）＞
データ読み出し動作は、例えば、電圧パルスを選択された可変抵抗素子３３に印加し、そのメモリセルの抵抗によって定まる電流を検出することにより行う。ここで、この電圧パルスは、可変抵抗素子３３を構成する材料が状態変化を起こさない程度の微小な振幅とすることが望ましい。そして、読み出し電圧を、ビット線ＢＬから選択メモリセルに印加し、センスアンプＳ／Ａによりそのときの電流値を測定することにより行う。
例えば、図示するように、時間ｔreadの間、読み出し電圧（Ｖread）を、ビット線ＢＬから選択メモリセル与えることにより行う。

尚、上記のように、本例では、時間ｔread ＜時間ｔset＜時間ｔreset、であって、書込み電圧Ｖset＞消去電圧Ｖreset＞読み出し電圧Ｖreadの関係にある。しかしながら、これには限られず、上記の関係は、必要に応じて、適宜変更することが可能である。

＜３．制御動作＞
次に、図１１に沿って、本例に係る不揮発性半導体記憶装置の制御動作について、説明する。本例では、プレーン０（１００−１）側の1kByteに対してデータ書込み動作を行い、時間的に重複して同時並行的に、プレーン１（１００−２）側の1kByteに対してデータ読み出し動作を実行する場合を一例に挙げて以下説明する。尚、図示せぬが、不揮発性半導体記憶装置に接続されたホストデバイスは、この不揮発性半導体記憶装置に対して書込みを指示するコマンド等を発行する。

まず、時刻ｔ０の際、プレーン０に対して、データ書込みアドレスおよび書き込みデータを与えるために必要な開始コマンドｃｍｄ１が入力されると、プレーンアドレス（Plane0 address）add1〜add5、続いて書込みデータ（1kByte(max)）dataが入力される。
この際、プレーン０に対してデータ書込みが指示されると、図１中のアドレスバッファ１０４−１が書込みのアドレスを受け取り、保持するとともに、プレーン０が書込みであることを指示する信号PPLANE[0]が活性化される。プレーンアドレスに引き続いて入力される書込みデータdataは、キャッシュＡ１に格納される。

続いて、時刻ｔ１の際、書込みを開始するプログラム開始コマンドｃｍｄ２がホストデバイスより与えられると、不揮発性半導体記憶装置はプレーン０に対する書込み動作を開始する。
ここで、図１１中には、プレーン０に対するデータ書込み動作に関するtaskとして代表して表記している。このtaskの表記は、データ書込みに必要な電圧の昇圧や、キャッシュ間のデータコピー（Copy A1 to B1）、メモリセルへプログラムパルスの印加（Program）、あるいは書込みベリファイ（Verify）等を含む。

ここで、本例では、プレーン０に対してデータ書込み動作が行われる間であっても、プレーン１に接続されたキャッシュＢ２を含むキャッシュＡ２を駆動させることにより、データ読み出し動作を実行することができる。
具体的には、時刻ｔ２の際、読み出しアドレス入力を許可する許可コマンドｃｍｄ３に引き続いて、読み出しアドレス（Plane1 address）add1〜add5を入力する。この際、データ読み出しを指定するアドレスは、上記データ書込み動作が行われているプレーン（プレーン０（１００−１））とは異なるプレーンを指定する。

続いて、時刻ｔ３の際、読み出し実行コマンドｃｍｄ４が入力されると、先に実行されているプレーン０に対するデータ書込み動作（Program）と同時並行して、プレーン１に対してデータ読み出し動作（Plane1 task（Read））が実行される。ここで、図中のプレーン１に対するデータ読み出し動作の表記（Plane1 task（Read））には、データ読み出しに必要な電圧の昇圧や降圧、メモリセルへの読み出しパルスの印加（Read）、データのセンス、およびキャッシュ間のデータコピー（copy B2 to A2）等を含むものである。この際まで、不揮発性半導体記憶装置は、外部のホストデバイスに対して、RBxピンが活性状態である”Ｈ”状態（レディ状態（Ready1））となることにより、レディ状態であることを通知している。

しかながら、これ以降、プレーン０およびプレーン１の双方がデータ読み出しもしくはデータ書き込み動作が実行されて時間的に重複する期間中（時刻ｔ３〜ｔ４）では、不揮発性半導体記憶装置は、RBxピンが非活性化状態（”Ｌ”状態（Busy 1））となることにより、ビジィ状態を、外部であるホストデバイスに通知する。

続いて、時刻ｔ４の際、プレーン１のデータ読み出し動作が終了し、読み出しデータがキャッシュＡ２に格納され、準備が完了すると、RBxピンは、再び活性状態である”Ｈ”状態（レディ状態（Ready 2））となることにより、レディ状態であることを、外部のホストデバイスに通知する。

続いて、/REx（リードイネーブル信号）がトグル状態の際に、IOxピンから、順次、読み出しデータD0〜D4を、IOxピンから外部に出力する。

続いて、時刻ｔ５の際に、プレーン０に対するデータ書込みが終了し、本例に係る制御動作を終了する。尚、図面上は動作を完了しているが、実際には、内部の書込みの終了に関係なく読み出し動作は継続して行っても良く、プレーン１に対する読み出し動作は継続しても良い。

＜４．作用効果＞
この実施形態に係る不揮発性半導体記憶装置およびその制御方法によれば、少なくとも下記（１）乃至（２）の効果が得られる。

（１）高速動作化できる。
上記のように、本例に係る不揮発性半導体記憶装置は、電気的に書き換え可能な抵抗値をデータとして記憶する可変抵抗素子３３を有する複数のメモリセル（Ｍ００〜Ｍ２３）をそれぞれ備える第１，第２部分（１００−１，１００−２）から少なくとも構成されるメモリセルアレイ１００と、メモリセルアレイ１００のデータの消去、書込み、及び読み出しを制御するものであって、第１部分（プレーン０（１００−１））に対するデータの消去、書込み、読み出し動作のうちのいずれか一つの第１動作（Plane0 task（Program））と、第２部分（プレーン１（１００−１））に対するデータの消去、書込み、読み出し動作のうちのいずれか一つの第２動作（Plane1 task（Read））とを時間的に重複（時刻ｔ３〜ｔ４：Busy1）して行うように制御する制御回路（Sequence control）１０７とを具備するものである。

より具体的には、論理的に２つに分割された異なるプレーン１００−１に双方向バスPRBUS0[7:0]を介して接続されたキャッシュＢ１（第１データ保持回路）と、プレーン１００−２に双方向バスPRBUS１[7:0]を介して接続されたキャッシュＢ２（第２データ保持回路）とを備えるページレジスタ回路１１０−１Ｒ，１１０−２Ｒと、さらに、プレーンごとに独立したアレイ制御回路、チャージポンプ制御回路、およびキャッシュＡ１，Ａ２とを含むページレジスタ制御回路１１０−１，１１０−２を具備する。このページレジスタ制御回路１１０−１，１１０−２が、制御回路１０７の制御に従うことにより、各プレーン（１００−１，１００−２）に対して、データ書込み動作とデータ読み出し動作とを、時間的に少なくとも重複するように、同時並行的に行うことを可能とするものである。

そのため、本例に係る不揮発性半導体記憶装置によれば、データ書込みあるいはデータ消去動作中に読み出し動作を行う必要があった場合でも、データ書込みあるいはデータ消去動作の完了を待つ必要がない。従って、プレーン１００−１，１００−２に対して、データ書込み動作とデータ読み出し動作とを、時間的に重複するように、同時並行的に行うことができる点で、高速動作化できる。特に、データ書込みあるいはデータ消去の動作は、データ読み出しよりも時間がかかるところ、本例では、かかる動作を重複して同時並行的に他の動作を行うことができる。その結果、システム全体の性能を劣化させることもないことは明らかである。

尚、後に詳述するが、プレーン１００−１，１００−２に対して、時間的に重複して同時並行的に行う動作は、データ書込み、データ読み出しに限られない。例えば、プレーン１００−１，１００−２に対して、データ書込み動作に変わって、データ消去動作とデータ読み出し動作等の組み合わせや、また、データ書込み動作とデータ書込み動作等の同じ動作の組み合わせ等であっても同様に適用でき、同様の効果が得られる。本例では、プレーン１００−１，１００−２ごとに異なる制御回路１１０−１，１１０−２を備えているものであるから、同種動作を実行することが可能となる。さらには、各プレーンで異なるタイミングで実行せずとも、仮想的にページ長が、例えば、2kByteからなる不揮発性半導体記憶装置として動作させることも可能である。

また、三次元的に配置されたメモリセル下の半導体基板（Si-sub）上に構成されてなる
チャージポンプ回路ＣＰを、プレーン動作に付随させ、一のプレーン１００−１がデータ書込み動作である場合は、書込みの用に供する電圧を生成し、他のプレーン１００−２がデータ読み出し動作を実行している場合は、読み出しの用に供する電圧を生成するか、あるいはその動作を停止していてもよい。

また、アドレスバッファ１０４−１は、本実施形態の説明においては書込みの用に、アドレスバッファ１０４−２は読み出しの用に限定して適用する例を示したが、これに限られない。例えば、本構成を拡張して、アドレスバッファ１０４−１は先に開始した第１動作（データ書込み、データ消去またはデータ読み出し）に使用し、アドレスバッファ１０４−２は第２動作（データ書込み、データ消去またはデータ読み出し）に使用してもよい。

（２）大容量化、および占有面積の低減化に対して有利である。
本例に係るメモリセルアレイ１００は、それぞれがメモリセルを有し、半導体基板（Si-sub）の基板面垂直方向に三次元的に配置された複数のレイヤー（Layer(1)〜Layer(4)）を備える。さらに、図７に示すように、ドライバ回路等を、半導体基板（Si-sub）の表面領域に、複数のレイヤーの下に収まるように配置することができる。
例えば、本例に係る２つのプレーン１００−１，１００−２は、２つのバンク１００−１１〜１００−２２を有し、それぞれのバンク１００−１１〜１００−２２のレイヤー下の半導体基板の表面領域には、ドライバ領域ＤＲ、センスセンスアンプ領域Ｓ／ＡＲ、チャージポンプ領域ＣＰＲが設けられる。

ドライバ領域（Driver Region）ＤＲには、例えば、上記ワード線ドライバＷＤや、ビット線ドライバＢＤ等が配置される。センスセンスアンプ領域（S/A region）Ｓ／ＡＲには、例えば、ビット線から読み出したメモリセルのデータを増幅して読み出すセンスアンプ回路等が配置される。チャージポンプ領域（Charge pump region）ＣＰＲには、例えば、データ書込み動作等の際に用いられ、電源電圧の昇圧を行うチャージポンプ回路や降圧回路等が配置される。
そのため、メモリセルアレイ１００の三次元構造による大容量化のメリットに加え、占有面積の低減化に対して有利である。

［第２の実施形態（共通キャッシュ回路を備える一例）］
次に、第２の実施形態に係る不揮発性半導体記憶装置およびその制御動作について、図１２乃至図１４を用いて説明する。この実施形態は、ページレジスタ制御回路１１０−１，１１０−２で共通に適用される共通キャッシュ回路１１１を備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
全体構成例
まず、図１２を用いて、本例に係る不揮発性半導体記憶装置の全体構成例について説明する。
まず、上記第１の実施形態では、キャッシュ回路（Ａ１，Ａ２，Ｂ１，Ｂ２）を含む同様の構成のページレジスタ制御回路１１０−１，１１０−２が各プレーン１００−１，１００−２対してそれぞれ１つずつ配置されていた。

しかしながら、図示するように、本例に係る構成は、ページレジスタ制御回路１１０−１，１１０−２で共通に適用される共通キャッシュ回路１１１を備える点で、上記第１の実施形態と相違する。共通キャッシュ回路１１１の具体的な構成は、後述する。

そのため、キャッシュＡ１，Ａ２を、本例では、プレーン１００−１，１００−２に対して共通化することができる。従って、占有面積をさらに低減でき、微細化に対して有利である。

共通キャッシュ回路１１１の構成例
次に、図１３を用いて、本例に係る共通キャッシュ回路１１１の構成例について説明する。
図示するように、ページレジスタ回路１１０−１Ｒが有するキャッシュＢ１（第１データ保持回路）、およびページレジスタ回路１１０−２Ｒが有するキャッシュＢ２（第２データ保持回路）は、プレーン１、プレーン０（１００−１、１００−２）ごとに１組ずつ配置され、共通キャッシュ回路１１１が有するキャッシュＡ（第３データ保持回路）は、プレーン１、プレーン０（１００−１、１００−２）に共通して配置される。

キャッシュＡ（第３データ保持回路）の出力および入力は、バスMDIO[7:0]とキャッシュＢ１，Ｂ２との間に接続される。

ここで、キャッシュＢ１およびキャッシュＢ２が、例えば、1kByteの構成をとるとすると、キャッシュＡは、少なくとも1kByte以上の構成を必要とし、例えば、2kByte程度あれば充分な性能を維持できる。

＜制御動作＞
次に、図１４に沿って、本例に係る不揮発性半導体記憶装置の制御動作について、説明する。本例では、プレーン０（１００−１）側の1kByteに対してデータ書込み動作を行い、時間的に重複して同時並行的に、プレーン１（１００−２）側の1kByteに対してデータ読み出し動作を実行する場合を一例に挙げて以下説明する。尚、図示せぬが、不揮発性半導体記憶装置に接続されたホストデバイスは、この不揮発性半導体記憶装置に対して書込みを指示するコマンド等を発行する。

まず、時刻ｔ０の際、プレーン０に対して、データ書込みのアドレスおよび書き込みデータを与えるために必要な開始コマンドｃｍｄ１が入力されると、プレーンアドレス（Plane0 address）add1〜add5、続いて書込みデータ（1kByte(max)）dataが入力される。
この際、プレーン０に対してデータ書込みが指示されると、図１２中のアドレスバッファ１０４−１が書込みのアドレスを受け取り、保持するとともに、プレーン０が書込みであることを指示する信号PPLANE[0]が活性化される。

プレーンアドレスに引き続いて入力される書込みデータdataは、共通キャッシュ回路１１１中のキャッシュＡに格納される。この際まで、不揮発性半導体記憶装置は、外部のホストデバイスに対して、RBxピンが活性状態である”Ｈ”状態（レディ状態（Ready1））となることにより、レディ状態であることを通知している。

続いて、時刻ｔ１の際、データ書込みを開始するコマンドｃｍｄ２が、外部のホストデバイスより与えられると、キャッシュＡから保持回路書込みアドレスが属するプレーン（本例では、Plane 0）に対応する第２データ保持回路（ここでは、キャッシュＢ１）へ、書込みデータをコピーする動作（copy A to B1）を行う。
この際、即ち、書込みデータをコピーする動作（copy A to B1）が実行されている期間中（時刻ｔ１〜ｔ２）では、不揮発性半導体記憶装置は、RBxピンが非活性化状態（”Ｌ”状態（Busy 1））となることにより、ビジィ状態を、外部であるホストデバイスに通知する。これにより、次のコマンド、例えば、読み出しコマンド等を受け付けられない状態であることを外部のホストデバイスに通知することができる。

続いて、時刻ｔ２の際、プログラム開始コマンドｃｍｄ３が入力されると、プレーン０へのデータ書込み動作を継続する（Plane0 task（Program））。ここで、上記同様に、図１４中の、プレーン０に対するデータ書込み動作に関するtaskとしての表記は、データ書込みに必要な電圧の昇圧や、メモリセルへプログラムパルスの印加（Program）、あるいは書込みベリファイ（Verify）等を含む。
この際、キャッシュＡからキャッシュＢ１への書込みデータのコピー動作が終了した後は、キャッシュＡは、別の用途に使用することが可能となっていることを通知する。具体的には、不揮発性半導体記憶装置は、外部のホストデバイスに対して、RBxピンが活性状態である”Ｈ”状態（レディ状態（Ready ２））となることにより、レディ状態であることを通知する。
この書込み動作がプレーン０において行われる間、プレーン１に接続されたキャッシュＢ２および開放されたキャッシュＡを使用して、データ読み出し動作を、時間的に重複して、同時並行的に実行することができる。
具体的には、読み出しアドレス入力を許可する許可コマンドｃｍｄ３に引き続いて、読み出しアドレス（Plane1 address）add1〜add5を入力する。この際、データ読み出しを指定するアドレスは、上記データ書込み動作が行われているプレーン（プレーン０（１００−１））とは異なるプレーンを指定する。

続いて、時刻ｔ３の際、読み出し実行コマンドｃｍｄ４が入力されると、先に実行されているプレーン０に対するデータ書込み動作（Program）と同時並行して、プレーン１に対してデータ読み出し動作（Plane1 task（Read））が実行される。ここで、図中のプレーン１に対するデータ読み出し動作の表記（Plane1 task（Read））には、データ読み出しに必要な電圧の昇圧や降圧、メモリセルへの読み出しパルスの印加（Read）、データのセンス、およびキャッシュ間のデータコピー（copy B2 to A）等を含むものである。

この際、即ち、プレーン０およびプレーン１の双方がデータ読み出しもしくはデータ書き込み動作が実行され時間的に重複する期間中（時刻ｔ３〜ｔ４）では、不揮発性半導体記憶装置は、RBxピンが非活性化状態（”Ｌ”状態（Busy ２））となることにより、ビジィ状態を、外部であるホストデバイスに通知する。

続いて、時刻ｔ４の際、プレーン１のデータ読み出し動作が終了し、読み出しデータがキャッシュＡに格納され、準備が完了すると、RBxピンは、再び活性状態である”Ｈ”状態（レディ状態（Ready ３））となることにより、レディ状態であることを、外部のホストデバイスに通知する。

続いて、/REx（リードイネーブル信号）がトグル状態の際に、IOxピンから、順次、読み出しデータD0〜D4を、IOxピンから外部に出力する。

続いて、時刻ｔ５の際に、プレーン０に対するデータ書込みが終了し、本例に係る制御動作を終了する。尚、図面上は動作を完了しているが、実際には、内部の書込みの終了に関係なく読み出し動作は継続して行っても良く、プレーン１に対する読み出し動作は継続しても良い。

＜作用効果＞
上記のように、第２の実施形態に係る不揮発性半導体記憶装置およびその制御方法によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、本例によれば、下記（３）の効果が得られる。

（３）占有面積をさらに低減でき、微細化に対して有利である。
本例に係る構成は、ページレジスタ制御回路１１０−１，１１０−２で共通に適用される共通キャッシュ回路１１１を備える点で、上記第１の実施形態と相違する。

そのため、キャッシュＡ１，Ａ２を、本例では、プレーン１００−１，１００−２に対して共通化することができる。従って、占有面積をさらに低減でき、微細化に対して有利である。

［変形例（その他の制御動作）］
次に、変形例に係る不揮発性半導体記憶装置について、図１５を用いて説明する。この変形例は、その他の制御動作に関するものである。この説明において、上記第１，第２の実施形態と重複する部分の詳細な説明を省略する。

図１５は、上記において説明した構成および制御動作により、プレーン０（Plane0），プレーン１（Plane1）に対して、時間的に重複し、同時並行可能な動作を示したものである。

図中の”◎”で示した制御動作は、上記第１，第２の実施形態で詳細に説明した制御動作である。即ち、プレーン０に対して行うデータ書込み動作（Program）と、プレーン１に対して行うデータ読み出し動作（Read）を、時間的に重複し、同時並行的に制御できることを示している。

図中の”○”で示した制御動作は、上記第１，第２の実施形態で詳細に説明していないが、同様に実行可能な制御動作である。例えば、プレーン０に対して行うデータ書込み動作（Program）と、プレーン１に対して行うデータ書込み動作（Program）を、時間的に重複し、同時並行的に制御できることを示している。

このように、本例の構成およびその制御動作によれば、複数プレーンに対して、データ書込み、データ消去、データ読み出しのいずれかと組み合わせた全ての動作を、時間的に重複して、同時並行的に実行することができる。
ここで、通常、ページ単位での書込み、消去、読み出しを行う不揮発性半導体記憶装置においては、一つのページ単位の動作完了までの時間を待つタスクスケジューリングが必要である。しかしながら、本例に係る構成および制御動作によれば、単一の不揮発性半導体記憶装置において、２つの異なる動作を時間的に重複し、同時並行的に、動作可能である点で、高速動作化に対して有利である。

［第３の実施形態（共通キャッシュ回路を備える一例）］
次に、図１６乃至図１９を用い、第３の実施形態に係る不揮発性半導体記憶装置およびその制御動作について説明する。本例は、第２の実施形態に係る図１２で示す共通キャッシュ回路１１１を備えるその他の一例に関する。この説明において、第１，第２の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
まず、図１６を用い、第３の実施形態に係る不揮発性半導体記憶装置の構成例について説明する。本例は、不揮発性半導体記憶装置外部にコピー元データを出力することなくコピー動作を行う構成である。そのため、本例は、装置内部に訂正コード生成回路やエラー計算、訂正回路等を実装している構成に好適である。

図示するように、本例では、訂正コード生成回路１１２，エラー計算、訂正回路（エラー検知回路）１１３を更に備える点で、上記第２の実施形態と相違する。

訂正コード生成回路１１２は、共通キャッシュ回路１１１から第１データ保持回路１１０−１Ｒまたは第２データ保持回路１１０−２Ｒにデータ転送をする際に、書込みデータから冗長コードを生成する。例えば、訂正コード生成回路１１２は、パリティ生成回路等である。訂正コード生成回路１１２の入力は共通キャッシュ回路１１１に接続され、出力は第１，第２データ保持回路１１０−１Ｒ，１１０−２Ｒに接続される。

エラー計算、訂正回路（エラー検知回路）１１３は、訂正コード生成回路１１２とは逆に、第１データ保持回路１１０−１Ｒまたは第２データ保持回路１１０−２Ｒから共通キャッシュ回路１１１へデータ転送する際に、読み出しデータからエラーの有無を検知する。エラー計算、訂正回路１１３は、エラーが検知された場合には、エラーの訂正を行う。エラー計算、訂正回路１１３の入力は第１，第２データ保持回路１１０−１Ｒ，１１０−２Ｒに接続され、出力は共通キャッシュ回路１１１に接続される。

上記のように、本例に係る構成によれば、後述する制御動作により利便性を確保しながら、オンチップエラー訂正によりデータ信頼性の向上をはかることができる点で有利である。

＜制御動作＞
次に、図１７に沿って、本例に係る不揮発性半導体記憶装置の制御動作について、説明する。本例では、プレーン０（１００−１）側の1kbyteの書込みデータを、不揮発性半導体記憶装置内部でデータ読み出し動作を行い、第１データ保持回路１１０−１Ｒに保持した後、そのデータを一時的に共通キャッシュ回路１１１に蓄積し、さらにその蓄積したデータを第２データ保持回路１１０−２Ｒに転送し、そのデータ書込み動作を行う一連の動作を一例に挙げて説明する。
尚、データ読出しおよびデータ書込みの物理的位置は制限がなく、また、プレーン１（１００−２）側のデータを読み出し、プレーン０（１００−１）側へデータ書込み動作を行うことも同様に可能である。
まず、時刻ｔ０の際、プレーン０に対して、データ読出し開始を行うための開始コマンドｃｍｄ５が入力されると、引き続いてプレーンアドレス(plane0 address) add1〜add5（Page N）、コマンドｃｍｄ６が入力される。

続いて、時刻ｔ１の際、データ読み出し動作が開始される。このとき、不揮発性半導体記憶装置は内部動作中であることを示ために、ビジー信号を装置外部に通知する。ここで、通知手段は種々の方法が考えられるが、例えば、ここではレディービジーピンRBxをロウレベル（”Ｌ”レベル）にすることで通知する。ビジー期間（Busy1）中に、ページＮのデータ読出し動作が行われる（Read(N)）。この際、読み出されたデータは、第１データ保持回路１１０−１Ｒに格納される。

続いて、時刻ｔ２の際、第１データ保持回路１１０−１Ｒに格納されたデータを、共通キャッシュ回路１１１にコピーする（B1 to A）。尚、この際、第１データ保持回路１１０−１Ｒに残したままでも良い。

続いて、時刻ｔ３の際、この不揮発性半導体記憶装置に、順次、アドレス入力開始コマンドｃｍｄ７，書込みアドレス（ここではページアドレスＭ（Page M））を入力する。

続いて、時刻ｔ４の際、次の読み出しアドレス（ここではページアドレスＮ＋１（Page N+1）)を入力する。ここで、書込みアドレスと読み出しアドレスの入力順序について問わない。

続いて、時刻ｔ５の際、２つの異なるアドレス入力が終了した後、開始コマンドcmd8にて動作開始が指示されると、プレーン０においては(Plane0 task)、ページＮ＋１に対するデータ読み出し動作（Read (N+1)）が実行される。同時に、プレーン１においては(Plane1 task)、共通キャッシュ回路１１１に保持されている書込みデータを、第２データ保持回路１１０−２Ｒにコピーする（A to B2）。この際、同様に、不揮発性半導体記憶装置は内部動作中であることを示すビジー信号を装置外部に通知し（Busy 2）、次のデータ読み出し動作やデータ書込み動作に関係するコマンドやアドレス入力を阻止する。

続いて、時刻ｔ６の際、プレーン１においては(Plane1 task)、ページＭに対するデータ書込み動作（Prog (M)）が開始される。

続いて、時刻ｔ７の際、第１データ保持回路１１０−１Ｒに保持される読出しデータを、共通キャッシュ回路１１１にコピーする（B1 to A）。

続いて、時刻ｔ８の際、内部動作が全て完了、ここではプレーン1のページＭに対するデータ書込み動作が終了した後は、レディービジーピンRBxをハイレベル（”Ｈ”レベル）にして動作が完了したことを通知する（Ready 3）。
一般に、データ読出し動作にかかる時間は、データ書込み動作にかかる時間に対して短い。本例でも、データ書込み動作が、データ読出し動作よりも長く一例を示しており、ここでは、データ書込み動作が終了した時点でレディビジーピンRBxをハイレベルに変化させているが、必ずしもこの時点で変化させなくても良い。例えば、データ読出し動作が終わった時点で変化させても良い。即ち、次のコマンドを受け付けても良いか否かを通知できれば良い。

続いて、時刻ｔ９の際、プレーン１に関し、順次、コマンドｃｍｄ７，および次のデータ書込み動作に関するプレーンアドレス(plane1 address) add1〜add5（Page M+1）が入力される。

続いて、時刻ｔ１０の際、プレーン０に関し、順次、コマンドｃｍｄ５，および次のデータ読出し動作に関するプレーンアドレス(plane0 address) add1〜add5（Page N+2）が入力される。

続いて、時刻ｔ１１の際、動作開始コマンドｃｍｄ８が入力されることにより、動作開始が指示されると、プレーン０においては、ページＮ＋２に対するデータ読出し動作が実行される（Read(N+2)）。同時に、プレーン１においては、共通キャッシュ回路１１１に保持されている書込みデータを、第２データ保持回路１１０−２Ｒにコピーする（A to B2）。この際、同様に、ビジー信号を装置外部に通知する（Busy 3）。
以後の動作は、時刻ｔ６〜ｔ７と同様である。
続いて、時刻ｔ１４の際、順次，データ書込みアドレス入力開始コマンドｃｍｄ７，書込みアドレス(ここではＭ＋２（Page M+2）)が入力される。

続いて、時刻ｔ１５の際、開始コマンドｃｍｄ９により、プレーン１のデータ書込み動作が指示されると、装置内部でプレーン１のデータ書込み動作が開始される（Busy 4）。この際、プレーン０側は、読み出し動作を行わない。

続いて、時刻ｔ１７の際、プレーン１のデータ書込み動作が終了すると、レディービジーピンRBxをハイレベル（”Ｈ”）にして一連の動作を終了する。

＜制御動作のデータ占有状況＞
次に、図１８を用い、上記説明した不揮発性半導体記憶装置の制御動作の各時刻における第１データ保持回路１１０−１Ｒ、第２データ保持回路１１０−２Ｒ、および共通キャッシュ回路１１１のデータ占有状況を説明する。

図示するように、本例によれば、データ読出し動作とデータ書込み動作を時間的に重複することができ、総動作時間の短縮することができる点で有利である。
例えば、時刻ｔ５と時刻ｔ８と間の期間、時刻ｔ１１と時刻ｔ１４と間の期間、において、データ読出し動作およびデータ書込み動作を時間的に重複して行うことできる。

ここで、既存の例えば、ＮＡＮＤ型フラッシュメモリにおいては、その構成制約からページデータのコピー動作において、データを装置外部に出力することなしにデータを別ページにコピーするためには、コピー元あるいはコピー先が同一プレーンに属するというアドレス制約がある。特に、装置の容量が大きい製品においては、その制約が大きかった。
しかしながら、本例に係る構成においては、複数プレーンplane0, plane1にわたって、データ読出し動作およびデータ書込み動作を時間的に重複して行うことできる。そのため、同一プレーンのみならず、アドレスの制約からも解放される点で有利である。

［第４の実施形態（タスクスケジューリングを行う一例）］
次に、第４の実施形態に係る不揮発性半導体記憶装置およびその制御動作について、図１９乃至図２２を用いて説明する。この実施形態は、共通キャッシュ回路１１１を備える構成において、データ読出し動作およびデータ書込み動作の重複した時間内で、更にタスクスケジューリングを行う一例に関するものである、この説明において、上記実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
本例に係る不揮発性半導体記憶装置の構成例は、例えば、図１３や図１８に示した共通キャッシュ回路１１１を備えるものである。

＜制御動作＞
次に、図１９乃至図２２を用い、本例に係る制御動作について説明する。本例では、プレーン１側にデータ書込み動作を行い、時間的に重複してプレーン０側にデータ読出し動作を行う制御を一例に挙げる。

ここで、データ読出し動作は、読出しアドレスに対応した複数の”読出しタスク（Read #N（N=1,2,3,…））”により構成される。データ書込み動作は、書込みアドレスに対応した複数の”書込みタスク（Prog #M（M=1,2,3,…））”および”ベリファイタスク（PVFY #M（M=1,2,3,…））”により構成される。例えば、本例に係る不揮発性半導体記憶装置について、ページ（例えば1kByte)）単位で、データ読出し動作またはデータ書込み動作を行う場合には、128Byte毎に、８回程度の読出しタスク、８回程度の書込みタスクおよびベリファイタスクを繰り返す。

本例はこの点に着目する。加えて、ベリファイタスクと読み出しタスクは、ビット線ワード線の電圧関係にのみ注目した場合に、ほぼ等価か近い電位関係であることに着目したものである。より具体的には、以下に説明する。

図１９に示すように、まず、時刻ｔ０の際、コマンドｃｍｄ９に引き続いてプレーン０側の読み出しアドレス（Page N）を入力する。

続いて、時刻ｔ１の際、コマンドｃｍｄＡに引き続いてプレーン１側の書込みアドレス（Page M）と、必要に応じて図示せぬデータを必要数入力する。

続いて、時刻ｔ２の際、動作開始コマンドｃｍｄＢが入力されると、以後の時刻において、データ読出し動作およびデータ書込み動作の開始を指示される。この際、装置はレディービジーピンRBxをロウレベルにし、ビジー（tBUSY）であることを外部に通知する。尚、本例に例示したプレーン０，１の動作の組み合わせは任意であり、書込み動作に限らず消去動作においても同様である。

時刻ｔ２以降は、装置内部で、データ書込み動作とデータ読み出し動作のタスクスケジューリングを行う。このタスクスケジューリングについては、図２０で後述する。尚、この際、必要に応じてレディービジーピンRBxを変化させ、読み出しデータが準備できた旨を通知してもよい。図中では斜線にて示したが、その他の通知手段を用いても良い。

タスクスケジューリング制御
図２０を用い、本例に係るタスクスケジューリング制御について、説明する。図２０では、プレーン０とプレーン１のタスクスケジュール例を示している。ここでは、１ページのデータは４つのタスク群（データ群１、データ群２、データ群３、データ群４とする）ごとにデータ読出し動作、およびデータ書込み動作をする場合を例示する。

まず、時刻ｔ２の際、プレーン１側のデータ群１の書込みタスク（Prog #1）を実行する。

続いて、時刻ｔ３の際、書込みタスク終了後、当該データ群１の書込みがなされたか否かを判定するベリファイタスク（PVFY #1）を、同一データ群１について行う。

続いて、時刻ｔ４の際、プレーン０側のデータ群１の読出しタスク（READ #1）を行う。本実施形態では、ベリファイタスクと読出しタスクの際において、構成上、両タスクのビット線およびワード線の電圧関係がほぼ等しいかまたは近い電圧関係であることに着目する。そのため、内部昇圧や降圧電位を大きく変化させることなく連続してベリファイタスクと読出しタスクを行うことができる。結果、電位安定に必要な待ち時間を省略することができ、全体動作の高速化に対して更に有利である。
加えて、次の点での利点が見込まれる。例えば、従来では、データ書込み動作とデータ読出し動作の要求に対し、いずれか一方（たとえばデータ書込み動作）を先に実行し、その動作完了後にもう一方の動作（たとえばデータ読出し動作）を実行するタスクスケジュールであった。この場合、データ読み出し動作の結果は、データ読出し動作が完了するまで出力することができない。特に、これでは、ページアクセスの場合、少数バイトデータを読み出したい要求に対しては、不利な構成である。しかしながら、本実施形態によれば、最初のデータ群（データ群１）に含まれるデータのみを優先的に読みたい場合において、早い段階でデータを装置外部に出力できる点で有利である。

例えば、本例の場合、時刻ｔ５の際に、最初のデータ群（データ群１）に係る読出しタスク（READ #1）が終了する。そのため、時刻ｔ５の際に、この最初のデータ群（データ群１）に係る読出しデータを装置外部に出力することも可能である点で有利である。

データ群１の読み出し結果は、図１３に示す共通キャッシュ１１１に格納し、最初のデータ群１の読み出しが終了したことを、例えばレディービジーピンRBxをハイレベルにするなどして外部に通知すれば良い。

続いて、時刻ｔ５以降のデータ群２以降のタスクスケジューリングについては、データ群１と同様であるため、詳細な説明を省略する。

タスクスケジュールフロー
次に、図２１を用い、上記図１９、図２０に示した動作フローについて説明する。この動作フローは、例えば、図８に示すアレイ制御回路１０８−１、１０８−２、ページレジスタ制御回路１１０−１、１１０−２およびシーケンス制御回路１０７等が主にその役割を担う。

まず、ステップＳ１０１では、プレーン０のデータ読出し動作に供するアドレス入力を行う。このステップは、図１９の時刻ｔ０から時刻ｔ１の間に行われる動作に対応する。

続いて、ステップＳ１０２では、プレーン１のデータ書込み動作に供するアドレス入力とデータ入力を行う。このステップは、図１９の時刻ｔ１から時刻ｔ２の間に行われる動作に対応する。尚、ステップＳ１０１とステップＳ１０２の順序は任意である。

続いて、ステップＳ１０３では、動作開始が指示された後に、レディービジーピンRBxをロウレベルにし、さらに後述のデータ書込み動作のデータ群番号を指示するPCounter（第１カラムアドレスカウンタ）、データ読み出し動作のデータ群番号を指示するRCounter（第２カラムアドレスカウンタ）を初期化する。ここでは０に設定している。具体的には、このカウンタはカラムアドレスカウンタに相当し、図１２の全体構成図の中ではアレイ制御回路１０８−１および１０８−２にそれぞれ配置される。

続いて、ステップＳ１０４では、データ書込み動作に入るに先立って、データ書込み動作を行うか否かの条件判定を行う。例えば、あるデータ群においてデータ書込みビットが１ビットでも存在していないときには、データ書込み動作そのものを行う必要がなく、この場合は当該データ群のデータ書込みおよびベリファイ動作を省略することができる。よって、ここではデータ書込みデータがなく、データ書込み動作を省略できる場合はステップＳ１０７へジャンプする。一方、データ書込み動作を行う必要があると判断された場合はステップＳ１０５へ続く。

続いて、ステップＳ１０５では、書込みタスクProg #1を行う。具体的には、ビット線およびワード線に所定のデータ書込み電位を印加する動作を含む。
続いて、ステップＳ１０６にて、ベリファイタスクPVFY #1（ベリファイリード）を行う。

続いて、ステップＳ１０７では、データ読出し動作を行うか否かの条件判定を行う。データ読出し動作を行うと判定された場合は、ステップＳ１０８に遷移し、行わないと判定された場合は、ステップＳ１１０へ遷移する。ここでの判定条件は次の通りである。

ここで、図２０で示したタスクスケジュールではデータ書込み動作とデータ読み出し動作が一対一にて行われる例を示している。しかしながら、この例に限られず、データ書込み動作の一データ群での書込みタスクのベリファイ結果でフェイルした場合は、同一データ群の書込みおよびベリファイタスクを複数回行う場合がある。この場合、データ読み出し動作は、最初の一回のベリファイタスクに引き続いてのみ行い、二回目以降のベリファイタスクに引き続いては当該データ群の読み出し動作を行わないように制御する必要がある。この場合、データ読み出し動作は、最初の一回の読み出しタスクのみ行い、二回目以降の読み出しタスクは、当該データ群の読み出し動作を行わないように動作を制御する必要がある。この場合の処置を、ステップＳ１０７にて条件判定する。具体的には、PCounterとRCounterの値が一致している場合は、データ読み出し動作を行う判定をし、一致しない場合は既に当該データ群のデータ読み出し動作が終了しているものとみなしてデータ読み出し動作を行わないと判定する。

続いて、ステップＳ１０８では、プレーン０のRCounterが指示するデータ群のリード動作を行う。最初のデータ群のデータが共通キャッシュ回路１１１に格納終了したら、レディービジーピンRBxをハイレベルに変更して、データ群の読み出しができる状態になったことを通知しても良い。またこれとともに、装置内部に設けた読み出しデータ群を指示するカウンタRCounterの値を変更して次の読み出し動作に備える。具体的にはRCounterの値に１を加算する。より具体的にはアドレス制御回路１０８−１内に設けられたプレーン０用のカラムアドレスカウンタの値を変更する。

続いて、ステップＳ１１０にて、当該データ群のプログラムベリファイタスクの結果、その結果が所定のベリファイ値をパス（Psss）しているかフェイル（Fail）か否かを判断する。パスか否かの判断は、所定の判断基準に従ってよい。パスと判断された場合は、次のデータ群の書込みとベリファイ動作を行うべく、ステップＳ１１１に遷移し、フェイルと判定された場合は、再度当該データ群の書込みを行うためにプログラム動作(ステップＳ１０５)へ遷移して再書込み動作を実行する。

続いて、ステップＳ１１０の条件判断でパスと判断されたら、ステップＳ１１１にて次のデータ群の書込みに備えて装置内部に設けた読み出しデータ群を指示するカウンタを変更する。具体的にはPCounterの値に１を加算する。より具体的にはアドレス制御回路１０８−２内に設けられたプレーン１用のカラムアドレスカウンタの値を変更する。

尚、ここでは４データ群の書込みおよび読み出しが終了した後は内部動作を終了するため、図ステップＳ１１２において、最終データ群までの書込みおよび読み出し動作が終了したか否かの条件判断を行う。最終データ群までの動作を完了したと判断された場合、具体的にはPCounterとRCounterの双方が３を超えたら、動作を終了する。一方、まだ最終データ群の動作を終了していないと判断されたらステップＳ１０４へ戻って未完了の動作を継続する。

レディービジーピンの制御
次に、図２２を用い、図２１中では表記されていないレディービジーピンRBxの制御について説明する。レディービジーピンRBxについては、図２１に示したタスクスケジュールフローとは独立に制御することができることを例示している。これは、常に共通キャッシュ回路１１１の内部状態を監視し、共通キャッシュ回路１１１にデータが無くなったらレディービジーピンRBxをロウレベルにし、ビジィ状態（Busy）を装置外部に通知するできる点で有利である。

図示するように、まず、ステップＳ２０１では、共通キャッシュ回路１１１中のキャッシュＡを監視し、キャッシュＡ（Cashe A）中のデータの有無について判定する。キャッシュＡ（Cashe A）中にデータが無い判断された場合（Ｙｅｓ）、ステップＳ２０２へ遷移する。一方、データがある状態と判断された場合（Ｎｏ）は、なにも動作を行わずに、終了する（Ｅｎｄ）。

続いて、ステップ２０２では、レディービジーピンRBxをロウレベルにし、ビジィ状態（Busy）を装置外部に通知する。

上記レディービジーピンRBxの制御のフローによれば、図２１のフロー中で１つのデータ群のデータが共通キャッシュ回路１１１への準備が完了すると、装置外部にデータを読み出すことが可能な状態とできる点で有利である。

尚、図示せぬが、不揮発性半導体記憶装置に接続される制御回路（コントローラ）が、例えばリードイネーブルピン/RExをトグルすることでデータを読み出す。しかしながら、前記共通キャッシュ回路１１１に準備できたデータ数以上のデータを読み出そうとした時刻において、次のデータ群のデータが未準備であることを制御回路(コントローラ)へ通知する手段を含む。

［変形例２（ベリファイタスクがパスするまで再書込みを行う一例）］
次に、図２３を用い、第４の実施形態の変形例２について説明する。本変形例２は、ベリファイタスクがパスするまで再書込みを行うことで、読出しタスクのデータ群と、書込みタスクおよびベリファイタスクのデータ群とを同期せない一例である。例えば、或るデータ群の書込みタスクと引き続くベリファイタスクにおいて、ベリファイタスクがフェイル（Fail）判定されると、再度書込み（本例では、データ群１について、合計３回の書込みタスクおよびベリファイタスクを行う）を場合が考え得る。この場合、２回目の書込みタスクとベリファイタスクに行われる読み出し動作は、データ群２を行うものである。

より具体的には、図示するように、時刻ｔ２，ｔ３の際、上記と同様のデータ群１について、書込みタスク（Prog #1）およびベリファイタスク（PVFY #1）を行う。

続いて、時刻ｔ４の際、本例では、上記ステップＳ１０７での行われるデータ群１についてのベリファイタスク（PVFY #1）がフェイル（Fail）と判定される。
ここで、本例を実行するフローは図２１と同様であるが、ステップＳ１０７での判定条件を変更する必要がある。先の例では、PCounter（第１カラムアドレスカウンタ）とRCounter（第２カラムアドレスカウンタ）の値が一致している場合は読み出し動作を行う判定をしたが、本変形例２ではRCounterの値がページを構成するデータ群の数を超えないときは読み出し動作を行う、と判定する。具体的には、RCounterが３を超えないときはステップＳ１０８へ遷移する。超えた場合はステップＳ１１０へ遷移する。

一方で、この際、プレーン０側では、上記と同様のデータ群１について、読出しタスク（Read #1）が実行される。

続いて、時刻ｔ５，ｔ６の際、フェイルと判定された上記と同様のデータ群１について再び、書込みタスク（Prog #1）およびベリファイタスク（PVFY #1）を行う（Retry (1)）。

続いて、時刻ｔ７の際、上記ステップＳ１０７での行われるデータ群１についてのベリファイタスク（PVFY #1）がフェイル（Fail）と再び判定される。この際、プレーン０側では、次のデータ群２について、読出しタスク（Read #2）が進められる。

続いて、時刻ｔ８，ｔ９の際、フェイルと判定された上記と同様のデータ群１について再び、書込みタスク（Prog #1）およびベリファイタスク（PVFY #1）を行う（Retry (2)）。

続いて、時刻ｔ１０の際、上記ステップＳ１０７での行われるデータ群１についてのベリファイタスク（PVFY #1）がパス（Pass）と再び判定される。この際、プレーン０側では、次のデータ群３について、読出しタスク（Read #3）が進められる。

続いて、時刻ｔ１１，ｔ１２の際、次のデータ群２について、書込みタスク（Prog #1）およびベリファイタスク（PVFY #2）を行う。この際、プレーン０側では、次のデータ群４について、読出しタスク（Read #4）が実行される。

以後、同様の動作について、全てのデータ読出しおよびデータ書込みが終了するまで、行われる。

［変形例３（ベリファイタスクと読出しタスクとを重複させる一例）］
次に、図２４を用い、変形例３について説明する。本例は、ベリファイタスクと読出しタスクとを重複させる一例に関するものである。

ここで、図１０から明らかなように、データ読出し動作（Read）におけるメモリセルに印加する電圧は、データ書込み動作（Program）やデータ消去動作（Erase）のそれに比べて相対的に低い。従って、データ読出し動作（読出しタスク時）およびベリファイタスク時では、データ書込み動作やデータ消去動作時よりも、ポンプ回路の出力できる電流は多くできる。

そこで、図２４に示すように、本変形例３では、この点に着目し、書込みタスクは一方のプレーンにおいてのみ動作させ、ベリファイタスクと読出しタスクは、時間的に重複させて、同時並行的に行う。

本例の場合の制御フローは、基本的に図２１と同様であるが、ステップＳ１０６からステップＳ１０８を時間的に同時に実行する点で相違する。従って、図２１のフローにおいては、必要に応じて適宜その順序を変形して利用することが可能である。

より具体的には、図示しない時刻ｔ０，ｔ１の際、上記と同様に、プレーン０，１についての読出しアドレス，書込みアドレス、および必要なコマンドが入力される。

続いて、時刻ｔ２の際、プレーン１側のデータ群１について、書込みタスク（Prog #1）を行う。

続いて、時刻ｔ３の際、プレーン１側のデータ群１についてベリファイタスク（PVFY #1）を行うと同時に、プレーン０側のデータ群１について読出しタスク（Read #1）を行う。これは、図１０に示したように、データ読出し動作時（読出しタスク時）およびベリファイタスク時では、データ書込み動作やデータ消去動作時よりも、ポンプ回路の出力できる電流は多くできるからである。

以後、同様の動作を全てのデータ読出しおよびデータ書込みが終了するまで、行う。
尚、本変形例３では、データ書込み動作とデータ読み出し動作を中心に説明したが、この動作に限定すべきものではなく、例えば、ポンプ回路の出力電流の多いデータ消去動作とデータ読出し動作との組み合わせも同様に適用することが可能である。特に、データ消去動作においては、図１０から明らかなように、その物理特性からデータ書込動作時に比べて相対的に時間を必要とするため、消費電流抑制、局所発熱の観点から本形態に述べたような複数のデータ群に分割して行われる。さらにはデータ書込み動作とデータ消去動作を組み合わせた書き換え動作と、データ読出し動作との組み合わせであっても良い。いずれの場合であっても、ページを単位とするデータ読出し動作にかかるデータの一部を、データ書込みやデータ消去の動作中であっても従来よりも時間的に早く取得することができる点で有利である。特に、例えば、本例のような抵抗変化メモリ等の不揮発性半導体記憶装置にとっては、その寄与するメリットが大きい。

［第５の実施形態］
次に、図２５および図２６を用い、第５の実施形態に係る不揮発性半導体記憶装置およびその制御動作について説明する。本実施形態は、第４の実施形態までに述べた、ページレジスタ回路等の内部構成は問わない。所謂Read while writeの一例である。ここでは、プレーン０の第１動作を消去（リセット）動作、プレーン１の第２動作をデータ読出し動作として例示し説明する。

＜構成例＞
図２５を用い、本例に係る構成例について説明する。本例では、メモリセルアレイ１００にバイアスを制御する動作なので、アレイ制御回路１０８−１が、図２５に示すようなフリップフロップ回路ＦＦ１１〜ＦＦ１４によりその状態を制御しているとする場合、USEL_UP（非選択）とPULSE状態にある場合を認識する信号(SUSPEND)_to_1を生成し、その信号を他方のプレーン、ここではプレーン１のアレイ制御回路１０８−２へ入力し、その期間は読み出し動作を一時中断（サスペンド）して、電流消費量が少なくなったらまた再開するように構成する点で、上記実施形態および変形例と相違する。

上記のような構成によれば、第１動作中で大きな電流消費をするような期間に、第２動作が重なることによる、電流供給能力その他の動作不安定要素を排除して安定動作に努めるとともに、しかし一方で動作を多重化することによる高速な不揮発性半導体記憶装置を構成することが可能である。

より具体的には、図示するように、本例は、アレイ制御回路１０８−１，１０８−２および認識信号生成部１０８−３を備える。

アレイ制御回路１０８−１は、複数のフリップフロップ回路ＦＦ１１〜ＦＦ１４，アンド回路ＡＮＤ１１〜ＡＮＤ１４により構成される。フリップフロップ回路ＦＦ１１の出力Ｑ（E_SETUP）は、アンド回路ＡＮＤ１１の入力に接続される。アンド回路ＡＮＤ１１の出力は、フリップフロップ回路ＦＦ１２の入力Ｄに接続される。フリップフロップ回路ＦＦ１２の出力Ｑ（E_USEL_UP）は、アンド回路ＡＮＤ１２の入力に接続される。アンド回路ＡＮＤ１２の出力は、フリップフロップ回路ＦＦ１３の入力Ｄに接続される。フリップフロップ回路ＦＦ１３の出力Ｑ（E_PULSE）は、アンド回路ＡＮＤ１３の入力に接続される。アンド回路ＡＮＤ１３の出力は、フリップフロップ回路ＦＦ１４の入力Ｄに接続される。フリップフロップ回路ＦＦ１４の出力Ｑ（E_RR）は、アンド回路ＡＮＤ１４の入力に接続される。フリップフロップ回路ＦＦ１１〜ＦＦ１４はリセット信号RSTnの入力によりリセットし、クロックClockの入力に同期して動作する。アンド回路ＡＮＤ１１〜ＡＮＤ１４の入力には、信号E_TIMEUPが入力される。

アレイ制御回路１０８−２は、複数のフリップフロップ回路ＦＦ２１〜ＦＦ２４，アンド回路ＡＮＤ２１〜ＡＮＤ２４により構成される。フリップフロップ回路ＦＦ２１の出力Ｑ（R_SETUP）は、アンド回路ＡＮＤ２１の入力に接続される。アンド回路ＡＮＤ２１の出力は、フリップフロップ回路ＦＦ２２の入力Ｄに接続される。フリップフロップ回路ＦＦ２２の出力Ｑ（R_USEL_UP）は、アンド回路ＡＮＤ２２の入力に接続される。アンド回路ＡＮＤ２２の出力は、フリップフロップ回路ＦＦ２３の入力Ｄに接続される。フリップフロップ回路ＦＦ２３の出力Ｑ（R_PULSE）は、アンド回路ＡＮＤ２３の入力に接続される。アンド回路ＡＮＤ２３の出力は、フリップフロップ回路ＦＦ２４の入力Ｄに接続される。フリップフロップ回路ＦＦ２４の出力Ｑ（R_RR）は、アンド回路ＡＮＤ２４の入力に接続される。フリップフロップ回路ＦＦ２１〜ＦＦ２４はリセット信号RSTnの入力によりリセットし、クロックClockの入力に同期して動作する。アンド回路ＡＮＤ２１〜ＡＮＤ２４の入力には、認識信号生成部１０８−３の出力が入力される。

認識信号生成部１０８−３は、プレーン１，０間のUSEL_UP（非選択）とPULSE状態にある場合を認識する信号SUSPEND_to_1を生成し、その信号を他方のプレーン１のアレイ制御回路１０８−２へ入力し、その期間は読み出し動作を一時中断（サスペンド）させ、電流消費量が少なくなったらまた再開するように構成される。本例では、オア回路ＯＲ，インバータＩＮ０，アンド回路ＡＮＤ３０により構成される。
オア回路ＯＲの入力は、フリップフロップ回路ＦＦ１２，ＦＦ１３，ＦＦ１４の出力E_USEL_UP, E_PULSE, E_RRに接続され、サスペンド信号SUSPEND_to_1を出力する。インバータＩＮ０の入力はオア回路ＯＲの出力（サスペンド信号SUSPEND_to_1）が接続される。アンド回路ＡＮＤ３０の入力はインバータＩＮ０の入力および信号R_TIMEUPが接続され、出力はアンド回路ＡＮＤ２１〜２４の入力に接続される。

＜制御動作＞
次に、図２６に沿って、本例に係る不揮発性半導体記憶装置の制御動作について説明する。ここでは、可変抵抗素子を用いるReRAMのデータ消去動作（リセット動作）例示して説明する。

ここで、図１０に示したように、データ消去動作は、選択された可変抵抗素子３３を電流パルスによりジュール加熱して、その可変抵抗素子３３における酸化還元反応を促進させることにより行う。例えば、図示するように、時間tresetの間、ワード線ＷＬおよびビット線ＢＬの間に消去電圧（Vreset）を与える。このとき時間tresetは、例えば、数マイクロ秒程度、その電流は１メモリセルあたり数マイクロアンペア程度である。

尚、データ消去動作も、データ読出し、書込み動作と同様に、複数のデータ群番号が付される複数の消去タスクに分割して制御される。そのため、制御回路１０７は、データ消去，書込み，読み出し動作（第１動作）を、複数のデータ群番号が付される複数の消去，読出し，書込み，およびベリファイタスクに分割して制御し、データ消去，書込み，読み出し動作（第２動作）を、複数のデータ群番号が付される複数の消去，読出し，書込み，およびベリファイタスクに分割して制御する。

消去速度を確保するため複数メモリセルを同時にリセット（消去）しようとする場合は、相応の電流を相応の時間供給する必要がある。このときに第２動作として、低電圧とはいえデータ読出し動作（複数のデータ読出しタスク）を行うことは、動作の不安定化や必要以上の電源安定化時間確保等の観点から好ましいとはいえない。

そこで、本例では、図２６に示すように、例えば、シーケンス制御回路１０７、アレイ制御回路１０８−１、１０８−２、チャージポンプ制御回路１０９−１、１０９−２、ページレジスタ制御回路１１０−１，１１０−２によって制御する。尚、図示せぬが、これらは装置に内蔵したクロック発生回路によってタイミング制御された同期回路を有する。クロック制御されたフリップフロップ回路によってその状態を認識し、かつ詳述しないがタイマカウンタ、デコーダ回路の出力するタイミングによって例えばワード線への電圧印加、パルス印加時間の制御を行う。

具体的には、図２６に示すように、時刻ｔ０の際、プレーン１側のデータ群１の読出しタスク（READ #1(1)）が行われている。

続いて、時刻ｔ１の際、プレーン０側において非選択ワード線UnSel WLにインヒビット電圧(VUX)を印加するタイミング(E_USEL_UP)で、認識信号生成部１０８−３からの認識信号 SUSPEND_to_1が”Ｈ”状態とされる。すると、プレーン１側で実行中のデータ群１の読出しタスク（READ #1(1)）が中止状態（SUSPEND）とされる。

続いて、時刻ｔ２の際、プレーン０側の選択ビット線Sel BLに消去電圧VSELが与えられ、データ消去動作が行われる。

続いて、時刻ｔ３の際、プレーン０側の選択ビット線Sel BLの電圧がオフとされる。

続いて、時刻ｔ４の際、プレーン０側の非選択ワード線UnSel WLの電圧がオフされ、消去動作が終了したタイミングで、認識信号生成部１０８−３からの認識信号 SUSPEND_to_1が”Ｌ”状態とされる。すると、プレーン１側で中止状態（SUSPEND）のデータ群１の読出しタスク（READ #1(2)）が、再び実行（resume）とされる。

上記のように、本例の制御動作では、消去（リセット）バイアスを印加するタイミング（PULSE）の期間（時刻ｔ１〜時刻ｔ４）がもっとも電流を消費する期間であるため、この期間（消去タスク）中については、他方のプレーン、ここではプレーン１の第２動作のいずれか一つのタスク（Read #1）を行わないように制御する。

換言すると、本例の制御動作では、電力消費が大きいマスター動作（本例では、データ消去動作）と、マスター動作よりも電力消費が小さくマスター動作に従属するスレーブ動作（本例では、データ読み出し動作）の関係を認識する。そして、マスター動作の開始により、スレーブ動作はそのタスクを中断させられ、マスター動作の終了により、スレーブ動作はそのタスクを再開させられる、ように例えば認識信号生成部１０８−３からの認識信号等により制御されるものである。

尚、本実施形態では、電流と、相対的に長い時間を必要とするデータ消去動作（リセット）のみについて説明した。しかしながら、データ書込み動作（セット）動作においても、その同時データ書込みビット数等の動作条件によって、同様に適用でき同様の効果が得られることは勿論である。さらに、図１５で示したように、第１と第２動作の組み合わせは前記に限ることはないため同種動作、異種動作であっても同様に構成してもよい。即ち、認識信号生成部１０８−３は、第１動作の消去，読出し，書込み，およびベリファイタスクのいずれか一つを中止状態（Suspend）とさせて、中止状態の間(時刻ｔ１〜ｔ４)に、第２動作の消去，読出し，書込み，およびベリファイタスクのいずれか一つを開始し、このタスクが終了した際（時刻ｔ４）に、中止状態とさせた第１動作の消去，読出し，書込み，およびベリファイタスクのいずれか一つを再開させる（resume）。

＜本例が包含し得る態様＞
また、上記実施形態および変形例は、以下の態様を含む。
（１） 電気的に書き換え可能な抵抗値をデータとして記憶する可変抵抗素子を有する複数のメモリセルをそれぞれ備え、半導体基板上に複数積層される三次元構造の第１，第２部分から少なくとも構成されるメモリセルアレイと、前記第１部分に対するデータの消去，書込み，読み出し動作のうちのいずれか一つの第１動作と、前記第２部分に対するデータの消去，書込み，読み出し動作のうちのいずれか一つの第２動作とを時間的に重複して行うように制御する制御回路とを含む不揮発性半導体記憶装置。

（２） （１）の不揮発性半導体記憶装置において、前記第１動作の用に供される第１データ保持回路と、前記第２動作の用に供される第２データ保持回路とを更に含む。

（３） （２）の不揮発性半導体記憶装置において、前記第１データ保持回路と前記メモリセルアレイの前記第１部分とを接続する第１バスと、前記第２データ保持回路と前記メモリセルアレイの前記第２部分とを接続する第２バスとを更に含む。

（４） （２）または（３）の不揮発性半導体記憶装置において、出力が前記第１，第２データ保持回路に共通に接続され、前記第１，第２データ保持回路の共通に使用される第３データ保持回路を更に含む。

（５） （１）乃至（４）の不揮発性半導体記憶装置において、前記第１動作を実行中において、前記第２動作を開始できるか否かを外部に通知するための手段を更に含む。

（６） 電気的に書き換え可能な抵抗値をデータとして記憶する可変抵抗素子を有する複数のメモリセルをそれぞれ備える第１，第２部分から少なくとも構成されるメモリセルアレイに対して、前記第１部分に対するデータの消去，書込み，読み出し動作のうちのいずれか一つの第１動作と、前記第２部分に対するデータの消去，書込み，読み出し動作のうちのいずれか一つの第２動作とを時間的に重複して行うように制御する不揮発性半導体記憶装置の制御方法。

（７） （６）の制御方法において、前記不揮発性半導体記憶装置は、前記第１動作の用に供される第１データ保持回路と、前記第２動作の用に供される第２データ保持回路とを更に含む。

（８） （７）の制御方法において、前記不揮発性半導体記憶装置は、前記第１データ保持回路と前記メモリセルアレイの前記第１部分とを接続する第１バスと、前記第２データ保持回路と前記メモリセルアレイの前記第２部分とを接続する第２バスとを更に含む。

（９） （７）または（８）の制御方法において、前記不揮発性半導体記憶装置は、出力が前記第１，第２データ保持回路に共通に接続され、前記第１，第２データ保持回路の共通に使用される第３データ保持回路を更に含む。

（１０） （６）乃至（９）の制御方法において、前記不揮発性半導体記憶装置は、前記第１動作を実行中において、前記第２動作を開始できるか否かを外部に通知するための手段を更に含む。

以上、第１乃至第５の実施形態、および変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態および変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１００…メモリセルアレイ、１００−１…第１部分（Plane 0）、１００−２…第２部分（Plane 1）、１０７…制御回路、Ｂ１…第１データ保持回路、Ｂ２…第２データ保持回路、PRBUS0[7:0]…第１バス、PRBUS1[7:0]…第２バス。

Claims (8)

1. 電気的に書き換え可能な抵抗値をデータとして記憶する可変抵抗素子を有する複数のメモリセルをそれぞれ備える第１，第２部分から少なくとも構成されるメモリセルアレイと、
   前記第１部分に対するデータの消去，書込み，読み出し動作のうちのいずれか一つの第１動作と、前記第２部分に対するデータの消去，書込み，読み出し動作のうちのいずれか一つの第２動作とを時間的に重複して行うように制御する制御回路とを具備し、
   前記制御回路は、前記データの読出し動作を複数の読出しタスクに分割して制御し、前記データの書込み動作を複数の書込みタスクおよび複数のベリファイタスクに分割して制御し、
   前記複数のベリファイタスクを行った後に、前記複数の読出しタスクをそれぞれ行うように制御すること
   を特徴とする不揮発性半導体記憶装置。
2. 電気的に書き換え可能な抵抗値をデータとして記憶する可変抵抗素子を有する複数のメモリセルをそれぞれ備える第１，第２部分から少なくとも構成されるメモリセルアレイと、
   前記第１部分に対するデータの消去，書込み，読み出し動作のうちのいずれか一つの第１動作と、前記第２部分に対するデータの消去，書込み，読み出し動作のうちのいずれか一つの第２動作とを時間的に重複して行うように制御する制御回路とを具備し、
   前記制御回路は、前記データの読出し動作を複数のデータ群番号が付される読出しタスクに分割して制御し、前記データの書込み動作を複数のデータ群番号が付される書込みタスクおよび複数のベリファイタスクに分割して制御し、
   データ書込み動作の前記データ群番号を指示する第１カラムアドレスカウンタと、
   データ読出し動作の前記データ群番号を指示する第２カラムアドレスカウンタとを更に具備し、
   前記データ書込み動作のデータ群番号と前記データ読み出し動作のデータ群番号とを同期させないように、前記第１，第２カラムアドレスカウンタそれぞれが独立に動作すること
   を特徴とする不揮発性半導体記憶装置。
3. 電気的に書き換え可能な抵抗値をデータとして記憶する可変抵抗素子を有する複数のメモリセルをそれぞれ備える第１，第２部分から少なくとも構成されるメモリセルアレイと、
   前記第１部分に対するデータの消去，書込み，読み出し動作のうちのいずれか一つの第１動作と、前記第２部分に対するデータの消去，書込み，読み出し動作のうちのいずれか一つの第２動作とを時間的に重複して行うように制御する制御回路とを具備し、
   前記制御回路は、前記データの読出し動作を複数の読出しタスクに分割して制御し、前記データの書込み動作を複数の書込みタスクおよび複数のベリファイタスクに分割して制御し、
   前記複数のベリファイタスクと前記複数の読出しタスクとをそれぞれ時間的に重複させて行うように制御すること
   を特徴とする不揮発性半導体記憶装置。
4. 電気的に書き換え可能な抵抗値をデータとして記憶する可変抵抗素子を有する複数のメモリセルをそれぞれ備える第１，第２部分から少なくとも構成されるメモリセルアレイと、
   前記第１部分に対するデータの消去，書込み，読み出し動作のうちのいずれか一つの第１動作と、前記第２部分に対するデータの消去，書込み，読み出し動作のうちのいずれか一つの第２動作とを時間的に重複して行うように制御する制御回路と、
   前記第１動作の用に供される第１データ保持回路と、前記第２動作の用に供される第２データ保持回路と、
   前記第１データ保持回路と前記メモリセルアレイの前記第１部分とを接続する第１バスと、
   前記第２データ保持回路と前記メモリセルアレイの前記第２部分とを接続する第２バスと、
   出力が前記第１，第２データ保持回路に共通に接続され、前記第１，第２動作に共通に使用される第３データ保持回路と
   を具備し、
   前記制御回路は、前記データの読出し動作を複数の読出しタスクに分割して制御し、前記データの書込み動作を複数の書込みタスクおよび複数のベリファイタスクに分割して制御し、
   前記複数のベリファイタスクを行った後に、前記複数の読出しタスクをそれぞれ行うように制御すること、
   を特徴とする不揮発性半導体記憶装置。
5. 電気的に書き換え可能な抵抗値をデータとして記憶する可変抵抗素子を有する複数のメモリセルをそれぞれ備える第１，第２部分から少なくとも構成されるメモリセルアレイと、
   前記第１部分に対するデータの消去，書込み，読み出し動作のうちのいずれか一つの第１動作と、前記第２部分に対するデータの消去，書込み，読み出し動作のうちのいずれか一つの第２動作とを時間的に重複して行うように制御する制御回路と、
   前記第１動作の用に供される第１データ保持回路と、前記第２動作の用に供される第２データ保持回路と、
   前記第１データ保持回路と前記メモリセルアレイの前記第１部分とを接続する第１バスと、
   前記第２データ保持回路と前記メモリセルアレイの前記第２部分とを接続する第２バスと、
   出力が前記第１，第２データ保持回路に共通に接続され、前記第１，第２動作に共通に使用される第３データ保持回路と
   を具備し、
   前記制御回路は、前記データの読出し動作を複数のデータ群番号が付される読出しタスクに分割して制御し、前記データの書込み動作を複数のデータ群番号が付される書込みタスクおよび複数のベリファイタスクに分割して制御し、
   データ書込み動作の前記データ群番号を指示する第１カラムアドレスカウンタと、
   データ読出し動作の前記データ群番号を指示する第２カラムアドレスカウンタとを更に具備し、
   前記データ書込み動作のデータ群番号と前記データ読み出し動作のデータ群番号とを同期させないように、前記第１，第２カラムアドレスカウンタそれぞれが独立に動作すること
   前記制御回路は、前記データの読出し動作を複数の読出しタスクに分割して制御し、前記データの書込み動作を複数の書込みタスクおよび複数のベリファイタスクに分割して制御し、
   前記複数のベリファイタスクと前記複数の読出しタスクとをそれぞれ時間的に重複させて行うように制御すること
   を特徴とする不揮発性半導体記憶装置。
6. 前記制御回路は、前記データの消去動作を複数のデータ群番号が付される消去タスクに分割して制御することで、
   前記第１動作を、複数のデータ群番号が付される消去，読出し，書込み，およびベリファイタスクに分割して制御し、
   前記第２動作を、複数のデータ群番号が付される消去，読出し，書込み，およびベリファイタスクに分割して制御し、
   前記第１，第２動作の状態を前記第１，第２部分に認識させる認識信号を生成する認識信号生成部を更に具備し、
   前記認識信号生成部は、前記第１動作の消去，読出し，書込み，およびベリファイタスクのいずれか一つを中止状態とさせて、
   前記中止状態の間に、前記第２動作の消去，読出し，書込み，およびベリファイタスクのいずれか一つを開始し、このタスクが終了した際に、
   前記中止状態とさせた第１動作の消去，読出し，書込み，およびベリファイタスクのいずれか一つを再開させる、ように制御すること
   を特徴とする請求項２、３、５のいずれかに記載の不揮発性半導体記憶装置。
7. 前記第１動作の実行中において、前記第２動作を開始できるか否かを外部に通知するための手段を更に具備すること
   を特徴とする請求項１乃至６のいずれかに記載の不揮発性半導体記憶装置。
8. 前記第３データ保持回路から前記第１データ保持回路または前記第２データ保持回路にデータ転送をする際に、その転送データから冗長コードを生成する訂正コード生成回路と、
   前記第１データ保持回路または前記第２データ保持回路から前記第３データ保持回路へデータを転送する際に、その転送データからエラーの有無を検知し、エラーが検知された場合には、そのエラーの訂正を行うエラー検知回路とを更に具備すること
   を特徴とする請求項４または５に記載の不揮発性半導体記憶装置。

Images