JP5423085B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は一般に半導体装置に係り、特に強誘電体膜を有する半導体装置の製造方法に関する The present invention generally relates to semiconductor devices, and more particularly to a method of manufacturing a semiconductor device having a ferroelectric film.
強誘電体メモリ装置(FeRAM)は、電源を切っても記憶した情報を保持することのできる不揮発性半導体記憶装置である。FeRAMでは、情報の記憶を、強誘電体のヒステリシス特性を利用して行う。 A ferroelectric memory device (FeRAM) is a nonvolatile semiconductor memory device that can retain stored information even when the power is turned off. In FeRAM, information is stored using the hysteresis characteristic of a ferroelectric substance.
典型的なFeRAMは強誘電体膜を1対の電極により挟持した強誘電体キャパシタを有し、電極間の印加電圧に応じて前記強誘電体キャパシタ中に分極を誘起することにより、情報を記憶する。このように強誘電体膜中に分極の形で書き込まれた情報は、印加電圧を取り去っても保持される。 A typical FeRAM has a ferroelectric capacitor in which a ferroelectric film is sandwiched between a pair of electrodes, and information is stored by inducing polarization in the ferroelectric capacitor according to an applied voltage between the electrodes. To do. Information written in the form of polarization in the ferroelectric film in this way is retained even when the applied voltage is removed.
かかる強誘電体キャパシタでは、印加電圧の極性を反転すれば自発分極の極性も反転する。そこで、この自発分極を検出することにより、書き込まれた情報を読み出すことが出来る。FeRAMはフラッシュメモリに比べ低電圧で動作し、かつ電圧駆動型の素子であるため、低電力で高速の情報の書き込みが可能である。一般にFeRAMでは、前記強誘電体膜として、組成が概略的にPb(Zr,Ti)O3で表されるPZTなどのペロブスカイト膜が使われる。このPZT膜は、他にCaやLaなどを含んでいる場合もあり、また前記の化学量論組成(Zr,Ti)O3からずれた非化学量論組成を有する場合もある。特にPZTにおいて酸素が前記化学量論組成から不足して酸素欠損が生じると、反転電荷量で代表される本来の強誘電性やリーク電流特性が劣化するため、FeRAMの製造プロセスにおいて酸素欠損を補償することが重要である。 In such a ferroelectric capacitor, if the polarity of the applied voltage is reversed, the polarity of the spontaneous polarization is also reversed. Therefore, the written information can be read by detecting the spontaneous polarization. FeRAM operates at a lower voltage than a flash memory and is a voltage-driven element, so that information can be written at high speed with low power. In general, in FeRAM, a perovskite film such as PZT whose composition is approximately represented by Pb (Zr, Ti) O 3 is used as the ferroelectric film. In addition, the PZT film may contain Ca, La, or the like, or may have a non-stoichiometric composition deviated from the stoichiometric composition (Zr, Ti) O 3 . In particular, when oxygen deficiency occurs due to oxygen deficiency in the stoichiometric composition in PZT, the original ferroelectricity and leakage current characteristics represented by the inversion charge amount deteriorate, so that oxygen deficiency is compensated in the FeRAM manufacturing process. It is important to.
図1は、いわゆるプレーナ型のFeRAMの概略的構造を示す図である。 FIG. 1 is a diagram showing a schematic structure of a so-called planar type FeRAM.
図1を参照するに、シリコン基板11上にはSTI(シャロートレンチアイソレーション)構造の素子分離領域11Iによりメモリセルトランジスタのための素子領域11Aが画成されており、前記素子領域11Aにおいては前記シリコン基板11上にゲート絶縁膜12を介してメモリセルトランジスタのポリシリコンゲート電極13が形成されており、前記シリコン基板中には、前記ゲート電極13直下のチャネル領域11Chを挟んで、一対のLDD領域11a,11bが、例えばn型拡散領域により形成されている。
Referring to FIG. 1, an
また前記ゲート電極13はその両側壁面上に側壁絶縁膜13Wを担持し、前記素子領域11Aでは前記シリコン基板11中、前記一対の側壁絶縁膜13Wの、前記チャネル領域11Chから見てそれぞれ外側に、例えばn+型のソース領域13cおよびドレイン領域13dが形成されている。
The
前記ゲート電極13は、側壁絶縁膜13W共々、シリコン酸化膜などよりなる絶縁膜14により覆われ、前記絶縁膜14中には、前記ドレイン領域13dにコンタクトして、例えばW(タングステン)よりなるプラグ14Aが、Ta/TaNなど、高融点金属膜およびその窒化物膜の積層よりなる密着膜14Bを介して形成されている。
The
さらに前記絶縁膜14の上面は、例えばSiONなどよりなり、酸素の侵入を素子する酸素バリア膜15により覆われ、その上に第1の層間絶縁膜16が、例えばシリコン酸化膜により形成されている。
Further, the upper surface of the
前記層間絶縁膜16の一部16Aには、Ptなどよりなる下部電極16Bが形成され、前記下部電極16B上には例えばPZTなどのペロブスカイト膜よりなる強誘電体膜16Cが、例えばスパッタにより、(111)配向で形成されている。さらに前記強誘電体膜16C上には、例えばIrOxなどの導電性酸化物よりなる上部電極16Dが形成されている。前記下部電極16B,強誘電体膜16Cおよび上部電極16Dは、強誘電体キャパシタ16Qを構成する。
A
さらに前記層間絶縁膜16は、前記強誘電体キャパシタ16Q共々、酸化アルミニウム(Al2O3)よりなり水素の侵入を阻止する絶縁性水素バリア膜17により覆われ、さらに例えばシリコン酸化膜よりなる第2の層間絶縁膜18が、前記絶縁性水素バリア膜17を覆って形成される。
Further, the
前記第2の層間絶縁膜18は平坦化された上面が、前記絶縁性水素バリア膜17と同様な別の水素バリア膜19により覆われており、さらにその上に前記第1あるいは第2の層間絶縁膜と同様な第3の層間絶縁膜20が形成される。
The planarized upper surface of the second
さらに前記第3の層間絶縁膜20および前記水素バリア膜19を貫通し、前記第2の層間絶縁膜18中に侵入するビアホール18VAを、前記上部電極16Dを露出するように形成し、前記ビアホールを、Ti/TiN積層構造膜、あるいはTiN膜などの密着膜兼導電性水素バリア膜18aを介してタングステンで埋込み、タングステンプラグ18Aが形成される。
Further, a via hole 18VA penetrating through the third
同様に前記第3の層間絶縁膜20および前記水素バリア膜19を貫通し、さらに前記第2の層間絶縁膜18,絶縁性水素バリア膜17および第1の層間絶縁膜16を貫通し、前記Wプラグ14Aを露出するビアホールVBを形成し、前記ビアホール18VBをTiN膜やTi/TiN積層構造膜などの密着膜18bを介してタングステンで埋込み、タングステンプラグ18Bが形成される。
Similarly, it penetrates through the third
さらも前記第3の層間絶縁膜20中に8は、前記絶縁性水素バリア膜17、第2の層間絶縁膜18、および絶縁性水素バリア膜17を貫通して前記下部電極16Bを露出するビアホールVCが形成され、前記ビアホール18VCは、同様にTiN膜やTi/TiN積層構造膜などの密着膜18cを介してタングステンで埋込み、タングステンプラグ18Cが形成されている。
Further, 8 in the third
ところで、近年ではFeRAMにおいても微細化に対する厳しい要求が課せられており、これに伴い強誘電体キャパシタの微細化が要求されている。このような強誘電体キャパシタの微細化に伴いビアプラグ18Aも微細化されており、ビアプラグ18Aが形成されるビアホール18VAのアスペクト比が増大している。
Incidentally, in recent years, strict requirements for miniaturization have been imposed on FeRAM, and accordingly, miniaturization of ferroelectric capacitors is required. With such miniaturization of the ferroelectric capacitor, the
図2は、前記ビアプラグ18Aが形成されるビアホール18VA上への前記密着膜18aの形成を示す図である。
FIG. 2 is a diagram showing the formation of the
図2の例では、前記導電性水素バリア膜18aは、通常のスパッタ法により形成されているが、通常のスパッタ法では、ターゲットの全面からスパッタされた金属粒子が様々な方向から前記層間絶縁膜20上に飛来するため、前記ビアプラグ18Aのアスペクト比が増大すると、ビアホール18VAの開口上縁部近傍に庇構造18oが形成される一方、ビアホール18VAの側壁面や底面には不連続で不完全な膜が形成されるだけとなり、ビアホール18VAをタングステンプラグ18Aで充填した後も、ビアホール18VAとタングステンプラグ18Aの界面を伝って水素が強誘電体キャパシタ16Qに容易に侵入し、強誘電体膜16Cを還元してしまう問題が生じやすい。またこのようにビアホール18VAの開口上縁部近傍に導電性水素バリア膜18aの庇構造が形成されている場合、かかるビアホール18VAをCVD法によりタングステップ膜で充填してタングステンプラグ18Aを形成しても、形成されたタングステンプラグ18A中にはシームやボイドなどの欠陥が形成されやすく、このような欠陥にHFなどの不純物が侵入すると、後々、FeRAMの信頼性に対して様々な問題が引き起こされる恐れがある。
In the example of FIG. 2, the conductive
これに対し従来、図3に示すように、スパッタターゲット34の背後に、逆極性のマグネット35A,35Bを配設したマグネトロン35を設け、前記マグネトロン35からの磁場により電子を捕捉し、高密度プラズマをスパッタターゲット34の表面近傍に局所的に形成する構成の、いわゆる自己イオン化プラズマ(SIP:self-ionized plasma)型とよばれるスパッタ装置30が知られている。
In contrast, conventionally, as shown in FIG. 3, a
図3を参照するに、SIP型のスパッタ装置30は直流マグネトロンスパッタ装置の一種であり、排気ポート31Aにおいて排気される処理容器31を備え、前記処理容器31中には被処理基板31を保持する基板保持台32が配設されている。また前記処理容器31内部には、ガスポート31Bより、アルゴン(Ar)ガスなどのプラズマガスが、ガス源31Cより供給される。
Referring to FIG. 3, the SIP-
前記処理容器31の上部には、前記基板保持台32上の被処理基板33に対向するように、スパッタターゲット34が配設されており、スパッタターゲット34には負の直流バイアスが印加され、基板保持台32には、交流電源32Aから交流バイアスが印加される。
A
かかるSIP型のスパッタ装置30では、前記マグネトロン35がスパッタターゲット34の背後において、スパッタターゲットの中心軸34Cの回りで回動され、前記スパッタターゲット34の表面近傍には、前記マグネトロン35に対応して局所的に高密度プラズマが形成される。そこでこのような局所的な高密度プラズマによりスパッタされた金属粒子は、図4に示すようにスパッタターゲット34のプラズマ形成領域から略垂直方向に放出されたものが、ほぼそのまま、前記被処理基板32に、前記被処理基板32の基板面に対して略垂直に飛来し、堆積する。このため、SIP型のスパッタ装置30を使うことにより、アスペクト比が大きく深いビアホールであっても、庇構造を形成することなく、ビアホール底部に所望の成膜を効率的に行うことが可能となる。さらに前記マグネトロン35を、前記スパッタターゲット34の中心軸34Cの回りで回動させることにより、前記被処理基板32の表面に一様な金属粒子の堆積が生じる。
In the SIP
図3のスパッタ装置30は、アプライドマテリアル社より、登録商標面APPLIED ENDURAとして市販されており、多層配線構造において、径が0.35μm以下でアスペクト比が非常に大きいビアホールや配線溝にTi/TiN積層膜構造の密着膜を形成する際に使われている。 3 is commercially available from Applied Materials as a registered trademark APPENDED ENDURA. In a multilayer wiring structure, Ti / TiN is formed in a via hole or wiring groove having a diameter of 0.35 μm or less and a very large aspect ratio. It is used when forming an adhesion film with a laminated film structure.
一方、このようなSIP型のスパッタ装置30を使った場合、径が0.35μm以下の非常に微細なビアホールでも、底面および側壁面を金属膜で覆うことはできるものの、また、ビアホールの底面においては十分な成膜速度が得られ、所望の膜厚の金属膜が形成されるものの、側壁面では金属膜の成膜速度が非常に遅く、3nm/分程度にしかならないため、形成される金属膜の膜厚が特にビアホールの側壁面において薄くなり、金属膜をビアホール側壁面に5nmを超える膜厚で形成することが困難であるという問題が生じる。これはまた、このようなSIP型のスパッタ装置30を、FeRAMのビアホール18VAへの導電性水素バリア膜18aの形成に使った場合、ビアホール18VAの側壁面において膜18aの膜厚が図4に示すように薄くなりすぎ、水素バリア膜としての機能が十分に果たされない恐れがあることを意味する。実際に電気特性が不良なFeRAMを解析してみると、ビアホール18VA底部の外周部近傍において強誘電体膜16Cの還元が生じており、このような部分において水素が、図5に矢印で示すようにバリア膜を超えて侵入していることが確認されている。またSIP型のスパッタ装置30では、プラズマの形成がターゲット表面のうち、マグネトロン35近傍の領域に限定されるため、水素バリアとして有効な膜厚の成膜を被処理基板の全面にわたって行おうとすると、マグネトロン35を、プラズマを形成したまま軸回りで回転させるなど、ターゲット背面で移動さる必要があるが、このようなプロセスでは基板処理に長い時間がかかり、またこれに伴い被処理基板33およびターゲット34の温度が上昇してしまう問題が生じる。
On the other hand, when such a SIP-
一の側面によれば半導体装置の製造方法は、基板上に、下部電極、絶縁性の金属酸化物からなる容量絶縁膜及び上部電極を有するキャパシタを形成する工程と、前記キャパシタを覆う層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記上部電極が露出する接続孔を形成する工程と、ターゲット表面に局所的にプラズマを形成してスパッタを行う自己イオン化プラズマスパッタ法を使用して、前記接続孔の内面および前記層間絶縁膜上に第1の導電性バリア膜を成膜する工程と、ターゲットの全面にプラズマを形成してスパッタを行う非自己イオン化プラズマスパッタ法を使用して、前記第1の導電性バリア膜上に積層して第2の導電性バリア膜を成膜する工程と、次いで、前記第2の導電性バリア膜により内面が画定される前記接続孔を、金属により埋める工程とを有する。 According to one aspect, a method of manufacturing a semiconductor device includes: forming a capacitor having a lower electrode, a capacitive insulating film made of an insulating metal oxide and an upper electrode on a substrate; and an interlayer insulating film covering the capacitor Using the self-ionizing plasma sputtering method in which sputtering is performed by locally forming plasma on the target surface, forming a connection hole exposing the upper electrode in the interlayer insulating film, Using a non-self-ionized plasma sputtering method in which a first conductive barrier film is formed on the inner surface of the connection hole and the interlayer insulating film, and plasma is formed on the entire surface of the target for sputtering. A step of forming a second conductive barrier film by laminating on the first conductive barrier film, and then forming the connection hole whose inner surface is defined by the second conductive barrier film. That having a and the step of filling the metal.
前記接続孔の内面および前記層間絶縁膜上に第1の導電性バリア膜を、ターゲット表面に局所的にプラズマを形成してスパッタを行う自己イオン化プラズマスパッタ法を使用して成膜することにより、前記接続孔がアスペクト比の大きなものであっても、接続孔底部に前記第1の導電性バリア膜を十分な厚さで、かつ前記接続孔の開口上縁部近傍に庇構造を形成することなく成膜することができ、かつ、このようにして形成した第1の導電性バリア膜の上に、非自己イオン化プラズマスパッタ法を使用して、前記第1の導電性バリア膜上に積層して第2の導電性バリア膜を成膜することにより、前記第1の導電性バリア膜の膜厚が薄くなりやすい前記接続孔の側壁面に、前記第2の導電性バリア膜を十分な膜厚で成膜することが可能となり、前記接続孔の底面の周辺部において前記第1の導電性バリア膜を介して生じやすい、強誘電体キャパシタ中への水素の侵入を効果的に阻止することが可能となる。 A first conductive barrier film is formed on the inner surface of the connection hole and the interlayer insulating film by using a self-ionized plasma sputtering method in which plasma is locally formed on the target surface to perform sputtering, Even if the connection hole has a large aspect ratio, the first conductive barrier film is sufficiently thick at the bottom of the connection hole, and a saddle structure is formed in the vicinity of the upper edge of the connection hole. And can be laminated on the first conductive barrier film using the non-self ionized plasma sputtering method on the first conductive barrier film thus formed. By forming the second conductive barrier film, a sufficient film of the second conductive barrier film is formed on the side wall surface of the connection hole where the film thickness of the first conductive barrier film tends to be thin. It becomes possible to form a film with a thickness, Serial prone through the first conductive barrier film in the peripheral portion of the bottom surface of the connection hole, it is possible to effectively prevent entry of hydrogen into the ferroelectric capacitor during.
[第1の実施形態]
図6A〜図6Dは、第1の実施形態によるFeRAMにおけるビアプラグ18Aの形成工程を示す図である。なお本実施形態のFeRAMは先に図1で説明した従来のFeRAM10と、導電性水素バリア膜18aの構成以外、類似した構成を有しており、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。以下の説明では、導電性バリア膜18aとしてTi膜18TとTiN膜18Nを積層した積層構造膜を形成する場合を説明する。
[First Embodiment]
6A to 6D are views showing a process of forming a via
図6Aを参照するに、本実施形態では前記層間絶縁膜20中にビアホール18VAを形成した後、前記ビアホール18VAの底面および側壁面を、最初に前記図3のSIP型スパッタ装置を使い、前記Ti膜18Tにより連続的に覆う。
Referring to FIG. 6A, in the present embodiment, after forming the via hole 18VA in the
より具体的には、前記層間絶縁膜20中に前記ビアホール18Aを、350nmの径および1400nmの深さで形成した後、前記基板11を図3で説明したSIP型スパッタ装置30の処理容器33中に導入し、前記基板保持台32上に被処理基板33として載置する。また前記ターゲット34としてTiターゲットが装着されている。ただし本発明は上記の特定のビア径およびビア深さに限定されるものではなく、アスペクト比が大きなビアホールに対して一般的に有効である。
More specifically, after the via
さらに前記処理容器中にArガスを常圧下、60sccmの流量で導入し、基板保持台32に250Wの交流バイアスを印加する。この状態で前記ターゲット34に2250Wの直流パワーを投入し、前記ターゲット34のうち、マグネトロン35直下の部分に局所的に高密度プラズマを励起し、前記Ti膜18Tを、平坦面上における膜厚(ブランケット膜厚)が約10nmとなるように形成する。このプロセスでは、前記被処理基板33の温度が約200℃程度まで上昇する。
Further, Ar gas is introduced into the processing vessel at a flow rate of 60 sccm under normal pressure, and an AC bias of 250 W is applied to the
図3のSIP型スパッタ装置30では、先にも説明したように、ターゲット34直下の、マグネトロン35に対応する径が典型的には約300mmの領域に局所的に高密度プラズマが形成されてスパッタが生じ、スパッタされたTi粒子がそのまま前記ビアホール18VAに、基板面に略垂直方向に入射するため、またターゲットの他の領域でスパッタされた粒子が斜めに入射することがなく、ビアホール18が4.0を超える大きなアスペクト比を有するものであっても、ビアホール18VAの底部に効率よくTi粒子が到達し、その結果、ビアホール18VAの底部において膜厚が増大し、側壁面で膜厚が減少する特徴的な断面形状のTi膜18Tが得られる。例えば前記ビアホール18VAの底面において前記Ti膜18Tは40nm〜60nm程度の高さH1を有するのに対し、ビアホール18VAの側壁面では前記Ti膜18aは5nm〜10nm程度の厚さt1を有する。
In the SIP-
次に前記被処理基板31をいったん大気中に取り出し、室温まで冷却した後、図7に示す一般的なRFスパッタ装置60の処理容器61に導入し、前記処理容器61中の基板保持台62上に被処理基板63として載置する。ここで前記RFスパッタ装置60では処理容器61が排気ポート61Aを介して排気され、また前記基板保持台62上の被処理基板63に対向して、TiあるいはTiNよりなるターゲット64が保持されている。前記ターゲット64に高周波源65から周波数が100kHzの高周波を印加することにより、ターゲット64の全面にプラズマが形成され、ターゲット64の全面においてスパッタが生じる。図6Aのスパッタ処理工程は、例えば30秒〜60秒程度の時間実行すれば十分である。
Next, the substrate to be processed 31 is once taken out into the atmosphere, cooled to room temperature, and then introduced into a processing container 61 of a general RF sputtering apparatus 60 shown in FIG. Is mounted as a substrate 63 to be processed. Here, in the RF sputtering apparatus 60, the processing vessel 61 is evacuated through the
さらに前記基板保持台62中のヒータを駆動し、前記被処理基板63の温度を約400℃まで昇温させ、この状態で前記処理容器61内部の圧力を例えば1.5Torr(200Pa)に維持し、前記処理容器61中にヘリウム(He)ガスと窒素ガスを、それぞれ225sccmおよび300sccmの流量で供給することにより、ターゲット64の表面を窒化しつつ、スパッタを行う。
Further, the heater in the
このようなスパッタの結果、図6Bに示すように前記Ti膜18T上には、TiN膜18Nが、前記ビアホール18VAの底面上においても側壁面上においても、略同一の、50nm〜100nmの厚さt2に、短時間で効率よく形成される。ここで前記TiN膜18Nは、その下のTi膜18Tとともに、前記導電性バリア膜18aを構成する。また前記導電性バリア膜18aは同時に密着膜としても作用する。図6Bのスパッタ処理工程は、例えば30秒〜60秒程度の時間実行すれば十分である。なお、前記TiN膜18Nの形成は、Ti膜18T上になされるため、スパッタターゲット64から、スパッタされたTi原子やTiNなどの粒子が基板面に対して斜め方向に飛来しても、堆積した粒子は前記Ti膜18Tの表面を速やかに移動し、ビアホール開口上縁部近傍における庇構造の形成は効果的に抑制される。
As a result of such sputtering, as shown in FIG. 6B, on the
さらに図6Bの構造の後、図6Cに示すように前記図6Bの構造上にタングステン膜18Wを、前記ビアホール18VAを充填するように形成し、さらに前記タングステン膜18W、TiN膜18NおよびTi膜18Tを順次CMP(機械化学研磨)法により、前記層間絶縁膜20の上面が露出するまで研磨・除去することにより、前記ビアホール18VAをタングステンビアプラグ18Aで充填した構造が得られる。
Further, after the structure of FIG. 6B, as shown in FIG. 6C, a
なお図6Bの工程の後、図6CのW層18Wの堆積の前に、図6Bの構造に対してArプラズマ処理を行い、ビアホール18VAの開口上縁部近傍をArイオンで研削することで、庇構造の形成をさらに抑制することが可能である。
6B, before the deposition of the
図6BにおけるTiN膜18Nの形成は図7に示すRFスパッタ装置50を使ったプロセスに限定されるものではなく、例えば図8に示す、スパッタターゲット34の背後に固定マグネット35C〜35Eを配設し、スパッタターゲット34の全面にわたりプラズマが発生する直流マグネトロンスパッタ装置30Aを使うことも可能である。ただし図8中、先に説明した部分には同一の参照符号を付しており、さらなる説明は省略する。また前記TiN膜18Nの成膜にあたり、図8のスパッタ装置30Aにおいてマグネット35C〜35Eを省略した構成の単なる直流スパッタ装置を使うことも可能である。
The formation of the
さらに本実施形態において、前記図6Aの工程の際に前記処理容器31にArガスと窒素ガスを導入し、前記導電性水素バリア膜18aをTiN膜、あるいはTi膜とTiN膜の積層構造膜として形成することも可能である。同様に本実施形態において前記図6Bの工程において前記導電性水素バリア膜18bをTi膜とTiN膜の積層構造膜として形成することも可能である。
Further, in the present embodiment, Ar gas and nitrogen gas are introduced into the
図9A〜9Cは、ビアプラグ18Bおよび18Cの形成まで含めた、本実施形態のFeRAMの製造工程を示す図である。 9A to 9C are diagrams showing the manufacturing process of the FeRAM of this embodiment including the formation of the via plugs 18B and 18C.
図9Aを参照するに、図9Aは前記図6Aの工程に対応しているが、前記ビアホール18VAにTi膜18Tが形成される際、ビアホール18VB,18VCの形成はまだなされておらず、前記Ti膜18Tは前記ビアホール18VAの底面および側壁面から、連続して前記層間絶縁膜20の表面を覆う。なお図9Aの工程では、前記ビアホ―ル18VAが形成された直後に前記強誘電体キャパシタ16Q中の強誘電体膜16Bに対し酸素雰囲気中で回復熱処理が行われるが、この段階ではビアホール18VBおよび18VCはまだ形成されておらず、従って下部電極16Bやビアプラグ14Aが酸化されることはない。
Referring to FIG. 9A, FIG. 9A corresponds to the process of FIG. 6A, but when the
次に図9Bの工程において前記ビアホール18VBおよび18VCが前記Ti膜18Tを切って、それぞれビアプラグ14Aおよび下部電極16Bを露出するように形成され、次に前記図6Bに対応して図9Cの工程において前記ビアホール18VAでは底面および側壁面上に、前記Ti膜18Tを介してTiN膜18Nが形成される。一方、ビアホール18VBおよび18VCでは、前記TiN膜18Nはビアホールの側壁面および底面上に直接に形成され、密着膜として作用する。
Next, in the step of FIG. 9B, the via holes 18VB and 18VC are formed so as to cut the
さらに図9Cの状態において前記ビアホール18VA,18VBおよび18VCをタングステン膜で充填し、さらに層間絶縁膜20上の余計なタングステン膜、膜18NおよびTi膜18TをCMP法により研磨・除去することにより、図1の構造のFeRAMが得られる。ただし本実施形態によるFeRAMでは、導電性水素バリア膜18bおよび18cが前記TiN膜18Nよりなり、導電性水素バリア膜18aのみ前記膜18TとTiN膜18Nの積層膜となっている。
Further, in the state of FIG. 9C, the via holes 18VA, 18VB and 18VC are filled with a tungsten film, and the unnecessary tungsten film, the
このような製造工程では、図9Bの工程において下部電極16Bやビアプラグ14Aがビアホール18VBあるいは18VAを介して還元雰囲気に曝露されるが、前記ビアホール18VAは側壁面および底面がTi膜18TとTiN膜18Nにより二重に、かつ優れたステップカバレッジで覆われているため、前記タングステン膜をWF6などの弗化物原料を使ったCVD法により形成しても、またこれに先だって水素雰囲気中において核形成工程を行っても、強誘電体キャパシタ16Qの電気特性が劣化することはない。
In such a manufacturing process, the
なお本実施形態において、Ti膜18TのかわりにTa膜あるいはTa膜とTaN膜の積層構造膜を使うことも可能である、同様にTiN膜18NのかわりにTaN膜あるいはTa膜とTaN膜の積層構造膜を使うことも可能である。
In this embodiment, a Ta film or a stacked structure film of Ta film and TaN film can be used instead of the
[第2の実施形態]
図10は、いわゆるスタック型構造を有する本発明の第1の実施形態によるFeRAM40の構成を示す。
[Second Embodiment]
FIG. 10 shows a configuration of the
図10を参照するに、シリコン基板41上にはSTI(シャロートレンチアイソレーション)構造の素子分離領域41Iによりメモリセルトランジスタのための素子領域41Aが画成されており、前記素子領域41Aにおいては前記シリコン基板41上にゲート絶縁膜42を介してメモリセルトランジスタのポリシリコンゲート電極43が形成されている。前記シリコン基板41中には、前記ゲート電極43直下のチャネル領域41Chを挟んで、一対のLDD領域41a,41bが、例えばn型拡散領域により形成されている。
Referring to FIG. 10, an
また前記ゲート電極43はその両側壁面上に側壁絶縁膜43Wを担持し、前記素子領域41Aでは前記シリコン基板41中、前記一対の側壁絶縁膜43Wの、前記チャネル領域41Chから見てそれぞれ外側に、例えばn+型のソース領域41cおよびドレイン領域41dが形成されている。
The
前記ゲート電極43は、側壁絶縁膜43W共々、シリコン酸化膜などよりなる絶縁膜44により覆われ、さらに前記絶縁膜44の上面は、例えばSiONなどよりなり、酸素の侵入を素子する酸素バリア膜45により覆われ、さらにその上に、第1の層間絶縁膜46が、例えばシリコン酸化膜により形成されている。
The
前記絶縁膜44,46中には、前記ドレイン領域41dにコンタクトして、例えばW(タングステン)よりなるプラグ44Aが、Ta/TaNなど、高融点金属膜およびその窒化物膜の積層よりなる密着膜44aを介して、前記酸素バリア膜45を貫通して形成されている。また前記絶縁膜44中には、前記ソース領域41cにコンタクトして、プラグ44Bが、前記プラグ44Aと同様に密着膜44bを介して形成されている。
In the insulating
さらに前記第1の層間絶縁膜46上には、前記ビアプラグ44Aにコンタクトして、(002)配向を有するTiよりなる配向制御膜47Aが形成され、前記配向制御膜47A上にはTiAlNよりなる導電性酸素バリア膜47Bが形成されている。
Further, an
さらに前記導電性酸素バリア膜47B上には(111)配向したPt膜よりなる下部電極47Cが形成され、前記下部電極47C上には(111)配向したPZTよりなる強誘電体膜47Dが形成されている。さらに前記強誘電体膜47D上には、組成が一般的にIrOxと表される酸化イリジウム膜が、上部電極47Eとして形成されている。前記上部電極47Eを構成する酸化イリジウム膜は、実際には二層構造、あるいは傾斜組成を有し、前記PZT膜47Dに接する下部においては酸化度が低く、酸素欠損が多く、IrOxで表される組成を有しており、上部においては酸化度が高く、酸素欠損が少なく、化学量論組成IrO2に近い組成を有している。前記下部電極47C,強誘電体膜47Dおよび上部電極47Eは、強誘電体キャパシタ47Qを構成し、強誘電体膜47Dはキャパシタ絶縁膜となる。
Further, a
さらに前記強誘電体キャパシタ47Qは、その側壁面および上面が、前記層間絶縁膜46上に形成された酸化アルミニウム(Al2O3)よりなる水素バリア膜48により連続的に覆われており、前記水素バリア膜48上には、前記強誘電体キャパシタ47Qを覆って、例えばシリコン酸化膜よりなる第2の層間絶縁膜50が形成されている。
Furthermore, the
前記第2の層間絶縁膜50は、例えば化学機械研磨(CMP)法などにより平坦化された平坦な上面を有しており、前記上面には、酸化アルミニウムよりなる第2の水素バリア膜51が形成されており、前記第2の水素バリア膜51上にさらに第3の層間絶縁膜52が形成されている。
The second
さらに前記層間絶縁膜52,水素バリア膜51,層間絶縁膜50および水素バリア膜48を貫通して前記強誘電体キャパシタ47Qの上部電極47Eを露出するビアホール50VAが形成され、前記ビアホール50VAには、TaNやTiNなどの導電性窒化膜よりなる導電性水素バリア膜兼密着膜50aを介してWビアプラグ50Aが形成される。また前記層間絶縁膜52,水素バリア膜51,層間絶縁膜50,水素バリア膜48,前記層間絶縁膜46、および酸素バリア膜45を貫通して、前記ビアプラグ44Bを露出するビアホール50VBが形成され、前記ビアホールにはTaNやTiNなどの導電性窒化膜よりなる密着膜50bを介してWビアプラグ50Bが形成される。
Further, a via hole 50VA is formed through the
図10のFeRAM40において前記ポリシリコンゲート電極43はワードラインを構成し、前記ビアプラグ50Bをビットラインに接続し、前記ビアプラグ50Aをプレートラインに接続することにより、前記強誘電体キャパシタ47Qの強誘電体膜47Dに情報が自発分極の形で書き込まれ、また書き込まれた情報が読み出される。
In the
図10のFeRAM40においても、図11に示すように導電性水素バリア膜兼密着膜50aはTi膜50TとTiN膜50Nの積層膜となっており、前記Ti膜50Tは図3で説明したSIP型スパッタ装置30を使って形成され、そのためビアホール50VAの底面における膜厚が側壁面における膜厚よりも大きいのに対し、前記TiN膜50Nは、高周波スパッタ装置や直流スパッタ装置、直流マグネトロンスパッタ装置など、ターゲットの全面においてスパッタが生じる非SIP型スパッタ装置を使って形成されており、前記ビアホール50VAの底面においても側壁面においても、略同一の膜厚を有している。また前記密着膜50bは、前記TiN膜50Nと同じ膜が、同時に形成されている。
Also in the
本実施形態においても、ビアホール50VAにおいてスパッタ法を使いながら、優れたステップカバレッジを有する導電性水素バリア膜を形成でき、水素還元によるFeRAMの電気特性の劣化を回避することができる。 Also in this embodiment, it is possible to form a conductive hydrogen barrier film having excellent step coverage while using the sputtering method in the via hole 50VA, and avoid deterioration of the electrical characteristics of FeRAM due to hydrogen reduction.
なお本実施形態における配向制御膜47Aおよび導電性酸素バリア膜47Cは、図示はしていないが、先の第1の実施形態のFeRAMにおいても設けられている。
Although the
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
(付記1)
素子分離領域により素子領域が画成された基板と、
前記基板上に、前記素子領域中のチャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、
前記素子領域中、前記チャネル領域の第1の側に形成されたソース領域と、
前記素子領域中、前記チャネル領域の、前記第1の側に対向する第2の側に形成されたドレイン領域と、
前記ゲート電極を覆い、絶縁性酸素バリア膜を含む絶縁膜と、
前記絶縁膜上に形成され、下部電極と強誘電体膜と上部電極とを有する強誘電体キャパシタと、
前記強誘電体キャパシタの側壁面および上面を連続して覆う絶縁性水素バリア膜と、
前記強誘電体キャパシタを、前記絶縁性水素バリア膜を介して覆う層間絶縁膜と、
前記層間絶縁膜中に形成され、前記上部電極を露出する開口部と、
を有し、
前記第1の開口部の底面および側壁面は、前記底面における厚さが前記側壁面における厚さよりも大きくなる形状の第1の導電性水素バリア膜により覆われており、
さらに前記第1の導電性水素バリア膜は、前記開口部の底面および側壁面とも略同一の膜厚となる形状の第2の導電性水素バリア膜により覆われており、
前記開口部は、前記第1および第2の導電性水素バリア膜を介して、タングステン膜により充填されていることを特徴とする半導体装置。
(付記2)
基板上に、下部電極、絶縁性の金属酸化物からなる容量絶縁膜及び上部電極を有するキャパシタを形成する工程と、
前記キャパシタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記上部電極が露出する接続孔を形成する工程と、
ターゲット表面に局所的にプラズマを形成してスパッタを行う自己イオン化プラズマスパッタ法を使用して、前記接続孔の内面および前記層間絶縁膜上に第1の導電性バリア膜を成膜する工程と、
ターゲットの全面にプラズマを形成してスパッタを行う非自己イオン化プラズマスパッタ法を使用して、前記第1の導電性バリア膜上に積層して第2の導電性バリア膜を成膜する工程と、
次いで、前記第2の導電性バリア膜により内面が画定される前記接続孔を、金属により埋める工程と
を有することを特徴とする半導体装置の製造方法。
(付記3)
前記非自己イオン化プラズマスパッタ法は、直流スパッタ法、直流マグネトロンスパッタ法、高周波スパッタ法のいずれかであることを特徴とする付記2記載の半導体装置の製造方法。
(付記4)
前記第1の導電性バリア膜を第1の温度で成膜した後、かつ前記第2の導電性バリア膜を形成する前に、前記基板を前記第1の温度よりも低い温度の雰囲気に放置することを特徴とする付記2または3に記載の半導体装置の製造方法。
(付記5)
前記第1の導電性バリア膜を形成した後、かつ前記第2の導電性バリア膜を形成する前に、前記層間絶縁膜に、前記ソース領域を露出する別の接続孔を形成する工程を含み、
前記第2の導電性バリア膜を形成する工程では、前記別の接続孔にも、前記第2の導電性バリア膜を同時に形成する工程を有することを特徴とする付記2〜4のうち、いずれか一項記載の半導体装置の製造方法。
(付記6)
前記第1の導電性バリア膜はTi膜であり、前記第2の導電性バリア膜はTiN膜あるいはTi膜とTiN膜を順次積層した積層膜であることを特徴とする付記2〜4のうち、いずれか一項記載の半導体装置の製造方法。
(付記7)
前記第1の導電性バリア膜および前記第2の導電性バリア膜は、TiN膜、あるいはTi膜とTiN膜を順次積層した積層膜であることを特徴とする付記2〜5のうち、いずれか一項記載の半導体装置の製造方法。
As mentioned above, although this invention was described about preferable embodiment, this invention is not limited to this specific embodiment, A various deformation | transformation and change are possible within the summary described in the claim.
(Appendix 1)
A substrate in which an element region is defined by an element isolation region;
A gate electrode formed on the substrate via a gate insulating film corresponding to the channel region in the element region;
A source region formed on the first side of the channel region in the device region;
A drain region formed on a second side of the channel region facing the first side of the channel region;
An insulating film covering the gate electrode and including an insulating oxygen barrier film;
A ferroelectric capacitor formed on the insulating film and having a lower electrode, a ferroelectric film, and an upper electrode;
An insulating hydrogen barrier film continuously covering the side wall surface and the upper surface of the ferroelectric capacitor;
An interlayer insulating film covering the ferroelectric capacitor through the insulating hydrogen barrier film;
An opening formed in the interlayer insulating film and exposing the upper electrode;
Have
The bottom surface and the side wall surface of the first opening are covered with a first conductive hydrogen barrier film having a shape in which the thickness at the bottom surface is larger than the thickness at the side wall surface,
Furthermore, the first conductive hydrogen barrier film is covered with a second conductive hydrogen barrier film having a shape having substantially the same thickness on the bottom surface and the side wall surface of the opening,
The semiconductor device is characterized in that the opening is filled with a tungsten film through the first and second conductive hydrogen barrier films.
(Appendix 2)
Forming a capacitor having a lower electrode, a capacitive insulating film made of an insulating metal oxide, and an upper electrode on a substrate;
Forming an interlayer insulating film covering the capacitor;
Forming a connection hole through which the upper electrode is exposed in the interlayer insulating film;
Forming a first conductive barrier film on the inner surface of the connection hole and on the interlayer insulating film using a self-ionized plasma sputtering method in which plasma is locally formed on the target surface to perform sputtering;
Forming a second conductive barrier film by laminating on the first conductive barrier film using a non-self ionized plasma sputtering method in which plasma is formed on the entire surface of the target to perform sputtering;
And a step of filling the connecting hole, the inner surface of which is defined by the second conductive barrier film, with a metal.
(Appendix 3)
3. The method of manufacturing a semiconductor device according to
(Appendix 4)
After forming the first conductive barrier film at a first temperature and before forming the second conductive barrier film, the substrate is left in an atmosphere at a temperature lower than the first temperature. 4. A method of manufacturing a semiconductor device according to
(Appendix 5)
Forming another connection hole exposing the source region in the interlayer insulating film after forming the first conductive barrier film and before forming the second conductive barrier film. ,
Of the
(Appendix 6)
(Appendix 7)
Any one of
11 シリコン基板
11A 素子領域
11I 素子分離領域
11ch チャネル領域
11a,11b LDD領域
11c,11d ソース/ドレイン領域
12 ゲート絶縁膜
13 ゲート電極
13W ゲート側壁絶縁膜
14 絶縁膜
14A ビアプラグ
14B 密着膜
15 絶縁性酸素バリア膜
16,16A,18,20 層間絶縁膜
16B 下部電極
16C 強誘電体膜
16D 上部電極
16Q 強誘電体キャパシタ
17,19 絶縁性水素バリア膜
18VA,18VB,18VC ビアホール
18A,18B,18C タングステンビアプラグ
18T Ti膜
18N TiN膜
18W タングステン層
18a 導電性水素バリア膜兼密着膜
18b,18c 密着膜
18o 庇構造
30 SIP型スパッタ装置
30A 直流マグネトロンスパッタ装置
31 処理容器
31A 排気ポート
31B ガスポート
31C Arガス源
32 基板保持台
32A 交流電源
33 被処理基板
34 ターゲット
34A 直流電源
34C 回転軸
35 マグネトロン
35A〜35E マグネット
41 シリコン基板
41A 素子領域
41I 素子分離領域
41ch チャネル領域
41a,41b LDD領域
41c,41d ソース/ドレイン領域
42 ゲート絶縁膜
43 ゲート電極
43W ゲート側壁絶縁膜
44 絶縁膜
44A ビアプラグ
44a密着膜k
45 絶縁性酸素バリア膜
46,50,52 層間絶縁膜
47A 配向制御膜
47B 導電性酸素バリア膜
47C 下部電極
47D 強誘電体膜
47E 上部電極
48,51 絶縁性水素バリア膜
50VA,50VB ビアホール
50A,50Bタングステンプラグ
50T Ti膜
50N TiN膜
50a 導電性水素バリア膜兼密着膜
50b 密着膜
60 高周波スパッタ装置
61 処理容器
61A 排気ポート
62 基板保持台
63 被処理基板
64 ターゲット
65 高周波源
11
45 Insulating
Claims (4)
前記キャパシタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記上部電極が露出する接続孔を形成する工程と、
ターゲット表面に局所的にプラズマを形成してスパッタを行う自己イオン化プラズマスパッタ法を使用して、前記接続孔の内面および前記層間絶縁膜上に第1の導電性バリア膜を成膜する工程と、
ターゲットの全面にプラズマを形成してスパッタを行う非自己イオン化プラズマスパッタ法を使用して、前記第1の導電性バリア膜上に積層して第2の導電性バリア膜を成膜する工程と、
次いで、前記第2の導電性バリア膜により内面が画定される前記接続孔を、金属により埋める工程と
を有することを特徴とする半導体装置の製造方法。 Forming a capacitor having a lower electrode, a capacitive insulating film made of an insulating metal oxide, and an upper electrode on a substrate;
Forming an interlayer insulating film covering the capacitor;
Forming a connection hole through which the upper electrode is exposed in the interlayer insulating film;
Forming a first conductive barrier film on the inner surface of the connection hole and on the interlayer insulating film using a self-ionized plasma sputtering method in which plasma is locally formed on the target surface to perform sputtering;
Forming a second conductive barrier film by laminating on the first conductive barrier film using a non-self ionized plasma sputtering method in which plasma is formed on the entire surface of the target to perform sputtering;
And a step of filling the connecting hole, the inner surface of which is defined by the second conductive barrier film, with a metal.
前記第2の導電性バリア膜を形成する工程では、前記別の接続孔にも、前記第2の導電性バリア膜を同時に形成する工程を有することを特徴とする請求項1〜3のうち、いずれか一項記載の半導体装置の製造方法。 After forming the first conductive barrier film and before forming the second conductive barrier film includes the step of forming another contact hole exposing the source over source region in the interlayer insulating film ,
In said second conductive barrier film to the forming process, to the another contact hole, of the claims 1-3, characterized in that it comprises the step of simultaneously forming the second conductive barrier film, A manufacturing method of a semiconductor device given in any 1 paragraph.
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