JP5419525B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は半導体装置及びその製造方法に係り、さらに詳しくは、半導体基板にダイオードなどの素子と貫通電極とが形成された構造を有する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a structure in which an element such as a diode and a through electrode are formed on a semiconductor substrate and a manufacturing method thereof.
従来、半導体基板にダイオードなどの素子と貫通電極とが形成された構造を有する半導体装置がある。 Conventionally, there is a semiconductor device having a structure in which an element such as a diode and a through electrode are formed on a semiconductor substrate.
特許文献１には、ツェナーダイオードと貫通電極が形成されたシリコン基板の上面側に発光素子が実装され、シリコン基板の下面側の配線層がマザーボードに接続される半導体装置が開示されている。
特許文献２には、薄膜トランジスタ基板において、銅配線からシリコン層への銅の拡散を防止するために、銅配線の下に窒化チタンなどのバリア導電膜を配置することが記載されている。 Patent Document 2 describes that in a thin film transistor substrate, a barrier conductive film such as titanium nitride is disposed under the copper wiring in order to prevent copper from diffusing from the copper wiring to the silicon layer.
後述する関連技術の欄で説明するように、シリコン基板にツェナーダイオードと貫通電極とが形成された半導体装置を製造する場合、貫通電極の上下面が露出した状態で、ツェナーダイオードの接続部に到達するコンタクトホールが絶縁層に形成される。ツェナーダイオードの接続部には自然酸化膜が形成されており、配線層を形成する前に自然酸化膜をウェット処理によって除去する必要がある。 When manufacturing a semiconductor device in which a Zener diode and a through electrode are formed on a silicon substrate, as will be described in the related art section described later, the connecting portion of the Zener diode is reached with the upper and lower surfaces of the through electrode exposed. Contact holes are formed in the insulating layer. A natural oxide film is formed at the connection portion of the Zener diode, and it is necessary to remove the natural oxide film by wet treatment before forming the wiring layer.
しかしながら、貫通電極（銅）が露出している状態で、シリコン基板をエッチング槽に浸漬させると、エッチング槽の処理液に貫通電極から銅が拡散し、ツェナーダイオードが銅によって汚染されてしまう。このため、ツェナーダイオードの特性劣化が生じ、半導体装置の歩留り低下の要因になる。 However, if the silicon substrate is immersed in the etching tank while the through electrode (copper) is exposed, copper diffuses from the through electrode into the processing solution in the etching tank, and the Zener diode is contaminated with copper. For this reason, the characteristics of the Zener diode are deteriorated, which causes a decrease in the yield of the semiconductor device.
本発明は以上の課題を鑑みて創作されたものであり、半導体基板に素子と貫通電極とが形成された半導体装置の製造方法において、貫通電極からの銅による素子の汚染を防止できて歩留りよく製造できる半導体装置の製造方法及び半導体装置を提供することを目的とする。 The present invention was created in view of the above problems, and in a method for manufacturing a semiconductor device in which an element and a through electrode are formed on a semiconductor substrate, the element can be prevented from being contaminated by copper from the through electrode, and the yield can be improved. An object of the present invention is to provide a semiconductor device manufacturing method and a semiconductor device that can be manufactured.
上記課題を解決するため、本発明は半導体装置の製造方法に係り、半導体基板と、前記半導体基板に形成された素子と、前記半導体基板を貫通するスルーホールと、前記半導体基板の両面側及び前記スルーホールの内面に形成されて、前記素子を被覆する絶縁層とを備えた構造体を用意する工程と、前記スルーホール内に銅からなる貫通電極を形成する工程と、前記半導体基板の両面側において、前記素子が形成された領域を除く領域に、前記貫通電極を被覆して前記貫通電極からの銅の拡散を防止する第１バリア金属パターン層をそれぞれ形成する工程と、前記第１バリア金属パターン層を形成する工程の後に、前記絶縁層に、前記素子の接続部に到達するコンタクトホールを形成する工程と、前記コンタクトホール内の前記素子の接続部の自然酸化膜をウェット処理によって除去する工程と、前記半導体基板の少なくとも上面側に、前記第１バリア金属パターン層に接続されると共に、前記コンタクトホールを通して前記素子の接続部に接続される配線層を形成する工程とを有することを特徴とする。 In order to solve the above problems, the present invention relates to a method of manufacturing a semiconductor device, and relates to a semiconductor substrate, an element formed in the semiconductor substrate, a through-hole penetrating the semiconductor substrate, both sides of the semiconductor substrate, and the semiconductor substrate. A step of preparing a structure including an insulating layer formed on an inner surface of the through hole and covering the element; a step of forming a through electrode made of copper in the through hole; and both sides of the semiconductor substrate the Oite, in a region excluding a region where the element is formed, forming a first barrier metal pattern layer of preventing diffusion of copper from the through electrode to cover the through electrode, the first after the step of forming a barrier metal pattern layer, the insulating layer, forming a contact hole reaching the connecting portion of the element, the connecting portion of the element in said contact hole Natural oxide film and removing by wet process, at least on the upper surface side of the semiconductor substrate, is connected to the first barrier metal pattern layer, a wiring layer connected to the connecting portion of the element through the contact hole And a step of forming.
本発明では、まず、半導体基板と、それに形成された素子（ツェナーダイオード、トランジスタ又はキャパシタなど）と、半導体基板を貫通するスルーホールと、半導体基板の両面側及びスルーホールの内面に形成されて、素子を被覆する絶縁層とを備えた構造体が用意される。 In the present invention, first, a semiconductor substrate, an element (such as a Zener diode, a transistor or a capacitor) formed thereon, a through hole penetrating the semiconductor substrate, and both sides of the semiconductor substrate and an inner surface of the through hole are formed. A structure including an insulating layer covering the element is prepared.
素子がツェナーダイオードの場合は、上面側又は両面側に絶縁層が形成された半導体基板に、絶縁層を介して半導体基板と反対導電型の不純物が導入されてツェナーダイオードが形成される。続いて、絶縁層及び半導体基板にスルーホールが形成された後に、スルーホールの側面を含む全体面に絶縁層が形成される。 In the case where the element is a Zener diode, an impurity having a conductivity type opposite to that of the semiconductor substrate is introduced into the semiconductor substrate on which the insulating layer is formed on the upper surface side or both surface sides, thereby forming the Zener diode. Subsequently, after the through hole is formed in the insulating layer and the semiconductor substrate, the insulating layer is formed on the entire surface including the side surface of the through hole.
次いで、スルーホールに貫通電極が形成された後に、半導体基板の両面側に貫通電極の上下面を被覆する第１バリア金属パターン層がそれぞれ形成される。さらに、素子の接続部に到達するコンタクトホールが絶縁層に形成された後に、コンタクトホール内の素子の接続部の自然酸化膜がウェット処理によって除去される。 Next, after the through electrode is formed in the through hole, a first barrier metal pattern layer that covers the upper and lower surfaces of the through electrode is formed on both sides of the semiconductor substrate. Further, after a contact hole reaching the connection portion of the element is formed in the insulating layer, a natural oxide film in the connection portion of the element in the contact hole is removed by wet processing.
このとき、貫通電極（銅）は第１バリア金属パターン層でキャップされて保護されているので、貫通電極から銅がエッチング槽の処理液に拡散しないので、素子が銅で汚染されるおそれがない。 At this time, since the through electrode (copper) is capped and protected by the first barrier metal pattern layer, copper does not diffuse from the through electrode into the processing solution in the etching tank, so that the element is not contaminated with copper. .
その後に、第１バリア金属パターン層に接続されると共に、コンタクトホールを通して素子に接続される配線層が形成される。 Thereafter, a wiring layer connected to the first barrier metal pattern layer and connected to the element through the contact hole is formed.
これにより、所望の特性を有する素子が得られると共に、配線層は低いコンタクト抵抗で素子に接続されるので、半導体装置の製造歩留りを向上させることができる。 Thus, an element having desired characteristics can be obtained, and the wiring layer is connected to the element with a low contact resistance, so that the manufacturing yield of the semiconductor device can be improved.
このような製造方法で製造される半導体装置では、貫通電極に接続される配線構造は、素子に接続される配線構造と異なっている。つまり、貫通電極と配線層との間にはウェット処理から貫通電極を保護するための第１バリア金属パターン層が介在しており、素子は第１バリア金属パターン層を介さないで配線層と直接接続される。 In the semiconductor device manufactured by such a manufacturing method, the wiring structure connected to the through electrode is different from the wiring structure connected to the element. That is, the first barrier metal pattern layer for protecting the through electrode from the wet treatment is interposed between the through electrode and the wiring layer, and the element is directly connected to the wiring layer without the first barrier metal pattern layer. Connected.
以上説明したように、本発明では、製造過程において貫通電極からの銅の拡散によって素子が汚染されることを防止することができる。 As described above, according to the present invention, it is possible to prevent the element from being contaminated by the diffusion of copper from the through electrode during the manufacturing process.
以下、本発明の実施の形態について、添付の図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
（関連技術）
本発明の実施形態を説明する前に、本発明に関連する関連技術の問題点について説明する。図１及び図２は関連技術の半導体装置の製造方法を示す断面図である。
(Related technology)
Prior to describing embodiments of the present invention, problems of related technologies related to the present invention will be described. 1 and 2 are cross-sectional views showing a method of manufacturing a related-art semiconductor device.
まず、図１（ａ）の断面構造を得るまでの方法について説明する。図１（ａ）に示すように、ｐ型のシリコン基板１００の両面側に熱酸化によって絶縁層１２０を形成する。さらに、レジスト（不図示）をマスクにして、絶縁層１２０を介してシリコン基板１００にイオン注入することによりｎ型不純物拡散領域１４０を形成する。これにより、ｎ型不純物拡散領域１４０とｐ型シリコン部１００ａとによってツェナーダイオードＺＤが構成される。
First, a method for obtaining the cross-sectional structure of FIG. As shown in FIG. 1A,
次いで、両面側の絶縁層１２０及びシリコン基板１００にその厚み方向に貫通するスルーホールＴＨを形成する。その後に、シリコン基板１００を熱酸化することにより、スルーホールＴＨの側面に絶縁層１３０を得る。続いて、めっき法によってスルーホールＴＨ内に銅からなる貫通電極２００を充填する。
Next, through holes TH penetrating in the thickness direction are formed in the
次いで、図１（ｂ）に示すように、シリコン基板１００の両面側の絶縁層１２０の上に、ツェナーダイオードＺＤに対応する部分に開口部１６０ａが設けられたレジスト１６０をそれぞれ形成する。
Next, as shown in FIG. 1B, resists 160 each having an
続いて、シリコン基板１００の両面側において、レジスト１６０をマスクにしてその開口部１６０ａを通して絶縁層１２０をエッチングする。その後に、レジスト１６０が除去される。
Subsequently, on both sides of the
これにより、図１（ｃ）に示すように、シリコン基板１００の上面側では、ツェナーダイオードＺＤのｎ型不純物拡散領域１４０に到達するコンタクトホールＣＨ１が絶縁層１２０に形成される。また、シリコン基板１００の下面側では、ツェナーダイオードＺＤのｐ型シリコン部１００ａの下面に到達するコンタクトホールＣＨ２が絶縁層１２０に形成される。
Thereby, as shown in FIG. 1C, on the upper surface side of the
このとき、コンタクトホールＣＨ１，ＣＨ２内にそれぞれ露出するツェナーダイオードＺＤのｎ型不純物拡散領域１４０及びｐ型シリコン部１００ａの下面は、大気に曝されることで極薄の自然酸化膜（ＳｉＯ2）が形成される。あるいは、レジスト１６０が酸素を使用するドライアッシングで除去される場合は、自然酸化膜より厚い酸化膜が形成されることがある。
At this time, the n-type
コンタクトホールＣＨ１，ＣＨ２内のｎ型不純物拡散領域１４０及びｐ型シリコン部１００ａの下面に自然酸化膜が形成されていると、ツェナーダイオードＺＤに接続される配線層を形成する際にコンタクト抵抗が高くなるため、ツェナーダイオードＺＤの特性を十分に引き出せなくなる。このため、配線層を形成する前処理としてそれらの自然酸化膜を除去する必要がある。
When a natural oxide film is formed on the lower surface of the n-type
自然酸化膜を除去する方法としては、図２（ａ）に示すように、希ＨＦなど処理液が入ったエッチング槽（不図示）にシリコン基板１００を浸漬させてウェット処理（ライトエッチング）する方法が採用される。
As a method for removing the natural oxide film, as shown in FIG. 2A, a wet treatment (light etching) is performed by immersing the
このとき、シリコン基板１００の両面側には貫通電極２００（銅）の上下面が露出しているので、貫通電極２００から銅がエッチング槽の処理液に拡散し、コンタクトホールＣＨ１，ＣＨ２に露出するシリコン基板１００に銅が付着する。つまり、シリコン基板１００が銅によって汚染（コンタミネーション)されてしまう。
At this time, since the upper and lower surfaces of the through electrode 200 (copper) are exposed on both sides of the
次いで、図２（ｂ）に示すように、シリコン基板１００の上面側の絶縁層１２０の上に、貫通電極２００に接続されると共に、コンタクトホールＣＨ１を通してツェナーダイオードＺＤのｎ型不純物拡散領域１４０に接続される配線層３００を形成する。
Next, as shown in FIG. 2B, the n-type
また、シリコン基板１００の下面側の絶縁層１２０の上に、貫通電極２００に接続されると共に、コンタクトホールＣＨ２を通してツェナーダイオードＺＤのｐ型シリコン部１００ａの下面に接続される配線層３２０を形成する。
A
ｎ型不純物拡散領域１４０に接続された配線層３００がマイナス（−）電極となり、ｐ型シリコン部１００ａの下面に接続される配線層３２０がプラス（＋）電極となって、ツェナーダイオードＺＤの整流特性が得られる。
The
上記したように、シリコン基板１００は銅で汚染されており、銅はシリコン中を拡散しやすい特性があるため、ツェナーダイオードＺＤの特性が銅によって劣化し、歩留り低下の要因になる。
As described above, since the
以下に説明する本実施形態の半導体装置の製造方法は、前述した不具合を解消することができる。 The method for manufacturing a semiconductor device according to the present embodiment described below can solve the above-described problems.
（第１の実施の形態）
図３〜図６は本発明の第１実施形態の半導体装置の製造方法を示す断面図である。
(First embodiment)
3 to 6 are cross-sectional views illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention.
第１実施形態の半導体装置の製造方法では、図３（ａ）に示すように、まず、ｐ型のシリコン基板１０（半導体基板）を用意し、その両面側に熱酸化によってシリコン酸化層からなる絶縁層１２を形成する。ＣＶＤ法によってシリコン基板１０の上面側のみにシリコン酸化層などの絶縁層１２を形成してもよい。
In the semiconductor device manufacturing method according to the first embodiment, as shown in FIG. 3A, first, a p-type silicon substrate 10 (semiconductor substrate) is prepared, and both sides thereof are formed of silicon oxide layers by thermal oxidation. An insulating
次いで、図３（ｂ）に示すように、シリコン基板１０の上面側の絶縁層１２の上に、開口部１５ａが設けられたレジスト１５をフォトリソグラフィによって形成する。さらに、レジスト１５をマスクにしてその開口部１５ａから絶縁層１２を介して、アンチモン、ヒ素又はリンなどのｎ型の導電型不純物をシリコン基板１０にイオン注入する。
Next, as shown in FIG. 3B, a resist 15 having an
これにより、シリコン基板１０の表層部にｎ型不純物拡散領域１４が形成される。このようにして、ｎ型不純物拡散領域１４とｐ型シリコン部１０ａとによってツェナーダイオードＺＤ（素子）が構成される。その後に、レジスト１５が除去される。
As a result, an n-type
なお、ｎ型のシリコン基板にｐ型の導電型不純物をイオン注入することによりツェナーダイオードＺＤを構成してもよい。つまり、シリコン基板にそれと反対導電型の導電型不純物を導入すればよい。 Note that the Zener diode ZD may be configured by ion-implanting p-type conductivity impurities into an n-type silicon substrate. That is, a conductive impurity having a conductivity type opposite to that of the silicon substrate may be introduced.
このようにして、ツェナーダイオードＺＤ（素子）は絶縁層１２で被覆された状態でシリコン基板１０に形成される。
In this manner, the Zener diode ZD (element) is formed on the
次いで、図３（ｃ）に示すように、シリコン基板１０の上面側に、開口部が設けられたレジストなどのマスク（不図示）を形成する。さらに、マスクの開口部を通して、上面側の絶縁層１２、シリコン基板１０、及び下面側の絶縁層１２をドライエッチングによって貫通加工する。その後に、マスクが除去される。これにより、両面側の絶縁層１２及びシリコン基板１０にそれらの厚み方向に貫通するスルーホールＴＨが形成される。
Next, as shown in FIG. 3C, a mask (not shown) such as a resist provided with an opening is formed on the upper surface side of the
続いて、図３（ｄ）に示すように、シリコン基板１０を熱酸化することにより、スルーホールＴＨの内面にシリコン酸化層からなる絶縁層１６を形成する。前述した図３（ａ）において、シリコン基板１０の下面に絶縁層１２を形成しない場合は、スルーホールＴＨの内面とシリコン基板１０の下面に熱酸化によって絶縁層１６が同時に形成される。
Subsequently, as shown in FIG. 3D, the
あるいは、ＣＶＤ法によってシリコン基板１０の両面側及びスルーホールＴＨの内面にシリコン酸化層を形成して絶縁層１６を得てもよい。
Alternatively, the insulating
このようにして、シリコン基板１０と、それに形成されたツェナーダイオードＺＤと、シリコン基板１０を貫通するスルーホールＴＨと、シリコン基板１０の両面側及びスルーホールＴＨの内面に形成されてツェナーダイオードＺＤを被覆する絶縁層１２，１６とを備えた構造体２を得る。
In this manner, the
次いで、図４（ａ）に示すように、シリコン基板１０の下に銅箔などのめっき給電部材１８を配置する。さらに、めっき給電部材１８をめっき給電経路に利用する電解めっきによって、スルーホールＴＨの下部から上部にかけて銅めっきを施すことにより、貫通電極２０をスルーホールＴＨ内に充填して形成する。その後に、めっき給電部材１８がシリコン基板１０から取り外される。
Next, as shown in FIG. 4A, a plating
スルーホールＴＨ上に貫通電極２０が突出して形成される場合は、ＣＭＰなどによって貫通電極２０の上部が研磨される。これによって、貫通電極２０の上面と絶縁層１２の上面とが同一面となって平坦化される。
In the case where the through
続いて、図４（ｂ）に示すように、シリコン基板１０の両面側の絶縁層１２の上に、スパッタ法によりバリア金属層３０ａを形成する。バリア金属層３０ａとしては、膜厚が１００ｎｍのチタン（Ｔｉ）層が使用される。又は、Ｔｉ層の上に窒化チタン（ＴｉＮ）層を形成してバリア金属層３０ａを構成してもよい。あるいは、アルミニウム（Ａｌ）層又はアルミニウム合金層からバリア金属層３０ａを形成してもよい。
Subsequently, as shown in FIG. 4B, a
次いで、図４（ｃ）に示すように、シリコン基板１０の両面側において、フォトリソグラフィ及びエッチングにより、バリア金属層３０ａをパターニングして貫通電極２０の上下面に接続される第１バリア金属パターン層３０をそれぞれ形成する。これにより、貫通電極２０の上下面が第１バリア金属パターン層３０によってそれぞれ被覆される。
Next, as shown in FIG. 4C, the first barrier metal pattern layer connected to the upper and lower surfaces of the through
第１バリア金属パターン層３０は、島状の電極として貫通電極２０を被覆していてもよいし、あるいは配線状に貫通電極２０から外側に延在していてもよい。
The first barrier
第１バリア金属パターン層３０は、後述するように、シリコン基板１０に対してウェット処理を行う際に、貫通電極２０から銅が処理液に拡散することを防止する銅拡散防止層として機能する。
As will be described later, the first barrier
次いで、図４（ｄ）に示すように、シリコン基板１０の上面側の絶縁層１２の上に、ツェナーダイオードＺＤのｎ型不純物拡散領域１４上に開口部１７ａが設けられたレジスト１７を形成する。さらに、シリコン基板１０の下面側の絶縁層１２の上に、ツェナーダイオードＺＤに対応する部分に開口部１９ａが設けられたレジスト１９を形成する。
Next, as shown in FIG. 4D, a resist 17 having an opening 17 a provided on the n-type
そして、レジスト１７，１９をマスクにしてそれらの開口部１７ａ，１９ａを通して、シリコン基板１０の両面側の絶縁層１２をエッチングする。その後に、レジスト１７，１９が除去される。
Then, the insulating
これにより、図５（ａ）に示すように、シリコン基板１０の上面側において、ツェナーダイオードＺＤのｎ型不純物拡散領域１４（接続部）に到達するコンタクトホールＣＨ１が絶縁層１２に形成される。また、シリコン基板１０の下面側において、ツェナーダイオードＺＤのｐ型シリコン部１０ａの下面（接続部）に到達するコンタクトホールＣＨ２が形成される。
As a result, as shown in FIG. 5A, a contact hole CH <b> 1 reaching the n-type impurity diffusion region 14 (connection portion) of the Zener diode ZD is formed in the insulating
このとき、前述した関連技術と同様に、コンタクトホールＣＨ１，ＣＨ２内に露出するツェナーダイオードＺＤのｎ型不純物拡散領域１４及びｐ型シリコン部１０ａの下面は、大気に曝されることによって自然酸化膜（ＳｉＯ2）が形成された状態となる。
At this time, as in the related art described above, the n-type
次いで、希ＨＦなどの処理液が入ったエッチング槽（不図示）にシリコン基板１０を浸漬させることにより、コンタクトホールＣＨ１，ＣＨ２内のｎ型不純物拡散領域１４及びｐ型シリコン部１０ａの下面の自然酸化膜を除去する。
Next, the
このとき、貫通電極２０の上下面は第１バリア金属パターン層３０でキャップされて保護されているので、エッチング槽の処理液に貫通電極２０から銅が拡散するおそれがない。従って、コンタクトホールＣＨ１，ＣＨ２内に露出するツェナーダイオードＺＤが銅で汚染されなくなるので、所望の特性を有するツェナーダイオードＺＤが得られる。
At this time, since the upper and lower surfaces of the through
また、ツェナーダイオードＺＤの接続部の自然酸化膜が除去されるので、後述する配線層が低いコンタクト抵抗で信頼性よくツェナーダイオードＺＤに接続される。 Further, since the natural oxide film at the connection portion of the Zener diode ZD is removed, a wiring layer described later is connected to the Zener diode ZD with a low contact resistance with high reliability.
次いで、図５（ｂ）に示すように、シリコン基板１０の両面側に、スパッタ法によってシード層４２を形成する。シード層４２としては、電解めっきのめっき給電経路として機能する他に、バリア金属層として機能する金属材料が使用される。
Next, as shown in FIG. 5B, seed layers 42 are formed on both sides of the
例えば、シード層４２は、下から順に、Ｔｉ層（膜厚：５０ｎｍ）／Ｃｕ層（膜厚：３００ｎｍ）から形成される。あるいは、シード層４２は、下から順に、Ｔｉ層／ＴｉＮ層、又はＴｉ層／ＴｉＮ層／Ｃｕ層から形成されてもよい。
For example, the
続いて、図５（ｃ）に示すように、シリコン基板１０の両面側のシード層４２の上に、配線層が配置される部分に開口部２１ａが設けられためっきレジスト２１をそれぞれ形成する。
Subsequently, as shown in FIG. 5C, the plating resists 21 each having an opening 21 a are formed on the seed layers 42 on both sides of the
次いで、図６（ａ）に示すように、シリコン基板１０の両面側において、シード層４２をめっき給電経路に利用する電解めっきにより、めっきレジスト２１の開口部２１ａに導電パターン層４４を形成する。例えば、導電パターン層４４は、下から順に、Ｃｕ層（膜厚：５００ｎｍ）／Ｎｉ層（膜厚：３００ｎｍ）／Ａｕ層（膜厚：１００ｎｍ）から構成される。
Next, as shown in FIG. 6A, a
次いで、図６（ｂ）に示すように、シリコン基板１０の両面側において、めっきレジスト２１を除去した後に、導電パターン層４４をマスクにしてシード層４２をエッチングする。これにより、シリコン基板１０の両面側に、シード層４２と導電パターン層４４とから構成されて第１バリア金属パターン層３０に接続される第１配線層４０がそれぞれ形成される。
Next, as shown in FIG. 6B, after removing the plating resist 21 on both sides of the
また、シリコン基板１０の両面側に、シード層４２と導電パターン層４４とから構成されてコンタクトホールＣＨ１，ＣＨ２を通してツェナーダイオードＺＤのｎ型不純物拡散領域１４及びｐ型シリコン部１０ａに接続される第２配線層４０ａがそれぞれ形成される。第１、第２配線層４０，４０ａにおいて、シード層４２は第２バリア金属パターン層として機能し、導電パターン層４４は配線部として機能する。
Further, on both sides of the
以上により、第１実施形態の半導体装置１が得られる。
As described above, the
図６（ｂ）に示すように、第１実施形態の半導体装置１では、ｐ型のシリコン基板１０の両面側に絶縁層１２がそれぞれ形成されている。シリコン基板１０の表層部にはｎ型不純物拡散領域１４が形成されており、ｎ型不純物拡散領域１４とｐ型シリコン部１０ａとによってツェナーダイオードＺＤ（素子）が構成されている。
As shown in FIG. 6B, in the
シリコン基板１０にはその厚み方向に貫通するスルーホールＴＨが形成されており、シリコン基板１０の両面側及びスルーホールＴＨの内面には絶縁層１６が形成されている。スルーホールＴＨ内には銅からなる貫通電極２０が充填されて形成されている。
Through holes TH are formed through the
さらに、シリコン基板１０の両面側には、貫通電極２０の上下面を被覆する第１バリア金属パターン層３０が形成されている。シリコン基板１０の両面側の絶縁層１２の上には、第１バリア金属パターン層３０に接続される第１配線層４０がそれぞれ形成されている。
Furthermore, a first barrier
また、シリコン基板１０の両面側の絶縁層１２には、ツェナーダイオードＺＤのｎ型不純物拡散領域１４（接続部）及びｐ型シリコン部１０ａの下面（接続部）に到達するコンタクトホールＣＨ１がそれぞれ形成されている。
Further, contact holes CH1 reaching the n-type impurity diffusion region 14 (connection portion) of the Zener diode ZD and the lower surface (connection portion) of the p-
そして、シリコン基板１０の上面側の絶縁層１２上には、コンタクトホールＣＨ１を通してｎ型不純物拡散領域１４に接続される第２配線層４０ａが形成されている。また、下面側の絶縁層１２上には、コンタクトホールＣＨ２を通してツェナーダイオードＺＤのｐ型シリコン部１０ａの下面に接続される第２配線層４０ａが形成されている。
On the insulating
第１、第２配線層４０，４０ａは、第２バリア金属パターン層として機能するシード層４２とその上に形成された導電パターン層４４とによってそれぞれ構成される。つまり、第１、第２配線層４０，４０ａは、最下に第２バリア金属パターン層（シード層４２）を含んで形成される。これにより、第２配線層４０ａの導電パターン層４４に含まれる銅がツェナーダイオードＺＤに拡散することが防止される。
The first and second wiring layers 40 and 40a are respectively constituted by a
また、シリコン基板１０の両面側において、第１バリア金属パターン層３０に接続される第１配線層４０と、ツェナーダイオードＺＤに接続される第２配線層４０ａとは同一層から形成される。
Further, on both sides of the
前述したように、第１実施形態の半導体装置１の製造方法では、貫通電極２０が第１バリア金属パターン層３０で被覆された後に、絶縁層１２に、ツェナーダイオードＺＤのｎ型不純物拡散領域１４及びｐ型シリコン部１０ａを露出させるコンタクトホールＣＨ１，ＣＨ２が形成される。
As described above, in the method of manufacturing the
次いで、第１、第２配線層４０，４０ａを形成する前処理として、ウェット処理によってツェナーダイオードＺＤのｎ型不純物拡散領域１４及びｐ型シリコン部１０ａの下面の自然酸化膜が除去される。
Next, as a pretreatment for forming the first and second wiring layers 40 and 40a, the n-type
このとき、貫通電極２０は第１バリア金属パターン層３０でキャップされて保護されていることから、ウェット処理時に貫通電極３０の銅がエッチング液に拡散しないので、ツェナーダイオードＺＤが銅で汚染されるおそれがない。その後に、貫通電極２０及びツェナーダイオードＺＤに接続される第１、第２配線層４０，４０ａが同時に形成される。
At this time, since the through
第１実施形態の半導体装置１は、そのような製造方法によって製造されるので、貫通電極２０に接続される配線構造は、ツェナーダイオードＺＤに接続される配線構造と異なっている。
Since the
つまり、貫通電極２０と第１配線層４０との間にはウェット処理から貫通電極２０を保護するための第１バリア金属パターン層３０が介在しており、ツェナーダイオードＺＤは第１バリア金属パターン層３０を介さずに第２配線層４０ａに直接接続されている。
In other words, the first barrier
このように、第１実施形態の半導体装置１では、シリコン基板１０に形成されたツェナーダイオードＺＤは製造過程において貫通電極２０からの銅の汚染を受けるおそれがないので、所望の特性のツェナーダイオードＺＤが得られ、半導体装置が歩留りよく製造される。
As described above, in the
第１実施形態の半導体装置１では、ツェナーダイオードＺＤのｎ型不純物拡散領域１４に接続された第２配線層４０ａがマイナス（−）電極となり、ｐ型シリコン部１０ａの下面に接続される第２配線層４０ａがプラス（＋）電極となって、ツェナーダイオードＺＤの整流特性が得られる。
In the
そして、シリコン基板１０の上面側にＬＥＤなどの発光素子（不図示）が第１、第２配線層４０，４０ａに接続されて実装され、ツェナーダイオードＺＤは、電源ラインにおいて発光素子と電気的に並列になるように接続されて電源レギュレータとして機能する。そして、シリコン基板１０の下面側の第１、第２配線層４０，４０ａが配線基板（マザーボード）に接続される。
A light emitting element (not shown) such as an LED is mounted on the upper surface side of the
なお、図６（ｂ）の半導体装置１の例では、ツェナーダイオードＺＤのｐ型シリコン部１０ａの下面を接続部としているが、ｎ型不純物拡散領域１４の外側のｐ型シリコン部１０ａの上面を接続部とし、上面側の絶縁層１２にｐ型シリコン部１０ａの上面に到達するコンタクトホールを形成してもよい。
In the example of the
また、下面側に素子用のコンタクトホールを形成しない場合は、必ずしも下面側に配線層４０，４０ａを形成する必要はなく、下面側の第１バリア金属パターン層３０に接続電極を設けてもよい。
Further, when the contact hole for the element is not formed on the lower surface side, the wiring layers 40 and 40a are not necessarily formed on the lower surface side, and the connection electrode may be provided on the first barrier
また、シリコン基板１０から複数の半導体装置１を得る場合は、発光素子を実装する前又は後にシリコン基板１０が切断される。
Moreover, when obtaining the some
（第２の実施の形態）
図７〜図９は本発明の第２実施形態の半導体装置の製造方法を示す断面図である。第２実施形態では、ツェナーダイオードの代わりにトランジスタがシリコン基板に形成される。
(Second Embodiment)
7 to 9 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the second embodiment of the present invention. In the second embodiment, a transistor is formed on a silicon substrate instead of a Zener diode.
第２実施形態では、第１実施形態と同一工程についてはその詳しい説明を省略する。 In the second embodiment, detailed description of the same steps as those in the first embodiment is omitted.
まず、図７（ａ）の断面構造を得るまでの方法について説明する。図７（ａ）に示すように、ｎ型又はｐ型のシリコン基板１０（半導体基板）のトランジスタ形成領域の周囲にシリコン酸化層からなる素子分離絶縁層５０を形成する。素子分離絶縁層５０は、シリコン窒素層（ＳｉＮ）をマスクにしてシリコン基板１０を選択的に酸化することにより形成される。あるいは、シリコン基板１０に素子分離溝を形成し、その中に絶縁層を埋め込んでもよい。
First, a method for obtaining the cross-sectional structure of FIG. As shown in FIG. 7A, an element
さらに、シリコン基板１０の下面側にシリコン酸化層からなる絶縁層５２を形成する。シリコン基板１０の下面側の絶縁層５２は素子分離絶縁層５０と同時に形成してもよい。あるいは、シリコン基板１０の下面側の絶縁層５２は後の工程で形成してもよい。
Further, an insulating
続いて、シリコン基板１０のトランジスタ形成領域にｐ型不純物を導入してｐウェル５４を形成する。さらに、シリコン基板１０のトランジスタ形成領域の表面を熱酸化して、シリコン酸化層からなるゲート絶縁膜５６を形成する。
Subsequently, a p-type impurity is introduced into the transistor formation region of the
次いで、シリコン基板１０の上側全面に非晶質又は多結晶シリコン層を形成し、これをフォトリソグラフィ及びドライエッチングによりパターニングすることにより、ゲート電極５８ａ，５８ｂを形成する。
Next, an amorphous or polycrystalline silicon layer is formed on the entire upper surface of the
次いで、ｐウェル５４のうちゲート電極５８ａ，５８ｂの両側にｎ型不純物をイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ，６０ｃを形成する。
Next, n-type impurities are ion-implanted on both sides of the
さらに、ＣＶＤ法によりシリコン酸化層などの絶縁層をシリコン基板１０の全面に形成した後に、その絶縁層をエッチバックしてゲート電極５８ａ，５８ｂの両側部分に絶縁性のサイドウォールスペーサ６２として残す。
Further, after an insulating layer such as a silicon oxide layer is formed on the entire surface of the
続いて、ゲート電極５８ａ，５８ｂとサイドウォールスペーサ６２をマスクに使用して、第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ，６０ｃに再びｎ型不純物をイオン注入することにより、第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ，６０ｃをＬＤＤ（Lightly Doped Drain）構造にする。
Subsequently, n-type impurities are ion-implanted again into the first to third n-type
以上の工程により、ｐウェル５４には、ＬＤＤ構造のｎ型不純物拡散領域６０ａ，６０ｂ，６０ｃ、ゲート絶縁層５６及びゲート電極５８ａ，５８ｂを有する２つのｎチャネル型のＭＯＳトランジスタＴ１，Ｔ２（素子）がそれぞれ形成される。
Through the above steps, the p-well 54 has two n-channel MOS transistors T1, T2 (elements) having n-type
なお、特に図示しないが、シリコン基板１０にはｎウェルが形成されており、ｎウェル領域には、ｐチャンネル型のＭＯＳトランジスタ（素子）が形成される。
Although not specifically shown, an n-well is formed in the
次いで、図７（ｂ）に示すように、ＭＯＳトランジスタＴ１，Ｔ２の上にＣＶＤ法によりシリコン酸化層を層間絶縁膜６４として形成する。その後に、層間絶縁膜６４の上面をＣＭＰにより平坦化する。これにより、シリコン基板１０に形成されたＭＯＳトランジスタＴ１，Ｔ２が層間絶縁膜６４で被覆された状態となる。
Next, as shown in FIG. 7B, a silicon oxide layer is formed as an
続いて、層間絶縁膜６４の上に、開口部が設けられたレジストなどのマスク（不図示）を形成する。さらに、マスクの開口部を通して層間絶縁層６４、素子分離絶縁層５０、シリコン基板１０、及びその下の絶縁層５２をドライエッチングによって貫通加工する。その後に、マスクが除去される。
Subsequently, a mask (not shown) such as a resist provided with an opening is formed on the
これにより、図７（ｃ）に示すように、層間絶縁層６４、素子分離絶縁層５０、シリコン基板１０及び絶縁層５２に、それらの厚み方向に貫通するスルーホールＴＨが形成される。
As a result, as shown in FIG. 7C, through holes TH penetrating in the thickness direction are formed in the
さらに、図８（ａ）に示すように、シリコン基板１０を熱酸化することにより、スルーホールＴＨの内面に絶縁層５３を形成する。なお、熱酸化時の加熱処理がＭＯＳトランジスタＴ１，Ｔ２の特性に影響を及ぼす場合は、ＣＶＤ法によってスルーホールＴＨの内面及びシリコン基板１０の両面側に絶縁層５３を形成してもよい。また、前述した図７（ａ）において、シリコン基板１０の下面に絶縁層５２を形成しない場合は、スルーホールＴＨの内面とシリコン基板１０の下面に絶縁層５２が同時に形成される。
Further, as shown in FIG. 8A, the
このようにして、シリコン基板１０と、それに形成されたＭＯＳトランジスタＴ１，Ｔ２と、シリコン基板１０を貫通するスルーホールＴＨと、シリコン基板１０の両面側及びスルーホールＴＨの内面に形成されてＭＯＳトランジスタＴ１，Ｔ２を被覆する絶縁層（層間絶縁層６４、絶縁層５２，５３）とを備えた構造体２ａを得る。
In this way, the MOS transistor formed on the
次いで、図８（ｂ）に示すように、第１実施形態と同様な電解めっきにより、シリコン基板１０のスルーホールＴＨに銅からなる貫通電極２０を形成する。
Next, as shown in FIG. 8B, through
さらに、図８（ｃ）に示すように、第１実施形態の図４（ｂ）及び（ｃ）で説明した方法により、シリコン基板１０の両面側に、貫通電極２０の上下面を被覆する第１バリア金属パターン層３０をそれぞれ形成する。
Further, as shown in FIG. 8C, the upper and lower surfaces of the through
続いて、図９（ａ）に示すように、フォトリソグラフィ及びドライエッチングにより層間絶縁層６４をパターニングすることにより、第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ、６０ｃに到達するコンタクトホールＣＨをそれぞれ形成する。
Subsequently, as shown in FIG. 9A, the contact hole reaching the first to third n-type
第２実施形態においても、コンタクトホールＣＨ内に露出する第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ、６０ｃの表面に自然酸化膜が形成された状態となっている。このため、第１実施形態と同様なウェット処置によって、コンタクトホールＣＨ内の自然酸化膜を除去する。
Also in the second embodiment, a natural oxide film is formed on the surfaces of the first to third n-type
このとき、第１実施形態と同様に、貫通電極２０は第１バリア金属パターン層３０でキャップされて保護されているので、ウェット処理において貫通電極２０の銅がコンタクトホールＣＨ内の第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ、６０ｃに侵入するおそれがない。従って、ＭＯＳトランジスタＴ１，Ｔ２の特性劣化が防止され、所望のトランジスタ特性が得られる。
At this time, as in the first embodiment, since the through
また、ＭＯＳトランジスタＴ１，Ｔ２の接続部の自然酸化膜が除去されるので、後述する配線層がＭＯＳトランジスタＴ１，Ｔ２に低いコンタクト抵抗で信頼性よく接続される。 Further, since the natural oxide film at the connection portion of the MOS transistors T1 and T2 is removed, a wiring layer described later is connected to the MOS transistors T1 and T2 with low contact resistance with high reliability.
次いで、図９（ｂ）に示すように、シリコン基板１０の上面側において、層間絶縁層６４上及びコンタクトホールＣＨの内面にシード層４２を形成する。シリコン基板１０の下面側の絶縁層５２及び第１バリア金属パターン層３０の上にもシード層４２が形成される。シード層４２は、第１実施形態と同様に、バリア金属層として機能する金属材料が使用される。
Next, as shown in FIG. 9B, the
さらに、第１実施形態と同様に、シリコン基板１０の両面側において、配線層が配置される部分に開口部２１ａが設けられためっきレジスト２１をそれぞれ形成する。その後に、シリコン基板１０の両面側において、シード層４２をめっき給電経路に利用する電解めっきにより、めっきレジスト２１の開口部２１ａに導電パターン層４４をそれぞれ形成する。導電パターン層４４はコンタクトホールＣＨを埋め込んで形成される。
Further, similarly to the first embodiment, plating resists 21 each having an
次いで、シリコン基板１０の両面側において、めっきレジスト２１を除去した後に、導電パターン層４４をマスクにしてシード層４２をエッチングする。
Next, after removing the plating resist 21 on both sides of the
これにより、図９（ｃ）に示すように、シリコン基板１０の上面側の層間絶縁層６４の上に、第１バリア金属パターン層３０に接続される第１配線層４０と、コンタクトホールＣＨ１を通してＭＯＳトランジスタＴ１，Ｔ２のｎ型不純物拡散領域６０ａ，６０ｂ、６０ｃに接続される第２配線層４０ａとが形成される。
As a result, as shown in FIG. 9C, the
また、同時に、シリコン基板１０の下面側の絶縁層５２の上には、第１バリア金属パターン層３０に接続される第１配線層４０が形成される。
At the same time, the
以上により、第２実施形態の半導体装置１ａが得られる。
As described above, the
図９（ｃ）に示すように、第２実施形態の半導体装置１ａでは、シリコン基板１０の上面側にトランジスタ形成領域を取り囲むように素子分離絶縁層５０が形成されている。トランジスタ形成領域にはＭＯＳトランジスタＴ１，Ｔ２（素子）が形成されている。
As shown in FIG. 9C, in the
素子分離絶縁層５０及びＭＯＳトランジスタＴ１，Ｔ２の上には層間絶縁層６４が形成されている。また、シリコン基板１０の下面側には絶縁層５２が形成されている。
An interlayer insulating
層間絶縁層６４、シリコン基板１０及び絶縁層５２には、それらの厚み方向に貫通するスルーホールＴＨが形成されている。さらに、スルーホールＴＨの内面には絶縁層５３が形成されている。
The interlayer insulating
スルーホールＴＨ内には銅からなる貫通電極２０が形成されている。さらに、シリコン基板１０の両面側には、貫通電極２０を被覆する第１バリア金属パターン層３０がそれぞれ形成されている。
A through
シリコン基板１０の上面側の層間絶縁層６４及び下面側の絶縁層５２の上には、第１バリア金属パターン層３０に接続される第１配線層４０がそれぞれ形成されている。
A
また、層間絶縁層６４には、ＭＯＳトランジスタＴ１，Ｔ２の第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ、６０ｃに到達するコンタクトホールＣＨが形成されている。さらに、層間絶縁層６４の上には、コンタクトホールＣＨを通してＭＯＳトランジスタＴ１，Ｔ２の第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ、６０ｃに接続される第２配線層４０ａが形成されている。第２配線層４０ａは第１配線層４０と同一層から形成される。
In the interlayer insulating
第１、第２配線層４０，４０ａは、第１実施形態と同様に、第２バリア金属パターン層として機能するシード層４２とその上に形成された導電パターン層４４とによってそれぞれ構成されている。つまり、第１、第２配線層４０，４０ａは、最下に第２バリア金属パターン層を含んで形成される。これにより、第２配線層４０ａの導電パターン層４４の銅がＭＯＳトランジスタＴ１，Ｔ２に拡散することが防止される。
As in the first embodiment, the first and second wiring layers 40 and 40a are respectively constituted by a
第２実施形態の半導体装置１ａでは、第１実施形態と同様に、貫通電極２０が第１バリア金属パターン層３０で被覆された後に、層間絶縁層６４に、ＭＯＳトランジスタＴ１，Ｔ２の第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ、６０ｃを露出させるコンタクトホールＣＨ１，ＣＨ２が形成される。
In the
次いで、第１、第２配線層４０，４０ａを形成する前処理として、ウェット処理によって第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ、６０ｃの表面の自然酸化膜が除去される。
Next, as a pretreatment for forming the first and second wiring layers 40 and 40a, the natural oxide films on the surfaces of the first to third n-type
このとき、貫通電極２０は第１バリア金属パターン層３０でキャップされて保護されているので、ウェット処理時に貫通電極２０から第１〜第３のｎ型不純物拡散領域６０ａ，６０ｂ、６０ｃに銅が侵入するおそれがない。その後に、第１バリア金属パターン層３０及びＭＯＳトランジスタＴ１，Ｔ２に接続される第１、第２配線層４０，４０ａが同時に形成される。
At this time, since the through
このように、第２実施形態の半導体装置１ａでは、シリコン基板１０に形成されたＭＯＳトランジスタＴ１，Ｔ２は製造過程において貫通電極２０からの銅の汚染を受けるおそれがないので、所望の特性のＭＯＳトランジスタＴ１，Ｔ２が得られ、半導体装置が歩留りよく製造される。
As described above, in the
第２実施形態の半導体装置１ａでは、シリコン基板１０の上面側に、加速度センサなどのＭＥＭＳ素子（不図示）が第１、第２配線層４０，４０ａに接続されて実装される。ＭＯＳトランジスタＴ１，Ｔ２は、ＭＥＭＳ素子のドライバＩＣとして機能する。
In the
さらに、シリコン基板１０の下面側の第１配線層４０が配線基板（マザーボード）に接続されて実装される。
Further, the
なお、シリコン基板１０の下面側には必ずしも第１配線層４０を形成する必要はなく、下面側の第１バリア金属パターン層３０に接続電極を設けてもよい。
The
また、シリコン基板１０から複数の半導体装置１ａを得る場合は、ＭＥＭＳ素子を実装する前又は後にシリコン基板１０が切断される。
Moreover, when obtaining the some
（その他の形態）
第１、２実施形態では、シリコン基板１０に素子としてツェナーダイオードＺＤやＭＯＳトランジスタＴ１，Ｔ２を形成する例を説明したが、シリコン基板１０に絶縁層を介してキャパシタを形成してもよい。キャパシタは、上部電極と下部電極によって誘電体層が挟まれ構造を有し、薄膜プロセスによって形成される。そして、上部電極の上面と下部電極の延在部の上面とが接続部となる。
(Other forms)
In the first and second embodiments, the example in which the Zener diode ZD and the MOS transistors T1 and T2 are formed as elements on the
この場合も同様に、貫通電極２０が第１バリア金属パターン層３０で被覆された状態で、絶縁層にキャパシタの接続部に到達するコンタクトホールが形成される。これにより、配線層を形成する前に行われるウェット処理の際に、貫通電極２０の銅がキャパシタに拡散することが防止される。特に、銅汚染によって特性が変動しやすい材料を使用するキャパシタにおいて信頼性を向上させることができる。
In this case as well, a contact hole reaching the connection portion of the capacitor is formed in the insulating layer in a state where the through
また、半導体基板としてシリコン基板１０を例示したが、ガリウムヒ素（ＧａＡｓ）基板などを使用して各種の半導体素子などを形成する製造方法に適用してもよい。
Further, although the
１，１ａ…半導体装置、１０…シリコン基板、１０ａ…ｐ型シリコン部、１２，１６，５２，５３…絶縁層、１４，６０ａ，６０ｂ，６０ｃ…ｎ型不純物拡散領域、１５，１７，１９，２１…レジスト、１５ａ，１７ａ，１９ａ，２１ａ…開口部、１８…めっき給電部材、２０…貫通電極、３０…第１バリア金属パターン層、３０ａ…バリア金属層、４０…第１配線層、４０ａ…第２配線層、４２…シード層（第２バリア金属パターン層）、４４…導電パターン層、５０…素子分離絶縁層、５４…ｐウェル、５６…ゲート絶縁層、５８ａ，５８ｂ…ゲート電極、６２…サイドウォールスペーサ、６４…層間絶縁層、ＣＨ…コンタクトホール、ＴＨ…スルーホール、Ｔ１，Ｔ２…ＭＯＳトランジスタ、ＺＤ…ツェナーダイオード。
DESCRIPTION OF
Claims (10)
前記半導体基板に形成された素子と、
前記半導体基板を貫通して形成されたスルーホールと、
前記半導体基板の両面側及び前記スルーホールの内面に形成された絶縁層と、
前記スルーホール内に形成された銅からなる貫通電極と、
前記絶縁層に形成され、前記素子の接続部に到達するコンタクトホールと、
前記半導体基板の両面側において、前記素子が形成された領域を除く領域に形成され、前記貫通電極を被覆して前記貫通電極からの銅の拡散を防止する第１バリア金属パターン層と、
前記半導体基板の少なくとも上面側に形成され、前記第１バリア金属パターン層に接続される第１配線層と、
前記半導体基板の少なくとも上面側に形成され、前記コンタクトホールを通して前記素子の接続部に接続されて前記第１配線層と同一層からなる第２配線層とを有することを特徴とする半導体装置。 A semiconductor substrate;
An element formed on the semiconductor substrate;
A through hole formed through the semiconductor substrate;
Insulating layers formed on both sides of the semiconductor substrate and the inner surface of the through hole;
A through electrode made of copper formed in the through hole;
A contact hole formed in the insulating layer and reaching a connection portion of the element;
Oite on both sides of the semiconductor substrate, the element is formed in a region excluding a region which is formed, a first barrier metal pattern layer of preventing diffusion of copper from the through electrode to cover the through electrode,
A first wiring layer formed on at least the upper surface side of the semiconductor substrate and connected to the first barrier metal pattern layer;
A semiconductor device comprising: a second wiring layer formed on at least an upper surface side of the semiconductor substrate, connected to the connection portion of the element through the contact hole, and made of the same layer as the first wiring layer.
第２配線層は、前記素子の接続部の上に形成された第２バリア金属パターン層とその上に形成された導電パターン層とから形成されることを特徴とする請求項１に記載の半導体装置。 The first wiring layer is formed of a second barrier metal pattern layer formed on the first barrier metal pattern layer and a conductive pattern layer formed thereon,
2. The semiconductor according to claim 1, wherein the second wiring layer is formed of a second barrier metal pattern layer formed on the connection portion of the element and a conductive pattern layer formed thereon. apparatus.
前記コンタクトホールは前記半導体基板の両面側の前記絶縁層に形成されていることを特徴とする請求項３に記載の半導体装置。 The element is a Zener diode configured by forming an impurity diffusion region having a conductivity type opposite to that of the semiconductor substrate in a surface layer portion of the semiconductor substrate, and the impurity diffusion region and a lower surface of the semiconductor substrate serve as the connection portion. And
The semiconductor device according to claim 3, wherein the contact hole is formed in the insulating layer on both sides of the semiconductor substrate.
前記スルーホール内に銅からなる貫通電極を形成する工程と、
前記半導体基板の両面側において、前記素子が形成された領域を除く領域に、前記貫通電極を被覆して前記貫通電極からの銅の拡散を防止する第１バリア金属パターン層をそれぞれ形成する工程と、
前記第１バリア金属パターン層を形成する工程の後に、前記絶縁層に、前記素子の接続部に到達するコンタクトホールを形成する工程と、
前記コンタクトホール内の前記素子の接続部の自然酸化膜をウェット処理によって除去する工程と、
前記半導体基板の少なくとも上面側に、前記第１バリア金属パターン層に接続されると共に、前記コンタクトホールを通して前記素子の接続部に接続される配線層を形成する工程とを有することを特徴とする半導体装置の製造方法。 A semiconductor substrate; an element formed on the semiconductor substrate; a through hole penetrating the semiconductor substrate; and an insulating layer formed on both sides of the semiconductor substrate and on the inner surface of the through hole to cover the element. Preparing a prepared structure;
Forming a through electrode made of copper in the through hole;
Oite on both sides of the semiconductor substrate, in a region excluding a region where the element is formed, to form a first barrier metal pattern layer of preventing diffusion of copper from the through electrode to cover the through electrode, respectively Process,
After the step of forming the first barrier metal pattern layer, forming a contact hole reaching the connection portion of the element in the insulating layer;
Removing a natural oxide film at a connection portion of the element in the contact hole by a wet process ;
Forming a wiring layer connected to the first barrier metal pattern layer and connected to the connection portion of the element through the contact hole on at least the upper surface side of the semiconductor substrate. Device manufacturing method.
前記第１バリア金属パターン層及び前記素子の接続部に接続される第２バリア金属パターン層を形成する工程と、
めっきにより、前記第２バリア金属パターン層の上に導電パターン層を形成する工程とを含むことを特徴とする請求項６に記載の半導体装置の製造方法。 In the step of forming the wiring layer,
Forming a second barrier metal pattern layer connected to the first barrier metal pattern layer and the connection portion of the element;
The method of manufacturing a semiconductor device according to claim 6, further comprising: forming a conductive pattern layer on the second barrier metal pattern layer by plating.
前記コンタクトホールを形成する工程において、
前記コンタクトホールは前記半導体基板の両面側の前記絶縁層に形成されることを特徴とする請求項８に記載の半導体装置の製造方法。 The element is a Zener diode configured by forming an impurity diffusion region having a conductivity type opposite to that of the semiconductor substrate in a surface layer portion of the semiconductor substrate, wherein the impurity diffusion region and the lower surface of the semiconductor substrate are connected to the connection portion. And
In the step of forming the contact hole,
9. The method of manufacturing a semiconductor device according to claim 8, wherein the contact hole is formed in the insulating layer on both sides of the semiconductor substrate.
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