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JP5467458B2 - 半導体デバイス及び部品のパッケージ化装置、半導体デバイス及び部品のパッケージ化方法 - Google Patents

半導体デバイス及び部品のパッケージ化装置、半導体デバイス及び部品のパッケージ化方法 Download PDF

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JP5467458B2
JP5467458B2 JP2009553715A JP2009553715A JP5467458B2 JP 5467458 B2 JP5467458 B2 JP 5467458B2 JP 2009553715 A JP2009553715 A JP 2009553715A JP 2009553715 A JP2009553715 A JP 2009553715A JP 5467458 B2 JP5467458 B2 JP 5467458B2
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array
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ジェイ． コリシス，デイビッド
ブルックス，ジェイ．マイケル
クアン リー，チュン
ホイ チョン，チン
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マイクロン テクノロジー， インク．
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Description

本発明は、半導体デバイスのパッケージ化に関する。さらに具体的には、本発明は、半導体デバイスパッケージ化装置、パッケージ化された半導体部品、半導体デバイスパッケージ化装置の製造方法、及び半導体部品の製造方法を提供する。
半導体デバイスは、通常は、信頼性の高い高品質な製造を可能にする、精巧な装置やプロセスを使用して、半導体ウエハ上または他の種類のワークピース上で製造される。個々のダイ（デバイスなど）は、一般に、集積回路や、集積回路に接続された多数のボンドパッドを含んでいる。ボンドパッドは、外部接点のアレイを備え、それを通して、電源電圧、電気信号、及びその他の入出力パラメータが集積回路とやり取りされる。ボンドパッドは大抵とても小さく、それらは、通常、ボンドパッド間がファインピッチとなる高密度な配置で並べられている。ダイは、非常に傷つきやすく、取り扱いのために環境から保護される必要がある。結果として、ダイは、それらを保護するために、また、プリント基板に接続しやすい大型の端子アレイにボンドパッドを接続するために、パッケージ化される。パッケージ化された半導体部品は、その後、さまざまな種類の製品内で他のマイクロ電子デバイスや回路と電気的に接続されうる。
セラミックパッケージは、半導体ダイのパッケージの一つである。通常、セラミックパッケージは、キャビティと、キャビティ内にあるダイ接点と、ダイ接点に電気的に接続される外部端子と、を有する個々のセラミックユニットを有している。外部端子は、一般に、セラミックユニットの外部側壁や裏側にある。ダイはキャビティ内に置かれ、ダイ上のボンドパッドはキャビティ内のダイ接点と電気的に接続される。その後、ダイを覆うために封止剤がキャビティ内に堆積される。
セラミックパッケージは、多くの用途で使用されるが、さまざまな欠点もある。セラミックパッケージの欠点のひとつは、セラミックユニットが通常、ウエハ処理装置で処理できるウエハの形としてではなく一つ一つ処理されることである。その結果、個々のセラミックユニットを一つ一つパッケージ化処理のためのトレイに搭載し、その後、続く処理のために取り外さなければならない。この種の処理は、費用がかかり、パッケージ化処理のスループットに影響を与える。セラミックパッケージはまた、他のタイプのパッケージと比べて製造業者にとって比較的費用面での負担が大きい。従って、セラミックパッケージにはさまざまな欠点がある。
別のキャビティ型半導体パッケージは、回路基板にラミネートされたポリマーライザーを有している。例えば、韓国のＫｉｎｓｕｓ社は、片側に複数のダイ接点を有し反対側に複数の裏側接点を有するプリント基板を含む、キャビティを積み重ねないパッケージを作っている。そのパッケージは、さらにプリント基板にラミネートされている電気回路を持たない上部基板を含んでいる。上部基板は、プリント基板上にキャビティを画定する開口を有しているが、電気回路やビアはまったく含まない。ダイは、上部基板の開口によって形成されたキャビティの中でプリント基板に取り付けられ、そして、ダイ上のボンドパッドがプリント基板上のダイ接点と接続される。キャビティは、その後、ダイを封止するために、ポリマーまたは他の種類の封止剤によって満たされる。
上記のラミネートパッケージは、有用であり、比較的製造コストがかからないが、高密度の積層パッケージへの応用にあまり適していない。例えば、上記のラミネートパッケージは、電力や信号を上部パッケージ（群）とやり取りする電気的な接続を提供しないから、積層アセンブリ内では使用できない。従って、十分にテストされたパッケージを持つ高密度な積層を製造するために、ラミネートされた回路基板材料を使用したキャビティ型パッケージを開発することが望ましい。
本明細書に発明の概要に該当する記載なし。
本発明の一実施形態に係るパッケージ化された半導体部品を説明する断面図である。 本発明の一実施形態に係るパッケージ化された半導体部品の製造方法の工程段階を説明する断面図である。 本発明の一実施形態に係るパッケージ化された半導体部品の製造方法の工程段階を説明する断面図である。 本発明の一実施形態に係るパッケージ化された半導体部品の製造方法の工程段階を説明する断面図である。 本発明の一実施形態に係るパッケージ化された半導体部品の製造方法の工程段階を説明する断面図である。 本発明の一実施形態に係るパッケージ化された半導体部品の製造方法の工程段階を説明する断面図である。 本発明の一実施形態に係るパッケージ化された半導体部品の製造方法の工程段階を説明する断面図である。 本発明の一実施形態に係るパッケージ化された半導体部品の製造方法の工程段階を説明する断面図である。 本発明の一実施形態に係る複数のパッケージ化された半導体部品の上部平面図である。 本発明の実施形態に係る方法を説明するフローチャートである。 本発明の実施形態に係る方法を説明するフローチャートである。 本発明の一実施形態に係るパッケージ化された半導体部品の積層アセンブリを説明する概略的な断面図である。 本発明の別の実施形態に係るパッケージ化された半導体部品の積層アセンブリを説明する概略的な断面図である。 本発明のさらに別の実施形態に係るパッケージ化された半導体部品の積層アセンブリを説明する概略的な断面図である。 本発明の実施形態に係るパッケージ化された半導体部品が組み込まれているシステムの概略図である。
パッケージ化された半導体部品、半導体デバイスパッケージ化装置、半導体デバイスのパッケージ化方法、半導体デバイスパッケージ化装置の製造方法に関して、いくつかの実施形態の開示の具体的な詳細は、以降に記載される。装置は、マイクロ電子デバイス、微小機械デバイス、データストレージ素子、光学系、記録再生部品、及びその他の機能が上及び／または中に組み込まれた基板を含みうる半導体ウエハ上で製造される。例えば、ＳＲＡＭ、ＤＲＡＭ（ＤＤＲ／ＳＤＲＡＭなど）、フラッシュメモリ（ＮＡＮＤ／メモリなど）、プロセッサ、撮像装置、及びその他のデバイスは、半導体ウエハ上で構築されうる。実施形態の多くは、半導体ウエハに関して以降に記載されているが、他の種類の基板（誘電性または導電性のある基板など）上で製造される他の種類のデバイスは、本発明の範囲に含まれてもよい。さらに、本発明のいくつかの他の実施形態は、このセクション以降に記載されたものとは異なる構成、部品、手順を有してもよい。従って、本発明の他の実施形態では、追加の要素があってもよく、または、さらに他の実施形態では、図１から図７を参照して以降に示され記載されるいくつかの機能や要素がなくても良いことが、当業者には理解できる。
図１は、本発明の一実施形態に係るパッケージ化された半導体部品１００を概略的に説明する断面図である。この実施形態では、半導体部品１００は、第１の基板１１２を有するベース１１０と、第２の基板１２２を有するライザー１２０と、ベース１１０に取り付けられた半導体ダイ１３０と、を含んでいる。第１及び第２の基板１１２、１２２は、ポリマー材料（樹脂やシリコーンなど）、ポリマー材料以外の有機材料、または、他の適切な非セラミック誘電材料から成っていてもよい。例えば、第１の基板１１２と第２の基板１２２は、ラミネートされた回路基板材料から成っていてもよい。パッケージ化された半導体部品１００のいくつかの実施形態は、積層に適したポリマー材料からなる、費用効率の良いキャビティ型パッケージを提供する。例えば、特定の実施形態では、積層アセンブリは、十分にテストされたパッケージ化されたデバイスの高密度な積層を提供するために、ライザー１２０の上端に取り付けられた、同一のまたは他の種類のパッケージ化された半導体部品１００を有しても良い。
ベース１１０の図で示される実施形態では、第１の基板１１２には、前側１１４と裏側１１５がある。ベース１１０の図で示される実施形態は、さらに、複数のダイ接点１１６と、裏側１１５にある第１の裏側端子１１７の第１のアレイと、裏側１１５にある第２の裏側端子１１８の第２のアレイと、を含んでいる。図１に示される本実施形態のダイ接点１１６は、第１の基板１１２の前側１１４に、または、少なくともその近くに位置している。しかしながら、ダイ接点１１６は、以降でより詳細に記載されるようなボードオンチップ構造のための他の実施形態では、裏側１１５に置いてもよい。ベース１１０は、さらに、ダイ接点１１６を対応する第１の裏側端子１１７と電気的につなぐ、第１のインターコネクト１１９を含んでいる。パッケージ化された半導体部品１００は、ダイ１３０上の（不図示の）ボンドパッドを、ダイ接点１１６と電気的に接続するワイヤーボンド１３２も持ってもよい。それによって、第１のインターコネクト１１９とワイヤーボンド１３２は、ダイ１３０と第１の裏側端子１１７の間で、信号と電力を伝えてもよい。
図１に示されるライザー１２０の特定の実施形態では、第２の基板１２２は、第１の面１２４と第２の面１２５を有している。第２の基板１２２の第１の面１２４は、第１の基板１１２と第２の基板１２２の間の接触面で（図１において不図示の）接着剤によって、第１の基板１１２の前側１１４に取り付けられる。ライザー１２０の図に示される実施形態は、さらに、ダイ１３０が中に置かれるダイキャビティ１２７を画定する開口１２６を含んでいる。ライザー１２０は、さらに、第２の基板１２２の第２の面１２５に、複数の前側接点１２８を含んでもよい。前側接点１２８は、パッケージ化された部品上のソルダーボール、または他の種類の電気的コネクターと接触するための電気端子を提供し、そのパッケージ化された部品は、パッケージ化された半導体部品１００の上端に積層される。
パッケージ化された半導体部品１００は、さらに、ベース１１０とライザー１２０を貫いて伸びている、複数の第２のインターコネクト１４０を含んでもよい。例えば、パッケージ化された半導体部品１００は、第１の基板１１２の厚みと第２の基板１２２の厚みの全体に伸びる、スルーパッケージビア１４１を持ってもよい。そのビア１４１は、その後、第２のインターコネクト１４０（スルーパッケージインターコネクトなど）を形成するために、少なくとも部分的に導電材料で満たされうる。第２のインターコネクト１４０は、第２の基板１２２の第２の面１２５にある前側接点１２８を、第１の基板１１２の裏側１１５にある対応する第２の裏側端子１１８と電気的につなぐ。第２のインターコネクト１４０は、図１に説明されるパッケージ化された半導体部品１００の上端に積層された（不図示の）別のパッケージ化された半導体部品と、電力や電気信号をやり取りするための、パッケージ積層ルートを提供する。第２のインターコネクト１４０は、また、図１のパッケージ化された半導体部品１００の中に示されているダイ１３０のための、電力及び／または電気信号を伝えてもよい。
パッケージ化された半導体部品１００は、さらに、ダイ１３０とワイヤーボンド１３２を覆うために、キャビティ１２７の中に保護材１５０を含んでもよい。保護材１５０は、針状ディスペンサー、ステンシル、成形(モールディング)、または、そのほかの適切な技術を用いて、堆積させてもよい。保護材１５０は、一般に、ダイ１３０やワイヤーボンド１３２を保護する、ポリマーまたは他の適切な材料である。保護材１５０の上部表面は、一般に、第２の基板１２２の第２の面１２５と同一平面上またはその下方にある。しかしながら、保護材１５０が、パッケージ化された半導体部品１００の上端に積層されるいかなるパッケージとも干渉しない限り、保護材１５０の上部表面は、第２の面１２５の上方に突出することができる。
図２Ａから図２Ｇは、半導体デバイスをパッケージ化する方法の特定の実施形態の工程段階を説明している。図２Ａは、第１のボード２１０（ベースパネルなど）が、誘電体コア２１２と、前側２１３と、前側２１３にある第１の導電層２１４と、裏側２１５と、裏側２１５にある第２の導電層２１６とを持つ、その方法の一工程段階を説明している。誘電体コア２１２は、ポリマー、非ポリマー有機材料、または、別の適切な非セラミック誘電材料であってもよい。第１の導電層２１４及び第２の導電層２１６は、銅、または、他の適切な導電材料であってもよい。図２Ｂは、第１の開口２１８が、第１の導電層２１４、誘電体コア２１２、及び第２の導電層２１６を貫いて形成される、次の工程段階での第１のボード２１０を説明している。第１の開口２１８は、掘削、エッチング、レーザ切断、水噴流、または他の適切な技術により、形成されてもよい。例えば、開口２１８は、その技術分野で知られている、機械式ドリルまたはレーザドリルを使用して、形成されてもよい。
図２Ｃは、第１の導電層２１４を第２の導電層２１６と電気的につなぐために、第１のインターコネクト２２０が第１の開口２１８に形成される、その方法の一工程段階での第１のボード２１０を説明している。第１のインターコネクト２２０は、その技術分野で知られているような、第１の開口２１８の側壁上に材料をめっきすることによって、形成されてもよい。例えば、第１のインターコネクト２２０は、第１の開口２１８の側壁上にめっきされた銅から成っていてもよい。図２Ｄは、導電性配線２１７を第１のボード２１０の前側２１３に形成するために、第１の導電層２１４がパターン形成及びエッチングされ、また、導電性配線２１９を第１のボード２１０の裏側２１５に形成するために、第２の導電層２１６がパターン形成及びエッチングされる、その方法の別の工程段階を説明している。ソルダーレジスト２３０または他の種類の誘電体素子は、また、開口２１８間の領域に形成されてもよい。以降により詳細に記載されるように、ソルダーレジスト２３０は、ダイが置かれるダイ取り付け部位を提供し、そのソルダーレジストは、第１の開口２１８の開放体積を満たしてもよい。
図２Ｅは、第２のボード２５０が第１のボード２１０に取り付けられる、その方法の次の工程段階を説明している。第２のボード２５０は、第２の基板２５２と、第１の面２５４と、第２の面２５６と、開口２５８を含んでもよい。開口２５８は、第２のボード２５０を貫く大型のパンチ穴を開けることによって、前工程で形成されてもよい。開口２５８は、（図２Ｅでは不図示の）ダイが中に置かれるキャビティ２６０を形成するために、ソルダーレジスト２３０の上でダイ取り付け部位と整列されている。従って、第２のボード２５０は、ダイの上方に突出するライザーを形成するライザーパネルやライザーボードであってもよい。第２のボード２５０は、さらに、第２の面２５６上にパターン化された導電性配線２６２を含んでも良い。
第２のボード２５０は、接着剤２７０によって、第１のボード２１０に取り付けられる。図２Ｅで説明される本実施形態では、第２のボード２５０の第１の面２５４は、接着剤２７０によって、第１のボード２１０の前側２１３に取り付けられる。接着剤２７０は、第２のボード２５０の第１の面２５４、または、第１のボード２１０の前側２１３に予め付着されていてもよい。多くの用途で、第１のボード２１０は、各々がダイ取り付け部位を含む複数のパッケージ領域を含み、第２のボード２５０は、複数の開口２５８を含んでいる。そのうえで、第２のボード２５０は、開口２５８が対応するダイ取り付け部位と整列されるように、第１のボード２１０上に置かれる。開口２５８によって、第２のボードは第１のボード２１０とは著しく異なる伸縮特性を持つため、開口２５８をダイ取り付け部位と整列させることが困難となることがある。これを克服するために、第１及び第２のボード２１０、２５０は、位置合わせピンを持つジグと接続される位置合わせ穴を有してもよい。第１のボード２１０及び第２のボード２５０は、その後、接着剤２７０が第１及び第２のボード２１０、２５０をともに固定するまでに、位置合わせピンに沿って互いに近づく。接着剤２７０は、キャビティ２６０内へ流れ込まずに、第１のボード２１０の前側２１３にある配線２１７を保護するように、低い流量特性を有してもよい。
図２Ｆは、開口２７１（スルーパッケージビアなど）が第１のボード２１０と第２のボード２５０を貫いて形成される別の工程段階での、半導体デバイスをパッケージ化するアセンブリ装置２００の一部を説明している。開口２７１は、第１のボード２１０及び第２のボード２５０をドリルで貫いて開けられてもよい。開口２７１は、第１の基板２１２、接着剤２７０、及び第２の基板２５２を通して伸びる側壁２７２を有している。開口２７１は、第２のインターコネクト２７４（スルーパッケージインターコネクトなど）を形成するために、少なくとも部分的に導電材料で満たされる。第２のインターコネクト２７４は、開口２７１の側壁２７２に、例えば、銅などの材料をめっきすることによって形成されてもよい。第２のインターコネクト２７４は、第２のボード２５０の第２の面２５６にある導電性配線２６２を、第１のボード２１０の裏側２１５上の配線２１９と電気的につなぐ。
図２Ｇは、その方法の次の工程段階での、パッケージ化されたダイを持つ装置２００を説明する。装置２００は、第２のボード２５０の第２の面２５６に、第１のソルダーレジスト２８１を有している。第１のソルダーレジスト２８１は、（図２Ｆの）開口２７１内の開放空間を満たしてもよく、第１のソルダーレジスト２８１は、導電性配線２６２の一部の上に、前側接点が中に形成される開口２８２を有している。別の実施形態では、開口２７１は、第１のソルダーレジスト２８１を塗る前に、ビア充填材料によって満たされてもよい。装置２００は、また、第１のボード２１０の裏側２１５に、第２のソルダーレジスト２８３を有してもよい。第２のソルダーレジスト２８３は、中に裏側端子が形成されうる開口２８４を有している。装置２００は、その後、第１のボード２１０の裏側２１５に第１の裏側端子２９１及び第２の裏側端子２９２を形成するために、また、第２のボード２５０の第２の面２５６に前側接点２９４を形成するために、めっきされうる。めっき工程は、また、キャビティ２６０内のダイ取り付け部位に、ダイ接点２９６を形成してもよい。裏側端子及びその接点は、配線上にニッケル層２９７をめっきし、その後、ニッケル層２９７上に金層２９８をめっきすることによって、形成されてもよい。第１及び第２の裏側端子２９１及び２９２は、底面または外側積層のための、従来のＪＥＤＥＣのピン止め構成で、並べてられもよい。
装置２００の形成後、ダイ１３０は、ソルダーレジスト２３０に取り付けられ、ダイ１３０上のボンドパッド１３１は、ダイ接点２９６に接続される。図２Ｇで説明される実施形態では、ボンドパッド１３１は、ワイヤーボンド１３２によって、ダイ接点２９６に接続されている。ダイ１３０が装置２００と電気的に接続された後で、キャビティ２６０は、図１を参照して上述したように、保護材１５０によって少なくとも部分的に満たされてもよい。
図２Ｈは、複数のパッケージ化されたダイ１３０を有する装置２００を説明する上部平面図である。図２Ｇと図２Ｈをともに参照すると、（図２Ｇに示される）第１のボード２１０及び第２のボード２５０は、個々のパッケージ領域２９９（図２Ｈ）のアレイを有するストリップの中に構成されうる。装置２００は、個々のパッケージ化された部品を互いに分離するために、線Ｓ−Ｓに沿って切断される。いくつかの実施形態では、テストのために個々のパッケージを扱うことを避けるため、装置２００を切断する前の装置２００が切れ目のないストリップである間に、個々のパッケージ化された半導体部品はテストされてもよい。別の実施形態では、装置２００は、個々のパッケージ化された半導体部品をテストする前に、線Ｓ−Ｓに沿って切断され、その後、個々のパッケージ化された部品はテスト用のトレイに取り付けられる。いずれの場合にも、それらの部品は、回路基板へ積層される前、または別の方法で取り付けられる前に、良品とわかるパッケージのみが特定されうる。
装置２００の多くの実施形態は、セラミックのキャビティ型パッケージに比べて、実装コストを著しく安くすることができる。まず、複数のダイは、処理トレイとの間での個々のキャビティ型ユニットの移動を不要とするために、ストリップ形式で装置２００に取り付けられてもよい。このことは、キャビティ型のパッケージ化に関連する時間や製造コストを著しく削減する。また、装置２００の多くの実施形態は、パッケージがポリマー材料や他の適切な非セラミック誘電材料から作ることができるので、比較的安価にできる。従って、装置２００及びパッケージ化された半導体部品１００の多くの実施形態は、積層に適した、費用効率の良いキャビティ型パッケージを提供できる。
装置２００及びパッケージ化された半導体部品１００のいくつかの実施形態は、また、既存の装置を使用して個々のパッケージ化された半導体部品１００をテストし積層するために、底となるパッケージ上に、ＪＥＤＥＣの接点構成を有してもよい。このことは、さらに、半導体デバイスを製造するための装置２００及びパッケージ化された半導体部品１００の、いくつかの実施形態の効率を向上させる。
装置２００のいくつかの実施形態は、また、装置２００がストリップ形式である間に、パッケージ化されたダイをテストすることができるので、パッケージ化された半導体部品の費用効率の良いテストが可能である。さらに具体的には、そのストリップは、テストトレイとの間での個々のパッケージの移動を不要とするために、テストトレイのパターンに配置されてもよい。これによって、パッケージ化されたデバイスをより効率的にテストすることができる。
図３Ａは、半導体デバイスパッケージ化装置を製造する方法３００の一実施形態のフローチャートである。この方法３００は、ライザーボードの第１の面をベースボードの前側に取り付けること（ブロック３１０）を含んでもよい。ライザーボードにある個々の開口が、ベースボードの対応する個々のパッケージ領域と整列されたキャビティを形成するように、ライザーボードはベースボードに取り付けられる。ベースボードは、ダイ接点、ベースボードの裏側にある第１の裏側端子、及び、ベースボードの裏側にある第２の裏側端子を有してもよい。ダイ接点は、第１の裏側端子と電気的につながれてもよい。方法３００は、さらに、ライザーボードとベースボードを貫いて伸びている、複数のスルーパッケージビアを形成すること（ブロック３２０）を含んでもよい。それに加えて、方法３００は、さらに、スルーパッケージビアの中に、導電材料を堆積させること（ブロック３３０）を含んでもよい。その導電材料は、ライザーボードの第２の面にある前側接点を、ベースボードの裏側にある対応する第２の裏側端子と電気的につなぐ、スルーパッケージインターコネクトを形成してもよい。
図３Ｂは、半導体部品を製造する方法３４０の一実施形態を説明するフローチャートである。一実施形態では、方法３４０は、パッケージ化されるべき複数のダイが中にある装置を提供すること（ブロック３５０）を含んでもよい。その装置は、前側と、裏側と、ダイ接点のアレイと、そのダイ接点と電気的につながれる第１の裏側端子のアレイと、第２の裏側端子のアレイと、及び複数の個々のパッケージ領域と、を有する第１のボードを含んでもよい。個々のパッケージ領域は、ダイ接点のアレイ、第１の裏側端子のアレイ、及び第２の裏側端子のアレイを有してもよい。その装置は、さらに、第１のボードの前側にラミネートされた第１の面と、第２の面と、第２のボードを貫き個々のパッケージ領域と整列された開口と、及び第２の面にある前側接点のアレイと、を有する第２のボードを含んでもよい。開口は、第１のボード上にダイキャビティを形成し、前側接点は、第１のボード及び第２のボードを貫いて伸びているスルーパッケージインターコネクトによって、第２の裏側端子と電気的につながれている。方法３４０は、さらに、キャビティ内に半導体ダイを置くこと（ブロック３６０）と、そのダイを第１のボードの対応するダイ接点と電気的につなぐこと（ブロック３７０）と、を含んでもよい。その方法はまた、キャビティ内にあるダイを保護するために、ダイキャビティ内に保護材を堆積させること（ブロック３８０）を含んでもよい。第１及び第２のボードを持つその装置は、その後、個々のパッケージ化された半導体部品を互いに分離するために、切断されてもよい。
図４は、第１のパッケージ化された部品１００ａと、第１のパッケージ化された部品１００ａ上に積層される第２のパッケージ化された部品１００ｂとを有する、積層アセンブリ４００を概略的に説明する断面図である。第１及び第２のパッケージ化された部品１００ａ、１００ｂは、図１を参照して上述されたパッケージ化された半導体部品１００と類似または同一であってもよい。従って、同様の参照番号は、図１及び図４にある同様の部品を参照しえる。第１のパッケージ化された部品１００ａは、第１の裏側端子１１７とつながっている、例えば、ソルダーボールのような、複数の第１のコネクター４０２を有してもよい。第１のパッケージ化された部品１００ａは、また、第２の裏側端子１１８とつながっている第１の追加コネクター４０４を含んでもよい。しかしながら、そのコネクター４０４は、任意であり、多くの実施形態では含まれなくてもよい。第２のパッケージ化された部品１００ｂは、第２のパッケージ化された部品１００ｂの裏側の第２の裏側端子１１８に取り付けられている、例えば、ソルダーボールのような、複数の第２のコネクター４０６を有してもよい。第２のパッケージ化された部品１００ｂの第２のコネクター４０６は、第１のパッケージ化された部品１００ａの前側接点１２８と接続されている。アンダーフィルまたは他の種類の保護材は、第１のパッケージ化された部品１００ａと第２のパッケージ化された部品１００ｂの間に、挿入されてもよい。動作中における、積層アセンブリ４００の中での、ダイからパッケージへのルーティングは、矢印４１０で示されるように進んでもよい。さらに、第２の部品１００ｂから第１のパッケージ化された部品１００ａへのルーティングは、矢印４２０で示されるように、生じうる。
図５は、フリップチップ用途のための、別の実施形態に係る積層アセンブリ５００を概略的に説明している。積層アセンブリ５００は、第１のパッケージ化された部品５１０ａと、第２のパッケージ化された部品５１０ｂとを含んでいる。第１及び第２のパッケージ化された半導体部品５１０ａ、５１０ｂは、上述したパッケージ化された半導体部品１００と類似してもよい。しかしながら、ダイ１３０は、ワイヤーボンドの代わりにフリップチップコネクションを使用して、ダイ接点と接続されているフリップチップダイである。そのため、ダイ接点１１６は、ダイ１３０によって覆われるように、ダイ取り付け部位に置かれる。
図６は、ボードオンチップ用途のための、また別の実施形態に係る積層アセンブリを概略的に説明する。この実施形態では、積層アセンブリ６００は、ボードオンチップ構造を持つ第１のパッケージ化された部品６１０ａと、同じくボードオンチップ構造を持つ第２のパッケージ化された部品６１０ｂとを含んでいる。より具体的には、ダイ１３０は、図１で説明されるダイ１３０と比較して逆さになっていて、ダイ上のボンドパッド１３１が、それぞれ、第１及び第２のパッケージ化された部品６１０ａ、６１０ｂの各々のベースボード６１２ａ、６１２ｂの裏側にあるダイ接点１１６とワイヤーボンドされている。第１のパッケージ化された半導体部品６１０ａを参照すると、ベースボード６１２ａは、ボンドパッド１３１からダイ接点１１６へ伸びているワイヤーボンド１３２が通る、開口６１４ａ、または、スロットを有している。同様に、ベースボード６１２ｂはスロット６１４ｂを有してもよい。従って、ダイ接点１１６からの第１のインターコネクトは、図１のパッケージ化された半導体部品１００の中で示されるような、ベースボードを貫く代わりに、ベースボード６１２ａの裏側に沿って伸びる、配線であってもよい。それゆえに、そのボードオンチップのパッケージ化された部品は、ベースボードの前側の金属化を廃止してもよい。
図７は、図１から図６を参照して上述されたパッケージ化された半導体部品のいずれか一つを含むシステム７００を説明する。より具体的に言うと、図１から図６を参照して上述された半導体部品のいずれか一つは、より大きく、且つ／または、より複雑な、無数のシステムのいずれかに組み込まれていてもよく、システム７００は、そのようなシステムの代表的なサンプルにすぎない。システム７００は、プロセッサ７０１、メモリ７０２（ＳＲＡＭ、ＤＲＡＭ、フラッシュ、または、他のメモリデバイスなど）、入出力装置７０３、及び／または、サブシステム及び他の部品７０４を含んでもよい。パッケージ化された半導体部品は、図７に示される部品のいずれかに含まれてもよい。その結果として生じるシステム７００は、多種多様な計算、処理、格納、検出、撮像、及び／または、他の機能のいずれを行ってもよい。従って、システム７００は、コンピュータ、及び／または他のデータ処理装置、例えば、デスクトップコンピュータ、ラップトップコンピュータ、インターネット装置、携帯型デバイス、マルチプロセッサシステム、プロセッサベースのまたはプログラム可能な家庭用電化製品、ネットワークコンピュータ、及び／または、ミニコンピュータであってもよいが、これに限定されるものではない。これらのシステムのための適切な携帯型デバイスは、パーム型コンピュータ、ウェアラブルコンピュータ、セルラー方式無線電話または携帯電話、携帯情報端末などであってもよい。システム７００は、さらに、カメラ、光または他の放射線のセンサ、サーバ、関連したサーバサブシステム、及び／または任意の表示デバイスであってもよい。そのようなシステムでは、個々のダイは、例えば、ＣＭＯＳ撮像装置などの、撮像装置アレイを含んでもよい。システム７００の部品は、単一のユニットに格納されてもよく、または、（通信網などを介して）相互接続された複数のユニットに分散されていてもよい。従って、システム７００の部品は、ローカルの、及び／または、リモートのメモリストレージデバイスや、多種多様なコンピュータ可読媒体のいくつかを含んでもよい。
前述した内容から、本発明の特定の実施形態は、ここでは実例の目的で記載されているが、本発明の精神と範囲から逸脱することなく、種々の変形例が作られうることが、十分に理解できる。例えば、前述の実施形態のいずれかのうちの特定の要素は、他の実施形態にある要素と組み合わせられ、または、代わりに使用されうる。さらに、文脈が許すところでは、単数形または複数形の用語は、また、それぞれ、複数形または単数形の用語を含んでもよい。さらに、単語“または”が、二つまたはそれ以上の項目からなるリストに関して、他の項目から排他的な唯一つの項目を意味するために、明確に制限されている場合を除いて、そのとき、そのようなリストにある“または”の使用は、（ａ）そのリストにあるいずれか一つの項目、（ｂ）そのリストにあるすべての項目、または（ｃ）そのリストにある項目の任意の組み合わせ、を含むことを意味する。さらに、用語“含む”は、任意の多数の同一の機能、及び／または、付加的な種類の機能または部品が除外されないように、以下の開示の全体で、少なくとも列挙された機能（群）を含むことを意味するために使用されている。それゆえに、この発明は、添付の請求項による場合を除いて、限定されない。

Claims (18)

  1. 第１のボードと第２のボードを含み、
    前記第１のボードは、前側と、裏側と、ダイ接点のアレイと、前記ダイ接点と電気的につながれた第１の裏側端子のアレイと、第２の裏側端子のアレイと、各々が前記ダイ接点のアレイ及び前記第１の裏側端子のアレイ及び前記第２の裏側端子のアレイを有する、複数の個々のパッケージ領域と、を有し、
    前記第２のボードは、前記第１のボードの前記前側にラミネートされた第１の面と、第２の面と、前記第２のボードを貫き、個々のパッケージ領域と整列され、ダイキャビティを画定する開口と、前記第１のボード及び前記第２のボードを貫いて伸びるインターコネクトによって前記第２の裏側端子と電気的につながれた前記第２の面にある前側接点のアレイと、を有し、
    前記第１のボードは、さらに、
    前記ダイ接点を、対応する第１の裏側端子に電気的につなぐ、第１のインターコネクトであって、前記第１のボードの前記裏側にある前記第１の裏側端子と、前記第１のボードの前記前側にある前記ダイ接点と、で終結する第１のインターコネクトを含み、
    前記第１のボード及び前記第２のボードを貫いて伸びる前記インターコネクトは、第２のインターコネクトであり、
    前記第１のボード及び前記第２のボードは、誘電体コアを有する
    ことを特徴とする半導体デバイスパッケージ化装置。
  2. 請求項１に記載の装置において、
    前記第１及び前記第２のボードは、ポリマーのコアを有する
    ことを特徴とする装置。
  3. 請求項１に記載の装置において、
    前記第１のボード及び前記第２のボードを貫いて伸びる前記インターコネクトは、途切れのないスルーパッケージインターコネクトである
    ことを特徴とする装置。
  4. 請求項１に記載の装置において、
    前記第１のボードは、第１のプリント基板を含み、
    前記第２のボードは、第２のプリント基板を含む
    ことを特徴とする装置。
  5. 請求項１に記載の装置において、
    前記個々のパッケージ領域と前記ダイキャビティは、ストリップに並べられ、
    個々のダイキャビティは、前記ストリップ上の切断レーンによって、分離される
    ことを特徴とする装置。
  6. 請求項１に記載の装置において、
    前記ダイ接点は、前記第１のボードの前記前側にある
    ことを特徴とする装置。
  7. 請求項１に記載の装置において、
    前記第１のボードは、さらに、各スロットが個々のパッケージ領域に置かれるように、複数のスロットを含み、
    前記ダイ接点は、前記スロットに隣接する前記第１のボードの前記前側に、アレイ状に並べられる
    ことを特徴とする装置。
  8. 前側及び裏側を有するベースパネルであって、前記ベースパネルは、誘電体コアを含むベースパネルと、
    前記ベースパネルの前記前側に取り付けられた第１の面と、第２の面と、ダイキャビティを画定する複数の開口と、を有するライザーパネルであって、前記ライザーパネルは、誘電体コアを含むライザーパネルと、
    前記ベースパネルにあるダイ接点のアレイと、
    前記ベースパネルの前記裏側にある第１の裏側端子のアレイと、
    前記ダイ接点を、前記第１の裏側端子と電気的につなぐ第１のインターコネクトであって、前記ベースパネルの前記裏側にある前記第１の裏側端子と、前記ベースパネルの前記前側にある前記ダイ接点と、で終結する第１のインターコネクトと、
    前記ライザーパネルの前記第２の面にある前側接点のアレイと、
    前記ベースパネルの前記裏側にある第２の裏側端子のアレイと、
    前記ベースパネルと前記ライザーパネルを貫いて伸びる第２のインターコネクトであって、前記第２のインターコネクトは、前記前側接点を、前記第２の裏側端子と電気的につなぐ第２のインターコネクトと、を含む
    ことを特徴とする半導体デバイスパッケージ化装置。
  9. 請求項８に記載の装置において、
    前記ベースパネルは、第１のプリント基板を含み、
    前記ライザーパネルは、第２のプリント基板を含み、
    前記開口は、前記第２のプリント基板の中にあるパンチ穴を含む
    ことを特徴とする装置。
  10. 請求項９に記載の装置において、
    前記ベースパネルは、第１のプリント基板を含み、
    前記ライザーパネルは、さらに、前記第１の面に付着した接着剤を有する第２のプリント基板を含み、
    前記開口は、前記第２のプリント基板及び前記接着剤の中にあるパンチ穴を含む
    ことを特徴とする装置。
  11. 請求項９に記載の装置において、
    前記第２の裏側端子は、前記ライザーパネルの前記第２の面から前記ベースパネルの前記裏側まで伸びる途切れのないスルーパッケージ端子を含む
    ことを特徴とする装置。
  12. 請求項８に記載の装置において、
    前記ベースパネル及び前記ライザーパネルは、切断レーンによって分離された、複数のダイキャビティを有する、ストリップを画定する
    ことを特徴とする装置。
  13. 前側と、裏側と、ダイ接点と、前記裏側にある第１の裏側端子の第１のアレイと、前記裏側にある第２の裏側端子の第２のアレイと、前記ダイ接点を前記第１の裏側端子に電気的につなぐ第１のインターコネクトと、を持つ第１の誘電体コアを有するベースであって、前記第１のインターコネクトは、前記ベースの前記裏側にある前記第１の裏側端子と前記ベースの前記前側にある前記ダイ接点とで終結するベースと、
    第１の面と、第２の面と、開口と、前記第２の面にある前側接点と、を持つ第２の誘電体コアを有するライザーであって、前記第１の面は、前記第１の誘電体コアの前記前側に取り付けられ、前記開口は、ダイキャビティを画定するライザーと、
    前記第１の誘電体コア及び前記第２の誘電体コアを貫き、前記前側接点を対応する第２の裏側端子と電気的につなぐ、第２のインターコネクトと、
    前記ダイキャビティの中にあり、前記ダイ接点と電気的につながれた集積回路を有する、ダイと、を含む
    ことを特徴とするパッケージ化された半導体部品。
  14. 請求項１３に記載のパッケージ化された半導体部品において、
    さらに、前記ライザーの前記第２の面に積層された第２のパッケージ化された半導体部品を含み、
    前記第２のパッケージ化された半導体部品は、前記前側接点に取り付けられた電気的コネクターを有する
    ことを特徴とするパッケージ化された半導体部品。
  15. 請求項１３に記載のパッケージ化された半導体部品において、
    ダイ接点は、前記ベースの前記前側にあり、
    前記ダイは、ダイ接点とワイヤーボンドされたボンドパッドを有する
    ことを特徴とするパッケージ化された半導体部品。
  16. 請求項１３に記載のパッケージ化された半導体部品において、
    前記ダイ接点は、前記ベースの前記前側にあり、
    前記ダイは、前記ダイ接点に取り付けられたボンドパッドフリップチップを有する
    ことを特徴とするパッケージ化された半導体部品。
  17. 請求項１３に記載のパッケージ化された半導体部品において、
    前記ベースは、さらに、スロットを含み、
    前記ダイ接点は、前記ベースの前記裏側にあり、
    前記ダイは、前記スロットに向かい合い、前記スロットを通って伸びるワイヤーボンドにより前記ダイ接点とワイヤーボンドされた、ボンドパッドを有する
    ことを特徴とするパッケージ化された半導体部品。
  18. 請求項１３に記載のパッケージ化された半導体部品において、
    さらに、前記ダイキャビティ内に、保護材を含む
    ことを特徴とするパッケージ化された半導体部品。
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