JP5460465B2 - 光電変換装置および撮像システム - Google Patents

Description

本発明は光電変換装置に関し、特に、光電変換を行う光電変換部と、光電変換部からの信号を転送する転送部と、光電変換部からの信号を保持する記憶部と、を備える光電変換装置に関する。

撮像システムにおいては、焦点を検出するＡＦ（Ａｕｔｏ Ｆｏｃｕｓｉｎｇ）センサを備えることが一般的である。

特許文献１には、フォトダイオードで発生した電荷に基づく信号を増幅する差動増幅部と、差動増幅部で増幅された信号を保持する容量と、容量に保持された信号を後段に伝達するソースフォロワ回路とを有する光電変換装置が記載されている。このソースフォロワの出力を差動増幅部にフィードバックすることで、ＦＰＮ（Ｆｉｘｅｄ Ｐａｔｔｅｒｎ Ｎｏｉｓｅ；固定パターンノイズ）の低減や、ゲインの向上などに効果があるとしている。

特許文献２には、ラインセンサを複数の領域に分割した場合にそれぞれの領域に対応する蓄積信号を記憶するフレームメモリと、ラインセンサの全領域に対応する蓄積信号を記憶するフレームメモリと、を備える焦点検出装置が記載されている。特許文献２によれば、デフォーカス量が大きい場合でも高速に焦点検出を行えるとしている。

特開２０００−０７８４７２号公報 特開２００６−２２０６８４号公報

しかしながら、特許文献１や特許文献２に開示された技術では、回路規模を増大させることなく、焦点検出の高速化と高い検出精度とを実現することは困難であった。

本発明は、回路規模の増大を抑制しつつ、焦点検出の高速化と高い検出精度を実現可能な光電変換装置を提供することを目的とする。

上記目的を達成する本発明は、光電変換部を有するセンサセル部と、前記センサセル部から出力された信号を増幅する増幅部と、前記増幅部で増幅された信号を保持する複数のメモリセル部と、前記複数のメモリセル部に共通に設けられ、前記複数のメモリセル部に保持された信号を伝達するバッファ部と、を各々が備える複数の単位画素を有し、前記増幅部は、前記バッファ部の出力と前記センサセル部から出力された信号との差分を出力する差動増幅回路を有することを特徴とする光電変換装置である。

本発明によれば、回路規模の増大を抑制しつつ、焦点検出の高速化と高い検出精度を実現可能な光電変換装置を提供することが可能となる。

本発明に係る光電変換装置における撮像面を模式的に示す図である。 本発明に係る光電変換装置のラインセンサ部の構成を示すブロック図である。 本発明に係る光電変換装置の単位画素の一部を示す回路図である。 実施例１に係る光電変換装置の動作を示すタイミング図である。 実施例２に係る光電変換装置の動作を示すタイミング図である。 実施例３に係る焦点検出装置の構成を示すブロック図である。 実施例４に係る撮像システムの構成を示すブロック図である。 従来技術を仮に組み合わせた場合に想定される単位画素の構成を示す回路図である。

（比較例）
まず、本発明の効果をより明らかにするために、特許文献１において、特許文献２に記載されたように１個のセンサセル部に対して複数のメモリセル部を設ける場合を比較例として示す。

図８は、特許文献１の技術に対して特許文献２の技術を適用した構成例である。１個のセンサセル部２０１に対して、２個のメモリセル部２０３（ａ）と２０３（ｂ）とを設けた光電変換装置の一部を抜き出した回路図である。ここでは、特許文献１に倣って、センサセル部２０１の出力を増幅する差動増幅部２０２と、メモリセル部２０３（ａ）、２０３（ｂ）の出力を増幅する電圧フォロワ４０２（ａ）、４０２（ｂ）とを備え、電圧フォロワ４０２（ａ）、４０２（ｂ）の出力を差動増幅部２０２の反転入力端子に選択的にフィードバックする構成を取っている。

このような構成では、１個のセンサセル部２０１に対して、複数の電圧フォロワを設けているために、回路規模が増大してしまう。さらに、電圧フォロワのそれぞれに対してノイズ除去回路を設けなければ電圧フォロワごとに発生するノイズを除去することができない。結果、回路規模がますます増大してしまうことに加えて、動作が複雑になることも問題となる。
このような問題に対処する、本発明に係る実施例を以下に説明する。

（実施例１）
図面を参照しながら、本発明に係る第１の実施例を説明する。第１の実施例は、位相差焦点検出（Ａｕｔｏ Ｆｏｃｕｓｉｎｇ；ＡＦ）用の光電変換装置に適用した例を示す。

図１は、位相差ＡＦ用の光電変換装置における撮像面１０１を模式的に示した図である。撮像面１０１には、対となるラインセンサ部Ｌ１ＡとＬ１Ｂ、Ｌ２ＡとＬ２Ｂ、・・・ＬＮＡとＬＮＢが存在する。一対のラインセンサ部は撮像面のある領域における被写体のデフォーカス量を測定するために用いられ、このラインセンサ部の対を複数配列することで測距点を複数設け、ＡＦの精度の向上を図るものである。各ラインセンサ部には、単位画素１１Ａ、１２Ａ、・・・が１次元的に配列されている。図１に示す領域Ｉおよび領域IIは、後述するＡＧＣ（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ）動作を行う際に、蓄積時間を制御する領域である。

図２は、ラインセンサ部Ｌ１Ａのうちの単位画素１１Ａおよび１２Ａに係る部分をより詳細に示したブロック図である。

各単位画素は互いに同じ構成であるので、ここでは単位画素１２Ａに着目して説明を行う。単位画素１２Ａはセンサセル部２０１、差動増幅部２０２、第１および第２のメモリセル部２０３（ａ）、２０３（ｂ）、バッファ部２０４、リセット部２０５、ノイズ除去回路２０６（ａ）、２０６（ｂ）、最小値検出部２０７、及び最大値検出部２０８を有する。

センサセル部２０１の出力は差動増幅部２０２の非反転入力端子に接続され、その出力は、スイッチ２１９を介して第１のメモリセル部２０３（ａ）、第２メモリセル部２０３（ｂ）、バッファ部２０４の入力端子、およびリセット部２０５に接続される。バッファ部２０４の出力は、ノイズ除去回路２０６（ａ）、２０６（ｂ）に接続されるとともに、差動増幅部２０２の反転入力端子に接続される。図中、差動増幅部２０２に描かれた円は、反転入力端子であることを意味する。ノイズ除去回路２０６（ａ）の出力は最小値検出部２０７に接続される一方で、ノイズ除去回路２０６（ｂ）の出力は最大値検出部２０８に接続される。

最小値検出部２０７は２つの出力端子を有し、その一方はスイッチ２０９を介して第１共通出力線２１３の一方に接続され、他方はスイッチ２１０を介して第２共通出力線２１４の一方に接続される。スイッチ２０９は、不図示の選択回路から供給される信号φＰＨｘまたは信号φＢｏｔｔｏｍ１ｘによって制御される。スイッチ２１０は、不図示の選択回路から供給される信号φＢｏｔｔｏｍ２ｘによって制御される。ここで、信号φＰＨｘは単位画素毎の出力を得るために、単位画素の配列に沿って供給されるもので、信号φＢｏｔｔｏｍ１ｘおよびφＢｏｔｔｏｍ２ｘは、複数の単位画素の出力のうちの最小値を得るために、複数の単位画素に対して同時に供給されるものである。

最大値検出部２０８は２つの出力端子を有し、その一方はスイッチ２１１を介して第１共通出力線２１３の他方に接続され、他方はスイッチ２１２を介して第２共通出力線２１４の他方に接続される。スイッチ２１１は、不図示の選択回路から供給される信号φＰｅａｋ１ｘによって制御される。スイッチ２１２は不図示の選択回路から供給される信号φＰｅａｋ２ｘによって制御される。ここで、信号φＰｅａｋ１ｘおよびφＰｅａｋ２ｘは、複数の単位画素の出力のうちの最大値を得るために、複数の単位画素に対して同時に供給されるものである。最小値検出部２０７および最大値検出部２０８は、例えばソースフォロワ回路で構成され、複数の最小値検出部２０７もしくは最大値検出部２０８が共通のノードに同時に接続されると、最小もしくは最大の信号のみが当該ノードに現れる。

第１共通出力線２１３は、第１蓄積制御部２１５に接続され、第２共通出力線２１４は、第２蓄積制御部２１６に接続される。第１蓄積制御部２１５は、第１共通出力線２１３に供給される最大値と最小値の信号に基づいて、第１のメモリセル部２０３（ａ）が差動増幅部２０２の出力をホールドするタイミングを制御する。同様に、第２蓄積制御部２１６は、第２共通出力線２１４に供給される最大値と最小値の信号に基づいて、第２メモリセル部２０３（ｂ）が差動増幅部２０２の出力をホールドするタイミングを制御する。また、第１共通出力線２１３の一方はゲイン部２１７とも接続される。ゲイン部２１７は、最小値検出部２０７から出力された信号に対して、後述するＡＧＣ動作によって決定されたゲインで増幅した信号を出力端子２１８から出力する。図２では、図を簡略にするために、第１および第２蓄積制御部から第１および第２メモリセル部に与えられる信号を伝達する信号線は省略している。

第１および第２蓄積制御部、ならびにゲイン部２１７は、ラインセンサの数（本実施例ではＮ）と同数設ける必要はなく、複数のラインセンサ部に対して共通に設けても良い。その場合には、共通出力線をマルチプレクスすればよい。

図３は、単位画素のうち、センサセル部２０１、差動増幅部２０２、第１および第２メモリセル部２０３、バッファ部２０４、リセット部２０５、およびスイッチ２１９に係る部分を抜き出した回路図である。

センサセル部２０１は光電変換部であるフォトダイオード（Ｐｈｏｔｏ Ｄｉｏｄｅ；ＰＤ）３０１と、スイッチ３０２とを含む。フォトダイオード３０１のアノードには、スイッチ３０２を介して電源電圧ＶＲＳが与えられる。また、フォトダイオード３０１のアノードは、差動増幅部２０２の非反転入力端子と接続される。スイッチ３０２は、不図示の制御部から供給される信号φＲＳによって制御される。

差動増幅部２０２の出力は、不図示の制御部から供給される信号φＤＩＦによって制御されるスイッチ２１９を介して第１および第２メモリセル部、リセット部、およびバッファ部が共通に接続されるノードに接続される。

第１および第２メモリセル部２０３はそれぞれ容量とスイッチとを含んでなり、第１のメモリセル部２０３（ａ）は第１蓄積制御部２１５から供給される信号φＳＨ１によって制御され、第２メモリセル部２０３（ｂ）は第２蓄積制御部２１６から供給される信号φＳＨ２によって制御される。

リセット部２０５は、不図示の制御部から供給される信号φＣＬＲによって制御されるリセットスイッチ３０３を含む。リセットスイッチ３０３は、一方の端子には電源電圧ＶＣＬＲが与えられ、信号φＣＬＲによって導通すると、第１および第２メモリセル部２０３ならびにバッファ部２０４の入力部が接続されるノードをリセットする。

バッファ部２０４の出力は端子Ｖｏｕｔからノイズ除去回路２０６に接続されるとともに、差動増幅部２０２の反転入力端子に接続される。バッファ部２０４は、例えばソースフォロワ回路を用いることができる。この構成により、第１および第２メモリセル部は、ＰＤ３０１によって生じる電位からバッファ部２０４のオフセット分だけシフトした電位を信号レベルとしてサンプルホールドする。バッファ部２０４は、入力された信号に対してゲインをかける、増幅機能を持つものでも良い。

次に、図４をさらに参照しながら本実施例に係る光電変換装置の動作を説明する。図４は、図２および３に示したスイッチに与えられる信号の時間的変化を表すタイミング図である。各スイッチは、対応する信号がＨｉｇｈレベルのときに導通するものとして以下の説明を行う。図４において、信号ＮＣＬＡＭＰは、ノイズ除去回路２０６が、バッファ部２０４から出力される信号をクランプするタイミングを制御する信号である。

期間（１）では信号φＲＳ、φＤＩＦ、φＳＨ１およびφＳＨ２がＨｉｇｈレベルである。つまり、ＰＤ３０１が電源電圧ＶＲＳによってリセットされた状態であり、このときの差動増幅部２０２の出力が第１および第２メモリ部のそれぞれの容量素子に供給されている状態である。

期間（２）では信号φＲＳがＬｏｗレベルになり、ＰＤ３０１による蓄積時間が開始する。このとき、スイッチ３０２がオフすることで発生するノイズ（以下、リセットノイズ）が、ＰＤ３０１には重畳される。このとき、信号φＤＩＦがＨｉｇｈレベルであるので、バッファ部２０４からは、センサセル部のリセットノイズと差動増幅部２０２のオフセットとを含んだ信号（Ｎ信号）が出力される。第１および第２のノイズ除去回路は、信号ＮＣＬＡＭＰによって、このときのＮ信号をクランプする。期間（２）でもＰＤ３０１に光が照射されているため、ＰＤ３０１で光電変換が行われるが、期間（２）は、センサセル部の総蓄積時間に対して十分に短いので、ここで生じる光電変換による信号（Ｓ信号）は無視できる。したがって、第１および第２のノイズ除去回路でクランプされる信号は、Ｎ信号と見なすことができる。

期間（３）では、フォトダイオードに蓄積される信号のモニタが行われる。期間（３）になると信号φＰｅａｋ１ｘ、φＢｏｔｔｏｍ１ｘ、φＰｅａｋ２ｘおよびφＢｏｔｔｏｍ２ｘがＨｉｇｈレベルになる。信号φＰｅａｋ１ｘおよびφＢｏｔｔｏｍ１ｘは図１で示した領域Ｉの単位画素に対して与えられ、信号φＰｅａｋ２ｘおよびφＢｏｔｔｏｍ２ｘは図１で示した領域IIの単位画素に対して与えられるので、対応する単位画素のスイッチ２０９〜２１２が導通する。これにより、第１共通出力線２１３には領域Ｉにおける最大値と最小値の信号が現れ、第２共通出力線２１４には領域IIにおける最大値と最小値の信号が現れる。第１の蓄積制御部２１５および第２の蓄積制御部２１６は、それぞれ対応する領域における最大値と最小値の差分の大きさを演算して、予め定められた閾値との比較を行う。比較の結果、最大値と最小値の差分（Ｐ−Ｂ；Ｐｅａｋ−Ｂｏｔｔｏｍ）が閾値を上回ると判定されたら、蓄積制御部は対応するメモリセル部がホールド動作を行うように制御する。具体的には、第１の蓄積制御部２１５は信号φＳＨ１をＬｏｗレベルに遷移させ、第２の蓄積制御部２１６は信号φＳＨ２をＬｏｗレベルに遷移させる。これにより、領域Ｉに含まれる各単位画素の第１のメモリセル部２０３（ａ）に、対応する差動増幅部２０２から出力された信号が保持される。図４では、信号φＳＨ１がＬｏｗレベルに遷移したタイミングを期間（３）の終わりとしている。なお、第１と第２の蓄積制御部に設定された閾値は同じ値であっても良いし、互いに異なる値であっても良い。

信号φＳＨ１がＬｏｗレベルに遷移した後、期間（４）では領域IIの蓄積動作が引き続き行われる。そして、領域IIの最大値と最小値との差分が閾値を上回ると、第２の蓄積制御部２１６は信号φＳＨ２をＬｏｗレベルに遷移させる。これにより、領域IIに含まれる各単位画素の第２メモリセル部２０３（ｂ）に、対応する差動増幅部２０２から出力された信号が保持される。以上の動作によって、領域ＩおよびIIに係る信号蓄積動作が終了する。信号φＤＩＦは、信号φＳＨ２がＬｏｗレベルに遷移するのと合わせてＬｏｗレベルに遷移するため、これ以降にセンサセル部２０１の出力が変化しても、バッファ部２０４には伝達されない。

期間（５）においては、領域Ｉに含まれる各単位画素の第１のメモリセル部２０３（ａ）に保持された信号を第１の共通出力線２１３に出力させる動作が行われる。まず、信号φＣＬＲが一時的にＨｉｇｈレベルになり、バッファ部２０４の入力部がリセットされる。その後、信号φＳＨ１がＨｉｇｈレベルになり、領域Ｉに含まれる単位画素の第１のメモリセル部２０３（ａ）に保持された信号が対応するバッファ部２０４に与えられる。この期間に信号φＰＨｘによってスイッチ２０９が順次オンされることで、期間（３）の終了時点における領域Ｉの各単位画素の信号が第１の共通出力線２１３へと出力される。ただし、第１のメモリセル部２０３（ａ）の容量値をＣ１、バッファ部２０４の入力部に付随する寄生容量をＣｂｕｆとすると、第１のメモリセル部２０３（ａ）に保持された信号はＣ１／（Ｃ１＋Ｃｂｕｆ）倍に減衰する。領域Ｉの信号が第１の共通出力線２１３に出力された後、信号φＳＨ１がＬｏｗレベルに遷移し、第１のメモリセル部２０３（ａ）がバッファ部２０４から切り離される。

期間（６）では、領域IIの第２のメモリセル部２０３（ｂ）について期間（５）における第１のメモリセル部２０３（ａ）と同様の動作が行われ、領域IIの第２のメモリセル部２０３（ｂ）に保持された信号が順次第２の共通出力線２１４に出力される。以上により、期間（４）の終了時点における領域IIの各単位画素の信号が第２の共通出力線２１４へと出力される。ここでも、第２メモリセル部２０３（ｂ）の容量値をＣ２、バッファ部２０４の入力部に付随する寄生容量をＣｂｕｆとすると、第２メモリセル部２０３（ｂ）に保持された信号はＣ２／（Ｃ２＋Ｃｂｕｆ）倍に減衰する。第１および第２メモリセル部の容量値Ｃ１とＣ２とを一致させることで、後段の信号処理が複雑になることを抑制できる。

以上で説明した動作により、特許文献２に記載された焦点検出装置と同様に、１回の蓄積シーケンスでセンサセル部２０１から、異なる蓄積時間に基づく信号を取得することができる。つまり、図２や図３を用いて説明したように、本実施例に係る光電変換装置を焦点検出装置に適用すると、１個のセンサセル部に対して複数のメモリを設けた場合でも面積の増大を抑制しながら、高速な焦点検出動作が実現できる。

本実施例の動作として特徴的なのは、各メモリセル部からバッファ部を介して信号を出力させる動作に先だって、バッファ部２０４の入力部を一定の電位にリセットすることである。つまり、同一の単位画素について、一のメモリセル部から信号を読み出した後、別の一のメモリセル部から信号を読み出す動作に先だってバッファ部２０４の入力部をリセットすることである。これにより、直前の時刻でのバッファ部２０４の入力部の電位に影響されることを抑制でき、ひいては信号の劣化を抑制することができる。

（実施例２）
次に、図５に示すタイミングチャートを参照しながら、本発明の第２の実施例に係る動作を説明する。実施例１と異なるのは、図４で示した期間（５）と期間（６）との間に期間（４’）の動作が行われる点である。実施例１と同じ動作については、説明を省略する。

本実施例は、領域IIにおける最大値と最小値の差分（Ｐ−Ｂ）が予め定められたしきい値に達していない状況での動作を想定している。例えば、ラインセンサ部Ｌ１Ａ、Ｌ１Ｂの全範囲である領域Ｉについては十分なコントラストが得られるが、中央付近の領域である領域IIについては十分なコントラストが得られていない状況が考えられる。

実施例１では、領域IIのＰ−Ｂが予め設定されたしきい値を上回ったことを受けて信号φＰｅａｋ２ｘ、φＢｏｔｔｏｍ２ｘ、φＳＨ２、φＤＩＦがＬｏｗレベルになり、期間（４）が終了する。しかし、本実施例では予め設定された時間を経過しても領域IIのＰ−Ｂがしきい値を超えないために、信号φＰｅａｋ２ｘ、φＢｏｔｔｏｍ２ｘ、φＳＨ２、φＤＩＦが強制的にＬｏｗレベルになる。

期間（５）では、実施例１と同様に、期間（３）の終了時刻における領域Ｉの各単位画素からの信号が第１の共通出力線２１３を介して出力される。

実施例１では期間（５）に引き続いて、期間（４）の終了時刻における領域IIの各単位画素からの信号を出力する動作が行われたが、本実施例では領域IIの各単位画素の信号をモニタする、期間（４’）の動作が行われる。期間（４’）では、信号φＤＩＦ、φＳＨ２、φＰｅａｋ２ｘ、φＢｏｔｔｏｍ２ｘが再びＨｉｇｈレベルになるとともに、信号φＳＨ１がＬｏｗレベルに遷移する。これにより、期間（４）と同様に、領域IIの各単位画素からの信号のうちの最大値と最小値とがそれぞれ第１の共通出力線２１３に現れ、両者の差分が第１の蓄積制御部２１５によってモニタされる。そして、第１の蓄積制御部２１５によってモニタされるＰ−Ｂが予め定められたしきい値を上回ると、第１の蓄積制御部２１５は信号φＰｅａｋ２ｘ、φＢｏｔｔｏｍ２ｘ、φＳＨ２、φＤＩＦをＬｏｗレベルに遷移させる。
期間（６）における動作は実施例１と同じであるので説明を省略する。

以上で説明した本実施例に係る光電変換装置を焦点検出装置に適用すると、１個のセンサセル部に対して複数のメモリを設けた場合でも面積の増大を抑制しながら、高速な焦点検出動作が実現できる。特に、領域IIに係るモニタ動作を終える前に領域Ｉの信号が出力されることから、領域Ｉに係る信号を基にして焦点検出を行えるので、より高速な焦点検出動作が実現される。

（実施例３）
図６を参照しながら本発明に係る第３の実施例を説明する。図６は、本発明に係る光電変換装置を、位相差検出方式の焦点検出装置（以下ＡＦセンサと称す）に適用した場合の構成例を示すブロック図である。

ＡＦセンサ８１１は、ラインセンサ部Ｌ１Ａ、Ｌ２Ａ、…及びＬ１Ｂ、Ｌ２Ｂ、・・・が配列されたセンサブロックと、外部インターフェースとＡＦセンサのタイミング信号を生成する機能を持つロジックブロック８０１、アナログ回路ブロック８１０とを含む。

アナログ回路ブロック８１０は、蓄積制御部８０２〜８０５を備え、ラインセンサ部からの信号のモニタリングや、蓄積時間の制御を行う。アナログ回路ブロック８１０は更に、光電変換装置で用いられる参照電圧や参照電流を生成する参照電圧電流生成回路８０６、温度計回路８０７等を含んでいる。８１３と８１４は、８０６と８０７で生成された信号を外部に出力する端子である。

ロジックブロック８０１はシリアル通信端子８１２を介して外部とのシリアル通信によってＡＦセンサ８１１の駆動タイミングを制御する。ラインセンサ部の信号はＡＦゲイン回路８０８で増幅され、出力マルチプレクサ８０９を通してアナログ信号出力端子８１５から取り出される。

本実施例においても、実施例１または２で説明した光電変換装置を用いることで、高速な焦点検出動作が実現できる。

（実施例４）
図６を参照しながら本発明に係る第４の実施例を説明する。図６は、本発明に係る光電変換装置を、位相差検出方式の焦点検出装置（以下ＡＦセンサと称す）に適用した場合の構成例を示すブロック図である。

ＡＦセンサ８１１は、ラインセンサ部Ｌ１Ａ、Ｌ２Ａ、・・・及びＬ１Ｂ、Ｌ２Ｂ、・・・が配列されたセンサブロックと、外部インターフェースとＡＦセンサのタイミング信号を生成する機能を持つロジックブロック８０１、アナログ回路ブロック８１０とを含む。

アナログ回路ブロック８１０は、ＡＧＣ回路８０２〜８０５を備え、ラインセンサ部からの信号のモニタリングや、蓄積時間の制御を行う。アナログ回路ブロック８１０は更に、光電変換装置で用いられる参照電圧や参照電流を生成する参照電圧電流生成回路８０６、温度計回路８０７等を含んでなる。

ロジックブロック８０１はシリアル通信端子８１２を介して外部とのシリアル通信によってＡＦセンサ８１１の駆動タイミングを制御する。

本実施例においても、実施例１または２で説明した光電変換装置を用いることで、高速な焦点検出動作が実現できる。

（実施例５）
図７は、本発明の実施例５を示す撮像システムの構成例を示すブロック図である。

９０１は後述するレンズのプロテクトを行うバリア、９０２は被写体の光学像を固体撮像装置９０４に結像するレンズ、９０３はレンズを通過した光量を調整するための絞りである。９０４はレンズで結像された被写体の光学像を画像信号として取得する固体撮像装置である。９０５は先述の各実施例で説明した光電変換装置を用いたＡＦセンサである。

９０６は固体撮像装置９０４やＡＦセンサ９０５から出力される信号を処理するアナログ信号処理装置、９０７は信号処理装置９０６から出力された信号をアナログデジタル変換するＡ／Ｄ変換器である。９０８はＡ／Ｄ変換器９０７より出力された画像データに対して各種の補正や、データを圧縮するデジタル信号処理部である。

９０９は画像データを一時記憶するためのメモリ部、９１０は外部コンピュータなどと通信するための外部Ｉ／Ｆ回路、９１１はデジタル信号処理部９０８などに各種タイミング信号を出力するタイミング発生部である。９１２は各種演算とカメラ全体を制御する全体制御・演算部、９１３は記録媒体制御Ｉ／Ｆ部、９１４は取得した画像データを記録、又は読み出しを行うための半導体メモリなどの着脱可能な記録媒体、９１５は外部コンピュータである。
次に、上記の撮像システムの撮影時の動作について説明する。

バリア９０１がオープンされ、ＡＦセンサ９０５から出力された信号をもとに、全体制御・演算部９１２は前記したような位相差検出により被写体までの距離を演算する。その後、演算結果に基づいてレンズ９０２を駆動し、再び合焦しているか否かを判断し、合焦していないと判断したときには、再びレンズ９０２を駆動するオートフォーカス制御を行う。次いで、合焦が確認された後に固体撮像装置９０４による蓄積動作が始まる。固体撮像装置９０４の蓄積動作が終了すると、固体撮像装置９０４から出力された画像信号はＡ／Ｄ変換器９０７でアナログデジタル変換され、デジタル信号処理部９０８を通り全体制御・演算によりメモリ部９０９に書き込まれる。その後、メモリ部９０９に蓄積されたデータは全体制御・演算部９１２の制御により記録媒体制御Ｉ／Ｆ部９１０を介して記録媒体９１４に記録される。また、外部Ｉ／Ｆ部９１０を通り直接コンピュータなどに入力してもよい。

上記で説明した各実施例では、各単位画素が２個のメモリセル部を備える構成を示したが、各単位画素が３以上のメモリセル部を持つように構成してもよい。

１０１ 撮像面
２０１ センサセル部
２０２ 差動増幅部
２０３（ａ）、（ｂ） メモリセル部
２０４ バッファ部
２０５ リセット部
２０６（ａ）、（ｂ） ノイズ除去回路
２０７ 最小値検出部
２０８ 最大値検出部
２０９−２１２ スイッチ
２１３ 第１の共通出力線
２１４ 第２の共通出力線
２１５ 第１の蓄積制御部
２１６ 第２の蓄積制御部
２１７ ゲイン部
２１８ 出力端子
ＬＮＡ、ＬＮＢ ラインセンサ部

Claims (9)

1. 光電変換部を有するセンサセル部と、
   前記センサセル部から出力された信号を増幅する増幅部と、
   前記増幅部で増幅された信号を保持する複数のメモリセル部と、
   前記複数のメモリセル部に共通に設けられ、前記複数のメモリセル部に保持された信号を伝達するバッファ部と、を各々が備える複数の単位画素を有し、
   前記増幅部は、前記バッファ部の出力と前記センサセル部から出力された信号との差分を出力する差動増幅部を有すること
   を特徴とする光電変換装置。
2. 前記複数の単位画素の各々は、前記バッファ部の入力部をリセットするリセット部を有すること
   を特徴とする請求項１に記載の光電変換装置。
3. 複数の前記センサセル部が１次元的に配列されたラインセンサ部を複数有し、
   一対の前記ラインセンサ部から得られた信号に基づいて焦点検出を行うこと
   を特徴とする請求項２に記載の光電変換装置。
4. 請求項３に記載の光電変換装置であって、
   前記単位画素の各々は、最小値検出部および最大値検出部を備え、
   前記光電変換装置は一対の第１の共通出力線および一対の第２の共通出力線を備え、
   複数の前記最小値検出部は前記第１の共通出力線の一方と接続され、複数の前記最大値検出部は前記第１の共通出力線の他方と接続され、
   前記第１の共通出力線に接続される前記最小値検出部とは異なる数の前記最小値検出部が前記第２の共通出力線の一方と接続され、前記第１の共通出力線に接続される前記最大値検出部とは異なる数の前記最大値検出部が前記第２の共通出力線の他方と接続されること
   を特徴とする光電変換装置。
5. 前記一対の第１の共通出力線に出力された最大値および最小値に基づいて、前記メモリセル部に信号を保持させる第１の蓄積制御部と、
   前記一対の第２の共通出力線に出力された最大値および最小値に基づいて、前記メモリセル部に信号を保持させる第２の蓄積制御部と、を有することを特徴とする請求項４に記載の光電変換装置。
6. 同一の前記単位画素において、一の前記メモリセル部に保持された信号を対応する前記バッファ部から出力した後、別の一の前記メモリセル部に保持された信号を対応する前記バッファ部から出力する動作に先だって、前記リセット部によって前記バッファ部の入力部をリセットすることを特徴とする請求項５に記載の光電変換装置。
7. 前記第１の蓄積制御部によって対応するセンサセル部からの信号を前記メモリセル部に保持させ、
   前記第２の蓄積制御部によって対応するセンサセル部からの信号を別の前記メモリセル部に保持させ、
   前記第１の蓄積制御部によって制御された前記メモリセル部に保持された信号を前記第１の共通出力線に出力した後、前記第２の蓄積制御部によって制御された前記メモリセル部に保持された信号を前記第２の共通出力線に出力する動作に先だって、前記第２の蓄積制御部によって対応するセンサセル部からの信号を別の前記メモリセル部に再び保持させること
   を特徴とする請求項５または６に記載の光電変換装置。
8. 請求項１ないし７のいずれかに記載の光電変換装置と、
   固体撮像装置と、を備えること
   を特徴とする撮像システム。
9. 光電変換装置の駆動方法であって、前記光電変換装置は、
   光電変換部を有するセンサセル部と、
   前記センサセル部から出力された信号を増幅する増幅部と、
   前記増幅部で増幅された信号を保持する複数のメモリセル部と、
   前記複数のメモリセル部に共通に設けられ、前記複数のメモリセル部に保持された信号を伝達するバッファ部と、を各々が備える複数の単位画素を有し、
   前記増幅部は、前記バッファ部の出力と前記センサセル部から出力された信号との差分を出力する差動増幅部と、
   一対の第１の共通出力線および一対の第２の共通出力線と、を有し、さらに、前記単位画素の各々は、最小値検出部および最大値検出部を備え、
   複数の前記最小値検出部は前記第１の共通出力線の一方と接続され、複数の前記最大値検出部は前記第１の共通出力線の他方と接続され、
   前記第１の共通出力線に接続される前記最小値検出部とは異なる数の前記最小値検出部が前記第２の共通出力線の一方と接続され、前記第１の共通出力線に接続される前記最大値検出部とは異なる数の前記最大値検出部が前記第２の共通出力線の他方と接続され、
   一の前記単位画素において、一の前記メモリセル部に保持された信号を対応する前記バッファ部から出力させた後、別の一の前記メモリセル部に保持された信号を対応する前記バッファ部から出力する動作に先だって、前記リセット部によって前記バッファ部の入力部をリセットすることを特徴とする光電変換装置の駆動方法。

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