JP5458745B2

JP5458745B2 - 半導体装置及びその製造方法

Info

Publication number: JP5458745B2
Application number: JP2009195924A
Authority: JP
Inventors: 昌剛川添; 剛西松; 和典原; 由季子田代
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2009-08-26
Filing date: 2009-08-26
Publication date: 2014-04-02
Anticipated expiration: 2029-08-26
Also published as: JP2011049321A

Description

本発明は、キャパシタが形成された半導体装置及びその製造方法に関する。

従来から、トランジスタに加え、キャパシタなどが形成された半導体装置が広く用いられている。例えば、薄膜トランジスタと電荷保持用キャパシタとを有する画素部をマトリクス状に形成した液晶表示装置用の半導体装置が知られている（例えば、特許文献１参照）。

この種の半導体装置では、キャパシタは、下部電極と、この下部電極上に形成された誘電体層と、この誘電体層を介して下部電極と対向する上部電極とから構成されていた。

特開２００５−２８５９７８号公報

ところが、上記特許文献１に記載のキャパシタは、平面上に形成しているため、小型化が困難である。特に、液晶表示装置用の半導体装置では、各画素部において開口部分の面積を確保する必要があるため、各画素部の小型化の際には、薄膜トランジスタに加え、電荷保持用キャパシタの面積を縮小せざるを得ず、画質を維持するために必要なキャパシタ容量を確保することが難しい。

さらに、下層電極として高抵抗なポリシリコンを使用するため、キャパシタの空乏化が発生しやすい。そのため、実効的なキャパシタ容量が低下してしまう恐れがある。

そこで、本発明は、微細化によってキャパシタが小型化された場合であっても、キャパシタの実効的なキャパシタ容量の低下を抑制し、限られた領域を有効に用いてキャパシタ容量を増大させることができる半導体装置及びその製造方法を提供することを目的とする。

上記目的を達成するために、請求項１に係る発明は、第１導電膜と、絶縁膜と、第２導電膜とが順次積層され、前記第１導電膜表面の一部が底面として露出する凹部開口を有する下部電極と、前記凹部開口の内周面を含む前記下部電極上に形成された誘電膜と、前記凹部開口内を含む前記誘電膜上に形成され、前記下部電極と対向する上部電極と、を有するキャパシタを備え、前記第２導電膜は、不純物がドープされたドープドポリシリコンからなり、さらに、前記第１導電膜と前記第２導電膜とが前記絶縁膜の接続用開口を介して接続されている半導体装置とした。

また、請求項２に係る発明は、請求項１に記載の半導体装置において、前記凹部開口は、平面視で蛇行状に形成されることとした。

また、請求項３に係る発明は、請求項１又は２に記載の半導体装置において、前記第１のポリシリコン膜は、不純物がドープされたポリシリコンからなるものとした。

また、請求項４に係る発明は、請求項１〜３のいずれか１項に記載の半導体装置において、前記第２導電膜は、ポリシリコンまたは不純物がドープされたポリシリコンからなるものとした。

また、請求項５に係る発明は、請求項１〜４のいずれか１項に記載の半導体装置において、前記キャパシタと、トランジスタとを有する画素部をマトリクス状に形成することとした。

また、請求項６に係る発明は、基板上に第１の下部電極として第１導電膜を形成する工程と、前記第１導電膜上に絶縁膜を形成する工程と、前記絶縁膜上に第１凹部開口を形成して、前記第１導電膜表面の一部を露出させる工程と、前記第１凹部開口を含む前記絶縁膜上に第２導電膜を形成し、前記第１凹部開口を介して前記第１導電膜と前記第２導電膜とを接続して下部電極を形成する工程と、前記絶縁膜及び前記第２導電膜を選択的にエッチングし、前記絶縁膜から前記第２導電膜にかけて第２凹部開口を形成して、前記第１導電膜表面の一部を露出させる工程と、前記第２凹部開口の内周面を含む前記下部電極上に誘電膜を形成する工程と、前記第２凹部開口を含む前記誘電膜上に上部電極を形成する工程とを有し、前記下部電極と前記誘電膜と前記上部電極とにより構成されるキャパシタを有する半導体装置の製造方法。

本発明によれば、下部電極に形成した凹部開口の内周面を含む下部電極上に誘電膜を形成し、凹部開口内を含む誘電膜上に下部電極と対向する上部電極を形成している。そして、下部電極は、第１導電膜と、絶縁膜と、不純物がドープされた低抵抗の第２導電膜とが順次積層して形成され、第１導電膜と第２導電膜とを接続しているので、限られた領域を有効に用いてキャパシタ容量を増大させることができる。

本発明の一実施形態に係る半導体装置の断面構造を示す図である。図１の半導体装置の平面図である。図１の半導体装置のトランジスタの断面構造を示す図である。本発明の一実施形態に係る半導体装置の断面構造を示す図である。本発明の一実施形態に係る半導体装置の製造工程を示す図である。本発明の一実施形態に係る半導体装置の製造工程を示す図である。本発明の変形例に係る半導体装置の平面図である。本発明の変形例に係る半導体装置の断面構造を示す図である。

以下、発明を実施するための形態（以下、「実施形態」とする）について説明する。なお、説明は以下の順序で行う。
１．半導体装置の構成
２．半導体装置の製造方法
３．その他の半導体装置の構造

［１．半導体装置の構成］
本発明の一実施形態に係る半導体装置の構成について図面を参照して詳細に説明する。本実施形態の半導体装置は、トランジスタとキャパシタとが形成された半導体装置である。また、トランジスタ及びキャパシタを有する画素部をマトリクス状に配置することによって、半導体装置１を液晶表示装置として構成することができる。

図１は、本発明の一実施形態に係る半導体装置の断面構造を示す図である。図２は、同半導体装置の平面図である。図３は、半導体装置のトランジスタの断面構造を示す図である。

図１に示すように、本実施形態の半導体装置１は、透明なガラス基板（例えば、石英ガラス）からなる基板１１を備えている。そして、この基板１１には、ゲート配線用膜１２と、ＳｉＯ_２絶縁膜１３が順次積層されている。ＳｉＯ_２絶縁膜１３上の一部領域には、トランジスタ２が形成され、また、ＳｉＯ_２絶縁膜１３上の他の一部領域には、キャパシタ３が形成されている。

トランジスタ２は、図１及び図３に示すように、半導体層４１とゲート絶縁膜４４と、保護層４５ａと、ゲート電極４５ｂと、ソース電極４６ａと、ドレイン電極４６ｂとを有する。
トランジスタ２は、ゲート電極４５ｂがゲート配線用膜１２を介して不図示の走査線と接続し、ソース電極４６ａが不図示の信号線と接続し、ドレイン電極４６ｂがキャパシタ３を介して不図示の画素電極と接続している。これにより、トランジスタ２は、画素電極への電圧を制御するスイッチング素子として機能する。

半導体層４１は、例えば、多結晶シリコンにより形成されており、チャネル形成領域６２を挟むように第１ソース・ドレイン領域６４ａと第２ソース・ドレイン領域６４ｂとが形成され、チャネル形成領域６２と第１及び第２のソース・ドレイン領域６４ａ、６４ｂとのそれぞれの間に第１ＬＤＤ領域６３ａと第２ＬＤＤ領域６３ｂとが形成されている。

ゲート絶縁膜４４は、チャネル形成領域６２に対応するように形成され、また、例えばＳｉＯ_２により形成されている。

保護層４５ａは、ゲート絶縁膜４４を保護するように、ゲート絶縁膜４４とゲート電極４５ｂとの間に、例えば導電性のポリシリコンにより形成されている。保護層４５ａは、キャパシタ３をパターン形成する際のエッチングなどにおいて、トランジスタ２のゲート絶縁膜４４がダメージを受けないように保護する。

また、保護層４５ａは、導電材料により形成され、ゲート電極４５ｂと接続している。そして、保護層４５ａは、後述するようにキャパシタ３の誘電体層１８と上部電極１９との端部に対応するように形成されている。
これにより、保護層４５ａは、上部電極１９とともに、誘電体層１８の端部を挟むように構成される。また、保護層４５ａは、ゲート配線用膜１２に接続するために延在して形成されているゲート電極４５ｂと、ゲート配線用膜１２に接続するためのコンタクトホールが形成されているＳｉＯ２絶縁膜１３との間に対応して形成されている。

ゲート電極４５ｂは、ゲート絶縁膜４４を介してチャネル形成領域６２に対応するように、例えば、導電性のポリシリコンにより形成されている。ゲート電極４５ｂは、ＳｉＯ２絶縁膜１３に形成されるコンタクトホールに埋め込まれ、ゲート配線用膜１２に接続している。

ソース電極４６ａとドレイン電極４６ｂとは、例えばアルミニウムにより形成されている。ソース電極４６ａは、半導体層４１の第１ソース・ドレイン領域６４ａに接続しており、ドレイン電極４６ｂは、半導体層の第２ソース・ドレイン領域６４ｂに接続している。

なお、以下の説明において、トランジスタ２が形成された領域、或いはトランジスタ２が形成される領域を、「トランジスタ領域」と呼ぶこととする。

キャパシタ３は、下部電極１７と、誘電体層１８と、上部電極１９とから構成されている。下部電極１７は、第１導電膜１４と、絶縁膜として機能するゲート酸化膜１５と、第２導電膜１６とが順次積層されている。また、キャパシタ３は、ＳｉＯ_２絶縁膜１３表面の一部が底面として露出する凹部開口２１を有している。

第１導電膜１４は、Ｐ、Ｂ、Ａｓ等の不純物がドープされたシリコン膜である。なお、不純物濃度は、例えば、１×１０¹⁴ｃｍ³以上である。また、ゲート酸化膜１５の膜厚は、２０〜１００ｎｍである。

第２導電膜１６は、ポリシリコンや不純物がドープされたポリシリコンの膜である。不純物がドープされたポリシリコンとしては、例えば、Ｐ−ＤＡＳ（リンがドープされたポリシリコン）を用いることができる。なお、この第２導電膜１６の不純物濃度は例えば１×１０¹⁴ｃｍ³であり、膜厚は１００〜４００ｎｍである。

誘電体層１８は、例えばシリコン窒化膜などの高誘電膜で形成されている。誘電体層１８は、凹部開口２１の内周面を含む下部電極１７上に形成されている。なお、シリコン窒化膜で誘電体層１８を形成した場合、その膜厚は例えば、１０〜３０ｎｍである。誘電体層１８の凹凸構造の側壁をキャパシタ３として利用することにより、キャパシタ３のキャパシタ容量を増加させることができる。なお、凹凸構造の底面部分の幅は、例えば０．１〜１．０μｍである。

また、図２に示すように、凹部開口２１が平面視で蛇行状に形成されることによって、誘電膜として機能する誘電体層１８の表面積を増加させることができる。

上部電極１９は、例えばポリシリコンやＰ−ＤＡＳの膜である。上部電極１９は、凹部開口２１内を含む誘電体層１８上に、下部電極１７と対向して形成されている。なお、この膜の不純物濃度は、例えば１×１０¹⁴ｃｍ³であり、膜厚は１００〜４００ｎｍである。

また、キャパシタ３には、第１導電膜１４と第２導電膜１６とが接続するための接続用開口２２が形成されている。接続用開口２２の直径は、例えば０．５〜１．５μｍである。なお、以下の説明において、キャパシタ３が形成された領域、或いはキャパシタ３が形成される領域を、「キャパシタ領域」と呼ぶこととする。

本実施形態の半導体装置１が以上のように構成されることにより、誘電体層１８の表面積を増加させることができ、その結果、限られた領域を有効に用いてキャパシタ３のキャパシタ容量を増大させることができる。

また、図４に示すように、１つの画素部４に、１つの接続用開口２２を配置するように構成してもよい。この場合、誘電体層１８の凹凸構造を形成するための領域を多く確保することができる。さらに、凹凸構造を微細に形成することによって、誘電体層１８の表面積をより増加させることができる。これにより、微細化によってキャパシタ３が小型化された場合であっても、キャパシタ３の実効的なキャパシタ容量の低下を抑制することができる。

［２．半導体の製造方法］

次に、本実施形態に係る半導体装置の製造方法について説明する。図５及び図６は、半導体装置の製造工程を示した図である。
［２−１．ポリシリコン膜の成膜］
図５（Ａ）に示すように、基板１１上に裏面遮光膜であり、かつゲート配線に用いられるゲート配線用膜１２を成膜加工する。その後、ＣＶＤ法によって、ＳｉＯ_２絶縁膜１３を成膜する。このＳｉＯ_２絶縁膜１３は、ゲート配線とトランジスタ電極との層間膜の役目を果たす。

その後、トランジスタ領域の半導体層及びキャパシタ領域の第１導電膜１４となるポリシリコン膜を生成する。また、固相成長法（シリコンインプラと高温アニール）を用いて、ポリシリコン膜のグレインサイズをトランジスタ２の特性に合うように調整する。その後、トランジスタ２のチャネルとキャパシタ３の下部電極を形成するために、リソグラフィ技術及びエッチング法を用いて、第１導電膜１４を加工形成する。

［２−２．ゲート酸化膜の成膜］
図５（Ｂ）に示すように、ＣＶＤ法により、ゲート酸化膜１５を成膜する。

［２−３．接続用開口の形成］
図５（Ｃ）に示すように、フォトリソグラフィ技術を用いて、接続用開口２２を形成するための開口を有するレジスト２３を形成する。その後、ＷＥＴエッチング技術により、キャパシタ領域の一部に接続用開口２２（コンタクト）を形成する。接続用開口２２を形成した後、当該接続用開口２２に対してインプラントを行う。その後、後処理としてレジスト２３を除去する。

また、接続用開口２２の位置において、キャパシタ領域上の一部の第１導電膜１４と、この後の工程で成膜する第２導電膜１６とが接続する。すなわち、第１導電膜１４と第２導電膜１６とが同電位となる。これにより、凹凸構造の側壁の誘電体層１８についても誘電膜として用いることができるので、キャパシタ３の静電容量を増加させることができる。

［２−４．キャパシタ領域のインプラント］
図５（Ｄ）に示すように、フォトリソグラフィ技術を用いて、インプラントを行うためのレジスト２４を形成する。その後、キャパシタ領域にインプラントを行う。これにより、第１導電膜１４の低抵抗化を図ることができる。その後、後処理としてレジスト２４を除去する（図５（Ｅ）参照）。

［２−５．第２導電膜の成膜］
図６（Ａ）に示すように、ゲート酸化膜１５及び第１導電膜１４の一部に第２導電膜１６を成膜する。また、この第２導電膜１６は、この後のＤＲＹエッチングの工程の際に、ゲート酸化膜１５を保護するためにも用いられる。

［２−６．エッチング加工］
図６（Ｂ）に示すように、リソグラフィ技術とＤＲＹエッチング技術を用いて、キャパシタ領域にゲート酸化膜１５をストッパとして、第２導電膜１６をエッチングする。

その後、第２導電膜１６をハードマスクとし、また、第１導電膜１４をストッパとしてキャパシタ領域のゲート酸化膜１５をエッチングする。これにより、キャパシタ領域に凹凸構造を形成することができる。

また、第２導電膜１６及びゲート酸化膜１５のエッチングをする際にストッパ膜（ゲート酸化膜１５及び第１導電膜１４）が各々存在するため、各凹凸構造の深さを均一化することができ、キャパシタ３のキャパシタ容量を制御することができる。その結果、複数の半導体装置１におけるキャパシタ３のキャパシタ容量を均一化することができる。これにより、半導体装置１を液晶表示装置して用いる場合に、各画素部のキャパシタ容量を均一化することができ、液晶表示装置の画質を向上させることができる。

また、第２導電膜１６及びゲート酸化膜１５のエッチングにより、微細な凹凸構造を形成することができるので、誘電体層１８の表面積を効率的に増加させることができる。

また、トランジスタ領域周辺の第２導電膜１６及びゲート酸化膜１５をエッチングし、ＳｉＯ_２絶縁膜１３の一部を露出させる。

［２−５．窒化膜の成膜］
図６（Ｃ）に示すように、ＬＰＣＶＤ法やＰＶＤ法を用いて、例えばシリコン窒化膜などの高誘電膜を成膜する。このシリコン窒化膜は、凹部開口２１の内周面を含む下部電極１７上に形成される。その後、リソグラフィ技術とＤＲＹエッチング技術を用いて、キャパシタ領域以外のシリコン窒化膜を除去する。これにより、誘電体層１８を形成することができる。

［２−６．エッチング加工］
図６（Ｄ）に示すように、リソグラフィ技術とＤＲＹエッチング技術を用いて、トランジスタ領域周辺のＳｉＯ_２絶縁膜１３をエッチングし、ゲート配線用膜１２の一部を露出させる。この露出部分と後述のゲート電極４５ｂとが接続することにより、トランジスタ２のゲート電極とゲート配線用膜１２とを接続させることができる。

［２−７．ゲート電極と上部電極の形成］
図６（Ｅ）に示すように、のちにゲート電極４５ｂ及び上部電極１９となるポリシリコン膜またはドープドポリシリコン膜を成膜し、リソグラフィ技術とＤＲＹエッチング技術を用いて、キャパシタ領域とトランジスタ領域の境界部分等の不必要な部分のポリシリコン膜またはドープドポリシリコン膜を除去する。これにより、ゲート電極４５ｂと上部電極１９を形成することができる。

以上説明したとおり、本実施形態によれば、キャパシタ領域上に、誘電体層１８の凹凸構造を形成する。これにより、誘電体層１８の表面積を増加させることができ、キャパシタ３のキャパシタ容量を増加させることができる。また、誘電体層１８の凹凸構造は、第２導電膜１６及びゲート酸化膜１５のエッチングを行う際にストッパ膜（ゲート酸化膜１５及び第１導電膜１４）が各々存在するため、各凹凸構造の深さを均一化することができる。これにより、キャパシタ３のキャパシタ容量を制御することができ、各半導体装置１のキャパシタ３のキャパシタ容量を均一化できる。したがって、半導体装置１を液晶表示装置として用いる場合に、各画素部のキャパシタ容量を均一化することができ、液晶表示装置の画質を向上させることができる。

また、第１導電膜１４と第２導電膜１６とを接続するための接続用開口２２をキャパシタ領域に１つのみ設ける場合は、凹凸構造を形成するための領域をより多く確保することができる。これにより、数多くの凹凸構造を形成することができ、微細化によってキャパシタ３が小型化された場合であっても、キャパシタ３の実効的なキャパシタ容量の低下を抑制することができる。

［３．その他の半導体装置］
以下、本実施形態の変形例について説明する。図７は、本変形例の半導体装置の平面図である。図８は、同半導体装置の断面図である。図７及び図８に示すように、半導体装置１’では、キャパシタ領域が複数の領域に分断されている。そのため、各キャパシタ領域ごとに、接続用開口２２が形成されている。本変形例では、複数の接続用開口２２が形成されるために凹凸構造を形成するための領域は少なくなるが、半導体装置の設計上の汎用性を高めることができる。

本発明に係る実施の形態について具体的に説明したが、本発明は上述した実施の形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。

１半導体装置
２トランジスタ
３キャパシタ
４画素部
１４第１導電膜
１５ゲート酸化膜
１６第２導電膜
２２接続用開口
１’ 半導体装置

Claims

第１導電膜と、絶縁膜と、第２導電膜とが順次積層され、前記第１導電膜表面の一部が底面として露出する凹部開口を有する下部電極と、
前記凹部開口の内周面を含む前記下部電極上に形成された誘電膜と、
前記凹部開口内を含む前記誘電膜上に形成され、前記下部電極と対向する上部電極と、を有するキャパシタを備え、
前記第１導電膜と前記第２導電膜とが前記絶縁膜の接続用開口を介して接続されている半導体装置。
前記凹部開口は、平面視で蛇行状に形成された請求項１に記載の半導体装置。
前記第１導電膜は、不純物がドープされたポリシリコンからなる請求項１又は請求項２に記載の半導体装置。
前記第２導電膜は、ポリシリコンまたは不純物がドープされたポリシリコンからなる請求項１〜３のいずれか１項に記載の半導体装置。
前記キャパシタと、トランジスタとを有する画素部をマトリクス状に形成した請求項１〜４のいずれか１項に記載の半導体装置。
基板上に第１の下部電極として第１導電膜を形成する工程と、
前記第１導電膜上に絶縁膜を形成する工程と、
前記絶縁膜上に第１凹部開口を形成して、前記第１導電膜表面の一部を露出させる工程と、
前記第１凹部開口を含む前記絶縁膜上に第２導電膜を形成し、前記第１凹部開口を介して前記第１導電膜と前記第２導電膜とを接続して下部電極を形成する工程と、
前記絶縁膜及び前記第２導電膜を選択的にエッチングし、前記絶縁膜から前記第２導電膜にかけて第２凹部開口を形成して、前記第１導電膜表面の一部を露出させる工程と、
前記第２凹部開口の内周面を含む前記下部電極上に誘電膜を形成する工程と、
前記第２凹部開口を含む前記誘電膜上に上部電極を形成する工程とを有し、前記下部電極と前記誘電膜と前記上部電極とにより構成されるキャパシタを有する半導体装置の製造方法。