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JP5450846B2 - Nonvolatile semiconductor memory device - Google Patents

Nonvolatile semiconductor memory device Download PDF

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JP5450846B2
JP5450846B2 JP2013005723A JP2013005723A JP5450846B2 JP 5450846 B2 JP5450846 B2 JP 5450846B2 JP 2013005723 A JP2013005723 A JP 2013005723A JP 2013005723 A JP2013005723 A JP 2013005723A JP 5450846 B2 JP5450846 B2 JP 5450846B2
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Description

本発明は、抵抗値をデータとして記憶する可変抵抗素子を用いた不揮発性半導体記憶装置に関する。   The present invention relates to a nonvolatile semiconductor memory device using a variable resistance element that stores resistance values as data.

従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをNAND接続又はNOR接続してセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。   Conventionally, as an electrically rewritable nonvolatile memory, a flash memory in which a memory cell having a floating gate structure is NAND-connected or NOR-connected to form a cell array is well known. A ferroelectric memory is also known as a non-volatile memory capable of high-speed random access.

一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶/アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるMRAM素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電RAM(PFRAM)のメモリ素子、電気パルス印加によって抵抗変化を起こすReRAM素子等が知られている(特許文献1)。   On the other hand, as a technique for further miniaturizing a memory cell, a resistance change type memory using a variable resistance element as a memory cell has been proposed. Examples of the variable resistance element include a phase change memory element that changes a resistance value according to a change in state of crystal / amorphization of a chalcogenide compound, an MRAM element that uses a resistance change due to a tunnel magnetoresistance effect, and a polymer in which a resistance element is formed of a conductive polymer. A memory element of a ferroelectric RAM (PFRAM), a ReRAM element that causes a resistance change by applying an electric pulse, and the like are known (Patent Document 1).

この抵抗変化型メモリはトランジスタに替えてショットキーダイオードと可変抵抗素子の直列回路によりメモリセルを構成することができるので、積層が容易で3次元構造化することにより更なる高集積化が図れるという利点がある(特許文献2)。   In this resistance change type memory, a memory cell can be constituted by a series circuit of a Schottky diode and a variable resistance element instead of a transistor. Therefore, stacking is easy, and further integration can be achieved by forming a three-dimensional structure. There is an advantage (Patent Document 2).

しかし、メモリセルへのデータ書き込み、消去による可変抵抗素子の状態変化の際に、可変抵抗素子及び非オーミック素子が発熱する。そのため、多くのメモリセルに対し同時にデータ書き込み、消去を行うと、この発熱による影響が大きくなり、ひいてはデータの安定性を損なう結果となる。この問題は、不揮発性メモリの高集積化により、さらに顕在化することになる。   However, the variable resistance element and the non-ohmic element generate heat when the state of the variable resistance element is changed by writing or erasing data in the memory cell. Therefore, if data writing and erasing are simultaneously performed on a large number of memory cells, the influence of this heat generation becomes large, resulting in a loss of data stability. This problem becomes more apparent as the non-volatile memory is highly integrated.

特開2006−344349号、段落0021JP 2006-344349, paragraph 0021 特開2005−522045号JP-A-2005-522045

そこで、本発明は、複数のメモリセルの同時書き込み、消去により高速動作を実現するとともに、動作時のメモリセルの発熱の影響を緩和した不揮発性メモリを提供することを目的とする。   Accordingly, an object of the present invention is to provide a non-volatile memory that realizes high-speed operation by simultaneous writing and erasing of a plurality of memory cells and that reduces the influence of heat generation of the memory cells during operation.

本発明の一つの態様に係る不揮発性半導体記憶装置は、複数の第1の配線、これら複数の配線と交差する複数の第2の配線、並びに前記第1及び第2の配線の交差部で両配線間に接続された電気的書き換えが可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子及び非オーミック素子の直列回路からなるメモリセルをマトリクス配列してなるセルアレイと、このセルアレイの互いに物理的に離間した複数の前記メモリセルに対して同時にアクセスするアクセス回路とを有することを特徴とする。   A nonvolatile semiconductor memory device according to one embodiment of the present invention includes a plurality of first wirings, a plurality of second wirings intersecting with the plurality of wirings, and an intersection portion of the first and second wirings. A cell array in which memory cells including a series circuit of a variable resistance element and a non-ohmic element that are electrically rewritable and store resistance values in a nonvolatile manner as data are connected between wirings, and the cell array is physically connected to each other. And an access circuit that simultaneously accesses a plurality of the memory cells spaced apart from each other.

本発明の他の態様に係る不揮発性半導体記憶装置は、複数の第1の配線、これら複数の配線と交差する複数の第2の配線、並びに前記第1及び第2の配線の交差部で両配線間に接続された電気的書き換えが可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子及び非オーミック素子の直列回路からなるメモリセルを有する複数のMAT(単位セルアレイ)をマトリクス配列してなるセルアレイと、前記各MATに接続されて各MAT毎に内部のメモリセルに対してアクセスする複数のアクセス回路とを有し、複数の前記アクセス回路が、対応するMAT内の所定数ずつのメモリセルに対して同時にアクセスすることを特徴とする。   A non-volatile semiconductor memory device according to another aspect of the present invention includes a plurality of first wirings, a plurality of second wirings intersecting with the plurality of wirings, and an intersection of the first and second wirings. A plurality of MATs (unit cell arrays) having a memory cell composed of a series circuit of a variable resistance element and a non-ohmic element that can be electrically rewritten and can store resistance values in a nonvolatile manner as data connected between wirings. A cell array and a plurality of access circuits connected to the respective MATs and accessing internal memory cells for each of the MATs, wherein the plurality of access circuits include a predetermined number of memory cells in the corresponding MAT. Are simultaneously accessed.

本発明の第1の実施形態に係る不揮発性メモリのブロック図である。1 is a block diagram of a nonvolatile memory according to a first embodiment of the present invention. FIG. 同実施形態に係る不揮発性メモリのMATの一部を示す斜視図である。It is a perspective view which shows a part of MAT of the non-volatile memory which concerns on the same embodiment. 図2におけるI−I´線で切断して矢印方向に見たメモリセル1個分の断面図である。FIG. 3 is a cross-sectional view of one memory cell taken along line II ′ in FIG. 2 and viewed in the direction of an arrow. 同実施形態における可変抵抗素子の一例を示す模式的な断面図である。It is a typical sectional view showing an example of a variable resistance element in the embodiment. 書き込み動作時のMATを示す回路図である。It is a circuit diagram which shows MAT at the time of write-in operation | movement. ページ単位の書き込み動作時のMATを示す回路図である。It is a circuit diagram showing MAT at the time of page unit writing operation. ページ単位の書き込み動作順の例を示す概略図である。It is the schematic which shows the example of the write-in order of a page unit. ページ単位の書き込み動作順の他の例を示す概略図である。It is the schematic which shows the other example of the order of write operation of a page unit. MAT単位による消去動作を示す概略図(a)及びMATを示す回路図(b)である。FIG. 2A is a schematic diagram showing an erasing operation in units of MATs, and FIG. 第1の実施形態に係る不揮発性メモリのページ単位の書き込み動作を示す概略図である。FIG. 6 is a schematic diagram illustrating a page-unit write operation of the nonvolatile memory according to the first embodiment. 同実施形態におけるセルアレイを示すブロック図である。It is a block diagram which shows the cell array in the same embodiment. 同実施形態におけるセルアレイのMATの配置及びメモリセルの論理アドレスを示すブロック図である。FIG. 3 is a block diagram showing a MAT arrangement of a cell array and logical addresses of memory cells in the same embodiment. 同実施形態におけるロウ制御回路の一部分を示す回路図である。FIG. 3 is a circuit diagram showing a part of a row control circuit in the same embodiment. 第2の実施形態に係る不揮発性メモリのセルアレイのMATの配置及びメモリセルの論理アドレスを示すブロック図である。It is a block diagram which shows arrangement | positioning of MAT of the cell array of the non-volatile memory which concerns on 2nd Embodiment, and the logical address of a memory cell. 第3の実施形態に係る不揮発性メモリのセルアレイのMATの配置及びメモリセルの論理アドレスを示すブロック図である。It is a block diagram which shows arrangement | positioning of MAT and the logical address of a memory cell of the cell array of the non-volatile memory based on 3rd Embodiment. 第4の実施形態に係る不揮発性メモリのセルアレイのMATの配置及びメモリセルの論理アドレスを示すブロック図である。It is a block diagram which shows arrangement | positioning of MAT of the cell array of the non-volatile memory which concerns on 4th Embodiment, and the logical address of a memory cell. 第5の実施形態に係る不揮発性メモリのセルアレイのMATの配置及びメモリセルの論理アドレスを示すブロック図である。It is a block diagram which shows arrangement | positioning of MAT of the cell array of the non-volatile memory which concerns on 5th Embodiment, and the logical address of a memory cell. 第6の実施形態に係る不揮発性メモリのセルアレイのMATの配置及びメモリセルの論理アドレスを示すブロック図である。It is a block diagram which shows arrangement | positioning of MAT and the logical address of a memory cell of the cell array of the non-volatile memory based on 6th Embodiment. 同実施形態におけるセンスアンプ回路S/Aの回路図である。2 is a circuit diagram of a sense amplifier circuit S / A in the same embodiment. FIG. 他の実施形態に係る不揮発性メモリのセルアレイのMATの配置及びメモリセルの論理アドレスを示すブロック図である。It is a block diagram which shows arrangement | positioning of MAT and the logical address of a memory cell of the cell array of the non-volatile memory which concerns on other embodiment.

以下、図面を参照しながら、本発明に係る不揮発性メモリの実施の形態について詳細に説明する。   Hereinafter, embodiments of a nonvolatile memory according to the present invention will be described in detail with reference to the drawings.

[第1の実施形態]
図1は、本発明の第1の実施形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述するReRAM(可変抵抗素子)等の抵抗変化型素子をメモリセルとして使用したマトリクス状に配置された複数のMAT(単位セルアレイ)1を備える。また、各MAT1にはアクセス回路であるカラム制御回路2及びロウ制御回路3が備えられている。カラム制御回路2は、ビット線に現れたメモリセルのデータを検知・増幅する1個のセンスアンプ回路(図示せず)を備え、MAT1のビット線BLを制御し、メモリセルのデータ消去、メモリセルヘのデータ書き込み、及びメモリセルからのデータ読み出しを行う。また、ロウ制御回路3は、MAT1のワード線WLを選択し、メモリセルのデータ消去、メモリセルヘのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加する。
[First Embodiment]
FIG. 1 is a block diagram of a nonvolatile memory according to the first embodiment of the present invention.
This nonvolatile memory includes a plurality of MATs (unit cell arrays) 1 arranged in a matrix using resistance change elements such as ReRAM (variable resistance elements) described later as memory cells. Each MAT 1 is provided with a column control circuit 2 and a row control circuit 3 which are access circuits. The column control circuit 2 includes a single sense amplifier circuit (not shown) that detects and amplifies data in the memory cell that appears on the bit line, and controls the bit line BL in the MAT 1 to erase data in the memory cell and Data writing and data reading from the memory cell are performed. The row control circuit 3 selects the word line WL of the MAT 1 and applies a voltage necessary for erasing data in the memory cell, writing data into the memory cell, and reading data from the memory cell.

データ入出力バッファ4は、図示しない外部のホストにI/O線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。   The data input / output buffer 4 is connected to an external host (not shown) via an I / O line, and receives write data, receives an erase command, outputs read data, and receives address data and command data.

データ入出力バッファ4は、読み出し/書き込み回路(以下、「R/W回路」と呼ぶ)8と接続される。データ入出力バッファ4は、受け取った書き込みデータをR/W回路8を介してカラム制御回路2に送り、カラム制御回路2からR/W回路8を介して読み出されたデータを受け取って外部に出力する。外部からデータ入出力バッファ4に供給されたアドレスは、アドレスレジスタ5を介してカラム制御回路2及びロウ制御回路3に送られる。また、ホストからデータ入出力バッファ4に供給されたコマンドは、コマンド・インターフェイス6に送られる。コマンド・インターフェイス6は、ホストからの外部制御信号を受け、データ入出力バッファ4に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてコントローラ7に転送する。コントローラ7は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、コントローラ7が管理するステータス情報を受け取り、動作結果を判断することも可能である。さらに、このステータス情報は書き込み、消去の制御にも利用される。   The data input / output buffer 4 is connected to a read / write circuit (hereinafter referred to as “R / W circuit”) 8. The data input / output buffer 4 sends the received write data to the column control circuit 2 via the R / W circuit 8 and receives the data read from the column control circuit 2 via the R / W circuit 8 to the outside. Output. An address supplied from the outside to the data input / output buffer 4 is sent to the column control circuit 2 and the row control circuit 3 via the address register 5. The command supplied from the host to the data input / output buffer 4 is sent to the command interface 6. The command interface 6 receives an external control signal from the host, determines whether the data input to the data input / output buffer 4 is write data, a command, or an address, and if it is a command, transfers it to the controller 7 as a received command signal. . The controller 7 manages the entire nonvolatile memory, receives commands from the host, and performs read, write, erase, data input / output management, and the like. An external host can also receive status information managed by the controller 7 and determine an operation result. Further, this status information is also used for control of writing and erasing.

また、コントローラ7によってR/W回路8が制御される。この制御により、R/W回路8は、任意の電圧・電流、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路2及びロウ制御回路3で選択された任意の配線へ転送することが可能である。   The R / W circuit 8 is controlled by the controller 7. By this control, the R / W circuit 8 can output pulses of arbitrary voltage / current and arbitrary timing. Here, the formed pulse can be transferred to an arbitrary wiring selected by the column control circuit 2 and the row control circuit 3.

なお、図では、カラム制御回路2、ロウ制御回路3及びR/W回路8をMAT1と同一平面上に形成するように示されているが、これらのMAT1以外の周辺回路素子は、配線層に形成されたMAT1の直下のSi基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、複数のMAT1を合わせた面積に等しくすることも可能である。   In the figure, the column control circuit 2, the row control circuit 3, and the R / W circuit 8 are shown to be formed on the same plane as the MAT1, but peripheral circuit elements other than these MAT1 are formed in the wiring layer. It can be formed on the Si substrate immediately below the formed MAT 1, whereby the chip area of the nonvolatile memory can be made substantially equal to the combined area of the plurality of MATs 1.

図2は、MAT1の一部の斜視図、図3は、図2におけるI−I´線で切断して矢印方向に見たメモリセル1個分の断面図である。   FIG. 2 is a perspective view of a part of the MAT 1, and FIG. 3 is a cross-sectional view of one memory cell taken along the line II ′ in FIG.

複数本の第1の配線としてワード線WL0〜WL2が平行に配設され、これと交差して複数本の第2の配線としてビット線BL0〜BL2が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルMCが配置される。第1及び第2の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WSi、NiSi、CoSi等を用いることができる。   Word lines WL0 to WL2 are arranged in parallel as a plurality of first wirings, and bit lines BL0 to BL2 are arranged in parallel as a plurality of second wirings so as to intersect therewith. The memory cells MC are arranged so as to be sandwiched between the two wirings. The first and second wirings are preferably made of a material that is resistant to heat and has a low resistance value. For example, W, WSi, NiSi, CoSi, or the like can be used.

メモリセルMCは、図3に示すように、可変抵抗素子VRと非オーミック素子NOの直列接続回路からなる。   As shown in FIG. 3, the memory cell MC includes a series connection circuit of a variable resistance element VR and a non-ohmic element NO.

可変抵抗素子VRとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極EL1、EL2が配置される。電極材としては、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrO、PtRhO、Rh、TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。 As the variable resistance element VR, the resistance value can be changed by applying voltage, through current, heat, chemical energy, etc., and electrodes EL1 and EL2 functioning as a barrier metal and an adhesive layer are arranged above and below. . As the electrode material, Pt, Au, Ag, TiAlN, SrRuO, Ru, RuN, Ir, Co, Ti, TiN, TaN, LaNiO, Al, PtIrO x , PtRhO x , Rh, TaAlN, or the like is used. It is also possible to insert a metal film that makes the orientation uniform. It is also possible to insert a buffer layer, a barrier metal layer, an adhesive layer, etc. separately.

可変抵抗素子VRは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの(PCRAM)、金属陽イオンを析出させて電極間に架橋(コンタクティングブリッジ)を形成したり、析出した金属をイオン化したりして架橋を破壊することで抵抗値を変化させるもの(CBRAM)、一致した理論はない(抵抗変化の要因として、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるというもの、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるというものとに、大きく2つに分かれている。)ものの電圧あるいは電流印加により抵抗値が変化するもの(ReRAM)、等を用いることができる。   The variable resistance element VR has a resistance value changed by a phase transition between a crystalline state and an amorphous state such as chalcogenide (PCRAM), and deposits metal cations to form a bridging (contacting bridge) between the electrodes. Or change the resistance value by ionizing the deposited metal to break the bridge (CBRAM), there is no consistent theory (as a factor of resistance change, trapped in the charge traps present at the electrode interface) There are two main types: the resistance change due to the presence or absence of a charge, and the resistance change depending on the presence or absence of a conduction path due to oxygen deficiency. It is possible to use the one whose resistance value changes due to (ReRAM).

図4は、ReRAMの例を示す図である。図4に示す可変抵抗素子VRは、電極層11、13の間に記録層12を配置してなる。記録層12は、少なくとも2種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも1種類は電子が不完全に満たされたd軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、0.32nm以下とする。具体的には、化学式A(AとMは互いに異なる元素)で表され、例えばスピネル構造(AM)、イルメナイト構造(AMO)、デラフォサイト構造(AMO)、LiMoN構造(AMN)、ウルフラマイト構造(AMO)、オリビン構造(AMO)、ホランダイト構造(AMO)、ラムスデライト構造(AMO)、ぺロブスカイト構造(AMO)等の結晶構造を持つ材料により構成される。 FIG. 4 is a diagram illustrating an example of the ReRAM. The variable resistance element VR shown in FIG. 4 has a recording layer 12 disposed between electrode layers 11 and 13. The recording layer 12 is composed of a composite compound having at least two kinds of cationic elements. At least one of the cation elements is a transition element having a d orbital incompletely filled with electrons, and the shortest distance between adjacent cation elements is 0.32 nm or less. Specifically, the formula A x M y X z (A and M are different elements) is represented by, for example, spinel structure (AM 2 O 4), ilmenite structure (AMO 3), delafossite structure (AMO 2) , LiMoN 2 structure (AMN 2), wolframite structure (AMO 4), olivine structure (A 2 MO 4), hollandite structure (A x MO 2), ramsdellite structure (A x MO 2), perovskite structure (AMO 3 ) Or the like.

図4の例では、AがZn、MがMn、XがOである。記録層12内の小さな白丸は拡散イオン(Zn)、大きな白丸は陰イオン(O)、小さな黒丸は遷移元素イオン(Mn)をそれぞれ表している。記録層12の初期状態は高抵抗状態であるが、電極層11を固定電位、電極層13側に負の電圧を印加すると、記録層12中の拡散イオンの一部が電極層13側に移動し、記録層12内の拡散イオンが陰イオンに対して相対的に減少する。電極層13側に移動した拡散イオンは、電極層13から電子を受け取り、メタルとして析出するため、メタル層14を形成する。記録層12の内部では、陰イオンが過剰となり、結果的に記録層12内の遷移元素イオンの下層を上昇させる。これにより、記録層12はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層12を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態(低抵抗状態)を初期状態(高抵抗状態)にリセットするには、例えば記録層12に大電流を充分な時間流してジュール加熱して、記録層12の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。   In the example of FIG. 4, A is Zn, M is Mn, and X is O. Small white circles in the recording layer 12 represent diffusion ions (Zn), large white circles represent anions (O), and small black circles represent transition element ions (Mn). The initial state of the recording layer 12 is a high resistance state, but when a fixed potential is applied to the electrode layer 11 and a negative voltage is applied to the electrode layer 13 side, some of the diffused ions in the recording layer 12 move to the electrode layer 13 side. As a result, the diffusion ions in the recording layer 12 decrease relative to the anions. The diffused ions that have moved to the electrode layer 13 side receive electrons from the electrode layer 13 and are deposited as metal, so that the metal layer 14 is formed. Inside the recording layer 12, anions become excessive, and as a result, the lower layer of transition element ions in the recording layer 12 is raised. As a result, the recording layer 12 has electron conductivity by carrier injection, and the setting operation is completed. For reproduction, it is sufficient to pass a minute current value that does not cause a change in resistance of the material constituting the recording layer 12. In order to reset the program state (low resistance state) to the initial state (high resistance state), for example, a large current is allowed to flow through the recording layer 12 for a sufficient period of time to promote the oxidation-reduction reaction of the recording layer 12. good. The reset operation can also be performed by applying an electric field in the direction opposite to that at the time of setting.

非オーミック素子NOは、例えば、ショットキーダイオード、PN接合ダイオード、PINダイオード等の各種ダイオード、MIM(Metal-Insulator-Metal)構造、SIS構造(Silicon-Insulator-Silicon)等からなる。ここにもバリアメタル層、接着層を形成する電極EL2、EL3を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、MIM構造、SIS構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子NOと可変抵抗崇子VRの配置は、図3と上下を逆にしても良いし、非オーミック素子NOの極性を上下反転させても良い。   The non-ohmic element NO includes, for example, various diodes such as a Schottky diode, a PN junction diode, and a PIN diode, a MIM (Metal-Insulator-Metal) structure, a SIS structure (Silicon-Insulator-Silicon), and the like. Also here, electrodes EL2 and EL3 for forming a barrier metal layer and an adhesive layer may be inserted. Further, when a diode is used, a unipolar operation can be performed due to its characteristics, and a bipolar operation can be performed in the case of an MIM structure, an SIS structure, or the like. Note that the arrangement of the non-ohmic element NO and the variable resistive element VR may be upside down with respect to FIG. 3, or the polarity of the non-ohmic element NO may be reversed upside down.

次に、本実施形態における動作について説明する。
図5は、不揮発性メモリの書き込み(セット)動作時のMAT1を示す回路図である。
Next, the operation in this embodiment will be described.
FIG. 5 is a circuit diagram showing the MAT 1 during the write (set) operation of the nonvolatile memory.

MAT1は、第1の配線であるワード線WLを例えば1024本、これらワード線WLと交差する第2の配線であるビット線BLを例えば512本有している。また、1024×512ある各配線の交差部には、アノードがワード線WLに接続された非オーミック素子NOであるダイオードDiと、このダイオードDiのカソード及びビット線BL間に接続された可変抵抗素子VRとからなるメモリセルMCが接続されている。MAT1のサイズは、ワード線WLやビット線BL等の電圧降下、CR遅延、書き込み動作の処理速度等を勘案し決定するものであり、図5に示すMAT1の他、1024×2048等、サイズを自由に選択することができる。   The MAT 1 has, for example, 1024 word lines WL as the first wiring, and 512 bit lines BL as the second wiring intersecting with the word lines WL, for example. Further, at the intersection of each of the 1024 × 512 wirings, a diode Di which is a non-ohmic element NO whose anode is connected to the word line WL, and a variable resistance element connected between the cathode of the diode Di and the bit line BL A memory cell MC composed of VR is connected. The size of MAT1 is determined in consideration of the voltage drop of the word line WL and the bit line BL, the CR delay, the processing speed of the write operation, and the like, in addition to MAT1 shown in FIG. You can choose freely.

続いて、このMAT1に対する書き込み動作について説明する。ここでは、ワード線WL1及びビット線BL1の交差部に接続された図5中の点線で囲まれたメモリセルMC1に対する書き込み動作について説明する。   Next, the writing operation for this MAT1 will be described. Here, a write operation to the memory cell MC1 surrounded by the dotted line in FIG. 5 connected to the intersection of the word line WL1 and the bit line BL1 will be described.

この場合、メモリセルMC1に接続されたワード線WL1には、ワード線セット電圧Vsetwl(例えば3V)が印加されるとともに、ビット線BL1には、ビット線セット電圧Vsetbl(例えば0V)が印加される。その結果、メモリセルMC1のダイオードDiには、順方向バイアスがかかるため、メモリセルMC1の可変抵抗素子VRは低抵抗状態に遷移し、書き込み動作が完了する。   In this case, a word line set voltage Vsetwl (for example, 3V) is applied to the word line WL1 connected to the memory cell MC1, and a bit line set voltage Vsetbl (for example, 0V) is applied to the bit line BL1. . As a result, a forward bias is applied to the diode Di of the memory cell MC1, so that the variable resistance element VR of the memory cell MC1 transitions to the low resistance state, and the write operation is completed.

一方、メモリセルMC1以外のメモリセルMCに接続されたワード線WL2、・・・には、ワード線非選択電圧Vnswl(例えば0V)が印加されるとともに、ビット線BL2、・・・には、ビット線非選択電圧Vnsbl(例えば3V)が印加される。その結果、メモリセルMCのダイオードDiには、逆方向バイアスがかかり、可変抵抗素子VRには電流が流れず、抵抗状態は遷移しない。   On the other hand, a word line non-selection voltage Vnswl (for example, 0 V) is applied to the word lines WL2,... Connected to the memory cells MC other than the memory cell MC1, and the bit lines BL2,. A bit line non-selection voltage Vnsbl (for example, 3 V) is applied. As a result, a reverse bias is applied to the diode Di of the memory cell MC, no current flows through the variable resistance element VR, and the resistance state does not transition.

以上、書き込み動作について説明したが、消去(リセット)動作については、セット電圧よりも低いリセット電圧をセット電圧よりも長期間印加することによってメモリセルMCにジュール熱を発生させる点を除き、書き込み動作と同様である。   Although the write operation has been described above, the erase (reset) operation is performed except that a Joule heat is generated in the memory cell MC by applying a reset voltage lower than the set voltage for a longer period than the set voltage. It is the same.

このように、1個のメモリセルMC1に対してのみ書き込みする場合、他のメモリセルMCからは発熱せず、セルアレイ全体として発熱の影響は少なく問題にならない。但し、メモリセルMCを一個ずつ書き込み動作させるため、セルアレイに含まれる全てのメモリセルMCに対する書き込み動作が完了するまでに相当の時間を要することになる。   As described above, when data is written to only one memory cell MC1, heat is not generated from the other memory cells MC, and the entire cell array is less affected by heat generation, which is not a problem. However, since the memory cell MC is written one by one, it takes a considerable time to complete the write operation to all the memory cells MC included in the cell array.

上記問題を解決する方法として、複数のメモリセルMCに対し、同時に書き込みすることが考えられる。以下において、同時にアクセスされる複数のメモリセルMCをページとする。   As a method for solving the above problem, it is conceivable to simultaneously write to a plurality of memory cells MC. In the following, a plurality of memory cells MC that are accessed simultaneously are referred to as a page.

図6は、ページ単位の書き込み動作時のMAT1を示す回路図である。ここでは、図6中の点線で囲まれ、ワード線WL1に接続されたメモリセルMC2〜MC4に対し同時に書き込みする場合について説明する。   FIG. 6 is a circuit diagram showing MAT1 at the time of page unit write operation. Here, a case will be described in which writing is simultaneously performed on the memory cells MC2 to MC4 surrounded by a dotted line in FIG. 6 and connected to the word line WL1.

この場合、ワード線WL1には、ワード線セット電圧Vsetwl(3V)が印加される。一方、メモリセルMC2〜MC4に接続されたビット線BL1〜BL3にはビット線セット電圧Vsetblとして0Vを印加する。これにより、ワード線WL1及びビット線BL1〜BL3の各交差部に接続されたメモリセルMC2〜MC4のダイオードDiには順方向バイアスがかかるため、メモリセルMC2〜MC4の可変抵抗素子VRは低抵抗状態に遷移され、ページ単位の書き込み動作が行われる。一方、非選択ワード線WL2、WL3に接続されたメモリセルMCのダイオードDiには順方向バイアスがかからないため、それらのメモリセルMCの可変抵抗素子VRには電流が流れず、抵抗状態は遷移しない。   In this case, the word line set voltage Vsetwl (3 V) is applied to the word line WL1. On the other hand, 0 V is applied as the bit line set voltage Vsetbl to the bit lines BL1 to BL3 connected to the memory cells MC2 to MC4. As a result, the diode Di of the memory cells MC2 to MC4 connected to the intersections of the word line WL1 and the bit lines BL1 to BL3 is forward biased, so that the variable resistance element VR of the memory cells MC2 to MC4 has a low resistance. A transition is made to the state, and a page-by-page write operation is performed. On the other hand, since no forward bias is applied to the diodes Di of the memory cells MC connected to the unselected word lines WL2, WL3, no current flows through the variable resistance elements VR of those memory cells MC, and the resistance state does not change. .

以上、書き込み動作について説明したが、消去動作については、セット電圧よりも低いリセット電圧をセット電圧よりも長期間印加することによってメモリセルMCにジュール熱を発生させる点を除き、書き込み動作と同様である。   The write operation has been described above. The erase operation is the same as the write operation except that Joule heat is generated in the memory cell MC by applying a reset voltage lower than the set voltage for a longer period than the set voltage. is there.

このように、ワード線WL1に接続された複数のメモリセルMCに対し、同時に書き込み動作させることが可能であるため、1個ずつ書き込み動作させる場合より、書き込み処理を迅速に行うことができる。   As described above, since it is possible to simultaneously perform the write operation on the plurality of memory cells MC connected to the word line WL1, the write process can be performed more quickly than the case where the write operation is performed one by one.

しかし、この場合、互いに隣接する複数のメモリセルMCが同時に発熱するため、メモリセルを1個ずつ書き込み動作させるよりも、隣接メモリセルからの影響及びセルアレイ全体の発熱の影響が大きく、不揮発性メモリの安定性を損なうことになる。   However, in this case, since a plurality of memory cells MC adjacent to each other generate heat at the same time, the influence of the adjacent memory cells and the heat generation of the entire cell array are larger than the operation of writing the memory cells one by one. This will impair the stability.

続いて、セルアレイ全体に対するページ単位の書き込み動作を説明する。
図7、図8は、ページ単位の書き込み動作順の例を示す概略図である。
図7は、同一MAT1内にあるページに対し順次書き込み動作させ、MAT1全てに含まれるページに対する書き込み動作が完了した後(S1〜S3)、次のMAT1の各ページに対する書き込み動作させる場合である(S4〜S6)。
Next, a page unit write operation for the entire cell array will be described.
7 and 8 are schematic diagrams illustrating an example of the order of page-by-page write operations.
FIG. 7 shows a case where a write operation is sequentially performed on pages in the same MAT1 and a write operation is performed on each page of the next MAT1 after the write operation on pages included in all MAT1 is completed (S1 to S3). S4 to S6).

この場合、ページ単位で書き込み動作させるため、複数のメモリセルMCから同時に発生する熱の影響が大きいばかりでなく、隣接するページに対して短時間に連続して書き込み動作されるため、残存する熱量の影響が大きく、書き込み動作中のページ周辺の安定性が著しく低下する恐れが生じる。   In this case, since the write operation is performed in units of pages, not only the influence of heat generated simultaneously from the plurality of memory cells MC is large, but also the write operation is continuously performed in a short time on adjacent pages, so that the remaining heat amount As a result, the stability of the periphery of the page during the write operation may be significantly reduced.

図8は、各MAT1につき1ページずつ順次書き込み動作させた後(S11〜S18)、再び、各MAT1の書き込みしていない異なる1ページに対し書き込み動作させる場合である(S19〜)。このページ単位の書き込み動作を繰り返すことで、セルアレイ全体の書き込み動作を行うものである。   FIG. 8 shows a case in which after one page is sequentially written for each MAT1 (S11 to S18), the writing operation is again performed on one different page in which each MAT1 is not written (S19 to). By repeating this page unit write operation, the entire cell array write operation is performed.

この場合、所定のMAT1に属する1ページに対し書き込み動作させた後、物理的に離間した異なるMAT1に属する1ページに書き込み動作させるため、図7の場合と比べ、書き込み動作中のページに対する他のページの書き込み動作による発熱の影響が出にくいため安定性が向上する。しかし、この場合であっても、個々のページの書き込み動作については1本のワード線WLに接続され、物理的に接近した複数のメモリセルMCが同時に発熱することに変わりはなく、不揮発性メモリの安定性を図る上で十分とは言えない。   In this case, the write operation is performed on one page belonging to a predetermined MAT1, and then the write operation is performed on one page belonging to a different physically separated MAT1. Stability is improved because the influence of heat generated by the page writing operation is less likely to occur. However, even in this case, the write operation of each page is connected to one word line WL, and there is no change in that a plurality of physically close memory cells MC generate heat simultaneously. It cannot be said that it is sufficient to aim for stability.

さらに、消去動作については、MAT1単位での一括動作が考えられる。ここでは、図9(a)の点線で囲まれたMAT1に対する消去動作について説明する。また、図9(b)は、図9(a)の点線で囲まれたMAT1を示す回路図である。   Further, for the erase operation, a collective operation in MAT1 units can be considered. Here, an erase operation for MAT1 surrounded by a dotted line in FIG. 9A will be described. FIG. 9B is a circuit diagram showing the MAT 1 surrounded by the dotted line in FIG.

この場合、図9(b)の通り、全てのワード線WLに対し、ワード線セット電圧Vsetwl(例えば3V)よりも低いワード線リセット電圧Vresetwl(例えば1V)が印加されるとともに、全てのビット線BLに対し、ビット線リセット電圧Vresetbl(例えば0V)が印加される。その結果、全てのメモリセルMCのダイオードDiには、順方向バイアスがかかり、可変抵抗素子VRの抵抗状態は高抵抗状態に遷移し、消去動作が完了する。   In this case, as shown in FIG. 9B, a word line reset voltage Vresetwl (for example, 1 V) lower than the word line set voltage Vsetwl (for example, 3 V) is applied to all the word lines WL, and all the bit lines A bit line reset voltage Vresetbl (for example, 0 V) is applied to BL. As a result, the diode Di of all the memory cells MC is forward-biased, the resistance state of the variable resistance element VR is changed to the high resistance state, and the erase operation is completed.

以上のように、MAT1単位で消去するため、メモリセルMC1個ずつ、あるいは1ページずつを消去させるよりも消去処理を迅速にすることができる。しかし、この場合、ワード線WL方向、ビット線BL方向に互いに近接する多くのメモリセルMCが同時に発熱するため、メモリセルMC1個ずつ、あるいは1ページずつ消去動作させる場合より、不揮発性メモリの不安定性が増すことは明らかである。   As described above, since erasing is performed in units of MAT1, the erasing process can be made faster than erasing one memory cell MC or one page at a time. However, in this case, since many memory cells MC that are close to each other in the word line WL direction and the bit line BL direction generate heat at the same time, the nonvolatile memory is more insecure than the case where the memory cell MC or the page is erased. It is clear that qualitative increases.

そこで、本実施形態では、図10に示すように、複数のMAT1からメモリセルMCを1個ずつ選択し、それら選択されたメモリセルMCを一括動作させる。   Therefore, in the present embodiment, as shown in FIG. 10, one memory cell MC is selected from each of the plurality of MATs 1, and the selected memory cells MC are collectively operated.

これにより、図10中の点線で囲まれたページに対する書き込み、消去動作をさせた場合であっても、各メモリセルMCが互いに離間しているため、各メモリセルMCの発熱による他のメモリセルMCへの影響を緩和させることができる。また、ページ単位で動作させるため、処理時間も図6、図7に示したページ単位での動作と比べても遜色するものではない。   As a result, even when writing and erasing operations are performed on the page surrounded by the dotted line in FIG. 10, each memory cell MC is separated from each other. The influence on MC can be reduced. Further, since the operation is performed in units of pages, the processing time is not inferior to the operations in units of pages shown in FIGS.

以下、本実施形態の具体的な構成について説明する。
図11は、第1の実施形態に係るセルアレイを示すブロック図である。
図11のセルアレイは、ワード線WLが延びるx方向に4列、ビット線BLが延びるy方向に3行、合計12の区画BLKに分けられている。以下の説明において、図11の上段にある区画を左からBLK#0、#1、#2、#3、中段にある区画を左からBLK#4、#5、#6、#7、下段にある区画をBLK#8、#9、#10、#11とする。
Hereinafter, a specific configuration of the present embodiment will be described.
FIG. 11 is a block diagram showing the cell array according to the first embodiment.
The cell array shown in FIG. 11 is divided into 12 partitions BLK, 4 columns in the x direction in which the word lines WL extend and 3 rows in the y direction in which the bit lines BL extend. In the following description, the upper section of FIG. 11 is BLK # 0, # 1, # 2, # 3 from the left, and the middle section is BLK # 4, # 5, # 6, # 7, and the lower section from the left. A certain partition is set as BLK # 8, # 9, # 10, and # 11.

各区画BLKにはそれぞれMATが配置されている。各MATは、説明の簡略化のため、x方向に8、y方向に8、合計64個のメモリセルを有しているものとする。MATの各メモリセルの物理アドレスは、x方向に1ずつ増加し、y方向に8ずつ増加しながら割り付けられている。つまり、各MATの左上隅、右上隅、左下隅、右下隅の各メモリセルには、0、7、56、63の物理アドレスが割り付けられている。
また、各MATには、カラム制御回路2及びロウ制御回路3が設けられている。
Each partition BLK is provided with a MAT. Each MAT is assumed to have a total of 64 memory cells, 8 in the x direction and 8 in the y direction for simplification of description. The physical address of each memory cell of the MAT is allocated while increasing by 1 in the x direction and increasing by 8 in the y direction. That is, physical addresses 0, 7, 56, and 63 are assigned to the memory cells in the upper left corner, upper right corner, lower left corner, and lower right corner of each MAT.
Each MAT is provided with a column control circuit 2 and a row control circuit 3.

さらに、y方向に並ぶ区画BLK#0、#4、#8に位置するMATのカラム制御回路2は、トランスファトランジスタT0、T4、T8を介してIOパッド0に接続されている。同様に、区画BLK#1、#5、#9に位置するMATのカラム制御回路2は、トランスファトランジスタT1、T5、T9を介してIOパッド1に、区画BLK#2、#6、#10に位置するMATのカラム制御回路2は、トランスファトランジスタT2、T6、T10を介してIOパッド2に、区画BLK#3、#7、#11に位置するMATのカラム制御回路2は、トランスファトランジスタT3、T7、T11を介してIOパッド3にそれぞれ接続されている。また、x方向に並ぶ、トランスファトランジスタT0〜T3のゲートには、共通の入力データ選択信号IDST0が入力される。同様に、トランスファトランジスタT4〜T7及びT8〜T11のゲートには、それぞれ共通の入力データ選択信号IDST1及びIDST2が入力される。この入力データ選択信号IDST0〜2は、入力されるアドレスに基づいて決定される信号である。   Further, the MAT column control circuit 2 located in the partitions BLK # 0, # 4, and # 8 arranged in the y direction is connected to the IO pad 0 via the transfer transistors T0, T4, and T8. Similarly, the MAT column control circuit 2 located in the partitions BLK # 1, # 5, and # 9 is connected to the IO pad 1 via the transfer transistors T1, T5, and T9, and to the partitions BLK # 2, # 6, and # 10. The MAT column control circuit 2 located on the IO pad 2 via the transfer transistors T2, T6, and T10, and the MAT column control circuit 2 located on the partitions BLK # 3, # 7, and # 11 include the transfer transistors T3, Each is connected to the IO pad 3 via T7 and T11. The common input data selection signal IDST0 is input to the gates of the transfer transistors T0 to T3 arranged in the x direction. Similarly, common input data selection signals IDST1 and IDST2 are input to the gates of the transfer transistors T4 to T7 and T8 to T11, respectively. The input data selection signals IDST0 to IDST2 are signals determined based on the input address.

次に、上記構成のセルアレイに対する論理アドレスの割り付けについて説明する。
図12は、本実施形態におけるセルアレイのMATの配置及びメモリセルの論理アドレスを示すブロック図である。
MAT#0〜#11は、それぞれ図11で示す区画BLK#0〜#11にそれぞれ配置されている。
Next, allocation of logical addresses to the cell array configured as described above will be described.
FIG. 12 is a block diagram showing the MAT arrangement of the cell array and the logical addresses of the memory cells in this embodiment.
The MATs # 0 to # 11 are respectively arranged in the sections BLK # 0 to # 11 shown in FIG.

また、各メモリセルの物理アドレスをi(i=0、1、・・・)とした場合、MATn内の各メモリセルの論理アドレスは、図12の通り、n+12×iになるように割り付けられている。   If the physical address of each memory cell is i (i = 0, 1,...), The logical address of each memory cell in MATn is assigned to be n + 12 × i as shown in FIG. ing.

次に、このように論理アドレスが割り付けられたセルアレイに対するページ単位での書き込み動作を説明する。ここでは、1つのページが12個のメモリセルからなり、j(j=1、2、・・・)番目のページは、論理アドレス(j−1)×12から(j−1)×12+11のメモリセルにより構成されているものとする。例えば、2番目のページの場合、論理アドレス#12〜#23のメモリセルにより構成されていることになる。   Next, a write operation in units of pages with respect to the cell array to which the logical addresses are assigned will be described. Here, one page is made up of 12 memory cells, and the j (j = 1, 2,...) Page has logical addresses (j−1) × 12 to (j−1) × 12 + 11. It is assumed that the memory cell is configured. For example, in the case of the second page, it is composed of memory cells of logical addresses # 12 to # 23.

始めに、外部から与えられた入力データは、IOパッドを介して各MATにあるカラム制御回路2に転送される。図12の構成によれば、IOパッドは、4個あるため、12個全てのMATのカラム制御回路2に入力データを転送する場合、3回に分けて転送する必要がある。具体的には、先ず、4ビットの入力データがIOパッド0〜3に用意される。その後、入力データ選択信号IDST0がアクティブ(“H”)になると、トランスファトランジスタT0〜T3がオンされ、IOパッド0〜3とMAT#0〜#3のカラム制御回路2が接続される。これにより、IOパッド0〜3にある入力データがMAT#0〜#3のカラム制御回路2に転送される。次に、次の4ビットの入力データがIOパッド0〜3に用意される。その後、入力データ選択信号IDST1がアクティブになると、トランスファトランジスタT4〜T7がオンされ、IOパッド0〜3とMAT#4〜#7のカラム制御回路2が接続される。これにより、IOパッド0〜3にある入力データがMAT#4〜#7のカラム制御回路2に転送される。同様に、次の4ビットの入力データがMAT#8〜#11のカラム制御回路2に転送される。以上により、全てMAT#0〜#11のカラム制御回路2に1ビットの入力データが準備される。ここで、入力データ選択信号IDST0〜2は、動作サイクル毎に順次アクティブになるよう制御されている。   First, input data given from the outside is transferred to the column control circuit 2 in each MAT via the IO pad. According to the configuration of FIG. 12, since there are four IO pads, when input data is transferred to the column control circuits 2 of all twelve MATs, it is necessary to transfer them in three steps. Specifically, first, 4-bit input data is prepared in IO pads 0-3. Thereafter, when the input data selection signal IDST0 becomes active (“H”), the transfer transistors T0 to T3 are turned on, and the IO pads 0 to 3 and the column control circuit 2 of the MATs # 0 to # 3 are connected. As a result, the input data in the IO pads 0 to 3 is transferred to the column control circuits 2 of the MATs # 0 to # 3. Next, the next 4-bit input data is prepared in IO pads 0-3. Thereafter, when the input data selection signal IDST1 becomes active, the transfer transistors T4 to T7 are turned on, and the IO pads 0 to 3 and the column control circuit 2 of the MATs # 4 to # 7 are connected. As a result, the input data in the IO pads 0 to 3 is transferred to the column control circuits 2 of the MATs # 4 to # 7. Similarly, the next 4-bit input data is transferred to the column control circuits 2 of MAT # 8 to # 11. As described above, 1-bit input data is prepared in the column control circuits 2 of all MATs # 0 to # 11. Here, the input data selection signals IDST0 to IDST2 are controlled to become sequentially active every operation cycle.

この状態で、各MATが同時に、物理アドレス#0のメモリセルに接続されるワード線WLに対しワード線セット電圧Vsetwl(3V)、ビット線BLに対しビット線セット電圧Vsetbl(3V又は0V)を印加する。一方、その他のメモリセルに接続されるワード線WLに対しワード線非選択信号Vnswl(0V)、ビット線BLに対しビット線非選択電圧Vnsbl(3V)を印加する。その結果、各MATのカラム制御回路2にある入力データは、それぞれ物理アドレス#0のメモリセルに保持され、1番目のページの書き込み動作が行われる。   In this state, each MAT simultaneously applies the word line set voltage Vsetwl (3 V) to the word line WL connected to the memory cell of the physical address # 0 and the bit line set voltage Vsetbl (3 V or 0 V) to the bit line BL. Apply. On the other hand, a word line non-selection signal Vnswl (0 V) is applied to the word lines WL connected to other memory cells, and a bit line non-selection voltage Vnsbl (3 V) is applied to the bit lines BL. As a result, the input data in the column control circuit 2 of each MAT is held in the memory cell at the physical address # 0, and the first page write operation is performed.

以上を全てのページについて繰り返すことで、セルアレイ全体の書き込み動作が完了する。   By repeating the above for all pages, the write operation for the entire cell array is completed.

ここで、図11の構成によれば、1ページ分12ビットの入力データが各MATのカラム制御回路2に分けて転送されているが、IOパッドを上述の例よりも多く用意することで、転送回数を少なくすることができる。例えば、IOパッドが12個ある場合には1回の転送で1ページ分のデータを準備することができる。一方、少ないIOパッドしか持たない場合であっても、転送回数を増やすことで対応することができる。   Here, according to the configuration of FIG. 11, 12 bits of input data for one page are transferred separately to the column control circuit 2 of each MAT, but by preparing more IO pads than the above example, The number of transfers can be reduced. For example, if there are 12 IO pads, data for one page can be prepared by one transfer. On the other hand, even if there are few IO pads, it can be handled by increasing the number of transfers.

次に、以上のような書き込みを実現するロウ制御回路3の動作について説明する。
図13は、ロウ制御回路3の一部分を示す回路図である。
各MAT1のロウ制御回路3には、アドレス配線数削減のために設けられたグローバルワード線(Global Select)とローカルアドレス線(Block Select1〜3)を介してMATを選択するためのアドレスが供給され、更に図示しないローカルアドレス線を介してMAT内のワード線を選択するためのアドレスが供給されている。同図(a)に示すように、グローバルワード線(Global Select)とローカルアドレス線(Block Select1〜3)によってトランジスタP1及びN1〜N3がアクティブにされてMATが選択される。また、ロウ制御回路3には、各MATが不良ブロックかどうかによってセット又はリセットされるインバータIV4、IV5及びトランジスタN6、N8からなるラッチ回路が設けられ、これにより不良ブロックを分離するようにしている。トランジスタP1及びN1〜N4がオン状態になると、トランジスタP2がオン状態となり、インバータIV1、IV2を介してトランスファゲートセレクトn信号が立ち上がり、更にインバータIV3及びトランジスタN5を介してトリガ信号に同期したトランスファゲートセレクト信号が立ち下がる。
Next, the operation of the row control circuit 3 that realizes the above writing will be described.
FIG. 13 is a circuit diagram showing a part of the row control circuit 3.
The row control circuit 3 of each MAT 1 is supplied with an address for selecting a MAT via a global word line (Global Select) and local address lines (Block Select 1 to 3) provided to reduce the number of address lines. Further, an address for selecting a word line in the MAT is supplied via a local address line (not shown). As shown in FIG. 5A, transistors P1 and N1 to N3 are activated by a global word line (Global Select) and local address lines (Block Select 1 to 3) to select MAT. Further, the row control circuit 3 is provided with a latch circuit including inverters IV4 and IV5 and transistors N6 and N8 that are set or reset depending on whether or not each MAT is a defective block, thereby isolating the defective block. . When the transistors P1 and N1 to N4 are turned on, the transistor P2 is turned on, the transfer gate select n signal rises via the inverters IV1 and IV2, and the transfer gate synchronized with the trigger signal via the inverter IV3 and the transistor N5. The select signal falls.

これらのトランスファゲートセレクト信号及び同セレクトn信号を受けて、同図(b)に示すように、トランジスタN9及びP3を介してセット電圧Vsetwl+αが図示しないトランスファゲートに供給される。また、ローカルアドレスをデコードしたワード線選択信号が、別途トランジスタN10を介してゲート制御されるトランジスタN11〜N14を介して図示しないトランスファゲートをオンオフ制御する。これにより、選択されたMATの選択されたワード線WLにセット電圧Vsetwl+αが転送される。   In response to the transfer gate select signal and the select n signal, a set voltage Vsetwl + α is supplied to a transfer gate (not shown) through transistors N9 and P3 as shown in FIG. A word line selection signal obtained by decoding the local address controls on / off of a transfer gate (not shown) via transistors N11 to N14 that are gate-controlled via a transistor N10. As a result, the set voltage Vsetwl + α is transferred to the selected word line WL of the selected MAT.

なお、これらの回路のうち、グローバルワード線とローカルアドレス線は、同時に複数のMATが選択されるように、内部のロジックを構成しておけば良い。   Of these circuits, the global word line and the local address line may be configured with internal logic so that a plurality of MATs are selected simultaneously.

本実施形態によれば、複数のページを構成する複数のメモリセルに対し同時に書き込み動作させることが可能であるため、メモリセルを1個ずつ書き込み動作させる場合よりも書き込み動作に要する時間を短縮することができる。さらに、同時に書き込み動作されるメモリセルがそれぞれ異なるMATに分散され、物理的に離間しているため、メモリセルを1個ずつ書き込み動作させる場合と同様に、各メモリセルの発熱による影響が少なく、安定性が高い不揮発性メモリを提供することができる。   According to the present embodiment, since it is possible to simultaneously perform a write operation on a plurality of memory cells constituting a plurality of pages, the time required for the write operation is shortened compared with the case where the memory cells are written one by one. be able to. Furthermore, since the memory cells that are simultaneously operated for writing are dispersed in different MATs and physically separated from each other, similarly to the case where the memory cells are operated for writing one by one, the influence of heat generation of each memory cell is small, A nonvolatile memory with high stability can be provided.

[第2の実施形態]
図14は、第2の実施形態に係る不揮発性メモリのセルアレイのMATの配置及びメモリセルの論理アドレスを示すブロック図である。
[Second Embodiment]
FIG. 14 is a block diagram showing the MAT arrangement of the cell array of the nonvolatile memory and the logical address of the memory cell according to the second embodiment.

第1の実施形態に対し、MAT毎の論理アドレスの割り付け順を変更させたものである。   Compared to the first embodiment, the logical address allocation order for each MAT is changed.

各MATに属するメモリセルに割り付けられる論理アドレスは、第1の実施形態の場合と同様、12の差分をもって割り付けられている。ただし、本実施形態の場合、各MATはx方向に論理的に2分割されており、MATnの物理アドレス#0のメモリセルに論理アドレスn、物理アドレス#4のメモリセルに論理アドレスn+12、物理アドレス#2のメモリセルに論理アドレスn+24、物理アドレス#5のメモリセルに論理アドレスn+36がそれぞれ割り付けられる。このように、本実施形態においては、論理アドレスは、MATの左部分1a、右部分1bに交互に割り付けられる。   The logical addresses assigned to the memory cells belonging to each MAT are assigned with 12 differences as in the case of the first embodiment. However, in the case of this embodiment, each MAT is logically divided into two in the x direction, the logical address n is assigned to the memory cell of the physical address # 0 of MATn, the logical address n + 12 is assigned to the memory cell of the physical address # 4, and the physical address The logical address n + 24 is allocated to the memory cell at address # 2, and the logical address n + 36 is allocated to the memory cell at physical address # 5. Thus, in this embodiment, logical addresses are assigned alternately to the left part 1a and the right part 1b of the MAT.

この場合、1番目のページを構成する論理アドレス#0〜#11のメモリセルと、2番目のページを構成する論理アドレス#12〜#23のメモリセルはそれぞれが、同一MAT内においてx方向に所定の距離をもって配置されていることになる。   In this case, the memory cells of logical addresses # 0 to # 11 constituting the first page and the memory cells of logical addresses # 12 to # 23 constituting the second page are respectively in the x direction within the same MAT. It is arranged with a predetermined distance.

つまり、本実施形態によれば、1つのページを構成する各メモリセル相互の発熱による影響を緩和できるだけでなく、異なるページを構成するメモリセル同士の位置関係についても所定の距離をもって配置されているため、直前に書き込まれたページを構成するメモリセルによる発熱の影響が、書き込み動作中のページの動作に影響しにくくなる。この点において、第1の実施形態の場合より、さらに安定性を向上させることができる。   That is, according to the present embodiment, not only can the influence of heat generation between the memory cells constituting one page be mitigated, but also the positional relationship between the memory cells constituting different pages is arranged at a predetermined distance. Therefore, the influence of heat generated by the memory cells constituting the page written immediately before does not easily affect the operation of the page during the writing operation. In this respect, the stability can be further improved as compared with the case of the first embodiment.

[第3の実施形態]
図15は、第3の実施形態に係る不揮発性メモリのセルアレイのMATの配置及びメモリセルの論理アドレスを示すブロック図である。
[Third Embodiment]
FIG. 15 is a block diagram showing the MAT arrangement of the cell array and the logical address of the memory cell of the nonvolatile memory according to the third embodiment.

各MATに属するメモリセルに割り付けられる論理アドレスは、第1、第2の実施形態の場合と同様、12の差分をもって割り付けられている。ただし、本実施形態の場合、各MATはy方向に論理的に2分割されており、MATnの物理アドレス#0のメモリセルに論理アドレスn、物理アドレス#32のメモリセルに論理アドレスn+12、物理アドレス#1のメモリセルに論理アドレスn+24、物理アドレス#33のメモリセルに論理アドレスn+36がそれぞれ割り付けられる。このように、本実施形態においては、論理アドレスは、MATの上部分1c、下部分1dに交互に割り付けられる。   The logical addresses assigned to the memory cells belonging to each MAT are assigned with 12 differences, as in the first and second embodiments. However, in the present embodiment, each MAT is logically divided into two in the y direction. The logical address n is assigned to the memory cell of the physical address # 0 of MATn, the logical address n + 12 is assigned to the physical address # 32 of the memory cell of the physical address # 32. The logical address n + 24 is assigned to the memory cell at address # 1, and the logical address n + 36 is assigned to the memory cell at physical address # 33. Thus, in the present embodiment, logical addresses are alternately assigned to the upper part 1c and the lower part 1d of the MAT.

本実施形態によっても、j番目のページと、j+1番目のページを構成するメモリセルがy方向に所定の距離をもって配置されているため、第2の実施形態の場合と同様の効果を得ることができる。   Also in the present embodiment, since the memory cells constituting the jth page and the j + 1th page are arranged with a predetermined distance in the y direction, the same effect as in the second embodiment can be obtained. it can.

[第4の実施形態]
図16は、第4の実施形態に係る不揮発性メモリのセルアレイのMATの配置及びメモリセルの論理アドレスを示すブロック図である。
[Fourth Embodiment]
FIG. 16 is a block diagram showing the MAT arrangement of the cell array of the nonvolatile memory and the logical address of the memory cell according to the fourth embodiment.

各MATに属するメモリセルに割り付けられる論理アドレスは、第1〜3の実施形態の場合と同様、12の差分をもって割り付けられている。ただし、本実施形態の場合、各MATはx方向、y方向にそれぞれ論理的に2分割、合計4分割されており、MATnの左上部分1eに位置する物理アドレス#0のメモリセルに論理アドレスn、右上部分1fに位置する物理アドレス#4のメモリセルに論理アドレスn+12、左下部分1gに位置する物理アドレス#32のメモリセルに論理アドレスn+24、右下部分1hに位置する物理アドレス#36のメモリセルに論理アドレスn+36がそれぞれ割り付けられる。このように、本実施形態においては、論理アドレスは、MATの左上部分1e、右上部分1f、左下部分1g、右下部分1hに順次割り付けられている。   The logical addresses assigned to the memory cells belonging to each MAT are assigned with 12 differences, as in the first to third embodiments. However, in the case of this embodiment, each MAT is logically divided into two in the x direction and y direction, respectively, for a total of four, and the logical address n is assigned to the memory cell of the physical address # 0 located in the upper left portion 1e of MATn. , The logical address n + 12 in the memory cell of the physical address # 4 located in the upper right portion 1f, the logical address n + 24 in the memory cell of the physical address # 32 located in the lower left portion 1g, and the memory of the physical address # 36 located in the lower right portion 1h. A logical address n + 36 is assigned to each cell. Thus, in the present embodiment, logical addresses are sequentially assigned to the upper left part 1e, upper right part 1f, lower left part 1g, and lower right part 1h of the MAT.

本実施形態によれば、j番目、j+1番目、j+2番目、j+3番目のページを構成するメモリセルがx方向、y方向に所定の距離をもって配置されているため、第1〜3の実施形態に比べ、ページ相互の書き込み動作の影響を更に緩和させることができる。   According to this embodiment, the memory cells constituting the j-th, j + 1-th, j + 2-th, and j + 3-th pages are arranged with a predetermined distance in the x-direction and the y-direction. In comparison, the influence of the write operation between pages can be further alleviated.

[第5の実施形態]
第5の実施形態は、12個のメモリセルで構成されるページを2回の動作で半分ずつ書き込み動作させるものである。
[Fifth Embodiment]
In the fifth embodiment, a page composed of 12 memory cells is written in half by two operations.

図17は、第5の実施形態に係る不揮発性メモリのセルアレイのMATの配置及びメモリセルの論理アドレスを示すブロック図である。   FIG. 17 is a block diagram showing the MAT arrangement of the cell array of the nonvolatile memory and the logical address of the memory cell according to the fifth embodiment.

各MAT内のメモリセルの論理アドレスの割り付けは、第2の実施形態の場合と同様である。ただし、本実施形態の場合、MATnとMAT(n+1)がMAT1個分を隔てて配置されている。具体的には、区画BLK#0、#2、#4、#6、#8、#10にMAT#0〜#5、区画BLK#1、#3、#5、#7、#9、#11にMAT#6〜#11が配置されている。   Allocation of logical addresses of memory cells in each MAT is the same as in the second embodiment. However, in the case of the present embodiment, MATn and MAT (n + 1) are arranged with a distance of one MAT. Specifically, the partitions BLK # 0, # 2, # 4, # 6, # 8, and # 10 include MATs # 0 to # 5, partitions BLK # 1, # 3, # 5, # 7, # 9, and # 10. 11, MAT # 6 to # 11 are arranged.

この論理アドレスの割り付けにおいて、まず、1番目のページを構成するメモリセルのうち論理アドレス#0〜#5のメモリセルに対して書き込み動作をさせる。次に、1番目のページを構成する残りの論理アドレス#6〜#11のメモリセルに対して書き込み動作をさせる。この2回の書き込みにより1ページの書き込みをすることができる。以上を全てのページについて繰り返すことでセルアレイ全体の書き込みが完了する。   In this logical address assignment, first, a write operation is performed on memory cells of logical addresses # 0 to # 5 among the memory cells constituting the first page. Next, a write operation is performed on the remaining memory cells of logical addresses # 6 to # 11 constituting the first page. One page can be written by these two writings. By repeating the above process for all pages, writing to the entire cell array is completed.

本実施形態によれば、1ページの書き込みを2回に分けているため、第1〜4の実施形態に比べて、書き込み処理が遅くなる。しかし、ページ毎の1回目の書き込みで動作するメモリセルが、x方向にMAT1個分隔てて配置されているため、第1〜4の実施形態の場合に比べ、メモリセルの発熱の影響をより緩和させることができる。さらに、一時に消費する電力が少なくなるため、消費電力対策に有効である。   According to the present embodiment, since the writing of one page is divided into two times, the writing process is delayed as compared with the first to fourth embodiments. However, since the memory cells that operate in the first writing for each page are arranged separated by one MAT in the x direction, the influence of the heat generation of the memory cells is more significant than in the first to fourth embodiments. Can be relaxed. Furthermore, since power consumed at a time is reduced, it is effective for power consumption measures.

なお、本実施形態においては1ページの書き込みを2回に分けて行っているが、この回数は、書き込み処理の速度、消費電力等を勘案して任意に設定することができる。   In the present embodiment, writing of one page is performed twice, but this number can be arbitrarily set in consideration of the speed of the writing process, power consumption, and the like.

[第6の実施形態]
図18は、第6の実施形態に係る不揮発性メモリのセルアレイのMATの配置及びメモリセルの論理アドレスを示すブロック図である。
[Sixth Embodiment]
FIG. 18 is a block diagram showing the MAT arrangement of the cell array of the nonvolatile memory and the logical address of the memory cell according to the sixth embodiment.

本実施形態は、第1の実施形態におけるカラム制御回路2を新たなカラム制御回路2´に替えて構成されている。   In the present embodiment, the column control circuit 2 in the first embodiment is replaced with a new column control circuit 2 ′.

カラム制御回路2´は、カラム制御回路2と異なり、センスアンプ回路S/Aを複数備える点に特徴がある。これにより、各MAT毎に複数のビット線を選択することができるため、同一ワード線に接続された複数のメモリセルのうちセンスアンプS/Aの個数分のメモリセルに対する書き込み動作を同時に行うことができる。   Unlike the column control circuit 2, the column control circuit 2 ′ is characterized in that it includes a plurality of sense amplifier circuits S / A. Thereby, since a plurality of bit lines can be selected for each MAT, among the plurality of memory cells connected to the same word line, a write operation to the number of memory cells corresponding to the number of sense amplifiers S / A is performed simultaneously. Can do.

続いて、図19に示すセンスアンプ回路S/Aについて説明する。
図19に示すノードTDCは、ビット線電圧をセンスするためのセンスノードであると共に、データを一時記憶するデータ記憶ノードでもある。ノードTDCは、クランプ用NMOSトランジスタN101を介してビット線BLに接続される。クランプ用トランジスタN101は、読み出し時ビット線電圧をクランプして、ノードTDCに転送する働きをする。ノードTDCには、ビット線及びこのノードTDCをプリチャージするためのプリチャージ用NMOSトランジスタN102が接続されている。
Next, the sense amplifier circuit S / A shown in FIG. 19 will be described.
A node TDC shown in FIG. 19 is a sense node for sensing the bit line voltage and a data storage node for temporarily storing data. The node TDC is connected to the bit line BL via the clamping NMOS transistor N101. The clamping transistor N101 functions to clamp the bit line voltage at the time of reading and transfer it to the node TDC. A bit line and a precharging NMOS transistor N102 for precharging the node TDC are connected to the node TDC.

ノードTDCは、転送用NMOSトランジスタN103、N104を介してそれぞれデータラッチ112、113のデータ記憶ノードPDC、SDCに接続されている。データラッチ112は、読み出しデータ及び書き込みデータを保持するデータ記憶回路である。データラッチ113は、データラッチ112とデータ線IO、IOnとの間に配置されて、書き込みデータや読み出しデータを一時保持するために用いられるデータキャッシュである。   The node TDC is connected to the data storage nodes PDC and SDC of the data latches 112 and 113 via transfer NMOS transistors N103 and N104, respectively. The data latch 112 is a data storage circuit that holds read data and write data. The data latch 113 is a data cache that is disposed between the data latch 112 and the data lines IO and IOn and is used to temporarily hold write data and read data.

データラッチ113のノードは、カラム選択信号CSLにより駆動される選択ゲートトランジスタN105、N106を介して、データバス109のデータ線対IO、IOnに接続されている。   The node of the data latch 113 is connected to the data line pair IO, IOn of the data bus 109 via the selection gate transistors N105, N106 driven by the column selection signal CSL.

選択ゲートトランジスタN105、N106は、カラムアドレスに連動して自動的にオン/オフされる。   The selection gate transistors N105 and N106 are automatically turned on / off in conjunction with the column address.

データ書き込みは、所定のしきい値分布を得るために、書き込み電圧印加と書き込みベリファイとの繰り返しにより行われる。各MATが備えるセンスアンプ毎にベリファイが行われ、このベリファイ結果によって次のサイクルの書き込みデータを決定する必要がある。   Data writing is performed by repeatedly applying a write voltage and writing verify in order to obtain a predetermined threshold distribution. Verification is performed for each sense amplifier included in each MAT, and it is necessary to determine write data for the next cycle based on the verification result.

ドレインに電圧VPREが与えられるNMOSトランジスタN111のゲートは、書き込み時にデータラッチ112のノードPDCが保持する書き込みデータを一時待避させて保持するためのデータ記憶ノードDDCとなる。データラッチ112のノードPDCの書き込みデータは転送用NMOSトランジスタN114を介してデータ記憶ノードDDCに転送される。電圧VPREは、選択的にVdd又はVssとなる。   The gate of the NMOS transistor N111 to which the voltage VPRE is applied to the drain serves as a data storage node DDC for temporarily storing and holding the write data held by the node PDC of the data latch 112 at the time of writing. Write data in the node PDC of the data latch 112 is transferred to the data storage node DDC via the transfer NMOS transistor N114. The voltage VPRE is selectively Vdd or Vss.

NMOSトランジスタN111とデータ記憶ノードTDCとの間に介在させたNMOSトランジスタN117とにより、データ記憶ノードTDCのデータを、データ記憶ノードDDCのデータに応じて設定することが可能になる。即ちこのNMOSトランジスタN111、N117により、書き込み時に次サイクルの書き込みデータを記憶ノードTDCに書き戻すための書き戻し回路が構成されている。   With the NMOS transistor N117 interposed between the NMOS transistor N111 and the data storage node TDC, it becomes possible to set the data of the data storage node TDC in accordance with the data of the data storage node DDC. That is, the NMOS transistors N111 and N117 constitute a write back circuit for writing back the write data of the next cycle to the storage node TDC at the time of writing.

これらのデータ記憶ノードDDC、BDCに保持されたデータに従い、またトランジスタN111、N112のドレイン電圧VPREの選択に従って、ベリファイ読み出し時にデータノードTDCを強制的に放電し(即ち“L”レベルに設定し)、或いは充電する(即ち“H”レベルに設定する)といった制御が可能になる。   According to the data held in these data storage nodes DDC and BDC, and according to the selection of the drain voltage VPRE of the transistors N111 and N112, the data node TDC is forcibly discharged at the time of verify reading (ie, set to “L” level). Alternatively, it is possible to perform control such as charging (that is, setting to “H” level).

データラッチ112には、ベリファイチェック回路114が接続されている。データラッチ112の一つのノードにゲートが接続されたNMOSトランジスタN122がチェック用トランジスタであり、そのソースはチェック信号CHK1により制御されるNMOSトランジスタN121を介して接地され、ドレインは併設された転送用NMOSトランジスタN123、N124を介して1ページ分のセンスユニットに共通の共通信号線COMに接続されている。NMOSトランジスタN123、N124はそれぞれ、チェック信号CHK2及びノードTDCによりゲートが制御される。   A verify check circuit 114 is connected to the data latch 112. The NMOS transistor N122 whose gate is connected to one node of the data latch 112 is a check transistor, the source of which is grounded via an NMOS transistor N121 controlled by a check signal CHK1, and the drain of which is a transfer NMOS provided side by side. It is connected to a common signal line COM common to sense units for one page via transistors N123 and N124. The gates of the NMOS transistors N123 and N124 are controlled by the check signal CHK2 and the node TDC, respectively.

ベリファイ読み出しの結果、“0”書き込みが不十分の場合にのみ、データラッチ112のノードPDCが“L”(=“0”)となる書き戻しが行われる。即ち、1ページの書き込みが完了すると、データラッチ112がオール“1”となるようにベリファイ制御される。   Only when “0” write is insufficient as a result of the verify read, write-back in which the node PDC of the data latch 112 becomes “L” (= “0”) is performed. That is, when the writing of one page is completed, the verify control is performed so that the data latch 112 becomes all “1”.

データ書き込み時、ベリファイ読み出し後に1ページ分のセンスユニット内でこのベリファイチェック回路114がオンになる。あるセンスユニットで書き込みが完了していなければ、ベリファイチェック回路114は、予め“H”に充電された共通信号線COMを放電させる。1ページ分のデータラッチ112がオール“1”状態になると、共通信号線COMが放電されることなく“H”を保ち、これが書き込み完了を示すパスフラグとなる。   At the time of data writing, the verify check circuit 114 is turned on in the sense unit for one page after the verify read. If writing is not completed in a certain sense unit, the verify check circuit 114 discharges the common signal line COM that has been charged to “H” in advance. When the data latches 112 for one page are all in the “1” state, the common signal line COM is maintained at “H” without being discharged, and this becomes a pass flag indicating the completion of writing.

本実施形態では、第1の実施形態において説明したように、例えば1回に4ビットのデータ入力がある場合、4個のMATに1ビットづつデータロードできることは勿論、各MAT毎に複数のセンスアンプ回路S/Aを備えたことで以下のようなデータ入力が可能となる。   In the present embodiment, as described in the first embodiment, for example, when there is a 4-bit data input at a time, it is possible to load data into 4 MATs one bit at a time, and a plurality of senses for each MAT. By providing the amplifier circuit S / A, the following data input is possible.

例えば、各MAT毎にセンスアンプ回路が16個ある場合、1個のMATに対し、4ビットの入力データを連続して4回ロードする。この動作を順次、次のMATに対し繰り返すことで、全MATに対するデータロードができる。   For example, if there are 16 sense amplifier circuits for each MAT, 4 bits of input data are continuously loaded into one MAT four times. By repeating this operation sequentially for the next MAT, data loading for all MATs can be performed.

さらに、別の例として、最初の4ビットの入力データを所定のMATに対してロードし、次の4ビットの入力データを、次のMATにロードする。以上の動作を繰り返すことで、各MATに対してロードするデータ数を調節することができる。これにより、書き込み時と消去時に同時動作するMAT数、あるいはセンスアンプ回路S/A数を調節することができる。   As another example, the first 4-bit input data is loaded into a predetermined MAT, and the next 4-bit input data is loaded into the next MAT. By repeating the above operation, the number of data to be loaded for each MAT can be adjusted. This makes it possible to adjust the number of MATs that operate simultaneously during writing and erasing, or the number of sense amplifier circuits S / A.

なお、1個のMATが備えるセンスアンプ回路S/Aの個数は、MAT直下の配置スペース、消去動作時の消費電力、メモリセルの発熱の影響等を考慮して任意に決定することができる。さらに、上記のとおり、同時動作させるMATの個数、MAT1個当たりの同時動作させるメモリセル(あるいは、センスアンプ回路S/A)数を制御することができるため、より柔軟な装置設計が可能になる。   Note that the number of sense amplifier circuits S / A included in one MAT can be arbitrarily determined in consideration of an arrangement space immediately below the MAT, power consumption during an erase operation, the influence of heat generation of the memory cell, and the like. Furthermore, as described above, since the number of MATs to be simultaneously operated and the number of memory cells (or sense amplifier circuits S / A) to be simultaneously operated per MAT can be controlled, a more flexible device design is possible. .

例えば、本実施形態の場合、1個のMATが備えるセンスアンプ回路S/Aの個数は、セルアレイ直下の配置スペースを考慮すると16〜32個程度に決定することができる。この場合、消費電力が比較的小さく、メモリセルの発熱の影響が小さい書き込み動作時においては、MAT1個当たりの同時動作させるメモリセル数は、センスアンプ回路S/Aと同じ16〜32個になる。一方、書き込み動作より消費電力が大きく、メモリセル間の発熱の影響が大きい消去動作時においては、同時動作させるMAT数及びMAT1個当たりの同時動作させるメモリセル数をより少なくするよう制御する。これによって、書き込み動作時の高速動作を確保しつつ、消去動作時の安定性をも確保することができる。   For example, in the case of this embodiment, the number of sense amplifier circuits S / A provided in one MAT can be determined to be about 16 to 32 in consideration of the arrangement space immediately below the cell array. In this case, at the time of a write operation in which the power consumption is relatively small and the influence of heat generation of the memory cell is small, the number of memory cells to be operated simultaneously per MAT is 16 to 32, which is the same as that of the sense amplifier circuit S / A. . On the other hand, during the erase operation, which consumes more power than the write operation and is greatly affected by heat generation between the memory cells, the number of MATs to be simultaneously operated and the number of memory cells to be simultaneously operated per MAT are controlled to be smaller. As a result, it is possible to ensure the stability during the erase operation while ensuring the high-speed operation during the write operation.

本実施形態によれば、第1の実施形態と同様の効果を得られるばかりではなく、第1の実施形態に比べ、書き込み処理をより高速に行えることができる。   According to the present embodiment, not only the same effects as in the first embodiment can be obtained, but also the writing process can be performed at a higher speed than in the first embodiment.

また、本実施形態のカラム制御回路2´は、第2〜第5の実施形態についても同様に適用可能である。   Further, the column control circuit 2 ′ of the present embodiment can be similarly applied to the second to fifth embodiments.

[その他]
以上、本発明の実施形態についていくつか説明したが、本発明は、それら実施形態に限定されるものではない。
[Others]
Although several embodiments of the present invention have been described above, the present invention is not limited to these embodiments.

例えば、図20のようにセルアレイの区画BLK#0、・・・、#11にMAT#11、・・・、#0を配置した場合など、各ページを構成するメモリセル相互の位置、あるいは、異なるページを構成するメモリセル相互の位置が離間するように各MATを配置し、あるいは論理アドレスを割り付ければ良い。   For example, when MAT # 11,..., # 0 are arranged in the cell array partitions BLK # 0,..., # 11 as shown in FIG. Each MAT may be arranged so that the positions of memory cells constituting different pages are separated from each other, or a logical address may be assigned.

なお、上記実施形態においては、主に書き込み動作について説明したが、消去動作についても同様である。   In the above embodiment, the write operation is mainly described, but the same applies to the erase operation.

さらに、本発明は、不揮発性メモリ以外の各種半導体記憶装置に対して適用することができる。   Furthermore, the present invention can be applied to various semiconductor memory devices other than the nonvolatile memory.

1・・・MAT(単位セルアレイ)、2、2´・・・カラム制御回路、 3・・・ロウ制御回路、4・・・データ入出力バッファ、5・・・アドレスレジスタ、6・・・コマンドI/F、7・・・コントローラ、8・・・R/W回路、11、13・・・電極層、12・・・記録層、14・・・メタル層、112、113・・・データラッチ、114・・・ベリファイチェック回路、BL・・・ビット線、Di・・・ダイオード、EL・・・電極、MC・・・メモリセル、NO・・・非オーミック素子、S/A・・・センスアンプ回路、VR・・・可変抵抗素子、WL・・・ワード線。   DESCRIPTION OF SYMBOLS 1 ... MAT (unit cell array) 2, 2 '... Column control circuit, 3 ... Row control circuit, 4 ... Data input / output buffer, 5 ... Address register, 6 ... Command I / F, 7 ... controller, 8 ... R / W circuit, 11, 13 ... electrode layer, 12 ... recording layer, 14 ... metal layer, 112, 113 ... data latch 114 ... Verify check circuit, BL ... Bit line, Di ... Diode, EL ... Electrode, MC ... Memory cell, NO ... Non-ohmic element, S / A ... Sense Amplifier circuit, VR: variable resistance element, WL: word line.

Claims (5)

マトリクス配列された複数のMAT(単位セルアレイ)を有し、前記複数のMATそれぞれが別個に複数の第1の配線、これら複数の第1の配線と交差する複数の第2の配線、並びに前記第1及び第2の配線の交差部で両配線間に接続された電気的書き換えが可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子及び非オーミック素子の直列回路からなるメモリセルを有する、セルアレイと、
前記複数のMATそれぞれに接続された複数のアクセス回路と
を備え、
前記複数のアクセス回路はそれぞれ、対応する前記MAT内の同じ数のメモリセルに対して同時にアクセスし、
前記同時にアクセスされる複数のメモリセルにより1つのグループが構成され、
所定の前記グループに含まれる前記複数のメモリセルと前記所定のグループと論理的に隣接するアドレスを有する他の前記グループに含まれる前記複数のメモリセルを有し、
前記所定のグループに含まれる複数のメモリセルと前記他のグループに含まれる複数のメモリセルとは、所定の方向に前記メモリセル1つ分以上隔てて配置されている
ことを特徴とする不揮発性半導体記憶装置。
A plurality of MATs (unit cell arrays) arranged in a matrix, and each of the plurality of MATs separately includes a plurality of first wirings, a plurality of second wirings intersecting with the plurality of first wirings; A cell array having a memory cell composed of a series circuit of a variable resistance element and a non-ohmic element which are electrically rewritable and which store resistance values in a nonvolatile manner as data connected at both intersections of the first and second wirings When,
A plurality of access circuits connected to each of the plurality of MATs;
Each of the plurality of access circuits simultaneously accesses the same number of memory cells in the corresponding MAT ;
A group is formed by the plurality of memory cells accessed simultaneously,
A plurality of memory cells included in another group having addresses logically adjacent to the plurality of memory cells included in the predetermined group;
A plurality of memory cells included in the predetermined group and a plurality of memory cells included in the other group are arranged in a predetermined direction and spaced apart by one or more memory cells . Semiconductor memory device.
マトリクス配列された複数のMAT(単位セルアレイ)を有し、前記複数のMATそれぞれが別個に複数の第1の配線、これら複数の第1の配線と交差する複数の第2の配線、並びに前記第1及び第2の配線の交差部で両配線間に接続された電気的書き換えが可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子及び非オーミック素子の直列回路からなるメモリセルを有する、セルアレイと、A plurality of MATs (unit cell arrays) arranged in a matrix, and each of the plurality of MATs separately includes a plurality of first wirings, a plurality of second wirings intersecting with the plurality of first wirings; A cell array having a memory cell composed of a series circuit of a variable resistance element and a non-ohmic element which are electrically rewritable and which store resistance values in a nonvolatile manner as data connected at both intersections of the first and second wirings When,
前記複数のMATそれぞれに接続された複数のアクセス回路とA plurality of access circuits connected to each of the plurality of MATs;
を備え、With
前記複数のアクセス回路はそれぞれ、対応する前記MAT内の同じ数のメモリセルに対して同時にアクセスし、Each of the plurality of access circuits simultaneously accesses the same number of memory cells in the corresponding MAT;
前記同時にアクセスされる複数のメモリセルにより1つのグループが構成され、A group is formed by the plurality of memory cells accessed simultaneously,
所定の前記グループに含まれる前記複数のメモリセルと前記所定のグループと論理的に隣接するアドレスを有する他の前記グループに含まれる前記複数のメモリセルを有し、A plurality of memory cells included in another group having addresses logically adjacent to the plurality of memory cells included in the predetermined group;
各前記グループの各前記メモリセルは、互いに異なる前記MATに含まれ、且つ、所定の方向に前記MAT1つ分以上隔てて配置されているEach of the memory cells in each of the groups is included in the different MATs and is spaced apart by one or more MATs in a predetermined direction.
ことを特徴とする不揮発性半導体記憶装置。A non-volatile semiconductor memory device.
グローバルワード線及びローカルアドレス線を更に備え、
前記複数のアクセス回路はそれぞれ、前記グローバルワード線及び前記ローカルアドレス線に接続されたロウ制御回路を有し、
前記複数のアクセス回路は、前記複数のMATを同時に選択する
ことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。
A global word line and a local address line;
Each of the plurality of access circuits includes a row control circuit connected to the global word line and the local address line;
Wherein the plurality of access circuits, the nonvolatile semiconductor memory device according to claim 1, wherein selecting said plurality of MAT simultaneously.
バッファを更に備え、
nビット(nは、2以上の整数)のデータが入力された場合、当該nビットのデータは、前記バッファを介してn個の前記アクセス回路に1ビットずつ転送される
ことを特徴とする請求項1〜のいずれか1項記載の不揮発性半導体記憶装置。
A buffer;
When n-bit (n is an integer of 2 or more) data is input, the n-bit data is transferred bit by bit to the n access circuits via the buffer. Item 4. The nonvolatile semiconductor memory device according to any one of Items 1 to 3 .
前記n個のアクセス回路はそれぞれ、対応する前記MATの1個のメモリセルに対してアクセスする
ことを特徴とする請求項記載の不揮発性半導体記憶装置。
The nonvolatile semiconductor memory device according to claim 4, wherein each of the n access circuits accesses one memory cell of the corresponding MAT.
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