JP5335374B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関し、特に、表示装置に用いられるスイッチ回路の改良に関するものである。

一般に、アクティブマトリクス型表示装置は、主に外部からの信号を入力する外部端子部と、基板上に複数の画素がマトリクス上に配置された表示領域とから構成されている。また、表示領域の周辺に配置されたデータ信号や制御信号を各画素に設けられた画素回路に供給する周辺回路によって構成されている。特に、データ信号を供給する周辺回路としては、制御信号によって制御される複数のスイッチ回路を有する構成が特許文献１に記載されている。
特開平０７−２９４８７０号公報

近年、表示パネルは軽量化やコンパクト化の要求により、狭額縁化が求められている。中でも、表示パネルを携帯電話機やコンパクトカメラ等への製品に搭載する場合、パネルの長手辺の狭額縁化が要求されている。更に、表示パネルの高精細化による表示品質の向上が要求されている。

そこで、特許文献１に記載のスイッチ回路は、表示パネルの高精細化を実現すべく微細ピッチに対応した複数のスイッチ回路を配置するレイアウトを実現している。具体的には、複数のスイッチをスイッチ毎にパネルの短手方向にずらして配置することによって微細ピッチに対応させている。しかしながら、微細ピッチに対応できる一方で、複数のスイッチ回路をスイッチ回路毎にパネルの短手方向に順にずらした分、パネルの長手辺の額縁を増大させてしまう問題があった。

本発明の目的は、高精細化による表示品質の向上と、配線や回路を効率よく配置して額縁サイズを低減することが可能な表示装置を提供することにある。

本発明は、基板上に、複数の画素回路がマトリクス状に配置された表示領域と、制御信号によって導通及び非導通が制御され、前記画素回路に映像信号を供給する複数のスイッチ回路とを有する表示装置であって、前記複数のスイッチ回路は、互いに隣接して第１の方向に配置された薄膜トランジスタによって形成され、前記薄膜トランジスタは、前記映像信号が供給される前記薄膜トランジスタのソース電極と、前記スイッチ回路を介して当該映像信号を前記画素回路に供給するデータ信号線に接続されたドレイン電極と、前記制御信号が供給されるゲート電極とが、前記第１の方向とは異なる第２の方向に延在して配置され、前記薄膜トランジスタのソース電極とドレイン電極の２つの電極が、前記薄膜トランジスタの活性層にコンタクトホールによって接続され、前記ソース電極と前記ドレイン電極の少なくとも一方は、前記コンタクトホールが形成された領域の前記第１の方向における幅が、前記コンタクトホールが形成されていない領域の前記第１の方向における幅より大きく形成されており、隣接する２つのスイッチ回路の前記異なる幅を有して形成されたソース電極またはドレイン電極が、互いの幅が大きく形成された部分と幅が小さく形成された部分とを向い合せ、かつ幅が大きく形成された部分が前記第２の方向から見て重なるように配置されていることを特徴とする。

本発明によれば、隣接するスイッチ回路に属する薄膜トランジスタの互いに向き合うソース電極又はドレイン電極は、コンタクトホールが形成された領域の幅が、形成されていない領域の幅より大きく形成される。隣接する２つのスイッチ回路のソース電極またはドレイン電極が、コンタクトホールを互いに重ならない位置に配置し、互いの幅が大きく形成された部分と幅が小さく形成された部分とを向い合せる。さらに、幅が大きく形成された部分が前記第２の方向から見て重なるようにする。これによってスイッチ回路のピッチを小さくすることができ、表示装置の高精細化に対応できると共に、配線や回路を効率よく配置して額縁サイズを低減することが可能となる。

次に、本発明に係る表示装置の実施形態について図面を参照して詳細に説明をする。

（第１の実施形態）
図４は本発明に係るアクティブマトリクス型有機ＥＬ表示装置を示すブロック図である。図中１は基板上に形成された表示領域である。表示領域１には有機ＥＬ素子を含む複数の画素回路１００がマトリクス状に配置されている。走査信号線駆動回路２は基板上に表示領域１の短辺に沿って配置され、画素回路１００に走査信号線Ｐ１、Ｐ２、・・・を介して走査信号を供給する。

表示領域１の長辺に沿って、制御信号線１０と映像信号線１１−１３が配置されている。有機ＥＬ素子（不図示）、画素回路１００、走査信号線Ｐ１，Ｐ２，・・・、制御信号線１０、映像信号線１１−１３、走査信号線駆動回路２は、1つの基板の上に形成されている。表示パネルとは、基板だけではなく、基板上に配置された配線、回路、素子を含むものをいう。

映像信号線１１−１３は、外部から入力された映像信号Ｖ１をスイッチ回路３に供給する。ＳＷ１、ＳＷ２、ＳＷ３は、表示パネルの長手方向に沿って配置された個々のスイッチ回路であり、制御信号線からの制御信号Ｖ０によって導通及び非導通が制御される。スイッチ回路ＳＷ１，ＳＷ２，・・・は互いに隣接してＸ方向（第１の方向）に配置されている。

外部からの入力信号Ｖ１は映像信号線に入力され、スイッチ回路の出力がデータ信号線（Ｄ１、Ｄ２、Ｄ３）に接続されている。

なお、図４では外部から入力された制御信号Ｖ０や映像信号Ｖ１をスイッチ回路ＳＷに入力する例を示したが、本発明はこれに限定されるものではない。例えば、同一の基板上に取り付けられたＣＯＧ（チップオングラス）の制御ＩＣから、制御信号Ｖ０や映像信号Ｖ１を発してスイッチ回路３に入力してもよい。Ｖ０、Ｖ１の信号線の本数は適宜変更できる。

図５は画素回路１００を構成する電圧プログラミング型画素回路を示す。制御信号線Ｐ１１、Ｐ１２、Ｐ１３には走査信号線駆動回路２から制御信号が入力され、スイッチ回路に接続されたデータ信号線Ｄ１から画素回路に電圧データが入力される。図４では図５の制御信号線Ｐ１１、Ｐ１２、Ｐ１３を１つの制御信号線Ｐ１として示す。画素回路１００は図５の回路に限定されるものではなく、その他の画素回路も使用することができる。

有機ＥＬ素子ＥＬの陽極は電源線Ｖccと電流駆動薄膜トランジスタＭ２を介して接続されたスイッチング薄膜トランジスタＭ４に接続され、接地電位ＣＧＮＤに接続された陰極は全画素に共通に接続されている。陰極は光取り出し面とするため、透明導電膜（例えば、ＩＴＯやＩＺＯ等）によって形成されている。

次に、本実施形態に係るスイッチ回路について説明する。図１はＸ方向に並んだ３つのスイッチ回路ＳＷ１−３のレイアウト図である。図４、図５と同一部分には同一符号を付している。

図中ＣＨ１，ＣＨ２，ＣＨＤ１−３，ＣＨＳ１−３はコンタクトホールを示す。更に、スイッチ回路の配列方向をＸ方向（第の１方向）、それに直交する方向をＹ方向（第２の方向）とする。１つのスイッチ回路ＳＷは、ポリシリコン膜で形成された１個の薄膜トランジスタによって構成されている。薄膜トランジスタはゲート電極２４、ソース電極２５、ドレイン電極２６を有し、ゲート電極２４の下にチャネル領域がある。

ゲート電極２４、ソース電極２５、ドレイン電極２６は、いずれもＹ方向に長く伸びた形状をしている。これは、映像信号の立ち上がり、立下りを速くするために、過渡的に大きな電流をこのスイッチ回路に流す必要があり、それに応じた十分なチャネル幅をとるためである。また、スイッチ回路はデータ信号線の１本１本に対応しているので、Ｘ方向の画素ピッチと同じ幅で配列させる必要があり、Ｘ方向の寸法が決まっている。そのため、チャネル回路の薄膜トランジスタはＹ方向に長く延在した形状になっている。

図３に薄膜トランジスタの断面図を示す。基板２０上に形成された半導体の活性層２１の上に、ゲート絶縁膜２２を介してゲート電極２４が形成されている。ゲート電極２４上に層間絶縁膜２３が形成され、層間絶縁膜２３上にソース電極２５及びドレイン電極２６が形成されている。ソース電極２５及びドレイン電極２６は、それぞれ、ゲート絶縁膜２２及び層間絶縁膜２３を貫通して形成されたコンタクトホールＣＨＳ，ＣＨＤを通じて活性層２１のソース領域２１ａ及びドレイン領域２１ｂと接続されている。

制御信号線１０に入力される制御信号は、コンタクトホールＣＨ１から接続配線Ｇ０を介して複数の薄膜トランジスタのゲート電極２４に共通に供給される。

映像信号線１１、１２、１３は、それぞれ、コンタクトホールＣＨ１、接続配線Ｓ１、Ｓ２、Ｓ３を介して各薄膜トランジスタのソース電極２５に接続されている。データ信号線Ｄ１、Ｄ２、Ｄ３は、それぞれ薄膜トランジスタのドレイン電極２６に接続されている。データ信号線Ｄ１−３は画素回路１００をＹ方向につないでおり、スイッチ回路を介して映像信号をこれらの画素回路に供給する。

薄膜トランジスタは低温形成されたポリシリコン、微結晶シリコン、あるいはアモルファスシリコンで作製される。

図１によってスイッチ回路ＳＷ１−３の薄膜トランジスタの配置を説明する。スイッチ回路ＳＷ２を例に採ると、映像信号線１２はコンタクトホールＣＨ１を介して接続配線Ｓ２に接続され、接続配線Ｓ２からコンタトクトホールＣＨ２を介してＹ方向（第２の方向）に延在して配置されたソース電極２５に接続されている。

つまり、スイッチ回路ＳＷを介して画素回路１００に映像信号Ｖ１を供給するソース電極２５が、Ｘ方向（第１の方向）とは異なるＹ方向（第２の方向）に延在して配置されている。このソース電極２５にコンタクトホールＣＨＳ１−ＣＨＳ３が３個Ｙ方向に並んで形成されている。ソース電極２５はＣＨＳ１−ＣＨＳ３によって薄膜トランジスタのソース領域２１ａに接続されている。

一方、この延在して配置されたソース電極２５に対して、ゲート電極２４を間にしてドレイン電極２６がやはりＹ方向に延在して配置されている。ドレイン電極２６にもコンタクトホールＣＨＤ１−ＣＨＤ３がＹ方向に３個形成されている。ドレイン電極２６はＣＨＤ１−ＣＨＤ３によって薄膜トランジスタのドレイン領域２１ｂに接続されている。

ポリシリコンからなる薄膜トランジスタの活性層２１は、ソース領域２１ａ、ドレイン領域２１ｂとその間のチャネル領域からなる。活性層２１は、図１の破線で示されるエリア、すなわち、ゲート電極２４の下から両側のソース電極２５とドレイン電極２６の下に広がって形成されている。活性層２１の左右の端は、ソース電極２５およびドレイン電極２６の外側の縁と一致してパタンニングされており、隣接する薄膜トランジスタの活性層２１とは分離されている。

このようにして、映像信号線１１、１２、・・・とデータ信号線Ｄ１，Ｄ２，・・・との間に薄膜トランジスタで構成されたスイッチ回路３が配置されている。

図３の左側のコンタクトホールＣＨＳは、図１のソース電極２５に形成されたコンタクトホールＣＨＳ１−３に対応し、図３の右側のコンタクトホールＣＨＤは、図１のドレイン電極２６に形成されたコンタクトホールＣＨＤ１−３に対応する。

Ｙ方向に長く延びたソース電極２５とドレイン電極２６は、Ｘ方向の幅が広いところと狭いところを持っている。コンタクトホールＣＨＳ１−３やＣＨＤ１−３が形成された領域の幅Ａは、コンタクトホールが形成されていない領域の幅Ｂよりも大きく形成されている。

コンタクトホールは、そこを流れる電流の抵抗を小さくするために、決まった大きさが必要である。したがって、ソース電極、ドレイン電極の幅は、基本的にコンタクトホールの大きさによって決められる幅より小さくすることはできない。しかし、コンタクトホールが形成されていない領域では、その電極に電流が流れたときの電圧降下が問題にならない範囲で、その幅を細くすることができる。図１のソース電極とドレイン電極の幅はこの指針で決定されたものである。

ソース電極とドレイン電極をＹ方向に沿って異なる幅で形成するにあたっては、チャネル長を均一にするために、ゲート電極２４に近いほうの縁は直線にして、ゲート電極と反対側の縁に凹凸を設けて幅を変化させる。したがって、隣のスイッチ回路に向き合うほうの電極縁が凹凸を持っていることになる。

ここで、図１の隣り合う２つのスイッチ回路の互いに向かい合う２つの電極に着目する。隣接するスイッチ回路に属する２つの薄膜トランジスタは、互いに向かい合うソース電極２５とドレイン電極２６に形成されたコンタクトホールＣＨＳ１−３とＣＨＤ１−３とがＹ方向（第２の方向）に沿って互いに異なる位置に配置されている。即ち、図１に示すように延在して配置されたソース電極２５のコンタクトホールＣＨＳ１−３と、ドレイン電極２６のコンタクトホールＣＨＤ１−３はＹ方向に交互に配置されている。

更に、延在して配置されたソース電極２５及びドレイン電極２６のコンタクトホールＣＨＳ，ＣＨＤが形成された領域は、Ｙ方向からみて互いに重なるように、すなわち向き合う相手の電極のコンタクトホールが形成されていない領域に入りこんでいる。すなわち、互いに向き合う隣接スイッチ回路のソース電極及びドレイン電極のコンタクトホールは千鳥状に配置される。

このような構成によって、２つの向かい合う電極が占める幅は、Ａ＋Ｂで決まり、２つのゲート電極の間隔で言い表して図１のＬ１となる。この結果、Ｘ方向に配列するスイッチ回路のピッチを狭くすることができる。言い換えれば、表示パネルの高精細化に対応してスイッチ回路を微細ピッチで配置することが可能となる。

図７は比較のために示したスイッチ回路のレイアウトである。ソース電極２５とドレイン電極２６を、コンタクトホールで決まる一様な幅Ａで形成したために、合計２Ａの幅がゲート電極の間隔として必要となる。この結果、ゲート間隔Ｌ０は、図１の場合のＬ１より広くなる。

（第２の実施形態）
図２は本発明の第２の実施形態に係るスイッチ回路ＳＷ１−３のレイアウトを示す図である。図１と同一部分には同一符号を付している。スイッチ回路ＳＷ１−３は応答性や動作周波数を向上させるために駆動能力を十分に大きくする必要がある。そのためには、スイッチ回路を構成する薄膜トランジスタのチャネル幅を大きくする必要がある。図２はそのような場合に対応した薄膜トランジスタの例である。

第１の実施形態と異なるのは、延在して配置されたソース電極２５に対して両側にゲート電極２４を配置し、更に両外側にドレイン電極２６を配置している点である。図２の構成では、延在して配置されたソース電極２５と左側のドレイン電極２６との間および右側のドレイン電極２６との間に薄膜トランジスタのチャネルが形成されている。

薄膜トランジスタの活性層２１は、図２の破線で示されるエリア、すなわち、ソース電極の下から両側のゲート電極の下に広がり、さらにその外側のドレイン電極の下にまで延びている。活性層の両端は、ドレイン電極の外側の縁と一致してパタンニングされており、隣接する薄膜トランジスタの活性層とは分離されている。

ドレイン電極２６は、ゲート電極２４の外側に配置されるので、隣接するスイッチ回路のドレイン電極２６と向き合っている。

薄膜トランジスタの互いに向かい合うドレイン電極２６は、コンタクトホールＣＨＤの形成された領域の幅Ａを、形成されない領域の幅Ｂより大きくする。これに対してソース電極２５は、コンタクトホールＣＨＳの寸法で決まる一定の幅Ａで形成されている。

同じ薄膜トランジスタの左右２つののドレイン電極２６は、コンタクトホールＣＨＤがＹ方向（第２の方向）で互いに異なる位置に配置されている。また、ドレイン電極２６は、コンタクトホールＣＨＤが形成された領域のＸ方向における電極幅Ａに対して、コンタクトホールが形成されていない領域のＸ方向における電極幅Ｂが小さく形成されている。

ドレイン電極２６をＹ方向に沿って異なる幅で形成するにあたっては、チャネル長を均一にするために、ゲート電極２４に近いほうの縁は直線にして、ゲート電極と反対側の縁に凹凸を設けて幅を変化させる。したがって、ドレイン電極２６は、隣のスイッチ回路に向き合う側の縁が凹凸を持っていることになる。

隣接するスイッチ回路は、ドレイン電極同士が向き合って配置される。ドレイン電極２６の幅の広い（Ａ）部分は、向かいのドレイン電極２６の幅の狭い部分（Ｂ）に相対しており、また、幅の広い部分がＹ方向に沿って重なるように配置されている。

この結果、第１の実施形態と同様に、隣接スイッチ回路の２つのドレイン電極の幅は合計でＡ＋Ｂとなり、ゲート電極間隔もＬ１になって、図７のＬ０より小さくすることができる。

本実施形態では、Ｘ方向（第１の方向）に薄膜トランジスタのサイズを大きくすることなく、駆動能力の大きな薄膜トランジスタを形成することができる。つまり、スイッチ回路の応答性や動作周波数を向上させることによって表示品質を向上させ、表示パネルの高精細化に対応したスイッチ回路の微細ピッチ配置を実現することが可能となる。

なお、以上の実施形態では、一部のスイッチ回路に対して説明したが、表示パネル全体に対して適用可能である。更に、アクティブマトリクス型有機ＥＬ表示装置を例に挙げて説明したが、本発明はそれに限ることはない。例えば、無機ＥＬ表示装置、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）やＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等の電流駆動型表示装置や液晶表示装置等のアクティブマトリクス型表示装置に適用可能である。

（第３の実施形態）
図６は本発明に係る表示装置を用いたデジタルスチルカメラシステムの一例を示すブロック図である。図中３１はデジタルスチルカメラシステム、３２は撮影部、３３は映像信号処理回路、３４は表示パネルである。表示パネル３４には上述のような本発明に係る表示装置を用いている。また、３５はメモリ、３６はＣＰＵ、３７は操作部を示す。撮像部３２で撮影した映像又はメモリ３５に記録された映像は、映像信号処理回路３３で信号処理され、表示パネル３４で見ることができる。ＣＰＵ３６は操作部３７からの入力によって撮影部３２、メモリ３５、映像信号処理回路３３等を制御して、状況に適した撮影、記録、再生、表示を行う。また、表示パネル３４はこの他にも各種電子機器の表示部として利用できる。

本発明は、各種情報表示装置、例えば、携帯電話機、携帯コンピュータ、図６に示すデジタルスチルカメラもしくはビデオカメラ等に使用することができる。もしくは、それらの機能の複数を有する装置に使用することができる。

本発明に係る表示装置のスイッチ回路のレイアウト図である。 本発明に係るスイッチ回路の他の例を示すレイアウト図である。 本発明に係る薄膜トランジスタの断面構造図である。 本発明に係る表示装置の全体構成を示すブロック図である。 本発明に係る画素回路の一例を示す回路図である。 本発明に係る表示装置を用いたデジタルスチルカメラシステムの一実施形態を示すブロック図である。 比較例のスイッチ回路のレイアウト図である。

符号の説明

１ 表示領域
２ 走査線駆動回路
３ スイッチ回路
１０ 制御信号線
１１〜１３ 映像信号線
２０ 基板
２１ 活性層
２２ ゲート絶縁膜
２３ 層間絶縁膜
２４ ゲート電極
２５ ソース電極
２６ ドレイン電極
３１ デジタルスチルカメラシステム
３２ 撮影部
３３ 映像信号処理回路
３４ 表示パネル
３５ メモリ
３６ ＣＰＵ
３７ 操作部
１００ 画素回路
Ｖ０ 制御信号線
Ｖ１ 映像信号線
Ｍ１、Ｍ２、Ｍ３、Ｍ４ トランジスタ
Ｃ１、Ｃ２ 容量
Ｄ１〜Ｄ３ データ信号線
Ｐ１１、Ｐ１２、Ｐ１３ 制御線
ＥＬ 有機ＥＬ素子
ＣＨＳ、ＣＨＤ、ＣＨ１、ＣＨ２ コンタクトホール
Ｓ１、Ｓ２、Ｓ３ 接続配線

Claims (2)

1. 基板上に、複数の画素回路がマトリクス状に配置された表示領域と、制御信号によって導通及び非導通が制御され、前記画素回路に映像信号を供給する複数のスイッチ回路とを有する表示装置であって、
   前記複数のスイッチ回路は、互いに隣接して第１の方向に配置された薄膜トランジスタによって形成され、
   前記薄膜トランジスタは、前記映像信号が供給される前記薄膜トランジスタのソース電極と、前記スイッチ回路を介して当該映像信号を前記画素回路に供給するデータ信号線に接続されたドレイン電極と、前記制御信号が供給されるゲート電極とが前記第１の方向とは異なる第２の方向に延在して配置され、
   前記薄膜トランジスタのソース電極とドレイン電極の２つの電極が、前記薄膜トランジスタの活性層にコンタクトホールによって接続され、
   前記ソース電極と前記ドレイン電極の少なくとも一方は、前記コンタクトホールが形成された領域の前記第１の方向における幅が、前記コンタクトホールが形成されていない領域の前記第１の方向における幅より大きく形成されており、
   隣接する２つのスイッチ回路の前記異なる幅を有して形成されたソース電極またはドレイン電極が、互いの幅が大きく形成された部分と幅が小さく形成された部分とを向い合せ、かつ幅が大きく形成された部分が前記第２の方向から見て重なるように配置されていることを特徴とする表示装置。
2. 前記薄膜トランジスタの活性層は、ポリシリコンによって形成されていることを特徴とする請求項１に記載の表示装置。

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