JP5327883B2 - ゲート回路およびレーザ駆動回路 - Google Patents

Description

本発明は、光通信に用いられるバーストデータ信号等の通過／遮断を制御信号の論理に応じて制御するゲート回路、およびそのゲート回路を備えたレーザ駆動回路に関する。

バースト送信器のように、バーストデータの伝送を制御信号によってＯＮ／ＯＦＦする場合、バーストデータ信号が入力され続けても、その伝送を遮断する所謂ゲート回路を用いるのが一般的である。ゲート論理回路は、複数の入力論理に対して１つの論理を出力する回路の総称であるが、バースト制御の場合、ＡＮＤ論理を用いる場合が多い。すなわち、ゲート回路は、制御信号がＨｉｇｈである場合、データ信号の論理レベルはそのまま出力端子に現れるが、制御信号がＬｏｗである場合は、データ信号の論理レベルがＨｉｇｈでもＬｏｗでも、データ信号と制御信号のＬｏｗレベルとの論理積によって出力論理レベルがＬｏｗレベルに固定されるのである。

このようなゲート回路は、図９に示したように、例えば、バースト型レーザ駆動回路にしばしば用いられる。このレーザ駆動回路は、アノード側端子ＬＤＡおよびカソード側端子ＬＤＫに高周波カット用のインダクタＬ１，Ｌ２が接続されたレーザ素子ＬＤ、差動のバーストデータ信号ＤＡＴＡを入力してレーザ素子ＬＤにそのバーストデータＤＡＴＡに応じた変調信号を出力する変調回路１０、レーザ素子ＬＤにバイアス電流を供給するバイアス回路２０、レーザ素子ＬＤの出力光をモニタして、変調回路１０に制御電圧ＶＣＳＭを供給するとともにバイアス回路２０に制御電圧ＶＣＳＢを供給するＡＰＣ（Automatic Power Control）回路３０からなる。変調回路１０、バイアス回路２０、およびＡＰＣ回路３０には、前記した制御信号として送信イネーブル信号ＴＸ＿ＥＮが入力している。この送信イネーブル信号ＴＸ＿ＥＮは、Ｈｉｇｈはイネーブル（バーストＯＮ：レーザ発光）を、Ｌｏｗは非イネーブル（バーストＯＦＦ：レーザ消光）を示す。

変調回路１０は、入力するバーストデータ信号ＤＡＴＡを送信イネーブル信号ＴＸ＿ＥＮのＨｉｇｈ／Ｌｏｗに応じてゲーティングするゲート回路１１、増幅用のｎ段のプリドライブ回路１２１〜１２ｎ、およびドライブ回路として機能する出力バッファ回路１３から構成される。ゲート回路１１、プリドライブ回路１２１〜１２ｎ、および出力バッファ回路１３は、それぞれ電流源回路Ｉ１１，Ｉ１２１〜１２ｎ，Ｉ１３を備え、そのうちの電流源回路Ｉ１２１〜１２ｎ，Ｉ１３の各々がＡＰＣ回路３０から出力する制御電圧ＶＣＳＭによって、レーザ素子ＬＤの消光比が一定となるように制御される。バイアス回路２０の電流源回路（図示せず）も、ＡＰＣ回路３０から出力する制御電圧ＶＣＳＢによって、レーザ素子ＬＤの出力光パワーが一定となるように、制御される。

データ信号は、ゲート回路１１を介してｎ段のプリドライブ回路１２１〜１２ｎに伝送される。ゲート回路１１は送信イネーブル信号ＴＸ＿ＥＮを受信することによってデータ信号通過モードとＬｏｗレベル固定モード（データ信号遮断モード）の一方に切り替わる。バーストＯＦＦ時、一般的には送信イネーブル信号ＴＸ＿ＥＮがＬｏｗのとき、ゲート回路１１自身の出力レベルをＬｏｗに固定することで、出力バッファ回路１３の出力レベルをＬｏｗレベルに固定する。

図１０に出力バッファ回路１３の構成を示す。この出力バッファ回路１３は、トランジスタＱ１〜Ｑ３、抵抗Ｒ１〜Ｒ５からなり、トランジスタＱ１，Ｑ２のベースに差動のレーザ駆動信号（バーストデータ信号ＤＡＴＡに応じた信号）ＩＳＰＢ，ＩＳＰＮが入力し、トランジスタＱ３のベースに制御電圧ＶＣＳＭが入力する。

このように、出力バッファ回路１３が差動回路構成でかつレーザ素子ＬＤが直流接続される場合は、レーザ駆動信号ＩＳＰＢをＬｏｗ、入力端子ＩＳＮＢをＨｉｇｈにし、レーザ素子ＬＤのカソード端子ＬＤＫの電位とアノード端子ＬＤＡの電位をＶＬＤＫ＞ＶＬＤＡとなるように固定することで、レーザ素子ＬＤの発振を停止せしめるとともに、レーザ素子ＬＤ用のＶＤＤＬＤ電源からレーザ素子ＬＤを介してレーザ駆動回路１０に電流が流れ込むことを防ぐのである。これに加え、バイアス回路２０を制御して、レーザ素子ＬＤにバイアス電流が流れないようにすることとあいまって、レーザ素子ＬＤを消光することができる。

このような機能を提供するゲート回路１１は、電流加算回路の応用によって実現できると考えられる。図１１に典型的な電流加算回路１１Ａの詳細を示す（例えば、特許文献１参照）。１１１、１１２は第１、第２のバッファ回路（もしくは増幅回路）、１１３はエミッタフォロア回路である。第１のバッファ回路１１１は、トランジスタＱ４〜Ｑ６，抵抗Ｒ６〜Ｒ８，負荷抵抗ＲＬ０１，ＲＬ０２から構成され、第２のバッファ回路１１２はトランジスタＱ７〜Ｑ８，抵抗Ｒ９〜Ｒ１１，負荷抵抗ＲＬ０１，ＲＬ０２から構成される。エミッタフォロア回路１１３はトランジスタＱ１０〜Ｑ１３、抵抗Ｒ１２，Ｒ１３から構成される。第１、第２のバッファ回路１１１，１１２は、負荷抵抗ＲＬ０１，ＲＬ０２を共有して並列接続される。これら２つのバッファ回路１１１，１１２のうち、第１のバッファ回路１１２の入力側に、第２のバッファ回路１１２の出力側がＬｏｗになるようなＤＣレベル信号を入力しておき、データ通過モードでは第１のバッファ回路１１１の動作電流をＯＮにして第２のバッファ回路１１２の動作電流をＯＦＦに、Ｌｏｗ固定モードでは第１のバッファ回路１１１の動作電流をＯＦＦして第２のバッファ回路１１２の動作電流をＯＮになるように制御すればよい。

特開２０００−２６１２５７号公報

図１１で説明した電流加算回路１１Ａを利用した従来のゲート回路では、重要な制約があることが、その動作原理から明らかである。すなわち、負荷抵抗を共有する必要があるので、図１１におけるバッファ回路１１１に流れる電流とバッファ回路１１２に流れる電流は同じである必要がある。なぜならば、差動バッファ回路の出力振幅は、負荷抵抗の値と負荷抵抗に流れる電流量によって決定されるからである。図１１で具体的に示せば、少なくとも電流制御用の抵抗Ｒ８とＲ１１は同じ値であり、電流制御トランジスタＱ６とＱ９のベース電圧は同じとなる必要がある。結果的に、第１および第２のバッファ回路１１１，１１２は同じサイズの素子で構成することが望ましくなる。

このような制約がなければ、電位を固定するだけで、高周波動作を必要としない第２のバッファ回路１１２は、そのサイズ、すなわち電流量を小さくできることが望ましい。第２のバッファ回路１１２を小型化できるメリットは、バッファ回路の出力容量負荷が小さくなることと、消費電力の低減である。

したがって、従来技術では、ゲート回路１１はレーザ駆動回路の変調回路１０の入力端に配置することが望ましかった。駆動能力が小さくても良い初段バッファであれば、上記の制約はさほど問題にならない。しかし理想的には出力バッファ回路１３の直前にゲート回路１１が配置されることが望ましいのである。なぜなら、図９のような従来構成では、送信イネーブル信号ＴＸ＿ＥＮがＯＦＦ状態のときに、プリドライブ回路１２１〜１２ｎの電流を遮断して省電力化を図ろうとすると、ゲート回路１１の出力論理レベルが出力バッファ回路１３に伝達されないため、出力バッファ回路１３の電流を完全に遮断しない限り、レーザ素子ＬＤの消光を確実化することができないからである。ゲート回路１１を出力バッファ回路１３の直前に配置できれば、消光時にプリドライブ回路１２１〜１２ｎの電流を遮断できるだけでなく、出力バッファ回路１３の電流を曖昧に遮断しても、レーザ素子ＬＤの発光を防止することができる。

しかし、出力バッファ回路１３の直前にゲート回路１１を配置するということは、ゲート回路１１自身が相応の駆動能力を具備する必要があることに他ならない。バッファ回路１３の駆動能力は、基本的に電流量で決まるため、従来技術では、図１１のように、大きなバッファ回路を２つ並べることになり、極めて非効率である。

本発明は以上の点に鑑みたもので、その目的は、高い駆動能力と高速動作能力を備えつつ、出力レベル固定時には低消費電力化できるゲート回路およびそのゲート回路を備えたレーザ駆動回路を実現することである。

上記目的を達成するために、請求項１にかかる発明のゲート回路は、制御信号の論理に応じてバーストデータ信号等の信号を通過／遮断するゲート回路において、第１の電源端子に接続された第１の負荷抵抗と、第１の電流源回路とを有し、前段回路の出力信号を入力する第１のバッファ回路と、該第１のバッファ回路の出力側に接続された第２の負荷抵抗と、第２の電流源回路とを有し、前記第１の負荷抵抗と前記第２の負荷抵抗の和が合成負荷抵抗となり、該合成負荷抵抗から出力信号が取り出される第２のバッファ回路とを備え、前記第１および第２の電流源回路は、前記制御信号の論理レベルによって一方が動作ＯＮのとき他方が動作ＯＦＦとなり、前記第１の電流源回路が動作ＯＮのとき前記第１のバッファ回路の出力信号を出力し、前記第２の電流源回路が動作ＯＮのとき予め決められた論理レベルに固定された出力信号を出力することを特徴とする。
請求項２にかかる発明は、請求項１に記載のゲート回路において、前記第２の負荷抵抗の値を前記第１の負荷抵抗の値よりも大きく設定するとともに、前記第１の電流源回路の電流の値を前記第２の電流源回路の電流の値よりも大きく設定したことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載のゲート回路において、前記第２の負荷抵抗と並列にコンデンサを接続したことを特徴とする。
請求項４にかかる発明は、請求項１、２又は３に記載のゲート回路において、前記第２のバッファ回路の入力信号として固定電圧を印加したことを特徴とする。
請求項５にかかる発明は、請求項１、２、３又は４に記載のゲート回路において、前記第１および第２の電流源回路は、それぞれ、第２の電源端子に直列接続された第１のトランジスタおよび第１の抵抗と、該第１のトランジスタの制御端子とバイアス電圧端子との間に接続された第２のトランジスタと、前記第１のトランジスタの制御端子と前記第２の電源端子との間に直列接続された前記第２のトランジスタと逆極性の第３のトランジスタおよび第２の抵抗とを備え、前記第１の電流源回路の前記第２および第３のトランジスタの制御端子と、前記第２の電流源回路の前記第２および第３のトランジスタの制御端子とに、前記制御信号が、論理レベルが互いに反転関係で印加されることを特徴とする。
請求項６にかかる発明は、請求項１、２、３、４又は５に記載のゲート回路において、前記第２のバッファ回路の出力側に、エミッタフォロア回路が接続されることを特徴とする。
請求項７にかかる発明のレーザ駆動回路は、請求項１、２、３、４、５又は６に記載のゲート回路の前段にバーストデータ信号を増幅するプリドライブ回路が接続され、後段にレーザ素子を駆動する出力バッファ回路が接続された変調回路を備え、且つ前記制御信号は送信イネーブル信号であることを特徴とする。
請求項８にかかる発明は、請求項７に記載のレーザ駆動回路において、前記送信イネーブル信号がバーストデータＯＦＦを示すとき、前記第１のバッファ回路が動作ＯＦＦとなり前記第２のバッファ回路が動作ＯＮとなって前記ゲート回路の出力信号がＬｏｗレベルに固定され、前記出力バッファ回路の出力がＬｏｗレベルに固定され、前記プリドライブ回路からのバーストデータ信号の出力の有無によらず、前記出力バッファ回路の出力信号がＬｏｗレベルに固定されることを特徴とする。

本発明のゲート回路によれば、バースト型レーザ駆動回路の省電力モード実現への寄与が顕著である。省電力モードとは、レーザ素子を消光している期間にレーザ駆動回路の電力消費を抑制する技術である。ＰＯＮシステムにおける究極の省電力モード技術とは、送信イネーブル信号に連動して、高速に電力消費量を増減できる技術である。しかし、大量の電流を必要とするレーザ駆動回路の回路電流を完全に遮断し、その後回復させる手法では、回復のために極めて長い遷移時間が必要となってしまう。

そこで、プリドライブ回路群や出力バッファ回路の電流遮断を完全ではなく、マイルドに遮断することにより、送信イネーブル信号によるレーザ駆動回路のバースト応答性を向上せしめることができる。しかし、従来技術において、回路電流を遮断せず、減少させるにとどめてしまうと、ゲート機能が出力バッファ回路に作用しなくなってしまうので、レーザ消光を確実にせしめることは困難となる。本発明はこのようなジレンマを根本的に解決できる技術である。バースト応答性を重視して省電力モードにおける回路電流を設計することも、省電力モード時の電力削減量を重視した設計とすることも自在となる。

本発明技術を用いれば、このようなバースト通信ごとの省電力化に必要な回路設計が容易となり、安全で効果の高い省電力化を実現できるのである。また、省電力モード機能を有しない、従来構造のレーザ駆動回路に適用しても、プリドライブ機能とゲート機能をコンパクトに１つのゲート回路にまとめることができるので、回路規模の削減と低電力化に寄与できる。

本発明のゲート回路は、レーザ駆動回路だけに限定されるものではない。ゲート機能が必要な駆動回路として、あるいはゲート機能が必要な中間バッファ回路として適用することが可能である。

本発明におけるゲート回路の基本構成を示すブロック図である。 本発明の第１の実施例のゲート回路の回路図である。 本発明の第１の実施例のゲート回路を適用したバースト型レーザ駆動回路のブロック図である。 図３のレーザ駆動回路について過渡解析シミュレーションを実施した特性図である。 図４における過渡解析シミュレーション結果から、レーザ電流のアイパタンについて従来構造と本発明とを比較した特性図である。 本発明の第２の実施例のゲート回路の回路図である。 回路シミュレーションによるレーザ電流のアイパタンについて、本発明の第１の実施例と第２の実施例とを比較した図である。 本発明のゲート回路を用いさらに省電力化構成を構築したレーザ駆動回路のブロック図である。 典型的なバースト型レーザ駆動回路のブロック図である。 典型的な出力バッファ回路の回路図である。 従来技術による電流加算回路の回路図である。

プリドライブ回路としても機能する本発明のゲート回路１４の基本構成を、図１を用いて説明する。このゲート回路１４は、第１のバッファ回路１４１と第２のバッファ１４２とエミッタフォロア回路１２３からなる。第１のバッファ回路１４１の出力側と電源端子ＶＣＣとの間には負荷抵抗ＲＬ１を接続し、また第１のバッファ回路１４１の出力側と第２のバッファ１４２の出力側との間には負荷抵抗ＲＬ２を挿入する。また、第１および第２のバッファ回路１４１，１４２はそれぞれ独立した電流源回路ＩＳ１，ＩＳ２を備えており、送信イネーブル信号ＴＸ＿ＥＮによって、第１のバッファ回路１４１の電流源回路ＩＳ１がＯＮであるときは第２のバッファ回路１４２の電流源回路ＩＳ２がＯＦＦとなるように、スイッチＳＷ１とＳＷ２によって制御される。第１のバッファ回路１４１の入力側には前段回路からのバーストデータ信号が入力され、第２のバッファ１４２の入力側には第２のバッファ回路１４２の出力レベルが固定されるようなバイアス電圧ＶＬが入力される。

スイッチＳＷ１がＯＮ、すなわち電流源回路ＩＳ１の電流が流れる状態で、スイッチＳＷ２がＯＦＦ、すなわち電流源回路ＩＳ２の電流が流れない状態である場合は、第１のバッファ回路１４１が動作ＯＮ状態となり、第１のバッファ回路１４１の負荷抵抗の値は負荷抵抗ＲＬ１の値となる。逆に、スイッチＳＷ１がＯＦＦでスイッチＳＷ２がＯＮとなる場合は、第２のバッファ回路１４２が動作ＯＮ状態となって第２のバッファ回路１４２の負荷抵抗の値は負荷抵抗ＲＬ１とＲＬ２の和となる。

第１および第２のバッファ回路１４１、１４２の出力の振幅は、負荷抵抗とバッファ回路電流の積で決まるから、負荷抵抗が大きくなる第２のバッファ回路１４２の電流源回路ＩＳ２の電流のほうが、第１のバッファ回路１４１の電流源回路ＩＳ１の電流より小さくしても、同じ振幅レベルを確保できる。もちろん、ＤＣレベルも第１のバッファ回路１４１と第２のバッファ回路１４２とで同じとなる。

例えば、負荷抵抗ＲＬ１，ＲＬ２の値をＲＬ１，ＲＬ２、電流源回路ＩＳ１，ＩＳ２の電流をＩＳ１，ＩＳ２とし、ＲＬ２／ＲＬ１＝３とすると、ＩＳ２／ＩＳ１＝１／４とすることができ、第２のバッファ回路１４２の回路規模と消費電流を大幅に削減することができることになる。これら第１および第２のバッファ回路１４１，１４２の出力をエミッタフォロア１４３でバッファすれば、第１および第２のバッファ回路１４１，１４２のインピーダンスが大きくできるので、負荷抵抗ＲＬ２の値を比較的大きくしても（ＲＬ２を流れる電流は小さいので）出力振幅が減少してしまうことは無い。

図９で説明した従来のレーザ駆動回路における出力バッファ回路１３の前段のプリドライブ回路１２ｎを本発明のゲート回路１４に置き換えることで、従来の入力段のゲート回路１１が不要となった分、かえって全体の回路規模を縮小して理想的な出力バッファ回路１３の前段のゲート回路配置が可能となるのである。

＜第１の実施例＞
図２を用いて、本発明のゲート回路の第１の実施例を説明する。本実施例のゲート回路１４は、図１１で説明した電流加算回路１１Ａを改良するものであるので、図１１と同じ要素には同じ符号をつけた。このゲート回路１４は、第１のバッファ回路１４１、第２のバッファ回路１４２、およびエミッタフォロア回路１４３から構成される。第１のバッファ回路１４１は、トランジスタＱ４〜Ｑ６、ＣＭＯＳトランジスタＭ１，Ｍ２、抵抗Ｒ６〜Ｒ８、Ｒ１４、負荷抵抗ＲＬ１，ＲＬ３で構成される。第２のバッファ回路１４２は、トランジスタＱ７〜Ｑ９，ＣＭＯＳトランジスタＭ３，Ｍ４、抵抗Ｒ９〜Ｒ１１、Ｒ１５〜Ｒ１９，負荷抵抗ＲＬ２，ＲＬ４で構成される。エミッタフォロア回路１４３は、トランジスタＱ１０〜Ｑ１３、抵抗Ｒ１２〜Ｒ１３で構成される。ＩＮＶ１，ＩＮＶ２はインバータである。

第１および第２のバッファ回路１４１，１４２の基本構成は典型的な差動増幅回路であり、負荷抵抗ＲＬ１とＲＬ２、ＲＬ３とＲＬ４が直列に接続される。第２のバッファ回路１４２の入力側は、抵抗１５〜Ｒ１８によって構成される抵抗分割回路によって生成された電圧Ｖ１，Ｖ２によって固定される。Ｖ２＞Ｖ１となるように抵抗分割回路を設計すれば、第２のバッファ回路１４２が動作ＯＮとなる場合には、差動出力端子ＯＵＴＰの電位がＬｏｗ固定される。

第１および第２のバッファ回路１４１，１４２の電流源回路には、それぞれＣＭＯＳトランジスタＭ１とＭ２、Ｍ３とＭ４で構成されるスイッチ回路が具備される。第１のバッファ回路１４１における動作を例に説明する。なお、送信イネーブルＴＸ＿ＥＮは、Ｈｉｇｈがデータ通過モード、Ｌｏｗが出力レベル固定モードとする。ＣＭＯＳ論理レベルの送信イネーブル信号ＴＸ＿ＥＮはインバータＩＮＶ１によって反転し、ＧＡＴＡＩＮＰとしてＣＭＯＳトランジスタＭ１，Ｍ２のゲート端子に入力される。

送信イネーブルＴＸ＿ＥＮがＨｉｇｈのとき、トランジスタＭ１がＯＮ、Ｍ２がＯＦＦとなるので、電流源のトランジスタＱ６のベース電圧には電流源制御電圧ＶＣＳが印加され、第１のバッファ回路１４１が動作ＯＮとなる。したがって、差動入力端子ＩＰＢ，ＩＮＢに入力されたデータ信号は第１のバッファ回路１４１によってバッファされ、エミッタフォロア回路１４３を介して出力端子ＯＵＴＰ、およびＯＵＴＮに出力される。

このとき、第２のバッファ回路１４２の電流源回路は、インバータＩＮＶ２の出力ＧＡＴＥＩＮＮの電圧レベルがＨｉｇｈとなるので、トランジスタＭ３はＯＦＦとなり、トランジスタＭ４がＯＮとなり、電流源のトランジスタＱ９のベース端子が接地され、電流遮断されて動作ＯＦＦとなる。

以上のようにして、送信イネーブル信号ＴＸ＿ＥＮがＨｉｇｈである場合は、抵抗ＲＬ１，ＲＬ３が本実施例の第１のバッファ回路１４１の負荷抵抗となる。第１のバッファ回路１４１の出力端子ＯＰＡ１、ＯＮＡ２は、負荷抵抗ＲＬ２，ＲＬ４を介してエミッタフォロア１４３に接続されることになる。

一方、送信イネーブル信号ＴＸ＿ＥＮがＬｏｗである場合は、前述の状態とは逆に、第１のバッファ回路１４１が動作ＯＦＦとなり、第２のバッファ回路１４２が動作ＯＮとなる。このとき、第２のバッファ回路１４２の負荷抵抗は「ＲＬ１＋ＲＬ２」もしくは「ＲＬ３＋ＲＬ４」になることに注目すべきである。負荷抵抗が大きくなる分、第２のバッファ回路１４２は第１のバッファ回路１４１より少ない電流であっても、第１のバッファ回路１４１と同じ出力振幅を得ることができる。

図３は第１の本実施例に基づくゲート回路１４をレーザ駆動回路の変調回路１０に適用した場合のブロック図である。本発明のゲート回路１４は、変調回路１０の出力バッファ回路１３の前段に配置され、ゲート回路１４の前段に配置されるプリドライブ回路１２１ｎ-1の出力を受信する。ここでは、ゲート回路１４が従来の最終段のプリドライブ回路１２ｎとしても機能する。

図４は図３の構成において、１０Ｇｂｐｓのビットレートにおける動作を模擬した回路シミュレーション結果例である。（ａ）に示す従来構造は、負荷抵抗ＲＬ２，ＲＬ４を０（Ω）としてシミュレーションした例である。本シミュレーションでは、第１のバッファ回路１４１と第２のバッファ回路１４２の電流比を４：１とした。ＧＡＴＥＩＮＰがＨｉｇｈ、ＧＡＴＥＩＮＮがＬｏｗである区間がバーストＯＦＦの区間である。

（ａ）に示す従来構造では、第２のバッファ回路１４２による電位固定能力が不足するため、完全なＬｏｗレベル固定が実現しておらず、変調回路１０の出力バッファ回路１３の出力端子ＬＤＡ、およびＬＤＫの電位レベルがレーザ素子ＬＤに対して順方向（ＶＬＤＫ＜ＶＬＤＡ）となってしまい、その結果、レーザ素子ＬＤの電流Ｉ_ＬＤが１０ｍＡ程度流れ続け、遮断しきれていないことがわかる。

一方、（ｂ）に示す本発明の第１の実施例では、バーストＯＦＦ期間において、ゲート回路１４の出力端子ＯＵＴＰの電位レベルが充分にＬｏｗレベル固定できており、その結果、出力バッファ回路１３の出力端子のレベルはレーザ素子ＬＤに対して逆接続（ＬＤＫ＞ＬＤＡ）が維持されていることがわかる。従って、電流Ｉ_ＬＤは充分遮断できていることがわかる。

図５は、前記シミュレーションにおける１０ｐｓ〜１５０ｐｓの期間におけるアイパタン波形を（ａ）に示す従来構造と（ｂ）に示す本発明の第１の実施例とで比較した例である。本発明では、第１のバッファ回路１４１の出力が負荷抵抗ＲＬ２、ＲＬ４を介してエミッタフォロア回路１４３に接続されるため、これらの抵抗と第２のバッファ回路１４２の出力端子容量とで寄生的なローパスフィルタを形成してしまう。このため、従来構造に比べて若干ではあるが帯域が減少する。図５に示すように、アイパタンの立ち上がり、立下り（Ｔｒ／Ｔｆ）が従来構造に比べて本発明では若干劣化していることがわかる。

＜第２の実施例＞
上記したような本発明の課題は、図６に示す第２の実施例により緩和することが可能である。本実施例では、負荷抵抗ＲＬ２，ＲＬ４のそれぞれと並列に、スピードアップコンデンサＣＳ１，ＣＳ２を接続した例である。第２のバッファ回路１４２は出力端子ＯＵＴＰの電位レベルをＬｏｗ固定するのが目的であるから、第２のバッファ回路１４２の負荷抵抗はＤＣ的な値が確保されていれば良い。一方、第１のバッファ回路１４１にとっては、負荷抵抗ＲＬ２，ＲＬ４は高周波動作における波形劣化の原因となる。そこで、コンデンサＣＳ１を接続することで、高周波動作時における端子ＯＰＡ１−ＯＰＡ２間のインピーダンスＺ（Ω）は、負荷抵抗ＲＬ２の抵抗値をＲ（Ω）、コンデンサＣＳ１の容量値をＣ（Ｆ）とすると、
Ｚ＝Ｒ／（２πｆＣＲ＋１） ・・・（１）
となる。ここで、ｆは動作周波数（Ｈｚ）である。例えば１０Ｇｂｐｓのビットレートを５ＧＨｚとみたて、Ｒ＝７０Ω、Ｃ＝３ｐＦとした場合、Ｚ＝約９．２Ωとなる。つまり、高周波では約１／７にインピーダンスが低下したことに相当する。

この効果は、図７に示したアイパタン波形でも顕著に認めることができる。（ａ）に示す第２の実施例における過渡特性では、図４に示した第１の実施例による過渡解析シミュレーション結果とほとんど違いが見られない。しかし、アイパタン波形で比較すると、第１の実施例に比較して、本実施例の波形の方がＴｒ／Ｔｆが改善している（速くなっている）ことがわかる。これは、スピードアップコンデンサＣＳ１，ＣＳ２の働きにより、第１のバッファ回路１４１の負荷が減少したことを示すものである。このような工夫により、従来構造に近い駆動能力を維持したまま、少ない消費電力でゲート機能を備えたゲート回路１４を実現できるのである。

＜第３の実施例＞
図８を用いて、本発明の第３の実施例について説明する。本実施例は第１および第２の実施例で説明したゲート回路１４を、バースト型レーザ駆動回路の変調回路１０のゲート機能付きプリドライブ回路として適用した例である。例えば出力バッファ回路１３としては、図１０に示したような典型的なバッファ回路でよいが、ＡＰＣ回路３０の電流制御端子（ＶＣＳＭ、ＶＣＳＢ）に単極双投スイッチＳＷ３，ＳＷ４を備えて、送信イネーブル信号ＴＸ＿ＥＮに連動して電流源回路Ｉ１２１，Ｉ１２２，Ｉ１２ｎ-1，Ｉ１３の電流をＯＮ／ＯＦＦ制御することで、低消費電力化を図る。バイアス回路２０の電流源回路についても同様である。ただし、ゲート機能付きプリドライブ回路としてのゲート回路１４の電流源Ｉ１４（ＩＳ１，ＩＳ２）は、図１で説明したように、送信イネーブル信号ＴＸ＿ＥＮに連動して、電流源回路ＩＳ１，ＩＳ２の一方は動作ＯＮとなり、他方は動作ＯＦＦとなる。

図８の構成では、電流源回路の電流を遮断するために、電流源制御端子はプルダウン抵抗ＲＰＤ１、ＲＰＤ２を介して接地しているが、本発明では完全に接地レベルに引き下げなくてもレーザ素子ＬＤを消光せしめることができる。すなわち、電流は遮断しないが、充分電流が減少するような電圧に切り替えることが可能である。このことは、変調駆動の停止がプリドライブ回路１２１〜１２ｎ-１や出力バッファ回路１３の電流遮断による「停止」ではなく、ゲート回路１４によるレベル固定によって支配されるからである。言い換えれば、出力バッファ回路１３の直前にゲート回路１４が配置されることで、バーストＯＦＦ時には常に出力バッファ回路１３の入力端子がＬｏｗレベル固定されるので、プリドライブ回路１２１〜１２ｎ-1の出力信号はそのゲート回路１４で遮断され、出力バッファ回路１３の出力端子もレーザ素子ＬＤに対して順方向となる電位関係にはならない。

＜その他の実施例＞
なお、以上の実施例では、ＢｉＣＭＯＳデバイスによる回路を前提に説明したが、バイポーラ回路やＣＭＯＳプロセスによる回路にも適用できることはもちろんである。また、以上の実施例では、正電圧電源で、かつ第１の電源端子としてＶＣＣを、第２の電源端子としてグランドに接地されたＶＥＥを前提として説明したが、第２の電源端子よりも第１の電源端子の方が高電位であればよい。また、負電圧電源でも本発明の趣旨を損なうことなく構成する事が可能である。

１０：変調回路、１１：ゲート回路、１１Ａ：電流加算回路、１２１〜１２ｎ：プリドライブ回路、１３：出力バッファ回路、１４：ゲート回路
１１１：第１のバッファ回路、１１２：第２のバッファ回路、１１３：エミッタフォロア回路
１４１：第１のバッファ回路、１４２：第２のバッファ回路、１４３：エミッタフォロア回路
２０：バイアス回路
３０：ＡＰＣ回路

Claims (8)

1. 制御信号の論理に応じてバーストデータ信号等の信号を通過／遮断するゲート回路において、
   第１の電源端子に接続された第１の負荷抵抗と、第１の電流源回路とを有し、前段回路の出力信号を入力する第１のバッファ回路と、該第１のバッファ回路の出力側に接続された第２の負荷抵抗と、第２の電流源回路とを有し、前記第１の負荷抵抗と前記第２の負荷抵抗の和が合成負荷抵抗となり、該合成負荷抵抗から出力信号が取り出される第２のバッファ回路とを備え、前記第１および第２の電流源回路は、前記制御信号の論理レベルによって一方が動作ＯＮのとき他方が動作ＯＦＦとなり、
   前記第１の電流源回路が動作ＯＮのとき前記第１のバッファ回路の出力信号を出力し、前記第２の電流源回路が動作ＯＮのとき予め決められた論理レベルに固定された出力信号を出力することを特徴とするゲート回路。
2. 請求項１に記載のゲート回路において、
   前記第２の負荷抵抗の値を前記第１の負荷抵抗の値よりも大きく設定するとともに、前記第１の電流源回路の電流の値を前記第２の電流源回路の電流の値よりも大きく設定したことを特徴とするゲート回路。
3. 請求項１又は２に記載のゲート回路において、
   前記第２の負荷抵抗と並列にコンデンサを接続したことを特徴とするゲート回路。
4. 請求項１、２又は３に記載のゲート回路において、
   前記第２のバッファ回路の入力信号として固定電圧を印加したことを特徴とするゲート回路。
5. 請求項１、２、３又は４に記載のゲート回路において、
   前記第１および第２の電流源回路は、それぞれ、第２の電源端子に直列接続された第１のトランジスタおよび第１の抵抗と、該第１のトランジスタの制御端子とバイアス電圧端子との間に接続された第２のトランジスタと、前記第１のトランジスタの制御端子と前記第２の電源端子との間に直列接続された前記第２のトランジスタと逆極性の第３のトランジスタおよび第２の抵抗とを備え、
   前記第１の電流源回路の前記第２および第３のトランジスタの制御端子と、前記第２の電流源回路の前記第２および第３のトランジスタの制御端子とに、前記制御信号が、論理レベルが互いに反転関係で印加されることを特徴とするゲート回路。
6. 請求項１、２、３、４又は５に記載のゲート回路において、
   前記第２のバッファ回路の出力側に、エミッタフォロア回路が接続されることを特徴とするゲート回路。
7. 請求項１、２、３、４、５又は６に記載のゲート回路の前段にバーストデータ信号を増幅するプリドライブ回路が接続され、後段にレーザ素子を駆動する出力バッファ回路が接続された変調回路を備え、且つ前記制御信号は送信イネーブル信号であることを特徴とするレーザ駆動回路。
8. 請求項７に記載のレーザ駆動回路において、
   前記送信イネーブル信号がバーストデータＯＦＦを示すとき、前記第１のバッファ回路が動作ＯＦＦとなり前記第２のバッファ回路が動作ＯＮとなって前記ゲート回路の出力信号がＬｏｗレベルに固定され、前記出力バッファ回路の出力がＬｏｗレベルに固定され、前記プリドライブ回路からのバーストデータ信号の出力の有無によらず、前記出力バッファ回路の出力信号がＬｏｗレベルに固定されることを特徴とするレーザ駆動回路。
   

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