JP5326242B2 - Magnetic tunnel element, semiconductor device using the same, and manufacturing method thereof - Google Patents
Magnetic tunnel element, semiconductor device using the same, and manufacturing method thereof Download PDFInfo
- Publication number
- JP5326242B2 JP5326242B2 JP2007224441A JP2007224441A JP5326242B2 JP 5326242 B2 JP5326242 B2 JP 5326242B2 JP 2007224441 A JP2007224441 A JP 2007224441A JP 2007224441 A JP2007224441 A JP 2007224441A JP 5326242 B2 JP5326242 B2 JP 5326242B2
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- resistance state
- magnetic tunnel
- state
- function
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005291 magnetic effect Effects 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000006870 function Effects 0.000 claims description 40
- 230000005294 ferromagnetic effect Effects 0.000 claims description 35
- 230000007704 transition Effects 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 25
- 230000004888 barrier function Effects 0.000 claims description 23
- 230000005415 magnetization Effects 0.000 claims description 19
- 230000008569 process Effects 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 110
- 229910019236 CoFeB Inorganic materials 0.000 description 12
- 230000005290 antiferromagnetic effect Effects 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 229910003321 CoFe Inorganic materials 0.000 description 4
- 229910019041 PtMn Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910017107 AlOx Inorganic materials 0.000 description 1
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910003087 TiOx Inorganic materials 0.000 description 1
- 229910000808 amorphous metal alloy Inorganic materials 0.000 description 1
- 239000002885 antiferromagnetic material Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005293 ferrimagnetic effect Effects 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 230000003446 memory effect Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000004549 pulsed laser deposition Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical compound CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1675—Writing or programming circuits or methods
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Hall/Mr Elements (AREA)
Description
本発明は、磁気トンネル接合素子（ＭＴＪ）とこれを用いた半導体装置に関し、特にＭＴＪ素子をメモリ手段としての機能と、スイッチ手段としての機能とに使い分けて、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）等のプログラマブルロジックに適用する半導体技術に関する。 The present invention relates to a magnetic tunnel junction element (MTJ) and a semiconductor device using the magnetic tunnel junction element (MTJ). In particular, the MTJ element is used for a function as a memory means and a function as a switch means. The present invention relates to semiconductor technology applied to programmable logic.
プログラマブルロジックデバイス（programmable logic device：ＰＬＤ）は、製造後にユーザの手許で内部論理回路を定義・変更できる集積回路である。初期のＰＬＤは、事前にプログラミングを行って実際の用途に供し、動作中には回路を変更しないものが大半であったが、近年は、動作中にも回路を定義し直すことができるものもある。このようなデバイスは、特にコンフィギュアブルデバイスと呼ばれている。 A programmable logic device (PLD) is an integrated circuit in which an internal logic circuit can be defined and changed by a user after manufacturing. Most of the early PLDs were programmed in advance for actual use, and most of the circuits did not change during operation. However, in recent years, some circuits can be redefined during operation. is there. Such a device is particularly called a configurable device.
プログラマブルロジックデバイスは、製造側の回路開発コストや設備を低減することができ、ユーザ側で、何度でも回路を書き直し再利用できるため、現在では幅広く流通している。用途としては、ＡＳＩＣの動作確認のための試作や次世代移動通信の基地局など、将来的に仕様の変更が見込まれる製品、規格の策定途中でハードウェア完成後に仕様変更の可能性がある製品、論理設計技術の習得用の実験回路などがある。 Programmable logic devices are currently widely available because they can reduce circuit development costs and equipment on the manufacturing side, and can be rewritten and reused on the user side any number of times. Possible applications include products for which specification changes are expected in the future, such as prototypes for ASIC operation confirmation and next-generation mobile communication base stations, and products whose specifications may change after the hardware is completed during standard development And experimental circuits for learning logic design techniques.
ＰＬＤは、論理ブロック、配線、およびプログラム素子を半導体基板にあらかじめ形成しておき、その後のプログラム工程時に、プログラム素子を用いて所定の論理ブロック間を接続することにより、所定の論理回路を構成する。代表的なプログラム素子としては、ＳＲＡＭセル、アンチヒューズ、ＥＰＲＯＭトランジスタがある。フィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、広義のＰＬＤの一種である。 The PLD forms a predetermined logic circuit by forming logic blocks, wirings, and program elements in advance on a semiconductor substrate, and connecting predetermined logic blocks using the program elements in the subsequent programming process. . Typical program elements include SRAM cells, antifuses, and EPROM transistors. A field programmable gate array (FPGA) is a kind of PLD in a broad sense.
図１に示すように、ＦＰＧＡは、間接型ＦＰＧＡと直接型ＦＰＧＡに大別される。間接型ＦＰＧＡでは、プログラム素子として揮発性のＳＲＡＭが用いられ、プログラム情報（セルや配線の接続状態）は、別途不揮発性メモリに記憶される。直接型ＦＰＧＡでは、セルや配線の接続情報の記憶に直接プログラム素子を使用する。 As shown in FIG. 1, the FPGA is roughly classified into an indirect type FPGA and a direct type FPGA. In the indirect FPGA, a volatile SRAM is used as a program element, and program information (cell and wiring connection state) is separately stored in a nonvolatile memory. In the direct type FPGA, a program element is directly used for storing connection information of cells and wirings.
図１（ａ）の例では、パッケージ１００Ａ内に、ＳＲＡＭ方式の間接型ＦＰＧＡ１０１Ａと、不揮発性メモリ（ＰＲＯＭ、フラッシュメモリ等）１０７が配置されている。ＦＰＧＡ１０１Ａは、複数の論理ブロック１０２と、これらの論理ブロック１０２の間に配置されるスイッチブロック１０５と、論理ブロック１０２間を接続する結線情報（プログラム情報またはコンフィギュレーション情報）を記憶するＳＲＡＭブロック１０６を含む。スイッチブロック１０５は、記憶された結線情報に基づいてオン、オフされるが、ＳＲＡＭは揮発性メモリなので、電源をオンにするたびに不揮発性メモリ１０７から結線情報をロードする。 In the example of FIG. 1A, an SRAM indirect FPGA 101A and a non-volatile memory (PROM, flash memory, etc.) 107 are arranged in a package 100A. The FPGA 101A includes a plurality of logical blocks 102, a switch block 105 disposed between the logical blocks 102, and an SRAM block 106 that stores connection information (program information or configuration information) for connecting the logical blocks 102. Including. The switch block 105 is turned on / off based on the stored connection information. Since the SRAM is a volatile memory, the connection information is loaded from the nonvolatile memory 107 each time the power is turned on.
図１（ｂ）の例では、パッケージ１００Ｂ内に、一回書き込み型のアンチヒューズＦＰＧＡ１０１Ｂが配置される。アンチヒューズ方式は、絶縁状態にあるプログラム素子に高電圧を印加して導通状態とすることによりプログラムする不揮発性の方式である。オン抵抗や寄生容量が小さく、高速回転に適している。また、接続スイッチが占有する面積が小さいという特徴がある。アンチヒューズをフラッシュ素子に置き換えた直接型ＦＰＧＡも製品化されている。 In the example of FIG. 1B, a once-write type antifuse FPGA 101B is arranged in a package 100B. The antifuse method is a non-volatile method in which programming is performed by applying a high voltage to a program element that is in an insulating state to make it conductive. Low on-resistance and parasitic capacitance, suitable for high-speed rotation. In addition, the area occupied by the connection switch is small. A direct type FPGA in which the antifuse is replaced with a flash element has been commercialized.
ＦＰＧＡ等のプログラマブルロジックの機能を多様化し、電子機器等への適用を拡大するためには、論理回路間を相互接続する接続スイッチが、（１）素子面積が小さく、（２）オン抵抗が小さくオフ抵抗が大きく、（３）寄生容量が小さく、（４）不揮発かつ書換えが可能であり、（５）追加プロセスが少なく歩留まりがよい、ことが求められる。 In order to diversify the functions of programmable logic such as FPGA and expand the application to electronic devices, etc., connection switches interconnecting logic circuits have (1) a small element area and (2) a small on-resistance. There is a demand for high off-resistance, (3) low parasitic capacitance, (4) non-volatility and rewritable, and (5) few additional processes and good yield.
ＳＲＡＭスイッチは書き換え可能であるが揮発性でサイズが大きい。アンチヒューズは不揮発で素子面積が小さいが、再書き込みができない。フラッシュ素子は、不揮発かつ書き換え可能であるが、一部の変更であっても全データを消去して書き換える必要がある。 SRAM switches are rewritable but volatile and large in size. The antifuse is non-volatile and has a small element area, but cannot be rewritten. The flash element is non-volatile and rewritable, but it is necessary to erase and rewrite all data even with some changes.
上記の要件を満たすスイッチ素子として、酸化タンタルを含むイオン伝導層を一対の電極層で挟んだ構成が提案されている（たとえば、特許文献１参照）。このスイッチ素子は、イオン伝導層が低抵抗状態と高抵抗状態の２つの状態をとることでスイッチング動作する不揮発素子である。また、論理回路に入力される論理信号電圧Ｖｄｄに対しては安定であり、Ｖｄｄよりも高いスイッチング電圧で動作する。 As a switching element that satisfies the above requirements, a configuration in which an ion conductive layer containing tantalum oxide is sandwiched between a pair of electrode layers has been proposed (for example, see Patent Document 1). This switch element is a non-volatile element that performs a switching operation when the ion conductive layer takes two states, a low resistance state and a high resistance state. Further, it is stable with respect to the logic signal voltage Vdd input to the logic circuit, and operates with a switching voltage higher than Vdd.
一方、高集積化が可能な不揮発性メモリ素子として、ＭＲＡＭ（Magnetoresistive Random Access Memory）が注目されている。ＭＲＡＭは構成が簡単であり、磁気モメントの回転を利用して記憶作用を生じさせるので、書き換え可能回数が極めて高い。ＭＲＡＭ素子のＭＲ比を高める構成として、一対の強磁性層と、それらの間に位置するバリア層から成るＴＭＲ素子において、バリア層を単結晶ＭｇＯで構成し、少なくとも一方の強磁性層において、バリア層との界面をアモルファス状態とする構造が提案されている（たとえば、特許文献２参照）。
プログラマブルロジックを構成するプログラム素子群の中の任意の素子を、材料や構成を変えずにスイッチ手段やＲＯＭとして機能させることができるならば、ＰＬＤの機能と付加価値が飛躍的に高まる。 If any element in the program element group constituting the programmable logic can function as a switch means or a ROM without changing the material or the configuration, the function and added value of the PLD are drastically increased.
一方、高速動作が可能な微細な不揮発性素子である磁気トンネル素子（ＭＴＪ：Magnetic Tunnel Junction）で構成されるプログラマブルロジックが、ＳＲＡＭ−ＦＰＧＡに置き換わる可能性が高い。 On the other hand, there is a high possibility that a programmable logic composed of a magnetic tunnel element (MTJ: Magnetic Tunnel Junction), which is a fine nonvolatile element capable of high-speed operation, is replaced with an SRAM-FPGA.
そこで、本発明は、メモリ素子としてもスイッチング素子としても機能し、かつそれらの機能の切り替えを簡単に行うことのできるＭＴＪ素子とその動作方法、およびこれを利用した半導体装置（たとえばプログラマブルロジックデバイス）を提供することを課題とする。 Accordingly, the present invention provides an MTJ element that functions as a memory element and a switching element and that can easily switch between these functions, an operation method thereof, and a semiconductor device (for example, a programmable logic device) using the MTJ element. It is an issue to provide.
本件特許出願の発明者は、第１の抵抗状態としてのスピン平行状態（Ｒp）と、第２の抵抗状態としてのスピン反平行状態（Ｒap）の２つの状態間を遷移する磁気トンネル素子（ＭＴＪ）に、制限電流を設けた状態で一定の電圧を印加することにより、第一の抵抗状態よりも低い第３の抵抗状態が、また、一定の過電流を印加することによって、第２の抵抗状態よりも高い第４の抵抗状態が実現できること、さらに第３の抵抗状態と第４の抵抗状態の間で遷移可能になることを見出した。 The inventor of the present patent application has developed a magnetic tunnel element (MTJ) that transitions between two states of a spin parallel state (Rp) as a first resistance state and a spin antiparallel state (Rap) as a second resistance state. ) To the third resistance state lower than the first resistance state by applying a constant voltage in a state in which a limiting current is provided, and to applying the constant overcurrent to the second resistance It has been found that a fourth resistance state higher than the state can be realized, and that a transition can be made between the third resistance state and the fourth resistance state.
たとえば第４の抵抗状態を高抵抗状態だとすると、この抵抗値はスピン反平行状態の第２の抵抗値と比較して、数桁大きい抵抗値を取る。第３の抵抗状態を低抵抗状態だとすると、この抵抗値はスピン平行状態の第１の抵抗値よりも小さい値をとる。 For example, if the fourth resistance state is a high resistance state, this resistance value has a resistance value several orders of magnitude greater than the second resistance value in the spin antiparallel state. If the third resistance state is a low resistance state, the resistance value is smaller than the first resistance value in the spin parallel state.
このようなＭＴＪ素子を、論理ブロック間を相互に結線するスイッチとして用いた場合は、サイズが小さくオン抵抗が小さく、書き換え可能な不揮発性スイッチが実現される。また、同じＭＴＪ素子を、論理ブロックを構成するプログラム素子として用いた場合、新たなプロセスを追加することなく、高速動作が可能なロジックを形成することができる。 When such an MTJ element is used as a switch for mutually connecting logic blocks, a rewritable nonvolatile switch with a small size and a low on-resistance is realized. In addition, when the same MTJ element is used as a program element constituting a logic block, logic capable of high-speed operation can be formed without adding a new process.
本発明の第１の側面では、一対の強磁性層と、前記強磁性層の間に挟まれるトンネルバリア層とを含む磁気トンネル素子を提供する。この磁気トンネル素子は、
第１の抵抗状態と、前記第１の抵抗状態よりも高抵抗の第２の抵抗状態の間を遷移する第１機能と、
前記第１の抵抗状態より低抵抗の第３の抵抗状態と、前記第２の抵抗状態よりも高抵抗の第４の抵抗状態の間を遷移する第２機能と、
を有する。
In a first aspect of the present invention, a magnetic tunnel element including a pair of ferromagnetic layers and a tunnel barrier layer sandwiched between the ferromagnetic layers is provided. This magnetic tunnel element
A first function for transitioning between a first resistance state and a second resistance state having a higher resistance than the first resistance state;
A second function that transitions between a third resistance state having a lower resistance than the first resistance state and a fourth resistance state having a higher resistance than the second resistance state;
Have
良好な構成例では、前記第１の抵抗状態と第２の抵抗状態は、前記一対の強磁性層の磁化の方向によって決まる。或いは、前記第２機能は、前記トンネル素子に対する電流制限下での一定電圧、または過電流の印加により発現する。 In a favorable configuration example, the first resistance state and the second resistance state are determined by the magnetization directions of the pair of ferromagnetic layers. Alternatively, the second function is manifested by applying a constant voltage or an overcurrent under current limitation to the tunnel element.
本発明の第２の側面では、上述の磁気トンネル素子を利用した半導体装置を提供する。半導体装置は、
第１の抵抗状態と、前記第１の抵抗状態よりも高抵抗の第２の抵抗状態の間を遷移する磁気トンネル素子で構成される第１ブロックと、
前記磁気トンネル素子と同一プロセス、同一構成で形成される磁気トンネル素子で構成され、前記第１の抵抗状態より低抵抗の第３の抵抗状態と、前記第２の抵抗状態よりも高抵抗の第４の抵抗状態の間を遷移する第２ブロックと
を備える。
In a second aspect of the present invention, a semiconductor device using the magnetic tunnel element described above is provided. Semiconductor devices
A first block including a magnetic tunnel element that transitions between a first resistance state and a second resistance state having a higher resistance than the first resistance state;
The magnetic tunnel element is formed of the same process and the same configuration as the magnetic tunnel element, and has a third resistance state lower in resistance than the first resistance state and a higher resistance than in the second resistance state. And a second block that transitions between the four resistance states.
たとえば、前記第１ブロックの前記磁気トンネル素子は、メモリ素子として機能する。別の例では、前記第２ブロックの前記磁気トンネル素子はスイッチ手段として機能する。 For example, the magnetic tunnel element of the first block functions as a memory element. In another example, the magnetic tunnel element of the second block functions as switching means.
第３の側面では、半導体装置の製造方法を提供する。この方法は、
一対の強磁性層と、前記強磁性層の間に挟まれるトンネルバリア層とを含み、磁化の方向に応じて第１の抵抗状態と、前記第１の抵抗状態よりも高抵抗の第２の抵抗状態の間を遷移する第１機能を有する磁気トンネル素子を作製し、
前記磁気トンネル素子に電流制限下での一定電圧、または過電流を印加して、前記第１の抵抗状態より低抵抗の第３の抵抗状態と、前記第２の抵抗状態よりも高抵抗の第４の抵抗状態の間を遷移する第２機能を発現させ、該磁気トンネル素子をスイッチ素子とする
工程を含む。
In a third aspect, a method for manufacturing a semiconductor device is provided. This method
A pair of ferromagnetic layers and a tunnel barrier layer sandwiched between the ferromagnetic layers, and a first resistance state and a second resistance higher than the first resistance state according to the direction of magnetization. Producing a magnetic tunnel element having a first function of transitioning between resistance states;
Applying a constant voltage or an overcurrent under current limit to the magnetic tunnel element, a third resistance state having a lower resistance than the first resistance state, and a first resistance having a higher resistance than the second resistance state. A step of expressing a second function of transitioning between the four resistance states and using the magnetic tunnel element as a switch element.
第４の側面では、また別の半導体装置の製造方法を提供する。この方法は、
各々が一対の強磁性層と、前記強磁性層の間に挟まれるトンネルバリア層とを含み、磁化の方向に応じて第１の抵抗状態と、前記第１の抵抗状態よりも高抵抗の第２の抵抗状態の間を遷移する複数の磁気トンネル素子を作製し、
前記複数の磁気トンネル素子の少なくとも一部に選択的に電流制限下での一定電圧、または過電流を印加して、前記第１の抵抗状態より低抵抗の第３の抵抗状態と、前記第２の抵抗状態よりも高抵抗の第４の抵抗状態の間を遷移する素子群を形成する
工程を含む。
In the fourth aspect, another method for manufacturing a semiconductor device is provided. This method
Each includes a pair of ferromagnetic layers and a tunnel barrier layer sandwiched between the ferromagnetic layers, and has a first resistance state and a resistance higher than that of the first resistance state according to the direction of magnetization. Creating a plurality of magnetic tunnel elements that transition between two resistance states;
A third resistance state having a lower resistance than the first resistance state by selectively applying a constant voltage under a current limit or an overcurrent to at least a part of the plurality of magnetic tunnel elements; Forming a device group that transitions between a fourth resistance state having a higher resistance than the first resistance state.
微細でオン抵抗が低い書き換え可能な不揮発性スイッチが実現する。 A fine rewritable nonvolatile switch with low on-resistance is realized.
磁気トンネル素子をメモリ素子として機能させることも、スイッチ手段として機能させることもできる。 The magnetic tunnel element can function as a memory element or function as a switch means.
材料や構造を変えずに、所望の素子を不揮発メモリとして用い、所望の素子をスイッチ手段とすることができるので、追加のマスクやプロセスが不要になり、回路設計や作製が容易になる。 Since a desired element can be used as a non-volatile memory without changing the material and structure and the desired element can be used as a switch means, an additional mask and process are not required, and circuit design and manufacture are facilitated.
以下、添付図面を参照して、本発明の良好な実施形態を説明する。 DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described with reference to the accompanying drawings.
図２は、本発明の原理を説明するための図である。図２（ａ）の磁気トンネル素子（ＭＴＪ）１において、第１の強磁性層（たとえばＣｏＦｅＢ層）２は、その磁化方向が、図示しない反強磁性層との交換結合によって一方向に固定された磁化固定（ピンド）層２である。ピンド層２の上には、単結晶ＭｇＯのバリア層３を介して、第２の強磁性層（たとえばＣｏＦｅＢ層）４が配置されている。第２の強磁性層４は、スピン電流の注入方向によって磁化の方向が変化するフリー層４である。 FIG. 2 is a diagram for explaining the principle of the present invention. In the magnetic tunnel element (MTJ) 1 of FIG. 2A, the magnetization direction of the first ferromagnetic layer (for example, CoFeB layer) 2 is fixed in one direction by exchange coupling with an antiferromagnetic layer (not shown). This is a magnetization fixed (pinned) layer 2. A second ferromagnetic layer (for example, a CoFeB layer) 4 is disposed on the pinned layer 2 via a barrier layer 3 of single crystal MgO. The second ferromagnetic layer 4 is a free layer 4 in which the direction of magnetization changes depending on the direction of spin current injection.
Ｊc以上の電流パルスをフリー層４からピンド層２の方向へ流すと、フリー層４のスピンがピンド層２のスピンの方向と平行（parallel）になり、抵抗の低い状態になる（ＲAPからＲPへ遷移）。このスピン平行状態での抵抗値を「第１の抵抗値」とする。逆に、Ｊc以上の電流パルスを、ピンド層２からフリー層４の方向へ流すと、フリー層のスピンの方向がピンド層２のスピンの方向と反平行（anti-parallel）になり、抵抗の高い状態になる（ＲPからＲAPへ遷移）。このスピン反平行状態での抵抗値を、「第２の抵抗値」とする。スピンの方向で決まる２つの状態を遷移（磁気抵抗変化）する動作を、便宜上、「ＭＲＡＭ動作」と称する。 When a current pulse of Jc or more flows in the direction from the free layer 4 to the pinned layer 2, the spin of the free layer 4 becomes parallel to the spin direction of the pinned layer 2, resulting in a low resistance state (from RAP Transition to R P ). The resistance value in the spin parallel state is referred to as a “first resistance value”. On the contrary, when a current pulse of Jc or more flows in the direction from the pinned layer 2 to the free layer 4, the spin direction of the free layer becomes anti-parallel to the spin direction of the pinned layer 2, and the resistance It becomes a high state (transition from R P to R AP). The resistance value in the spin antiparallel state is referred to as a “second resistance value”. For the sake of convenience, the operation of transitioning between two states determined by the spin direction (magnetoresistive change) is referred to as “MRAM operation”.
一方、ＭＲＡＭ動作をするＭＴＪ素子１に、電流制限を設けた状態で一定の電圧を印加するか、あるいは、一定の過電流を印加することにより、ＭＲＡＭ動作での２つの抵抗値と異なる状態、すなわち第３の抵抗状態（たとえばセット状態）と第４の抵抗状態（たとえばリセット状態）の間で、遷移可能になる。 On the other hand, by applying a constant voltage to the MTJ element 1 that performs the MRAM operation with a current limit, or by applying a constant overcurrent, a state different from the two resistance values in the MRAM operation, That is, transition is possible between the third resistance state (for example, the set state) and the fourth resistance state (for example, the reset state).
図２（ｂ）に示すように、リセット状態を高抵抗状態、セット状態を低抵抗状態とすると、過電流の印加でリセット状態になったＭＴＪ素子１に、一定のセット電圧（バイアス電圧）を印加すると、電気抵抗が急激に低下してセット状態になる。これをリセット状態に戻すときは、所定の電流パルスまたは電圧パルスを印加する。このリセット／セット動作は、その後繰り返して切り換え可能である。これを便宜上、「ＲｅＲＡＭ動作」と称する。 As shown in FIG. 2B, when the reset state is a high resistance state and the set state is a low resistance state, a constant set voltage (bias voltage) is applied to the MTJ element 1 that has been reset by applying an overcurrent. When applied, the electrical resistance drops rapidly and the set state is established. When returning this to the reset state, a predetermined current pulse or voltage pulse is applied. This reset / set operation can be switched repeatedly thereafter. This is referred to as “ReRAM operation” for convenience.
このように、ＭＴＪ素子１に電流制限を設けた状態で一定の電圧を印加するか、あるいは、一定の過電流を印加することよって、２つの異なる状態遷移機能を持たせることができる。ただし、いったん過電流を印加すると、不可逆的にＲｅＲＡＭ動作状態に移行し、その後は、磁気的な抵抗変化（ＭＲＡＭ動作）は示さない。 Thus, two different state transition functions can be provided by applying a constant voltage to the MTJ element 1 with a current limit or by applying a constant overcurrent. However, once an overcurrent is applied, the state transitions irreversibly to the ReRAM operation state, and thereafter no magnetic resistance change (MRAM operation) is shown.
なお、スピン電流の注入による平行／反平行状態の遷移の他に、配線電流が生じさせる磁場によって平行／反平行状態を切り換える場合にも、過電流の印加によってリセット／セット状態遷移可能なＲｅＲＡＭ動作へ移行させることができる。 In addition to the parallel / antiparallel state transition caused by the spin current injection, the ReRAM operation can be reset / set state transition by applying overcurrent when the parallel / antiparallel state is switched by the magnetic field generated by the wiring current. Can be transferred to.
図３は、図２の模式図の動作を実現するためのＭＴＪ素子の具体的な構成例を示す図である。ＭＴＪ構造１０は、一対の強磁性層（たとえばＣｏＦｅＢ層）１５、１７とこれらの間に挟まれるトンネルバリア層（たとえば単結晶ＭｇＯ層）１６で構成されるＭＴＪ素子２０を含む。より具体的には、たとえばシリコン（Ｓｉ）基板上に、図示しない下部電極（たとえばＴａ電極）、ＮｉＦｅ下地層１１、ＰｔＭｎ反強磁性層１２、ＣｏＦｅ強磁性層１３、Ｒｕ非磁性層１４、ＣｏＦｅＢ強磁性層１５、ＭｇＯバリア層１６、ＣｏＦｅＢ強磁性層１７をこの順で積層し、さらに、ＣｏＦｅＢ強磁性層１７上に、Ｒｕ層１８とＴａ層１９で構成されるキャップ層兼上部電極層２１を配置する。 FIG. 3 is a diagram showing a specific configuration example of the MTJ element for realizing the operation of the schematic diagram of FIG. The MTJ structure 10 includes an MTJ element 20 including a pair of ferromagnetic layers (for example, CoFeB layers) 15 and 17 and a tunnel barrier layer (for example, a single crystal MgO layer) 16 sandwiched therebetween. More specifically, for example, on a silicon (Si) substrate, an unillustrated lower electrode (for example, Ta electrode), NiFe underlayer 11, PtMn antiferromagnetic layer 12, CoFe ferromagnetic layer 13, Ru nonmagnetic layer 14, CoFeB The ferromagnetic layer 15, the MgO barrier layer 16, and the CoFeB ferromagnetic layer 17 are laminated in this order. Further, on the CoFeB ferromagnetic layer 17, a cap layer / upper electrode layer 21 composed of a Ru layer 18 and a Ta layer 19. Place.
この例では、ＰｔＭｎ反強磁性層１２の上に配置されるＣｏＦｅ強磁性層１３、Ｒｕ非磁性層１４、およびＣｏＦｅＢ強磁性層１５で、積層フェリ構造の磁化固定層２２を構成する。ＰｔＭｎ反強磁性層１２とＣｏＦｅ強磁性層１３の界面に働く交換結合により、磁化固定層２２の磁化の方向が固定される。磁化固定層２２の少なくとも一部、たとえば、ＣｏＦｅＢ強磁性層１５は、ＭＴＪ素子２０を構成する固定磁化のピンド層１５となる。ＭｇＯバリア層１６は、ＭＴＪ素子２０のトンネルバリアとなる。ＭｇＯバリア層１６を挟んで上層に位置するＣｏＦｅＢ強磁性層１７は、スピン電流の注入方向によってその磁化の方向が変化するフリー層１７である。ＭＴＪ構造１０の各層の膜厚は適宜選択することができるが、たとえば、ＰｔＭｎ反強磁性層１２の膜厚は、１５ｎｍ、ＣｏＦｅ強磁性層１３の膜厚は１．７ｎｍ、Ｒｕ非磁性層１４の膜厚は０．６８ｎｍ、ＣｏＦｅＢピンド層１５の膜厚は２．３ｎｍ、ＭｇＯバリア層１６の膜厚は１．２ｎｍ、ＣｏＦｅＢフリー層１７の膜厚は２ｎｍである。 In this example, the CoFe ferromagnetic layer 13, the Ru nonmagnetic layer 14, and the CoFeB ferromagnetic layer 15 disposed on the PtMn antiferromagnetic layer 12 constitute a magnetization fixed layer 22 having a laminated ferrimagnetic structure. The direction of magnetization of the magnetization fixed layer 22 is fixed by exchange coupling acting on the interface between the PtMn antiferromagnetic layer 12 and the CoFe ferromagnetic layer 13. At least a part of the fixed magnetization layer 22, for example, the CoFeB ferromagnetic layer 15, becomes the fixed magnetization pinned layer 15 constituting the MTJ element 20. The MgO barrier layer 16 becomes a tunnel barrier of the MTJ element 20. The CoFeB ferromagnetic layer 17 positioned on the upper side of the MgO barrier layer 16 is a free layer 17 whose magnetization direction changes depending on the injection direction of the spin current. The thickness of each layer of the MTJ structure 10 can be appropriately selected. For example, the thickness of the PtMn antiferromagnetic layer 12 is 15 nm, the thickness of the CoFe ferromagnetic layer 13 is 1.7 nm, and the Ru nonmagnetic layer 14. The CoFeB pinned layer 15 has a thickness of 2.3 nm, the MgO barrier layer 16 has a thickness of 1.2 nm, and the CoFeB free layer 17 has a thickness of 2 nm.
こうしてＳｉ基板上に積層した磁性多層膜を、０．１５μｍ×０．３μｍのサイズにＥＢ露光とＲＩＥ用いて加工し、ＭＴＪ構造１０のサンプルを作製した。なお、ＭＴＪ素子２０のトンネルバリア層１６は、実施例では単結晶ＭｇＯを用いるが、これ以外に、ＡｌＯx、ＴｉＯx、ＨｆＯx等の遷移金属酸化物を用いてもよい。トンネルバリア層１６を挟むＣｏＦｅＢ強磁性層１５、１７の少なくとも一方は、アモルファス合金であるのが望ましい。また、磁化固定層２２全体をＭＴＪ素子２０のピンド層２２とみなしてもよい。 The magnetic multilayer film thus laminated on the Si substrate was processed to a size of 0.15 μm × 0.3 μm using EB exposure and RIE, and a sample of the MTJ structure 10 was manufactured. The tunnel barrier layer 16 of the MTJ element 20 uses single crystal MgO in the embodiment, but other than this, transition metal oxides such as AlOx, TiOx, and HfOx may be used. At least one of the CoFeB ferromagnetic layers 15 and 17 sandwiching the tunnel barrier layer 16 is preferably an amorphous alloy. Further, the entire magnetization fixed layer 22 may be regarded as the pinned layer 22 of the MTJ element 20.
図４（ａ）は、図３の構造を有するサンプルを、スピン注入型ＭＲＡＭとして動作させたときのＭＴＪ素子２０の電流電圧特性を示すグラフである。スピン電流の注入方向によってＭＴＪ素子２０の状態は、平行（Ｐ）状態と反平行（ＡＰ）状態に変化する。このサンプルでは破線で示す反平行（ＡＰ）状態のときのオフ抵抗は約６００Ω、平行（Ｐ）状態のときのオン抵抗は約３００Ωである。 FIG. 4A is a graph showing the current-voltage characteristics of the MTJ element 20 when the sample having the structure of FIG. 3 is operated as a spin injection MRAM. The state of the MTJ element 20 changes between a parallel (P) state and an antiparallel (AP) state depending on the injection direction of the spin current. In this sample, the off-resistance in the anti-parallel (AP) state indicated by the broken line is about 600Ω, and the on-resistance in the parallel (P) state is about 300Ω.
このサンプルに、電流制限下で一定の電圧を印加するか、あるいは、約２０ｍＡの過電流を印加すると、平行／反平行間の状態遷移（ＭＲＡＭ動作）から、リセット／セット間の状態遷移（ＲｅＲＡＭ動作）へと移行する。 When a constant voltage is applied to this sample under current limitation or an overcurrent of about 20 mA is applied, the state transition between parallel / antiparallel (MRAM operation) to the state transition between reset / set (ReRAM) Move to (Operation).
図４（ｂ）は、ＲｅＲＡＭ動作するＭＴＪ素子２０の電流電圧特性のグラフである。この例では、１０-2Ａで電流制限を設定して、−３Ｖの電圧パルスを印加する。電圧パルスを印加する前の状態は、過電流の印加により高抵抗状態（リセット状態）となっている。印加電圧が上昇して−２Ｖに近づくと、突然急峻にＩＶプロファイルが変化して低抵抗状態（セット状態）に遷移する（点線の矢印（１））。このとき、電流制限が設定されているので、低抵抗状態への遷移は一定のレベルに制御される（点線の矢印（２））。その後、電圧パルスを印加しなくても、低抵抗状態は維持される（点線の矢印（３））。 FIG. 4B is a graph of current-voltage characteristics of the MTJ element 20 that performs ReRAM operation. In this example, a current limit is set at 10 −2 A and a voltage pulse of −3 V is applied. The state before the voltage pulse is applied is a high resistance state (reset state) due to the application of overcurrent. When the applied voltage rises and approaches −2 V, the IV profile changes suddenly and sharply and transitions to the low resistance state (set state) (dotted arrow (1)). At this time, since the current limit is set, the transition to the low resistance state is controlled to a certain level (dotted arrow (2)). Thereafter, even if no voltage pulse is applied, the low resistance state is maintained (dotted line arrow (3)).
リセット状態に書き込むには、電流制限を解除して、−１Ｖ程度の電圧パルスを印加するか、あるいは１０ｍＡ〜２０ｍＡ程度の電流パルスを印加する。そうすると、いったん電流制限値を超えてから徐々に抵抗が上がり（実線の矢印（４））、その後一気に高抵抗状態へと遷移する（実線の矢印（５））。 In order to write to the reset state, the current limitation is canceled and a voltage pulse of about −1 V is applied, or a current pulse of about 10 mA to 20 mA is applied. Then, once the current limit value is exceeded, the resistance gradually increases (solid line arrow (4)), and then transitions to the high resistance state all at once (solid line arrow (5)).
このサンプルのＲｅＲＡＭ動作時のオン抵抗は約５０Ω、オフ抵抗は約１ＭΩである。このオフ抵抗値は、ＭＲＡＭ動作時のオフ抵抗値よりも４桁大きく、オン抵抗値は、ＭＲＡＭ動作時のオン抵抗値よりも１桁小さい。つまり、ＲｅＲＡＭ動作状態のＭＴＪ素子２０は、ＭＲＡＭ動作のために印加される電圧パルスや電流パルスに対しては安定であり、過電流印加後のＭＴＪ素子２０をスイッチ手段として使用することができる。 This sample has an on-resistance of about 50Ω and an off-resistance of about 1 MΩ during ReRAM operation. This off-resistance value is four orders of magnitude greater than the off-resistance value during MRAM operation, and the on-resistance value is one order of magnitude smaller than the on-resistance value during MRAM operation. That is, the MTJ element 20 in the ReRAM operation state is stable with respect to the voltage pulse and the current pulse applied for the MRAM operation, and the MTJ element 20 after the overcurrent application can be used as a switch unit.
このＭＴＪスイッチは、ヒューズ／アンチヒューズと異なり、再書込みが可能である。さらに、ＭＲＡＭプロセスと同時に形成することができるので、ＭＴＪスイッチを作るための追加マスクやプロセスを必要としない。 Unlike the fuse / antifuse, this MTJ switch can be rewritten. Furthermore, since it can be formed at the same time as the MRAM process, no additional mask or process for making the MTJ switch is required.
たとえば、図１のＦＰＧＡ１００Ａ又は１００Ｂにおいて、論理ブロック１０２とスイッチブロック１０５の双方を、本実施例のＭＴＪ素子２０で同時に形成し、所望の素子群を選択して過電流を印加することで、選択された素子だけをスイッチブロックとして動作させることができる。そうすると、ＦＰＧＡの製造工程が著しく簡略化され、ユーザの側での書き換えやスイッチング動作を安定して行うことができる。 For example, in the FPGA 100A or 100B in FIG. 1, both the logic block 102 and the switch block 105 are simultaneously formed by the MTJ element 20 of the present embodiment, a desired element group is selected, and an overcurrent is applied to select the block. Only the formed element can be operated as a switch block. Then, the manufacturing process of the FPGA is remarkably simplified, and rewriting and switching operations on the user side can be performed stably.
図５は、ＭＴＪ素子２０を、ＦＰＧＡを構成するプログラム素子のうち、特にメモリ素子に適用するときの概略断面図である。この例では、セル選択用のトランジスタＴｒとＭＴＪ素子２０が直列に接続される１Ｔｒ−１ＭＴＪ構造を採用する。 FIG. 5 is a schematic cross-sectional view when the MTJ element 20 is applied particularly to a memory element among the program elements constituting the FPGA. In this example, a 1Tr-1MTJ structure in which a transistor Tr for cell selection and an MTJ element 20 are connected in series is adopted.
半導体基板３１の素子分離領域３２で区画された領域内に、トランジスタＴｒが配置される。トランジスタＴｒのゲート電極３５は、ワード線（不図示）に接続される。トランジスタＴｒの一方のソース・ドレイン拡散層（ソース領域）３３は、層間絶縁膜３６、４１に形成されたコンタクトプラグ３７、４０及び中継配線３９を介して、下部電極４９に接続される。下部電極４９上には、反強磁性層１２を介してＭＴＪ素子２０が配置され、ＭＴＪ素子２０は上部電極５１を介して、層間絶縁膜５３上に形成されたビット線５５に接続される。トランジスタＴｒの他方のソース・ドレイン拡散層（ドレイン領域）３３は、コンタクトプラグ３７を介してソース線（又はセンス線）３８に接続される。この例では、２つの選択トランジスタＴｒがドレイン領域３３に共通に接続され、ソース線３８は２つのメモリセルに共通に用いられる。 A transistor Tr is disposed in a region partitioned by the element isolation region 32 of the semiconductor substrate 31. The gate electrode 35 of the transistor Tr is connected to a word line (not shown). One source / drain diffusion layer (source region) 33 of the transistor Tr is connected to the lower electrode 49 via contact plugs 37 and 40 formed in the interlayer insulating films 36 and 41 and the relay wiring 39. The MTJ element 20 is disposed on the lower electrode 49 via the antiferromagnetic layer 12, and the MTJ element 20 is connected to the bit line 55 formed on the interlayer insulating film 53 via the upper electrode 51. The other source / drain diffusion layer (drain region) 33 of the transistor Tr is connected to a source line (or sense line) 38 via a contact plug 37. In this example, two selection transistors Tr are commonly connected to the drain region 33, and the source line 38 is commonly used for two memory cells.
図６（ａ）は、ＭＴＪ素子２０を、ＦＰＧＡを構成するプログラム素子のうち、特にスイッチングブロックを構成するＭＴＪスイッチに適用するときの概略断面図、図６（ｂ）はＭＴＪスイッチ６５の等価回路図である。この例では、スイッチセル選択用として用いるためと、制限電流を設けてスイッチングさせるために、１Ｔｒ−１ＭＴＪ構造を採用する。選択トランジスタＴｒのゲート電極３５は図示しないワード線に接続され、後述のように、ワード線を介して制限電圧（駆動電圧）が供給される。トランジスタＴｒの一方のソース・ドレイン拡散層３３は、層間絶縁膜３６、４１に形成されたコンタクトプラグ３７、４０および中継配線３９を介して、一対の電極４９及び５１に挟まれたＭＴＪ素子２０に接続される。ＭＴＪ素子２０はビット線５５に接続される。トランジスタＴｒの他方のソース・ドレイン拡散層３３は、コンタクトプラグ３７を介してソース線３８に接続される。 FIG. 6A is a schematic cross-sectional view when the MTJ element 20 is applied to an MTJ switch that constitutes a switching block among program elements constituting the FPGA, and FIG. 6B is an equivalent circuit of the MTJ switch 65. FIG. In this example, a 1Tr-1MTJ structure is employed for use as a switch cell selection and for switching by providing a limiting current. The gate electrode 35 of the selection transistor Tr is connected to a word line (not shown), and a limit voltage (drive voltage) is supplied via the word line as will be described later. One source / drain diffusion layer 33 of the transistor Tr is connected to the MTJ element 20 sandwiched between the pair of electrodes 49 and 51 via the contact plugs 37 and 40 formed in the interlayer insulating films 36 and 41 and the relay wiring 39. Connected. The MTJ element 20 is connected to the bit line 55. The other source / drain diffusion layer 33 of the transistor Tr is connected to a source line 38 via a contact plug 37.
図５および図６（ａ）において、半導体基板３１上にトランジスタＴｒを形成し、層間絶縁膜３６にコンタクトプラグ３７を形成し、配線３８、３９をパターニングした後、層間絶縁膜４１を堆積してコンタクトプラグ４０を形成し、平坦化するところまでは、通常のＭＯＳＦＥＴ及び多層配線工程と同様であり、その詳細は省略する。 5 and 6A, the transistor Tr is formed on the semiconductor substrate 31, the contact plug 37 is formed on the interlayer insulating film 36, the wirings 38 and 39 are patterned, and then the interlayer insulating film 41 is deposited. The process up to the formation and flattening of the contact plug 40 is the same as the normal MOSFET and multilayer wiring process, and details thereof are omitted.
図７Ａ〜７Ｆは、ＭＴＪ工程を示す概略断面図である。図７Ａにおいて、図５および図６（ａ）の層間絶縁膜４１上に、下部電極膜４２、反強磁性膜３２、磁化固定層４４を構成する各膜（図３参照）、トンネルバリア膜４５、自由層を構成する強磁性膜４６、上部電極膜４７を順次形成し、レジストマスク４８を形成する。 7A to 7F are schematic cross-sectional views showing the MTJ process. 7A, on the interlayer insulating film 41 in FIGS. 5 and 6A, each film constituting the lower electrode film 42, the antiferromagnetic film 32, the magnetization fixed layer 44 (see FIG. 3), and the tunnel barrier film 45. Then, the ferromagnetic film 46 and the upper electrode film 47 constituting the free layer are sequentially formed, and a resist mask 48 is formed.
次に、図７Ｂに示すように、ハロゲン系ガスを用いたエッチングにより、上部電極膜４７を所定の形状に加工して、上部電極５１を形成する。次に、図７Ｃに示すように、レジストマスク４８を除去し、上部電極５１をハードマスクとして、磁性材料の積層部、すなわち、強磁性層４６、トンネルバリア層４５、固定層４４、反強磁性層４３を順次エッチング加工し、フリー層１７、トンネルバリア層１６、ピンド層１５（又は磁化固定層２２）、反強磁性層１２をＣＯとＮＨ３の混合ガスを用いてエッチングする。フリー層１７、トンネルバリア層１６、およびピンド層１５（又は磁化固定層２２）で、ＭＴＪ素子２０を構成する。 Next, as shown in FIG. 7B, the upper electrode film 47 is processed into a predetermined shape by etching using a halogen-based gas to form the upper electrode 51. Next, as shown in FIG. 7C, the resist mask 48 is removed, and the upper electrode 51 is used as a hard mask to stack a magnetic material, that is, a ferromagnetic layer 46, a tunnel barrier layer 45, a fixed layer 44, and an antiferromagnetic material. The layer 43 is sequentially etched, and the free layer 17, the tunnel barrier layer 16, the pinned layer 15 (or the pinned layer 22), and the antiferromagnetic layer 12 are etched using a mixed gas of CO and NH3. The MTJ element 20 is composed of the free layer 17, the tunnel barrier layer 16, and the pinned layer 15 (or the magnetization fixed layer 22).
次に図７Ｄに示すように、ＭＴＪ素子２０を覆う所定の形状のレジストマスク５２を形成する。このレジストマスク５２は、下部電極層４２のエッチング用のマスクである。図７Ｅに示すように、エッチングにより下部電極４９を形成し、レジストマスク５２を除去して、全面に層間絶縁膜５３を堆積する。その後、上部電極５１の表面が露出するまで表面を研磨して平坦化する。最後に図７Ｆに示すように、層間絶縁膜５３上に所定の形状のビット線５５を形成する。 Next, as shown in FIG. 7D, a resist mask 52 having a predetermined shape that covers the MTJ element 20 is formed. The resist mask 52 is a mask for etching the lower electrode layer 42. As shown in FIG. 7E, the lower electrode 49 is formed by etching, the resist mask 52 is removed, and an interlayer insulating film 53 is deposited on the entire surface. Thereafter, the surface is polished and planarized until the surface of the upper electrode 51 is exposed. Finally, as shown in FIG. 7F, a bit line 55 having a predetermined shape is formed on the interlayer insulating film 53.
図８は素子機能に応じた書き込みパルスの例を示す図である。図８（ａ）はＭＲＡＭ動作するＭＴＪメモリ素子への書き込みパルスの例を、図８（ｂ）はＲｅＲＡＭ動作するＭＴＪスイッチへの書き込みパルスの例を示す。 FIG. 8 is a diagram illustrating an example of a write pulse corresponding to the element function. FIG. 8A shows an example of a write pulse to an MTJ memory element that operates in MRAM, and FIG. 8B shows an example of a write pulse to an MTJ switch that operates in ReRAM.
図８（ａ）において、たとえばスピン平行状態ＲPにすることによって情報"１"を書き込む場合、振幅＋３．６ｍＡ、パルス幅５０ｎｓの電流パルスを印加する。スピン反平行状態ＲAPにして情報"０"を書き込む場合、逆方向のスピン電流、すなわち、振幅−３．６ｍＡ、パルス幅５０ｎｓの電流パルスを印加する。パルス幅をより短くする場合は、振幅の絶対値を大きくする。電流パルスの振幅は、ＭＴＪのサイズが小さいほど、小さくなる。また、磁性膜質・構造を改造することで、減少することが期待できる。 In FIG. 8A, when information “1” is written by making the spin parallel state R P , for example, a current pulse having an amplitude of +3.6 mA and a pulse width of 50 ns is applied. If in the spin antiparallel state R AP writing information "0", the reverse direction of the spin current, i.e., to apply amplitude -3.6MA, a current pulse having a pulse width 50 ns. When the pulse width is made shorter, the absolute value of the amplitude is increased. The amplitude of the current pulse decreases as the MTJ size decreases. In addition, it can be expected to decrease by modifying the magnetic film quality and structure.
読み出し時は、たとえば正の読み出し電流を印加してＭＴＪ素子２０に流れる電流を検出し、読み出し用の参照セルに流れる参照電流との差電流を検出することによって、情報"１"、"０"を判断する。 At the time of reading, for example, a positive read current is applied to detect a current flowing through the MTJ element 20, and a difference current from a reference current flowing through a read reference cell is detected, thereby information “1”, “0”. Judging.
図８（ｂ）のＲｅＲＡＭ動作によるスイッチングでは、たとえば、高抵抗から低抵抗への切り換えるときの書き込みを「セット」、低抵抗から高抵抗へ切り換えるときの書き込みを「リセット」とする。また、ＭＴＪ素子２０の高抵抗状態の抵抗をＲH、低抵抗状態の抵抗をＲLとする。 In the switching by the ReRAM operation in FIG. 8B, for example, writing when switching from high resistance to low resistance is “set”, and writing when switching from low resistance to high resistance is “reset”. The resistance of the MTJ element 20 in the high resistance state is R H and the resistance in the low resistance state is R L.
セット（高抵抗から低抵抗への書き込み）時には、図６（ア）の選択トランジスタＴｒに所定の駆動電圧Ｖgを印加してオン状態にする。このとき、選択トランジスタのゲートに印加する駆動電圧Ｖgは、選択トランジスタＴｒのチャネル抵抗Ｒtrが、ＭＴＪ素子２０の高抵抗値ＲHに対して十分に小さく、ＭＴＪ素子２０の低抵抗値ＲLに対して十分に大きくなるように設定する（ＲL<<Ｒtr<<ＲH）。 At the time of setting (writing from high resistance to low resistance), a predetermined drive voltage Vg is applied to the selection transistor Tr in FIG. At this time, the drive voltage Vg applied to the gate of the selection transistor is such that the channel resistance R tr of the selection transistor Tr is sufficiently smaller than the high resistance value R H of the MTJ element 20 and the low resistance value R L of the MTJ element 20 (R L << R tr << R H ).
ビット線５５に電圧Ｖbを印加し、ＭＴＪ素子２０をセットするのに要する電圧、或いはこれよりやや大きいバイアス電圧を印加する。図８（ｂ）の例では、約２Ｖのバイアス電圧を１０ｎｓ〜１ｍｓのパルス幅で印加する。このとき、選択トランジスタＴｒのチャネル抵抗Ｒtrは、ＭＴＪ素子２０の高抵抗値RHに対して十分に小さくなるように制御されているため、ビット線５５から印加した電圧Ｖbのほとんどが、高抵抗状態のＭＴＪ素子２０に印加される。また、ＶbはＭＴＪ素子２０のセット電圧Ｖset以上の値に設定されているため、ＭＴＪ素子２０は高抵抗状態から低抵抗状態にセットされる。 A voltage Vb is applied to the bit line 55, and a voltage required for setting the MTJ element 20 or a bias voltage slightly higher than this is applied. In the example of FIG. 8B, a bias voltage of about 2 V is applied with a pulse width of 10 ns to 1 ms. At this time, since the channel resistance R tr of the selection transistor Tr is controlled to be sufficiently smaller than the high resistance value R H of the MTJ element 20, most of the voltage Vb applied from the bit line 55 is high. It is applied to the MTJ element 20 in the resistance state. Since Vb is set to a value equal to or higher than the set voltage Vset of the MTJ element 20, the MTJ element 20 is set from the high resistance state to the low resistance state.
セット動作時の選択トランジスタＴｒのチャネル抵抗Ｒtrを高めに制御しておくことにより、ＭＴＪ素子が高抵抗状態から低抵抗状態にセットした直後に、ビット線の電圧Ｖｂのほとんどが選択トランジスタに印加されることとなり、ＭＴＪ素子２０及び選択トランジスタＴｒを流れる電流は、選択トランジスタＴｒの素子抵抗によって制限される。すなわち、選択トランジスタＴｒを電流制限素子として用いることができる。 By controlling the channel resistance R tr of the selection transistor Tr during the set operation to be high, most of the bit line voltage Vb is applied to the selection transistor immediately after the MTJ element is set from the high resistance state to the low resistance state. Thus, the current flowing through the MTJ element 20 and the selection transistor Tr is limited by the element resistance of the selection transistor Tr. That is, the selection transistor Tr can be used as a current limiting element.
リセット（低抵抗から高抵抗への書込み）時には、まず、選択トランジスタＴｒのゲート電極３５に所定の駆動電圧を印加してオン状態にする。このときは、選択トランジスタＴｒのチャネル抵抗ＲtrがＭＴＪ素子２０の低抵抗値ＲLよりも十分に小さくなるように、選択トランジスタＴｒのゲート電圧を調整しておく。 When resetting (writing from low resistance to high resistance), first, a predetermined drive voltage is applied to the gate electrode 35 of the selection transistor Tr to turn it on. At this time, the gate voltage of the selection transistor Tr is adjusted so that the channel resistance R tr of the selection transistor Tr is sufficiently smaller than the low resistance value R L of the MTJ element 20.
次いで、ビット線５５に、ＭＴＪ素子２０をリセットするのに要する電圧、或いはこれよりやや大きいバイアス電圧Ｖbを印加する。図８（ｂ）の例では、約１．５Ｖのバイアス電圧を印加する。印加したバイアス電圧は、ＭＴＪ素子２０の低抵抗値ＲL及び選択トランジスタＴｒのチャネル抵抗Ｒtrに応じてそれぞれに分配される。このとき、選択トランジスタＴｒのチャネル抵抗Ｒtrは、ＭＴＫ素子の低抵抗値ＲLよりも十分に小さいため、印加したバイアス電圧のほとんどはＭＴＪ素子２０に印加される。これにより、ＭＴＪ素子２０は、低抵抗状態から高抵抗状態に遷移する。（電圧パルスに代えて、電流パルスを印加してリセットしてもよい。）
リセット過程ではＭＴＪ素子２０が高抵抗状態に切り換わった瞬間、ほぼ全バイアス電圧がＭＴＪ素子２０と選択トランジスタＴｒに配分されるため、このバイアス電圧によってＭＴＪ素子が再度セットされることを防止する必要がある。このため、ビット線５５に供給するリセット用のバイアス電圧は、セット用のバイアス電圧よりも小さくしなければならない。すなわち、リセット過程では、選択トランジスタＴｒのチャネル抵抗Ｒtrが低抵抗値ＲLよりも十分に小さくなるように、選択トランジスタＴｒのゲート電圧を調整するとともに、ビット線５５に印加するバイアス電圧Ｖｂを、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。
Next, a voltage required for resetting the MTJ element 20 or a slightly higher bias voltage Vb is applied to the bit line 55. In the example of FIG. 8B, a bias voltage of about 1.5V is applied. The applied bias voltage is distributed according to the low resistance value R L of the MTJ element 20 and the channel resistance R tr of the selection transistor Tr. At this time, since the channel resistance R tr of the selection transistor Tr is sufficiently smaller than the low resistance value R L of the MTK element, most of the applied bias voltage is applied to the MTJ element 20. As a result, the MTJ element 20 transitions from the low resistance state to the high resistance state. (It may be reset by applying a current pulse instead of a voltage pulse.)
In the reset process, almost the entire bias voltage is distributed to the MTJ element 20 and the selection transistor Tr at the moment when the MTJ element 20 is switched to the high resistance state. Therefore, it is necessary to prevent the MTJ element from being set again by this bias voltage. There is. Therefore, the reset bias voltage supplied to the bit line 55 must be smaller than the set bias voltage. That is, in the reset process, the gate voltage of the selection transistor Tr is adjusted so that the channel resistance R tr of the selection transistor Tr is sufficiently smaller than the low resistance value R L , and the bias voltage Vb applied to the bit line 55 is Set the voltage above the voltage necessary for resetting and below the voltage necessary for setting.
リセット過程では、電圧パルスだけでなく電流パルスを印加して、ＭＴＪ素子をリセット状態に切り換えることができる。このときの電流パルスは、図８（ｂ）の例では、約２０ｍＡの振幅とした。リセット後に再セットするのを防ぐため、約１．５Ｖの電圧以下に制限しておく必要がある。 In the reset process, the MTJ element can be switched to the reset state by applying a current pulse as well as a voltage pulse. The current pulse at this time has an amplitude of about 20 mA in the example of FIG. In order to prevent resetting after reset, it is necessary to limit the voltage to about 1.5 V or less.
図９は、上述したＭＴＪ素子２０が適用されるアレイスタイルＦＰＧＡ６０の構成例を示す概略平面図である。ＦＰＧＡ６０は、格子状に並べた論理ブロック６１と、論理ブロック６１同士をつなぐ配線領域とを含む。スイッチブロック６３は、縦横の配線が交差する点に位置し、配線同士を接続する役割を果たす。コネクションブロック６２は、スイッチブロック６３の間に位置し、論理ブロック６１の入出力ピン（不図示）と配線を接続する役割を果たす。論理ブロック６１へは、入出力（Ｉ／Ｏ）ブロック６４から結線（コンフィギュレーション）情報が入力される。 FIG. 9 is a schematic plan view showing a configuration example of an array style FPGA 60 to which the above-described MTJ element 20 is applied. The FPGA 60 includes logic blocks 61 arranged in a lattice pattern and a wiring region that connects the logic blocks 61. The switch block 63 is located at a point where the vertical and horizontal wirings intersect and plays a role of connecting the wirings. The connection block 62 is located between the switch blocks 63 and plays a role of connecting wirings with input / output pins (not shown) of the logic block 61. Connection information (configuration) is input from the input / output (I / O) block 64 to the logic block 61.
論理ブロック６１は、入力数以下の任意の論理関数を実現するブロックであり、特に図示はしないが、たとえば、不揮発性メモリベースのルックアップテーブル、Ｄ型フリップフロップ、セレクタ、レジスタ等を含む。不揮発性メモリベースのルックアップテーブルは、図５に示すＭＴＪプログラム素子で構成され、入力される結線情報を保持する。 The logic block 61 is a block that realizes an arbitrary logic function equal to or less than the number of inputs, and includes, for example, a non-volatile memory-based lookup table, a D-type flip-flop, a selector, a register, and the like, although not particularly illustrated. The non-volatile memory-based lookup table is composed of the MTJ program elements shown in FIG. 5, and holds input connection information.
図１０（ａ）と図１０（ｂ）は、図９に示すスイッチブロック６３とコネクションブロック６２の構成例をそれぞれ示す図である。図１０（ａ）において、配線チャネルは４本のトラックから構成されており、同じトラックには６つのスイッチが配置される。これらのスイッチは、図６に示すＭＴＪスイッチ６３である。図１０（ｂ）において、配線チャネルから論理ブロック６１への接続はマルチプレクサ６６により行われ、論理ブロック６１から配線チャネルへの接続は、ＭＴＪスイッチ６５を介していずれかのトラックを選択することができる。 FIG. 10A and FIG. 10B are diagrams respectively showing configuration examples of the switch block 63 and the connection block 62 shown in FIG. In FIG. 10A, the wiring channel is composed of four tracks, and six switches are arranged on the same track. These switches are the MTJ switches 63 shown in FIG. In FIG. 10B, the connection from the wiring channel to the logic block 61 is made by the multiplexer 66, and the connection from the logic block 61 to the wiring channel can select any track via the MTJ switch 65. .
このようなＦＰＧＡ６０を作製するときは、基板上に、論理ブロック６１に含まれるＭＴＪ素子２０と、スイッチブロック６３およびコネクションブロック６２に含まれるＭＴＪ素子２０を、同じ工程で同時に形成する。そして、スイッチ手段として機能するＭＴＪ素子のみに選択的に、電流制限を設けた状態で一定の電圧を印加するか、あるいは過電流を印加することにより、リセット／セット間を遷移するＭＴＪスイッチとして使用する。一定電圧あるいは過電流を印加しないＭＴＪ素子は、スピン平行／反平行状態を遷移するＭＴＪメモリ素子として使用する。このとき、図４を参照して説明したように、ＭＴＪスイッチのオフ抵抗はＭＴＪメモリ素子のオフ抵抗よりも数桁大きいので、安定したスイッチングを行うことができる。 When manufacturing such an FPGA 60, the MTJ element 20 included in the logic block 61 and the MTJ element 20 included in the switch block 63 and the connection block 62 are simultaneously formed on the substrate in the same process. And, it is used as an MTJ switch that makes a transition between reset / set by selectively applying a constant voltage or applying an overcurrent to only the MTJ element that functions as a switching means. To do. An MTJ element to which no constant voltage or overcurrent is applied is used as an MTJ memory element that transitions between a spin parallel / antiparallel state. At this time, as described with reference to FIG. 4, the off-resistance of the MTJ switch is several orders of magnitude larger than the off-resistance of the MTJ memory element, so that stable switching can be performed.
図１１（ａ）は、実施形態のＭＴＪスイッチの効果を、従来のＳＲＡＭ及びパストランジスタで構成したスイッチと比較する表、図１１（ｂ）は、実施形態のＭＴＪスイッチとその他の方式のスイッチとを比較した表である。図１１（ａ）に示すように、ＳＲＡＭとパストランジスタでスイッチを構成した場合、１２０Ｆ2の面積を要し、接続抵抗（オン抵抗）は２ｋΩと高い。また、必ずトランジスタ層と配線層が必要である。これに対し、ＭＴＪスイッチは、占有面積はわずか８Ｆ2と非常に微細である。ＭＴＪの抵抗は５０Ωと低いが、接続トランジスタの抵抗に依存している。
図１１（ｂ）に示すように、不揮発性という特性と微細化という観点からは、アンチヒューズやフラッシュ素子も実施形態のＭＴＪスイッチと同様の効果を有する。しかし、アンチヒューズは、１回書き込みのみに有効であり、消去や再書き込みをすることはできない。フラッシュは消去および再書き込み可能であるが、オン抵抗がきわめて高く、寄生容量も大きい。
FIG. 11A is a table for comparing the effect of the MTJ switch of the embodiment with a switch configured by a conventional SRAM and a pass transistor, and FIG. 11B shows the MTJ switch of the embodiment and other types of switches. It is the table which compared. As shown in FIG. 11A, when a switch is configured with SRAM and a pass transistor, an area of 120F 2 is required, and the connection resistance (ON resistance) is as high as 2 kΩ. In addition, a transistor layer and a wiring layer are always necessary. On the other hand, the MTJ switch occupies a very fine area of only 8F 2 . The MTJ has a low resistance of 50Ω, but depends on the resistance of the connecting transistor.
As shown in FIG. 11B, from the viewpoint of non-volatile characteristics and miniaturization, the antifuse and the flash element have the same effects as the MTJ switch of the embodiment. However, the antifuse is effective only for writing once, and cannot be erased or rewritten. Flash can be erased and rewritten, but has very high on-resistance and large parasitic capacitance.
以上述べたように、実施形態のＭＴＪ素子は、従来のスピン平行／反平行状態の２値に加えて、リセット／セット状態の別の２値での書き込みが可能である。リセット／セット状態間を遷移するＭＴＪ素子をＭＴＪスイッチとして用いる場合は、スイッチング素子に要求される性能、すなわち、素子面積の微細さ、小さなオン抵抗と大きなオフ抵抗、低い寄生容量、不揮発性、書き換え可能という条件をすべて満たす。加えて、標準プロセスに沿って高歩留まりで製造可能という効果も有する。 As described above, the MTJ element of the embodiment can perform writing in another binary value in the reset / set state in addition to the conventional binary value in the spin parallel / antiparallel state. When an MTJ element that transitions between reset / set states is used as an MTJ switch, the performance required for the switching element, that is, the fineness of the element area, small on-resistance and large off-resistance, low parasitic capacitance, non-volatility, rewriting Satisfy all possible conditions. In addition, it has the effect that it can be manufactured at a high yield along the standard process.
特に、実施形態では、プログラムロジックのメモリ素子と、スイッチ素子を同時に同じ構成のＭＴＪ素子として作製可能であり、所望のＭＴＪ素子を選択して、一定電圧、または過電流を印加することで、特定のＭＴＪ素子をＭＴＪスイッチとして機能させることが可能になる。 In particular, in the embodiment, the memory element of the program logic and the switch element can be simultaneously manufactured as an MTJ element having the same configuration, and the specific MTJ element is selected by selecting a desired MTJ element and applying a constant voltage or an overcurrent. The MTJ element can function as an MTJ switch.
以上、特定の実施形態に基づいて本発明を説明したが、これらの例に限定されるものではない。たとえば、ＭＴＪ素子をメモリ素子として用いる場合、スピン電流注入型だけではなく、配線書き込み方式のＭＲＡＭにも応用することができる。この場合、書き込みワード線とビット線に同時に電流を流し、電流が発生する磁場によってフリー層のスピンの無機を反転させる。磁場の向きはビット線電流の方向の変更に応じて変化する。たとえば±２００［Ｏｅ］の磁場を印加してＭＲＡＭメモリとして機能するＭＴＪ素子に、一定電圧、または過電流を印加することで、リセット／セット状態変化するＭＴＪスイッチとして機能させることが可能である。 Although the present invention has been described based on specific embodiments, the present invention is not limited to these examples. For example, when an MTJ element is used as a memory element, it can be applied not only to a spin current injection type but also to an MRAM using a wiring writing method. In this case, current is simultaneously applied to the write word line and the bit line, and the inorganicity of the spin in the free layer is reversed by the magnetic field generated by the current. The direction of the magnetic field changes according to the change in the direction of the bit line current. For example, by applying a constant voltage or an overcurrent to an MTJ element that functions as an MRAM memory by applying a magnetic field of ± 200 [Oe], it can function as an MTJ switch that changes a reset / set state.
さらに、いったん過電流の印加によりリセット／セット遷移可能状態になった後は、スピン平行／反平行状態へは戻らないという観点からは、ＭＴＪ素子をヒューズまたはアンチヒューズとして機能させることも可能である。この場合は、不正コピー防止用のライトワンスメモリに適用することも可能である。 Furthermore, once the reset / set transition is enabled by applying an overcurrent, the MTJ element can function as a fuse or antifuse from the viewpoint of not returning to the spin parallel / antiparallel state. . In this case, it can be applied to a write-once memory for preventing unauthorized copying.
１０ ＭＴＪ構造
１２ 反強磁性層
１５ 強磁性層（ピンド層）
１６ トンネルバリア層
１７ 強磁性層（フリー層）
２０ ＭＴＪ素子
２２ 磁化固定層
２１ キャップ層兼上部電極
４９ 下部電極
５１ 上部電極
５５ ビット線
６０ ＦＰＧＡ（半導体装置又はプログラマブルロジックデバイス）
６１ 論理ブロック
６２ コネクションブロック
６３ スイッチブロック
６５ ＭＴＪスイッチ
Ｔｒ 選択トランジスタ
10 MTJ structure 12 Antiferromagnetic layer 15 Ferromagnetic layer (pinned layer)
16 Tunnel barrier layer 17 Ferromagnetic layer (free layer)
20 MTJ element 22 Magnetization fixed layer 21 Cap layer / upper electrode 49 Lower electrode 51 Upper electrode 55 Bit line 60 FPGA (semiconductor device or programmable logic device)
61 logic block 62 connection block 63 switch block 65 MTJ switch Tr selection transistor
Claims (7)
単一の前記磁気トンネル素子が、
第１の抵抗状態と、前記第１の抵抗状態よりも高抵抗の第２の抵抗状態の間を遷移する第１機能と、
前記第１の抵抗状態より低抵抗の第３の抵抗状態と、前記第２の抵抗状態よりも高抵抗の第４の抵抗状態の間を遷移する第２機能と、
を有し、前記第２機能は、前記磁気トンネル素子に対する電流制限下での一定電圧の印加または過電流の印加により不可逆的に発現することを特徴とする磁気トンネル素子。 A magnetic tunnel element having a pair of ferromagnetic layers and a tunnel barrier layer sandwiched between the ferromagnetic layers,
A single magnetic tunnel element,
A first function for transitioning between a first resistance state and a second resistance state having a higher resistance than the first resistance state;
A second function that transitions between a third resistance state having a lower resistance than the first resistance state and a fourth resistance state having a higher resistance than the second resistance state;
Have a, the second function is a magnetic tunnel device characterized by expressing irreversibly by the application of the applied or overcurrent of a constant voltage under current limits for the magnetic tunnel device.
前記基板上の前記第１の領域と異なる第２の領域に前記第１機能の磁気トンネル素子と同一プロセス、同一構成で形成され、前記第１の抵抗状態より低抵抗の第３の抵抗状態と、前記第２の抵抗状態よりも高抵抗の第４の抵抗状態の間を遷移する第２機能の磁気トンネル素子を有する第２機能ブロックと
を備え、前記第２機能は前記第１機能に対して不可逆的に発現することを特徴とする半導体装置。 A first magnetic tunnel element having a first function formed in a first region on a substrate and transitioning between a first resistance state and a second resistance state having a higher resistance than the first resistance state. Functional blocks,
Wherein the first functional magnetic tunnel device in the same process in a second area different from the first region on the substrate, are formed in the same configuration, the third resistance state of low resistance than the first resistance state And a second functional block having a magnetic tunnel element having a second function for transitioning between a fourth resistance state having a higher resistance than the second resistance state , wherein the second function is the first function. A semiconductor device characterized by being irreversibly expressed .
前記磁気トンネル素子に電流制限下での一定電圧、または過電流を印加して、前記第１の抵抗状態より低抵抗の第３の抵抗状態と、前記第２の抵抗状態よりも高抵抗の第４の抵抗状態の間を遷移する第２機能を不可逆的に発現させる
工程を含むことを特徴とする半導体装置の製造方法。 A pair of ferromagnetic layers and a tunnel barrier layer sandwiched between the ferromagnetic layers, and a first resistance state and a second resistance higher than the first resistance state according to the direction of magnetization. Producing a magnetic tunnel element having a first function of transitioning between resistance states;
Applying a constant voltage or an overcurrent under current limit to the magnetic tunnel element, a third resistance state having a lower resistance than the first resistance state, and a first resistance having a higher resistance than the second resistance state. the method of manufacturing a semiconductor device which comprises an irreversibly Ru expressed <br/> step a second function of the transition between the 4 resistance states.
前記複数の磁気トンネル素子の少なくとも一部に選択的に電流制限下での一定電圧、または過電流を印加して、前記第１の抵抗状態より低抵抗の第３の抵抗状態と、前記第２の抵抗状態よりも高抵抗の第４の抵抗状態の間を遷移する第２機能を不可逆的に発現させて、前記第２機能を有する素子群を形成する
工程を含むことを特徴とする半導体装置の製造方法。 Each includes a pair of ferromagnetic layers and a tunnel barrier layer sandwiched between the ferromagnetic layers, and has a first resistance state and a resistance higher than that of the first resistance state according to the direction of magnetization. Producing a plurality of magnetic tunnel elements having a first function of transitioning between two resistance states;
A third resistance state having a lower resistance than the first resistance state by selectively applying a constant voltage under a current limit or an overcurrent to at least a part of the plurality of magnetic tunnel elements; A step of forming an element group having the second function by irreversibly expressing a second function of transitioning between a fourth resistance state having a higher resistance than the first resistance state. Manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007224441A JP5326242B2 (en) | 2007-08-30 | 2007-08-30 | Magnetic tunnel element, semiconductor device using the same, and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007224441A JP5326242B2 (en) | 2007-08-30 | 2007-08-30 | Magnetic tunnel element, semiconductor device using the same, and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009059807A JP2009059807A (en) | 2009-03-19 |
| JP5326242B2 true JP5326242B2 (en) | 2013-10-30 |
Family
ID=40555308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007224441A Expired - Fee Related JP5326242B2 (en) | 2007-08-30 | 2007-08-30 | Magnetic tunnel element, semiconductor device using the same, and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5326242B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5415547B2 (en) | 2009-09-25 | 2014-02-12 | 株式会社東芝 | Pass transistor circuit with memory function and switching box circuit having this pass transistor circuit |
| JP5598975B2 (en) | 2010-09-02 | 2014-10-01 | 独立行政法人理化学研究所 | Spin injection source and manufacturing method thereof |
| KR102720241B1 (en) * | 2019-05-23 | 2024-10-21 | 에스케이하이닉스 주식회사 | non-volatile memory device and method of fabricating the same |
| CN113614920B (en) * | 2020-03-05 | 2025-02-07 | Tdk株式会社 | Magnetic Recording Array |
| JP2024017480A (en) * | 2022-07-28 | 2024-02-08 | ソニーセミコンダクタソリューションズ株式会社 | Storage device, electronic equipment, and storage device control method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100885184B1 (en) * | 2007-01-30 | 2009-02-23 | 삼성전자주식회사 | Memory device having resistance characteristics that can be controlled independently by electric and magnetic fields, and method of operation thereof |
-
2007
- 2007-08-30 JP JP2007224441A patent/JP5326242B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009059807A (en) | 2009-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113129955B (en) | Magnetic memory device and magnetic memory and method for manufacturing the same | |
| CN108538328B (en) | A kind of data writing method of magnetic memory | |
| KR101414485B1 (en) | Improved high capacity, low cost multi-state magnetic memory | |
| KR100885184B1 (en) | Memory device having resistance characteristics that can be controlled independently by electric and magnetic fields, and method of operation thereof | |
| JP5477371B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| US8923044B2 (en) | MTP MTJ device | |
| KR20090113327A (en) | Nonvolatile Magnetic Memory Devices with Graded Layers | |
| JP2011008861A (en) | Memory | |
| KR101375389B1 (en) | Magnetic memory element, magnetic memory device, spin transistor, and integrated circuit | |
| US7755153B2 (en) | Structure and method for a magnetic memory device with proximity writing | |
| KR101361568B1 (en) | Non-volatile memory cell with lateral pinning | |
| KR102442363B1 (en) | Cross-Point Spin Transfer Torque Magnetoresistive Memory Array and Method for Manufacturing Same | |
| JP5326242B2 (en) | Magnetic tunnel element, semiconductor device using the same, and manufacturing method thereof | |
| US8446752B2 (en) | Programmable metallization cell switch and memory units containing the same | |
| KR102337388B1 (en) | Magnetic cell, magnetic memory and method for their manufacture | |
| JP2005526351A (en) | MRAM cell and array structure with maximum read signal and reduced electromagnetic interference | |
| WO2017052565A1 (en) | Self-aligned memory array | |
| JP2007258533A (en) | Semiconductor memory device and driving method thereof | |
| TWI381385B (en) | Memory structure with embeded multi-type memory | |
| JP5723311B2 (en) | Magnetic tunnel junction device and magnetic memory | |
| TW202221892A (en) | Memory device and memory circuit | |
| TWI653738B (en) | Semiconductor integrated circuit | |
| US20220208853A1 (en) | Magnetic memory and reading/writing method thereof | |
| KR20080061765A (en) | MRAM-PRMA composite memory device and method of manufacturing the same | |
| JP2006278645A (en) | Magnetic memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100517 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121102 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121211 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130208 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130226 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130522 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20130529 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130625 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130708 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |