JP5321000B2 - レベルシフト回路 - Google Patents

Description

本発明は、ハーフブリッジもしくはフルブリッジ構成のスイッチにおいて必要とされるレベルシフトを与えるレベルシフト回路に関する。

従来のレベルシフト回路として、例えば、特許文献１に記載されたレベルシフト回路が知られている。

このレベルシフト回路においては、ハーフブリッジ構成のハイサイドスイッチとローサイドスイッチとの中点におけるハイサイドグランド電位は、ハイサイドスイッチ及びローサイドスイッチのオン／オフ動作に同期して、グランド電位に対して例えばゼロボルトから最大で４００Ｖと大きく電圧レベルが変化する。このため、ハイサイドスイッチのゲートにはハイサイドグランド電位よりも高い電位を印加するハイサイドドライバが用いられる。

また、２つの受動デバイスとして第１コンデンサと第２コンデンサとが設けられ、パルス信号の立ち上がりエッジが第１ドライバを介して第１コンデンサに入力され、パルス信号の立ち上がりエッジがインバータを介して立ち下がりエッジとなって第２コンデンサに入力される。第１コンデンサと第２コンデンサとは、立ち上がりエッジ及び立ち下がりエッジにより、必要とされる電流を生じさせるように機能する。

即ち、第１コンデンサと第２コンデンサにおいて、一時的な電流を生じさせ、その一時的な電流を利用して、ハーフブリッジドライバ又は同様なタイプの回路を適正に駆動するために必要とされる適正な時点でラッチをセット又はリセットする。ラッチからのセット信号又はリセット信号でハイサイドドライバがハイサイドスイッチをオン又はオフさせる。

以上の構成においては、第１コンデンサ及び第２コンデンサの充電電圧がセット信号、リセット信号によらず、外的要因によって変化すると、第１コンデンサ及び第２コンデンサに一時的な電流が流れる。
特表２００５−５１２４４４号公報

以上の構成において、ハーフブリッジ構成のハイサイドスイッチとローサイドスイッチとの中点にはトランスやリアクトルなどのインダクタンス負荷が接続されている場合がある。ここで、ハイサイドスイッチとローサイドスイッチによるスイッチング動作による電圧変動、電流変動によって前記インダクタンス負荷のインダクタンス成分によって振動が発生する。

ハイサイドスイッチとローサイドスイッチとの中点はハイサイドドライバのハイサイドグランド電位となるため、この振動によってハイサイドドライバのハイサイド電位全体が振動する。この要因によって、第１コンデンサ及び第２コンデンサの充電電圧がセット信号、リセット信号によらず前記振動によって変化すると、第１コンデンサ及び第２コンデンサに一時的な電流が流れてしまう。このため、ラッチ回路が誤動作しハイサイドスイッチへの信号伝達不良が発生する。

また、従来のレベルシフト回路では、図１０に示すように、リセット信号Ｒｅｓｅｔがハイレベルで入力された後、ハイサイドグランド電位ＶＳが大幅に低下すると、第１コンデンサＣ１、第２コンデンサＣ２のハイサイドの電位はハイレベルとなる。また、リセット信号Ｒｅｓｅｔの受信からセット信号Ｓｅｔが受信可能となるまでには、第１及び第２コンデンサＣ１，Ｃ２の一定の放電期間を設ける必要がある。

しかし、ハイサイドグランド電位ＶＳの低下に対して、第１コンデンサＣ１、第２コンデンサＣ２のハイサイドの電位が緩やかに低下していくため、第１及び第２コンデンサＣ１，Ｃ２の放電時間のバラツキにより誤動作を発生することがある。

本発明は、コンデンサの放電時間のバラツキによる誤動作を防止して、少ない時間で次の信号の待ち受け状態に移行できるレベルシフト回路を提供することにある。

上記課題を解決するために、請求項１の発明は、第１電圧レベルを第１電圧レベルとは異なる第２電圧レベルに変換するレベルシフト回路であって、前記第２電圧レベルの論理電圧状態を第１コンデンサを介してセットするセット信号を送信するセットレベル回路と、前記第２電圧レベルの論理電圧状態を第２コンデンサを介してリセットするリセット信号を送信するリセットレベル回路と、前記リセットレベル回路により前記第２電圧レベルの論理電圧状態がリセットされたとき前記第１コンデンサの一端の電圧を放電させ、この放電が完了した後に、前記第２コンデンサの一端の電圧を放電させる充放電回路とを備えることを特徴とする。

請求項２の発明は、請求項１記載のレベルシフト回路において、前記各コンデンサの一端は、前記第２電圧レベルの論理電圧状態によりクランプ又は開放されることを特徴とする。

請求項３の発明は、第１電圧レベルを第１電圧レベルとは異なる第２電圧レベルに変換するレベルシフト回路であって、前記第２電圧レベルの論理電圧状態を第１コンデンサを介してセットするセット信号を送信するセットレベル回路と、前記第２電圧レベルの論理電圧状態を第２コンデンサを介してリセットするリセット信号を送信するリセットレベル回路と、前記第２電圧レベルで前記セット信号及び前記リセット信号を検出するための基準値を第３コンデンサを介して設定する基準レベル回路と、前記リセットレベル回路により前記第２電圧レベルの論理電圧状態がリセットされたとき前記第１コンデンサの一端の電圧を放電させ、この放電が完了した後に、前記第２コンデンサの一端の電圧を放電させる充放電回路とを備えることを特徴とする。

請求項４の発明は、請求項３記載のレベルシフト回路において、前記充放電回路は、前記リセットレベル回路により前記第２電圧レベルの論理電圧状態がリセットされたとき前記第１コンデンサの一端の電圧を放電させると同時に、前記基準レベル回路をリセットし、この放電が完了した後に、前記第２コンデンサの一端の電圧を放電させることを特徴とする。

請求項５の発明は、請求項３記載のレベルシフト回路において、前記セットレベル回路は、前記セット信号と前記基準レベル回路で設定された基準値の信号との電位差を検出し、前記電位差が所定値以上である場合に論理電圧状態をセットし、前記リセットレベル回路は、前記リセット信号と前記基準値の信号との電位差を検出し、前記電位差が前記所定値以上である場合に論理電圧状態をリセットすることを特徴とする。

請求項６の発明は、請求項３乃至請求項５のいずれか１項記載のレベルシフト回路において、前記各コンデンサの一端は、前記第２電圧レベルの論理電圧状態によりクランプ又は開放されることを特徴とする。

本発明によれば、充放電回路は、リセットレベル回路により第２電圧レベルの論理電圧状態がリセットされたとき第１コンデンサの一端の電圧を放電させ、この放電が完了した後に、第２コンデンサの一端の電圧を放電させるので、ハイサイドグランド電位の低下に応じて各コンデンサのハイサイドの電位を瞬時に低下させて、コンデンサの放電時間のバラツキによる誤動作を防止でき、少ない時間で次の信号の待ち受け状態に移行できる。

以下、本発明の実施の形態のレベルシフト回路を図面を参照しながら詳細に説明する。

図１は本発明の実施例１のレベルシフト回路を示す回路構成図である。図１に示すレベルシフト回路は、ローサイド回路１ａ、ハイサイド回路２ａ、ローサイド回路１ａ及びハイサイド回路２ａ間を接続する第１及び第２コンデンサＣ１，Ｃ２を有して構成されている。

ローサイド回路１ａは、バッファ１１、バッファ１２、第１及び第２クランプ回路１３，１４を有して構成されている。バッファ１１は、セット入力端子から入力されたセット信号に同期して第１コンデンサＣ１を駆動する。バッファ１２は、リセット入力端子から入力されたリセット信号に同期して第２コンデンサＣ２を駆動する。

第１クランプ回路１３は、入力側がバッファ１１の出力に接続され、出力側が第１コンデンサＣ１の一端に接続され、ローサイド端子電圧を一定の範囲内の電圧にクランプする。第２クランプ回路１４は、入力側がバッファ１２の出力に接続され、出力側が第２コンデンサＣ２の一端に接続され、ローサイド端子電圧を一定の範囲内の電圧にクランプする。

ハイサイド回路２ａは、信号検出回路２０を有して構成されている。信号検出回路２０には第１コンデンサＣ１の他端と第２コンデンサＣ２の他端とが接続されている。信号検出回路２０は、本発明のセットレベル回路及びリセットレベル回路に対応し、第１コンデンサＣ１の他端の電圧を検出し、セット信号を受信し、第２コンデンサＣ２の他端の電圧を検出し、リセット信号を受信する。

ラッチ（図示せず）は、信号検出回路２０からの検出信号により出力信号を生成する。第１及び第２コンデンサＣ１，Ｃ２は、ハイサイド回路２ａとローサイド回路１ａ間のセット信号、リセット信号の送受信にそれぞれ使用される。

図２は本発明の実施例１のレベルシフト回路内のローサイド回路を示す回路構成図である。

図２に示すバッファ１１において、バッファ１１には電流源Ｉ１０，Ｉ１１が接続されている。図２に示す第１クランプ回路１３において、ＮＰＮ型のトランジスタＱ１０とＰＮＰ型のトランジスタＱ１１と電流源Ｉ１２とで第１プラスクランプ回路を構成する。第１プラスクランプ回路は、第１コンデンサＣ１のローサイド電位がＶｒｅｇ電位以上になることを防止する。トランジスタＱ１０のベースとコレクタは電源Ｖｒｅｇに接続され、トランジスタＱ１０のエミッタは電流源Ｉ１２の一端とトランジスタＱ１１のベースに接続され、電流源Ｉ１２の他端は、接地されている。トランジスタＱ１１のエミッタは、第１コンデンサＣ１及びバッファ１１の出力に接続されている。

ＮＰＮ型のトランジスタＱ１２とＮＰＮ型のトランジスタＱ１３と電流源Ｉ１３とは第１マイナスクランプ回路を構成している。第１マイナスクランプ回路は、第１コンデンサＣ１のローサイド電位がグランド電位以下になることを防止する。電源Ｖｒｅｇとグランドとの間には電流源Ｉ１３とトランジスタＱ１２との直列回路が接続されている。トランジスタＱ１２は、コレクタとベースとが共通接続されている。電流源Ｉ１３とトランジスタＱ１２のコレクタ及びベースとの接続点にはＮＰＮ型のトランジスタＱ１３のベースが接続されている。トランジスタＱ１３のコレクタは、電源Ｖｒｅｇに接続され、トランジスタＱ１３のエミッタは、第１コンデンサＣ１及びバッファ１１の出力に接続されている。

図２に示すバッファ１２において、バッファ１２には電流源Ｉ２０，Ｉ２１が接続されている。図２に示す第２クランプ回路１４において、ＮＰＮ型のトランジスタＱ２０とＰＮＰ型のトランジスタＱ２１と電流源Ｉ２２とで第２プラスクランプ回路を構成する。第２プラスクランプ回路は、第２コンデンサＣ２のローサイド電位がＶｒｅｇ電位以上になることを防止する。

トランジスタＱ２０のベースとコレクタは電源Ｖｒｅｇに接続され、トランジスタＱ２０のエミッタは電流源Ｉ２２の一端とトランジスタＱ２１のベースに接続され、電流源Ｉ２２の他端は、接地されている。トランジスタＱ２１のエミッタは、第２コンデンサＣ２及びバッファ１２の出力に接続されている。

ＮＰＮ型のトランジスタＱ２２とＮＰＮ型のトランジスタＱ２３と電流源Ｉ２３とは第２マイナスクランプ回路を構成している。第２マイナスクランプ回路は、第２コンデンサＣ２のローサイド電位がグランド電位以下になることを防止する。電源Ｖｒｅｇとグランドとの間には電流源Ｉ２３とトランジスタＱ２２との直列回路が接続されている。トランジスタＱ２２は、コレクタとベースとが共通接続されている。電流源Ｉ２３とトランジスタＱ２２のコレクタ及びベースとの接続点にはＮＰＮ型のトランジスタＱ２３のベースが接続されている。トランジスタＱ２３のコレクタは、電源Ｖｒｅｇに接続され、トランジスタＱ２３のエミッタは、第２コンデンサＣ２及びバッファ１２の出力に接続されている。

また、バッファ１１，１２は、入力信号に応じて、第１及び第２コンデンサＣ１，Ｃ２の一端の電位を変化させる。このとき、第１及び第２コンデンサＣ１，Ｃ２の両端電圧は、変化しないため、第１及び第２コンデンサＣ１，Ｃ２の他端の電圧も同様に変化する。

また、第１及び第２コンデンサＣ１，Ｃ２の他端の電圧が上昇又は降下すると、第１及び第２コンデンサＣ１，Ｃ２の一端の電圧も上昇又は降下する。

第１及び第２コンデンサＣ１，Ｃ２の各端子は、それぞれローサイド回路１ａに接続され、各接続端子の電圧は、各プラスクランプ回路及び各マイナスクランプ回路によって電源電圧Ｖｒｅｇからグランド電圧までの範囲内に制限される。このため、ローサイド回路１ａに過電圧や逆方向電圧が印加されなくなり、誤動作や素子の破損を防止できる。

また、バッファ１１の出力は電流源Ｉ１０，Ｉ１１により制限され、バッファ１２の出力は電流源Ｉ２０，Ｉ２１により制限される。即ち、バッファ１１，１２の出力能力を電流源Ｉ１０，Ｉ１１，Ｉ２０，Ｉ２１により制限を加えることにより、第１及び第２コンデンサＣ１，Ｃ２の充放電による過大電流によるストレスを軽減することができる。

図３は本発明の実施例１のレベルシフト回路内のハイサイド回路を示す回路構成図である。

図３に示す信号検出回路２０は、信号検出回路２１ａ、信号検出回路２２、ラッチ２３を有して構成されている。

信号検出回路２１ａは、電流源Ｉ５０、ダイオードＤ５０，Ｄ５５、コンパレータＣＯＭＰ２、Ｎ型のＭＯＳ−ＦＥＴＱ５０、抵抗Ｒ５０、Ｐ型のＭＯＳ−ＦＥＴＱ５５、アンド回路ＡＮＤ１、オア回路ＯＲ１を設けている。Ｎ型のＭＯＳ−ＦＥＴＱ５０、抵抗Ｒ５０、Ｐ型のＭＯＳ−ＦＥＴＱ５５、アンド回路ＡＮＤ１、オア回路ＯＲ１は、充放電回路を構成している。

電流源Ｉ５０は、第１コンデンサＣ１の他端とハイサイドグランドＶＳとの間に接続されている。ハイサイドグランドＶＳとは、ハイサイドスイッチとローサイドスイッチとの接続点における電位である。ダイオードＤ５０は、電流源Ｉ５０に並列に接続されている。ダイオードＤ５５は、第１コンデンサＣ１の他端とハイサイド電源ＶＢとの間に接続されている。

コンパレータＣＯＭＰ２は、反転入力端子に基準電源ｖｒｅｆ５０が接続され、第１コンデンサＣ１の他端が非反転入力端子に入力されている。コンパレータＣＯＭＰ２は、比較回路を構成し、非反転入力端子電圧が反転入力端子電圧に対して一定以上の電圧差が生じると、出力がＬレベルからＨレベルになる。

Ｎ型のＭＯＳ−ＦＥＴＱ５０と抵抗Ｒ５０との直列回路は、ダイオードＤ５０の両端間に接続され、Ｐ型のＭＯＳ−ＦＥＴＱ５５は、ダイオードＤ５５の両端間に接続されている。Ｐ型のＭＯＳ−ＦＥＴＱ５５のゲートは、ラッチ２３の反転出力端子Ｑｂ及びアンド回路ＡＮＤ１の一方の入力端子に接続されている。

アンド回路ＡＮＤ１の他方の入力端子にはコンパレータＣＯＭＰ２の出力端子及びアンド回路ＡＮＤ２の一方の入力端子が接続されている。アンド回路ＡＮＤ１の出力端子はオア回路ＯＲ１の一方の入力端子に接続され、オア回路ＯＲ１の他方の入力端子はアンド回路ＡＮＤ２の出力端子に接続されている。オア回路ＯＲ１の出力端子はＮ型のＭＯＳ−ＦＥＴＱ５０のゲートに接続されている。

図３に示す信号検出回路２２は、電流源Ｉ５１、ダイオードＤ５１，Ｄ５６、コンパレータＣＯＭＰ１、Ｎ型のＭＯＳ−ＦＥＴＱ５１、抵抗Ｒ５１、アンド回路ＡＮＤ２を設けている。Ｎ型のＭＯＳ−ＦＥＴＱ５１、抵抗Ｒ５１、アンド回路ＡＮＤ２は、放電回路を構成している。

電流源Ｉ５１は、第２コンデンサＣ２の他端とハイサイドグランドＶＳとの間に接続されている。ダイオードＤ５１は、電流源Ｉ５１に並列に接続されている。ダイオードＤ５６は、第２コンデンサＣ２の他端とハイサイド電源ＶＢとの間に接続されている。

コンパレータＣＯＭＰ１は、反転入力端子に基準電源Ｖｒｅｆ５１が接続され、第２コンデンサＣ２の他端が非反転入力端子に入力されている。コンパレータＣＯＭＰ１は、比較回路を構成し、非反転入力端子電圧が反転入力端子電圧に対して一定以上の電圧差が生じると、出力がＬレベルからＨレベルになる。

ラッチ２３は、コンパレータＣＯＭＰ２の出力がセット端子Ｓに入力され、コンパレータＣＯＭＰ１の出力がリセット端子Ｒに入力される。

Ｎ型のＭＯＳ−ＦＥＴＱ５１と抵抗Ｒ５１との直列回路は、ダイオードＤ５１の両端間に接続されている。

アンド回路ＡＮＤ２の一方の入力端子はコンパレータＣＯＭＰ２の出力端子が接続され、アンド回路ＡＮＤ２の他方の入力端子はコンパレータＣＯＭＰ１の出力端子が接続されている。アンド回路ＡＮＤ２の出力端子はＮ型のＭＯＳ−ＦＥＴＱ５１のゲート及びオア回路ＯＲ１の他方の入力端子に接続されている。

図４は本発明の実施例１のレベルシフト回路における各部の動作波形図である。図４を参照しながら図３に示すハイサイド回路の動作を説明する。

まず、時刻ｔ１において、セット信号Ｓｅｔが入力されると、第１コンデンサＣ１の他端の電圧が上昇し、フリップフロップ回路からなるラッチ２３がセットされる。ラッチ２３がセットされると、ＭＯＳ−ＦＥＴＱ５５がオンし、第１コンデンサＣ１の他端の電位はハイサイド電源ＶＢに固定される。

次に、時刻ｔ４において、リセット信号Ｒｅｓｅｔが入力されると、第２コンデンサＣ２の他端の電位が上昇し、コンパレータＣＯＭＰ１によりラッチ２３がリセットされる。すると、ラッチ２３の反転出力端子Ｑｂはハイレベルに反転するが、この時コンパレータＣＯＭＰ２の出力はハイレベルのままであるので、アンド回路ＡＮＤ１はローレベルからハイレベル出力に変化し、ＭＯＳ−ＦＥＴＱ５０をオンさせる。

ＭＯＳ−ＦＥＴＱ５０がオンすると、第１コンデンサＣ１の電荷がハイサイドグランドＶＳに放電されて、第１コンデンサＣ１の電位が低下すると、コンパレータＣＯＭＰ２の出力がローレベルに変化する。すると、アンド回路ＡＮＤ２はハイレベルを出力し、ＭＯＳ−ＦＥＴＱ５１がオンして、第２コンデンサＣ２を放電する。このため、コンパレータＣＯＭＰ１の出力はローレベルに変化し、ハイサイド回路２はセット信号を待つ状態となる。

リセット信号Ｒｅｓｅｔによって、ハイサイド出力が停止したタイミングで、ハイサイドグランド電位ＶＳが大幅に低下すると、第１及び第２コンデンサＣ１，Ｃ２の他端の電位はハイサイド電源ＶＢにクランプされる。この状態では、ラッチ２３にはセット、リセット共にハイレベルの信号が入力される。ここで、ラッチ２３の論理構成をリセット信号優先に設定しておくことで、ラッチ２３が再セットされることは防止される。

ハイサイドグランドＶＳがグランドレベルまで低下すると（時刻ｔ６）、第１コンデンサＣ１の他端の電位は、ＭＯＳ−ＦＥＴ５０によって放電され、コンパレータＣＯＭＰ２の出力がローレベルに変化する。すると、アンド回路ＡＮＤ２はハイレベルを出力し、ＭＯＳ−ＦＥＴＱ５１がオンして、第２コンデンサＣ２が放電される。このため、コンパレータＣＯＭＰ１の出力はローレベルに変化し、ハイサイド回路２はセット信号を待つ状態となる。

従って、図４に示すように、第１及び第２コンデンサＣ１，Ｃ２のハイサイド端子電圧が、ハイサイドグランド電圧ＶＳの変化に対して遅れて変化することがなくなる。

即ち、第２コンデンサＣ２によりリセット信号が送信されてから、再度、セット信号が受信可能な状態になるまでの期間は、コンパレータＣＯＭＰ１，ＣＯＭＰ２の遅延時間とラッチ２３と論理ゲートの遅延時間との合計時間となり、放電用の電流源Ｉ５０，Ｉ５１による自然放電によってリセットされる時間よりも短時間となる。

このように実施例１のレベルシフト回路によれば、充放電回路は、リセット信号が入力されたとき第１コンデンサＣ１の一端の電圧を放電又は充電させ、この放電又は充電が完了した後に、第２コンデンサＣ２の一端の電圧を放電又は充電させるので、ハイサイドグランド電位ＶＳの低下に応じて各コンデンサＣ１，Ｃ２のハイサイドの電位を瞬時に低下させて、第１及び第２コンデンサＣ１，Ｃ２の放電時間のバラツキによる誤動作を防止でき、最小時間で次の信号の待ち受け状態に移行できる。

図５は本発明の実施例２のレベルシフト回路を示す回路構成図である。図５に示す実施例２のレベルシフト回路は、図１に示すローサイド回路１ａの構成にさらに第３クランプ回路１５を設けたローサイド回路１と、信号検出回路２１ｂ，２２ｂ及びラッチ２３を有するハイサイド回路２と、第３クランプ回路１５の出力端子と信号検出回路２１ｂ，２２ｂの入力端子とに接続された第３コンデンサＣ３とを有している。

電源Ｖｉｎとグランドとの間にはＭＯＳ−ＦＥＴからなるローサイドスイッチＱ１とＭＯＳ−ＦＥＴからなるハイサイドスイッチＱ２との直列回路が接続されている。ローサイドスイッチＱ１とハイサイドスイッチＱ２とは、ハーフブリッジ回路を構成する。ハイサイドスイッチＱ２は、駆動回路２４により駆動される。

なお、ハーフブリッジ回路を用いる代わりに、フルブリッジ回路を用いても良い。

信号検出回路２１ｂは、本発明のセットレベル回路に対応し、第１コンデンサＣ１の電圧と第３コンデンサＣ３の電圧（本発明の基準値の信号に対応）との電圧差を検出し、電圧差が所定値以上である場合に第１クランプ回路１３からのセット信号を受信して論理電圧状態をラッチ２３にセットする。信号検出回路２２ｂは、本発明のリセットレベル回路に対応し、第２コンデンサＣ２の電圧と第３コンデンサＣ３の電圧との電圧差を検出し、電圧差が所定値以上である場合に第２クランプ回路１４からのリセット信号を受信して論理電圧状態をラッチ２３にリセットする。

図６は本発明の実施例２のレベルシフト回路内のローサイド回路を示す回路構成図である。第１及び第２クランプ回路１３，１４は、図２において説明したので、ここでは、第３クランプ回路１５の構成を説明する。

図６に示す第３クランプ回路１５において、ＮＰＮ型のトランジスタＱ３０とＰＮＰ型のトランジスタＱ３１と電流源Ｉ３１とで第３プラスクランプ回路を構成する。第３プラスクランプ回路は、第３コンデンサＣ３のローサイド電位がＶｒｅｇ電位以上になることを防止する。第３コンデンサＣ３は、電流源Ｉ３０を介して接地されている。

トランジスタＱ３０のベースとコレクタは電源Ｖｒｅｇに接続され、トランジスタＱ３０のエミッタは電流源Ｉ３１の一端とトランジスタＱ３１のベースに接続され、電流源Ｉ３１の他端は、接地されている。トランジスタＱ３１のエミッタは、第３コンデンサＣ３及び電流源Ｉ３０に接続されている。

ＮＰＮ型のトランジスタＱ３２とＮＰＮ型のトランジスタＱ３３と電流源Ｉ３３とは第３マイナスクランプ回路を構成している。第３マイナスクランプ回路は、第３コンデンサＣ３のローサイド電位がグランド電位以下になることを防止する。電源Ｖｒｅｇとグランドとの間には電流源Ｉ３３とトランジスタＱ３２との直列回路が接続されている。トランジスタＱ３２は、コレクタとベースとが共通接続されている。電流源Ｉ３３とトランジスタＱ３２のコレクタ及びベースとの接続点にはＮＰＮ型のトランジスタＱ３３のベースが接続されている。トランジスタＱ３３のコレクタは、電源Ｖｒｅｇに接続され、トランジスタＱ３３のエミッタは、第３コンデンサＣ３及び電流源Ｉ３０に接続されている。

以上の構成によれば、図２に示す実施例１の第１及び第２クランプ回路１３，１４の動作と同様に動作し、同様な効果が得られる。

図７は本発明の実施例２のレベルシフト回路内のハイサイド回路を示す回路構成図である。

図７において、信号検出回路２１ｂは、図３に示す信号検出回路２１ａの構成に対してコンパレータＣＯＭＰ２ａが異なる。

信号検出回路２２ｂは、図３に示す信号検出回路２２にさらに、電流源Ｉ５２、Ｎ型のＭＯＳ−ＦＥＴＱ５２、抵抗Ｒ５２、ダイオードＤ５２，Ｄ５７、コンパレータＣＯＭＰ１ａを有している。Ｎ型のＭＯＳ−ＦＥＴＱ５２、抵抗Ｒ５２は放電回路を構成している。

Ｎ型のＭＯＳ−ＦＥＴＱ５２と抵抗Ｒ５２との直列回路は、ダイオードＤ５２の両端間に接続されている。アンド回路ＡＮＤ２の一方の入力端子はコンパレータＣＯＭＰ２ａの出力端子が接続され、アンド回路ＡＮＤ２の他方の入力端子はコンパレータＣＯＭＰ１ａの出力端子及びＮ型のＭＯＳ−ＦＥＴＱ５２のゲートが接続されている。

コンパレータＣＯＭＰ２ａは、反転入力端子に第３コンデンサＣ３の他端が接続され、第１コンデンサＣ１の他端が非反転入力端子に入力されている。コンパレータＣＯＭＰ２ａは、比較回路を構成し、非反転入力端子電圧が反転入力端子電圧に対して一定以上の電圧差が生じると、出力がＬレベルからＨレベルになる。コンパレータＣＯＭＰ１ａは、反転入力端子に第３コンデンサＣ３の他端が接続され、第２コンデンサＣ２の他端が非反転入力端子に入力されている。コンパレータＣＯＭＰ１ａは、比較回路を構成し、非反転入力端子電圧が反転入力端子電圧に対して一定以上の電圧差が生じると、出力がＬレベルからＨレベルになる。

コンパレータＣＯＭＰ１ａの出力がＨレベルになると同時にＮ型ＭＯＳ−ＦＥＴＱ５２がオンする。Ｎ型ＭＯＳ−ＦＥＴＱ５２がオンすると、第３コンデンサＣ３の電荷が放電されて、基準電圧がハイサイドグランドＶＳ電位になる。しかし、この時点ではコンパレータＣＯＭＰ２ａ、ＣＯＭＰ１ａの非反転入力端子電圧がハイレベルにあるため、出力に変化は無い。また、同時にラッチ２３のＲ端子がセットされ、ラッチ２３の反転出力端子Ｑｂはハイレベルとなり、Ｐ型ＭＯＳ−ＦＥＴＱ５５をオフさせ、且つアンド回路ＡＮＤ１の一方の入力をハイレベルとすることでアンド回路ＡＮＤ１の出力をハイレベルに変化させてオア回路ＯＲ１を介してＮ型ＭＯＳ−ＦＥＴＱ５０をオンさせて第１コンデンサＣ１の電荷を放電させる。

ここで、コンパレータＣＯＭＰ２ａの反転入力端子電圧及び非反転入力端子電圧は共にローレベルとなるが、後述するように、コンパレータＣＯＭＰ２ａの出力はハイレベルからローレベルに変化する。コンパレータＣＯＭＰ２ａの出力がローレベルになることにより、ラッチ２３のＳ端子をローレベルにするのと同時に、アンド回路ＡＮＤ２の一方の入力端子にローレベル信号を入力してアンド回路ＡＮＤ２の出力をハイレベルに出力させる。すると、アンド回路ＡＮＤ２の出力がハイレベルに変化することでＭＯＳ−ＦＥＴＱ５１がオンして、第２コンデンサＣ２を放電する。

図８は図７に示すハイサイド回路内のコンパレータの一例を示す回路構成図である。図８に示すコンパレータＣＯＭＰ１ａ，ＣＯＭＰ２ａにおいて、ハイサイド電源ＶＢとハイサイドグランドＶＳとの間には、電流源Ｉ８０と抵抗Ｒ８０とＰ型ＭＯＳ−ＦＥＴＱ８０とＮ型ＭＯＳ−ＦＥＴＱ８３とからなる直列回路が接続されている。ハイサイド電源ＶＢとハイサイドグランドＶＳとの間には、電流源Ｉ８０と抵抗Ｒ８１とＰ型ＭＯＳ−ＦＥＴＱ８１とＮ型ＭＯＳ−ＦＥＴＱ８４とからなる直列回路が接続されている。

Ｐ型ＭＯＳ−ＦＥＴＱ８０，８１とは、差動対を構成し、Ｐ型ＭＯＳ−ＦＥＴＱ８０，Ｑ８１の各ゲート端子は、それぞれ、反転入力端子、非反転入力端子となっている。Ｐ型ＭＯＳ−ＦＥＴＱ８１のドレインとＮ型ＭＯＳ−ＦＥＴＱ８４のドレインとの接続点とハイサイドグランドＶＳ間には電流源Ｉ８２が接続されると共にＮ型ＭＯＳ−ＦＥＴＱ８２と電流源Ｉ８１との直列回路が接続されている。

ハイサイド電源ＶＢとハイサイドグランドＶＳとの間には、Ｐ型ＭＯＳ−ＦＥＴＱ８７とＮ型ＭＯＳ−ＦＥＴＱ８５とからなる直列回路が接続されている。ハイサイド電源ＶＢとハイサイドグランドＶＳとの間には、Ｐ型ＭＯＳ−ＦＥＴＱ８８とＮ型ＭＯＳ−ＦＥＴＱ８６とからなる直列回路が接続されている。

Ｎ型ＭＯＳ−ＦＥＴＱ８４，Ｑ８５は第１カレントミラー回路を構成し、Ｎ型ＭＯＳ−ＦＥＴＱ８３，Ｑ８６は第２カレントミラー回路を構成し、Ｐ型ＭＯＳ−ＦＥＴＱ８７，Ｑ８８は第３カレントミラー回路を構成している。

Ｐ型ＭＯＳ−ＦＥＴＱ８８とＮ型ＭＯＳ−ＦＥＴＱ８６との接続点には、シュミットインバータＳ−ＩＮＶ８０の入力端子が接続され、シュミットインバータＳ−ＩＮＶ８０はインバータＩＮＶ８０を介して出力信号ＯＵＴを出力する。

以上の構成によれば、コンパレータＣＯＭＰ１ａ，ＣＯＭＰ２ａの反転入力端子に入力された電圧と非反転入力端子に入力された電圧とが同一である場合には、Ｐ型ＭＯＳ−ＦＥＴＱ８０，Ｑ８１の各ドレインに流れる電流は同じである。このとき、Ｐ型ＭＯＳ−ＦＥＴＱ８０ドレインに流れている電流は第２カレントミラー回路を介してＮ型ＭＯＳ−ＦＥＴＱ８６のドレインに出力される。

一方、Ｐ型ＭＯＳ−ＦＥＴＱ８１のドレインに流れている電流は、電流源Ｉ８１，Ｉ８２だけ差し引かれた後、第１及び第３カレントミラー回路を介してＰ型ＭＯＳ−ＦＥＴＱ８８のドレインに出力される。

Ｎ型ＭＯＳ−ＦＥＴＱ８６とＰ型ＭＯＳ−ＦＥＴＱ８８の各ドレインは接続されているため、Ｎ型ＭＯＳ−ＦＥＴＱ８６に流れる電流とＰ型ＭＯＳ−ＦＥＴＱ８８に流れる電流との比較によって、Ｎ型ＭＯＳ−ＦＥＴＱ８６とＰ型ＭＯＳ−ＦＥＴＱ８８のドレイン端子電圧が決まる。

反転入力端子と非反転入力端子との電圧差がない場合には、Ｐ型ＭＯＳ−ＦＥＴＱ８１のドレインに流れている電流から電流源Ｉ８１，Ｉ８２分の電流が差し引かれたことによって、Ｎ型ＭＯＳ−ＦＥＴＱ８６に出力される電流は、Ｐ型ＭＯＳ−ＦＥＴＱ８８に出力される電流よりも多くなるため、Ｎ型ＭＯＳ−ＦＥＴＱ８６のドレイン端子電圧はローレベルとなる。このローレベルは、シュミットインバータＳ−ＩＮＶ８０で反転されて、さらに、インバータＩＮＶ８０で反転されてローレベルが出力される。

一方、非反転入力端子電圧が反転入力端子電圧よりも大きくなると、Ｐ型ＭＯＳ−ＦＥＴＱ８０に流れる電流は、Ｐ型ＭＯＳ−ＦＥＴＱ８１に流れる電流よりも小さくなる。Ｐ型ＭＯＳ−ＦＥＴＱ８０に流れる電流とＰ型ＭＯＳ−ＦＥＴＱ８１に流れる電流との差が、電流源Ｉ８１の電流と電流源Ｉ８２の電流との合計よりも大きくなると、Ｎ型ＭＯＳ−ＦＥＴＱ８６に出力される電流は、Ｐ型ＭＯＳ−ＦＥＴＱ８８に出力される電流よりも小さくなる。このため、Ｎ型ＭＯＳ−ＦＥＴＱ８６のドレイン端子電圧はハイレベルとなる。このハイレベルは、シュミットインバータＳ−ＩＮＶ８０で反転されて、さらに、インバータＩＮＶ８０で反転されてハイレベルが出力される。

なお、第１乃至第３コンデンサＣ１〜Ｃ３の充電電圧は、ダイオードＤ５０，Ｄ５１，Ｄ５２，Ｄ５５，Ｄ５６，Ｄ５７によってハイサイド電源ＶＢ及びハイサイドグランドＶＳ間に制限されている。外来ノイズや、ハイサイドグランドＶＳの急変が発生した場合には、第１乃至第３コンデンサＣ１〜Ｃ３の他端の電圧はハイサイドグランドＶＳの変化に追従することはない。このため、ハイサイドグランドＶＳを基準に第１コンデンサＣ１、第２コンデンサＣ２の信号レベルを検出すると、信号の誤検出が発生する。

実施例２のレベルシフト回路では、信号の誤検出を防止するために、信号伝達を行わない第３コンデンサＣ３を別に設け、信号検出回路２１ｂで信号伝達用の第１コンデンサＣ１の他端の電圧と第３コンデンサＣ３の他端の電圧との電圧差を検出し、電圧差が所定値以上である場合にセット信号を受信し論理電圧状態をラッチ２３にセットする。また、信号検出回路２２ｂで信号伝達用の第２コンデンサＣ２の他端の電圧と第３コンデンサＣ３の他端の電圧との電圧差を検出し、電圧差が所定値以上である場合にリセット信号を受信し論理電圧状態をラッチ２３にリセットし、ラッチ２３に信号を伝達する。

即ち、第１コンデンサＣ１の電圧と第３コンデンサＣ３の電圧との電圧差信号、第２コンデンサＣ２の電圧と第３コンデンサＣ３の電圧との電圧差信号を検出することで、ハイサイドグランドＶＳに印加されるノイズ成分の影響を受けることなく安定した信号伝達を実現することができる。

なお、図９に実施例２のレベルシフト回路における各部の動作波形図を示した。図９に示す第１及び第２コンデンサＣ１，Ｃ２の波形は、図４に示す第１及び第２コンデンサＣ１，Ｃ２の波形と同じであり、第３コンデンサＣ３の波形が追加となっている。

本発明の実施例１のレベルシフト回路を示す回路構成図である。 本発明の実施例１のレベルシフト回路内のローサイド回路を示す回路構成図である。 本発明の実施例１のレベルシフト回路内のハイサイド回路を示す回路構成図である。 本発明の実施例１のレベルシフト回路における各部の動作波形図である。 本発明の実施例２のレベルシフト回路を示す回路構成図である。 本発明の実施例２のレベルシフト回路内のローサイド回路を示す回路構成図である。 本発明の実施例２のレベルシフト回路内のハイサイド回路を示す回路構成図である。 図７に示すハイサイド回路内のコンパレータの一例を示す回路構成図である。 本発明の実施例２のレベルシフト回路における各部の動作波形図である。 従来のレベルシフト回路における各部の動作波形図である。

符号の説明

１，１ａ ローサイド回路
２，２ａ ハイサイド回路
１１，１２ バッファ
１３ 第１クランプ回路
１４ 第２クランプ回路
１５ 第３クランプ回路
２０，２１ａ，２１ｂ，２２，２２ｂ 信号検出回路
２３ ラッチ
２４ 駆動回路
Ｑ１ ローサイドスイッチ
Ｑ２ ハイサイドスイッチ
Ｃ１ 第１コンデンサ
Ｃ２ 第２コンデンサ
Ｃ３ 第３コンデンサ
Ｉ１０〜Ｉ１３，Ｉ２０〜Ｉ２３，Ｉ３０〜Ｉ３３，Ｉ５０〜Ｉ５２，Ｉ８０〜Ｉ８２ 電流源
Ｑ１０〜Ｑ１３，Ｑ２０〜Ｑ２３，Ｑ３０〜Ｑ３３ トランジスタ
Ｄ５０〜Ｄ５２，Ｄ５５〜Ｄ５７ ダイオード
ＣＯＭＰ１，ＣＯＭＰ１ａ，ＣＯＭＰ２，ＣＯＭＰ２ａ コンパレータ
Ｑ５０，Ｑ５１，Ｑ５５，Ｑ８０〜Ｑ８８ ＭＯＳ−ＦＥＴ
ＡＮＤ１，ＡＮＤ２ アンド回路
ＯＲ１ オア回路
Ｓ−ＩＮＶ８０ シュミットインバータ
ＩＮＶ８０ インバータ

Claims (6)

1. 第１電圧レベルを第１電圧レベルとは異なる第２電圧レベルに変換するレベルシフト回路であって、
   前記第２電圧レベルの論理電圧状態を第１コンデンサを介してセットするセット信号を送信するセットレベル回路と、
   前記第２電圧レベルの論理電圧状態を第２コンデンサを介してリセットするリセット信号を送信するリセットレベル回路と、
   前記リセットレベル回路により前記第２電圧レベルの論理電圧状態がリセットされたとき前記第１コンデンサの一端の電圧を放電させ、この放電が完了した後に、前記第２コンデンサの一端の電圧を放電させる充放電回路と、
   を備えることを特徴とするレベルシフト回路。
2. 前記各コンデンサの一端は、前記第２電圧レベルの論理電圧状態によりクランプ又は開放されることを特徴とする請求項１記載のレベルシフト回路。
3. 第１電圧レベルを第１電圧レベルとは異なる第２電圧レベルに変換するレベルシフト回路であって、
   前記第２電圧レベルの論理電圧状態を第１コンデンサを介してセットするセット信号を送信するセットレベル回路と、
   前記第２電圧レベルの論理電圧状態を第２コンデンサを介してリセットするリセット信号を送信するリセットレベル回路と、
   前記第２電圧レベルで前記セット信号及び前記リセット信号を検出するための基準値を第３コンデンサを介して設定する基準レベル回路と、
   前記リセットレベル回路により前記第２電圧レベルの論理電圧状態がリセットされたとき前記第１コンデンサの一端の電圧を放電させ、この放電が完了した後に、前記第２コンデンサの一端の電圧を放電させる充放電回路と、
   を備えることを特徴とするレベルシフト回路。
4. 前記充放電回路は、前記リセットレベル回路により前記第２電圧レベルの論理電圧状態がリセットされたとき前記第１コンデンサの一端の電圧を放電させると同時に、前記基準レベル回路をリセットし、この放電が完了した後に、前記第２コンデンサの一端の電圧を放電させることを特徴とする請求項３記載のレベルシフト回路。
5. 前記セットレベル回路は、前記セット信号と前記基準レベル回路で設定された基準値の信号との電位差を検出し、前記電位差が所定値以上である場合に論理電圧状態をセットし、前記リセットレベル回路は、前記リセット信号と前記基準値の信号との電位差を検出し、前記電位差が前記所定値以上である場合に論理電圧状態をリセットすることを特徴とする請求項３記載のレベルシフト回路。
6. 前記各コンデンサの一端は、前記第２電圧レベルの論理電圧状態によりクランプ又は開放されることを特徴とする請求項３乃至請求項５のいずれか１項記載のレベルシフト回路。

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