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JP5309058B2 - トレンチ金属酸化膜半導体素子及び終端構造の製造方法 - Google Patents

トレンチ金属酸化膜半導体素子及び終端構造の製造方法 Download PDF

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Description

本発明は、半導体装置に関し、特に漏れ電流を防止するためのトレンチ金属酸化膜半導体用の終端構造に関する。
二重拡散金属酸化膜半導体の電界効果トランジスタ（Doubled diffused metal-oxide-semiconductor field effect transistor：以下、ＤＭＯＳＦＥＴという。）、絶縁ゲート型バイポーラトランジスタ（insulated gate bipolar transistor：以下、ＩＧＢＴという。）、ショットキーダイオードは、重要な電力素子であり、スイッチング電源及び他の高速電力スイッチングの応用における出力整流子として広く使用されている。このような用途には、例えばモータの駆動、通信装置、産業の自動化及び電子的な自動化におけるスイッチング等が含まれる。電力素子は、通常、順方向電流が大きく、逆バイアス耐圧が例えば３０Ｖ以上と高く、逆バイアス時の漏れ電流が少ないことが要求される。これらの要求に対して、トレンチＤＭＯＳ、トレンチＩＧＢＴ、トレンチショットキーダイオードは、プレーナ構造のものよりも優れていることが知られている。
パワートランジスタにおいては、大電流を流す活性領域の素子に加えて、活性領域の周囲、通常ダイの端部に終端構造を設け、早期の電圧降伏現象を防止する必要がある。従来の終端構造には、シリコンの選択酸化（local oxidation of silicon：以下、ＬＯＣＯＳという。）、電界プレート（field plate）、ガードリング（guard ring）及びこれらの組合せ等がある。ＬＯＣＯＳは、バーズビーク特性（bird beak characteristic）を有していることが知られている。バーズビークにおいては、衝突電離係数が高いために、電界集中現象（field crowding phenomena）が発生しやすい。この結果、漏れ電流が増加し、活性領域の電気的特性が劣化する。
ここで、ショットキーダイオード用のトレンチＭＯＳ構造及びトレンチ終端構造が形成された半導体基板の具体例をＦＩＧ．１に示す。この半導体基板は、高濃度に拡散形成されたｎ＋基板１０と、この上に形成されたエピタキシャル層２０を備える。エピタキシャル層２０内には、複数のトレンチＭＯＳ１５が形成されている。エピタキシャル層２０、ゲート酸化層２５、多結晶シリコン層３０を含むトレンチＭＯＳ素子は、活性領域５に形成されている。活性領域５からダイの端までの境界は、厚さ約６０００ÅのＬＯＣＯＳ領域である。
電界集中現象を緩和するために、ＬＯＣＯＳ領域の真下には、イオン注入により、ｐ＋ドープ領域５０が形成されている。ｐ＋ドープ領域５０は、逆バイアス耐圧を高めるためのガードリングとして機能する。活性領域５の表面からＬＯＣＯＳ領域のｐ＋ドープ領域５０に対応する表面に亘って、アノード（金属層）５５が設けられている。これは、空乏層の湾曲領域を活性領域５から遠ざけるために設けられている。ガードリング５０は、電界集中を緩和し、活性領域５近傍に発生する電界強度の傾きを滑らかにするが、ｐ＋ドープ領域５０とトレンチＭＯＳ１５の底部の下側との間の隣接領域６０は、円滑な曲線を描かない。このため、漏れ電流が増加し、逆バイアス耐圧が低下する。フィールドプレートとガードリングを組み合わせて用いた場合も同様の状況が発生する。さらに、上述した従来の構造は、製造段階で多数の（少なくとも４回の）フォトマスクプロセスを必要とし、処理が複雑である。さらに、このような構造を形成するためにコストが嵩むという問題もある。
特開平０６−１５１８６７号公報
従来の終端構造のいずれも、上述の問題を解決するものではない。そこで、本発明は、新規な終端構造を提供するものである。本発明が提供する終端構造により、空乏層の湾曲領域を活性領域から遠ざけることができ、空乏層の境界を従来より平坦にすることができる。さらに、本発明は、従来より単純なプロセスで製造できる終端構造及び終端構造の製造方法を提供する。本発明においては、終端構造及びトレンチを同時に形成するため、フォトマスクプロセスは３回ですみ、全体の製造プロセスが単純化され、製造コストも低減できる。
本発明に係るトレンチ金属酸化膜半導体素子及び終端構造の製造方法は、トレンチ金属酸化膜半導体素子及び終端構造を同時に製造するトレンチ金属酸化膜半導体素子及び終端構造の製造方法であり、半導体基板を準備する工程と、半導体基板の活性領域内のトレンチ金属酸化膜半導体素子を形成するための複数の第１のトレンチと、第１のトレンチからメサを介して離間し、活性領域の境界から半導体基板の端部に亘る終端構造を形成するための第２のトレンチとを形成する工程と、複数の第１のトレンチ及び第２のトレンチが形成された半導体基板の全領域にゲート酸化層を形成するための熱酸化プロセスを行う工程と、ゲート酸化層が形成された複数の第１のトレンチ及び第２のトレンチに第１の導電材料を埋め込み、第１の導電層を形成する工程と、半導体基板のメサの表面に形成されたゲート酸化層を停止層として用いて、メサ上の第１の導電層に対してエッチバックプロセスを行い、第１のトレンチ内に第１の導電層を残すとともに、第２のトレンチの側壁にスペーサを形成する工程と、エッチバックプロセスが行われた半導体基板のメサの表面を停止層として用いて、メサ上のゲート酸化層を除去する工程と、半導体基板の一部及び第１の導電層の一部を消費することによって導電層間酸化層を形成するために、ゲート酸化層が除去された半導体基板のメサの表面及びスペーサを含む第１の導電層の表面に対して熱酸化プロセスを行う工程と、半導体基板のメサの表面を停止層として用いて、メサ上の導電層間酸化層を除去する工程と、メサ上の導電層間酸化層が除去された半導体基板の全領域に終端構造酸化層を形成する工程と、終端構造酸化層上に、絶縁領域を画定し、活性領域からスペーサの一部までの領域を露出するフォトレジストパターンを形成する工程と、フォトレジストパターンをマスクとして用いて、終端構造酸化層の露出された領域をエッチングする工程と、フォトレジストパターンを剥離する工程と、フォトレジストパターンが剥離された半導体基板の背面を露出させるために、半導体基板の背面に形成された不要な層を除去する工程と、不要な層が除去された半導体基板の上面に第１の電極を形成し、背面に第２の電極を形成するために、半導体基板の全領域に第２の導電材料層を形成する工程と、第２の導電材料層上に、活性領域及び導電層間酸化層を介してスペーサに接続し、空乏領域の湾曲領域が活性領域の境界から所定の長さ離間するように、終端構造酸化層の一部に亘って延長して形成される第１の電極を画定するためのフォトレジストパターンを形成する工程と、第２の導電材料層の露出された部分をエッチングし、第１の電極を形成する工程とを有する。そして、第１の導電材料は、多結晶シリコン及び非晶質シリコンからなるグループから選択され、終端構造酸化層の材料は、ＬＰＴＥＯＳ、ＰＥＴＥＯＳ及びＯ ３ −ＴＥＯＳからなるグループから選択される。
本発明によれば、空乏境界が平坦であり、空乏境界の湾曲領域を活性領域から遠く離すことができるので、早期の電圧降伏現象を防止することができる。また、本発明によれば、終端構造に逆バイアス電圧を印加することにより生じる漏れ電流を、従来のＬＯＣＯＳ及びガードリングにより構成される終端構造より小さくすることができる。更に、本発明によれば、終端構造を有するトレンチＭＯＳ素子が、従来より単純なプロセスで製造できる。特に、本発明によれば、フォトマスクプロセスを減らすことができる。
ＦＩＧ．１は、ＬＯＣＯＳ及びガードリングを終端構造として用いた従来のトレンチショットキーダイオードを示す図である。 ＦＩＧ．２は、第１のトレンチ及び第２のトレンチを示す断面図である。 ＦＩＧ．３は、第１のトレンチ及び第２のトレンチに第１の導電材料を埋め込んだ状態を示す断面図である。 ＦＩＧ．４は、終端構造の酸化層を画定し、活性領域及びスペーサを露出させた状態を示す断面図である。 ＦＩＧ．５Ａは、半導体基板の両面にアノード電極及びカソード電極を形成し、ショットキーダイオード及び終端構造を完成させた状態を示す断面図である。 ＦＩＧ．５Ｂは、ショットキーダイオード及び終端構造を用いたシミュレーションにおける等電位線及び電力線を示す図である。 ＦＩＧ．５Ｃは、終端構造を有するトレンチショットキーダイオード及び有さないトレンチショットキーダイオードの漏れ電流を比較するシミュレーション結果を示す図である。 ＦＩＧ．６は、本発明に基づくＤＭＯＳ素子及び終端構造のために準備される半導体基板の断面図である。 ＦＩＧ．７は、第１の導電層をエッチバックし、高温熱酸化プロセスにより導電層間酸化層を形成した状態を示す断面図である。 ＦＩＧ．８は、終端構造酸化層を画定し、活性領域及びスペーサを露出した状態を示す断面図である。 ＦＩＧ．９は、半導体基板の両面にソース電極及びドレイン電極を形成し、本発明に基づくＤＭＯＳ素子及び終端構造を完成させた状態を示す断面図である。 ＦＩＧ．１０は、本発明に基づくＩＧＢＴ及び終端構造のために準備される半導体基板の断面を示す図である。 ＦＩＧ．１１は、終端構造酸化層を画定し、活性領域及びスペーサを露出させた状態を示す断面図である。 ＦＩＧ．１２は、半導体基板の両面にエミッタ電極とコレクタ電極とを形成し、本発明に基づくＩＧＢＴ及び終端構造を完成させた状態を示す断面図である。
上述の発明の背景において説明したように、従来の終端構造としては、選択酸化、電界プレート、ガードリング及びこれらの組合せ等があるが、このような終端構造のいずれも電界集中の問題を完全に解決するものではない。電界の集中が発生する位置は、設計の違いにより、様々である。本発明は、新規なトレンチ終端構造及びその製造方法を提供する。本発明に基づくトレンチ終端構造は、電界集中の問題を解決する。また、本発明に基づくトレンチ終端構造は、平坦な空乏層境界を実現し、この境界における湾曲領域は、逆バイアス電圧が印加されても、活性領域から遠く離れている。したがって、本発明に基づく終端構造により、降伏現象が早期に発生することを防止することができる。
さらに、本発明に基づく終端構造は、ショットキーダイオード、二重拡散金属酸化膜半導体（Doubled diffused metal-oxide-semiconductor：以下、ＤＭＯＳという。）、絶縁ゲート型バイポーラトランジスタ（insulated gate bipolar transistor：以下、ＩＧＢＴという。）等、いかなるパワートランジスタにも適用できる。最も重要な点は、トレンチＭＯＳ素子をトレンチ終端構造と同時に形成できるという点である。
以下、本発明の幾つかの具体的な実施例を順次説明する。
まず、第１の好ましい実施例として、ショットキーダイオードとトレンチ終端構造とを同時に形成する方法を説明する。
ＦＩＧ．２は、半導体基板１００の断面を示す図であり、半導体基板１００は、第１の種類の導電性不純物（例えば、ｎ型不純物）がドープされている第１の層１００Ａと、第１の種類の導電性不純物が高濃度にドープされているベース基板１００Ｂとを備える。第１の層１００Ａは、ショットキー接合を形成するためにベース基板１００Ｂ上にエピタキシャル成長により形成され、ベース基板１００Ｂは、オーミック接触を形成するためであり、その上に金属層が形成される。
そして、酸化層１０１は、第１の層１００Ａ上に化学蒸着（chemical vapor deposit：以下、ＣＶＤという。）法により２０００Å〜１００００Åの厚さで形成される。次に、フォトレジスト（図示せず）により酸化層１０１を覆い、複数の第１のトレンチ１１０及び１個の第２のトレンチ１２０を画定（define）する。各第１のトレンチ１１０は、活性領域の断面において、０．２μｍ〜２．０μｍの幅を有するように形成される。第２のトレンチ１２０は、第１のトレンチ１１０からメサ１個分離間し、活性領域の境界から半導体基板（又はダイ）１００の端部に亘って形成される。第２のトレンチ１２０は、空乏境界を平坦にし、電界集中を防止するために設けられる。
ＦＩＧ．３に示すように、酸化層１０１を除去した後、高温酸化プロセスによりゲート酸化層１２５を形成する。ゲート酸化層１２５は、約１５０Å〜３０００Åの厚みを有し、第１及び第２のトレンチ１１０、１２０の側壁１１０Ａ、１２０Ａ及び底面１１０Ｂ、１２０Ｂ、及びメサ表面１１５Ａ上に形成される。これに代えて、高温蒸着法により、ゲート酸化層１２５を高温酸化（high temperature oxide：以下、ＨＴＯという。）蒸着層として形成してもよい。
続いて、ゲート酸化層１２５に対してＣＶＤプロセスを施し、第１のトレンチ１１０及び第２のトレンチ１２０を埋め、少なくともメサ表面１１５Ａより高い第１の導電層１４０を形成する。第１の導電層１４０は、ＣＶＤプロセスにより、半導体基板１００の背面にも形成される。第１の導電層１４０の材料は、金属、多結晶シリコン及び非晶質シリコンからなるグループから選択される。第１の導電層１４０の厚さは、０．５μｍ〜３．０μｍとするとよい。第１のトレンチ１１０の内部に空隙（void）が形成されることを防ぐために、ステップカバレッジ（段差被覆性）が良好となるように、第１の導電層１４０の材料としては、多結晶シリコンを用い、減圧ＣＶＤ（low-pressure CVD）法により多結晶シリコン層を形成するとよい。なお、第１のトレンチ１１０のアスペクト比が５以上である場合、非晶質シリコン層をＰＥＣＶＤ法により形成するとよい。非晶質シリコンは、多結晶シリコンに比べて、空隙埋込特性（gap filled characteristic）が良好である。なお、非晶質シリコンに導電性を持たせるためには、非晶質シリコン再結晶処理が必要である。
次に、ＦＩＧ．４に示すように、メサ表面１１５Ａ上のゲート酸化層１２５をエッチング停止層（etching stop layer）として用いて、異方性エッチングを行い、メサ表面１１５Ａより上の第１の導電層１４０を除去する。この処理の後、第２のトレンチ１２０の側壁１２０Ａに第２のトレンチ１２０の高さと略等しい幅（断面図における横方向の幅）を有するスペーサ１２２を形成する。
次に、終端構造のための誘電層１５０を形成する。誘電層１５０は、オルトケイ酸テトラエチル（tetraethylorthosilicate：以下、ＴＥＯＳという。）を使用したＬＰＴＥＯＳ、ＰＥＴＥＯＳ、Ｏ３−ＴＥＯＳ、ＨＴＯのいずれにより形成してもよい。誘電層１５０の厚さは、０．２μｍ〜１．０μｍとするとよい。
次に、誘電層１５０をフォトレジストパターン１５５で覆い、ショットキー接合の範囲を画定する。次に、このフォトレジストパターン１５５をマスクとして用いてドライエッチングを行い、メサ表面１１５Ａ及び第１のトレンチ１１０の第１の導電層１４０を露出させる。
このフォトレジストパターン１５５を剥離した後、ＦＩＧ．５Ａに示すように、背面の不要な層を除去し、ベース基板１００Ｂの背面を露出させる。この不要な層とは、誘電層１５０、第１の導電層１４０、ゲート酸化層１２５を含む活性領域の素子を形成するための熱酸化プロセス又はＣＶＤプロセスにより半導体基板１００の背面に形成された層である。
続いて、スパッタリングプロセスにより、第２の導電層を蒸着させ、第２の導電層と第１の層１００Ａとの間にショットキー接合領域１１５を形成し、及び第２の導電層とベース基板１００Ｂの間のオーミック接触となるカソード１６０を形成する。次に、フォトレジストパターン１６５を第２の導電層上に形成し、アノード１６０Ａを画定する。この具体例においては、アノード１６０Ａは、活性領域から第２のトレンチ１２０に亘って、少なくとも活性領域から２．０μｍ以上延出するように形成される。これにより、空乏領域の湾曲領域を活性領域から遠く離間させることができる。
ＦＩＧ．５Ｂは、トレンチＭＯＳ終端構造（ＦＩＧ．５Ａに示す）の電気特性の具体例を示す図である。ここでは、逆バイアスをシミュレートするために、ショットキーダイオードに逆バイアス電圧を印加している。すなわち、アノード１８３を０Ｖとして、カソード１６０に１８３Ｖの電圧を印加する。線１８０は、等電位線を表している。ＦＩＧ．５Ｂにおいては、等電位線１８０により表される電位は、底部から上部にかけて徐々に低くなっている。等電位線１８０に直交する線１８５は、電気力線（electrical force）を表している。ＦＩＧ．５Ｂに示すように、漏れ電流は、活性領域のみで発生し、終端領域の下の空乏領域においては、ほとんど発生していない。さらに、空乏領域の境界１８０Ａは、平坦な特性を有し、早期の電圧降伏は発生しない。なお、空乏領域の境界１８０Ａでは、ごく僅かしか漏れ電流が生じない。
ＦＩＧ．５Ｃは、終端構造を有さないトレンチＭＯＳ構造体における逆電流曲線１９５と、本発明に基づく終端構造を有するトレンチＭＯＳ構造体における逆電流曲線１９０とを比較して示すグラフである。この終端構造により、増加する逆電流は８．８％のみである。これに対し、従来の終端構造であるガードリングとＬＯＣＯＳの組合せでは、逆電流が１２．８％増加する。このように、本発明によれば、特性が著しく向上する。さらに、従来の構造では、少なくとも４回のフォトマスクプロセスが必要であったが、本発明では、フォトマスクプロセスは３回（トレンチの形成（１回目）、ショットキー接合の画定（２回目）、アノードを形成するための第２の導電層のエッチング（３回目））のみでよい。すなわち、本発明によれば、終端構造の製造プロセスを単純化することができる。
次に、本発明に基づく終端構造を用いて、トレンチＤＭＯＳ構造及び終端構造を形成する第２の具体例について説明する。
ＦＩＧ．６に示すように、ＤＭＯＳ構造のために、準備される半導体基板２００は、ショットキーダイオードを形成する半導体基板１００と異なるものであるが、半導体基板２００に対して施される処理は極めて似ている。ＤＭＯＳ構造及び終端構造を同時に形成するために、準備された半導体基板２００は、上面から底面に向かって、第１の層２００Ａと、第２の層２００Ｂと、第３の層２００Ｃとを備える。第１の層２００Ａ及び第２の層２００Ｂは、第３の層（以下、ベース基板ともいう。）２００Ｃ上にエピタキシャル成長プロセスを施すことにより形成されている。
第１の層２００Ａは、ベース層としてｐ型導電性不純物がドープされており、さらに、第１の層２００Ａの表面には、ｐ型導電性不純物が高濃度にドープされている。第２の層２００Ｂは、ｎ型導電性不純物が低濃度にドープされており、第３の層２００Ｃには、ｎ型導電性不純物が高濃度にドープされている。さらに、ＦＩＧ．６に示す具体例では、第１の層２００Ａの表面には、複数のｎ＋領域がイオン注入により形成され、これにより、多くのｎ＋領域２０４及びｐ＋領域２０３が形成されている。第１の層２００Ａの厚さは、０．５μｍ〜５．０μｍであり、第２の層２００Ｂの厚さは、３μｍ〜３０μｍである。
次に、ＦＩＧ．７に示すように、第１の具体例において説明した処理と同様に、メサ２１５を挟んで、複数の第１のトレンチ２１０と、第２のトレンチ２２０とを形成する。第１のトレンチ２１０は、ｎ＋領域２０４を貫通して、活性領域内に形成され、第２のトレンチ２２０は、活性領域の境界から半導体基板（又はダイ）２００の端部に亘って形成されている。
次に、高温酸化プロセスを行って、約１５０Å〜３０００Åの厚みを有するゲート酸化層２２５を形成する。次に、メサ２１５を越えて、第１の多結晶シリコン（first polysilicon）及び非晶質シリコンのいずれかから選択された第１の導電層２４０を第１のトレンチ２１０及び第２のトレンチ２２０に埋め込む。次に、メサ表面２１５Ａ上のゲート酸化層２２５を停止層（stopping layer）として用いて、エッチングプロセスを行うことにより、余分な第１の導電層２４０を除去する。次に、ｎ＋領域２０４とｐ＋領域２０３とを停止層（stopping layer）として用いて、メサ表面２１５Ａ上のゲート酸化層２２５を除去する。
続いて、更なる熱酸化プロセスを施し、第１の導電層２４０の一部を酸化させることにより、導電層間酸化層（inter-conductive oxide layer）２４５を形成する。多結晶シリコンの粒界により、酸素高速拡散パス（oxygen fast diffusion paths）が形成されるので、第１のトレンチ２１０及び第２のトレンチ２２０内に多結晶シリコン層又は非晶質シリコン層により形成される酸化層は、半導体基板２００上のメサ表面２１５Ａに形成される酸化層より厚くなる。
次に、ＦＩＧ．８に示すように、エッチングプロセスにより、第１の層２００Ａ、ｎ＋領域２０４及びｐ＋領域２０３の表面より上の導電層間酸化層（以下、単に熱酸化層ともいう。）２４５を除去する。なお、第２のトレンチ２２０のスペーサ２４０及び第１の導電層２４０上の熱酸化層２４５は、このエッチングプロセスの後も残留し、これにより、分離機能（isolation function）が実現される。続いて、全ての領域にＴＥＯＳ酸化層２５０が形成される。次に、第１の層２００ＡのＴＥＯＳ酸化層２５０上にフォトレジストパターンが形成され、ソース接続領域が画定される。
次に、ＦＩＧ．９に示すように、スパッタリングプロセスを行う前に、半導体基板（すなわちベース基板２００Ｃ）の背面に形成されている不要な層を除去する。この不要な層には、活性領域内の素子を形成するときにベース基板２００Ｃの背面に同時に形成されたＴＥＯＳ酸化層２５０と、導電層間酸化層２４５と、第１の導電層２４０と、ゲート酸化層２２５とが含まれる。
続いて、スパッタリングプロセスにより金属層２６０を堆積し、これにより、第１の層２００Ａ上のソース接続及びベース基板２００Ｃ上のドレイン接続、すなわち半導体基板２００の背面が形成される。上述の具体例と同様に、活性領域上に形成される金属層２６０は、約２．０μｍ以上終端構造（第２のトレンチ２２０）に延出し、その端部が活性領域から離間している必要がある。これにより、上述の具体例と同様のリソグラフィプロセス及びエッチングプロセスを続いて行うことができる。
次に、本発明に基づく終端構造を用いてトレンチＩＧＢＴ構造と終端構造とを同時に形成する第３の具体例について説明する。ＦＩＧ．１０に示すように、トレンチＭＯＳをＩＧＢＴ構造として形成するために準備される半導体基板３００は、ショットキーダイオードを形成するための半導体基板１００とは異なるものであるが、トレンチＤＭＯＳ構造用に準備される半導体基板２００に非常に似ている。さらに、ここでの処理は、トレンチＤＭＯＳを製造するための処理と略同一である。ＩＧＢＴ構造及び終端構造を同時に形成するために準備される半導体基板３００は、上面から底面に向かって、第１の層３００Ａと第２の層３００Ｂと、第３の層３００Ｃと、ベース基板３００Ｄとを備える。第１の層３００Ａ、第２の層３００Ｂ及び第３の層３００Ｃは、ベース基板３００Ｄ上にエピタキシャル成長プロセスを施すことにより形成されている。
第１〜第３の層３００Ａ、３００Ｂ、３００Ｃには、ＦＩＧ．６に示す半導体基板２００と同様の種類の不純物が同様の濃度でドープされている。例えば、第１の層３００Ａは、ｐ型のベース層であり、ｐ型のベース層３０２の上部には、ｎ＋ドープ領域３０４とｐ＋ドープ領域３０３が形成されている。第２の層３００Ｂは、ドリフト層として機能するｎドープ層であり、第３の層３００Ｃは、バッファ層として機能するｎ＋ドープ層である。ベース基板３００Ｄは、ｐ型導電性不純物が高濃度にドープされている。第１の層３００Ａの厚さは、０．５μｍ〜１０．０μｍであり、第２の層３００Ｂの厚さは、３μｍ〜１００μｍである。
ＦＩＧ．１１に示すように、ｎ＋ドープ領域３０４を貫通して、複数の第１のトレンチ３１０を形成する。第１のトレンチ３１０の底面は、ｐ型にドープされたベース層３０２より深い位置に形成される。さらに、各第１のトレンチ３１０及び第２のトレンチ３２０は、０．２μｍ〜４．０μｍのメサ３１５により離間されている。第２のトレンチ３２０は、活性領域の境界から半導体基板３００の端部に亘って形成されている。
１５０Å〜３０００Åの厚みを有するゲート酸化層３２５を形成する熱酸化プロセスの後、第１のトレンチ３１０及び第２のトレンチ３２０に多結晶シリコン又は非晶質シリコン層等の第１の導電材料３４０の埋込処理を行う。次に、メサ３１５の表面上のゲート酸化層３２５を停止層として用いて、エッチバックプロセスを行い、これにより、第１のトレンチ３１０及び第２のトレンチ３２０のスペーサのみに第１の導電材料３４０が残留する。
上述の第２の具体例と同様、第１の層３００Ａの表面上のゲート酸化層３２５が除去され、そして、更なる熱酸化プロセスが実行され、第１の導電材料３４０と金属層（後に形成される）の分離のための導電層間酸化層（inter-conductive oxide layer）３４５が形成される。次に、メサ３１５の表面上の導電層間酸化層（以下、単に熱酸化層ともいう。）３４５が除去される。なお、第１のトレンチ３１０及び第２のトレンチ３２０内の第１の導電材料３４０上の熱酸化層３４５は、導電層間酸化層として残される。
さらに、ＦＩＧ．１１に示すように、上述と同様に、全ての領域上にＴＥＯＳ誘電層３５０を形成し、これをフォトレジストパターンにより覆う。この後、エッチングプロセスを行い、ｎ＋ドープ領域３０４及びｐ＋ドープ領域３０３を露出させる。
次に、ＦＩＧ．１２に示すように、金属スパッタリングを行う前に、ベース基板３００Ｄの背面に形成されている不要な層を除去する。第２の導電層に続いて、通常、ベース基板３００Ｄの表面に金属層３６０が形成され、これにより、コレクタ電極が形成される。リソグラフィプロセス及びエッチングプロセスを順次行った後、第１の層３００Ａの表面にｐ＋ドープ領域３０３とｎ＋ドープ領域３０４に接続されたエミッタ電極が形成される。エミッタ電極の一方の端部は、活性領域から所定の距離離間した位置に設けられる。
本発明の効果は、以下の通りである。
（１）空乏境界が平坦であり、空乏境界の湾曲領域を活性領域から遠く離すことができる。このような特性により早期の電圧降伏現象を防止することができる。
（２）本発明に基づく終端構造に逆バイアス電圧を印加することにより生じる漏れ電流は、従来のＬＯＣＯＳ及びガードリングにより構成される終端構造より小さい（８．８％対１２．８％）。
（３）本発明に基づく終端構造を有するトレンチＭＯＳ素子は、従来より単純なプロセスで製造できる。本発明によれば、フォトマスクプロセスを減らすことができる。
当業者にとって明らかなように、上述した本発明の好ましい実施の形態は、本発明を限定する目的ではなく、例示的に示したものにすぎない。本発明は、添付の請求の範囲に含まれる様々な変形例及び同様の構成を包含する。すなわち、本発明の範囲は、最も広く解釈され、このような変形例及び同様の構造の全てを含むものと解釈される。

Claims (8)

  1. トレンチ金属酸化膜半導体素子及び終端構造を同時に製造するトレンチ金属酸化膜半導体素子及び終端構造の製造方法において、
    半導体基板を準備する工程と、
    上記半導体基板の活性領域内の上記トレンチ金属酸化膜半導体素子を形成するための複数の第１のトレンチと、該第１のトレンチからメサを介して離間し、該活性領域の境界から該半導体基板の端部に亘る上記終端構造を形成するための第２のトレンチとを形成する工程と、
    上記複数の第１のトレンチ及び第２のトレンチが形成された半導体基板の全領域にゲート酸化層を形成するための熱酸化プロセスを行う工程と、
    上記ゲート酸化層が形成された上記複数の第１のトレンチ及び第２のトレンチに第１の導電材料を埋め込み、第１の導電層を形成する工程と、
    上記半導体基板のメサの表面に形成されたゲート酸化層を停止層として用いて、該メサ上の上記第１の導電層に対してエッチバックプロセスを行い、上記第１のトレンチ内に該第１の導電層を残すとともに、上記第２のトレンチの側壁にスペーサを形成する工程と、
    上記エッチバックプロセスが行われた半導体基板のメサの表面を停止層として用いて、上記メサ上のゲート酸化層を除去する工程と、
    上記第１の導電層の一部を消費することによって導電層間酸化層を形成するために、上記ゲート酸化層が除去された上記半導体基板のメサの表面及び上記スペーサを含む上記第１の導電層の表面に対して熱酸化プロセスを行う工程と、
    上記半導体基板のメサの表面を停止層として用いて、上記メサ上の導電層間酸化層を除去する工程と、
    上記メサ上の導電層間酸化層が除去された半導体基板の全領域に終端構造酸化層を形成する工程と、
    上記終端構造酸化層上に、絶縁領域を画定し、上記活性領域から上記スペーサの一部までの領域を露出するフォトレジストパターンを形成する工程と、
    上記フォトレジストパターンをマスクとして用いて、上記終端構造酸化層の露出された領域をエッチングする工程と、
    上記フォトレジストパターンを剥離する工程と、
    上記フォトレジストパターンが剥離された半導体基板の背面を露出させるために、該半導体基板の背面に形成された不要な層を除去する工程と、
    上記不要な層が除去された半導体基板の上面に第１の電極を形成し、背面に第２の電極を形成するために、該半導体基板の全領域に第２の導電材料層を形成する工程と、
    上記第２の導電材料層上に、上記活性領域及び上記導電層間酸化層を介して上記スペーサに接続し、空乏領域の湾曲領域が上記活性領域の境界から所定の長さ離間するように、上記終端構造酸化層の一部に亘って延長して形成される上記第１の電極を画定するためのフォトレジストパターンを形成する工程と、
    上記第２の導電材料層の露出された部分をエッチングし、上記第１の電極を形成する工程とを有し、
    上記第１の導電材料は、多結晶シリコン及び非晶質シリコンからなるグループから選択され、
    上記終端構造酸化層の材料は、ＬＰＴＥＯＳ、ＰＥＴＥＯＳ及びＯ ３ −ＴＥＯＳからなるグループから選択されることを特徴とするトレンチ金属酸化膜半導体素子及び終端構造の製造方法。
  2. 上記半導体基板は、最上面に形成され、ｐ型導電性不純物が高濃度にドープされた第１の層と、該第１の層の下層に形成され、ｐ型導電性不純物が低濃度にドープされた第２の層と、該第２の層の下層に形成され、ｎ型導電性不純物が低濃度にドープされた第３の層と、該第３の層の下層に形成され、ｎ型導電性不純物が高濃度にドープされたベース基板と、該第１の層の内部及び該第２の層の上部にｎ型導電性不純物を高濃度にドープして形成された複数の領域とを備える二重拡散金属酸化膜半導体素子用の半導体基板であることを特徴とする請求項１記載のトレンチ金属酸化膜半導体素子及び終端構造の製造方法。
  3. 上記半導体基板は、最上層に形成され、ｐ型導電性不純物が高濃度にドープされた第１の層と、該第１の層の下層に形成され、ｐ型導電性不純物が低濃度にドープされた第２の層と、該第２の層の下層に形成され、ｎ型導電性不純物が低濃度にドープされた第３の層と、該第３の層の下層に形成され、ｎ型導電性不純物が高濃度にドープされた第４の層と、該第４の層の下層に形成され、ｐ型導電性不純物が高濃度にドープされたベース基板と、該第１の層の内部及び該第２の層の上部にｎ型導電性不純物を高濃度にドープして形成された複数の領域とを備える絶縁ゲート型バイポーラトランジスタ素子用の半導体基板であることを特徴とする請求項１記載のトレンチ金属酸化膜半導体素子及び終端構造の製造方法。
  4. 上記複数の第１のトレンチ及び第２のトレンチを形成する工程は、
    上記半導体基板に酸化層を形成する工程と、
    上記酸化層上に、上記複数の第１のトレンチ及び第２のトレンチを画定するためのフォトレジストパターンを形成する工程と、
    上記フォトレジストパターンを上記酸化層に転写するための異方性エッチングを行う工程と、
    上記フォトレジストパターンを除去する工程と、
    上記酸化層をハードマスクとして用いて異方性エッチングを行い、上記半導体基板をエッチングする工程と、
    上記酸化層を除去する工程とを有することを特徴とする請求項１記載のトレンチ金属酸化膜半導体素子及び終端構造の製造方法。
  5. 上記ゲート酸化層の厚さは、１５０Å〜３０００Åであることを特徴とする請求項１記載のトレンチ金属酸化膜半導体素子及び終端構造の製造方法。
  6. 上記半導体基板の背面の不要な層は、上記ゲート酸化層、上記第１の導電材料、上記導電層間酸化層及び上記終端構造酸化層を含むことを特徴とする請求項１記載のトレンチ金属酸化膜半導体素子及び終端構造の製造方法。
  7. 上記第１の電極を画定するためのフォトレジストパターンを形成する工程は、ソース電極を画定することを特徴とする請求項２記載のトレンチ金属酸化膜半導体素子及び終端構造の製造方法。
  8. 上記第１の電極を画定するためのフォトレジストパターンを形成する工程は、エミッタ電極を画定することを特徴とする請求項３記載のトレンチ金属酸化膜半導体素子及び終端構造の製造方法。
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