[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP5302157B2 - One-time programmable cell circuit and semiconductor integrated circuit having the same - Google Patents

One-time programmable cell circuit and semiconductor integrated circuit having the same Download PDF

Info

Publication number
JP5302157B2
JP5302157B2 JP2009231535A JP2009231535A JP5302157B2 JP 5302157 B2 JP5302157 B2 JP 5302157B2 JP 2009231535 A JP2009231535 A JP 2009231535A JP 2009231535 A JP2009231535 A JP 2009231535A JP 5302157 B2 JP5302157 B2 JP 5302157B2
Authority
JP
Japan
Prior art keywords
voltage
transistor
data
node
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009231535A
Other languages
Japanese (ja)
Other versions
JP2011081857A (en
Inventor
宏幸 古川
功夫 成竹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009231535A priority Critical patent/JP5302157B2/en
Priority to US12/898,210 priority patent/US8432717B2/en
Publication of JP2011081857A publication Critical patent/JP2011081857A/en
Priority to US13/780,683 priority patent/US8830719B2/en
Application granted granted Critical
Publication of JP5302157B2 publication Critical patent/JP5302157B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G11C17/165—Memory cells which are electrically programmed to cause a change in resistance, e.g. to permit multiple resistance steps to be programmed rather than conduct to or from non-conduct change of fuses and antifuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Provided is a semiconductor integrated circuit including: an anti-fuse element that electrically connects a first node and a first power supply terminal when data is written and electrically disconnect the first node and the first power supply terminal when data is not written; a first switch circuit that is connected between the first node and a first data line applied with a predetermine first voltage, and enters an off state from an on state according to a first control signal; and a detection part that detects write data of the anti-fuse element according to whether a voltage of the first node is substantially the same as the first voltage or substantially the same as a supply voltage of the first power supply terminal when the first switch circuit enters the off state.

Description

本発明は、ワンタイム・プログラマブルセル回路及びこれを備える半導体集積回路及びそのデータ判定方法に関するものである。   The present invention relates to a one-time programmable cell circuit, a semiconductor integrated circuit including the same, and a data determination method thereof.

ＯＴＰ（One Time Programmable）セルは、半導体集積回路内で単一メモリ、もしくはメモリアレイとして広く適用されている。例えば、ＯＴＰセルアレイに書き込まれた情報は、チップＩＤ、設定パラメータ等として用いられる。   An OTP (One Time Programmable) cell is widely applied as a single memory or a memory array in a semiconductor integrated circuit. For example, information written in the OTP cell array is used as a chip ID, a setting parameter, and the like.

従来のＯＴＰセルとして特許文献１の構成が開示されている。図６に特許文献１のＯＴＰセル１の構成を示す。図６に示すように、ＯＴＰセル１は、アンチヒューズ素子ＡＮＴＦＳ１と、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、感知回路１０とを有する。   The structure of patent document 1 is disclosed as a conventional OTP cell. FIG. 6 shows the configuration of the OTP cell 1 of Patent Document 1. As shown in FIG. 6, the OTP cell 1 includes an antifuse element ANTFS1, PMOS transistors MP1 and MP2, and a sensing circuit 10.

ＰＭＯＳトランジスタＭＰ１は、ノードＮ１とＮ３との間に接続される。また、ゲートに読み出し制御信号ＲＤ＿ＣＮＴＬが入力される。ＰＭＯＳトランジスタＭＰ２は、ノードＮ２とＮ３との間に接続される。また、ゲートに書き込み制御信号ＷＲ＿ＣＮＴＬが入力される。アンチヒューズ素子ＡＮＴＦＳ１は、ノードＮ３と接地端子ＧＮＤとの間に接続される。   The PMOS transistor MP1 is connected between the nodes N1 and N3. In addition, a read control signal RD_CNTL is input to the gate. The PMOS transistor MP2 is connected between the nodes N2 and N3. In addition, a write control signal WR_CNTL is input to the gate. Antifuse element ANTFS1 is connected between node N3 and ground terminal GND.

感知回路１０は、インバータ回路ＩＶ１を有する。インバータ回路ＩＶ１は、入力端子がノードＮ３に接続される。そして、出力端子から出力電圧ＶＯＵＴを出力する。ノードＮ１には電源電圧ＶＤＤ、ノードＮ２には高電圧ＶＰＰ（ＶＰＰ＞ＶＤＤ）が供給されている。   The sensing circuit 10 has an inverter circuit IV1. Inverter circuit IV1 has an input terminal connected to node N3. Then, the output voltage VOUT is output from the output terminal. A power supply voltage VDD is supplied to the node N1, and a high voltage VPP (VPP> VDD) is supplied to the node N2.

ＯＴＰセル１は、アンチヒューズ素子ＡＮＴＦＳ１の絶縁膜を破壊することでヒューズプログラミングを行う。以下に、ＯＴＰセル１のヒューズプログラミングの動作を簡単に説明する。   The OTP cell 1 performs fuse programming by destroying the insulating film of the antifuse element ANTFS1. The operation of fuse programming of the OTP cell 1 will be briefly described below.

まず、アンチヒューズ素子ＡＮＴＦＳ１にデータを書き込む場合、書き込み制御信号ＷＲ＿ＣＮＴＬをロウレベル、読み出し制御信号ＲＤ＿ＣＮＴＬをハイレベルにする。これにより、ＰＭＯＳトランジスタＭＰ２がオン状態、ＰＭＯＳトランジスタＭＰ１がオフ状態となる。そして、ノードＮ２とＮ３が電気的に接続、ノードＮ１とＮ３が電気的に遮断される。よって、アンチヒューズ素子ＡＮＴＦＳ１の両端に、高電圧ＶＰＰが印加される。   First, when writing data to the antifuse element ANTFS1, the write control signal WR_CNTL is set to the low level and the read control signal RD_CNTL is set to the high level. As a result, the PMOS transistor MP2 is turned on and the PMOS transistor MP1 is turned off. Nodes N2 and N3 are electrically connected, and nodes N1 and N3 are electrically disconnected. Therefore, the high voltage VPP is applied to both ends of the antifuse element ANTFS1.

高電圧ＶＰＰは、アンチヒューズ素子ＡＮＴＦＳ１の酸化膜の耐圧を超える電圧である。このため、アンチヒューズ素子ＡＮＴＦＳ１の酸化膜が破壊され、ノードＮ３と接地端子ＧＮＤとが導通状態となる。なお、アンチヒューズ素子ＡＮＴＦＳ１の絶縁膜が破壊され、データ書き込みが行われた場合、絶縁膜の破壊状態に応じて、数ｋΩ〜数百ｋΩの抵抗値をアンチヒューズ素子ＡＮＴＦＳ１が有することになる。   The high voltage VPP is a voltage exceeding the withstand voltage of the oxide film of the antifuse element ANTFS1. For this reason, the oxide film of the antifuse element ANTFS1 is destroyed, and the node N3 and the ground terminal GND become conductive. When the insulating film of the antifuse element ANTFS1 is broken and data is written, the antifuse element ANTFS1 has a resistance value of several kΩ to several hundred kΩ depending on the broken state of the insulating film.

次に、アンチヒューズ素子ＡＮＴＦＳ１に書き込まれたデータを読み出す場合、書き込み制御信号ＷＲ＿ＣＮＴＬをハイレベル、読み出し制御信号ＲＤ＿ＣＮＴＬをロウレベルにする。これにより、ＰＭＯＳトランジスタＭＰ２がオフ状態、ＰＭＯＳトランジスタＭＰ１がオン状態となる。そして、ノードＮ２とＮ３が電気的に遮断、ノードＮ１とＮ３が電気的に接続される。よって、アンチヒューズ素子ＡＮＴＦＳ１の両端に、電源電圧ＶＤＤが印加され、ノードＮ１、ＰＭＯＳトランジスタＭＰ１、ノードＮ３、絶縁破壊されたアンチヒューズ素子ＡＮＴＦＳ１を経て、接地端子ＧＮＤに電流が流れる。   Next, when reading data written in the antifuse element ANTFS1, the write control signal WR_CNTL is set to the high level and the read control signal RD_CNTL is set to the low level. As a result, the PMOS transistor MP2 is turned off and the PMOS transistor MP1 is turned on. Nodes N2 and N3 are electrically disconnected, and nodes N1 and N3 are electrically connected. Therefore, the power supply voltage VDD is applied to both ends of the anti-fuse element ANTFS1, and a current flows to the ground terminal GND through the node N1, the PMOS transistor MP1, the node N3, and the anti-fuse element ANTFS1 whose breakdown has occurred.

インバータ回路ＩＶ１は、ノードＮ１〜接地端子ＧＮＤに電流が流れる電流に応じて生成されるノードＮ３の電圧ＶＮ３をバッファリングし、出力電圧ＶＯＵＴとして出力する。   The inverter circuit IV1 buffers the voltage VN3 of the node N3 generated according to the current flowing through the node N1 to the ground terminal GND, and outputs it as the output voltage VOUT.

よって、もしアンチヒューズ素子ＡＮＴＦＳ１に対してデータの書き込みが行われていない場合、ノードＮ３の電位ＶＮ３は、略電源電圧ＶＤＤとなり、出力電圧ＶＯＵＴがロウレベルとなる。反対に、アンチヒューズ素子ＡＮＴＦＳ１に対してデータの書き込みが行われている場合、アンチヒューズ素子ＡＮＴＦＳ１の絶縁膜の破壊状態に応じて、ノードＮ３の電位ＶＮ３が接地電圧ＧＮＤ側に低下し、出力電圧ＶＯＵＴがハイレベルとなる。   Therefore, if data is not written to the antifuse element ANTFS1, the potential VN3 of the node N3 is substantially the power supply voltage VDD, and the output voltage VOUT is at a low level. On the other hand, when data is written to the antifuse element ANTFS1, the potential VN3 of the node N3 decreases to the ground voltage GND side according to the breakdown state of the insulating film of the antifuse element ANTFS1, and the output voltage VOUT goes high.

特開２００８−２０４６００号公報JP 2008-204600 A

上記のように、ＯＴＰセル１のヒューズプログラミングは、アンチヒューズ素子ＡＮＴＦＳ１のゲート絶縁膜を破壊することで行われる。データ書き込み後のアンチヒューズ素子ＡＮＴＦＳ１の導通状態は、ゲート絶縁膜の破壊状態に応じて決定される。つまり、データ書き込み後のアンチヒューズ素子ＡＮＴＦＳ１の抵抗値がゲート絶縁膜の破壊状態に応じて決定される。このため、感知回路１０が感知するノードＮ３の電圧ＶＮ３の電位レベルもアンチヒューズ素子ＡＮＴＦＳ１のゲート絶縁膜の破壊状態に応じて決定される。   As described above, the fuse programming of the OTP cell 1 is performed by destroying the gate insulating film of the antifuse element ANTFS1. The conduction state of the antifuse element ANTFS1 after data writing is determined according to the breakdown state of the gate insulating film. That is, the resistance value of the antifuse element ANTFS1 after data writing is determined according to the breakdown state of the gate insulating film. For this reason, the potential level of the voltage VN3 of the node N3 sensed by the sensing circuit 10 is also determined according to the breakdown state of the gate insulating film of the antifuse element ANTFS1.

しかし、データ書き込み後のアンチヒューズ素子ＡＮＴＦＳ１の抵抗値は、絶縁膜の破壊状態に応じて、数ｋΩ〜数百ｋΩにばらつく。よって、感知回路１０が感知するノードＮ３の電圧ＶＮ３も、このばらつきに応じた値となる。   However, the resistance value of the antifuse element ANTFS1 after data writing varies from several kΩ to several hundred kΩ depending on the breakdown state of the insulating film. Therefore, the voltage VN3 of the node N3 sensed by the sensing circuit 10 is also a value corresponding to this variation.

ここで、図７に従来のＯＴＰセル１においてアンチヒューズ素子ＡＮＴＦＳ１のデータ読み出し動作を説明する模式図を示す。なお、図７に示す抵抗ＲＭＰ１ｏｎはＰＭＯＳトランジスタＭＰ１のオン抵抗、抵抗ＲＦＳ１はアンチヒューズ素子ＡＮＴＦＳ１の絶縁膜が有する抵抗、容量ＣＦＳ１はアンチヒューズ素子ＡＮＴＦＳ１の絶縁膜容量である。   Here, FIG. 7 is a schematic diagram for explaining the data read operation of the antifuse element ANTFS1 in the conventional OTP cell 1. FIG. 7 is the on-resistance of the PMOS transistor MP1, the resistor RFS1 is the resistance of the insulating film of the antifuse element ANTFS1, and the capacitor CFS1 is the insulating film capacity of the antifuse element ANTFS1.

図７に示すように、アンチヒューズ素子ＡＮＴＦＳ１のデータ読み出し動作時には、ＰＭＯＳトランジスタＭＰ１をオン状態とし、ＤＣバイアス（図７の例では、電源電圧ＶＤＤ）を印加する。そして、抵抗ＲＭＰ１ｏｎと抵抗ＲＦＳ１との抵抗分圧よって生じるノードＮ３の電圧ＶＮ３を、感知回路１０が検出する。ＤＣバイアス印加時には、容量ＣＦＳ１は、容量値の大きさによらず、インピーダンスが無限大とみなすことができ、オープンとして無視することができる。   As shown in FIG. 7, during the data read operation of the antifuse element ANTFS1, the PMOS transistor MP1 is turned on and a DC bias (in the example of FIG. 7, the power supply voltage VDD) is applied. Then, the sensing circuit 10 detects the voltage VN3 of the node N3 generated by the resistance voltage division between the resistor RMP1on and the resistor RFS1. When a DC bias is applied, the capacitor CFS1 can be regarded as having an infinite impedance regardless of the capacitance value, and can be ignored as being open.

図８に、アンチヒューズ素子ＡＮＴＦＳ１に対してデータの書き込み有りの場合と、データの書き込み無しの場合のノードＮ３の電圧ＶＮ３を示すグラフを示す。図８に示すように、データの書き込み無しの場合には、抵抗ＲＦＳ１は、抵抗ＲＭＰ１ｏｎに比べ桁違いに大きな値になりえるため、電圧ＶＮ３はほぼ電源電圧ＶＤＤとなる。一方、データの書き込み有りの場合、抵抗ＲＦＳ１は非常に小さな値になり、抵抗ＲＭＰ１ｏｎに比べ同程度の値となりえる。但し、上述したように絶縁膜の破壊状態に応じて抵抗ＲＦＳ１の抵抗値が数ｋΩ〜数百ｋΩにばらつくため、感知回路１０が検出するノードＮ３の電圧ＶＮ３もこの抵抗ＲＦＳ１の抵抗値のばらつきに影響を受けて一定とならない。   FIG. 8 is a graph showing the voltage VN3 at the node N3 when data is written to the antifuse element ANTFS1 and when data is not written. As shown in FIG. 8, when there is no data writing, the resistance RFS1 can be an order of magnitude greater than the resistance RMP1on, so the voltage VN3 is almost the power supply voltage VDD. On the other hand, when data is written, the resistance RFS1 has a very small value, which can be the same value as the resistance RMP1on. However, as described above, since the resistance value of the resistor RFS1 varies from several kΩ to several hundred kΩ according to the breakdown state of the insulating film, the voltage VN3 of the node N3 detected by the sensing circuit 10 also varies in the resistance value of the resistor RFS1. It will not be constant under the influence of

このように、データの書き込み有りの場合の感知回路１０が検出するノードＮ３の電圧ＶＮ３は、アンチヒューズ素子ＡＮＴＦＳ１の破壊された絶縁膜が有する抵抗のばらつきに対して影響を受けやすい。このため、インバータ回路ＩＶ１のしきい電圧をこのばらつきに応じて適切な値に調整しないと感知回路１０が誤判定を行う可能性がある。結果として、このＯＴＰセル１でセルアレイを構成する半導体集積回路に記憶されたチップＩＤ、設定パラメータ等のデータも正しい値が読み出されない問題が発生する。   As described above, the voltage VN3 of the node N3 detected by the sensing circuit 10 when data is written is easily affected by the resistance variation of the insulating film destroyed by the antifuse element ANTFS1. For this reason, if the threshold voltage of the inverter circuit IV1 is not adjusted to an appropriate value according to this variation, the sensing circuit 10 may make an erroneous determination. As a result, there arises a problem that data such as chip IDs and setting parameters stored in the semiconductor integrated circuit constituting the cell array by the OTP cell 1 are not read out correctly.

本発明の一態様は、データが書き込まれた場合に第１のノードと第１の電源端子とを電気的に接続し、データが書き込まれていない場合に第１のノードと前記第１の電源端子とを電気的に遮断するアンチヒューズ素子と、前記第１のノードと、所定の第１の電圧が印加される第１のデータ線との間に接続され、第１の制御信号に応じてオン状態からオフ状態となる第１のスイッチ回路と、前記第１のスイッチ回路がオフ状態となったときの前記第１のノードの電圧が、前記第１の電圧と実質的に同じ電圧であるか、前記第１の電源端子の供給電圧と実質的に同じ電圧であるかに応じて、前記アンチヒューズ素子の書き込みデータを検知する検知部と、を有する半導体集積回路である。   One embodiment of the present invention electrically connects a first node and a first power supply terminal when data is written, and connects the first node and the first power supply when data is not written. An anti-fuse element that electrically cuts off a terminal, the first node, and a first data line to which a predetermined first voltage is applied are connected, and according to a first control signal The first switch circuit that is turned off from the on state and the voltage of the first node when the first switch circuit is turned off are substantially the same voltage as the first voltage. Or a detection unit that detects write data of the anti-fuse element according to whether the voltage is substantially the same as the supply voltage of the first power supply terminal.

本発明の別の態様は、データが書き込まれた場合に第１のノードと第１の電源端子とを電気的に接続し、データが書き込まれていない場合に第１のノードと前記第１の電源端子とを電気的に遮断するアンチヒューズ素子と、前記第１のノードと、所定の第１の電圧が印加される第１のデータ線との間に接続され、第１の制御信号に応じてオン状態からオフ状態となる第１のスイッチ回路と、前記第１のスイッチ回路がオフ状態となったときの前記第１のノードの電圧が、前記第１の電圧と実質的に同じ電圧であるか、前記第１の電源端子の供給電圧と実質的に同じ電圧であるかに応じて、前記アンチヒューズ素子の書き込みデータを検知する検知部と、を有するワンタイム・プログラマブルセル回路である。   According to another aspect of the present invention, when data is written, the first node and the first power supply terminal are electrically connected. When data is not written, the first node and the first power supply terminal are electrically connected. Connected between the anti-fuse element that electrically cuts off the power supply terminal, the first node, and the first data line to which a predetermined first voltage is applied, and according to the first control signal The first switch circuit that is turned off from the on state and the voltage of the first node when the first switch circuit is turned off are substantially the same voltage as the first voltage. A one-time programmable cell circuit having a detection unit that detects write data of the anti-fuse element according to whether the voltage is substantially the same as a supply voltage of the first power supply terminal.

本発明の更に別の態様は、データが書き込まれた場合に第１のノードと第１の電源端子とを電気的に接続し、データが書き込まれていない場合に第１のノードと前記第１の電源端子とを電気的に遮断するアンチヒューズ素子を有する半導体集積回路のデータ判定方法であって、前記第１のノードと、所定の第１の電圧が印加される第１のデータ線との間に接続される第１のスイッチ回路をオン状態からオフ状態とし、前記第１のスイッチ回路がオフ状態となったときの前記第１のノードの電圧が、前記第１の電圧と実質的に同じ電圧であるか、前記第１の電源端子の供給電圧と実質的に同じ電圧であるかに応じて、前記アンチヒューズ素子の書き込みデータを検知する半導体集積回路のデータ判定方法である。   According to still another aspect of the present invention, when data is written, the first node and the first power supply terminal are electrically connected, and when data is not written, the first node and the first power supply terminal are connected. A method of determining data in a semiconductor integrated circuit having an antifuse element that electrically cuts off a power supply terminal of the first integrated circuit, wherein the first node and a first data line to which a predetermined first voltage is applied The first switch circuit connected between the first switch circuit and the first switch circuit is turned off, and the voltage of the first node when the first switch circuit is turned off is substantially equal to the first voltage. According to another aspect of the present invention, there is provided a data determination method for a semiconductor integrated circuit that detects write data of the anti-fuse element depending on whether the voltage is the same voltage or substantially the same voltage as the supply voltage of the first power supply terminal.

本発明にかかる半導体集積回路は、オン状態となった第１のスイッチ回路により第１のノードの電位は第１の電圧となるが、第１のスイッチ回路のオフ後の第１のノードの電位は、アンチヒューズ素子に書き込まれたデータ状態に応じて、第１の電圧と実質的に同じ電圧か、第１の電源端子の供給電圧と実質的に同じ電圧となる。この第１のノードの電位を検知部が検知することで、アンチヒューズ素子の書き込みデータを判定することできる。このため、アンチヒューズ素子の書き込みデータ検知時にアンチヒューズ素子に流れる電流により生成される電圧を用いず、データの判定を行うことができる。よって、データ書き込み後のアンチヒューズ素子の抵抗値のばらつきに影響なくアンチヒューズ素子が有するデータ判定を行うことが可能となる。   In the semiconductor integrated circuit according to the present invention, the potential of the first node becomes the first voltage by the first switch circuit that is turned on, but the potential of the first node after the first switch circuit is turned off. Is substantially the same voltage as the first voltage or substantially the same voltage as the supply voltage of the first power supply terminal depending on the data state written in the antifuse element. When the detection unit detects the potential of the first node, write data of the antifuse element can be determined. Therefore, data can be determined without using the voltage generated by the current flowing through the antifuse element when the write data of the antifuse element is detected. Therefore, it is possible to perform data determination of the antifuse element without affecting the resistance value variation of the antifuse element after data writing.

本発明にかかる半導体集積回路は、アンチヒューズのデータ読み出し時の誤判定を防ぐことができる。   The semiconductor integrated circuit according to the present invention can prevent erroneous determination at the time of reading data from the antifuse.

実施の形態にかかる半導体集積回路の構成の一例である。1 is an example of a configuration of a semiconductor integrated circuit according to an embodiment. 実施の形態にかかるＯＴＰセルの構成の一例である。It is an example of a structure of the OTP cell concerning embodiment. 実施の形態にかかる半導体集積回路のデータ読み出し動作時のタイミングチャートである。4 is a timing chart during a data read operation of the semiconductor integrated circuit according to the embodiment. 従来のＯＴＰセルのアンチヒューズ素子のデータ読み出し動作を説明する模式図である。It is a schematic diagram explaining the data read-out operation | movement of the antifuse element of the conventional OTP cell. 従来のＯＴＰセルのアンチヒューズ素子のデータ読み出し動作を説明するグラフである。明するグラフである。It is a graph explaining the data read-out operation | movement of the antifuse element of the conventional OTP cell. It is a graph to clarify. 従来のＯＴＰセルの構成である。It is the structure of the conventional OTP cell. 実施の形態にかかるＯＴＰセルのアンチヒューズ素子のデータ読み出し動作を説明する模式図である。It is a schematic diagram explaining the data read operation of the antifuse element of the OTP cell according to the embodiment. 実施の形態にかかるＯＴＰセルのアンチヒューズ素子のデータ読み出し動作を説The data read operation of the antifuse element of the OTP cell according to the embodiment is explained.

発明の実施の形態１   Embodiment 1 of the Invention

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を半導体集積回路及びＯＴＰセルに適用したものである。まず、図１に本実施の形態にかかる半導体集積回路１００の構成の一例を示す。図１に示すように、半導体集積回路１００は、ロジック部及びメモリ部１０１と、ヒューズ部１０２とを有する。   Hereinafter, specific embodiments to which the present invention is applied will be described in detail with reference to the drawings. In this embodiment, the present invention is applied to a semiconductor integrated circuit and an OTP cell. First, FIG. 1 shows an example of the configuration of the semiconductor integrated circuit 100 according to the present embodiment. As shown in FIG. 1, the semiconductor integrated circuit 100 includes a logic part and memory part 101, and a fuse part 102.

ロジック部及びメモリ部１０１は、論理動作を行うロジック回路で構成される。更に、ロジック回路の電源電圧として１〜２Ｖ程度の電圧ＶＣＯＲを供給する内部電源１０３を内部に有する。また、後述する判定回路１１０を有する。ロジック部及びメモリ部１０１を構成するロジック回路は、電圧ＶＣＯＲ程度の耐圧を有するトランジスタで構成される。なお、以下では、電圧ＶＣＯＲ程度の耐圧を有するトランジスタを低耐圧トランジスタと称す。   The logic unit and the memory unit 101 are configured by a logic circuit that performs a logic operation. Furthermore, an internal power supply 103 that supplies a voltage VCOR of about 1 to 2 V as a power supply voltage for the logic circuit is included. Moreover, it has the determination circuit 110 mentioned later. The logic circuit that constitutes the logic unit and the memory unit 101 includes a transistor having a withstand voltage of about the voltage VCOR. Hereinafter, a transistor having a breakdown voltage of about the voltage VCOR is referred to as a low breakdown voltage transistor.

ヒューズ部１０２は、ＯＴＰセル２００を有する。ヒューズ部１０２は、半導体集積回路１００の外部端子からＯＴＰセル２００のデータ書き込み用の６Ｖ電圧を供給される。この半導体集積回路１００の外部端子には、後述するアンチヒューズ素子へのデータ書き込み用電圧６Ｖを供給する外部電源１０４が接続される。なお、この「６Ｖ」の電圧値は一例であり、外部電源１０４は、少なくとも上述したロジック回路の電源電圧であるＶＣＯＲ以上の電圧を供給するものであればよい。以下では、外部電源１０４から供給されるデータ書き込み用電圧を高電圧ＶＰＰと称す。   The fuse unit 102 includes an OTP cell 200. The fuse unit 102 is supplied with a 6V voltage for data writing of the OTP cell 200 from an external terminal of the semiconductor integrated circuit 100. The external terminal of the semiconductor integrated circuit 100 is connected to an external power supply 104 that supplies a voltage 6V for writing data to an antifuse element to be described later. Note that the voltage value of “6V” is an example, and the external power supply 104 may supply at least a voltage equal to or higher than VCOR, which is the power supply voltage of the logic circuit described above. Hereinafter, the data write voltage supplied from the external power supply 104 is referred to as a high voltage VPP.

なお、図１では、図面の簡略化のためＯＴＰセル２００のみを記載しているが、半導体集積回路１００がヒューズ部１０２のＯＴＰセルをセルアレイ構成する場合は、ＯＴＰセル２００と同様の構成の複数のＯＴＰセルが存在するものとする。   In FIG. 1, only the OTP cell 200 is illustrated for simplification of the drawing. However, when the semiconductor integrated circuit 100 configures the OTP cell of the fuse portion 102 as a cell array, a plurality of configurations similar to the OTP cell 200 are provided. It is assumed that there are OTP cells.

図２に、ヒューズ部１０２の構成の一例を示す。ヒューズ部１０２は、ＯＴＰセル２００を有する。ＯＴＰセル２００は、スイッチ回路ＳＷ２０１と、検知部ＤＴＣＴ２０１と、アンチヒューズ素子ＡＮＴＦＳ２０１とを有する。   FIG. 2 shows an example of the configuration of the fuse unit 102. The fuse unit 102 includes an OTP cell 200. The OTP cell 200 includes a switch circuit SW201, a detection unit DTCT201, and an antifuse element ANTFS201.

アンチヒューズ素子ＡＮＴＦＳ２０１は、ノードＮ２０１と接地端子ＧＮＤとの間に接続される。アンチヒューズ素子ＡＮＴＦＳ２０１は、通常は絶縁状態であるが、プログラム電圧を加えることにより絶縁膜を破壊することで導通状態に変わるヒューズである。アンチヒューズ素子ＡＮＴＦＳ２０１は、例えば、ＭＯＳトランジスタのゲート絶縁膜により実現される。この場合、アンチヒューズ素子ＡＮＴＦＳ２０１は、通常ではゲート容量が数ＭΩ以上の抵抗を有し、ゲートと、ＭＯＳトランジスタの基板との間は絶縁状態である。しかし、ゲートと、ＭＯＳトランジスタの基板との間にプログラム電圧として、例えば上述した高電圧ＶＰＰを印加すると、ゲート絶縁膜が破壊され、ゲートと基板が短絡する。但し、この場合のアンチヒューズ素子ＡＮＴＦＳ２０１は、破壊されたゲート酸化膜の状態に応じて、ゲートと基板との間に数ｋΩ〜数百ｋΩの抵抗値を有するものとする。   Antifuse element ANTFS201 is connected between node N201 and ground terminal GND. The antifuse element ANTFS201 is a fuse that is normally in an insulated state, but changes to a conductive state by breaking the insulating film by applying a program voltage. The antifuse element ANTFS201 is realized by, for example, a gate insulating film of a MOS transistor. In this case, the antifuse element ANTFS201 usually has a resistance having a gate capacitance of several MΩ or more, and the gate and the substrate of the MOS transistor are in an insulated state. However, for example, when the above-described high voltage VPP is applied as a program voltage between the gate and the substrate of the MOS transistor, the gate insulating film is destroyed and the gate and the substrate are short-circuited. However, the antifuse element ANTFS201 in this case is assumed to have a resistance value of several kΩ to several hundred kΩ between the gate and the substrate, depending on the state of the broken gate oxide film.

なお、以下では、アンチヒューズ素子にプログラム電圧を加え絶縁膜を破壊し、導通状態とすることでアンチヒューズ素子にデータを書き込む動作を「データ書き込み」動作と称すものとする。また、データ書き込み後のアンチヒューズ素子が有する抵抗値は、絶縁膜の破壊状態により数ｋΩ〜数百ｋΩでばらつくものとする。更に、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われた場合のＯＴＰセル２００を「０−ＣＥＬＬ」と称し、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われていない場合のＯＴＰセル２００を「１−ＣＥＬＬ」と称するものとする。   In the following, an operation of writing data to the antifuse element by applying a program voltage to the antifuse element to break the insulating film and bringing it into a conductive state will be referred to as a “data write” operation. The resistance value of the anti-fuse element after data writing varies between several kΩ and several hundred kΩ depending on the breakdown state of the insulating film. Further, the OTP cell 200 when data is written to the antifuse element ANTFS201 is referred to as “0-CELL”, and the OTP cell 200 when data is not written to the antifuse element ANTFS201 is referred to as “1-CELL”. Shall be referred to as

スイッチ回路ＳＷ２０１は、ＰＭＯＳトランジスタＭＰ２０１を有する。ＰＭＯＳトランジスタＭＰ２０１は、書き込み用データ線ＷＢＬと、ノードＮ２０１との間に接続される。ＰＭＯＳトランジスタＭＰ２０１は、ゲートが書き込み制御信号線ＷＷＬに接続される。また、ＰＭＯＳトランジスタＭＰ２０１は、バックゲートがバックゲート駆動信号線ＣＮＷに接続される。なお、ＰＭＯＳトランジスタＭＰ２０１は、上述したアンチヒューズ素子へのデータ書き込み用電圧である高電圧ＶＰＰに対する耐圧を有するものとする。このような、高電圧ＶＰＰに対する耐圧を有するトランジスタとして、例えばＭＯＸ（マルチオキサイド）構造を有するトランジスタ等がある。但し、ＰＭＯＳトランジスタＭＰ２０１のしきい値電圧は電圧ＶＣＯＲ程度であるものとする。以下では、上記高電圧ＶＰＰに対する耐圧を有するトランジスタを高耐圧トランジスタと称すものとする。また、便宜上、符号「ＷＢＬ」「ＷＷＬ」「ＣＮＷ」は、各配線名を示すと同時に、その配線に印加される制御信号もしくは駆動信号を示すものとする。   The switch circuit SW201 includes a PMOS transistor MP201. The PMOS transistor MP201 is connected between the write data line WBL and the node N201. The gate of the PMOS transistor MP201 is connected to the write control signal line WWL. The PMOS transistor MP201 has a back gate connected to the back gate drive signal line CNW. Note that the PMOS transistor MP201 has a withstand voltage against the high voltage VPP, which is a voltage for writing data to the antifuse element described above. Examples of such a transistor having a withstand voltage against the high voltage VPP include a transistor having a MOX (multioxide) structure. However, the threshold voltage of the PMOS transistor MP201 is about the voltage VCOR. Hereinafter, a transistor having a withstand voltage with respect to the high voltage VPP is referred to as a high withstand voltage transistor. For convenience, the symbols “WBL”, “WWL”, and “CNW” indicate the name of each wiring and at the same time the control signal or drive signal applied to the wiring.

検知部ＤＴＣＴ２０１は、スイッチ回路ＳＷ２０２と、検知回路２１０とを有する。検知部ＤＴＣＴ２０１は、ノードＮ２０１の電位レベルを検知して、その検知結果を読み出し用データ線ＲＢＬに出力する。   The detection unit DTCT 201 includes a switch circuit SW202 and a detection circuit 210. The detection unit DTCT 201 detects the potential level of the node N201 and outputs the detection result to the read data line RBL.

スイッチ回路ＳＷ２０２は、ＮＭＯＳトランジスタＭＮ２０２を有する。ＮＭＯＳトランジスタＭＮ２０２は、読み出し用データ線ＲＢＬと、ノードＮ２０２との間に接続される。ＮＭＯＳトランジスタＭＮ２０２は、ゲートが読み出し制御信号線ＲＷＬに接続される。なお、ＮＭＯＳトランジスタＭＮ２０２のしきい値電圧は電圧ＶＣＯＲ程度であるものとする。また、便宜上、符号「ＲＢＬ」「ＲＷＬ」は、各配線名を示すと同時に、その配線に印加される制御信号もしくは駆動信号を示すものとする。   The switch circuit SW202 includes an NMOS transistor MN202. The NMOS transistor MN202 is connected between the read data line RBL and the node N202. The gate of the NMOS transistor MN202 is connected to the read control signal line RWL. Note that the threshold voltage of the NMOS transistor MN202 is about the voltage VCOR. For convenience, the symbols “RBL” and “RWL” indicate the name of each wiring and at the same time indicate a control signal or a driving signal applied to the wiring.

検知回路２１０は、ＮＭＯＳトランジスタＭＮ２１０を有する。ＮＭＯＳトランジスタＭＮ２１０は、ノードＮ２０２と接地端子ＧＮＤとの間に接続される。ＮＭＯＳトランジスタＭＮ２１０は、ゲートがノードＮ２０１に接続される。ＮＭＯＳトランジスタＭＮ２１０は、アンチヒューズ素子へのデータ書き込み用の高電圧ＶＰＰに対する耐圧を有する高耐圧トランジスタである。但し、ＮＭＯＳトランジスタＭＮ２１０のしきい値電圧は電圧ＶＣＯＲ程度であるものとする。   The detection circuit 210 includes an NMOS transistor MN210. The NMOS transistor MN210 is connected between the node N202 and the ground terminal GND. NMOS transistor MN210 has a gate connected to node N201. The NMOS transistor MN210 is a high breakdown voltage transistor having a breakdown voltage with respect to the high voltage VPP for writing data to the antifuse element. However, it is assumed that the threshold voltage of the NMOS transistor MN210 is about the voltage VCOR.

読み出し用データ線ＲＢＬは、判定回路１１０に接続される。判定回路１１０は、読み出し用データ線ＲＢＬの電位レベルに応じて、アンチヒューズ素子ＡＮＴＦＳ２０１にデータが書き込まれているが否かを判定する。以降では、アンチヒューズ素子ＡＮＴＦＳ２０１に対してデータ書き込みが行われているか否かを判定し、アンチヒューズ素子ＡＮＴＦＳ２０１が有するデータを読み出す動作を「データ読み出し」動作と称するものとする。   The read data line RBL is connected to the determination circuit 110. The determination circuit 110 determines whether or not data is written in the antifuse element ANTFS201 according to the potential level of the read data line RBL. Hereinafter, it is determined whether or not data writing has been performed on the antifuse element ANTFS201, and an operation of reading data included in the antifuse element ANTFS201 is referred to as a “data read” operation.

また、判定回路１１０は、プリチャージ回路１２１を有する。プリチャージ回路１２１は、プリチャージ制御信号ＰＢＬＢに応じて、読み出し用データ線ＲＢＬを所定の値（例えば、ロジック回路の電源電圧と同じＶＣＯＲ程度）の電圧にプリチャージする。なお、プリチャージ回路１２１は、判定回路１１０の外部に配置されてもかまわない。更には、ロジック部及びメモリ部１０１内ではなく、ヒューズ部１０２内に配置されてもよい。   Further, the determination circuit 110 includes a precharge circuit 121. In response to the precharge control signal PBLB, the precharge circuit 121 precharges the read data line RBL to a voltage of a predetermined value (for example, about the same VCOR as the power supply voltage of the logic circuit). Note that the precharge circuit 121 may be disposed outside the determination circuit 110. Further, it may be arranged not in the logic part and the memory part 101 but in the fuse part 102.

以下、本実施の形態１にかかる半導体集積回路１００の動作を説明する。まず、アンチヒューズ素子ＡＮＴＦＳ２０１のデータ書き込み時の動作を説明する。アンチヒューズ素子ＡＮＴＦＳ２０１のデータ書き込み時には、書き込み用データ線ＷＢＬとバックゲート駆動信号線ＣＮＷとにデータ書き込み用電圧、例えば上述した６Ｖ程度の高電圧ＶＰＰが印加される。同時に書き込み制御信号線ＷＷＬをロウレベル、例えば接地電圧ＧＮＤとすると、ＰＭＯＳトランジスタＭＰ２０１がオン状態となる。そして、書き込み用データ線ＷＢＬとノードＮ２０１が電気的に導通する。このため、アンチヒューズ素子ＡＮＴＦＳ２０１のゲートに高電圧ＶＰＰが印加される。そして、このことによりゲート絶縁膜が破壊されるためゲートと基板が短絡する。以上の動作により、データ書き込みが行われ、ＯＴＰセル２００が０−ＣＥＬＬとなる。   The operation of the semiconductor integrated circuit 100 according to the first embodiment will be described below. First, the operation at the time of data writing of the antifuse element ANTFS201 will be described. At the time of data writing of the antifuse element ANTFS201, a data write voltage, for example, the above-described high voltage VPP of about 6V is applied to the write data line WBL and the back gate drive signal line CNW. At the same time, when the write control signal line WWL is at a low level, for example, the ground voltage GND, the PMOS transistor MP201 is turned on. Then, the write data line WBL and the node N201 are electrically connected. For this reason, the high voltage VPP is applied to the gate of the antifuse element ANTFS201. As a result, the gate insulating film is destroyed, and the gate and the substrate are short-circuited. With the above operation, data is written, and the OTP cell 200 becomes 0-CELL.

次に、図３を参照してアンチヒューズ素子ＡＮＴＦＳ２０１のデータ読み出し動作を説明する。まず、図３に示すように、データ読み出し時は、書き込みデータ線ＷＢＬおよびバックゲート駆動信号線の電位レベルを、ロジック回路の電源電圧の１〜２Ｖ程度の電圧ＶＣＯＲとする。また、ハイレベル時の書き込み制御信号線ＷＷＬの電位レベルも電圧ＶＣＯＲとする。   Next, the data read operation of the antifuse element ANTFS 201 will be described with reference to FIG. First, as shown in FIG. 3, at the time of data reading, the potential levels of the write data line WBL and the back gate drive signal line are set to a voltage VCOR of about 1 to 2 V of the power supply voltage of the logic circuit. The potential level of the write control signal line WWL at the high level is also set to the voltage VCOR.

時刻ｔ１において、書き込み制御信号線ＷＷＬをロウレベルに立ち下げ、接地電圧ＧＮＤとする。このため、ＰＭＯＳトランジスタＭＰ２０１がオン状態となり、書き込みデータ線ＷＢＬとノードＮ２０１が電気的に接続される。このため、ノードＮ２０１の電位（以下、電圧ＶＣＮと称す）が電圧ＶＣＯＲに上昇する。   At time t1, the write control signal line WWL is lowered to the low level and is set to the ground voltage GND. Therefore, the PMOS transistor MP201 is turned on, and the write data line WBL and the node N201 are electrically connected. Therefore, the potential of node N201 (hereinafter referred to as voltage VCN) rises to voltage VCOR.

次に、時刻ｔ２において、書き込み制御信号線ＷＷＬをハイレベルに立ち上げ、電圧ＶＣＯＲとする。このため、ＰＭＯＳトランジスタＭＰ２０１がオフ状態となり、書き込みデータ線ＷＢＬとノードＮ２０１が電気的に遮断される。   Next, at time t2, the write control signal line WWL is raised to a high level and is set to the voltage VCOR. For this reason, the PMOS transistor MP201 is turned off, and the write data line WBL and the node N201 are electrically disconnected.

このとき、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われていない場合（１−ＣＥＬＬ）、ノードＮ２０１がハイインピーダンス状態となり、電圧ＶＣＮが電圧ＶＣＯＲで保持される。逆に、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われている場合（０−ＣＥＬＬ）、アンチヒューズ素子ＡＮＴＦＳ２０１のゲートと基板がある抵抗値を有して短絡している。このため、ノードＮ２０１と接地端子ＧＮＤも短絡状態となるため、電圧ＶＣＮが電圧ＶＣＯＲから接地電圧ＧＮＤに降下する。   At this time, when data is not written to the antifuse element ANTFS201 (1-CELL), the node N201 is in a high impedance state, and the voltage VCN is held at the voltage VCOR. Conversely, when data is written to the antifuse element ANTFS201 (0-CELL), the gate of the antifuse element ANTFS201 and the substrate are short-circuited with a certain resistance value. For this reason, since the node N201 and the ground terminal GND are also short-circuited, the voltage VCN drops from the voltage VCOR to the ground voltage GND.

つまり、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われていない場合（１−ＣＥＬＬ）では、ノードＮ２０１の電圧レベルが電圧ＶＣＯＲ（ハイレベル）、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われている場合（０−ＣＥＬＬ）では、ノードＮ２０１の電圧レベルが接地電圧ＧＮＤ（ロウレベル）となる。なお、この電圧ＶＣＯＲから接地電圧ＧＮＤへ降下する期間は、ノードＮ２０１の寄生容量（アンチヒューズ素子ＡＮＴＦＳ２０１の絶縁膜容量を含む）とアンチヒューズ素子ＡＮＴＦＳ２０１の抵抗値で決定される時定数に依存する。ただし、後述するが、この容量に対する充電電圧ＶＣＯＲは１〜２Ｖ程度の低電圧であり、充電電荷も少なく、更に、アンチヒューズ素子ＡＮＴＦＳ２０１の抵抗値も十分小さいため、電圧ＶＣＯＲから接地電圧ＧＮＤへ降下する期間は、非常に短い期間ですむ。   That is, when data is not written to the antifuse element ANTFS201 (1-CELL), the voltage level of the node N201 is the voltage VCOR (high level), and data is written to the antifuse element ANTFS201 (0). -CELL), the voltage level of the node N201 becomes the ground voltage GND (low level). Note that the period during which the voltage VCOR drops to the ground voltage GND depends on the time constant determined by the parasitic capacitance of the node N201 (including the insulating film capacitance of the antifuse element ANTFS201) and the resistance value of the antifuse element ANTFS201. However, as will be described later, the charging voltage VCOR for this capacitance is a low voltage of about 1 to 2 V, the charging charge is small, and the resistance value of the antifuse element ANTFS201 is sufficiently small, so that the voltage VCOR drops to the ground voltage GND. The period to do is very short.

時刻ｔ３において、プリチャージ制御信号ＰＢＬＢがハイレベルになり、プリチャージ回路１２１の読み出し用データ線ＲＢＬのプリチャージ動作がオフ状態となる。   At time t3, the precharge control signal PBLB becomes high level, and the precharge operation of the read data line RBL of the precharge circuit 121 is turned off.

時刻ｔ４において、読み出し制御信号線ＲＷＬをハイレベルに立ち上げ、電圧ＶＣＯＲとする。このため、ＮＭＯＳトランジスタＭＮ２０２がオン状態となり、読み出し制御信号線ＲＷＬとノードＮ２０２が電気的に接続される。   At time t4, the read control signal line RWL is raised to a high level and is set to the voltage VCOR. Therefore, the NMOS transistor MN202 is turned on, and the read control signal line RWL and the node N202 are electrically connected.

このとき、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われていない場合（１−ＣＥＬＬ）、上述したようにノードＮ２０１の電圧ＶＣＮが電圧ＶＣＯＲ（ハイレベル）で保持されているため、ＮＭＯＳトランジスタＭＮ２１０がオン状態となっている。このため、ノードＮ２０２と接地端子ＧＮＤが電気的に接続されており、読み出し用データ線ＲＢＬと接地端子ＧＮＤが電気的に接続される。結果として、読み出し用データ線ＲＢＬの電位が接地電圧ＧＮＤに降下し、ロウレベルに立ち下がる。   At this time, when data is not written to the antifuse element ANTFS201 (1-CELL), the voltage VCN of the node N201 is held at the voltage VCOR (high level) as described above, so that the NMOS transistor MN210 is turned on. It is in a state. Therefore, the node N202 and the ground terminal GND are electrically connected, and the read data line RBL and the ground terminal GND are electrically connected. As a result, the potential of the read data line RBL drops to the ground voltage GND and falls to the low level.

逆に、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われている場合（０−ＣＥＬＬ）、上述したようにノードＮ２０１の電圧ＶＣＮが接地電圧ＧＮＤ（ロウレベル）となっているため、ＮＭＯＳトランジスタＭＮ２１０がオフ状態となっている。このため、ノードＮ２０２と接地端子ＧＮＤが電気的に遮断されている。よって、読み出し用データ線ＲＢＬの電位は降下せず、ハイレベルのままとなる。   On the other hand, when data is written to the antifuse element ANTFS201 (0-CELL), the voltage VCN of the node N201 is the ground voltage GND (low level) as described above, so that the NMOS transistor MN210 is turned off. It has become. For this reason, the node N202 and the ground terminal GND are electrically disconnected. Therefore, the potential of the read data line RBL does not drop and remains at a high level.

つまり、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われていない場合（１−ＣＥＬＬ）のノードＮ２０１の電圧ＶＣＯＲ（ハイレベル）と、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われている場合（０−ＣＥＬＬ）のノードＮ２０１の電圧ＧＮＤ（ロウレベル）との電位差を、ＮＭＯＳトランジスタＭＮ２１０がダイナミックに検知している。そして、その検知結果でＮＭＯＳトランジスタＭＮ２１０のオン状態、オフ状態が決定され、ＮＭＯＳトランジスタＭＮ２０２がオン状態時に、ノードＮ２０２の電位が読み出し制御信号線ＲＷＬに出力される。   That is, the voltage VCOR (high level) of the node N201 when data is not written to the antifuse element ANTFS201 (1-CELL), and the data is written to the antifuse element ANTFS201 (0-CELL). The NMOS transistor MN210 dynamically detects a potential difference from the voltage GND (low level) of the node N201. The detection result determines whether the NMOS transistor MN210 is on or off. When the NMOS transistor MN202 is on, the potential of the node N202 is output to the read control signal line RWL.

時刻ｔ５から所定の期間後の時刻ｔ６において、判定回路１１０は、このときの読み出し用データ線ＲＢＬの電位レベルを判定することで、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われているか否かを判定する。つまり、読み出し用データ線ＲＢＬがロウレベルの場合、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われていることが判定回路１１０で判定することができ、逆に読み出し用データ線ＲＢＬがハイレベルの場合、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われていないことが判定回路１１０で判定することができる。   At time t6 after a predetermined period from time t5, the determination circuit 110 determines whether or not data writing is performed on the antifuse element ANTFS201 by determining the potential level of the read data line RBL at this time. To do. That is, when the read data line RBL is at the low level, the determination circuit 110 can determine that data is being written to the antifuse element ANTFS201. Conversely, when the read data line RBL is at the high level, The determination circuit 110 can determine that data has not been written to the fuse element ANTFS201.

その後、読み出し制御信号線ＲＷＬをハイレベルに立ち上げ、ＮＭＯＳトランジスタＭＮ２０２をオフ状態とし、時刻ｔ７において、プリチャージ回路１２１がプリチャージ制御信号ＰＢＬＢに応じて読み出し用データ線ＲＢＬをプリチャージして、読み出し動作を終了する。   Thereafter, the read control signal line RWL is raised to a high level, the NMOS transistor MN202 is turned off, and at time t7, the precharge circuit 121 precharges the read data line RBL in response to the precharge control signal PBLB, The read operation is terminated.

ここで、従来のＯＴＰセル１では、データ書き込み後のアンチヒューズ素子ＡＮＴＦＳ１の抵抗値がゲート絶縁膜の破壊状態に応じて決定されることから、感知回路１０が感知するノードＮ３の電圧ＶＮ３の電位レベルもアンチヒューズ素子ＡＮＴＦＳ１のゲート絶縁膜の破壊状態に応じて決定される。しかし、データ書き込み後のアンチヒューズ素子ＡＮＴＦＳ１の抵抗値は、絶縁膜の破壊状態に応じて、数ｋΩ〜数百ｋΩにばらつく。   Here, in the conventional OTP cell 1, since the resistance value of the antifuse element ANTFS1 after data writing is determined according to the breakdown state of the gate insulating film, the potential of the voltage VN3 of the node N3 sensed by the sensing circuit 10 The level is also determined according to the breakdown state of the gate insulating film of the antifuse element ANTFS1. However, the resistance value of the antifuse element ANTFS1 after data writing varies from several kΩ to several hundred kΩ depending on the breakdown state of the insulating film.

図８で説明したように、データの書き込み無しの場合の場合、抵抗ＲＦＳ１は、抵抗ＲＭＰ１ｏｎに比べ桁違いに大きな値になりえるため、電圧ＶＮ３はほぼ電源電圧ＶＤＤとなった。一方で、データの書き込み有りの場合には抵抗ＲＦＳ１は非常に小さな値になり、抵抗ＲＭＰ１ｏｎに比べ同程度の値となりえ、且つ、上述したように絶縁膜の破壊状態に応じて、抵抗ＲＦＳ１の抵抗値が数ｋΩ〜数百ｋΩにばらつく。このため、感知回路１０が検出するノードＮ３の電圧ＶＮ３も抵抗ＲＦＳ１の抵抗値のばらつきに影響を受けて一定とならなかった。   As described with reference to FIG. 8, in the case of no data writing, the resistor RFS1 can be an order of magnitude greater than the resistor RMP1on, and thus the voltage VN3 is almost the power supply voltage VDD. On the other hand, when data is written, the resistance RFS1 has a very small value, which can be the same value as that of the resistance RMP1on, and, as described above, according to the breakdown state of the insulating film, the resistance RFS1 The resistance value varies from several kΩ to several hundred kΩ. For this reason, the voltage VN3 at the node N3 detected by the sensing circuit 10 is also not affected by the variation in the resistance value of the resistor RFS1.

このように、従来のＯＴＰセル１では、データの書き込み有りの場合の感知回路１０が検出するノードＮ３の電圧ＶＮ３は、アンチヒューズ素子ＡＮＴＦＳ１の破壊された絶縁膜が有する抵抗のばらつきに対して影響を受けやすい問題があった。このため、感知回路１０が有するインバータ回路ＩＶ１のしきい電圧をこのばらつきに応じて適切な値に調整しないと感知回路１０が誤判定を行う可能性があり、ＯＴＰセル１でセルアレイを構成している半導体集積回路に記憶されたチップＩＤ、設定パラメータ等のデータも正しい値が読み出されない問題が発生する。このような問題に対応するためには、インバータ回路ＩＶ１のしきい電圧をこのばらつきに応じて適切な値に調整しなければならず、感知回路１０の設計が困難となっていた。   As described above, in the conventional OTP cell 1, the voltage VN3 of the node N3 detected by the sensing circuit 10 when data is written has an influence on the variation in resistance of the insulating film in which the antifuse element ANTFS1 is destroyed. There was a problem that was easy to receive. For this reason, if the threshold voltage of the inverter circuit IV1 included in the sensing circuit 10 is not adjusted to an appropriate value according to this variation, the sensing circuit 10 may make an erroneous determination, and the OTP cell 1 constitutes a cell array. There is a problem that correct values of the chip ID, setting parameter, and the like stored in the semiconductor integrated circuit are not read out. In order to cope with such a problem, the threshold voltage of the inverter circuit IV1 must be adjusted to an appropriate value according to this variation, and the design of the sensing circuit 10 has been difficult.

しかし、本実施の形態のＯＴＰセル２００を有する半導体集積回路１００では、アンチヒューズ素子ＡＮＴＦＳ２０１にデータ書き込みが行われているか否かの判定に、アンチヒューズ素子ＡＮＴＦＳ２０１に流れる電流により生成される電圧を用いていない。   However, in the semiconductor integrated circuit 100 having the OTP cell 200 according to the present embodiment, the voltage generated by the current flowing through the antifuse element ANTFS201 is used to determine whether or not data is written to the antifuse element ANTFS201. Not.

ここで、図４に本実施の形態のＯＴＰセル２００においてアンチヒューズ素子ＡＮＴＦＳ２０１のデータ読み出し動作を説明する模式図を示す。なお、図４に示す抵抗ＲＦＳ２０１は、アンチヒューズ素子ＡＮＴＦＳ２０１の絶縁膜が有する抵抗である。また、容量ＣＦＳ２０１は、アンチヒューズ素子ＡＮＴＦＳ２０１の絶縁膜の容量である。   Here, FIG. 4 is a schematic diagram for explaining the data read operation of the antifuse element ANTFS201 in the OTP cell 200 of the present embodiment. Note that the resistor RFS201 illustrated in FIG. 4 is a resistor included in the insulating film of the antifuse element ANTFS201. The capacitor CFS201 is a capacitor of the insulating film of the antifuse element ANTFS201.

図４に示すように、本実施の形態のＯＴＰセル２００では、アンチヒューズ素子ＡＮＴＦＳ２０１のデータ読み出し動作時に、スイッチ回路ＳＷ２０１がオン状態の時にアンチヒューズ素子ＡＮＴＦＳ２０１の絶縁膜の容量ＣＦＳ２０１を印加電圧（図４の例では、電源電圧ＶＤＤ）まで充電し、スイッチ回路ＳＷ２０１がオフ状態の時、アンチヒューズ素子ＡＮＴＦＳ２０１の抵抗ＲＦＳ２０１を介して放電させる。そして、その放電電圧を検知回路２１０がモニターする。なお、この放電期間は、アンチヒューズ素子ＡＮＴＦＳ２０１の抵抗ＲＦＳ２０１と容量ＣＦＳ２０１の積で決まる時定数に応じた長さになる。   As shown in FIG. 4, in the OTP cell 200 of the present embodiment, during the data read operation of the antifuse element ANTFS201, when the switch circuit SW201 is in the ON state, the capacitor CFS201 of the insulating film of the antifuse element ANTFS201 is applied with a voltage (FIG. In the example of FIG. 4, the battery is charged up to the power supply voltage VDD), and is discharged through the resistor RFS201 of the antifuse element ANTFS201 when the switch circuit SW201 is in the OFF state. The detection circuit 210 monitors the discharge voltage. This discharge period has a length corresponding to a time constant determined by the product of the resistor RFS201 of the antifuse element ANTFS201 and the capacitor CFS201.

図５に、アンチヒューズ素子ＡＮＴＦＳ２０１に対してデータの書き込み有りの場合と、データの書き込み無しの場合のノードＮ２０１の電圧ＶＣＮを示すグラフを示す。図５に示すように、データの書き込み無しの場合の場合には、アンチヒューズ素子ＡＮＴＦＳ２０１の絶縁膜は破壊されておらず、その容量値は大きく、且つ、その抵抗値が非常に高いため、ノードＮ２０１の電圧ＶＣＮは、ほぼ電源電圧ＶＤＤを維持する。一方、データの書き込み有りの場合、絶縁膜は破壊されており、その容量値は小さく、且つ、抵抗値も小さいため、それらの積で決まる時定数は非常に小さい。このため、従来のＯＴＰセル１と同様、絶縁膜の破壊状態に応じて抵抗ＲＦＳ２０１の抵抗値が数ｋΩ〜数百ｋΩにばらつくが、ある所定の時間範囲では、いずれも十分に放電が完了する程度に小さな時定数のばらつきとしてしか見えてこない。そして、検知回路２１０は、ノードＮ２０１の電圧ＶＣＮが電源電圧ＶＤＤであるか、接地電圧ＧＮＤであるかを検知する。   FIG. 5 is a graph showing the voltage VCN of the node N201 when data is written to the antifuse element ANTFS201 and when data is not written. As shown in FIG. 5, in the case of no data writing, the insulating film of the antifuse element ANTFS201 is not broken, its capacitance value is large, and its resistance value is very high. The voltage VCN of N201 substantially maintains the power supply voltage VDD. On the other hand, when data is written, the insulating film is broken, its capacitance value is small, and its resistance value is also small, so the time constant determined by the product of these is very small. For this reason, like the conventional OTP cell 1, the resistance value of the resistor RFS201 varies from several kΩ to several hundred kΩ depending on the state of breakdown of the insulating film, but in any given time range, the discharge is fully completed. It can only be seen as a small variation in time constant. The detection circuit 210 detects whether the voltage VCN at the node N201 is the power supply voltage VDD or the ground voltage GND.

このように、従来のＯＴＰセル１と異なり、本実施の形態のＯＴＰセル２００では、アンチヒューズ素子ＡＮＴＦＳ２０１の絶縁膜が有する抵抗のばらつきに対して、ほとんど影響を受けない。しかも、本実施の形態では上述したように電源電圧ＶＤＤとして、１〜２Ｖ程度の電圧ＶＣＯＲを用いており、更に、アンチヒューズ素子ＡＮＴＦＳ２０１の絶縁膜の容量ＣＦＳ２０１は非常に小さく、この容量に充電される電荷は小さいため放電スピードが非常に速い。このため、検知回路２１０の検出動作も高速に行うことが可能である。   Thus, unlike the conventional OTP cell 1, the OTP cell 200 of the present embodiment is hardly affected by variations in resistance of the insulating film of the antifuse element ANTFS 201. Moreover, in this embodiment, as described above, the voltage VCOR of about 1 to 2 V is used as the power supply voltage VDD, and the capacitance CFS201 of the insulating film of the antifuse element ANTFS201 is very small and is charged to this capacitance. Discharge speed is very fast due to small charge. For this reason, the detection operation of the detection circuit 210 can also be performed at high speed.

以上のように、ＯＴＰセル２００では、データ読み出し時にノードＮ２０１の電位レベルが電圧ＶＣＯＲ（ハイレベル）、もしくは、接地電圧ＧＮＤ（ロウレベル）であるかを検知回路２１０であるＮＭＯＳトランジスタＭＮ２１０が検知する。そして、その検知結果に応じて、読み出し用データ線ＲＢＬの電位レベルを変化させ判定回路１１０が、その読み出し用データ線ＲＢＬの電位レベルに応じて判定を行っている。つまり、半導体集積回路１００では、ＯＴＰセル２００が０−ＣＥＬＬであるか、１−ＣＥＬＬであるかをアンチヒューズ素子ＡＮＴＦＳ２０１に流れる電流を直接用いずに、検知回路２１０のＮＭＯＳトランジスタＭＮ２１０の導通状態を利用し、間接的に判定している。   As described above, in the OTP cell 200, the NMOS transistor MN210, which is the detection circuit 210, detects whether the potential level of the node N201 is the voltage VCOR (high level) or the ground voltage GND (low level) when reading data. Then, the determination circuit 110 makes a determination according to the potential level of the read data line RBL by changing the potential level of the read data line RBL according to the detection result. That is, in the semiconductor integrated circuit 100, whether the OTP cell 200 is 0-CELL or 1-CELL is not used directly, the current flowing in the antifuse element ANTFS201 is not directly used, and the conduction state of the NMOS transistor MN210 of the detection circuit 210 is changed. Use and judge indirectly.

このように、本実施の形態のＯＴＰセル２００では、アンチヒューズ素子ＡＮＴＦＳ２０１に流れる電流で生成される電圧による直接的な判定を行わず、ノードＮ２０１の電位レベルを検知回路２１０がダイナミックに検知した検知結果を利用している。このため、ＯＴＰセル１では、データ書き込み後のアンチヒューズ素子ＡＮＴＦＳ１の抵抗値のバラツキに合わせて感知回路１０を調整（インバータ回路ＩＶ１のしきい電圧を上記抵抗値のバラツキに合わせて適切な値に調整すること）が必要であったが、ＯＴＰセル２００では、データ書き込み後のアンチヒューズ素子ＡＮＴＦＳ２０１の抵抗値に合わせた検知回路２１０の調整を何ら必要としない。この結果、ＯＴＰセル１で、インバータ回路ＩＶ１のしきい電圧を適切な値に調整しない場合に誤判定が発生する問題が、本実施の形態のＯＴＰセル２００では発生しない。よって、本実施の形態のＯＴＰセル２００でセルアレイを構成する半導体集積回路１００に記憶されたチップＩＤ、設定パラメータ等のデータを誤判定することなく正確に読み出すことができる。   As described above, in the OTP cell 200 of the present embodiment, the detection circuit 210 dynamically detects the potential level of the node N201 without performing a direct determination based on the voltage generated by the current flowing through the antifuse element ANTFS201. Use the results. For this reason, in the OTP cell 1, the sensing circuit 10 is adjusted according to the variation in the resistance value of the antifuse element ANTFS1 after the data is written (the threshold voltage of the inverter circuit IV1 is adjusted to an appropriate value according to the variation in the resistance value). However, the OTP cell 200 does not require any adjustment of the detection circuit 210 in accordance with the resistance value of the antifuse element ANTFS 201 after data writing. As a result, the problem that erroneous determination occurs when the threshold voltage of the inverter circuit IV1 is not adjusted to an appropriate value in the OTP cell 1 does not occur in the OTP cell 200 of the present embodiment. Therefore, the data such as the chip ID and the setting parameter stored in the semiconductor integrated circuit 100 constituting the cell array by the OTP cell 200 of the present embodiment can be read accurately without erroneous determination.

また、ＯＴＰセル１では、ＰＭＯＳトランジスタＭＰ１、ＭＰ２及びインバータ回路ＩＶ１１は、アンチヒューズ素子ＡＮＴＦＳ１のデータ書き込み時の高電圧（例えば６Ｖ程度）を考慮して、高耐圧トランジスタで構成する必要がある。この高耐圧トランジスタとして、例えばＭＯＸ（マルチオキサイド）構造を有する３．３Ｖの耐圧のトランジスタ等がある。ここで、ＭＯＸ構造のトランジスタは、ゲート酸化膜が厚く、トランジスタサイズが大きくなってしまう。このため、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、インバータ回路ＩＶ１１を構成するトランジスタにＭＯＸ構造のトランジスタのような高耐圧トランジスタを用いるとＯＴＰセル１の回路規模が増大する問題が発生する。   In the OTP cell 1, the PMOS transistors MP1 and MP2 and the inverter circuit IV11 need to be configured with high breakdown voltage transistors in consideration of a high voltage (for example, about 6 V) at the time of data writing to the antifuse element ANTFS1. As this high breakdown voltage transistor, for example, there is a 3.3V breakdown voltage transistor having a MOX (multi-oxide) structure. Here, in the MOX structure transistor, the gate oxide film is thick and the transistor size becomes large. For this reason, if a high breakdown voltage transistor such as a MOX transistor is used as the transistors constituting the PMOS transistors MP1 and MP2 and the inverter circuit IV11, the circuit scale of the OTP cell 1 increases.

また、ＯＴＰセル１では、データ読み出し時には、ＰＭＯＳトランジスタＭＰ１をオン状態として、ノードＮ１、ＰＭＯＳトランジスタＭＰ１、ノードＮ３、アンチヒューズ素子ＡＮＴＦＳ１、接地端子ＧＮＤにより構成される電流経路に電流を流す。但し、ノードＮ１に印加されている電源電圧ＶＤＤが上述した１〜２Ｖ程度の電圧ＶＣＯＲであるような場合、上記高耐圧トランジスタで構成されるＰＭＯＳトランジスタＭＰ１は、上述した電流経路に小さな電流しか流すことができない可能性がある。よって、この少ない電流値によりデータ読み出しの判定を行うためには非常に高精度な感知回路１０を必要とし、回路設計の難易度が大きくなる。   In the OTP cell 1, when reading data, the PMOS transistor MP1 is turned on, and a current is passed through a current path constituted by the node N1, the PMOS transistor MP1, the node N3, the antifuse element ANTFS1, and the ground terminal GND. However, when the power supply voltage VDD applied to the node N1 is the above-described voltage VCOR of about 1 to 2 V, the PMOS transistor MP1 configured by the high breakdown voltage transistor allows only a small current to flow in the above-described current path. It may not be possible. Therefore, in order to determine whether to read data with this small current value, the sensing circuit 10 with very high accuracy is required, and the difficulty of circuit design increases.

このような問題に対応するためには、ノードＮ１に印加されている電源電圧ＶＤＤを書き込み電圧と同じような高電圧とすればよいが、ＯＴＰセル１のデータ読み出し時の消費電力が増加してしまう問題が発生する。更には、ノードＮ１に印加されている電源電圧ＶＤＤを書き込み電圧と同じような高電圧とすれば、データ読み出し毎に高電圧を印加することになり、１−ＣＥＬＬの場合、データ書き込みを行っていないアンチヒューズ素子ＡＮＴＦＳ１の絶縁膜を破壊する可能性が高まる。このため、１−ＣＥＬＬにおけるデータ書き込みを行っていないアンチヒューズ素子ＡＮＴＦＳ１の寿命を短くしてしまう問題がある。   In order to cope with such a problem, the power supply voltage VDD applied to the node N1 may be set to a high voltage similar to the write voltage. However, power consumption at the time of reading data from the OTP cell 1 increases. Problem occurs. Furthermore, if the power supply voltage VDD applied to the node N1 is set to a high voltage similar to the write voltage, a high voltage is applied every time data is read. In the case of 1-CELL, data is written. The possibility of destroying the insulating film of the antifuse element ANTFS1 that is not present increases. For this reason, there is a problem of shortening the lifetime of the antifuse element ANTFS1 in which data writing in 1-CELL is not performed.

しかし、本実施の形態のＯＴＰセル２００では、上述したように、アンチヒューズ素子ＡＮＴＦＳ２０１に流れる電流で生成される電圧による直接的な判定を行わず、ノードＮ２０１の電位レベルを検知回路２１０がダイナミックに検知した検知結果を利用している。このため、検知回路２１０がノードＮ２０１の電位レベルを検知できさえすればよく、アンチヒューズ素子ＡＮＴＦＳ２０１に流れる電流は小さくてもかまわない。このことから、ＯＴＰセル２００は、ＯＴＰセル１の感知回路１０に相当する検知回路２１０を非常に高精度に設計する必要がないという利点を有する。   However, in the OTP cell 200 of the present embodiment, as described above, the detection circuit 210 dynamically determines the potential level of the node N201 without performing a direct determination based on the voltage generated by the current flowing through the antifuse element ANTFS201. The detected result is used. Therefore, the detection circuit 210 only needs to detect the potential level of the node N201, and the current flowing through the antifuse element ANTFS201 may be small. Therefore, the OTP cell 200 has an advantage that it is not necessary to design the detection circuit 210 corresponding to the detection circuit 10 of the OTP cell 1 with very high accuracy.

更に、アンチヒューズ素子ＡＮＴＦＳ２０１に流れる電流は小さくてもかまわないため、データ読み出し時に書き込み用データ線ＷＢＬに印加される電圧を、例えばＶＰＰのような高電圧にして、アンチヒューズ素子ＡＮＴＦＳ２０１に流れる電流を多くする必要がない。このため、書き込み用データ線ＷＢＬに印加される電圧には、ロジック回路の電源電圧として用いられる１〜２Ｖ程度の電圧ＶＣＯＲ程度でよい。このことから、データ読み出し時に、書き込み用データ線ＷＢＬ、ＰＭＯＳトランジスタＭＰ２０１、アンチヒューズ素子ＡＮＴＦＳ２０１、接地端子ＧＮＤからなる電流経路に流れる電流は少なくてすみ、ＯＴＰセル１と比較して低消費電力化が可能となる。   Furthermore, since the current flowing through the antifuse element ANTFS201 may be small, the voltage applied to the write data line WBL at the time of data reading is set to a high voltage such as VPP, for example, so that the current flowing through the antifuse element ANTFS201 is There is no need to do much. For this reason, the voltage applied to the write data line WBL may be about the voltage VCOR of about 1 to 2 V used as the power supply voltage of the logic circuit. Therefore, at the time of data reading, the current flowing through the write data line WBL, the PMOS transistor MP201, the antifuse element ANTFS201, and the ground terminal GND can be reduced, and the power consumption can be reduced as compared with the OTP cell 1. It becomes possible.

また、この場合、データ読み出し時に、ノードＮ２０１に印加される電圧が最大でＶＣＯＲ程度となるため、１−ＣＥＬＬにおけるデータ書き込みを行っていないアンチヒューズ素子ＡＮＴＦＳ２０１の絶縁膜を破壊する可能性はほとんどない。このため、ＯＴＰセル１が有していた、１−ＣＥＬＬにおけるデータ書き込みを行っていないアンチヒューズ素子の寿命を短くしてしまう問題を解決することができる。   In this case, since the voltage applied to the node N201 at the time of data reading is about VCOR at the maximum, there is almost no possibility of destroying the insulating film of the antifuse element ANTFS201 not performing data writing in 1-CELL. . For this reason, it is possible to solve the problem of shortening the lifetime of the anti-fuse element in which data is not written in 1-CELL, which the OTP cell 1 has.

更に、ＯＴＰセル２００では、データ書き込み時の高電圧を考慮してＭＯＸ構造のトランジスタのような高耐圧トランジスタを使用するのはＰＭＯＳトランジスタＭＰ２０１と、ＮＭＯＳトランジスタＭＮ２１０のみでよく、ＯＴＰセル１と比較して回路規模の削減も可能となる。なお、ＰＭＯＳトランジスタＭＰ２０１は、書き込み用データ線ＷＢＬに印加される電圧がＶＰＰの場合またはＶＣＯＲの場合の両方の電圧でオンできるように、バックゲート駆動信号線ＣＮＷに印加される電圧をＶＰＰまたはＶＣＯＲとするよう制御される。   Further, in the OTP cell 200, only the PMOS transistor MP201 and the NMOS transistor MN210 may use a high voltage transistor such as a MOX transistor in consideration of a high voltage at the time of data writing. Therefore, the circuit scale can be reduced. The PMOS transistor MP201 sets the voltage applied to the back gate drive signal line CNW to VPP or VCOR so that it can be turned on with both the voltage applied to the write data line WBL being VPP or VCOR. Is controlled.

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態では、アンチヒューズ素子をトランジスタで構成しているが、高電圧ＶＰＰで電極間の絶縁破壊が可能な容量素子等により構成してもかまわない。   Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention. For example, in the embodiment, the antifuse element is configured by a transistor, but may be configured by a capacitive element or the like capable of dielectric breakdown between electrodes with a high voltage VPP.

また、例えば、実施の形態において回路中のＮＭＯＳトランジスタをＰＭＯＳトランジスタへ、ＰＭＯＳトランジスタをＮＭＯＳトランジスタへそれぞれ入れ替え、電源電圧ＶＤＤを接地電圧ＧＮＤへ、接地電圧ＧＮＤを電源電圧ＶＤＤへそれぞれ入れ替えれば、実施の形態と同様の動作の回路を得ることが可能である。なお、この場合、各制御信号線、各データ線の電圧レベルも反転することになる。   Further, for example, in the embodiment, if the NMOS transistor in the circuit is replaced with the PMOS transistor, the PMOS transistor is replaced with the NMOS transistor, the power supply voltage VDD is replaced with the ground voltage GND, and the ground voltage GND is replaced with the power supply voltage VDD. A circuit having an operation similar to that of the embodiment can be obtained. In this case, the voltage levels of the control signal lines and the data lines are also inverted.

１００ 半導体集積回路
１０１ ロジック部及びメモリ部
１０２ ヒューズ部
１０３ ロジック回路用内部電源
１０４ 外部電源
１２１ プリチャージ回路
２００ ＯＴＰセル
２１０ 検知回路
ＤＴＣＴ２０１ 検知部
ＳＷ２０１、ＳＷ２０２ スイッチ回路
ＭＰ２０１ ＰＭＯＳトランジスタ
ＭＮ２０２、ＭＮ２１０ ＮＭＯＳトランジスタ
ＡＮＴＦＳ２０１ アンチヒューズ素子 DESCRIPTION OF SYMBOLS 100 Semiconductor integrated circuit 101 Logic part and memory part 102 Fuse part 103 Internal power supply 104 for logic circuits External power supply 121 Precharge circuit 200 OTP cell 210 Detection circuit DTCT201 Detection part SW201, SW202 Switch circuit MP201 PMOS transistor MN202, MN210 NMOS transistor ANTFS201 Anti Fuse element

Claims (6)

データが書き込まれた場合に第１のノードと第１の電源端子とを電気的に接続し、データが書き込まれていない場合に第１のノードと前記第１の電源端子とを電気的に遮断するアンチヒューズ素子と、
前記第１のノードと、所定の第１の電圧が印加される第１のデータ線との間に接続され、第１の制御信号に応じてオン状態からオフ状態となる第１のスイッチ回路と、
前記第１のスイッチ回路がオフ状態となったときの前記第１のノードの電圧が、前記第１の電圧と実質的に同じ電圧であるか、前記第１の電源端子の供給電圧と実質的に同じ電圧であるかに応じて、前記アンチヒューズ素子の書き込みデータを検知する検知部と、を備え、
前記検知部は、第１のトランジスタと第２のスイッチ回路とを有し、
前記第１のトランジスタは、前記第１のノードの電位に応じて導通状態が制御され、
前記第２のスイッチ回路は、第２のデータ線と前記第１のトランジスタとの間に接続され、前記第１のスイッチ回路のオフ状態後に、第２の制御信号に応じてオン状態となり、
前記第１のトランジスタは、前記第２のスイッチ回路と、前記第１の電源端子との間に接続され、
前記第２のデータ線の電位レベルに応じて前記アンチヒューズ素子の書き込みデータを判定し、
前記第１のスイッチ回路は、第２のトランジスタを有し、
前記第２のトランジスタは、前記第１のノードと、前記第１のデータ線との間に接続され、前記第２のトランジスタの制御端子には前記第１の制御信号が入力され、
前記第２のスイッチ回路は、第３のトランジスタを有し、
前記第３のトランジスタは、前記第２のデータ線と、前記第１のトランジスタとの間に接続され、前記第３のトランジスタの制御端子には前記第２の制御信号が入力され、
前記第１の電圧は、当該半導体集積回路が備えるロジック回路の電源電圧と実質的に同じか、もしくは、それ以下であり、
前記第１の電源端子の供給電圧は、接地電圧であり、
前記アンチヒューズ素子の書き込みデータの判定時には、前記第２のトランジスタのバックゲートは、第１の信号線を通じて、前記第１のデータ線に印加される前記第１の電圧と実質的に同じ電圧が印加され、
前記アンチヒューズ素子に対してデータを書き込む時には、前記第２のトランジスタのバックゲートは、前記第１の信号線を通じて、前記第１のデータ線に印加される前記書き込み電圧と実質的に同じ電圧が印加され、
前記第１の信号線は、前記第１のデータ線とは別に設けられた半導体集積回路。 When data is written, the first node and the first power supply terminal are electrically connected, and when data is not written, the first node and the first power supply terminal are electrically disconnected. An antifuse element to
A first switch circuit which is connected between the first node and a first data line to which a predetermined first voltage is applied, and which is switched from an on state to an off state in response to a first control signal; ,
The voltage of the first node when the first switch circuit is turned off is substantially the same voltage as the first voltage or substantially equal to the supply voltage of the first power supply terminal. A detection unit for detecting write data of the anti-fuse element according to whether the voltage is the same .
The detection unit includes a first transistor and a second switch circuit,
The conduction state of the first transistor is controlled according to the potential of the first node,
The second switch circuit is connected between a second data line and the first transistor, and is turned on in accordance with a second control signal after the first switch circuit is turned off.
The first transistor is connected between the second switch circuit and the first power supply terminal,
Determining write data of the anti-fuse element according to the potential level of the second data line;
The first switch circuit includes a second transistor;
The second transistor is connected between the first node and the first data line, and the first control signal is input to a control terminal of the second transistor,
The second switch circuit includes a third transistor;
The third transistor is connected between the second data line and the first transistor, and the second control signal is input to a control terminal of the third transistor,
The first voltage is substantially the same as or lower than a power supply voltage of a logic circuit included in the semiconductor integrated circuit,
The supply voltage of the first power supply terminal is a ground voltage,
When determining the write data of the anti-fuse element, the back gate of the second transistor has substantially the same voltage as the first voltage applied to the first data line through the first signal line. Applied,
When writing data to the anti-fuse element, the back gate of the second transistor has substantially the same voltage as the write voltage applied to the first data line through the first signal line. Applied,
The first signal line is a semiconductor integrated circuit provided separately from the first data line . 前記第１、第２のトランジスタは、データ書き込み時に前記アンチヒューズ素子に印加される、前記ロジック回路の電源電圧より高い書き込み電圧に対する耐圧特性を有する
請求項１に記載の半導体集積回路。 Said first and second transistors are applied at the time of data writing into the antifuse element, a semiconductor integrated circuit according to claim 1 having a breakdown voltage characteristic for high write voltage than the power supply voltage of the logic circuit. 前記第１、第２のトランジスタは、マルチオキサイド構造を有するトランジスタである
請求項２に記載の半導体集積回路。 3. The semiconductor integrated circuit according to claim 2 , wherein the first and second transistors are transistors having a multi-oxide structure. データが書き込まれた場合に第１のノードと第１の電源端子とを電気的に接続し、データが書き込まれていない場合に第１のノードと前記第１の電源端子とを電気的に遮断するアンチヒューズ素子と、
前記第１のノードと、所定の第１の電圧が印加される第１のデータ線との間に接続され、第１の制御信号に応じてオン状態からオフ状態となる第１のスイッチ回路と、
前記第１のスイッチ回路がオフ状態となったときの前記第１のノードの電圧が、前記第１の電圧と実質的に同じ電圧であるか、前記第１の電源端子の供給電圧と実質的に同じ電圧であるかに応じて、前記アンチヒューズ素子の書き込みデータを検知する検知部と、を備え、
前記検知部は、第１のトランジスタと第２のスイッチ回路とを有し、
前記第１のトランジスタは、前記第１のノードの電位に応じて導通状態が制御され、
前記第１のトランジスタは、前記第２のスイッチ回路と、前記第１の電源端子との間に接続され、
前記第２のスイッチ回路は、第２のデータ線と前記第１のトランジスタとの間に接続され、前記第１のスイッチ回路のオフ状態後に、第２の制御信号に応じてオン状態となり、前記第１のトランジスタの導通状態に応じた検知結果を第２のデータ線に出力し、
前記第１のスイッチ回路は、第２のトランジスタを有し、
前記第２のトランジスタは、前記第１のノードと、前記第１のデータ線との間に接続され、前記第２のトランジスタの制御端子には前記第１の制御信号が入力され、
前記第２のスイッチ回路は、第３のトランジスタを有し、
前記第３のトランジスタは、前記第２のデータ線と、前記第１のトランジスタとの間に接続され、前記第３のトランジスタの制御端子には前記第２の制御信号が入力され、
前記第１の電圧は、当該ワンタイム・プログラマブルセル回路の周辺回路が備えるロジック回路の電源電圧と実質的に同じか、もしくは、それ以下であり、
前記第１の電源端子の供給電圧は、接地電圧であり、
前記アンチヒューズ素子の書き込みデータの検出時には、前記第２のトランジスタのバックゲートは、第１の信号線を通じて、前記第１のデータ線に印加される前記第１の電圧と実質的に同じ電圧が印加され、
前記アンチヒューズ素子に対してデータを書き込む時には、前記第２のトランジスタのバックゲートは、第１の信号線を通じて、前記第１のデータ線に印加される前記書き込み電圧と実質的に同じ電圧が印加され、
前記第１の信号線は、前記第１のデータ線とは別に設けられたワンタイム・プログラマブルセル回路。 When data is written, the first node and the first power supply terminal are electrically connected, and when data is not written, the first node and the first power supply terminal are electrically disconnected. An antifuse element to
A first switch circuit which is connected between the first node and a first data line to which a predetermined first voltage is applied, and which is switched from an on state to an off state in response to a first control signal; ,
The voltage of the first node when the first switch circuit is turned off is substantially the same voltage as the first voltage or substantially equal to the supply voltage of the first power supply terminal. A detection unit for detecting write data of the anti-fuse element according to whether the voltage is the same .
The detection unit includes a first transistor and a second switch circuit,
The conduction state of the first transistor is controlled according to the potential of the first node,
The first transistor is connected between the second switch circuit and the first power supply terminal,
The second switch circuit is connected between a second data line and the first transistor. After the first switch circuit is turned off, the second switch circuit is turned on in response to a second control signal. The detection result corresponding to the conduction state of the first transistor is output to the second data line,
The first switch circuit includes a second transistor;
The second transistor is connected between the first node and the first data line, and the first control signal is input to a control terminal of the second transistor,
The second switch circuit includes a third transistor;
The third transistor is connected between the second data line and the first transistor, and the second control signal is input to a control terminal of the third transistor,
The first voltage is substantially equal to or less than a power supply voltage of a logic circuit included in a peripheral circuit of the one-time programmable cell circuit,
The supply voltage of the first power supply terminal is a ground voltage,
When detecting write data of the anti-fuse element, the back gate of the second transistor has a voltage substantially the same as the first voltage applied to the first data line through the first signal line. Applied,
When writing data to the anti-fuse element, a voltage substantially the same as the write voltage applied to the first data line is applied to the back gate of the second transistor through the first signal line. And
The first signal line is a one-time programmable cell circuit provided separately from the first data line . 前記第１、第２のトランジスタは、データ書き込み時に前記アンチヒューズ素子に印加される、前記ロジック回路の電源電圧より高い書き込み電圧に対する耐圧を有する
請求項４に記載のワンタイム・プログラマブルセル回路。 5. The one-time programmable cell circuit according to claim 4 , wherein the first and second transistors have a withstand voltage against a write voltage higher than a power supply voltage of the logic circuit, which is applied to the antifuse element during data writing. 前記第１、第２のトランジスタは、マルチオキサイド構造を有するトランジスタである
請求項５に記載のワンタイム・プログラマブルセル回路。 6. The one-time programmable cell circuit according to claim 5 , wherein the first and second transistors are transistors having a multi-oxide structure.
JP2009231535A 2009-10-05 2009-10-05 One-time programmable cell circuit and semiconductor integrated circuit having the same Expired - Fee Related JP5302157B2 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009231535A JP5302157B2 (en) 2009-10-05 2009-10-05 One-time programmable cell circuit and semiconductor integrated circuit having the same
US12/898,210 US8432717B2 (en) 2009-10-05 2010-10-05 One-time programmable cell circuit, semiconductor integrated circuit including the same, and data judging method thereof
US13/780,683 US8830719B2 (en) 2009-10-05 2013-02-28 One-time programmable cell circuit, semiconductor integrated circuit including the same, and data judging method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009231535A JP5302157B2 (en) 2009-10-05 2009-10-05 One-time programmable cell circuit and semiconductor integrated circuit having the same

Publications (2)

Publication Number Publication Date
JP2011081857A JP2011081857A (en) 2011-04-21
JP5302157B2 true JP5302157B2 (en) 2013-10-02

Family

ID=43823055

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009231535A Expired - Fee Related JP5302157B2 (en) 2009-10-05 2009-10-05 One-time programmable cell circuit and semiconductor integrated circuit having the same

Country Status (2)

Country Link
US (2) US8432717B2 (en)
JP (1) JP5302157B2 (en)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5302157B2 (en) * 2009-10-05 2013-10-02 ルネサスエレクトロニクス株式会社 One-time programmable cell circuit and semiconductor integrated circuit having the same
US10249379B2 (en) * 2010-08-20 2019-04-02 Attopsemi Technology Co., Ltd One-time programmable devices having program selector for electrical fuses with extended area
JP2012069565A (en) * 2010-09-21 2012-04-05 Renesas Electronics Corp Semiconductor integrated circuit and control method
WO2012141118A1 (en) * 2011-04-13 2012-10-18 ルネサスエレクトロニクス株式会社 Semiconductor device provided with fuse element
US9362001B2 (en) * 2014-10-14 2016-06-07 Ememory Technology Inc. Memory cell capable of operating under low voltage conditions
KR102071328B1 (en) * 2015-05-08 2020-03-03 매그나칩 반도체 유한회사 Circuit for Reading the One Time Programmable memory
JP6622745B2 (en) * 2017-03-30 2019-12-18 キヤノン株式会社 Semiconductor device, liquid discharge head substrate, liquid discharge head, and liquid discharge device
CN109542465B (en) * 2018-10-29 2024-03-19 天浪创新科技（深圳）有限公司 Data writing method, system, device, equipment and medium of integrated circuit chip
KR102677729B1 (en) * 2019-03-15 2024-06-25 소니 세미컨덕터 솔루션즈 가부시키가이샤 Semiconductor circuits and electronic devices

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5061956A (en) * 1973-09-29 1975-05-27
JPS58108092A (en) * 1981-12-21 1983-06-28 Nec Corp Semiconductor storage device
KR100321169B1 (en) * 1998-06-30 2002-05-13 박종섭 Anti-fuse programming circuit
JP2000123592A (en) * 1998-10-19 2000-04-28 Mitsubishi Electric Corp Semiconductor device
US6055205A (en) * 1999-03-05 2000-04-25 Xilinx, Inc. Decoder for a non-volatile memory array using gate breakdown structure in standard sub 0.35 micron CMOS process
JP3848022B2 (en) * 1999-08-27 2006-11-22 株式会社東芝 Semiconductor integrated circuit device provided with electric fuse element
JP2004022736A (en) * 2002-06-14 2004-01-22 Nec Electronics Corp Non-volatile latch circuit and semiconductor device
JP4510531B2 (en) * 2004-06-16 2010-07-28 株式会社リコー Repair signal generator
US7742357B2 (en) * 2006-05-05 2010-06-22 International Business Machines Corporation Securing an integrated circuit
US7593248B2 (en) * 2006-11-16 2009-09-22 Aptina Imaging Corporation Method, apparatus and system providing a one-time programmable memory device
KR100845407B1 (en) 2007-02-16 2008-07-10 매그나칩 반도체 유한회사 One-time-programmable cell and OP memory with same
JP2008232702A (en) * 2007-03-19 2008-10-02 Nec Electronics Corp Semiconductor device
JP5302157B2 (en) * 2009-10-05 2013-10-02 ルネサスエレクトロニクス株式会社 One-time programmable cell circuit and semiconductor integrated circuit having the same

Also Published As

Publication number Publication date
JP2011081857A (en) 2011-04-21
US20110080764A1 (en) 2011-04-07
US20130176765A1 (en) 2013-07-11
US8432717B2 (en) 2013-04-30
US8830719B2 (en) 2014-09-09

Similar Documents

Publication Publication Date Title
JP5302157B2 (en) One-time programmable cell circuit and semiconductor integrated circuit having the same
US7369452B2 (en) Programmable cell
US6498526B2 (en) Fuse circuit and program status detecting method thereof
TWI420527B (en) Nonvolatile memory device
KR101847541B1 (en) Cell structure of semiconductor memory device and method of driving the same
EP1895543B1 (en) Electric fuse circuit and electronic component
JP2008547222A (en) Antifuse circuit
US8058921B2 (en) Fuse circuits
US6449207B2 (en) Voltage independent fuse circuit and method
US7599206B2 (en) Non-volatile semiconductor storage device
US6795347B2 (en) Memory circuit
US6680873B2 (en) Semiconductor device having electric fuse element
JP3923982B2 (en) Semiconductor integrated circuit
US8369137B2 (en) Semiconductor memory device including a write driver to output a program signal
US7257012B2 (en) Nonvolatile semiconductor memory device using irreversible storage elements
US9558841B2 (en) Generating stabilized output signals during fuse read operations
US6606264B2 (en) Programmable circuit and its method of operation
JP5458232B2 (en) Antifuse replacement determination circuit and antifuse replacement determination method for semiconductor memory device
JP5458236B2 (en) Electric fuse determination circuit and determination method
JP6520658B2 (en) Integrated circuit and circuit characteristic setting method
JP2013004668A (en) Semiconductor device and determination method
JP2000200498A (en) Semiconductor device
KR20180020364A (en) A generation circuit for bias current of reading otp cell and a control method thereof
CN118538272A (en) Programmable nonvolatile memory and operation method
KR20130056544A (en) One-time programable memory of electrical fuse type

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120820

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130305

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130425

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130528

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130620

R150 Certificate of patent or registration of utility model

Ref document number: 5302157

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees