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JP5396065B2 - 半導体装置の製造方法 - Google Patents

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JP5396065B2 JP2008276235A JP2008276235A JP5396065B2 JP 5396065 B2 JP5396065 B2 JP 5396065B2 JP 2008276235 A JP2008276235 A JP 2008276235A JP 2008276235 A JP2008276235 A JP 2008276235A JP 5396065 B2 JP5396065 B2 JP 5396065B2
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Description

本発明は、半導体装置およびその製造技術に関し、特に、銅を主成分とする主導体膜を含む配線を有する半導体装置に適用して有効な技術に関する。
埋込配線構造は、絶縁膜に形成された配線溝や孔などのような配線開口部内に、ダマシン（Damascene）技術（シングルダマシン（Single-Damascene）技術およびデュアルダマ
シン（Dual-Damascene）技術）と称する配線形成技術によって、配線材料を埋め込むことで形成される。しかし、主配線材料が銅（Ｃｕ）の場合、銅がアルミニウム（Ａｌ）などのような金属と比較して絶縁膜中に拡散されやすいことから、その銅からなる埋込配線が絶縁膜と直接接しないように、埋込配線の表面（底面および側面）を薄いバリア金属膜で覆うことにより、埋込配線中の銅が絶縁膜中に拡散するのを抑制または防止するようにしている。また、配線開口部が形成された絶縁膜の上面に、例えば窒化シリコン膜などからなる配線キャップ用バリア絶縁膜を形成して埋込配線の上面を覆うことにより、埋込配線中の銅が埋込配線の上面から絶縁膜中に拡散するのを抑制または防止するようにしている。
近年、このような埋込配線の間隔は、半導体装置の高集積化に伴い、減少してきている。これにより、配線間の寄生容量が増大して信号遅延が生じ、隣接配線との間にクロストークが発生する。このため、配線間の寄生容量を低減することが望まれる。配線間の寄生容量を低減するために、配線間絶縁膜として低誘電率材料が使用される。また、例えば特許文献１には、配線を逆テーパ形状に形成し、この配線間の空間にエアギャップが形成される技術が開示されている。このエアギャップにより、配線間容量の低減を図っている。また、特許文献２では、配線間絶縁膜を配線底部より深くエッチングし、さらなる容量低減を図っている。
特開２００３−２９７９１８号公報 特開２００６−１２０９８８号公報
ところが、本発明者の検討結果によれば、上記銅を主導体層とする埋込み配線技術においては、以下の課題があることを見出した。
特許文献１では、通常のダマシン構造と比較し、エアギャップ構造を採用することにより容量が低減されることが示されている。しかしながら、図１（ａ）に示すような従来のエアギャップ底部にバリア絶縁膜が存在する構造では、３２ｎｍノード以降の次世代では、ＩＴＲＳ（International Technology Roadmap for Semiconductors）で提示されている実効誘電率を達成する事が困難である事が判った。一方、本発明である図１（ｂ）の構造、すなわち、エアギャップ底部にバリア絶縁膜が無い構造では、僅かなバリア絶縁膜を削除しただけでも、約１２〜１３％の容量低減効果が発生し、３２ｎｍノード以降に求められる実効誘電率を達成できることを見出した。
特許文献２においては、配線間絶縁膜を溝底部より深くする例が示されている。しかしながら、特許文献２では容量ばらつき低減対策については全く考慮されておらず、深くエッチングするほど深さばらつきが顕在化し、容量ばらつき増加の原因となる。本発明では、エアギャップを形成したい深さ方向の位置に配線層間絶縁膜とは異なる材料のスルーホール層間絶縁膜を形成し、配線間絶縁膜の除去をビア層間絶縁膜でエッチストップさせることで従来構造よりも、容量ばらつきを低減させることが可能である。
本発明の目的は、銅を主導体層とする配線間の容量を低減できる半導体装置およびその製造方法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置の製造方法は、以下の工程を有する。
（ａ）半導体基板上の第１の絶縁膜に複数の配線溝を形成する工程、
（ｂ）前記複数の配線溝のそれぞれの内部を含む前記第１の絶縁膜上に第１の導体膜を形成する工程、
（ｃ）前記複数の配線溝の外部の前記第１の導体膜をＣＭＰ法で除去することによって、前記複数の配線溝のそれぞれの内部に前記第１の導体膜からなる配線を形成する工程、
（ｄ）前記第１の絶縁膜上及び前記配線上に第１のバリア絶縁膜を形成する工程、
（ｅ）後の工程で形成される前記配線の上面を露出するスルーホールの下部領域及びその周辺領域の前記第１のバリア絶縁膜及び前記第１の絶縁膜を残し、前記第１のバリア絶縁膜及び前記第１の絶縁膜を除去し、リザーバー位置を形成する工程、
（ｆ）前記第１のバリア絶縁膜上及び前記配線の側面及び上面上に第２のバリア絶縁膜を形成する際、前記配線上の前記第２のバリア絶縁膜より前記配線間スペース上の前記第２のバリア絶縁膜を薄く形成する工程、
（ｇ）前記第１のバリア絶縁膜及び前記第１の絶縁膜が除去された前記配線間のスペース領域に空隙を残しつつ、前記第２のバリア絶縁膜上に第２の絶縁膜を形成する工程、
（ｈ）前記配線の上部の前記第１のバリア絶縁膜と前記第２のバリア絶縁膜と前記第２の絶縁膜とを貫通するスルーホールを形成する工程、
（ｉ）前記スルーホールの内部に第２の導体膜を形成する工程。
（ａ’）半導体基板上に第１の絶縁膜及び第２の絶縁膜に複数の配線溝を形成する工程、
（ｂ’）前記複数の配線溝のそれぞれの内部を含む前記第２の絶縁膜上に第１の導体膜を形成する工程、
（ｃ）前記複数の配線溝の外部の前記第１の導体膜をＣＭＰ法で除去することによって、前記複数の配線溝のそれぞれの内部に前記第１の導体膜からなる配線を形成する工程、
（ｄ’）前記第２の絶縁膜上及び前記配線上に第１のバリア絶縁膜を形成する工程、
（ｅ’）後の工程で形成される前記配線の上面を露出するスルーホールの下部領域及びその周辺領域の前記第１のバリア絶縁膜及び前記第２の絶縁膜を残し、前記第１のバリア絶縁膜及び前記第２の絶縁膜を除去し、リザーバー位置を形成する工程、
（ｆ）前記第１のバリア絶縁膜上及び前記配線の側面及び上面上に第２のバリア絶縁膜を形成する際、前記配線上の前記第２のバリア絶縁膜より前記配線間スペース上の前記第２のバリア絶縁膜を薄く形成する工程、
（ｇ’）前記第１のバリア絶縁膜及び前記第２の絶縁膜が除去された前記配線間のスペース領域に空隙を残しつつ、前記第２のバリア絶縁膜上に第３の絶縁膜を形成する工程、
（ｈ’）前記配線の上部の前記第１のバリア絶縁膜と前記第２のバリア絶縁膜と前記第３の絶縁膜とを貫通するスルーホールを形成する工程、
（ｉ）前記スルーホールの内部に第２の導体膜を形成する工程。
前記において、第１絶縁膜と第２絶縁膜はドライエッチング時に高い選択比を有する組み合わせ構造を特徴とする。これにより、配線形成後に第２絶縁膜を除去する際、第１絶縁膜がストッパー膜となり、エッチング深さが揃った形状が得られる。したがって、この後形成するエアギャップ形状も同様な構造となり、容量バラツキの少ないエアギャップ配線を形成することが可能となる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
従来のエアギャップ構造より、さらに容量及び容量ばらつきを低減することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
本実施の形態の半導体装置およびその製造工程について、図面を参照して説明する。図２は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）、の製造工程中の要部平面図である。図３は図２のＡ−Ａ断面図である。図２および図３に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなるウエハまたは半導体基板１は、その主面に素子分離領域２が形成されている。素子分離領域２は酸化シリコンなどからなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。
半導体基板１には、その主面から所定の深さに渡ってｐ型ウエル３およびｎ型ウエル４が形成されている。ｐ型ウエル３は、例えばホウ素などの不純物をイオン注入することなどによって形成され、ｎ型ウエル４は、例えばリンなどの不純物をイオン注入することなどによって形成される。
ｐ型ウエル３の領域では、素子分離領域２で囲まれた活性領域に、ｎチャネル型のＭＩＳＦＥＴ（Ｑｎ）が形成されている。また、ｎ型ウエル４の領域では、素子分離領域２で囲まれた活性領域に、ｐチャネル型のＭＩＳＦＥＴ（Ｑｐ）が形成されている。ｎ型ＭＩＳＦＥＴ（Ｑｎ）およびｐ型ＭＩＳＦＥＴ（Ｑｐ）のゲート絶縁膜５は、例えば薄い酸化シリコン膜、または酸窒化シリコン膜などからなり、例えば熱酸化法などによって形成される。
ｎ型ＭＩＳＦＥＴ（Ｑｎ）およびｐ型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極６は、例えば、低抵抗の多結晶シリコン膜上にチタンシリサイド（ＴｉＳｉｘ）層またはコバルトシリサイド（ＣｏＳｉｘ）層１０を積層することにより形成されている。ゲート電極６の側壁上には、例えば酸化シリコンなどからなる側壁スペーサまたはサイドウォール７が形成されている。
ｎ型ＭＩＳＦＥＴ（Ｑｎ）のソースおよびドレイン領域である、ｎ型の半導体領域８は、例えば、サイドウォール７の形成後に、ｐ型ウエル３のゲート電極６およびサイドウォール７の両側の領域にリンなどの不純物をイオン注入することにより形成される。ｐ型ＭＩＳＦＥＴ（Ｑｐ）のソースおよびドレイン領域である、ｐ型の半導体領域９は、例えば、サイドウォール７の形成後に、ｎ型ウエル４のゲート電極６およびサイドウォール７の両側の領域にホウ素などの不純物をイオン注入することにより形成される。また、ｎ型半導体領域８およびｐ型の半導体領域９の上面の一部には、例えばチタンシリサイド層またはコバルトシリサイド層などのようなシリサイド層１０が形成されている。
このような半導体基板１上には、ゲート電極６およびサイドウォール７を覆うように、窒化シリコン膜１１が形成されている。また、絶縁膜１２には、ゲート電極６間の狭いスペースを埋め込み可能なリフロー性の高い絶縁膜、例えばＢＰＳＧ（Boron-doped Phospho Silicate Glass）膜などからなる。絶縁膜１２には、コンタクトホール１３が形成されている。コンタクトホール１３の底部では、半導体基板１の主面の一部、例えばｎ型の半導体領域８およびｐ型の半導体領域９の一部、やゲート電極６の一部などが露出されている。
このコンタクトホール１３内には、タングステン（Ｗ）などからなる導体膜が形成されている。例えば窒化チタン膜を形成した後、タングステン膜をＣＶＤ（Chemical Vapor Deposition）法によって窒化チタン膜上にコンタクトホール１３を埋めるように形成し、絶縁膜１２上の不要なタングステン膜および窒化チタン膜をＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去することにより形成される。
スルーホール１３が埋め込まれた絶縁膜１２上には、例えば絶縁膜１４ａ及び絶縁膜１４ｂから成る層間絶縁膜に溝を形成した後、タングステンなどからなる導体膜を埋め込みＣＭＰ（Chemical Mechanical Polishing）法で余剰の導体膜を除去して作製するダマシン（Damascene）法によって、 第１層配線１５が形成されている。第１層配線１５は、スルーホール１３を介してｎ型ＭＩＳＦＥＴ（Ｑｎ）およびｐ型ＭＩＳＦＥＴ（Ｑｐ）のソース・ドレイン用の半導体領域８および９やゲート電極６と電気的に接続されている。第１層配線１５は、タングステンに限定されず種々変更可能であり、例えばアルミニウム（Ａｌ）またはアルミニウム合金などの単体膜あるいはこれらの単体膜の上下層の少なくとも一方にチタン（Ｔｉ）や窒化チタン（ＴｉＮ）などのような金属膜を形成した積層金属膜としても良い。
絶縁膜１４ａはダマシン法によって溝加工する場合、エッチングストッパー膜としての役割を持ち、抵抗ばらつきを低減させることができる。絶縁膜１４ａとして、例えば窒化シリコン（ＳｉｘＮｙ）膜、炭化シリコン（ＳｉＣ）膜または炭窒化シリコン（ＳｉＣＮ）膜を用いても良い。これら窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜は、例えばプラズマＣＶＤ法によって形成することができる。プラズマＣＶＤ法で形成された炭化シリコン膜としては、例えばＢＬＯｋ（ＡＭＡＴ社製、比誘電率＝４．３〜５．０）がある。その形成に際しては、例えばトリメチルシランとヘリウム（またはＮ２、ＮＨ３）との混合ガスを用いる。
絶縁膜１４ｂには、酸化シリコン膜（たとえばＴＥＯＳ（Tetraethoxysilane）酸化膜）を用いる。さらに、配線間容量低減のため、絶縁膜１４ｂには、例えば有機ポリマーまたは有機シリカガラスなどのような低誘電率材料（いわゆるＬｏｗ−Ｋ絶縁膜、Ｌｏｗ−Ｋ材料）からなる。なお、低誘電率な絶縁膜（Ｌｏｗ−Ｋ絶縁膜）とは、パッシベーション膜に含まれる酸化シリコン膜（たとえばＴＥＯＳ（Tetraethoxysilane）酸化膜）の誘電率よりも低い誘電率を有する絶縁膜を例示できる。一般的には、ＴＥＯＳ酸化膜の比誘電率ε＝４．１〜４．２程度以下を低誘電率な絶縁膜と言う。
上記低誘電率材料としての有機ポリマーには、例えばＳｉＬＫ（米The Dow Chemical Co製、比誘電率＝２．７、耐熱温度＝４９０℃以上、絶縁破壊耐圧＝４．０〜５．０ＭＶ／Ｖｍ）またはポリアリルエーテル（ＰＡＥ）系材料のＦＬＡＲＥ（米Honeywell Electronic Materials製、比誘電率＝２．８、耐熱温度＝４００℃以上）がある。このＰＡＥ系材料は、基本性能が高く、機械的強度、熱的安定性および低コスト性に優れるという特徴を有している。上記低誘電率材料としての有機シリカガラス（ＳｉＯＣ系材料）には、例えばＨＳＧ−Ｒ７（日立化成工業製、比誘電率＝２．８、耐熱温度＝６５０℃）、Ｂｌａｃｋ Ｄｉａｍｏｎｄ（米Applied Materials，Inc製、比誘電率＝３．０〜２．４、耐熱温度＝４５０℃）またはｐ−ＭＴＥＳ（日立開発製、比誘電率＝３．２）がある。この他のＳｉＯＣ系材料には、例えばＣＯＲＡＬ（米Novellus Systems,Inc製、比誘電率＝２．７〜２．４、耐熱温度＝５００℃）、Ａｕｒｏｒａ２．７（日本エー・エス・エム社製、比誘電率＝２．７、耐熱温度＝４５０℃）がある。
また、他に絶縁膜１４ｂの低誘電率材料には、例えばＦＳＧ（ＳｉＯＦ系材料）、ＨＳＱ（hydrogen silsesquioxane）系材料、ＭＳＱ（methyl silsesquioxane）系材料、ポーラスＨＳＱ系材料、ポーラスＭＳＱ材料またはポーラス有機系材料を用いることもできる。上記ＨＳＱ系材料には、例えばＯＣＤ Ｔ−１２（東京応化工業製、比誘電率＝３．４〜２．９、耐熱温度＝４５０℃）、ＦＯｘ（米Dow Corning Corp．製、比誘電率＝２．９）またはＯＣＬ Ｔ−３２（東京応化工業製、比誘電率＝２．５、耐熱温度＝４５０℃）などがある。上記ＭＳＱ系材料には、例えばＯＣＤ Ｔ−９（東京応化工業製、比誘電率＝２．７、耐熱温度＝６００℃）、ＬＫＤ−Ｔ２００（ＪＳＲ製、比誘電率＝２．７〜２．５、耐熱温度＝４５０℃）、ＨＯＳＰ（米Honeywell Electronic Materials製、比誘電率＝２．５、耐熱温度＝５５０℃）、ＨＳＧ−ＲＺ２５（日立化成工業製、比誘電率＝２．５、耐熱温度＝６５０℃）、ＯＣＬ Ｔ−３１（東京応化工業製、比誘電率＝２．３、耐熱温度＝５００℃）またはＬＫＤ−Ｔ４００（ＪＳＲ製、比誘電率＝２．２〜２、耐熱温度＝４５０℃）などがある。
上記ポーラスＨＳＱ系材料には、例えばＸＬＫ（米Dow Corning Corp．製、比誘電率＝２．５〜２）、ＯＣＬ Ｔ−７２（東京応化工業製、比誘電率＝２．２〜１．９、耐熱温度＝４５０℃）、Ｎａｎｏｇｌａｓｓ（米Honeywell Electronic Materials製、比誘電率＝２．２〜１．８、耐熱温度＝５００℃以上）またはＭｅｓｏＥＬＫ（米Air Productsand Chemicals,Inc、比誘電率＝２以下）がある。上記ポーラスＭＳＱ系材料には、例えばＨＳＧ−６２１１Ｘ（日立化成工業製、比誘電率＝２．４、耐熱温度＝６５０℃）、ＡＬＣＡＰ−Ｓ（旭化成工業製、比誘電率＝２．３〜１．８、耐熱温度＝４５０℃）、ＯＣＬＴ−７７（東京応化工業製、比誘電率＝２．２〜１．９、耐熱温度＝６００℃）、ＨＳＧ−６２１０Ｘ（日立化成工業製、比誘電率＝２．１、耐熱温度＝６５０℃）またはｓｉｌｉｃａ ａｅｒｏｇｅｌ（神戸製鋼所製、比誘電率１．４〜１．１）などがある。上記ポーラス有機系材料には、例えばＰｏｌｙＥＬＫ（米Air Productsand Chemicals,Inc、比誘電率＝２以下、耐熱温度＝４９０℃）などがある。上記ＳｉＯＣ系材料、ＳｉＯＦ系材料は、例えばＣＶＤ法によって形成されている。例えば上記Ｂｌａｃｋ Ｄｉａｍｏｎｄは、トリメチルシランと酸素との混合ガスを用いたＣＶＤ法などによって形成される。また、上記ｐ−ＭＴＥＳは、例えばメチルトリエトキシシランとＮ２Ｏとの混合ガスを用いたＣＶＤ法などによって形成される。それ以外の上記低誘電率の絶縁材料は、例えば塗布法で形成されている。
このようなＬｏｗ−Ｋ材料を用いた場合には、絶縁膜１４ｂ上には、Ｌｏｗ−Ｋキャップ用の絶縁膜が必要な場合がある。Ｌｏｗ−Ｋキャップ用の絶縁膜には、例えば二酸化シリコン（ＳｉＯ２）に代表される酸化シリコン（ＳｉＯｘ）膜や、比較的膜強度が高いｐＳｉＯＣ膜を用いる。これらのＬｏｗ−ｋキャップ膜は、ＣＭＰ処理時における絶縁膜１４ｂ機械的強度の確保、表面保護および耐湿性の確保などのような機能を有している。
第１層配線の上部には、絶縁膜１６および１７からなるスルーホール層間構造があり、第１層配線を作製したときと同じく、絶縁膜１６および１７は、絶縁膜１４ａ及び１４ｂと同様な方法及び材料で作製することが可能である。この絶縁膜１６および１７には、第１層配線１５の一部が露出するビアまたはスルーホール１８が形成されている。このスルーホール１８内には、例えばタングステンなどからなる導体膜が埋め込まれている。
図４〜６は、図２に続く半導体装置の製造工程中における要部断面図を示している。なお、理解を簡単にするために、図４〜６では、図３の絶縁膜１７より下の構造に対応する部分は図示を省略している。
まず、本実施の形態においては、図４に示されるように、スルーホール１８が埋め込まれた絶縁膜１７上に絶縁膜２０をプラズマＣＶＤ法などによって形成する。絶縁膜２０は、例えばプラズマＣＶＤ法によって形成された窒化シリコン膜からなり、その厚さは、例えば２５ｎｍ〜５０ｎｍ程度である。絶縁膜２０の他の材料として、例えばプラズマＣＶＤ法で形成された炭化シリコン膜、プラズマＣＶＤ法で形成されたＳｉＣＮ膜またはプラズマＣＶＤ法で形成された酸窒化シリコン（ＳｉＯＮ）膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。プラズマＣＶＤ法で形成された炭化シリコン膜には、例えば上記ＢＬＯｋ（ＡＭＡＴ社製）がある。また、ＳｉＣＮ膜の成膜に際しては、例えばヘリウム（Ｈｅ）と、アンモニア（ＮＨ３）と、トリメチルシラン（３ＭＳ）との混合ガスが用いられる。また、プラズマＣＶＤ法で形成された酸窒化シリコン膜としては、例えばＰＥ−ＴＭＳ（Ｃａｎｏｎ製、誘電率＝３．９）があり、その形成に際しては、例えばトリメトキシシラン（ＴＭＳ）ガスと酸化窒素（Ｎ２Ｏ）ガスとの混合ガスが用いられる。
次に、絶縁膜２０上に絶縁膜２１を形成する。絶縁膜２１には、上記Ｌｏｗ−Ｋ材料、例えばＳｉＯＦ膜やＳｉＯＣ膜のようなＬｏｗ−Ｋ絶縁膜を用いる。また、絶縁膜２１上にキャップ成膜する絶縁膜２２には、例えば酸化シリコン膜等を用いる。工程を簡単にするために、絶縁膜２２を省略し、絶縁膜２１に酸化シリコン、ＳｉＯＣ膜単体を用いることも可能である。
次に、絶縁膜２２上に反射防止膜２３およびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン２４を形成する。そして、フォトレジストパターン２４をエッチングマスクにしたドライエッチング法により、反射防止膜２３を選択的に除去する。その後、フォトレジストパターン２４をエッチングマスクにしたドライエッチング法により、絶縁膜２２、２１を選択的に除去し、開口部を形成する。それから、アッシングを行い、フォトレジストパターン２４および反射防止膜２３をアッシングして除去した後、最後に絶縁膜２２、２１の開口部から露出する絶縁膜２０をエッチングする。これにより、図５に示されるように、開口部または配線溝２５が形成される。配線溝２５の底面からはプラグ１８の上面が露出される。なお、フォトレジストパターン２４をエッチングマスクにしたドライエッチング法により、絶縁膜２０、２１および２２を選択的に除去し、開口部または配線溝２５を形成した後、フォトレジストパターン２４および反射防止膜２３を除去することもできる。
次に、図６に示すように、基板１の主面上の全面に、例えば窒化チタン（ＴｉＮ）などからなる厚さ５〜５０ｎｍ程度の薄い導電性バリア膜（第１導体膜）２６ａをスパッタリング法などを用いて形成する。導電性バリア膜２６ａは、例えば後述の主導体膜形成用の銅の拡散を防止する機能および主導体膜のリフロー時に銅の濡れ性を向上させる機能などを有している。このような導電性バリア膜２６ａの材料としては、窒化チタンに代えて、銅と殆ど反応しない窒化タングステン（ＷＮ）または窒化タンタル（ＴａＮ）などのような高融点金属窒化物を用いることもできる。また、導電性バリア膜２６ａの材料として、高融点金属窒化物にシリコン（Ｓｉ）を添加した材料や、銅と反応し難いタンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）合金などのような高融点金属や、絶縁膜との密着性が良いＴａＮとＣｕの濡れ性が良いＴａを組み合わせたＴａＮ／Ｔａ積層バリアを用いることもできる。
続いて、導電性バリア膜２６ａ上に、例えば厚さ８００〜１６００ｎｍ程度の相対的に厚い銅からなる主導体膜（第２導体膜）２６ｂを形成する。主導体膜２６ｂは、例えばＣＶＤ法、スパッタリング法またはめっき法などを用いて形成することができる。その後、例えば１５０〜４００℃程度の非酸化性雰囲気（例えば水素雰囲気や窒素雰囲気）中において基板１に対して熱処理を施すことにより主導体膜２６ｂをリフローさせ、銅を配線溝２５の内部に隙間なく埋め込む。
次に、主導体膜２６ｂ、導電性バリア膜２６ａをＣＭＰ法によって研磨する。これにより、図６に示すように、相対的に薄い導電性バリア膜２６ａと相対的に厚い主導体膜２６ｂとからなる第２層配線（配線）２６を配線溝２５内に形成する。第２層配線２６は、プラグ１８を介して第１層配線１５と電気的に接続されている。
図７は、図６に対応する領域の要部平面図を示している。図７では、第２層配線２６と、第２層配線と上層に接続されるスルーホールの形成位置２７が示されている。このスルーホール位置が、リソグラフィープロセスにおける露光装置によって合わせズレが発生し、さらにスルーホール下部に空隙（エアギャップ）が存在した場合、その後、洗浄液やＣｕめっき液が浸透していまい、電気的接続不良や容量増加の問題を引き起こす。したがって、この合わせズレしたスルーホール（ミスアライメント・スルーホール）を対策するためには、合わせズレが発生してもビア下部に絶縁膜のリザーバーが存在して通常層間構造と同じ状態になるように、リザーバー形成位置２８を設定する必要がある。図８以降に、このリザーバー形成方法を説明する。
図８は図７に続く、図７のＡ−Ａ断面図である。なお、図８においても、図３の絶縁膜１７より下の構造に対応する部分は図示を省略している。絶縁膜２２及び第２層配線２６上に、バリア絶縁膜２９を２０〜５０ｎｍ成膜する。絶縁膜２９は、例えば窒化シリコン膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜２９は、第２層配線２６の主導体膜２６ｂ中の銅が、後で形成される層間絶縁膜３６中に拡散するのを抑制または防止する。絶縁膜２９の他の材料として、例えば炭化シリコン（ＳｉＣ）膜、炭窒化シリコン（ＳｉＣＮ）膜または酸窒化シリコン（ＳｉＯＮ）膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。プラズマＣＶＤ法で形成された炭化シリコン膜には、例えばＢＬＯｋ（ＡＭＡＴ社製）がある。その成膜ガスは、上記した通りである。上記ＳｉＣＮ膜の成膜に際しては、例えばヘリウム（Ｈｅ）と、アンモニア（ＮＨ３）と、トリメチルシラン（３ＭＳ）との混合ガスを用いる。また、上記プラズマＣＶＤ法で形成された酸窒化シリコン膜としては、例えばＰＥ−ＴＭＳ（Ｃａｎｏｎ製、誘電率＝３．９）がある。上記酸窒化シリコン膜の形成に際しては、例えばトリメトキシシラン（ＴＭＳ）ガスと酸化窒素（Ｎ２Ｏ）ガスとの混合ガスを用いる。
その後、絶縁膜２９上にフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン３０を形成する。この際に、絶縁膜２９は、フォトレジストパターン３０と銅配線２６との反応防止膜として機能する。このようなリザーバー層形成の際、さらに精度を向上させるため、フォトレジスト膜の下部、バリア絶縁膜２９の上部に反射防止膜を用いることも可能である。このように、リザーバー用フォトレジストパターンと下層配線の間に少なくとも絶縁膜層１層以上を挿入する構造が重要である。
そして、フォトレジストパターン３０をエッチングマスクにしたドライエッチング法により、絶縁膜２９、２２、２１、２０を選択的に除去し、開口部を形成する（図９（ａ））。この際、半導体基板１をプラズマＣＶＤ装置の処理室内に配置し、ＣＦ４ガスを導入してプラズマ電源を印加することにより、基板１（特に第２層配線２６が露出するＣＭＰ面）に対して、ＣＦ４プラズマ処理を施し、絶縁膜２９、２２、２１、２０を除去する。このようなＣＦ４プラズマ処理により、２６ｂのＣｕ配線表面は、一時的に有機系副生成物やフッ化系副生成物が僅かに生じるが、その後に実施する後洗浄（たとえば、有機酸洗浄、フッ酸洗浄、有機アルカリ洗浄あるいはそれらの混合溶液による洗浄）や、水素アニール処理によって除去できる。また、絶縁膜２１にＳｉＬＫ等のシリコンを含まない有機膜を用いた場合、絶縁膜２１のエッチングには、アンモニアやＮ２／Ｈ２混合ガス等の還元性プラズマを用いる。なお、プラズマ処理とは、プラズマ状態にある環境に、基板表面、あるいは、基板上に絶縁膜、金属膜等のような部材が形成されている時にはその部材表面を暴露し、プラズマの化学的、機械的（ボンバードメント）作用を表面に与えて処理することをいう。また、還元性雰囲気のプラズマとは、還元作用、すなわち、酸素を引き抜く作用を有するラジカル、イオン、原子、分子等の反応種が支配的に存在するプラズマ環境をいう。また、図９（ａ）より、さらに配線容量低減を図るため、図９（ｂ）に示すように、配線底部より深く絶縁膜１７を除去する構造を形成することも可能である。
図１０（ａ）及び図１０（ｂ）は、図９（ａ）及び図９（ｂ）にそれぞれ続く半導体装置の製造工程中における要部断面図を示している。なお、図１０においても、図２の絶縁膜１７より下の構造に対応する部分は図示を省略している。絶縁膜２２、２１、２０が除去された後、後洗浄及び水素アニール処理を行い、その後、半導体基板１の主面の全面上に絶縁膜３１をプラズマＣＶＤ法などによって形成する。すなわち、第２層配線２６の上面および側面、リザーバー形成に用いたバリア絶縁膜２９、絶縁膜１７を覆うように、絶縁膜３１を２０〜５０ｎｍ成膜する。このとき、最近接配線間（最小隣接配線間、最小ピッチ配線間）では絶縁膜３１がコンフォーマルには成膜されない条件で、絶縁膜３１を成膜する。ここで、最近接配線とは、同層配線において隣接する配線同士の間隔（隣接配線間距離）が最小である配線に対応する。最近接配線間では、寄生容量の低減がより重要である。
最近接配線間では、絶縁膜３１の堆積が進行するに従って、対向する配線側面（配線対向面）の上部近傍での堆積物に遮られて徐々に反応種が下方に入り込みにくくなる。このため、対向する配線側面の下部近傍での堆積速度は上部近傍での堆積速度に比べて小さくなる。従って、対向する配線側面上に堆積された絶縁膜３１の厚みは均一にはならず、上部近傍での厚みが下部近傍よりも厚くなる。このような現象は、第２層配線２６の最近接配線間、すなわち第２層配線２６のうちの最も近接した配線同士の間では、より顕著である。したがって、容量低減に最も効果的なのは、最近接配線間底部には絶縁膜３１が成膜されないように形成することであるが、図１１（ａ）及び図１１（ｂ）に示すように、第２層配線２６上の絶縁膜３１の膜厚に対し、最近接配線間上のカバレージを８０％程度以下に成膜することでも容量低減に効果がある。
上記絶縁膜３１は、例えば窒化シリコン膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜３１は、第２層配線２６の主導体膜２６ｂ中の銅が、後で形成される層間絶縁膜３６中に拡散するのを抑制または防止する。絶縁膜３１の他の材料として、例えば炭化シリコン（ＳｉＣ）膜、炭窒化シリコン（ＳｉＣＮ）膜または酸窒化シリコン（ＳｉＯＮ）膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。プラズマＣＶＤ法で形成された炭化シリコン膜には、例えばＢＬＯｋ（ＡＭＡＴ社製）がある。その成膜ガスは、上記した通りである。上記ＳｉＣＮ膜の成膜に際しては、例えばヘリウム（Ｈｅ）と、アンモニア（ＮＨ３）と、トリメチルシラン（３ＭＳ）との混合ガスを用いる。また、上記プラズマＣＶＤ法で形成された酸窒化シリコン膜としては、例えばＰＥ−ＴＭＳ（Ｃａｎｏｎ製、誘電率＝３．９）がある。上記酸窒化シリコン膜の形成に際しては、例えばトリメトキシシラン（ＴＭＳ）ガスと酸化窒素（Ｎ２Ｏ）ガスとの混合ガスを用いる。
図１０及び図１１に示すように、このように作製した配線構造では、スルーホールが作製される領域のバリア絶縁膜は、スルーホールが形成されない配線上部に対して、相対的に厚くなるという構造が出来上がる。スルーホール下部のバリア絶縁膜は、スルーホール加工の際、エッチングストッパー層としての役割も持つため、約４０〜５０ｎｍ以上は必要である。したがって、例えばバリア絶縁膜２９及び３１を各２５ｎｍずつ成膜すれば、スルーホールが存在する可能性があるリザーバー領域では、バリア絶縁膜は５０ｎｍとなり、その他の配線周囲ではバリア絶縁膜３１の２５ｎｍのみで、容量低減とスルーホール加工マージンの確保を効率的に達成することができる。
次に、図１２〜図１８においては、上記図８〜図１１で述べた内容とは異なるリザーバー形成方法について説明する。
図１２は図７に続く、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。図８〜図１１で述べたスルーホール・リザーバー形成方法では、レジストマスクパターン３０によるエッチングのため、ドライエッチ装置によっては、Ｃｕ残渣膜がバリア絶縁膜２９や第２層配線２６の周囲に発生してしまう可能性がある。そこで、図１２〜図１６に、ドライエッチ装置及びアッシング装置に関わらず、リザーバーを形成する方法を述べる。まず、図１２に示すように、バリア絶縁膜２９上に、さらに絶縁膜３２を、例えばシリコン酸化膜やＳｉＯＣ膜を１００〜４００ｎｍ成膜する。その後、絶縁膜３２上にフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン３３を形成する。このようなリザーバー層形成の際、さらに精度を向上させるため、フォトレジスト膜の下部、バリア絶縁膜３２の上部に反射防止膜を用いることも可能である。
次に、図１３に示すように、フォトレジストパターン３３をマスクにして絶縁膜３２をエッチングし、バリア絶縁膜２９上で一度エッチングを止める。ここで、図１４に示すようにアッシングを行い、レジストパターン３３を除去する。こうすることによって、レジスト側壁にリスパッタされるＣｕ残渣膜を防止することができる。この後は、図１５に示すように、絶縁膜のマスク３２を用いて、絶縁膜２９、２２、２１、２０をエッチングする。その後、後洗浄や水素アニール処理を行った後、バリア絶縁膜３１を、第２層配線２６の上面および側面、リザーバー形成に用いたバリア絶縁膜２９、絶縁膜１７を覆うように、絶縁膜３１を２０〜５０ｎｍ成膜する。このようなプロセスによって、図１６に示すように、図１０と等価な配線構造が得られる。また、上記形成方法を用いて、図１１と同様な配線構造を得ることも可能である。
また、別の実施形態として、図１７は図１４に続く、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。絶縁膜パターン３２を用いて絶縁膜２２、２１、２０をエッチングする際、絶縁膜３２とバリア絶縁膜２９の選択比が低い場合、バリア絶縁膜２９を完全に取り去った後、図１８に示すように、絶縁膜２２、第２層配線２６および絶縁膜１７上に、新しいバリア絶縁膜３４を成膜する。絶縁膜３４は、例えば窒化シリコン膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜３４は、第２層配線２６の主導体膜２６ｂ中の銅が、後で形成される層間絶縁膜３６中に拡散するのを抑制または防止する。絶縁膜３４の他の材料として、例えば炭化シリコン（ＳｉＣ）膜、炭窒化シリコン（ＳｉＣＮ）膜または酸窒化シリコン（ＳｉＯＮ）膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。プラズマＣＶＤ法で形成された炭化シリコン膜には、例えばＢＬＯｋ（ＡＭＡＴ社製）がある。その成膜ガスは、上記した通りである。上記ＳｉＣＮ膜の成膜に際しては、例えばヘリウム（Ｈｅ）と、アンモニア（ＮＨ３）と、トリメチルシラン（３ＭＳ）との混合ガスを用いる。また、上記プラズマＣＶＤ法で形成された酸窒化シリコン膜としては、例えばＰＥ−ＴＭＳ（Ｃａｎｏｎ製、誘電率＝３．９）がある。上記酸窒化シリコン膜の形成に際しては、例えばトリメトキシシラン（ＴＭＳ）ガスと酸化窒素（Ｎ２Ｏ）ガスとの混合ガスを用いる。
図１９は図１０または図１６に続く、本発明の実施の形態である半導体装置の製造工程中の要部断面図である。バリア絶縁膜３１上に、絶縁膜３６、３７を成膜する。絶縁膜３６には、ＳｉＯＦやＳｉＯＣといったＬｏｗ−Ｋ絶縁膜、絶縁膜３７にはＬｏｗ−Ｋ絶縁膜のキャップとしてシリコン酸化膜等を用いる。工程簡略化のために、絶縁膜３７を省略し、シリコン酸化膜やＳｉＯＣ膜等の絶縁膜３６単体を成膜することも可能である。
本実施の形態においては、最近接配線間（最小隣接配線間、最小ピッチ配線間）では絶縁膜３６がコンフォーマルには成膜されない条件で、絶縁膜３６を成膜する。ここで、最近接配線とは、同層配線において隣接する配線同士の間隔（隣接配線間距離）が最小である配線に対応する。最近接配線間では、寄生容量の低減がより重要である。
最近接配線間では、絶縁膜３６の堆積が進行するに従って、対向する配線側面（配線対向面）の上部近傍での堆積物に遮られて徐々に反応種が下方に入り込みにくくなる。このため、対向する配線側面の下部近傍での堆積速度は上部近傍での堆積速度に比べて小さくなる。従って、対向する配線側面上に堆積された絶縁膜３６の厚みは均一にはならず、上部近傍での厚みが下部近傍よりも厚くなる。このような現象は、第２層配線２６の最近接配線間、すなわち第２層配線２６のうちの最も近接した配線同士の間では、より顕著である。
このため、第２層配線２６の最近接配線間では、絶縁膜３６は第２層配線２６の形状を反映したコンフォーマルな形状にはならず、図１９に示されるような空隙（エアギャップ
）３５が生じる。また、絶縁膜３６の成膜には、プラズマＣＶＤ法などを用いることができ、絶縁膜３６の成膜条件を調整することなどにより、上述のような空隙（エアギャップ
）部分３５を最近接配線間に容易に形成することができる。また、本実施の形態では、第２層配線２６の上面および側面をバリア絶縁膜としての絶縁膜３１で覆うので、第２層配線２６において導電性バリア膜２６ａを省略し、銅からなる主導体膜２６ｂだけで第２層配線２６を形成することもできる。絶縁膜３６、３７を成膜後、配線間に発生した段差を解消するため、層間ＣＭＰを行い平坦化する。
次に、図２０に示すように絶縁膜３９を成膜後、絶縁膜３９上に反射防止膜４０およびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン４１を形成する。そして、フォトレジストパターン４１をエッチングマスクにしたドライエッチング法により、反射防止膜４０および絶縁膜３９を選択的に除去し、アッシングを行い反射防止膜及びフォトレジスト膜を除去する。その結果、図２１に示すように、後に配線溝となる開口部４２が作製できる。
次に、スルーホールを形成するためのパターニングを行う。図２２に示すように、絶縁膜３７及び３９上に、反射防止膜４３およびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン４４を形成する。図２３は、図２２に続く半導体装置の製造工程中における図２に対応する領域の要部平面図を示している。図２３では、第２層配線位置２６ｃと第２層配線と第３層配線に接続される合わせズレしたスルーホール位置３８、第２層配線の周囲に形成されたリザーバー形成位置２８が示されている。ここでは、スルーホール３８が、図２１のビアパターンの露光時に、実際に合わせズレした位置を示している。
図２４は図２３に続く、図２３のＡ−Ａ断面図である。フォトレジストパターン４４をエッチングマスクにしたドライエッチング法により、反射防止膜４３および絶縁膜３９、３７、３６を選択的に除去し、アッシングを行い反射防止膜及びフォトレジスト膜を除去して、スルーホール開口部４５を形成する。
次に、図２５に示すように絶縁膜マスク３９を用いて溝加工を行って溝開口部４６を作製し、続いて図２６に示すように、絶縁膜マスク３９と同時にスルーホール下部に存在するバリア絶縁膜２９及び３１を同時に除去する。
次に、基板１の主面上の全面に、例えば窒化チタン（ＴｉＮ）などからなる厚さ５〜５０ｎｍ程度の薄い導電性バリア膜（第１導体膜）４７ａをスパッタリング法などを用いて形成する。導電性バリア膜４７ａは、窒化チタン意外にも２６ａで上述した様々な材用を適用することができる。続いて、導電性バリア膜４７ａ上に、例えば厚さ８００〜１６００ｎｍ程度の相対的に厚い銅からなる主導体膜（第２導体膜）４７ｂを形成する。主導体膜４７ｂは、例えばＣＶＤ法、スパッタリング法またはめっき法などを用いて形成することができる。その後、例えば１５０〜４００℃程度の非酸化性雰囲気（例えば水素雰囲気や窒素雰囲気）中において基板１に対して熱処理を施すことにより主導体膜４７ｂをリフローさせ、銅を配線溝４５及び４６の内部に隙間なく埋め込む。
次に、主導体膜４７ｂ、導電性バリア膜４７ａをＣＭＰ法によって研磨する。これにより、図２７に示すように、相対的に薄い導電性バリア膜４７ａと相対的に厚い主導体膜４７ｂとからなる第３層配線（配線）４７を配線溝４５及び４６内に形成する。第３層配線４７は、スルーホール４５を介して第１層配線１５、第２層配線２６と電気的に接続されている。
図２８は、図２７に続く半導体装置の製造工程中における図２に対応する領域の要部平面図を示している。図２８では、第３層配線４７と第２層配線と上層に接続されるスルーホールの形成位置４９が示されている。図７の説明時と同様に、合わせズレしたスルーホール（ミスアライメント・スルーホール）を対策するため、第３層配線の限定された部分が通常層間構造と同じ状態になるように、リザーバー形成位置５０を設定する。
図２９は図２８に続く、図２８のＡ−Ａ断面図である。なお、図２９においても、図３の絶縁膜１７より下の構造に対応する部分は図示を省略している。絶縁膜３７及び第３層配線４７上に、バリア絶縁膜４８を２０〜５０ｎｍ成膜する。絶縁膜４８は、例えば窒化シリコン膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜４８は、第３層配線４７の主導体膜４７ｂ中の銅が、後で形成される層間絶縁膜５３中に拡散するのを抑制または防止する。絶縁膜４８の他の材料として、例えば炭化シリコン（ＳｉＣ）膜
、炭窒化シリコン（ＳｉＣＮ）膜または酸窒化シリコン（ＳｉＯＮ）膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。作成方法は、図８及び絶縁膜２９で上述した内容と同じであるため、省略する。
次に、図７〜図１１で述べたのと同様に、第３層配線４７の周囲にリザーバー５０を形成する。図３０は、レジストマクスパターンによりバリア絶縁膜４８、絶縁膜３７、３６をエッチング後、絶縁膜３６、３７、バリア絶縁膜４８及び第３層配線４７の上部及び側壁に、新たにバリア絶縁膜５１を２０〜５０ｎｍ成膜する。絶縁膜５１は、例えば窒化シリコン膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜４８は、第３層配線４７の主導体膜４７ｂ中の銅が、後で形成される層間絶縁膜５３中に拡散するのを抑制または防止する。絶縁膜４８の他の材料として、例えば炭化シリコン（ＳｉＣ）膜、炭窒化シリコン（ＳｉＣＮ）膜または酸窒化シリコン（ＳｉＯＮ）膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。作成方法は、図８及び絶縁膜２９で上述した内容と同じであるため、省略する。
次に図３１に示すように、絶縁膜５３、５４を成膜し、絶縁膜ＣＭＰによって平坦化を行う。上層に続く場合も、図２０〜図３１で示した方法によって繰り返し、第４層配線以降の上層配線を形成することもできる。また、第１層配線１５を、第２層配線２６と同様にして形成した銅配線とし、第２層配線２６を第３層配線４７と同様にして形成した銅配線とすることもできる。
本実施の形態によれば、同層配線間にＣＭＰ面（ＣＭＰで研磨された面）がない。すなわち、第２層配線２６および第３層配線４７を形成するためのＣＭＰ工程で研磨された絶縁膜２１、２２および３６、３７の大半は除去されており、第２層配線２６および第３層配線４７を覆うようにバリア絶縁膜３１および５１が形成されている。このため、第２層配線２６および第３層配線４７において、限定されたリザーバー領域以外では、同層配線の上面同士がＣＭＰ面を介して連結されることはない。これにより、配線間絶縁耐圧が向上し、ＴＤＤＢ寿命も向上させることができる。つまり、半導体装置の信頼性を高めることができる。
また、最も容量低減が必要な同層配線における最近接配線間に、空隙（エアギャップ）３５および５２を形成し、かつ、最近接配線間上、すなわち、空隙底部のバリア絶縁膜が配線上のバリア絶縁膜に対して薄いため、配線間容量を効率的に低減することができる。配線のバリア絶縁膜３１および５１に比較的誘電率の高い材料を用いたとしても、配線間容量の低減が可能である。また同層配線の隣接配線間距離が大きな領域では、配線間にエアギャップを形成せずＬｏｗ−Ｋ材料を成膜する。このため、全体の機械的強度を維持することが可能となる。
本実施の形態では、スルーホールとその下層配線と接続する周囲には、リザーバー２８
及び５０による絶縁膜領域が形成されるが、その割合は最近接配線パターン領域に対して少ないため、エアギャップによる容量低減効果は充分に発揮できる。
また、本実施の形態では、最近接配線間でなくとも、隣接配線間隔が比較的小さく、その間の寄生容量を低減したい配線間にはエアギャップ３５または５２を形成してもよい。配線間距離がどの程度の場合までエアギャップを形成するかは、バリア絶縁膜３１または５１の成膜条件や絶縁膜３６または５２の成膜条件などを調整することによって、制御することができる。これにより、配線パターン密度が高い領域では、隣接配線間にエアギャップを形成して配線間容量を低減し、配線パターン密度が低い領域では、配線間をＬｏｗ−Ｋ材料で埋めて、機械的強度を維持することができる。
本発明者は、実験およびシミュレーションにより、本実施の形態の配線構造の容量低減効果について調べた。比較例として、配線を埋め込むための絶縁膜および層間絶縁膜をＬｏｗ−Ｋ材料で構成しかつ一般的なダマシン技術で形成された銅配線構造を用いた。
その結果、本実施の形態の配線構造は、上記比較例（従来のダマシン構造）に対して、配線間容量を３０〜４５％程度、従来のエアギャップ配線例（特許文献１）に対しては工程数を増加させることなく約１０〜１５％程度、低減することができた。また、上層配線と下層配線の間の容量はほとんど変わらず、同層の配線間容量のみが減少した。このため、配線のクロストークの影響を低減できる。また、実効誘電率εｒ（上記比較例の銅配線構造ではεｒは３．１程度）を２．３〜２．７程度へ大幅に低減することができた。従って、同世代のＬｏｗ−Ｋ材料を層間絶縁膜に用いて、１世代以上先の低容量配線構造を実現できる。
図３２は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。本実施の形態の半導体装置は、上記実施の形態１の第２層配線２６および第３層配線４７のように隣接配線間にエアギャップを形成しかつ隣接配線間をＣＭＰ面で接続しない配線層及びリザーバーを有した構造と、一般的な埋込配線技術を用いて形成された配線層とが組み合わされた多層配線構造を有している。図３１において、第４層配線５５上部の絶縁膜６０の形成工程までは、上記実施の形態１の図４〜図１０及び、図１８〜図３０までの製造工程とほぼ同様であるので、その説明は省略し、ここではそれ以降の製造工程について説明する。
第５層以降の配線層は、一般的な埋込配線技術、例えば一般的なデュアルダマシン技術を用いて形成する。まず、絶縁膜６０をＣＭＰによって平坦化した後、第５層配線を形成する。そして、デュアルダマシン技術を用いて、絶縁膜６０、５９、５７、５６に形成された配線溝に埋め込まれた第５層配線６１を形成する。それから、第５層配線６１の上面を含む絶縁膜６０上に、窒化シリコン、炭化シリコン、炭窒化シリコンまたは酸窒化シリコン膜などからなる絶縁膜６２を、バリア絶縁膜として形成する。その後、絶縁膜６２上に、Ｌｏｗ−Ｋ材料などからなる絶縁膜６３、６４を形成する。同様に、デュアルダマシン技術を用いて、絶縁膜６２〜６４に形成された配線溝に埋め込まれた第６層配線６５を形成する。それから、第６層配線６５の上面を含む絶縁膜６４上に、絶縁膜６２と同様の材料、例えば窒化シリコンなどからなる絶縁膜６６を、バリア絶縁膜として形成する。
なお、絶縁膜３６、５３、５９及び６３としてＣＶＤ法を用いて形成した膜、例えば酸化シリコン膜、ＦＳＧ（ＳｉＯＦ系材料）膜、ＳｉＯＣ膜またはポーラスシリコン（Ｐｏｌｕｓ−Ｓｉ）系材料膜、を用いることもできる
多層配線構造において、隣接配線間隔が比較的小さい、すなわち配線ピッチが比較的小さい配線層では、配線間容量が増大しかつＴＤＤＢ寿命が低減しやすい。本実施の形態によれば、そのような配線間容量が増大しかつＴＤＤＢ寿命が低減しやすい配線層において、限定されたリザーバー領域以外の同層配線間にＣＭＰ面をなくしてＴＤＤＢ寿命を向上させ、かつ、リザーバー構造を用いて合わせズレしたビアのコンタクトを良好に保ちつつ、同層配線の最近接配線間にエアギャップを形成して配線間容量を低減することができる。
図３３は、図３に続く本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。なお、図３３においても、図３の絶縁膜１７より下の構造に対応する部分は図示を省略している。
本実施の形態は、配線層間絶縁膜とは異なる材料を使用したビア層間絶縁膜をエッチングストッパーとして利用し、実施例１で示したエアギャップ配線より、容量ばらつきを低減したエアギャップ配線について示している。
図３３〜３５は、図２に続く半導体装置の製造工程中における要部断面図を示している。
まず、本実施の形態においては、図３３（ａ）に示されるように、スルーホール１８が埋め込まれた絶縁膜１７上に絶縁膜６７を形成する。絶縁膜６７には、上記Ｌｏｗ−Ｋ材料や絶縁膜、例えばＳｉＬＫ膜のような有機膜を用いる。また、図３４（ｂ）に示すように、ＣＭＰに対する機械的な保護の観点から、絶縁膜６７上にキャップ成膜する絶縁膜６８には、例えば酸化シリコン膜やＳｉＯＣ膜等を用いる場合もある。
次に、絶縁膜６７あるいは絶縁膜６８上に反射防止膜６９およびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン７０を形成する。そして、フォトレジストパターン７０をエッチングマスクにしたドライエッチング法により、反射防止膜６９を選択的に除去する。その後、フォトレジストパターン７０をエッチングマスクにしたドライエッチング法により、絶縁膜６８、６７を選択的に除去し、開口部を形成する。それから、フォトレジストパターン７０および反射防止膜６９をアッシングして除去する。これにより、図３４に示されるように、開口部または配線溝７１が形成される。配線溝７１の底面からはプラグ１８の上面が露出される。
次に、図３５に示すように、基板１の主面上の全面に、例えば窒化チタン（ＴｉＮ）などからなる厚さ５〜５０ｎｍ程度の薄い導電性バリア膜（第１導体膜）７２ａをスパッタリング法などを用いて形成する。導電性バリア膜７２ａは、例えば後述の主導体膜形成用の銅の拡散を防止する機能および主導体膜のリフロー時に銅の濡れ性を向上させる機能などを有している。このような導電性バリア膜７２ａの材料としては、窒化チタンに代えて、銅と殆ど反応しない窒化タングステン（ＷＮ）または窒化タンタル（ＴａＮ）などのような高融点金属窒化物を用いることもできる。また、導電性バリア膜７２ａの材料として、高融点金属窒化物にシリコン（Ｓｉ）を添加した材料や、銅と反応し難いタンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）合金などのような高融点金属や、絶縁膜との密着性が良いＴａＮとＣｕの濡れ性が良いＴａを組み合わせたＴａＮ／Ｔａ積層バリアを用いることもできる。
続いて、導電性バリア膜７２ａ上に、例えば厚さ８００〜１６００ｎｍ程度の相対的に厚い銅からなる主導体膜（第２導体膜）７２ｂを形成する。主導体膜７２ｂは、例えばＣＶＤ法、スパッタリング法またはめっき法などを用いて形成することができる。その後、例えば１５０〜４００℃程度の非酸化性雰囲気（例えば水素雰囲気や窒素雰囲気）中において基板１に対して熱処理を施すことにより主導体膜７２ｂをリフローさせ、銅を配線溝７２の内部に隙間なく埋め込む。
次に、主導体膜７２ｂ、導電性バリア膜７２ａをＣＭＰ法によって研磨する。これにより、図３５に示すように、相対的に薄い導電性バリア膜７２ａと相対的に厚い主導体膜７２ｂとからなる第２層配線（配線）７２を配線溝７１内に形成する。第２層配線７２は、プラグ１８を介して第１層配線１５と電気的に接続されている。
図３６は、上述した図７〜図１１と同様に形成した配線構造を示している。リザーバー位置に絶縁膜６７を残し、それ以外の絶縁膜６７を除去する。このとき、有機系膜の除去には、還元性エッチングガスが用いられる。したがって、プラズマＣＶＤ膜１７がエッチストッパー膜となり、除去する深さが時間制御のエッチングより均一となる。これにより、のちに形成する空隙形状も均一となり、特許文献１及び特許文献２で示したエアギャップ配線よりも容量ばらつきを低減することができる。バリア絶縁膜７４は実施例１でも示したように、配線７２上の膜厚より最近接配線間部の膜厚を薄く形成することで、容量を低減することができる。
次に、図３７に示すように、バリア絶縁膜７４上に、図１９で示した方法と同様にプラズマＣＶＤ法を用いて絶縁膜７６を成膜し、空隙７５を形成する。その後、平坦化を行い、絶縁膜７７を成膜する。このとき、図３５〜図３６で形成したときと同様に、絶縁膜７６はＳｉＯ２、ＳｉＯＦ、ＳｉＯＣと言ったプラズマＣＶＤ膜、絶縁膜７７は有機膜とする。このように積層することで、絶縁膜７７を除去する際、絶縁膜７６がエッチストッパーとなり、均一な空隙高さが得られ、容量ばらつきを低減することができる。
絶縁膜７６の膜厚は、この後に形成する第３層配線７９の配線底部より深い位置に設定することで、容量ばらつきの低減と同時に、容量自体をさらに低減することができる。
また、図３７（ｂ）に示すように、後に示す第３層配線７９を形成する際に用いるＣＭＰ保護膜として、絶縁膜７８を使用する場合もある。
次に、図２０〜図２７で示した形成方法と同様にデュアルダマシン法を用いて、第３層配線７９を形成する。
図３９は、図３８（ａ）における絶縁膜７７、図３８（ｂ）における絶縁膜７７及び絶縁膜７８を除去した後の配線構造を示している。図３６の場合と同様に、有機膜である絶縁膜７７を還元性エッチングガスで除去するため、プラズマＣＶＤ膜である絶縁膜７６がエッチストッパーとなり、第３層配線７９の下部に絶縁膜７７が残る。図３９は、容量ばらつきの低減と同時に、容量自体をさらに低減するため、絶縁膜７７のエッチング深さは第３層配線の底部より低いことを特徴している。
次に、図７〜図１１の場合と同様に、バリア絶縁膜８０及びバリア絶縁膜８１を第３層配線７９上に成膜する。このとき、バリア絶縁膜８１はコンフォーマルでない条件とすることで、第３層配線７９上の膜厚より、最近接配線間部の膜厚が薄く形成し、容量を低減することができる。
図４０（ａ）は、図３７の場合と同様に形成した配線構造を示している。絶縁膜８３を成膜しつつ空隙８２を形成し、絶縁膜８３にはＳｉＯ２、ＳｉＯＦ、ＳｉＯＣと言ったプラズマＣＶＤ膜を適用する。その後、有機膜である絶縁膜８４を形成する。図４０（ｂ）に示すように、ＣＭＰ保護膜として絶縁膜８５を用いる場合もある。
図４１は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。本実施の形態の半導体装置は、上記実施の形態３の第２層配線７２および第３層配線７９のように隣接配線間にエアギャップを形成し、かつ隣接配線間をＣＭＰ面で接続しない配線層及びリザーバーを有した構造と、一般的な埋込配線技術を用いて形成された配線層とが組み合わされた多層配線構造を有している。図４１において、第４層配線８５上部の絶縁膜８７の形成工程までは、上記実施の形態２の図３７〜図４０までの製造工程とほぼ同様であるので、その説明は省略し、ここではそれ以降の製造工程について説明する。
第５層以降の配線層は、一般的な埋込配線技術、例えば一般的なデュアルダマシン技術を用いて形成する。まず、絶縁膜９０をＣＭＰによって平坦化した後、第５層配線用を形成する。そして、デュアルダマシン技術を用いて、絶縁膜９０、８９、８７、８６に形成された配線溝に埋め込まれた第５層配線９１を形成する。それから、第５層配線９１の上面を含む絶縁膜９０上に、窒化シリコン、炭化シリコン、炭窒化シリコンまたは酸窒化シリコン膜などからなる絶縁膜９２を、バリア絶縁膜として形成する。その後、絶縁膜９２上に、Ｌｏｗ−Ｋ材料などからなる絶縁膜９３、９４を形成する。同様に、デュアルダマシン技術を用いて、絶縁膜９２〜９４に形成された配線溝に埋め込まれた第６層配線９５を形成する。それから、第６層配線９５の上面を含む絶縁膜９４上に、絶縁膜９２と同様の材料、例えば窒化シリコンなどからなる絶縁膜９６を、バリア絶縁膜として形成する。
なお、絶縁膜７６、８３、８９及び９３としてＣＶＤ法を用いて形成した膜、例えば酸化シリコン膜、ＦＳＧ（ＳｉＯＦ系材料）膜、ＳｉＯＣ膜またはポーラスシリコン（Ｐｏｌｕｓ−Ｓｉ）系材料膜、を用いることもできる
多層配線構造において、隣接配線間隔が比較的小さい、すなわち配線ピッチが比較的小さい配線層では、配線間容量が増大しかつＴＤＤＢ寿命が低減しやすい。本実施の形態によれば、そのような配線間容量が増大しかつＴＤＤＢ寿命が低減しやすい配線層において、限定されたリザーバー領域以外の同層配線間にＣＭＰ面をなくしてＴＤＤＢ寿命を向上させ、かつ、リザーバー構造を用いて合わせズレしたビアのコンタクトを良好に保ちつつ、同層配線の最近接配線間にエアギャップを形成して配線間容量を低減することができる。
本発明の一実施の形態を用いた場合の実効誘電率の低減効果を示した図である。 本発明の一実施の形態である半導体装置の製造工程中における、要部平面図である。 図２のＡ−Ａ線の断面図である。 図３に続く半導体装置の製造工程中における要部断面図である。 図４に続く半導体装置の製造工程中における要部断面図である。 図５に続く半導体装置の製造工程中における要部断面図である。 図６のA-A線の平面図である。 図７に続く半導体装置の製造工程中における要部断面図である。 図８に続く半導体装置の製造工程中における要部断面図である。 図９に続く半導体装置の製造工程中における要部断面図である。 図１０に続く半導体装置の製造工程中における要部断面図である。 図７に続く、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 図１２続く半導体装置の製造工程中における要部の断面図である。 図１３に続く半導体装置の製造工程中における要部の断面図である。 図１４に続く半導体装置の製造工程中における要部断面図である。 図１５に続く半導体装置の製造工程中における要部断面図である。 図１４に続く本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中における要部断面図である。 図１１、図１６に続く半導体装置の製造工程中における要部断面図である。 図１９に続く半導体装置の製造工程中における要部断面図である。 図２０に続く半導体装置の製造工程中における要部断面図である。 図２１に続く半導体装置の製造工程中における要部断面図である。 図２２のＡ−Ａ線の平面図である。 図２３に続く半導体装置の製造工程中における要部断面図である。 図２４に続く半導体装置の製造工程中における要部断面図である。 図２５に続く半導体装置の製造工程中における要部断面図である。 図２６に続く半導体装置の製造工程中における要部断面図である。 図２７のＡ−Ａ線の平面図である。 図２８に続く半導体装置の製造工程中における要部断面図である。 図２９に続く半導体装置の製造工程中における要部断面図である。 図３０に続く半導体装置の製造工程中における要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 図３に続く、本発明の他の実施の形態である半導体装置の製造工程中における要部断面図である。 図３３に続く半導体装置の製造工程中における要部断面図である。 図３４に続く半導体装置の製造工程中における要部断面図である。 図３５に続く半導体装置の製造工程中における要部断面図である。 図３６に続く半導体装置の製造工程中における要部断面図である。 図３７に続く半導体装置の製造工程中における要部断面図である。 図３８に続く半導体装置の製造工程中における要部断面図である。 図３９に続く半導体装置の製造工程中における要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
符号の説明
１…半導体基板
２…素子分離領域
３…ｐ型ウエル
４…ｎ型ウエル
５…ゲート絶縁膜
６…ゲート電極
７…サイドウォール
８…ｎ型半導体領域（ソース・ドレイン）
９…ｐ型半導体領域（ソース・ドレイン）
１０…Ｃｏシリサイド膜
１１…窒化シリコン膜
１２…酸化シリコン膜
１３…コンタクトホール
１４ａ…絶縁膜
１４ｂ…絶縁膜
１５…第１層配線
１６…絶縁膜
１７…絶縁膜
１８…スルーホール
１９…集積回路チップ
１９ａ…メモリ部（密集パターン部）
１９ｂ…周辺回路部（疎パターン部）
２０…絶縁膜
２１…絶縁膜
２２…絶縁膜
２３…反射防止膜
２４…フォトレジストパターン
２５…配線溝
２６…第２層配線
２６ａ…導体バリア膜
２６ｂ…主導体膜
２６ｃ…第１層配線形成位置
２７…スルーホール形成位置
２８…リザーバー形成位置
２９…バリア絶縁膜
３０…フォトレジストパターン
３１…バリア絶縁膜
３２…絶縁膜
３３…フォトレジストパターン
３４…バリア絶縁膜
３５…空隙（エアギャップ）
３６…絶縁膜
３７…絶縁膜
３８…ミスアライメント・スルーホール（合わせズレしたスルーホール）
３９…絶縁膜
４０…反射防止膜
４１…フォトレジストパターン
４２…開口部
４３…反射防止膜
４４…フォトレジストパターン
４５…スルーホール開口部
４６…配線溝開口部
４７…第３層配線
４７ａ…導体バリア膜
４７ｂ…主導体膜
４８…バリア絶縁膜
４９…スルーホール形成位置
５０…リザーバー形成位置
５１…バリア絶縁膜
５２…空隙（エアギャップ）
５３…絶縁膜
５４…絶縁膜
５５…第４層配線
５５ａ…導体バリア膜
５５ｂ…主導体膜
５６…バリア絶縁膜
５７…バリア絶縁膜
５８…空隙（エアギャップ）
５９…絶縁膜
６０…絶縁膜
６１…第５層配線
６１ａ…導体バリア膜
６１ｂ…主導体膜
６２…バリア絶縁膜
６３…絶縁膜
６４…絶縁膜
６５…第６層配線
６５ａ…導体バリア膜
６５ｂ…主導体膜
６６…バリア絶縁膜
６７…絶縁膜
６８…絶縁膜
６９…反射防止膜
７０…フォトレジストパターン
７１…配線溝
７２…第２層配線
７２ａ…導体バリア膜
７２ｂ…主導体膜
７２ｃ…第１層配線形成位置
７３…バリア絶縁膜
７４…バリア絶縁膜
７５…空隙（エアギャップ）
７６…絶縁膜
７７…絶縁膜
７８…絶縁膜
７９…第３層配線
７９ａ…導体バリア膜
７９ｂ…主導体膜
８０…バリア絶縁膜
８１…バリア絶縁膜
８２…空隙（エアギャップ）
８３…絶縁膜
８４…絶縁膜
８５…第４層配線
８５ａ…導体バリア膜
８５ｂ…主導体膜
８６…バリア絶縁膜
８７…バリア絶縁膜
８８…空隙（エアギャップ）
８９…絶縁膜
９０…絶縁膜
９１…第５層配線
９１ａ…導体バリア膜
９１ｂ…主導体膜
９２…バリア絶縁膜
９３…絶縁膜
９４…絶縁膜
９５…第６層配線
９５ａ…導体バリア膜
９５ｂ…主導体膜
９６…バリア絶縁膜

Claims (1)

  1. （ａ）半導体基板上方に第１の絶縁膜（76）を形成し、前記第１の絶縁膜の直上に第２の絶縁膜(77)を形成し、前記第２の絶縁膜を選択的に除去することにより、前記第２の絶縁膜の厚さ方向に延在する配線溝をその溝同士の間隔を空けて複数個形成する工程、
    （ｂ）前記複数の配線溝のそれぞれの内部を含む前記第２の絶縁膜上に第１の導体膜(79)を形成する工程、
    （ｃ）前記複数の配線溝の外部の前記第１の導体膜をＣＭＰ法で除去することによって、前記複数の配線溝のそれぞれの内部に前記第１の導体膜からなる配線を形成する工程、
    （ｄ）前記第２の絶縁膜上及び前記配線上に第１のバリア絶縁膜を形成する工程、
    （ｅ）後の工程で形成される前記配線の上面を露出するスルーホールの下部領域及びその周辺領域の前記第１のバリア絶縁膜及び前記第２の絶縁膜を残し、前記第１のバリア絶縁膜及び前記第２の絶縁膜を除去し、リザーバー位置を形成する工程、
    （ｆ）前記第１のバリア絶縁膜上及び前記配線の側面及び上面上に第２のバリア絶縁膜を形成する際、前記配線上の前記第２のバリア絶縁膜より隣り合う前記配線層の側面間のスペースの底部上に前記第２のバリア絶縁膜を薄く形成する工程、
    （ｇ）前記第１のバリア絶縁膜及び前記第２の絶縁膜が除去された前記配線間のスペース領域に空隙を残しつつ、前記第２のバリア絶縁膜上に第３の絶縁膜(83)を形成する工程、
    （ｈ）前記配線の上部の前記第１のバリア絶縁膜と前記第２のバリア絶縁膜と前
    記第３の絶縁膜とを貫通するスルーホールを形成する工程、
    （ｉ）前記スルーホールの内部に第２の導体膜を形成する工程を有し、
    前記（ａ）工程で、前記第１の絶縁膜はSiO2、SiOFまたはSiOCからなるプラズマCVD膜であり、前記第２の絶縁膜は有機膜であり、前記配線溝は前記第１の絶縁膜の膜厚よりも浅く形成し、
    前記（ｅ）工程で、前記第２の絶縁膜の除去は、前記第１の絶縁膜がエッチングストッパとなる還元性エッチングガスを用い、前記第２の絶縁膜の厚さ方向に、前記第２の絶縁膜を前記第１の絶縁膜が露出するところまで除去するようにエッチングするものである、
    ことを特徴とする半導体装置の製造方法。
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