JP5380392B2 - 半導体装置、バスインターフェース装置、およびコンピュータシステム - Google Patents
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- 演算を行うプロセッサコアと、外部バスと接続するための外部バスインターフェースと、ローカルメモリへのアクセスを制御するメモリインターフェースと、前記プロセッサコアと前記外部バスインターフェースと前記メモリインターフェースとを接続する内部バスとを有する半導体装置であって、
前記外部バスインターフェースは、前記外部バスからのリクエストを受けるアクセス制御回路と、前記アクセス制御回路に接続され前記外部バスアクセスの可否を判定するTLBと、前記プロセッサコアからの要求により前記TLBを書き換えるTLB制御回路を有し、
前記外部バスからのリクエストを受けたアクセス制御回路は、該リクエストのアドレスが、前記TLB内に設定されたアクセス許可範囲内のアドレスか否か問い合わせるTLB判定信号を前記TLBへ送信し、
前記TLBは、前記リクエストのアドレスが、前記TLB内に設定されたアクセス許可範囲内のアドレスか否かを検索し、アクセス可否を示すTLB合否信号を前記アクセス制御回路へ返答し、
前記アクセス制御回路は、前記TLB合否信号がアクセス可であることを示している場合、前記内部バスへアクセスを許可し、前記TLB合否信号がアクセス否であることを示している場合、前記リクエストを破棄し、
さらに、前記TLBは、前記内部バスからのみ設定可能であり、前記外部バスからのアクセスが行われた際に前記内部バスのアドレスに変換する機能を有し、
前記プロセッサコアは、前記TLBの設定を更新する要求であるTLB更新要求を前記内部バスへ発行し、
前記TLB制御回路は、前記プロセッサコアから発行された前記TLB更新要求を前記内部バスから受信し、受信した前記TLB更新要求に基づいてTLB更新信号と前記TLB内のどのエントリを変更するかを通知するためのエントリアドレスとを前記TLBへ送信し、
前記TLBは、前記TLB制御回路から送信されてきた前記TLB更新信号と前記エントリアドレスとに基づいて前記TLB内部を更新し、
前記TLB更新要求は前記アクセス制御回路と前記TLB制御回路とに共通に送信され、前記TLB更新要求が前記アクセス制御回路と前記TLB制御回路とのどちらへの要求かが前記内部バスのアドレスから判断される
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記TLB制御回路は、前記プロセッサコアが出力するTLB更新要求に基づき、前記アクセス許可範囲を変更可能である
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記外部バスは、PCIバスである
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記外部バスは、汎用バスである
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記内部バスに接続され、暗号処理を行う暗号演算回路をさらに有し、
前記アクセス制御回路は、当該暗号演算回路の秘密鍵や暗号処理方法を決定するレジスタへのアクセスを制限する
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記アクセス制御回路は、前記TLB合否信号がアクセス可であることを示している場合、前記内部バス、前記メモリインターフェースを介して前記ローカルメモリへのアクセスを許可する
ことを特徴とする半導体装置。 - 外部バスに接続された半導体装置におけるバスインターフェース装置であって、
前記半導体装置内の内部バスに接続され、前記半導体装置内には演算を行うプロセッサコアを有し、
前記外部バスからのリクエストを受けるアクセス制御回路と、前記アクセス制御回路に接続され前記外部バスアクセスの可否を判定するTLBと、前記プロセッサコアからの要求により前記TLBを書き換えるTLB制御回路を有し、
前記外部バスからのリクエストを受けたアクセス制御回路は、該リクエストのアドレスが、前記TLB内に設定されたアクセス許可範囲内のアドレスか否か問い合わせるTLB判定信号を前記TLBへ送信し、
前記TLBは、前記リクエストのアドレスが、前記TLB内に設定されたアクセス許可範囲内のアドレスか否かを検索し、アクセス可否を示すTLB合否信号を前記アクセス制御回路へ返答し、
前記アクセス制御回路は、前記TLB合否信号がアクセス可であることを示している場合、前記内部バスへアクセスを許可し、前記TLB合否信号がアクセス否であることを示している場合、前記リクエストを破棄し、
さらに、前記TLBは、前記内部バスからのみ設定可能であり、前記外部バスからのアクセスが行われた際に前記内部バスのアドレスに変換する機能を有し、
前記プロセッサコアは、前記TLBの設定を更新する要求であるTLB更新要求を前記内部バスへ発行し、
前記TLB制御回路は、前記プロセッサコアから発行された前記TLB更新要求を前記内部バスから受信し、受信した前記TLB更新要求に基づいてTLB更新信号と前記TLB内のどのエントリを変更するかを通知するためのエントリアドレスとを前記TLBへ送信し、
前記TLBは、前記TLB制御回路から送信されてきた前記TLB更新信号と前記エントリアドレスとに基づいて前記TLB内部を更新し、
前記TLB更新要求は前記アクセス制御回路と前記TLB制御回路とに共通に送信され、前記TLB更新要求が前記アクセス制御回路と前記TLB制御回路とのどちらへの要求かが前記内部バスのアドレスから判断される
ことを特徴とするバスインターフェース装置。 - 請求項7記載のバスインターフェース装置であって、
前記外部バスからアクセスされたアドレスを前記内部バスで用いるためのアドレスに変換するデコーダを有し、
前記アクセス制御回路は、前記デコーダで変換されたアドレスを用いて前記内部バスへリクエストを送信する
ことを特徴とするバスインターフェース装置。 - 請求項8記載のバスインターフェース装置であって、
前記半導体装置内部の所定のアドレス空間がアクセス可能であるかを示す許可ビット群を格納したレジスタと、前記外部バスからのアクセスが示すアドレスが当該半導体装置内部のアクセス可能な領域のアドレスか否かを判定するアクセス判定回路を有し、
前記アクセス判定回路は、前記デコーダと当該デコーダに接続されたセレクタを備え、
前記デコーダで変換されたアドレスから領域選択信号を生成し、前記許可ビット群のレジスタから出力される許可ビット信号と、前記領域選択信号を比較し、
前記領域選択信号と、前記許可ビット信号とが一致した場合は、アクセスが可であることを示すアクセス合否信号を出力し、
前記領域選択信号と、前記許可ビット信号とが一致しない場合は、アクセスが否であることを示すアクセス合否信号を出力する
ことを特徴とするバスインターフェース装置。 - 請求項9記載のバスインターフェース装置であって、
前記許可ビット群に格納されたデータの更新を行う許可ビット制御回路をさらに有し、
前記許可ビット制御回路は、前記内部バスを介して送信される書き換え要求信号に基づき、前記許可ビット群に格納されたデータを変更可能である
ことを特徴とするバスインターフェース装置。 - 記憶装置が接続された第1の半導体装置、第2の半導体装置、前記第1の半導体装置と前記第2の半導体装置を接続する外部バスとを有するコンピュータシステムであって、
前記第1の半導体装置は、
演算を行うプロセッサコアと、前記外部バスに接続されるための外部バスインターフェースと、前記記憶装置へのアクセスを制御するメモリインターフェースと、前記プロセッサコアと前記外部バスインターフェースと前記メモリインターフェースとを接続する内部バスとを有し、
前記第2の半導体装置から前記記憶装置へのアクセスがあった場合、
前記第1の半導体装置は、該アクセスのアドレスが、当該第1の半導体装置内のTLBに予め設定されたアクセス許可範囲内のアドレスか否かを判断し、
前記アクセスのアドレスが、前記アクセス許可範囲内のアドレスに含まれる場合、前記内部バスを介して前記記憶装置へのアクセスを許可し、
前記アクセスのアドレスが、前記アクセス許可範囲内のアドレスに含まれない場合、前記アクセスを破棄し前記記憶装置へのアクセスを許可せず、
さらに、前記TLBは、前記内部バスからのみ設定可能であり、前記外部バスからのアクセスが行われた際に前記内部バスのアドレスに変換する機能を有し、
前記プロセッサコアは、前記TLBの設定を更新する要求であるTLB更新要求を前記内部バスへ発行し、
TLB制御回路は、前記プロセッサコアから発行された前記TLB更新要求を前記内部バスから受信し、受信した前記TLB更新要求に基づいてTLB更新信号と前記TLB内のどのエントリを変更するかを通知するためのエントリアドレスとを前記TLBへ送信し、
前記TLBは、前記TLB制御回路から送信されてきた前記TLB更新信号と前記エントリアドレスとに基づいて前記TLB内部を更新し、
前記TLB更新要求はアクセス制御回路と前記TLB制御回路とに共通に送信され、前記TLB更新要求が前記アクセス制御回路と前記TLB制御回路とのどちらへの要求かが前記内部バスのアドレスから判断される
ことを特徴とするコンピュータシステム。 - 請求項11記載のコンピュータシステムであって、
前記外部バスインターフェースは、前記外部バスからのリクエストを受けるアクセス制御回路と、前記アクセス制御回路に接続され前記外部バスアクセスの可否を判定するTLBと、前記プロセッサコアからの要求により前記TLBを書き換えるTLB制御回路を有し、
前記外部バスからのリクエストを受けたアクセス制御回路は、該リクエストのアドレスが、前記TLB内に設定されたアクセス許可範囲内のアドレスか否か問い合わせるTLB判定信号を前記TLBへ送信し、
前記TLBは、前記リクエストのアドレスが、前記TLB内に設定されたアクセス許可範囲内のアドレスか否かを検索し、アクセス可否を示すTLB合否信号を前記アクセス制御回路へ返答し、
前記アクセス制御回路は、前記TLB合否信号がアクセス可であることを示している場合、前記内部バスへアクセスを許可し、前記TLB合否信号がアクセス否であることを示している場合、前記リクエストを破棄する
ことを特徴とするコンピュータシステム。 - 任意の機能を有するモジュールと、外部バスに接続されるための外部バスインターフェースと、前記モジュールと前記外部バスインターフェースとを接続する内部バスとを有する半導体装置であって、
前記外部バスに接続される他の装置から前記モジュールへのアクセスがあった場合、
前記半導体装置は、該アクセスのアドレスが、当該半導体装置内のTLBに予め設定されたアクセス許可範囲内のアドレスか否かを判断し、
前記アクセスのアドレスが、前記アクセス許可範囲内のアドレスに含まれる場合、前記内部バスを介して前記モジュールへのアクセスを許可し、
前記アクセスのアドレスが、前記アクセス許可範囲内のアドレスに含まれない場合、前記アクセスを破棄し記憶装置へのアクセスを許可せず、
さらに、前記TLBは、前記内部バスからのみ設定可能であり、前記外部バスからのアクセスが行われた際に前記内部バスのアドレスに変換する機能を有し、
プロセッサコアは、前記TLBの設定を更新する要求であるTLB更新要求を前記内部バスへ発行し、
TLB制御回路は、前記プロセッサコアから発行された前記TLB更新要求を前記内部バスから受信し、受信した前記TLB更新要求に基づいてTLB更新信号と前記TLB内のどのエントリを変更するかを通知するためのエントリアドレスとを前記TLBへ送信し、
前記TLBは、前記TLB制御回路から送信されてきた前記TLB更新信号と前記エントリアドレスとに基づいて前記TLB内部を更新し、
前記TLB更新要求はアクセス制御回路と前記TLB制御回路とに共通に送信され、前記TLB更新要求が前記アクセス制御回路と前記TLB制御回路とのどちらへの要求かが前記内部バスのアドレスから判断される
ことを特徴とする半導体装置。 - 請求項13記載の半導体装置であって、
当該半導体装置には記憶装置が接続されており、
前記記憶装置へのアクセスを制御するメモリインターフェースをさらに有し、
前記アクセスのアドレスが、前記アクセス許可範囲内のアドレスに含まれる場合、前記内部バス、前記メモリインターフェースを介して前記記憶装置へのアクセスを許可する
ことを特徴とする半導体装置。
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