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JP5369578B2 - Pixel circuit driving method, light emitting device, and electronic apparatus - Google Patents

Pixel circuit driving method, light emitting device, and electronic apparatus Download PDF

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JP5369578B2 JP2008247524A JP2008247524A JP5369578B2 JP 5369578 B2 JP5369578 B2 JP 5369578B2 JP 2008247524 A JP2008247524 A JP 2008247524A JP 2008247524 A JP2008247524 A JP 2008247524A JP 5369578 B2 JP5369578 B2 JP 5369578B2
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Abstract

<P>PROBLEM TO BE SOLVED: To suppress an error of a driving current with respect to a plurality of gray scale values. <P>SOLUTION: In an initialization period PRS, a potential VG of a gate of a driving transistor TDR is initialized to turn on the driving transistor TDR. In a compensation period, a first compensating operation for making a gate-source voltage of the driving transistor TDR gradually closer to a threshold VTH is performed by diode-connecting the driving transistor TDR for a time length t1 set variably according to a gray scale value D specified for a pixel circuit U. In a write period PWR, a grayscale potential VDATA is supplied to a first electrode L1 to vary the gate-source voltage of the driving transistor TDR to a voltage corresponding to the grayscale value D. In a driving period PDR, supply of a potential to the first electrode L1 is stopped to supply a driving current IDR corresponding to the gate-source voltage of the driving transistor TDR to a light emitting element E. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本発明は、有機EL(Electroluminescence)素子などの発光素子を駆動する技術に関する。   The present invention relates to a technique for driving a light emitting element such as an organic EL (Electroluminescence) element.

発光素子に供給される駆動電流の電流量を駆動トランジスタが制御する発光装置においては、駆動トランジスタや発光素子の電気的な特性の誤差(目標値からの相違や各素子間のバラツキ)が問題となる。特許文献1には、駆動トランジスタのゲート−ソース間に介在する保持容量の両端間の電圧を、駆動トランジスタの閾値電圧に設定してから階調値に応じた電圧に変化させることで、駆動トランジスタの閾値電圧および移動度の誤差(ひいては駆動電流の電流量の誤差)を補償する技術が開示されている。
特開2007−310311号公報
In a light-emitting device in which a drive transistor controls the amount of drive current supplied to a light-emitting element, an error in the electrical characteristics of the drive transistor or light-emitting element (difference from a target value or variation between elements) is a problem. Become. Japanese Patent Application Laid-Open No. 2004-133867 discloses that a voltage across a storage capacitor interposed between a gate and a source of a driving transistor is set to a threshold voltage of the driving transistor and then changed to a voltage corresponding to a gradation value. Disclosed is a technique for compensating for an error in threshold voltage and mobility (and thus an error in the amount of drive current).
JP 2007-310311 A

しかし、特許文献1の技術で駆動電流の誤差が有効に補償されるのは特定の階調値が指定された場合に限定され、階調値によっては駆動電流の誤差を解消できない場合がある。以上の事情に鑑みて、本発明は、複数の階調値について駆動電流の誤差を抑制することを目的とする。   However, the error of the drive current is effectively compensated by the technique of Patent Document 1 only when a specific gradation value is designated, and the error of the drive current may not be eliminated depending on the gradation value. In view of the above circumstances, an object of the present invention is to suppress a drive current error for a plurality of gradation values.

以上の課題を解決するために、本発明は、第1電極および第2電極を有する容量素子と、第2電極にゲートが接続されるPチャネル型の駆動トランジスタと、発光素子と、を具備する画素回路を駆動する方法であって、駆動トランジスタのゲートの電位を初期化期間にて初期化することで駆動トランジスタを導通させ、初期化期間の経過後の補償期間において、第1電極に第1基準電位を供給し、駆動トランジスタをダイオード接続することで、駆動トランジスタのゲート・ソース間の電圧を駆動トランジスタの閾値電圧に漸近させる第1の補償動作を、当該画素回路に指定された階調値に応じて可変に設定された時間長にわたって実行し、補償期間の経過後の書込期間において、階調値に応じた階調電位を信号線から第1電極に供給することで、駆動トランジスタのゲート・ソース間の電圧を階調値に応じた電圧に変化させ、書込期間の経過後の駆動期間において、駆動トランジスタのゲート・ソース間の電圧に応じた駆動電流を発光素子に供給する。   In order to solve the above problems, the present invention includes a capacitive element having a first electrode and a second electrode, a P-channel driving transistor having a gate connected to the second electrode, and a light emitting element. A method for driving a pixel circuit, wherein a potential of a gate of a driving transistor is initialized in an initialization period to make the driving transistor conductive, and a first electrode is connected to a first electrode in a compensation period after the initialization period elapses. The first compensation operation for supplying the reference potential and diode-connecting the drive transistor to make the voltage between the gate and the source of the drive transistor asymptotic to the threshold voltage of the drive transistor is a gradation value designated for the pixel circuit. The gray scale potential corresponding to the gray scale value is supplied from the signal line to the first electrode in the writing period after the compensation period has elapsed. Then, the voltage between the gate and the source of the driving transistor is changed to a voltage according to the gradation value, and the driving current according to the voltage between the gate and the source of the driving transistor is emitted in the driving period after the writing period. Supply to the element.

以上の方法においては、補償期間における補償動作(第1の補償動作)の時間長が階調値(あるいは階調電位)に応じて可変に設定されるから、複数の階調値について駆動電流の誤差を有効に抑制することが可能である。   In the above method, the time length of the compensation operation (first compensation operation) in the compensation period is variably set according to the gradation value (or gradation potential). The error can be effectively suppressed.

本発明の好適な態様では、書込期間において、駆動トランジスタをダイオード接続したうえで第1電極に階調電位を供給することで、駆動トランジスタのゲート・ソース間の電圧を、階調値に応じた電圧に変化させるとともに駆動トランジスタの閾値電圧に漸近させる第2の補償動作を行う。この態様によれば、駆動トランジスタのゲート・ソース間の電圧を閾値電圧に漸近させる補償動作が、補償期間に加えて書込期間でも実行されるから、書込期間において補償動作が行われない構成に比べて補償期間の時間長を短くすることができる。   In a preferred aspect of the present invention, during the writing period, the drive transistor is diode-connected and a gradation potential is supplied to the first electrode, whereby the voltage between the gate and the source of the drive transistor is set according to the gradation value. The second compensation operation is performed to change the voltage to the threshold voltage and asymptotically approach the threshold voltage of the driving transistor. According to this aspect, the compensation operation in which the voltage between the gate and the source of the driving transistor gradually approaches the threshold voltage is performed in the writing period in addition to the compensation period, and thus the compensation operation is not performed in the writing period. Compared to, the time length of the compensation period can be shortened.

本発明の好適な態様では、発光素子の一方の電極(例えば陽極)は駆動トランジスタのドレインに接続され、初期化期間、補償期間および書込期間において、発光素子の他方の電極(例えば陰極)に第1電位を供給することで、発光素子の閾値電圧を下回るように発光素子の両端間の電圧を設定し、駆動期間において、発光素子の他方の電極に供給される電位を第1電位から第2電位に変化させることで、発光素子の閾値電圧を上回るように発光素子の両端間の電圧を設定する。この態様によれば、発光素子の他方の電極に供給される電位を変化させることで発光素子のオン状態およびオフ状態を切り替えることができるから、発光素子に対する駆動電流の供給の可否を決定するためのスイッチング素子を駆動電流の経路上に設けなくて済む。従って、画素回路の構成を簡素化できるという利点がある。   In a preferred embodiment of the present invention, one electrode (eg, anode) of the light emitting element is connected to the drain of the driving transistor, and is connected to the other electrode (eg, cathode) of the light emitting element during the initialization period, the compensation period, and the writing period. By supplying the first potential, the voltage across the light emitting element is set to be lower than the threshold voltage of the light emitting element, and the potential supplied to the other electrode of the light emitting element is changed from the first potential to the first potential in the driving period. By changing to two potentials, the voltage across the light emitting element is set so as to exceed the threshold voltage of the light emitting element. According to this aspect, since the ON state and the OFF state of the light emitting element can be switched by changing the potential supplied to the other electrode of the light emitting element, it is determined whether or not the drive current can be supplied to the light emitting element. This switching element need not be provided on the path of the drive current. Therefore, there is an advantage that the configuration of the pixel circuit can be simplified.

本発明の好適な態様では、駆動電流の経路上に設けられたスイッチング素子を備え、補償期間および書込期間においてスイッチング素子をオフ状態にする一方、駆動期間においてスイッチング素子をオン状態にすることで、駆動電流を発光素子に供給する。この態様によれば、補償期間および書込期間においてスイッチング素子はオフ状態であるから、発光素子における電極の電位を変化させなくても発光素子は確実にオフ状態(非発光状態)になる。   According to a preferred aspect of the present invention, the switching element is provided on the path of the driving current, and the switching element is turned off during the compensation period and the writing period, while the switching element is turned on during the driving period. The drive current is supplied to the light emitting element. According to this aspect, since the switching element is in the off state in the compensation period and the writing period, the light emitting element is surely turned off (non-light emitting state) without changing the potential of the electrode in the light emitting element.

以上の態様において、階調電位の供給による駆動トランジスタのゲートの電位の変化量が大きいほど、補償期間における第1の補償動作の時間長が短くなるという傾向を前提とすれば、階調電位の供給による駆動トランジスタのゲートの電位の変化量が大きいほど第1の補償動作の時間長が短くなるように、補償期間における第1の補償動作の時間長が設定される。   In the above embodiment, if it is assumed that the amount of change in the gate potential of the driving transistor due to the supply of the gradation potential is larger, the time length of the first compensation operation in the compensation period becomes shorter. The time length of the first compensation operation in the compensation period is set so that the time length of the first compensation operation becomes shorter as the amount of change in the gate potential of the driving transistor due to the supply becomes larger.

また、以上の態様では、補償期間において、第1基準電位を信号線から第1電極に供給して補償動作を実行し、信号線の第1基準電位を第2基準電位に変化させて駆動トランジスタをオフ状態に遷移させることで第1の補償動作を停止することもできる。この態様においては、補償期間における画素回路の駆動(第1の補償動作の実行および停止)に信号線が兼用されるから、補償期間にて画素回路を駆動するための配線を信号線とは別個に形成した構成と比較して、配線数が削減されて構成が簡素化されるという利点がある。   In the above aspect, in the compensation period, the first reference potential is supplied from the signal line to the first electrode, the compensation operation is performed, and the first reference potential of the signal line is changed to the second reference potential to drive the transistor. It is also possible to stop the first compensation operation by shifting to the off state. In this aspect, since the signal line is also used for driving the pixel circuit (execution and stop of the first compensation operation) in the compensation period, wiring for driving the pixel circuit in the compensation period is separated from the signal line. Compared with the configuration formed in the above, there is an advantage that the number of wirings is reduced and the configuration is simplified.

ところで、階調値が小さいほど、駆動電流の誤差を有効に低減できる補償動作の時間長が長くなるという傾向のもとで、階調値が小さい場合にも駆動電流の誤差を完全に低減しようとすれば、補償動作の時間長を過度に長くする必要がある。そこで、本発明の好適な態様において、階調値が所定値を下回る場合には、補償動作の時間長を、階調値に依存しない所定値に設定する(すなわち補償動作の時間長に上限値を設定する)。以上の方法によれば、階調値が小さい場合にも補償動作の時間長が適度な長さに抑制されるという利点がある。   By the way, the smaller the gradation value is, the longer the length of the compensation operation that can effectively reduce the driving current error is. Therefore, even when the gradation value is small, let's completely reduce the driving current error. If so, the time length of the compensation operation needs to be excessively long. Therefore, in a preferred aspect of the present invention, when the gradation value is below the predetermined value, the time length of the compensation operation is set to a predetermined value that does not depend on the gradation value (that is, the upper limit value for the time length of the compensation operation). Set). According to the above method, there is an advantage that the time length of the compensation operation is suppressed to an appropriate length even when the gradation value is small.

本発明に係る発光装置は、画素回路と、画素回路を駆動する駆動回路とを具備し、画素回路は、第1電極および第2電極を有する容量素子と、第2電極にゲートが接続されたPチャネル型の駆動トランジスタと、発光素子と、信号線と第1電極との間に介在する第1スイッチング素子と、駆動トランジスタのゲートの電位を初期化するための初期化電位が供給される初期化線と駆動トランジスタのゲートとの間に介在する第2スイッチング素子と、駆動トランジスタのゲートとドレインとの間に介在する第3スイッチング素子と、を備え、駆動回路は、初期化期間において、第2スイッチング素子をオン状態にし、初期化期間の経過後の補償期間において、第2スイッチング素子をオフ状態にし、信号線に供給される電位を第1基準電位に設定するとともに第1スイッチング素子および第3スイッチング素子をオン状態にすることで、駆動トランジスタのゲート・ソース間の電圧を駆動トランジスタの閾値電圧に漸近させる補償動作を、当該画素回路の階調値に応じて可変に設定された時間長にわたって実行し、補償期間の経過後の書込期間において、第1スイッチング素子をオン状態に維持するとともに、信号線に供給される電位を階調値に応じた階調電位に設定し、書込期間の経過後の駆動期間において、第1スイッチング素子をオフ状態にする。以上の発光装置によれば、本発明の駆動方法の同様の効果が実現される。   A light-emitting device according to the present invention includes a pixel circuit and a drive circuit that drives the pixel circuit. The pixel circuit includes a capacitor having a first electrode and a second electrode, and a gate connected to the second electrode. Initially supplied with an initialization potential for initializing the potential of the gate of the P-channel type driving transistor, the light emitting element, the first switching element interposed between the signal line and the first electrode, and the driving transistor A second switching element interposed between the gate line and the gate of the driving transistor, and a third switching element interposed between the gate and the drain of the driving transistor. 2 The switching element is turned on, and in the compensation period after the initialization period, the second switching element is turned off, and the potential supplied to the signal line is set to the first reference potential. In addition, the compensation operation for making the voltage between the gate and the source of the driving transistor asymptotic to the threshold voltage of the driving transistor by turning on the first switching element and the third switching element according to the gradation value of the pixel circuit. In the writing period after the compensation period has elapsed, the first switching element is maintained in the ON state and the potential supplied to the signal line is changed according to the gradation value. The adjusted potential is set, and the first switching element is turned off in the driving period after the writing period. According to the above light emitting device, the same effect of the driving method of the present invention is realized.

本発明に係る発光装置の好適な態様として、駆動電流の経路上に設けられた第4スイッチング素子をさらに備え、駆動回路は、補償期間および書込期間において第4スイッチング素子をオフ状態にする一方、駆動期間において第4スイッチング素子をオン状態にすることで、駆動電流を前記発光素子に供給することもできる。   As a preferred aspect of the light emitting device according to the present invention, the light emitting device further includes a fourth switching element provided on the path of the drive current, and the drive circuit turns off the fourth switching element in the compensation period and the writing period. The driving current can be supplied to the light emitting element by turning on the fourth switching element in the driving period.

本発明に係る発光装置は、各種の電子機器に利用される。電子機器の典型例は、発光装置を表示装置として利用した機器である。本発明に係る電子機器としてはパーソナルコンピュータや携帯電話機が例示される。もっとも、本発明に係る発光装置の用途は画像の表示に限定されない。例えば、光線の照射によって感光体ドラムなどの像担持体に潜像を形成するための露光装置(光ヘッド)としても本発明の発光装置が適用される。   The light emitting device according to the present invention is used in various electronic devices. A typical example of an electronic device is a device that uses a light-emitting device as a display device. Examples of the electronic apparatus according to the present invention include a personal computer and a mobile phone. However, the use of the light emitting device according to the present invention is not limited to image display. For example, the light emitting device of the present invention is also applied as an exposure device (optical head) for forming a latent image on an image carrier such as a photosensitive drum by irradiation of light.

<A:第1実施形態>
図1は、本発明の第1実施形態に係る発光装置のブロック図である。発光装置100は、画像を表示する表示体として電子機器に搭載される。図1に示すように、発光装置100は、複数の画素回路Uが配列された素子部10と、各画素回路Uを駆動する駆動回路30とを具備する。駆動回路30は、走査線駆動回路32と信号線駆動回路34と電位制御回路36とを含んで構成される。駆動回路30は、例えば複数の集積回路に分散して実装される。ただし、駆動回路30の少なくとも一部は、基板上に形成された薄膜トランジスタで構成され得る。
<A: First Embodiment>
FIG. 1 is a block diagram of a light emitting device according to a first embodiment of the present invention. The light emitting device 100 is mounted on an electronic device as a display body that displays an image. As shown in FIG. 1, the light emitting device 100 includes an element unit 10 in which a plurality of pixel circuits U are arranged, and a drive circuit 30 that drives each pixel circuit U. The drive circuit 30 includes a scanning line drive circuit 32, a signal line drive circuit 34, and a potential control circuit 36. The drive circuit 30 is distributed and mounted on a plurality of integrated circuits, for example. However, at least a part of the drive circuit 30 can be constituted by a thin film transistor formed on a substrate.

素子部10には、X方向に延在するm本の走査線12と、X方向に交差するY方向に延在するn本の信号線14とが形成される(m,nは自然数)。複数の画素回路Uは、各走査線12と各信号線14との交差に配置されて縦m行×横n列の行列状に配列する。また、素子部10には、走査線12とともにX方向に延在するm本の給電線16が形成される。   In the element portion 10, m scanning lines 12 extending in the X direction and n signal lines 14 extending in the Y direction intersecting the X direction are formed (m and n are natural numbers). The plurality of pixel circuits U are arranged at the intersections of the scanning lines 12 and the signal lines 14 and are arranged in a matrix of vertical m rows × horizontal n columns. Further, m power supply lines 16 extending in the X direction together with the scanning lines 12 are formed in the element portion 10.

走査線駆動回路32は、所定の順番で順次にアクティブレベル(ローレベル)になる走査信号GA(GA[1]〜GA[m])を各走査線12に出力することで各画素回路Uを行単位で順次に選択する。電位制御回路36は、電位VCT(VCT[1]〜VCT[m])を生成して各給電線16に出力する。   The scanning line driving circuit 32 outputs each scanning circuit 12 with a scanning signal GA (GA [1] to GA [m]) that sequentially becomes an active level (low level) in a predetermined order. Select sequentially in line units. The potential control circuit 36 generates a potential VCT (VCT [1] to VCT [m]) and outputs it to each feeder line 16.

信号線駆動回路34は、画素回路Uの動作を規定する信号S(S[1]〜S[n])を生成して各信号線14に出力する。図1に示すように、信号線駆動回路34は、各信号線14に対応するn個の単位回路40を具備する。第j番目(j=1〜n)の単位回路40は信号S[j]を第j番目の信号線14に出力する。例えば、単位回路40は、信号S[j]を、走査線駆動回路32による選択行の第j列目の画素回路Uに指定された階調値Dに対応する電位(以下「階調電位」という)VDATAに設定する。   The signal line driving circuit 34 generates a signal S (S [1] to S [n]) that defines the operation of the pixel circuit U and outputs the signal S to each signal line 14. As shown in FIG. 1, the signal line drive circuit 34 includes n unit circuits 40 corresponding to the signal lines 14. The j-th (j = 1 to n) unit circuit 40 outputs the signal S [j] to the j-th signal line 14. For example, the unit circuit 40 uses the signal S [j] as a potential corresponding to the gradation value D (hereinafter referred to as “gradation potential”) specified for the pixel circuit U in the j-th column of the selected row by the scanning line driving circuit 32. Set to VDATA.

図2は、画素回路Uの回路図である。図2においては、第i行(i=1〜m)に属する第j列の1個の画素回路Uのみが代表的に図示されている。図2に示すように、素子部10には、X方向に延在する第1制御線20および第2制御線22がm本の走査線12の各々に対応して設けられる。第1制御線20および第2制御線22の各々には、駆動回路30(例えば走査線駆動回路32)から所定の信号が供給される。より具体的には、第1制御線20には初期化信号Grst[i]が供給され、第2制御線22には制御信号GC[i]が供給される。また、図2に示すように、素子部10には、Y方向に延在する初期化線24が信号線14に対応して設けられる。初期化線24には、図示しない電源回路から初期化電位Vrstが供給される。   FIG. 2 is a circuit diagram of the pixel circuit U. In FIG. 2, only one pixel circuit U in the j-th column belonging to the i-th row (i = 1 to m) is representatively illustrated. As shown in FIG. 2, the element unit 10 is provided with a first control line 20 and a second control line 22 extending in the X direction corresponding to each of the m scanning lines 12. Each of the first control line 20 and the second control line 22 is supplied with a predetermined signal from the drive circuit 30 (for example, the scanning line drive circuit 32). More specifically, the initialization signal Grst [i] is supplied to the first control line 20, and the control signal GC [i] is supplied to the second control line 22. As shown in FIG. 2, an initialization line 24 extending in the Y direction is provided in the element portion 10 corresponding to the signal line 14. An initialization potential Vrst is supplied to the initialization line 24 from a power supply circuit (not shown).

図2に示すように、画素回路Uは、発光素子Eと、駆動トランジスタTDRと、第1スイッチング素子Tr1と、第2スイッチング素子Tr2と、第3スイッチング素子Tr3と、容量素子C0(容量値cp0)と、保持容量C1(容量値cp1)とを含んで構成される。発光素子Eと駆動トランジスタTDRとは、給電線18と給電線16を結ぶ経路上に直列に接続される。給電線18には電源回路(図示略)から所定の電位VELが供給される。発光素子Eは、相対向する陽極と陰極との間に有機EL材料の発光層を介在させた有機EL素子である。図2に示すように、発光素子Eの陽極は駆動トランジスタTDRに接続され、陰極は給電線16に接続される。図2に示すように、発光素子Eには容量C2(容量値cp2)が付随する。   As shown in FIG. 2, the pixel circuit U includes a light emitting element E, a driving transistor TDR, a first switching element Tr1, a second switching element Tr2, a third switching element Tr3, and a capacitive element C0 (capacitance value cp0). ) And a storage capacitor C1 (capacitance value cp1). The light emitting element E and the driving transistor TDR are connected in series on a path connecting the power supply line 18 and the power supply line 16. The power supply line 18 is supplied with a predetermined potential VEL from a power supply circuit (not shown). The light emitting element E is an organic EL element in which a light emitting layer of an organic EL material is interposed between an anode and a cathode that face each other. As shown in FIG. 2, the anode of the light emitting element E is connected to the drive transistor TDR, and the cathode is connected to the power supply line 16. As shown in FIG. 2, the light emitting element E is accompanied by a capacitor C2 (capacitance value cp2).

図2に示すように、駆動トランジスタTDRは、給電線18にソースが接続されるとともにドレインが発光素子Eの陽極に接続されたPチャネル型のトランジスタ(例えば薄膜トランジスタ)である。容量素子C0は、第1電極L1および第2電極L2を有し、第2電極L2は駆動トランジスタTDRのゲートに接続される。第1電極L1と信号線14との間には、Pチャネル型のトランジスタである第1スイッチング素子Tr1が介在する。第1スイッチング素子Tr1のゲートは走査線12に接続される。走査信号GA[i]がローレベルに遷移すると第1スイッチング素子Tr1がオン状態になって第1電極L1と信号線14とが導通する一方、走査信号GA[i]がハイレベルに遷移すると第1スイッチング素子Tr1はオフ状態になって第1電極L1と信号線14とが非導通になる。   As shown in FIG. 2, the drive transistor TDR is a P-channel transistor (for example, a thin film transistor) having a source connected to the power supply line 18 and a drain connected to the anode of the light emitting element E. The capacitive element C0 has a first electrode L1 and a second electrode L2, and the second electrode L2 is connected to the gate of the drive transistor TDR. A first switching element Tr1 that is a P-channel transistor is interposed between the first electrode L1 and the signal line. The gate of the first switching element Tr1 is connected to the scanning line 12. When the scanning signal GA [i] transitions to a low level, the first switching element Tr1 is turned on, and the first electrode L1 and the signal line 14 become conductive. On the other hand, when the scanning signal GA [i] transitions to a high level, The 1 switching element Tr1 is turned off, and the first electrode L1 and the signal line 14 become non-conductive.

図2に示すように、駆動トランジスタTDRのゲートと初期化線24との間には、Pチャネル型のトランジスタである第2スイッチング素子Tr2が介在する。第2スイッチング素子Tr2のゲートは第1制御線20に接続される。初期化信号Grst[i]がローレベルに遷移すると第2スイッチング素子Tr2がオン状態になって駆動トランジスタTDRのゲートと初期化線24とが導通する一方、初期化信号Grst[i]がハイレベルに遷移すると第2スイッチング素子Tr2がオフ状態になって駆動トランジスタTDRのゲートと初期化線24とが非導通になる。   As shown in FIG. 2, a second switching element Tr2, which is a P-channel transistor, is interposed between the gate of the drive transistor TDR and the initialization line 24. The gate of the second switching element Tr2 is connected to the first control line 20. When the initialization signal Grst [i] transitions to the low level, the second switching element Tr2 is turned on, and the gate of the drive transistor TDR and the initialization line 24 are conducted, while the initialization signal Grst [i] is at the high level. When the transition is made, the second switching element Tr2 is turned off, and the gate of the drive transistor TDR and the initialization line 24 become non-conductive.

図2に示すように、駆動トランジスタTDRのゲートとドレインとの間には、Pチャネル型のトランジスタである第3スイッチング素子Tr3が介在する。第3スイッチング素子Tr3のゲートは第2制御線22に接続される。制御信号GC[i]がローレベルに遷移すると第3スイッチング素子Tr3がオン状態になって駆動トランジスタTDRのゲートとドレインとが導通する一方、制御信号GC[i]がハイレベルに遷移すると第3スイッチング素子Tr3がオフ状態になって駆動トランジスタTDRのゲートとドレインとが非導通になる。   As shown in FIG. 2, a third switching element Tr3, which is a P-channel transistor, is interposed between the gate and drain of the drive transistor TDR. The gate of the third switching element Tr3 is connected to the second control line 22. When the control signal GC [i] transitions to a low level, the third switching element Tr3 is turned on, and the gate and drain of the driving transistor TDR become conductive. On the other hand, when the control signal GC [i] transitions to a high level, The switching element Tr3 is turned off, and the gate and drain of the drive transistor TDR are turned off.

図2に示すように、駆動トランジスタTDRのゲートとソースとの間には、保持容量C1が介在する。保持容量C1は、駆動トランジスタTDRのゲート・ソース間の電圧を保持するための手段であり、保持容量C1の一方の電極は駆動トランジスタTDRのゲートに接続され、他方の電極は給電線18に接続される。   As shown in FIG. 2, a storage capacitor C1 is interposed between the gate and source of the drive transistor TDR. The holding capacitor C1 is a means for holding the voltage between the gate and the source of the driving transistor TDR. One electrode of the holding capacitor C1 is connected to the gate of the driving transistor TDR, and the other electrode is connected to the power supply line 18. Is done.

次に、図3を参照して、第i行に属する第j列目の画素回路Uに着目して駆動回路30の動作(画素回路Uを駆動する方法)を説明する。図3に示すように、走査線駆動回路32は、垂直走査期間内の第i番目の選択期間PSLにて走査信号GA[i]をローレベルに設定する。走査信号GA[i]がローレベルに設定されると、第i行に属するn個の画素回路Uの第1スイッチング素子Tr1が同時にオン状態に遷移する。   Next, the operation of the drive circuit 30 (a method for driving the pixel circuit U) will be described with reference to the pixel circuit U in the j-th column belonging to the i-th row with reference to FIG. As shown in FIG. 3, the scanning line driving circuit 32 sets the scanning signal GA [i] to a low level in the i-th selection period PSL in the vertical scanning period. When the scanning signal GA [i] is set to a low level, the first switching elements Tr1 of the n pixel circuits U belonging to the i-th row are simultaneously turned on.

図3に示すように、選択期間PSLは、初期化期間PRSと補償期間PCPと書込期間PWRとを含む。初期化期間PRSにおいては、駆動トランジスタTDRのゲートの電位VGを初期化することで駆動トランジスタTDRを導通させる。初期化期間PRSの経過後の補償期間PCPにおいては、駆動トランジスタTDRをダイオード接続することで、駆動トランジスタTDRのゲート・ソース間の電圧VGSを駆動トランジスタTDRの閾値電圧VTHに漸近させる。補償期間PCPの経過後の書込期間PWRにおいては、駆動トランジスタTDRの電圧VGSを、補償期間PCPにて設定された電圧から画素回路Uに対して指定された階調値Dに応じた電圧に変化させる。選択期間PSLの経過後の駆動期間PDRにおいては、駆動トランジスタTDRの電圧VGSに応じた駆動電流IDRを発光素子Eに供給する。発光素子Eは、駆動電流IDRに応じた輝度で発光する。以下では、初期化期間PRSと補償期間PCPと書込期間PWRと駆動期間PDRとに区分して、画素回路Uの具体的な動作を説明する。   As shown in FIG. 3, the selection period PSL includes an initialization period PRS, a compensation period PCP, and a writing period PWR. In the initialization period PRS, the drive transistor TDR is made conductive by initializing the gate potential VG of the drive transistor TDR. In the compensation period PCP after the initialization period PRS has elapsed, the voltage VGS between the gate and source of the drive transistor TDR is made closer to the threshold voltage VTH of the drive transistor TDR by diode-connecting the drive transistor TDR. In the writing period PWR after the lapse of the compensation period PCP, the voltage VGS of the driving transistor TDR is changed from the voltage set in the compensation period PCP to the voltage corresponding to the gradation value D designated for the pixel circuit U. Change. In the drive period PDR after the elapse of the selection period PSL, the drive current IDR corresponding to the voltage VGS of the drive transistor TDR is supplied to the light emitting element E. The light emitting element E emits light with luminance according to the drive current IDR. Hereinafter, a specific operation of the pixel circuit U will be described by being divided into an initialization period PRS, a compensation period PCP, a writing period PWR, and a driving period PDR.

[1]初期化期間PRS(図4)
図3に示すように、駆動回路30(例えば走査線駆動回路32)は、初期化信号Grst[i]をローレベルに設定する。従って、図4に示すように、第2スイッチング素子Tr2がオン状態に遷移し、駆動トランジスタTDRのゲートは第2スイッチング素子Tr2を介して初期化線24に導通する。これにより、駆動トランジスタTDRのゲートの電位VGは、初期化電位Vrstに設定される。また、駆動トランジスタTDRのソースの電位VSは一定の電位VEL(>Vrst)に維持される。従って、駆動トランジスタTDRのゲート・ソース間の電圧VGSが定電位VELと初期化電位Vrstとの差分の電圧VGS1(=VEL−Vrst)に初期化される。
[1] Initialization period PRS (Fig. 4)
As shown in FIG. 3, the drive circuit 30 (for example, the scanning line drive circuit 32) sets the initialization signal Grst [i] to a low level. Therefore, as shown in FIG. 4, the second switching element Tr2 is turned on, and the gate of the drive transistor TDR is conducted to the initialization line 24 via the second switching element Tr2. Thereby, the gate potential VG of the drive transistor TDR is set to the initialization potential Vrst. Further, the source potential VS of the driving transistor TDR is maintained at a constant potential VEL (> Vrst). Accordingly, the gate-source voltage VGS of the drive transistor TDR is initialized to a voltage VGS1 (= VEL−Vrst) which is a difference between the constant potential VEL and the initialization potential Vrst.

初期化電位Vrstは、以下の数式(1)のように、駆動トランジスタTDRのゲート・ソース間の電圧VGS1が駆動トランジスタTDRの閾値電圧VTHを充分に上回るように設定される。従って、初期化期間PRSにおいては、駆動トランジスタTDRはオン状態になる。
VGS1=VEL−Vrst≫VTH ……(1)
The initialization potential Vrst is set so that the gate-source voltage VGS1 of the driving transistor TDR is sufficiently higher than the threshold voltage VTH of the driving transistor TDR, as shown in the following formula (1). Accordingly, in the initialization period PRS, the drive transistor TDR is turned on.
VGS1 = VEL-Vrst >> VTH (1)

図3に示すように、電位制御回路36は、給電線16に出力する電位VCT[i]を第1電位VCT1に設定する。第1電位VCT1は、以下の数式(2)のように、給電線18の電位VELとの差分の電圧(=VEL−VCT1)が発光素子Eの閾値電圧VTH_OLEDを充分に下回るように設定される。従って、初期化期間PRSにおいては、発光素子Eがオフ状態(非発光状態)になる。
VEL−VCT1≪VTH_OLED ……(2)
As shown in FIG. 3, the potential control circuit 36 sets the potential VCT [i] to be output to the feeder line 16 to the first potential VCT1. The first potential VCT1 is set so that the difference voltage (= VEL−VCT1) from the potential VEL of the feeder line 18 is sufficiently lower than the threshold voltage VTH_OLED of the light emitting element E, as shown in the following formula (2). . Therefore, in the initialization period PRS, the light emitting element E is turned off (non-light emitting state).
VEL-VCT1 << VTH_OLED (2)

また、図3に示すように、駆動回路30は、制御信号GC[i]をローレベルに設定する。従って、図4に示すように、第3スイッチング素子Tr3がオン状態に遷移し、駆動トランジスタTDRのドレインとゲートとは第3スイッチング素子Tr3を介して接続(ダイオード接続)される。前述したように、駆動トランジスタTDRのゲートは第2スイッチング素子Tr2を介して初期化線24と導通するから、駆動トランジスタTDRのドレインは、第3スイッチング素子Tr3および第2スイッチング素子Tr2を介して初期化線24と導通する。これにより、駆動トランジスタTDRのドレインの電位は初期化電位Vrstに設定(リセット)される。   Further, as shown in FIG. 3, the drive circuit 30 sets the control signal GC [i] to a low level. Accordingly, as shown in FIG. 4, the third switching element Tr3 is turned on, and the drain and gate of the drive transistor TDR are connected (diode-connected) via the third switching element Tr3. As described above, since the gate of the driving transistor TDR is electrically connected to the initialization line 24 via the second switching element Tr2, the drain of the driving transistor TDR is initially set via the third switching element Tr3 and the second switching element Tr2. Conduction with the conductive line 24 is established. Thereby, the drain potential of the drive transistor TDR is set (reset) to the initialization potential Vrst.

前述したように駆動トランジスタTDRはオン状態であり、発光素子Eはオフ状態であるから、駆動トランジスタTDRのソースとドレインとの間を流れる電流Idsが、駆動トランジスタTDRのドレインから、第3スイッチング素子Tr3および第2スイッチング素子Tr2を介して初期化線24へ流れる。電流Idsは、以下の数式(3)で表現される。数式(3)のμは駆動トランジスタTDRの移動度である。また、W/Lは、駆動トランジスタTDRのチャネル長Lに対するチャネル幅Wの相対比であり、Coxは、駆動トランジスタTDRのゲート絶縁膜の単位面積あたりの容量である。
Ids=1/2・μ・W/L・Cox・(VGS−VTH) ……(3)
As described above, since the driving transistor TDR is in the on state and the light emitting element E is in the off state, the current Ids flowing between the source and drain of the driving transistor TDR is transferred from the drain of the driving transistor TDR to the third switching element. The current flows to the initialization line 24 via Tr3 and the second switching element Tr2. The current Ids is expressed by the following formula (3). In Equation (3), μ is the mobility of the driving transistor TDR. W / L is a relative ratio of the channel width W to the channel length L of the driving transistor TDR, and Cox is a capacitance per unit area of the gate insulating film of the driving transistor TDR.
Ids = 1/2 ・ μ ・ W / L ・ Cox ・ (VGS−VTH) 2 …… (3)

さらに、図3および図4に示すように、信号線駆動回路34は信号S[j]を第1基準電位VREF1に設定する。初期化期間PRSにおいて第1スイッチング素子Tr1はオン状態であるから、容量素子C0における第1電極L1は第1スイッチング素子Tr1を介して信号線14に導通する。従って、第1電極L1の電位は第1基準電位VREF1に設定される。一方、容量素子C0における第2電極L2の電位(駆動トランジスタTDRのゲートの電位VG)は初期化電位Vrstに設定されるから、容量素子C0の両端間の電圧はVREF1−Vrstに保持される。   Further, as shown in FIGS. 3 and 4, the signal line driving circuit 34 sets the signal S [j] to the first reference potential VREF1. Since the first switching element Tr1 is in the ON state during the initialization period PRS, the first electrode L1 in the capacitive element C0 is conducted to the signal line 14 via the first switching element Tr1. Accordingly, the potential of the first electrode L1 is set to the first reference potential VREF1. On the other hand, since the potential of the second electrode L2 in the capacitive element C0 (the potential VG of the gate of the driving transistor TDR) is set to the initialization potential Vrst, the voltage across the capacitive element C0 is held at VREF1-Vrst.

[2]補償期間PCP(図5,図6)
図3に示すように、補償期間PCPは動作期間PCP1と保持期間PCP2とに区分される。動作期間PCP1は、補償期間PCPの始点(初期化期間PRSの終点)から時間長t1が経過するまでの期間であり、保持期間PCP2は補償期間PCPの残余の期間(動作期間PCP1の終点から補償期間PCPの終点までの期間)である。動作期間PCP1の時間長t1は、画素回路Uに指定された階調値Dに応じて可変に設定される。より具体的には、図3に示すように、階調値Dが高階調(高輝度)を指定する場合の時間長t1は、階調値Dが低階調(低輝度)を指定する場合の時間長t1と比較して短い。なお、動作期間PCP1の時間長t1の設定については後述する。
[2] Compensation period PCP (Figs. 5 and 6)
As shown in FIG. 3, the compensation period PCP is divided into an operation period PCP1 and a holding period PCP2. The operation period PCP1 is a period from the start point of the compensation period PCP (end point of the initialization period PRS) until the time length t1 elapses, and the holding period PCP2 is the remaining period of the compensation period PCP (compensation from the end point of the operation period PCP1). Period until the end point of the period PCP). The time length t1 of the operation period PCP1 is variably set according to the gradation value D specified for the pixel circuit U. More specifically, as shown in FIG. 3, the time length t1 when the gradation value D designates a high gradation (high luminance) is the case where the gradation value D designates a low gradation (low luminance). Is shorter than the time length t1. The setting of the time length t1 of the operation period PCP1 will be described later.

図3に示すように、動作期間PCP1が開始すると、駆動回路30は、初期化信号Grst[i]をハイレベルに設定する。従って、図5に示すように、第2スイッチング素子Tr2がオフ状態に遷移する。一方、制御信号GC[i]がローレベルに維持されることで、駆動トランジスタTDRは引き続きダイオード接続される。また、電位制御回路36は電位VCT[i]を第1電位VCT1に維持し、信号線駆動回路34は信号S[j]を第1基準電位VREF1に維持する。   As shown in FIG. 3, when the operation period PCP1 starts, the drive circuit 30 sets the initialization signal Grst [i] to a high level. Accordingly, as shown in FIG. 5, the second switching element Tr <b> 2 transitions to the off state. On the other hand, when the control signal GC [i] is maintained at the low level, the driving transistor TDR is continuously diode-connected. The potential control circuit 36 maintains the potential VCT [i] at the first potential VCT1, and the signal line drive circuit 34 maintains the signal S [j] at the first reference potential VREF1.

従って、数式(3)の電流Idsは、第3スイッチング素子Tr3を介して駆動トランジスタTDRのゲートへ流れ込む。これにより、容量素子C0、保持容量C1に電荷が充電され、図3に示すように駆動トランジスタTDRのゲートの電位VGは徐々に上昇する。駆動トランジスタTDRのソースの電位VSは給電線18の電位VELに固定されるから、駆動トランジスタTDRのゲート・ソース間の電圧VGSはゲートの電位VGの上昇とともに低下する。数式(3)から理解されるように電圧VGSが低下して閾値電圧VTHに接近するほど電流Idsは減少する。したがって、補償期間PCPの動作期間PCP1においては、駆動トランジスタTDRの電圧VGSは、初期化期間PRSにて設定された電圧VGS1(VGS1=VEL−Vrst)から経時的に低下して閾値電圧VTHに漸近する。   Therefore, the current Ids in the formula (3) flows into the gate of the driving transistor TDR via the third switching element Tr3. As a result, charges are charged in the capacitive element C0 and the storage capacitor C1, and the potential VG of the gate of the drive transistor TDR gradually rises as shown in FIG. Since the source potential VS of the driving transistor TDR is fixed to the potential VEL of the power supply line 18, the voltage VGS between the gate and the source of the driving transistor TDR decreases as the gate potential VG increases. As understood from the equation (3), the current Ids decreases as the voltage VGS decreases and approaches the threshold voltage VTH. Therefore, during the operation period PCP1 of the compensation period PCP, the voltage VGS of the drive transistor TDR gradually decreases from the voltage VGS1 (VGS1 = VEL−Vrst) set in the initialization period PRS and gradually approaches the threshold voltage VTH. To do.

以上のように電圧VGSを閾値電圧VTHに漸近させる動作(以下「第1の補償動作」という)は、電圧VGSが閾値電圧VTHに到達する前に保持期間PCP2の始点(補償期間PCPの始点から時間長t1が経過した時点)にて停止する。駆動トランジスタTDRのゲート・ソース間の電圧VGSは、保持期間PCP2の始点が到来した時点の電圧VGS2に設定される。第1の補償動作の停止を以下に詳述する。   As described above, the operation for making the voltage VGS asymptotic to the threshold voltage VTH (hereinafter referred to as “first compensation operation”) is performed before the voltage VGS reaches the threshold voltage VTH (from the start point of the compensation period PCP2). Stop when the time length t1 has elapsed. The voltage VGS between the gate and the source of the driving transistor TDR is set to the voltage VGS2 when the start point of the holding period PCP2 arrives. The stop of the first compensation operation will be described in detail below.

図3および図6に示すように、保持期間PCP2が開始すると、信号線駆動回路34は信号S[j]を第2基準電位VREF2に変化させる。第2基準電位VREF2は第1基準電位VREF1を上回る。第1スイッチング素子Tr1は動作期間PCP1に引続きオン状態を維持するから、容量素子C0における第1電極L1の電位は第1基準電位VREF1から第2基準電位VREF2へ変化する。そして、駆動トランジスタTDRのゲートの電位VGは、第1電極L1の電位の変化量△V1(△V1=VREF2-VREF1)に応じて変化(上昇)する。保持期間PCP2の開始の直後におけるVGの変化量は、第1電極L1の電位の変化量△V1を容量素子C0と保持容量C1と容量C2との容量比に応じて分割した電圧(△V1・cp0/(cp0+cp1+cp2))に相当する。従って、保持期間PCP2の開始の直後における駆動トランジスタTDRのゲート・ソース間の電圧VGS3は、動作期間PCP1の終点における駆動トランジスタTDRのゲート・ソース間の電圧VGS2を利用して、以下の数式(4)のように表現される。
VGS3=VGS2−ΔV1・cp0/(cp0+cp1+cp2) ……(4)
As shown in FIGS. 3 and 6, when the holding period PCP2 starts, the signal line drive circuit 34 changes the signal S [j] to the second reference potential VREF2. The second reference potential VREF2 exceeds the first reference potential VREF1. Since the first switching element Tr1 maintains the ON state continuously during the operation period PCP1, the potential of the first electrode L1 in the capacitive element C0 changes from the first reference potential VREF1 to the second reference potential VREF2. The potential VG of the gate of the drive transistor TDR changes (rises) in accordance with the amount of change ΔV1 (ΔV1 = VREF2−VREF1) of the potential of the first electrode L1. The amount of change in VG immediately after the start of the holding period PCP2 is the voltage (ΔV1 · V) obtained by dividing the amount of change ΔV1 in the potential of the first electrode L1 in accordance with the capacitance ratio of the capacitive element C0, the holding capacitor C1, and the capacitor C2. It corresponds to cp0 / (cp0 + cp1 + cp2)). Therefore, the voltage VGS3 between the gate and the source of the driving transistor TDR immediately after the start of the holding period PCP2 uses the voltage VGS2 between the gate and the source of the driving transistor TDR at the end of the operating period PCP1, and the following formula (4 ).
VGS3 = VGS2−ΔV1 ・ cp0 / (cp0 + cp1 + cp2) (4)

第2基準電位VREF2は、数式(4)の電圧VGS3が駆動トランジスタTDRの閾値電圧VTHを下回るように設定される。したがって、保持期間PCP2にて容量素子C0の第1電極L1の電位を第1基準電位VREF1から第2基準電位VREF2へ変化させることで駆動トランジスタTDRはオフ状態に遷移する。すなわち、駆動トランジスタTDRのゲート・ソース間の電圧VGSを閾値電圧VTHに漸近させる第1の補償動作は保持期間PCP2の開始とともに停止し、駆動トランジスタTDRの電圧VGSは、保持期間PCP2の終点が到来するまで数式(4)の電圧VGS3に保持される。   The second reference potential VREF2 is set so that the voltage VGS3 of the equation (4) is lower than the threshold voltage VTH of the driving transistor TDR. Therefore, the driving transistor TDR is turned off by changing the potential of the first electrode L1 of the capacitive element C0 from the first reference potential VREF1 to the second reference potential VREF2 in the holding period PCP2. That is, the first compensation operation for making the gate-source voltage VGS of the driving transistor TDR asymptotic to the threshold voltage VTH stops with the start of the holding period PCP2, and the voltage VGS of the driving transistor TDR reaches the end of the holding period PCP2. Until then, the voltage VGS3 of the equation (4) is held.

[3]書込期間PWR(図7)
図3に示すように、書込期間PWRが開始すると、駆動回路30は、制御信号GC[i]をハイレベルに設定する。従って、図7に示すように、第3スイッチング素子Tr3はオフ状態に遷移し、駆動トランジスタTDRのダイオード接続は解除される。すなわち、駆動トランジスタTDRのゲートは電気的なフローティング状態となる。
[3] Write period PWR (FIG. 7)
As shown in FIG. 3, when the writing period PWR starts, the drive circuit 30 sets the control signal GC [i] to a high level. Accordingly, as shown in FIG. 7, the third switching element Tr3 transitions to the off state, and the diode connection of the drive transistor TDR is released. That is, the gate of the driving transistor TDR is in an electrically floating state.

図7に示すように、信号線駆動回路34は信号S[j]を階調電位VDATAに変化させる。階調電位VDATAは、画素回路U(発光素子E)に指定された階調値Dに応じて可変に設定される。第1スイッチング素子Tr1は書込期間PWRでもオン状態を維持するから、容量素子C0における第1電極L1の電位は、保持期間PCP2にて設定された第2基準電位VREF2から階調電位VDATAに変化する。そして、駆動トランジスタTDRのゲートの電位VGは第1電極L1の電位の変化量△V2(△V2=VDATA-VREF2)に応じて変化する。書込期間PWRの開始の直後におけるVGの変化量は、第1電極L1の電位の変化量△V2を容量素子C0と保持容量C1との容量比に応じて分割した電圧(△V2・cp0/(cp0+cp1))に相当する。   As shown in FIG. 7, the signal line driver circuit 34 changes the signal S [j] to the gradation potential VDATA. The gradation potential VDATA is variably set according to the gradation value D specified for the pixel circuit U (light emitting element E). Since the first switching element Tr1 is kept on even in the writing period PWR, the potential of the first electrode L1 in the capacitive element C0 changes from the second reference potential VREF2 set in the holding period PCP2 to the gradation potential VDATA. To do. The potential VG of the gate of the driving transistor TDR changes according to the amount of change ΔV2 (ΔV2 = VDATA−VREF2) of the potential of the first electrode L1. The change amount of VG immediately after the start of the write period PWR is a voltage (ΔV2 · cp0 /) obtained by dividing the change amount ΔV2 of the potential of the first electrode L1 in accordance with the capacitance ratio between the capacitive element C0 and the holding capacitor C1. (Cp0 + cp1)).

したがって、書込期間PWRの開始の直後における駆動トランジスタTDRのゲート・ソース間の電圧VGS4は、以下の数式(5)のように表現される。以上のように電圧VGS4が階調電位VDATAに応じて設定されることで駆動トランジスタTDRはオン状態に変化する。
VGS4=VGS3−ΔV2・cp0/(cp0+cp1)
={VGS2−ΔV1・cp0/(cp0+cp1+cp3)}−ΔV2・cp0/(cp0+cp1)
=VGS2−(VREF2−VREF1)・cp0/(cp0+cp1+cp3)−(VDATA−VREF2)・cp0/(cp0+cp1) ……(5)
Therefore, the voltage VGS4 between the gate and the source of the drive transistor TDR immediately after the start of the writing period PWR is expressed as the following equation (5). As described above, when the voltage VGS4 is set according to the gradation potential VDATA, the drive transistor TDR is turned on.
VGS4 = VGS3−ΔV2 · cp0 / (cp0 + cp1)
= {VGS2−ΔV1 · cp0 / (cp0 + cp1 + cp3)} − ΔV2 · cp0 / (cp0 + cp1)
= VGS2- (VREF2-VREF1) .cp0 / (cp0 + cp1 + cp3)-(VDATA-VREF2) .cp0 / (cp0 + cp1) (5)

[4]駆動期間PDR(図8)
図3に示すように、駆動期間PDRが開始すると、駆動回路30は走査信号GA[i]をハイレベル(非アクティブレベル)に変化させる。したがって、図8に示すように、第i行目の各画素回路Uの第1スイッチング素子Tr1はオフ状態に変化し、容量素子C0の第1電極L1に対する電位の供給が停止する。
[4] Driving period PDR (FIG. 8)
As shown in FIG. 3, when the drive period PDR starts, the drive circuit 30 changes the scanning signal GA [i] to a high level (inactive level). Therefore, as shown in FIG. 8, the first switching element Tr1 of each pixel circuit U in the i-th row is changed to the off state, and the supply of the potential to the first electrode L1 of the capacitive element C0 is stopped.

また、図3および図8に示すように、電位制御回路36は、給電線16に出力する電位VCT[i]を第2電位VCT2に設定する。第2電位VCT2は、以下の数式(6)のように、給電位線18の電位VELとの差分の電圧(=VEL−VCT2)が発光素子Eの閾値電圧VTH_OLEDを充分に上回るように設定される。
VEL−VCT2≫VTH_OLED ……(6)
そうすると、数式(3)の電流Idsが発光素子Eへ向かって流れて容量C2が充電される。したがって、駆動トランジスタTDRのゲート・ソース間の電圧VGSが数式(5)の電圧VGS4に維持されたまま、容量C2の両端間の電圧(駆動トランジスタTDRのドレインの電位)が徐々に増加する。そして、容量C2の両端間の電圧が発光素子Eの閾値電圧VTH_OLEDに到達した時点で電流Idsが駆動電流IDRとして発光素子Eに供給される。駆動電流IDRは以下の数式(7)で表現される。
IDR=1/2・μ・W/L・Cox・(VGS4−VTH) ……(7)
以上のように駆動電流IDRは、階調電位VDATAを反映した電圧VGS4に応じた電流量に制御されるから、発光素子Eは階調電位VDATA(すなわち階調値D)に応じた輝度で発光する。発光素子Eの発光は、走査信号GA[i]が次にアクティブレベルとなる選択期間PSLの開始まで継続される。以上が画素回路Uの動作である。
As shown in FIGS. 3 and 8, the potential control circuit 36 sets the potential VCT [i] output to the feeder line 16 to the second potential VCT2. The second potential VCT2 is set so that the voltage difference (= VEL−VCT2) with respect to the potential VEL of the feeding potential line 18 is sufficiently higher than the threshold voltage VTH_OLED of the light emitting element E, as in the following formula (6). The
VEL-VCT2 >> VTH_OLED (6)
Then, the current Ids of Expression (3) flows toward the light emitting element E, and the capacitor C2 is charged. Therefore, the voltage across the capacitor C2 (the potential of the drain of the drive transistor TDR) gradually increases while the gate-source voltage VGS of the drive transistor TDR is maintained at the voltage VGS4 of Equation (5). When the voltage across the capacitor C2 reaches the threshold voltage VTH_OLED of the light emitting element E, the current Ids is supplied to the light emitting element E as the drive current IDR. The drive current IDR is expressed by the following formula (7).
IDR = 1/2 ・ μ ・ W / L ・ Cox ・ (VGS4−VTH) 2 …… (7)
As described above, since the drive current IDR is controlled by the amount of current corresponding to the voltage VGS4 reflecting the gradation potential VDATA, the light emitting element E emits light with luminance corresponding to the gradation potential VDATA (that is, the gradation value D). To do. The light emission of the light emitting element E is continued until the start of the selection period PSL when the scanning signal GA [i] next becomes an active level. The above is the operation of the pixel circuit U.

次に、図9は、補償動作が継続される時間長t1を所定値に固定した構成(以下「対比例」という)における階調電位VDATAと駆動電流IDRの電流量の誤差との相関を示すグラフである。図9の横軸は、第1基準電位VREF1を基準値とした階調電位VDATAの電圧値を意味し、図9の縦軸は、同じ階調値Dが指定された場合の駆動電流IDRの電流量の最大値と最小値との相対比(最大誤差比)を意味する。対比例における時間長t1は、駆動トランジスタTDRの電圧VGSが閾値電圧VTHに到達するのに充分な時間長に設定される。   Next, FIG. 9 shows the correlation between the gradation potential VDATA and the current amount error of the drive current IDR in a configuration in which the time length t1 during which the compensation operation is continued is fixed to a predetermined value (hereinafter referred to as “proportional”). It is a graph. The horizontal axis in FIG. 9 means the voltage value of the gradation potential VDATA with the first reference potential VREF1 as a reference value, and the vertical axis in FIG. 9 indicates the drive current IDR when the same gradation value D is designated. It means the relative ratio (maximum error ratio) between the maximum value and the minimum value of the current amount. The time length t1 in the proportionality is set to a time length sufficient for the voltage VGS of the driving transistor TDR to reach the threshold voltage VTH.

図9から理解されるように、補償動作の時間長t1を固定値とした場合、階調電位VDATAが所定値VD0に設定された場合には駆動電流IDRの誤差は確かに低減されるが、階調電位VDATAが所定値VD0から離れるほど駆動電流IDRの誤差が増大する。すなわち、対比例においては、階調電位VDATAの広い範囲にわたって駆動電流IDRの誤差を解消することが困難であるという問題がある。   As can be seen from FIG. 9, when the time length t1 of the compensation operation is a fixed value, the error of the drive current IDR is certainly reduced when the gradation potential VDATA is set to the predetermined value VD0. The error of the drive current IDR increases as the gradation potential VDATA is separated from the predetermined value VD0. That is, in contrast, there is a problem that it is difficult to eliminate the error of the drive current IDR over a wide range of the gradation potential VDATA.

図10は、本形態の動作期間PCP1の時間長t1と駆動電流IDRの誤差(最大誤差比)との関係を、階調電位VDATAを変化させた複数の場合(VD1<VD2<VD3<VD4<VD5)について図示したグラフである。駆動電流IDRの誤差が最小となる時間長t1は階調電位VDATAに応じて相違するという傾向が図10から見出される。すなわち、階調電位VDATAが低いほど、駆動電流IDRの誤差が最小となる時間長t1は短くなる。   FIG. 10 shows the relationship between the time length t1 of the operation period PCP1 and the error (maximum error ratio) of the drive current IDR in a plurality of cases where the gradation potential VDATA is changed (VD1 <VD2 <VD3 <VD4 < It is the graph illustrated about VD5). A tendency is found from FIG. 10 that the time length t1 at which the error of the drive current IDR is minimized differs depending on the gradation potential VDATA. That is, the lower the gradation potential VDATA, the shorter the time length t1 at which the error of the drive current IDR is minimized.

以上の知見から、本形態においては、動作期間PCP1の時間長t1を階調値D(階調電位VDATA)に応じて可変に設定することで、駆動電流IDRの誤差を階調電位VDATAに拘わらず抑制する。図11は、階調電位VDATAと動作期間PCP1の時間長t1との関係を示すグラフである。図11に示すように、階調電位VDATAが低い(すなわち、書込期間PWRの開始の直後における駆動トランジスタTDRのゲートの電位VGの変化量が大きい)ほど動作期間PCP1の時間長t1が短くなるように、時間長t1が階調電位VDATAに応じて設定される。例えば、書込期間PWRにて階調電位VDATAが図10の電位VD1に設定される場合には動作期間PCP1が時間長T1に設定され、階調電位VDATAが電位VD1よりも高い電位VD2に設定される場合には動作期間PCP1が時間長T1よりも長い時間長T2に設定されるといった具合である。   From the above knowledge, in this embodiment, the time length t1 of the operation period PCP1 is variably set according to the gradation value D (gradation potential VDATA), so that the error of the drive current IDR is related to the gradation potential VDATA. Suppress it. FIG. 11 is a graph showing the relationship between the gradation potential VDATA and the time length t1 of the operation period PCP1. As shown in FIG. 11, the time length t1 of the operation period PCP1 becomes shorter as the gradation potential VDATA is lower (that is, the change amount of the gate potential VG of the drive transistor TDR immediately after the start of the write period PWR is larger). Thus, the time length t1 is set according to the gradation potential VDATA. For example, when the gradation potential VDATA is set to the potential VD1 in FIG. 10 in the writing period PWR, the operation period PCP1 is set to the time length T1, and the gradation potential VDATA is set to the potential VD2 higher than the potential VD1. In such a case, the operation period PCP1 is set to a time length T2 longer than the time length T1.

ただし、駆動電流IDRの誤差を最小化するための時間長t1は階調電位VDATAが高いほど長いから、階調電位VDATAが充分に高い場合(例えば最低階調が指定された場合)にも駆動電流IDRの誤差を完全に最小化しようとすれば、時間長t1を過度に長い時間に設定する必要がある。そこで、本形態の信号線駆動回路34(単位回路40の時間調整部46)は、図11に示すように、所定値を下回る階調値Dが指定された場合(階調電位VDATAが図11の電位VD_thを上回る場合)、動作期間PCP1の時間長t1を、階調値Dに依存しない所定値tmaxに設定(クリップ)する。最大値tmaxは、駆動トランジスタTDRの電圧VGSが補償動作で閾値電圧VTHまで低下するのに必要な時間長よりも短い時間に制限される。以上の構成によれば、補償期間PCP(さらには選択期間PSL)を短くすることが可能である。   However, since the time length t1 for minimizing the error of the drive current IDR is longer as the gradation potential VDATA is higher, the driving is performed even when the gradation potential VDATA is sufficiently high (for example, when the lowest gradation is designated). In order to completely minimize the error of the current IDR, it is necessary to set the time length t1 to an excessively long time. Therefore, as shown in FIG. 11, the signal line drive circuit 34 (time adjustment unit 46 of the unit circuit 40) of this embodiment has a gradation value D lower than a predetermined value as shown in FIG. In this case, the time length t1 of the operation period PCP1 is set (clipped) to a predetermined value tmax that does not depend on the gradation value D. The maximum value tmax is limited to a time shorter than the time length necessary for the voltage VGS of the driving transistor TDR to drop to the threshold voltage VTH by the compensation operation. According to the above configuration, the compensation period PCP (and also the selection period PSL) can be shortened.

図3を参照して説明したように、動作期間PCP1における第1の補償動作は、信号S[j]が第1基準電位VREF1から第2基準電位VREF2に変化することで終了する。そこで、信号線駆動回路34の各単位回路40は、信号S[j]を第1基準電位VREF1から第2基準電位VREF2に変化させる時期を階調値Dに応じて調整することで、動作期間PCP1の時間長t1を可変に制御する。   As described with reference to FIG. 3, the first compensation operation in the operation period PCP1 ends when the signal S [j] changes from the first reference potential VREF1 to the second reference potential VREF2. Therefore, each unit circuit 40 of the signal line driving circuit 34 adjusts the timing of changing the signal S [j] from the first reference potential VREF1 to the second reference potential VREF2 according to the gradation value D, thereby operating periods. The time length t1 of PCP1 is variably controlled.

図12は、信号線駆動回路34の単位回路40のブロック図である。図12においては信号S[j]を生成および出力する1個の単位回路40のみが代表的に図示されている。図12に示すように、単位回路40は、電位生成部42と電位選択部44と時間調整部46とを含んで構成される。第j番目の画素回路Uの階調値Dが電位生成部42と時間調整部46とに供給される。   FIG. 12 is a block diagram of the unit circuit 40 of the signal line driving circuit 34. FIG. 12 representatively shows only one unit circuit 40 that generates and outputs the signal S [j]. As shown in FIG. 12, the unit circuit 40 includes a potential generation unit 42, a potential selection unit 44, and a time adjustment unit 46. The gradation value D of the j-th pixel circuit U is supplied to the potential generation unit 42 and the time adjustment unit 46.

電位生成部42は、階調値Dに応じた階調電位VDATAを生成する。例えば、電圧出力型のD/A変換器が電位生成部42として利用される。電位選択部44には、電源回路(図示略)が生成した第1基準電位VREF1および第2基準電位VREF2と電位生成部42が生成した階調電位VDATAとが供給される。電位選択部44は、第1基準電位VREF1と第2基準電位VREF2と階調電位VDATAとの何れかを選択的に信号S[j]として信号線14に出力する。さらに詳述すると、電位選択部44は、初期化期間PRSと補償期間PCPの動作期間PCP1とにおいて第1基準電位VREF1を出力し、補償期間PCPの保持期間PCP2にて第2基準電位VREF2を出力し、書込期間PWRにて階調電位VDATAを出力する。   The potential generation unit 42 generates a gradation potential VDATA corresponding to the gradation value D. For example, a voltage output type D / A converter is used as the potential generator 42. The potential selection unit 44 is supplied with the first reference potential VREF1 and the second reference potential VREF2 generated by a power supply circuit (not shown) and the gradation potential VDATA generated by the potential generation unit 42. The potential selection unit 44 selectively outputs any one of the first reference potential VREF1, the second reference potential VREF2, and the gradation potential VDATA to the signal line 14 as a signal S [j]. More specifically, the potential selection unit 44 outputs the first reference potential VREF1 during the initialization period PRS and the operation period PCP1 of the compensation period PCP, and outputs the second reference potential VREF2 during the holding period PCP2 of the compensation period PCP. Then, the gradation potential VDATA is output in the writing period PWR.

時間調整部46は、電位選択部44が信号S[j]の電位を第1基準電位VREF1から第2基準電位VREF2に変更する時期(すなわち補償期間PCPの動作期間PCP1と保持期間PCP2との境界)を階調値Dに応じて可変に制御する。例えば、補償期間PCPの始点にて計数を開始するとともに計数値が階調値Dに応じた数値に到達した時点(計数の開始から時間長t1が経過した時点)で電位の切替(VREF1→VREF2)の指示を電位選択部44に出力するカウンタが時間調整部46として利用される。時間調整部46が最大値tmaxを時間長t1の上限値に設定する点は前述のとおりである。   The time adjustment unit 46 is a timing when the potential selection unit 44 changes the potential of the signal S [j] from the first reference potential VREF1 to the second reference potential VREF2 (that is, the boundary between the operation period PCP1 and the holding period PCP2 of the compensation period PCP2). ) Is variably controlled according to the gradation value D. For example, the count is started at the start point of the compensation period PCP, and the potential is switched (VREF1 → VREF2) when the count value reaches a numerical value corresponding to the gradation value D (when the time length t1 has elapsed from the start of the count). ) Is used as the time adjustment unit 46. As described above, the time adjustment unit 46 sets the maximum value tmax to the upper limit value of the time length t1.

動作期間PCP1の時間長t1は以上の構成のもとで階調値D(階調電位VDATA)に応じて制御される。時間長t1は、駆動トランジスタTDRの電圧VGSが初期化期間PRSの終点での電圧VGS1から閾値電圧VTHに低下するのに必要な時間よりも短く設定されるから、動作期間PCP1の終点における駆動トランジスタTDRのゲート・ソース間の電圧VGS2は、閾値電圧VTHに到達せずに時間長t1に応じて変化する。したがって、動作期間PCP1の時間長t1を階調値Dに応じて制御する動作は、動作期間PCP1の終点における電圧VGS2を階調値Dに応じて可変に制御する動作としても把握される。なお、補償期間PCPの全体の時間長は固定である。したがって、動作期間PCP1が長いほど保持期間PCP2は短くなる。   The time length t1 of the operation period PCP1 is controlled according to the gradation value D (gradation potential VDATA) under the above configuration. Since the time length t1 is set shorter than the time required for the voltage VGS of the drive transistor TDR to drop from the voltage VGS1 at the end point of the initialization period PRS to the threshold voltage VTH, the drive transistor at the end point of the operation period PCP1 The voltage VGS2 between the gate and the source of TDR does not reach the threshold voltage VTH and changes according to the time length t1. Therefore, the operation of controlling the time length t1 of the operation period PCP1 according to the gradation value D can be grasped as the operation of variably controlling the voltage VGS2 at the end point of the operation period PCP1 according to the gradation value D. The entire time length of the compensation period PCP is fixed. Accordingly, the longer the operation period PCP1, the shorter the holding period PCP2.

なお、駆動電流IDRの誤差の主要因は駆動トランジスタTDRの閾値電圧VTHおよび移動度μの誤差である。いま、閾値電圧VTHの誤差のみを補償するためには、特許文献1に開示されるように、駆動トランジスタTDRの電圧VGSを補償期間PCPにて閾値電圧VTHに合致させる必要がある。本形態においては、補償期間PCP内に駆動トランジスタTDRの電圧VGSは閾値電圧VTHに到達しないが、図10に図示されるように駆動電流IDRの誤差は時間長t1の調整で確かに抑制される。補償期間PCPにて電圧VGSが閾値電圧VTHに到達しないにも拘わらず駆動電流IDRの誤差が抑制されるのは、閾値電圧VTHの誤差に加えて移動度μの誤差も時間長t1の調整によって補償されるからである。すなわち、本形態においては、駆動トランジスタTDRの閾値電圧VTHおよび移動度μの双方が補償されるように時間長t1が可変に制御される。   The main cause of the error in the drive current IDR is an error in the threshold voltage VTH and mobility μ of the drive transistor TDR. Now, in order to compensate only for the error of the threshold voltage VTH, as disclosed in Patent Document 1, it is necessary to make the voltage VGS of the drive transistor TDR coincide with the threshold voltage VTH in the compensation period PCP. In this embodiment, the voltage VGS of the drive transistor TDR does not reach the threshold voltage VTH within the compensation period PCP, but the error of the drive current IDR is certainly suppressed by adjusting the time length t1, as shown in FIG. . Although the voltage VGS does not reach the threshold voltage VTH during the compensation period PCP, the error of the drive current IDR is suppressed by adjusting the time length t1 in addition to the error of the threshold voltage VTH. This is because it is compensated. That is, in this embodiment, the time length t1 is variably controlled so that both the threshold voltage VTH and the mobility μ of the driving transistor TDR are compensated.

図13は、本形態における階調電位VDATAと駆動電流IDRの誤差との関係(実線)を示すグラフである。図13においては、対比例における階調電位VDATAと駆動電流IDRの誤差との相関(図9)が破線で併記されている。図13に示すように、本形態によれば、補償動作の時間長が固定された特許文献1の構成と比較して、階調電位VDATAの広い範囲にわたって駆動電流IDRの誤差が抑制されるという利点がある。   FIG. 13 is a graph showing the relationship (solid line) between the gradation potential VDATA and the error of the drive current IDR in this embodiment. In FIG. 13, the correlation (FIG. 9) between the gradation potential VDATA and the error of the drive current IDR in the proportional proportion is also shown by a broken line. As shown in FIG. 13, according to the present embodiment, the error of the drive current IDR is suppressed over a wide range of the gradation potential VDATA as compared with the configuration of Patent Document 1 in which the time length of the compensation operation is fixed. There are advantages.

なお、図13のうち階調電位VDATAの高位側の領域で駆動電流IDRの誤差が僅かに増加しているのは、時間長t1の上限を最大値tmaxに制約した影響と考えられる。以上のように低階調側で駆動電流IDRに誤差が発生すると、例えば階調値Dが最低階調(黒表示)を指定する場合に、本来ならば駆動電流IDRの電流量がゼロに設定されるべきであるにも拘わらず、駆動電流IDRが発光素子Eに供給される(そして発光素子Eが発光する)という現象が発生する可能性がある。以上の事情を考慮し、本形態においては、最低階調が指定された場合の階調電位VDATAが、第1基準電位VREF1を上回る電位Vmax(図11参照)に設定される。電位Vmaxは、駆動トランジスタTDRの電圧VGSが閾値電圧VTHを下回るように設定されるから、動作期間PCP1の時間長t1を最大値tmaxに制約した構成にも拘わらず、最低階調が指定された場合の駆動電流IDRの電流量を確実にゼロに設定できるという利点がある。   In FIG. 13, the slight increase in the error of the drive current IDR in the region on the higher side of the gradation potential VDATA is considered to be due to the effect of restricting the upper limit of the time length t1 to the maximum value tmax. As described above, when an error occurs in the drive current IDR on the low gradation side, for example, when the gradation value D designates the lowest gradation (black display), the current amount of the drive current IDR is originally set to zero. There is a possibility that a phenomenon occurs in which the drive current IDR is supplied to the light emitting element E (and the light emitting element E emits light) even though it should be done. Considering the above circumstances, in this embodiment, the gradation potential VDATA when the lowest gradation is designated is set to the potential Vmax (see FIG. 11) higher than the first reference potential VREF1. Since the potential Vmax is set so that the voltage VGS of the driving transistor TDR is lower than the threshold voltage VTH, the lowest gradation is designated regardless of the configuration in which the time length t1 of the operation period PCP1 is restricted to the maximum value tmax. In this case, there is an advantage that the current amount of the driving current IDR can be surely set to zero.

<B:第2実施形態>
次に、本発明の第2実施形態について説明する。なお、以下の各形態において作用や機能が第1実施形態と同等である要素については、第1実施形態における態様と同じ符号を付して各々の詳細な説明を適宜に省略する。
<B: Second Embodiment>
Next, a second embodiment of the present invention will be described. In addition, about the element in which an effect | action and a function are equivalent to 1st Embodiment in each following form, the same code | symbol as the aspect in 1st Embodiment is attached | subjected, and each detailed description is abbreviate | omitted suitably.

本実施形態では、補償期間PCPに引き続き書込期間PWRにおいても駆動トランジスタTDRがダイオード接続される点が第1実施形態と異なる。その他は第1実施形態と同じである。   This embodiment is different from the first embodiment in that the driving transistor TDR is diode-connected also in the writing period PWR following the compensation period PCP. Others are the same as the first embodiment.

図14は、本実施形態に係る発光装置の動作を示すタイミングチャートである。図14に示すように、書込期間PWRにおいて、駆動回路30は、補償期間PCPに引き続き制御信号GC[i]をローレベルに設定する。従って、第3スイッチング素子Tr3はオン状態に維持され、駆動トランジスタTDRは引き続きダイオード接続される。   FIG. 14 is a timing chart showing the operation of the light emitting device according to this embodiment. As shown in FIG. 14, in the writing period PWR, the drive circuit 30 sets the control signal GC [i] to the low level following the compensation period PCP. Accordingly, the third switching element Tr3 is maintained in the ON state, and the driving transistor TDR is continuously diode-connected.

前述したように、書込期間PWRが開始すると第1電極L1の電位は第2基準電位VREF2から階調電位VDATAに変化する。そして、駆動トランジスタTDRのゲートの電位VGは第1電極L1の電位の変化量△V2(=VDATA−VREF2)に応じて変化する。本実施形態では、補償期間PCPに引き続き書込期間PWRにおいても駆動トランジスタTDRがダイオード接続されて駆動トランジスタTDRのゲートとドレインとが導通するから、書込期間PWRの開始の直後におけるVGの変化量は、第1電極L1の電位の変化量△V2を容量素子C0と保持容量C1と発光素子Eに付随する容量C2との容量比に応じて分割した電圧(△V2・cp0/(cp0+cp1+cp2))に相当する。   As described above, when the writing period PWR starts, the potential of the first electrode L1 changes from the second reference potential VREF2 to the gradation potential VDATA. The potential VG of the gate of the driving transistor TDR changes in accordance with the change amount ΔV2 (= VDATA−VREF2) of the potential of the first electrode L1. In the present embodiment, the drive transistor TDR is diode-connected also in the write period PWR following the compensation period PCP, and the gate and drain of the drive transistor TDR become conductive. Therefore, the amount of change in VG immediately after the start of the write period PWR. Is a voltage (ΔV2 · cp0 / (cp0 + cp1 + cp2)) obtained by dividing the change amount ΔV2 of the potential of the first electrode L1 in accordance with the capacitance ratio of the capacitor C0, the holding capacitor C1, and the capacitor C2 associated with the light emitting element E. It corresponds to.

したがって、書込期間PWRの開始の直後における駆動トランジスタTDRのゲート・ソース間の電圧VGS4は、数式(5)に代えて以下の数式(8)のように表現される。以上のように電圧VGS4が階調電位VDATA(さらに詳細には階調電位VDATAと第1基準電位VREF1との差分)に応じて設定されて駆動トランジスタTDRはオン状態に変化する。
VGS4=VGS3−ΔV2・cp0/(cp0+cp1+cp2)
={VGS2−ΔV1・cp0/(cp0+cp1+cp2)}−ΔV2・cp0/(cp0+cp1+cp2)
=VGS2+(VREF1−VDATA)・cp0/(cp0+cp1+cp2) ……(8)
Therefore, the voltage VGS4 between the gate and the source of the drive transistor TDR immediately after the start of the writing period PWR is expressed as the following formula (8) instead of the formula (5). As described above, the voltage VGS4 is set according to the gradation potential VDATA (more specifically, the difference between the gradation potential VDATA and the first reference potential VREF1), and the drive transistor TDR is turned on.
VGS4 = VGS3−ΔV2 · cp0 / (cp0 + cp1 + cp2)
= {VGS2−ΔV1 · cp0 / (cp0 + cp1 + cp2)} − ΔV2 · cp0 / (cp0 + cp1 + cp2)
= VGS2 + (VREF1-VDATA) ・ cp0 / (cp0 + cp1 + cp2) (8)

前述したように、書込期間PWRにおいては駆動トランジスタTDRはダイオード接続されるから、数式(3)の電流Idsは、第3スイッチング素子Tr3を介して駆動トランジスタTDRのゲートに流れ込む。これにより、図14に示すように駆動トランジスタTDRのゲートの電位VGは徐々に上昇する。駆動トランジスタTDRのソースの電位VSは電位VELに固定されるから、駆動トランジスタTDRのゲート・ソース間の電圧VGSはゲートの電位VGの上昇とともに低下する。すなわち、図14に示すように、駆動トランジスタTDRのゲート・ソース間の電圧VGSを閾値電圧VTHに漸近させる第2の補償動作が、書込期間PWRでも実行される。   As described above, since the driving transistor TDR is diode-connected in the writing period PWR, the current Ids in Expression (3) flows into the gate of the driving transistor TDR via the third switching element Tr3. Thereby, as shown in FIG. 14, the potential VG of the gate of the drive transistor TDR gradually rises. Since the source potential VS of the driving transistor TDR is fixed to the potential VEL, the voltage VGS between the gate and the source of the driving transistor TDR decreases as the gate potential VG increases. That is, as shown in FIG. 14, the second compensation operation for making the gate-source voltage VGS of the drive transistor TDR asymptotic to the threshold voltage VTH is also executed in the write period PWR.

図14に示すように、駆動期間PDRが開始すると、駆動回路30は、制御信号GC[i]をハイレベルに設定する。従って、第3スイッチング素子Tr3はオフ状態に遷移し、駆動トランジスタTDRのダイオード接続が解除される。駆動期間PDRにおいては、駆動トランジスタTDRのゲート・ソース間の電圧VGSが、駆動期間PDRの始点における電圧VGS4’に維持されたまま、数式(3)の電流Idsが発光素子Eへ向かって流れる。そして、発光素子Eに付随する容量C2の両端間の電圧が発光素子Eの閾値電圧VTH_OLEDに到達すると、上記電流Idsが駆動電流IDRとして発光素子Eに供給される。   As shown in FIG. 14, when the drive period PDR starts, the drive circuit 30 sets the control signal GC [i] to a high level. Accordingly, the third switching element Tr3 transitions to the off state, and the diode connection of the driving transistor TDR is released. In the driving period PDR, the current Ids of Expression (3) flows toward the light emitting element E while the gate-source voltage VGS of the driving transistor TDR is maintained at the voltage VGS4 'at the starting point of the driving period PDR. When the voltage across the capacitor C2 associated with the light emitting element E reaches the threshold voltage VTH_OLED of the light emitting element E, the current Ids is supplied to the light emitting element E as the drive current IDR.

本実施形態においては、動作期間PCP1および書込期間PWRの双方における補償動作を考慮し、動作期間PCP1の時間長t1と書込期間PWRの時間長t2との総和Tに基づいて階調電位VDATAに応じた時間長t1が決定される。さらに詳述すると、複数の階調電位VDATAの各々について、駆動電流IDRの誤差が最小となる総和Tが実験または計算(シミュレーション)で特定され、総和Tと時間長t2(固定値)との差分値が動作期間PCP1の時間長t1として決定される。   In the present embodiment, considering the compensation operation in both the operation period PCP1 and the write period PWR, the gradation potential VDATA is based on the sum T of the time length t1 of the operation period PCP1 and the time length t2 of the write period PWR. A time length t1 is determined according to. More specifically, for each of the plurality of gradation potentials VDATA, the total T that minimizes the error of the drive current IDR is specified by experiment or calculation (simulation), and the difference between the total T and the time length t2 (fixed value). The value is determined as the time length t1 of the operation period PCP1.

いま、駆動電流IDRの誤差を解消するために補償動作を行うべき時間長がTであり、書込期間PWRの時間長が固定値t2である場合を想定する。書込期間PWRにて補償動作が行われない構成においては動作期間PCP1の時間長をTに設定する必要があるのに対して、本実施形態においては動作期間PCP1だけでなく書込期間PWRでも補償動作が実行されるから、動作期間PCP1の時間長はT−t2で済む。従って、本実施形態によれば、駆動電流IDRの誤差を最小化するのに充分な時間長を動作期間PCP1に確保できない場合であっても、書込期間PWRでの補償動作(第2の補償動作)を利用して駆動電流IDRの誤差を抑制できるという利点がある。   Now, it is assumed that the time length for which the compensation operation should be performed in order to eliminate the error of the drive current IDR is T, and the time length of the writing period PWR is a fixed value t2. In the configuration in which the compensation operation is not performed in the write period PWR, the time length of the operation period PCP1 needs to be set to T. In the present embodiment, not only the operation period PCP1 but also the write period PWR is set. Since the compensation operation is performed, the time length of the operation period PCP1 is T-t2. Therefore, according to the present embodiment, even when the time length sufficient to minimize the error of the drive current IDR cannot be secured in the operation period PCP1, the compensation operation (second compensation) in the write period PWR is performed. There is an advantage that the error of the drive current IDR can be suppressed by using the operation.

<C:第3実施形態>
図15は、本発明の第3実施形態に係る画素回路Uの回路図である。図15においては、第i行に属する第j列の1個の画素回路Uのみが代表的に図示されている。図15に示すように、素子部10には、X方向に延在する第3制御線26がm本の走査線12の各々に対応して設けられる。第3制御線26には、駆動回路30(例えば走査線駆動回路32)から発光制御信号GEL[i]が供給される。
<C: Third Embodiment>
FIG. 15 is a circuit diagram of a pixel circuit U according to the third embodiment of the present invention. FIG. 15 representatively shows only one pixel circuit U in the j-th column belonging to the i-th row. As shown in FIG. 15, the element unit 10 is provided with a third control line 26 extending in the X direction corresponding to each of the m scanning lines 12. The light emission control signal GEL [i] is supplied to the third control line 26 from the drive circuit 30 (for example, the scanning line drive circuit 32).

図15に示すように、画素回路Uは、駆動電流IDRの経路上に介在する第4スイッチング素子Tr4をさらに備える。図15に示すように、Pチャネル型のトランジスタである第4スイッチング素子Tr4は、駆動トランジスタTDRのドレインと発光素子Eとの間に介在し、第4スイッチング素子Tr4のゲートは第3制御線26に接続される。発光制御信号GEL[i]がローレベルに遷移すると第4スイッチング素子Tr4がオン状態になって駆動トランジスタTDRのドレインと発光素子Eの陽極とが導通する一方、発光制御信号GEL[i]がハイレベルに遷移すると第4スイッチング素子Tr4がオフ状態になって駆動トランジスタTDRのドレインと発光素子Eの陽極とが非導通になる。   As shown in FIG. 15, the pixel circuit U further includes a fourth switching element Tr4 interposed on the path of the drive current IDR. As shown in FIG. 15, the fourth switching element Tr4, which is a P-channel transistor, is interposed between the drain of the driving transistor TDR and the light emitting element E, and the gate of the fourth switching element Tr4 is the third control line 26. Connected to. When the light emission control signal GEL [i] transitions to a low level, the fourth switching element Tr4 is turned on, and the drain of the driving transistor TDR and the anode of the light emitting element E are conducted, while the light emission control signal GEL [i] is high. When the level is changed, the fourth switching element Tr4 is turned off, and the drain of the driving transistor TDR and the anode of the light emitting element E are made non-conductive.

図16は、本実施形態に係る発光装置の動作を示すタイミングチャートである。本実施形態において、発光制御信号GEL[i]および電位VCT[i]の制御以外の制御動作は、第1実施形態と同じである。図16に示すように、初期化期間PRSにおいては、駆動回路30は、発光制御信号GEL[i]をローレベルに設定する。従って、図15に示す第4スイッチング素子Tr4はオン状態に遷移し、駆動トランジスタTDRのドレインと発光素子Eの陽極とが第4スイッチング素子Tr4を介して導通する。前述したように、初期化期間PRSにおいて、駆動トランジスタTDRのドレインは、第3スイッチング素子Tr3および第2スイッチング素子Tr2を介して初期化線24に導通するから、発光素子Eの陽極は、第4スイッチング素子Tr4と第3スイッチング素子Tr3と第2スイッチング素子Tr2とを介して初期化線24に導通する。従って、図16に示すように、発光素子Eの陽極の電位VAは、駆動トランジスタTDRのドレインとともに初期化電位Vrstに設定(リセット)される。   FIG. 16 is a timing chart showing the operation of the light emitting device according to this embodiment. In the present embodiment, control operations other than the control of the light emission control signal GEL [i] and the potential VCT [i] are the same as those in the first embodiment. As shown in FIG. 16, in the initialization period PRS, the drive circuit 30 sets the light emission control signal GEL [i] to a low level. Accordingly, the fourth switching element Tr4 shown in FIG. 15 is turned on, and the drain of the driving transistor TDR and the anode of the light emitting element E are conducted through the fourth switching element Tr4. As described above, in the initialization period PRS, the drain of the drive transistor TDR is electrically connected to the initialization line 24 via the third switching element Tr3 and the second switching element Tr2, and therefore the anode of the light emitting element E is the fourth Conduction is made to the initialization line 24 via the switching element Tr4, the third switching element Tr3, and the second switching element Tr2. Accordingly, as shown in FIG. 16, the anode potential VA of the light emitting element E is set (reset) to the initialization potential Vrst together with the drain of the driving transistor TDR.

図16に示すように、電位制御回路36は、給電線16に出力する電位VCT[i]を、全ての期間(初期化期間PRS、補償期間PCP、書込期間PWR、駆動期間PDR)にわたって第2電位VCT2に設定する。そして、第2電位VCT2および初期化電位Vrstは、以下の数式(9)のように、両者の差分の電圧(すなわち初期化期間PRSにおける発光素子Eの両端間の電圧)が発光素子Eの閾値電圧VTH_OLEDを充分に下回るように設定される。従って、初期化期間PRSにおいて発光素子Eはオフ状態(非発光状態)になる。
Vrst−VCT2≪VTH_OLED ……(9)
As shown in FIG. 16, the potential control circuit 36 applies the potential VCT [i] output to the feeder line 16 over the entire period (initialization period PRS, compensation period PCP, writing period PWR, driving period PDR). Set to 2 potential VCT2. The second potential VCT2 and the initialization potential Vrst have a difference voltage between them (that is, a voltage across the light emitting element E in the initialization period PRS) as expressed by the following formula (9). It is set to be well below the voltage VTH_OLED. Therefore, the light emitting element E is in an off state (non-light emitting state) in the initialization period PRS.
Vrst−VCT2 << VTH_OLED …… (9)

図16に示すように、補償期間PCPにおいて、駆動回路30は発光制御信号GEL[i]をハイレベルに設定する。従って、第4スイッチング素子Tr4はオフ状態に遷移するから、駆動トランジスタTDRのドレインと発光素子Eの陽極とは非導通になり、発光素子Eはオフ状態(非発光状態)に維持される。   As shown in FIG. 16, in the compensation period PCP, the drive circuit 30 sets the light emission control signal GEL [i] to a high level. Accordingly, since the fourth switching element Tr4 transitions to the off state, the drain of the driving transistor TDR and the anode of the light emitting element E are nonconductive, and the light emitting element E is maintained in the off state (non-light emitting state).

前述したように、補償期間PCP内の期間である保持期間PCP2が開始すると、第1電極L1の電位は第1基準電位VREF1から第2基準電位VREF2へ変化する。本実施形態では、補償期間PCPにおいて第4スイッチング素子Tr4はオフ状態に遷移するから、駆動トランジスタTDRのドレインと発光素子Eの陽極とは非導通になり、保持期間PCP2の開始の直後におけるVGの変化量は、発光素子Eに付随する容量C2の容量値(cp2)に依存しない。従って、保持期間PCP2の開始の直後におけるVGの変化量は、第1電極L1の電位の変化量△V1(=VREF2−VREF1)を容量素子C0と保持容量C1との容量比に応じて分割した電圧(△V1・cp0/(cp0+cp1))に相当する。保持期間PCP2の開始の直後における駆動トランジスタTDRのゲート・ソース間の電圧VGS3は、数式(4)に代えて以下の数式(10)のように表現される。
VGS3=VGS2−ΔV1・cp0/(cp0+cp1) ……(10)
As described above, when the holding period PCP2, which is a period within the compensation period PCP, starts, the potential of the first electrode L1 changes from the first reference potential VREF1 to the second reference potential VREF2. In the present embodiment, since the fourth switching element Tr4 transitions to the OFF state in the compensation period PCP, the drain of the driving transistor TDR and the anode of the light emitting element E are non-conductive, and VG immediately after the start of the holding period PCP2 is established. The amount of change does not depend on the capacitance value (cp2) of the capacitance C2 associated with the light emitting element E. Therefore, the amount of change in VG immediately after the start of the holding period PCP2 is obtained by dividing the amount of change ΔV1 (= VREF2−VREF1) in the potential of the first electrode L1 according to the capacitance ratio between the capacitive element C0 and the holding capacitor C1. It corresponds to the voltage (ΔV1 · cp0 / (cp0 + cp1)). The voltage VGS3 between the gate and the source of the driving transistor TDR immediately after the start of the holding period PCP2 is expressed as the following formula (10) instead of the formula (4).
VGS3 = VGS2−ΔV1 ・ cp0 / (cp0 + cp1) (10)

数式(10)および数式(4)から理解されるように、電圧VGS3を、駆動トランジスタTDRの閾値電圧VTHを下回る所望の値に設定するために必要な第1電極L1の電位の変化量△V1は、本実施形態の方が第1実施形態に比べて小さくて済む。従って、本実施形態によれば、補償期間PCPにおける信号S[j]の変化幅を第1実施形態に比べて小さくできるという利点がある。また、数式(10)から理解されるように、本実施形態においては、発光素子Eに付随する容量C2の容量値(cp2)とは無関係に電圧VGS3が設定されるから、各画素回路Uにおける容量C2の容量値にバラツキが発生しても、その影響を受けて各電圧VGS3の値がばらつくことはない。従って、本実施形態によれば、容量C2(cp2)の容量値のバラツキに起因して駆動電流IDRの電流値に誤差が発生することを抑制できるという利点がある。   As understood from the equations (10) and (4), the amount of change ΔV1 in the potential of the first electrode L1 necessary for setting the voltage VGS3 to a desired value lower than the threshold voltage VTH of the drive transistor TDR. Is smaller in the present embodiment than in the first embodiment. Therefore, according to the present embodiment, there is an advantage that the change width of the signal S [j] in the compensation period PCP can be reduced as compared with the first embodiment. Further, as understood from the equation (10), in the present embodiment, the voltage VGS3 is set regardless of the capacitance value (cp2) of the capacitor C2 associated with the light emitting element E. Even if the capacitance value of the capacitor C2 varies, the value of each voltage VGS3 does not vary under the influence. Therefore, according to this embodiment, there is an advantage that it is possible to suppress the occurrence of an error in the current value of the drive current IDR due to the variation in the capacitance value of the capacitor C2 (cp2).

図16に示すように、書込期間PWRにおいて、駆動回路30は、発光制御信号GEL[i]をハイレベルに維持する。従って、第4スイッチング素子Tr4はオフ状態に維持されて発光素子Eはオフ状態(非発光状態)に維持される。   As shown in FIG. 16, in the writing period PWR, the drive circuit 30 maintains the light emission control signal GEL [i] at a high level. Accordingly, the fourth switching element Tr4 is maintained in the off state, and the light emitting element E is maintained in the off state (non-light emitting state).

前述したように、書込期間PWRが開始すると、第1電極L1の電位は第2基準電位VREF2から階調電位VDATAへ変化し、書込期間PWRの開始の直後におけるVGの変化量は、第1電極L1の電位の変化量△V2(=VDATA−VREF2)を容量素子C0と保持容量C1との容量比に応じて分割した電圧(△V2・cp0/(cp0+cp1))に相当する。本実施形態では、書込期間PWRの開始の直後における駆動トランジスタTDRのゲート・ソース間の電圧VGS4を表す式は以下の数式(11)のように表現され、発光素子Eに付随する容量C2の容量値(cp2)に依存しない形になる。
VGS4=VGS3−ΔV2・cp0/(cp0+cp1)
={VGS2−ΔV1・cp0/(cp0+cp1)}−ΔV2・cp0/(cp0+cp1)
=VGS2+(VREF1−VDATA)・cp0/(cp0+cp1) ……(11)
数式(11)および数式(8)から理解されるように、電圧VGS4を階調値Dに応じた所望の値に設定するために必要な第1基準電位VREF1と階調電位VDATAとの変化幅は、本実施形態の方が第2実施形態に比べて小さくて済むという利点がある。
As described above, when the writing period PWR starts, the potential of the first electrode L1 changes from the second reference potential VREF2 to the gradation potential VDATA, and the change amount of VG immediately after the start of the writing period PWR is This corresponds to a voltage (ΔV2 · cp0 / (cp0 + cp1)) obtained by dividing the change amount ΔV2 (= VDATA−VREF2) of the potential of one electrode L1 in accordance with the capacitance ratio between the capacitive element C0 and the storage capacitor C1. In the present embodiment, the equation representing the gate-source voltage VGS4 of the driving transistor TDR immediately after the start of the writing period PWR is expressed as the following equation (11), and the capacitance C2 associated with the light emitting element E is The form does not depend on the capacitance value (cp2).
VGS4 = VGS3−ΔV2 · cp0 / (cp0 + cp1)
= {VGS2-ΔV1, cp0 / (cp0 + cp1)}-ΔV2, cp0 / (cp0 + cp1)
= VGS2 + (VREF1-VDATA) ・ cp0 / (cp0 + cp1) (11)
As understood from the equations (11) and (8), the change width between the first reference potential VREF1 and the gradation potential VDATA necessary for setting the voltage VGS4 to a desired value according to the gradation value D. Is advantageous in that the present embodiment can be smaller than the second embodiment.

図16に示すように、駆動期間PDRにおいては、駆動回路30は、発光制御信号GEL[i]をローレベルに設定する。従って、第4スイッチング素子Tr4はオン状態に遷移し、駆動トランジスタTDRのドレインと発光素子Eの陽極とが第4スイッチング素子Tr4を介して導通する。そして、数式(3)の電流Idsが第4スイッチング素子Tr4を介して発光素子Eの陽極へ流れることで、図16に示すように電位VAが上昇し、発光素子Eの両端間の電圧(=VA−VCT2)が発光素子Eの閾値電圧VTH_OLEDに到達すると、上記電流Idsが駆動電流IDRとして発光素子Eに供給される。   As shown in FIG. 16, in the drive period PDR, the drive circuit 30 sets the light emission control signal GEL [i] to a low level. Therefore, the fourth switching element Tr4 is turned on, and the drain of the driving transistor TDR and the anode of the light emitting element E are conducted through the fourth switching element Tr4. Then, the current Ids of the formula (3) flows to the anode of the light emitting element E through the fourth switching element Tr4, so that the potential VA rises as shown in FIG. When VA−VCT2) reaches the threshold voltage VTH_OLED of the light emitting element E, the current Ids is supplied to the light emitting element E as the driving current IDR.

ところで、補償期間PCPや書込期間PWRにおいて発光素子Eが発光してしまうと、画素においてコントラストの低下が発生するという問題がある。上述の各実施形態(第1〜第3実施形態)においては、補償期間PCPおよび書込期間PWRにて発光素子Eが確実にオフ状態(非発光状態)に維持されるから、画素におけるコントラストの低下を抑制できるという利点がある。さらに、本実施形態によれば、図16に示すように、給電線16の電位VCT[i]を変化させなくても補償期間PCPおよび書込期間PWRにおいて発光素子Eの発光が停止するから、第1実施形態および第2実施形態に比べて電位制御回路36の制御を簡素化できるという利点がある。   By the way, when the light emitting element E emits light during the compensation period PCP or the writing period PWR, there is a problem that the contrast is lowered in the pixel. In each of the above-described embodiments (first to third embodiments), the light-emitting element E is reliably maintained in the off state (non-light-emitting state) in the compensation period PCP and the writing period PWR. There is an advantage that the decrease can be suppressed. Furthermore, according to the present embodiment, as shown in FIG. 16, the light emission of the light emitting element E is stopped in the compensation period PCP and the writing period PWR without changing the potential VCT [i] of the feeder line 16. Compared with the first and second embodiments, there is an advantage that the control of the potential control circuit 36 can be simplified.

また、上述の第1実施形態および第2実施形態によれば、給電線16の電位VCT[i](発光素子Eの他方の電極に供給される電位)を変化させることで発光素子Eのオン状態およびオフ状態を切り替えることができるから、発光素子Eに対する駆動電流IDRの供給の可否を決定するためのスイッチング素子(例えば第4スイッチング素子Tr4)を駆動電流IDRの経路上に設けなくて済む。従って、画素回路Uの構成を簡素化できるという利点がある。   Further, according to the first and second embodiments described above, the light emitting element E is turned on by changing the potential VCT [i] of the power supply line 16 (potential supplied to the other electrode of the light emitting element E). Since the state and the off state can be switched, it is not necessary to provide a switching element (for example, the fourth switching element Tr4) for determining whether or not the driving current IDR can be supplied to the light emitting element E on the path of the driving current IDR. Therefore, there is an advantage that the configuration of the pixel circuit U can be simplified.

<D:変形例>
以上の各形態は様々に変形される。各形態に対する変形の具体的な態様を以下に例示する。なお、以下の例示から2以上の態様を任意に選択して組み合わせてもよい。
<D: Modification>
Each of the above forms is variously modified. Specific modes of deformation for each form are exemplified below. It should be noted that two or more aspects may be arbitrarily selected and combined from the following examples.

(1)変形例1
第3実施形態では、初期化期間PRSにおいて第4スイッチング素子Tr4をオン状態にしたが、例えば初期化期間PRSにおいて第4スイッチング素子Tr4をオフ状態にし、駆動期間PDRにおいてのみ第4スイッチング素子Tr4をオン状態にすることもできる。
(1) Modification 1
In the third embodiment, the fourth switching element Tr4 is turned on in the initialization period PRS. For example, the fourth switching element Tr4 is turned off in the initialization period PRS, and the fourth switching element Tr4 is turned on only in the driving period PDR. It can also be turned on.

(2)変形例2
第3実施形態では、図16に示すように、書込期間PWRにおいて駆動トランジスタTDRのダイオード接続を解除したが、第2実施形態と同様に、書込期間PWRにおいて駆動トランジスタTDRをダイオード接続することで第2の補償動作を行うこともできる。
(2) Modification 2
In the third embodiment, as shown in FIG. 16, the diode connection of the drive transistor TDR is released in the write period PWR. However, as in the second embodiment, the drive transistor TDR is diode-connected in the write period PWR. Thus, the second compensation operation can be performed.

(3)変形例3
画素回路U内に設けられる各スイッチの導電型は任意である。例えば、第1スイッチング素子Tr1〜第4スイッチング素子Tr4の全部または一部をNチャネル型のトランジスタで構成することもできる。
(3) Modification 3
The conductivity type of each switch provided in the pixel circuit U is arbitrary. For example, all or part of the first switching element Tr1 to the fourth switching element Tr4 can be configured by N-channel transistors.

(4)変形例4
階調電位VDATAを画素回路Uに供給するための信号線14を、補償期間PCPにおける画素回路Uの動作の規定のために兼用する構成は本発明において必須ではない。さらに詳述すると以下の通りである。
(4) Modification 4
A configuration in which the signal line 14 for supplying the gradation potential VDATA to the pixel circuit U is also used for defining the operation of the pixel circuit U in the compensation period PCP is not essential in the present invention. Further details are as follows.

以上の各形態においては、信号線14の信号S[j]を第1基準電位VREF1から第2基準電位VREF2に変化させることで補償動作を停止したが、補償動作を停止させるための方法は適宜に変更される。例えば、保持期間PCP2の始点にて第1スイッチング素子Tr1をオフ状態に遷移させたうえで、第2基準電位VREF2が供給される配線を容量素子C0の第1電極L1に接続する構成も採用される。   In each of the above embodiments, the compensation operation is stopped by changing the signal S [j] of the signal line 14 from the first reference potential VREF1 to the second reference potential VREF2. However, a method for stopping the compensation operation is appropriately performed. Changed to For example, a configuration in which the first switching element Tr1 is turned off at the start point of the holding period PCP2 and the wiring to which the second reference potential VREF2 is supplied is connected to the first electrode L1 of the capacitive element C0 is also employed. The

また、以上の各形態においては、動作期間PCP1における第1の補償動作の実行中に信号線14から第1電極L1に第1基準電位VREF1(信号S[j])を供給したが、第1の補償動作の実行中に第1電極L1の電位を維持する方法は適宜に変更される。例えば、動作期間PCP1において、第1スイッチング素子Tr1をオフ状態に遷移させたうえで、第1基準電位VREF1が供給される配線を第1電極L1に接続する構成も採用される。   In each of the above embodiments, the first reference potential VREF1 (signal S [j]) is supplied from the signal line 14 to the first electrode L1 during execution of the first compensation operation in the operation period PCP1. The method of maintaining the potential of the first electrode L1 during the compensation operation is appropriately changed. For example, in the operation period PCP1, a configuration in which the first switching element Tr1 is changed to an OFF state and a wiring to which the first reference potential VREF1 is supplied is connected to the first electrode L1 is also employed.

もっとも、第1実施形態から第3実施形態のように補償期間PCPにおける画素回路Uの駆動に信号線14(信号S[j])を兼用した構成によれば、補償期間PCPにて画素回路Uを駆動するための配線を信号線14とは別個に形成した構成と比較して、素子部10の構成が簡素化されるという格別の効果が実現される。   However, according to the configuration in which the signal line 14 (signal S [j]) is also used for driving the pixel circuit U in the compensation period PCP as in the first to third embodiments, the pixel circuit U in the compensation period PCP is used. As compared with the configuration in which the wiring for driving is formed separately from the signal line 14, a special effect that the configuration of the element portion 10 is simplified is realized.

(5)変形例5
以上の各形態のように、複数の画素回路Uが行列状に配列された構成のもとで各画素回路Uを行単位で時分割に駆動する場合には各画素回路U内に第1スイッチング素子Tr1が必要である。しかし、例えば複数の画素回路UがX方向に沿って1行のみに配列された構成においては、時分割での複数行の選択という動作が不要であるから、画素回路U内の第1スイッチング素子Tr1は不要となる。複数の画素回路Uが1行のみに配列された発光装置100は、例えば、電子写真方式の画像形成装置(印刷装置)において感光体ドラムなどの像担持体を露光する露光装置として好適に採用される。
(5) Modification 5
When each pixel circuit U is driven in a time-division manner in units of rows under a configuration in which a plurality of pixel circuits U are arranged in a matrix as in each of the above embodiments, the first switching is performed in each pixel circuit U. Element Tr1 is required. However, for example, in a configuration in which a plurality of pixel circuits U are arranged in only one row along the X direction, the operation of selecting a plurality of rows in a time division manner is unnecessary, and therefore the first switching element in the pixel circuit U Tr1 becomes unnecessary. The light emitting device 100 in which a plurality of pixel circuits U are arranged in only one row is suitably used as an exposure device that exposes an image carrier such as a photosensitive drum in an electrophotographic image forming apparatus (printing apparatus), for example. The

(6)変形例6
以上の各形態においては発光素子Eに付随する容量C2を利用したが、図17に示すように容量CXを容量C2とともに利用する構成も好適である。容量CXの電極e1は、駆動トランジスタTDRと発光素子Eとを結ぶ経路上(駆動トランジスタTDRのドレイン)に接続される。容量CXの電極e2は、所定の電位が供給される配線に接続される。以上の構成においては、数式(4)や数式(5)における容量値cp2が容量CXと発光素子Eの容量C2との合計値となる。したがって、数式(4)の電圧VGS3や数式(5)の電圧VGS4を容量CXに応じて調整することが可能である。
(6) Modification 6
In each of the above embodiments, the capacitor C2 associated with the light emitting element E is used. However, as shown in FIG. 17, a configuration using the capacitor CX together with the capacitor C2 is also suitable. The electrode e1 of the capacitor CX is connected to a path connecting the drive transistor TDR and the light emitting element E (drain of the drive transistor TDR). The electrode e2 of the capacitor CX is connected to a wiring to which a predetermined potential is supplied. In the above configuration, the capacitance value cp2 in Equation (4) or Equation (5) is the total value of the capacitance CX and the capacitance C2 of the light emitting element E. Therefore, it is possible to adjust the voltage VGS3 of the formula (4) and the voltage VGS4 of the formula (5) according to the capacitance CX.

(7)変形例7
有機EL素子は発光素子の例示に過ぎない。例えば、無機EL素子やLED(Light Emitting Diode)素子などの発光素子を配列した発光装置にも以上の各態様と同様に本発明が適用される。本発明における発光素子は、電流の供給で階調(輝度)が変化する要素である。
(7) Modification 7
An organic EL element is only an example of a light emitting element. For example, the present invention is applied to a light-emitting device in which light-emitting elements such as inorganic EL elements and LED (Light Emitting Diode) elements are arranged as in the above embodiments. The light-emitting element of the present invention is an element whose gradation (luminance) changes with current supply.

<E:応用例>
次に、以上の各態様に係る発光装置100を利用した電子機器について説明する。図18ないし図20には、発光装置100を表示装置として採用した電子機器の形態が図示されている。
<E: Application example>
Next, an electronic apparatus using the light emitting device 100 according to each of the above aspects will be described. 18 to 20 show forms of electronic devices that employ the light emitting device 100 as a display device.

図18は、発光装置100を採用したモバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ2000は、各種の画像を表示する発光装置100と、電源スイッチ2001やキーボード2002が設置された本体部2010とを具備する。発光装置100は有機EL素子を発光素子Eとして使用しているので、視野角が広く見易い画面を表示できる。   FIG. 18 is a perspective view illustrating a configuration of a mobile personal computer that employs the light emitting device 100. The personal computer 2000 includes a light emitting device 100 that displays various images, and a main body 2010 on which a power switch 2001 and a keyboard 2002 are installed. Since the light emitting device 100 uses an organic EL element as the light emitting element E, it is possible to display an easy-to-see screen with a wide viewing angle.

図19は、発光装置100を適用した携帯電話機の構成を示す斜視図である。携帯電話機3000は、複数の操作ボタン3001およびスクロールボタン3002と、各種の画像を表示する発光装置100とを備える。スクロールボタン3002を操作することによって、発光装置100に表示される画面がスクロールされる。   FIG. 19 is a perspective view illustrating a configuration of a mobile phone to which the light emitting device 100 is applied. A cellular phone 3000 includes a plurality of operation buttons 3001, scroll buttons 3002, and a light emitting device 100 that displays various images. By operating the scroll button 3002, the screen displayed on the light emitting device 100 is scrolled.

図20は、発光装置100を適用した携帯情報端末(PDA:Personal Digital Assistants)の構成を示す斜視図である。情報携帯端末4000は、複数の操作ボタン4001および電源スイッチ4002と、各種の画像を表示する発光装置100とを備える。電源スイッチ4002を操作すると、住所録やスケジュール帳といった様々な情報が発光装置100に表示される。   FIG. 20 is a perspective view illustrating a configuration of a personal digital assistant (PDA) to which the light emitting device 100 is applied. The portable information terminal 4000 includes a plurality of operation buttons 4001, a power switch 4002, and a light emitting device 100 that displays various images. When the power switch 4002 is operated, various kinds of information such as an address book and a schedule book are displayed on the light emitting device 100.

なお、本発明に係る発光装置が適用される電子機器としては、図18から図20に例示した機器のほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。また、本発明に係る発光装置の用途は画像の表示に限定されない。例えば、電子写真方式の画像形成装置において露光により感光体ドラムに潜像を形成する露光装置としても本発明の発光装置は利用される。   Note that electronic devices to which the light emitting device according to the present invention is applied include, in addition to the devices illustrated in FIGS. 18 to 20, digital still cameras, televisions, video cameras, car navigation devices, pagers, electronic notebooks, electronic papers, Examples include calculators, word processors, workstations, videophones, POS terminals, printers, scanners, copiers, video players, devices equipped with touch panels, and the like. Further, the use of the light emitting device according to the present invention is not limited to the display of images. For example, the light emitting device of the present invention is also used as an exposure device for forming a latent image on a photosensitive drum by exposure in an electrophotographic image forming device.

第1実施形態に係る発光装置のブロック図である。1 is a block diagram of a light emitting device according to a first embodiment. 画素回路の回路図である。It is a circuit diagram of a pixel circuit. 発光装置の動作のタイミングチャートである。It is a timing chart of operation of a light emitting device. 初期化期間における画素回路の様子を示す回路図である。It is a circuit diagram which shows the mode of the pixel circuit in an initialization period. 補償期間内の動作期間における画素回路の様子を示す回路図である。It is a circuit diagram which shows the mode of the pixel circuit in the operation period in a compensation period. 補償期間内の保持期間における画素回路の様子を示す回路図である。It is a circuit diagram which shows the mode of the pixel circuit in the holding | maintenance period in a compensation period. 書込期間における画素回路の様子を示す回路図である。It is a circuit diagram which shows the mode of the pixel circuit in the writing period. 駆動期間における画素回路の様子を示す回路図である。It is a circuit diagram which shows the mode of the pixel circuit in a drive period. 対比例における階調電位と駆動電流の誤差との相関を示すグラフである。It is a graph which shows the correlation with the error of the gradation electric potential and drive current in contrast. 動作期間の時間長と駆動電流の誤差との相関を示すグラフである。It is a graph which shows the correlation with the time length of an operation period, and the error of a drive current. 階調電位と動作期間の時間長との相関を示すグラフである。It is a graph which shows the correlation with a gradation potential and the time length of an operation period. 信号線駆動回路内の単位回路のブロック図である。It is a block diagram of a unit circuit in a signal line drive circuit. 第1実施形態の効果を説明するためのグラフである。It is a graph for demonstrating the effect of 1st Embodiment. 第2実施形態に係る発光装置の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the light-emitting device which concerns on 2nd Embodiment. 第3実施形態における画素回路の回路図である。It is a circuit diagram of the pixel circuit in a 3rd embodiment. 第3実施形態に係る発光装置の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the light-emitting device which concerns on 3rd Embodiment. 変形例に係る画素回路の回路図である。It is a circuit diagram of a pixel circuit according to a modification. 電子機器(パーソナルコンピュータ)の斜視図である。It is a perspective view of an electronic device (personal computer). 電子機器(携帯電話機)の斜視図である。It is a perspective view of an electronic device (cellular phone). 電子機器(携帯情報端末)の斜視図である。It is a perspective view of an electronic device (personal digital assistant).

符号の説明Explanation of symbols

100……発光装置、10……素子部、12……走査線、14……信号線、16……給電線、30……駆動回路、32……走査線駆動回路、34……信号線駆動回路、36……電位制御回路、40……単位回路、42……電位生成部、44……電位選択部、46……時間調整部、U……画素回路、TDR……駆動トランジスタ、Tr1……第1スイッチング素子、Tr2……第1スイッチング素子、Tr3……第3スイッチング素子、Tr4……第4スイッチング素子、E……発光素子、PSL……選択期間、PRS……初期化期間、PCP……補償期間、PCP1……動作期間、PCP2……保持期間、PWR……書込期間、PDR……駆動期間、VDATA……階調電位。 DESCRIPTION OF SYMBOLS 100 ... Light-emitting device, 10 ... Element part, 12 ... Scanning line, 14 ... Signal line, 16 ... Feeding line, 30 ... Drive circuit, 32 ... Scanning line drive circuit, 34 ... Signal line drive Circuit 36... Potential control circuit 40... Unit circuit 42. Potential generator 44. Potential selection 46 46 Time adjustment U U Pixel circuit TDR Drive transistor Tr 1. ... 1st switching element, Tr2 ... 1st switching element, Tr3 ... 3rd switching element, Tr4 ... 4th switching element, E ... Light emitting element, PSL ... Selection period, PRS ... Initialization period, PCP ... Compensation period, PCP1 ... Operation period, PCP2 ... Holding period, PWR ... Writing period, PDR ... Driving period, VDATA ... Gradation potential.

Claims (9)

第1電極および第2電極を有する容量素子と、
前記第2電極にゲートが接続されるPチャネル型の駆動トランジスタと、
第1スイッチング素子と、
第2スイッチング素子と、
第3スイッチング素子と、
発光素子と、を具備する画素回路を駆動する方法であって、
初期化期間にて、初期化電位が供給される初期化線をオン状態の第2スイッチング素子を介して前記駆動トランジスタのゲートに接続し、
前記初期化期間の経過後の補償期間の動作期間において、信号線に設定された第1基準電位を前記第1電極にオン状態の前記第1スイッチング素子を介して供給するとともに前記駆動トランジスタのドレインとゲートとをオン状態の前記第3スイッチング素子を介して接続して、前記駆動トランジスタを導通させ、
前記補償期間の保持期間において、前記信号線に設定された第2基準電位をオン状態の前記第1スイッチング素子を介して前記第1電極に供給するとともに前記駆動トランジスタのドレインとゲートとをオン状態の前記第3スイッチング素子を介して接続して、前記駆動トランジスタをオフ状態に遷移させ、
前記補償期間の経過後の書込期間において、前記階調値に応じた階調電位を前記信号線から前記第1電極にオン状態の前記第1スイッチング素子を介して供給することで、前記駆動トランジスタのゲート・ソース間の電圧を前記階調値に応じた電圧に変化させ、
前記書込期間の経過後の駆動期間において、前記駆動トランジスタのゲート・ソース間の電圧に応じた駆動電流を前記発光素子に供給し、
前記階調電位の供給による前記駆動トランジスタのゲートの電位の変化量が大きいほど前記動作期間の時間長が短くなるように、前記補償期間における前記動作期間の時間長を設定する、
画素回路の駆動方法。
A capacitive element having a first electrode and a second electrode;
A P-channel driving transistor having a gate connected to the second electrode;
A first switching element;
A second switching element;
A third switching element;
A method of driving a pixel circuit comprising a light emitting element,
In the initialization period, an initialization line to which an initialization potential is supplied is connected to the gate of the driving transistor through the second switching element in the on state.
In the operation period of the compensation period after the initialization period has elapsed, the first reference potential set for the signal line is supplied to the first electrode via the first switching element in the on state, and the drain of the drive transistor And the gate are connected via the third switching element in the on state, and the driving transistor is made conductive,
In the holding period of the compensation period, the second reference potential set to the signal line is supplied to the first electrode through the first switching element in the on state, and the drain and gate of the driving transistor are turned on. Connected through the third switching element, and the drive transistor is shifted to an off state,
In the writing period after the compensation period has elapsed, the driving is performed by supplying a grayscale potential corresponding to the grayscale value from the signal line to the first electrode via the first switching element in the on state. Change the voltage between the gate and source of the transistor to a voltage corresponding to the gradation value,
In the driving period after the writing period has elapsed, a driving current corresponding to the voltage between the gate and source of the driving transistor is supplied to the light emitting element,
Setting the time length of the operation period in the compensation period so that the time length of the operation period becomes shorter as the amount of change in the gate potential of the driving transistor due to the supply of the gradation potential is larger;
A driving method of a pixel circuit.
前記書込期間において、前記駆動トランジスタのドレインとゲートとをオン状態の前記第3スイッチング素子を介して接続したうえで前記信号線から前記第1電極にオン状態の前記第1スイッチング素子を介して前記階調電位を供給することで、前記駆動電流の誤差が抑制されるように、前記駆動トランジスタのゲート・ソース間の電圧を、前記階調値に応じた電圧に変化させるとともに前記駆動トランジスタの閾値電圧に接近させる補償動作を行う、
請求項1に記載の画素回路の駆動方法。
In the writing period, the drain and gate of the driving transistor are connected via the third switching element in the on state, and then the signal line is connected to the first electrode via the first switching element in the on state. By supplying the gradation potential, the voltage between the gate and the source of the driving transistor is changed to a voltage corresponding to the gradation value so that an error in the driving current is suppressed, and Compensates to approach the threshold voltage,
The pixel circuit driving method according to claim 1.
前記発光素子の一方の電極は前記駆動トランジスタのドレインに接続され、
前記初期化期間、前記補償期間および前記書込期間において、前記発光素子の他方の電極に第1電位を供給することで、前記発光素子の閾値電圧を下回るように前記発光素子の両端間の電圧を設定し、
前記駆動期間において、前記発光素子の他方の電極に第2電位を供給することで、前記発光素子の閾値電圧を上回るように前記発光素子の両端間の電圧を設定する、
請求項1または請求項2に記載の画素回路の駆動方法。
One electrode of the light emitting element is connected to the drain of the driving transistor,
In the initialization period, the compensation period, and the writing period, a voltage between both ends of the light emitting element is set to be lower than a threshold voltage of the light emitting element by supplying a first potential to the other electrode of the light emitting element. Set
In the driving period, by setting a second potential to the other electrode of the light emitting element, a voltage between both ends of the light emitting element is set to exceed a threshold voltage of the light emitting element.
The pixel circuit driving method according to claim 1 .
前記駆動電流の経路上に設けられた第4スイッチング素子を備え、
前記補償期間および前記書込期間において前記第4スイッチング素子をオフ状態にする一方、前記駆動期間において前記第4スイッチング素子をオン状態にすることで前記駆動電流を前記発光素子に供給する、
請求項1または請求項2に記載の画素回路の駆動方法。
A fourth switching element provided on the drive current path;
The fourth switching element is turned off in the compensation period and the writing period, while the driving current is supplied to the light emitting element by turning on the fourth switching element in the driving period.
The pixel circuit driving method according to claim 1 .
前記階調値が所定値を下回る場合には、前記第1の補償動作の時間長を、前記階調値に依存しない所定値に設定する、
請求項1から請求項の何れかに記載の画素回路の駆動方法。
When the gradation value is below a predetermined value, the time length of the first compensation operation is set to a predetermined value independent of the gradation value;
The driving method of the pixel circuit according to claim 1, claim 4.
画素回路と、前記画素回路を駆動する駆動回路とを具備し、
前記画素回路は、
第1電極および第2電極を有する容量素子と、
前記第2電極にゲートが接続されたPチャネル型の駆動トランジスタと、
発光素子と、
信号線と前記第1電極との間に介在する第1スイッチング素子と、
前記駆動トランジスタのゲートの電位を初期化するための初期化電位が供給される初期化線と前記駆動トランジスタのゲートとの間に介在する第2スイッチング素子と、
前記駆動トランジスタのゲートとドレインとの間に介在する第3スイッチング素子と、を備え、
前記駆動回路は、
初期化期間において、前記第2スイッチング素子をオン状態にし、
前記初期化期間の経過後の補償期間の動作期間において、前記第2スイッチング素子をオフ状態にし、前記信号線に供給される電位を第1基準電位に設定するとともに前記第1スイッチング素子および前記第3スイッチング素子をオン状態にし、
前記補償期間の保持期間において、前記第2スイッチング素子をオフ状態にし、前記信号線に供給される電位を第2基準電位に設定するとともに前記第1スイッチング素子および前記第3スイッチング素子をオン状態にし、
前記補償期間の経過後の書込期間において、前記第1スイッチング素子をオン状態に維持するとともに、前記信号線に供給される電位を前記階調値に応じた階調電位に設定し、
前記書込期間の経過後の駆動期間において、前記第1スイッチング素子をオフ状態にし、
前記階調電位の供給による前記駆動トランジスタのゲートの電位の変化量が大きいほど前記動作期間の時間長が短くなるように、前記補償期間における前記動作期間の時間長を設定する、
発光装置。
A pixel circuit; and a drive circuit that drives the pixel circuit;
The pixel circuit includes:
A capacitive element having a first electrode and a second electrode;
A P-channel driving transistor having a gate connected to the second electrode;
A light emitting element;
A first switching element interposed between a signal line and the first electrode;
A second switching element interposed between an initialization line to which an initialization potential for initializing a gate potential of the driving transistor is supplied and a gate of the driving transistor;
A third switching element interposed between the gate and drain of the driving transistor,
The drive circuit is
In the initialization period, the second switching element is turned on.
In the operation period of the compensation period after the initialization period, the second switching element is turned off, the potential supplied to the signal line is set to the first reference potential, and the first switching element and the first switching element 3 Turn on the switching element,
In the holding period of the compensation period, the second switching element is turned off, the potential supplied to the signal line is set to a second reference potential, and the first switching element and the third switching element are turned on. ,
In the writing period after the compensation period has elapsed, the first switching element is maintained in an ON state, and the potential supplied to the signal line is set to a gradation potential corresponding to the gradation value.
In the driving period after the writing period, the first switching element is turned off,
Setting the time length of the operation period in the compensation period so that the time length of the operation period becomes shorter as the amount of change in the gate potential of the driving transistor due to the supply of the gradation potential is larger;
Light emitting device.
前記駆動回路は、
前記階調電位、前記第1基準電位及び前記第2基準電位のいずれかを選択して前記信号線に出力する電位選択部と、
前記電位選択部が前記第1基準電位から前記第2基準電位に変更する時期を前記階調値に応じて制御する時間調整部と、
を備える請求項に記載の発光装置。
The drive circuit is
A potential selection unit that selects any one of the gradation potential, the first reference potential, and the second reference potential and outputs the selected potential to the signal line;
A time adjustment unit that controls the timing at which the potential selection unit changes from the first reference potential to the second reference potential according to the gradation value;
A light-emitting device according to claim 6 .
前記駆動電流の経路上に設けられた第4スイッチング素子をさらに備え、
前記駆動回路は、前記補償期間および前記書込期間において前記第4スイッチング素子をオフ状態にする一方、前記駆動期間において前記第4スイッチング素子をオン状態にすることで、前記駆動電流を前記発光素子に供給する、
請求項6または請求項7に記載の発光装置。
A fourth switching element provided on the drive current path;
The driving circuit turns off the fourth switching element in the compensation period and the writing period, and turns on the fourth switching element in the driving period, thereby supplying the driving current to the light emitting element. To supply,
The light emitting device according to claim 6.
請求項から請求項の何れかに記載の発光装置を具備する電子機器。 An electronic device including the light-emitting device according to claim 8 claims 6.
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