JP5364743B2

JP5364743B2 - 半導体装置

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Inventors: 宏和菊池
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Description

本発明の実施形態は、半導体装置に関する。

配線層を複数積層させた積層構造を持つ半導体装置の多くは、所定の配線層の配線とこれとは異なる配線層の配線とを接続するためのビアを備えている。ビアには、単純に上層配線及び下層配線を接続させるものの他、更に、これら上層配線又は下層配線をビア中間部に形成されている中間配線に接続させるものもある。

このような中間配線と接続するビアは次のように形成される。ビア形成前、予め中間配線の端部にビア領域に掛かるようにビア接続部を形成しておく。続いて、上層配線形成前、ビアを埋め込むための下層配線に達するスルーホールを形成する。スルーホールは、ビアパターンのレジストマスクを用いてビア接続部が露出するまでエッチングしていき、ビア接続部が露出したら、このビア接続部をマスクとして更にエッチングを進めていくことで形成する。続いて、この形成されたスルーホールにタングステン（Ｗ）等のビア材料を埋め込む。最後に、ビアの上面に接続するように上層配線を形成することでビアを介して上層配線、中間配線及び下層配線が接続されることになる。

しかし、この方法の場合、ビアにはビア接続部との接続箇所において段差が形成されるため下層に行くほど細くなってしまい、下側の中間配線や下層配線とビアとの位置ずれが生じやすくなる。その結果、下側の中間配線や下層配線とビアとの接触面積を十分に確保できなくなる。したがって、この方法を用いる場合、ビアと配線との合わせずれを抑制すべくビアや配線に合わせずれマージンを付加する必要がある。但し、この場合、チップ面積の増大という問題が新たに生じることになる。

そこで、このようなビアと配線との合わせずれの問題を解消する方法として、スルーホール形成過程において中間配線も同時に除去し、スルーホールの側面に中間配線の端部を露出させる方法が提案されている。この場合、形成されたスルーホールに配線材料を埋め込めば、ビアの側面と中間配線の端部とを接続することができる。この方法を用いれば、セルフアラインでビアと中間配線とを接触させることが可能であり、ビアと配線との位置合わせが容易になる。

しかし、この方法を用いると、もし中間配線の断面を大きくできない場合、ビアと中間配線との十分な接触面積を確保することができず、接触抵抗が増大してしまう点が問題となる。

特開２０１０−１７７２７６号

本発明は、配線及びビア間接続の信頼性を向上させた半導体装置を提供することを目的とする。

実施形態に係る半導体装置は、半導体基板と、前記半導体基板上の異なる高さに配置され、配線が形成された複数の配線層と、前記配線層の積層方向に延びる柱状に形成され、異なる複数の前記配線層の配線間を電気的に接続するビアとを備える。前記配線の一部は、前記ビアの中間部において前記ビアに接触する中間配線であり、所定の前記配線層の中間配線は、前記ビアを前記積層方向に直交する方向で貫通し、且つ、上面、下面及び両側面において前記ビアと接触していることを特徴とする。
実施形態に係る半導体装置の製造方法は、半導体基板を形成する工程と、前記半導体基板上の異なる高さにおいて、配線が形成された配線層を複数積層する工程と、前記配線層の積層方向に延びる柱状に、異なる複数の前記配線層の配線間を電気的に接続するビアを形成する工程とを備える。前記ビアを形成する工程は、所定の前記配線層の配線である中間配線の上面、下面及び両側面が露出したスルーホールを形成する工程と、前記スルーホールに前記ビアの材料を埋め込む工程とを有することを特徴とする。

第１の実施形態に係る半導体装置のビア周辺部の斜視図である。本実施形態に係る半導体装置のビア周辺部の斜視図である。本実施形態に係る半導体装置のビア内における配線の配置例を示す図である。本実施形態に係る半導体装置の製造工程を説明する図である。本実施形態に係る半導体装置の製造工程を説明する図である。本実施形態に係る半導体装置の製造工程を説明する図である。本実施形態に係る半導体装置の製造工程を説明する図である。本実施形態に係る半導体装置の製造工程を説明する図である。本実施形態に係る半導体装置の製造工程を説明する図である。本実施形態に係る半導体装置の製造工程を説明する図である。本実施形態に係る半導体装置のビア周辺部の斜視図である。本実施形態に係る半導体装置のビア周辺部の斜視図である。本実施形態に係る半導体装置のビア内における配線の配置例を示す図である。第２の実施形態に係る半導体装置のビア周辺部の斜視図である。本実施形態に係る半導体装置のビア周辺部の斜視図である。本実施形態に係る半導体装置の製造工程を説明する図である。本実施形態に係る半導体装置のビア周辺部の斜視図である。第３の実施形態に係る半導体装置のビア周辺部の斜視図である。本実施形態に係る半導体装置のビア周辺部の斜視図である。本実施形態に係る半導体装置のビア周辺部の斜視図である。比較例に係る半導体装置のビア内における配線の配置図である。

以下、図面を参照しながら実施形態に係る半導体装置について説明する。
［第１の実施形態］
先ず、第１の実施形態に係る半導体装置の構造について説明する。

図１は、本実施形態に係る半導体装置の斜視図である。図２は、本実施形態に係る半導体装置の内部構造を分かりやすくするため、図１に示す半導体装置の一部を取り除いた図である。

本実施形態の半導体装置は、トランジスタ及び配線が形成されたシリコン（Ｓｉ）基板１０５と、このシリコン基板１０５上のｚ方向に積層された下層配線層１１０、絶縁層１１５、第１配線層１２０及び絶縁層１２５とを備える。また、下層配線層１１０の上面を下端とし、絶縁層１２５の上面を上端とするｚ方向に柱状に形成されたビア１６０を備える。

下層配線層１１０は、下層配線１１１及びこの下層配線１１１の周辺に形成された絶縁膜１１２からなる。この下層配線１１１は、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の導電膜から構成され、ビア１６０の下面に接続している。

第１配線層１２０は、第１配線１２１及びこの第１配線１２１の両側に形成された絶縁膜１２２からなる。第１配線１２１は、タングステン、アルミニウム、銅等の導電膜から構成され、図２に示すようにビア１６０の内部をｘ方向に貫通するように形成されている。

なお、以下において、ビア１６０の上面と底面との間に配置された第１配線１２１のような配線を「中間配線」と呼ぶこともある。

ビア１６０は、層１２５、１２０及び１１５を貫通するよう、形成されたスルーホール１６０´をタングステン、アルミニウム、銅等の導電膜を埋め込むことにより形成される。ビア１６０は、スルーホール１６０´の形成時にエッチングされず残存した第１配線（中間配線）１２１と、この第１配線１２１の上面、下面及び両側面において接触するように形成される。その結果、下層配線１１１及び第１配線１２１はビア１６０によって電気的に接続されることになる。

なお、ｚ方向から見た第１配線１２１とビア１６０との位置関係は図３のようになる。図中点線で囲まれた領域は、ビア１６０の形成領域を示している。また、図中の一点鎖線は図１のＡ−Ａ´断面を示している。図３から、第１配線１２１は、ビア１６０をｘ方向に貫通するように形成されていることが分かる。

次に、本実施形態に係る半導体装置の製造方法を図４〜図１０を参照して説明する。

始めに、図４に示すように、周知の方法によって、トランジスタ及び配線が形成されたシリコン基板１０５を形成する。

続いて、図５に示すように、シリコン基板１０５上に下層配線層１１０を形成する。その際、始めに、下層配線層１１０の絶縁膜１１２となる絶縁材料（導電膜）を積層する。続いて、リソグラフィ法を用いて下層配線１１１部分の絶縁材料を除去する。最後に、ダマシン法を用いて、絶縁膜材料の除去された部分に配線材料を埋め込み下層配線１１１を形成する。ここで、下層配線１１１をビア１６０の形成領域を囲むように形成させることで、ビア１６０の底面全体に下層配線１１１を接触させることができる。その結果、ビア１６０と下層配線１１１との接触抵抗を抑制することができる。

なお、下層配線層１１０は、上記工程の他、下層配線１１１を先に形成する工程でも形成することができる。具体的には、始めに、下層配線１１１の配線材料を積層する。続いて、積層した配線材料をリソグラフィ法によって加工し下層配線１１１を形成する。最後に、下層配線１１１の周辺に絶縁膜１１２となる絶縁材料を埋め込み、この絶縁材料の上面をＣＭＰ等によって下層配線１１１の上面が露出するまで平坦化する。
以上が、下層配線層１１０の形成工程となる。

続いて、図６に示すように、下層配線層１１０上に、絶縁層１１５となる層１１５´を成膜する。これによって、下層配線１１１と後に形成する第１配線１２１との短絡を防ぐことができる。

続いて、図７に示すように、絶縁層となる層１１５´上に第１配線層１２０となる層１２０´を下層配線層１１０の形成工程と同様に形成する。これによって、ｘ方向に延びる第１配線１２１が形成される。また、第１配線１２１のｙ方向の両側には、絶縁膜１２２となる膜１２２´が形成される。

続いて、図８に示すように、第１配線層となる層１２０´上に絶縁層１２５となる層１２５´を形成する。これによって、第１配線１２１の更に上層に配線を設ける場合、第１配線１２１とこの上層配線との短絡を防ぐことができる。

ここで、ビア１６０の中間部で接触する第１配線１２１は、図３に示すように、ビア１６０を貫通するように配置しておく。

続いて、図９に示すように、絶縁層となる層１２５´上に犠牲膜１７０を形成する。続いて、リソグラフィ法を用いて、この犠牲膜１７０上にビア１６０のパターンＰが形成されたレジスト１７５を形成する。

続いて、図１０に示すように、ＲＩＥ等の異方性エッチングによって下層配線層１１０上面に達するスルーホール１６０´を形成する。その際、レジスト１７５をマスクとして犠牲膜１７０にビア１６０のパターンＰを転写し、層１２５´〜１１５´を加工する。これら層１２５´〜１１５´は、ビア１６０の材料の良好な埋め込み特性を得るために、垂直又は順テーパ形状になるように加工する。なお、このスルーホール１６０´の形成において、途中で第１配線１２１が露出することになるが、この第１配線１２１が残存するように、配線材料及び絶縁材料のエッチング選択比等の条件を適切に設定して異方性エッチングを実行する。それによって、層１２５´〜１１５´は、ビア１６０のパターンＰ内において第１配線１２１の下側及び両側面付近の部分１１５ａ及び１２２ａ（以下、「残存絶縁膜」と呼ぶこともある）を除いて除去される。ここまでで、第１配線１２１は、スルーホール１６０´内において、上面が露出した状態となる。

続いて、図２に示すように、第１配線１２１の下側及び両側に残った残存絶縁膜１１５ａ及び１２２ａを等方性エッチングによって除去する。その結果、第１配線１２１は、スルーホール１６０´をｘ方向に横切り、スルーホール１６０´内において上面、下面及び両側面が露出したいわゆる空中配線となる。

なお、等方性エッチングには、残存絶縁膜１１５ａ及び１２２ａの材料を溶解する薬液を用いたウェットエッチングを用いることができる。この場合、薬液が第１配線１２１の下にも周り込んでくれるため、スルーホール１６０´のアスペクト比が大きい場合であっても残存絶縁膜１１５ａ及び１２２ａを除去することができる。

また、等方性エッチングには、上記ウェットエッチングの他、スルーホール１６０´の開口部から残存絶縁膜１１５ａ及び１２２ａに向けてプラズマを照射するドライエッチングを用いることもできる。この場合、ウェットエッチングよりも制御性に優れており、絶縁膜の精密な除去が可能である。

最後に、スルーホール１６０´内にバリアメタル及びタングステン、アルミニウム、銅等の配線材料を埋め込む。これによって、第１配線１２１の上面、下面及び両側面において接触するビア１６０が形成される。その結果、ビア１６０と２つの配線１１１及び１２１とを電気的に接続することができる。その後、不要な配線材料をＣＭＰによって除去する。
以上の製造工程によって、図１に示す半導体装置を製造することができる。

以上、本実施形態によれば、引っ掛け構造を用いてビアと中間配線とを接触させる場合と比べ、セルフアラインにより確実にビアと中間配線との接触を確保することができる。また、本実施形態の場合、引っ掛け構造を用いた場合のようにビア途中でビア径が縮小することもないため、ビアと中間配線との接触面積をより確保しやすいため、ビアのサイズの縮小も容易である。さらに、ビアと中間配線とをビア側面で接触させる場合に比べ、ビアと中間配線との接触面積を大きく確保することができるため、接触抵抗を大幅に削減することができる。

なお、図１の製造工程の後、更に、ビア１６０、絶縁層１２５上に上層配線層１５０を形成しても良い。この上層配線層１５０は、図１１に示すように、ビア１６０の上面に接触する上層配線１５１及びこの上層配線１５１の周辺に形成された絶縁膜１５２からなる。ここで、この上層配線１５１を、ビア１６０の形成領域を囲むように形成しておけば、ビア１６０の上面全体に上層配線１５１を接触させることができ、これによってビア１６０と上層配線１５１との接触抵抗を抑制することができる。このように図１１の製造工程を経ることによって、ビア１６０と３つの配線１１１、１２１及び１５１とを電気的に接続することができる。

次に、本実施形態に係る半導体装置の他の例をいくつか説明する。

図１２は、図１に示す半導体装置において中間配線を複数備えた場合の例である。図１２の場合、第１配線１２１の他、その上層に第２配線１３１及び第３配線１４１の計３つの中間配線を有する。

図１２に示す半導体装置は、前述の図６に示す製造工程の後、図７及び図８に示す製造工程を所望の中間配線数分（３回）だけ繰り返すことで製造することができる。つまり、絶縁層１１５となる層１１５´上に、配線層１２０となる層１２０´、絶縁層１２５となる層１２５´、配線層１３０となる層１３０´、絶縁層１３５となる層１３５´、配線層１４０となる層１４０´及び絶縁層１４５となる層１４５´となる層を順次積層すれば良い。なお、配線層となる層１２０´と同様、配線層となる層１３０´は、ｘ方向に延びる第２配線１３１とその両側に配置された絶縁膜１３２からなり、配線層となる層１４０´は、ｘ方向に延びる第３配線１４１とその両側に配置された絶縁膜１４２からなる。

このように、本実施形態では、図７及び図８に示す製造工程を繰り返すだけで容易に多層配線構造を有する半導体装置を製造することができる。

図１３は、ビア（Ｖｉａ）を貫通する中間配線Ｌ１を２本配置させた例である。この例は、側壁加工等によって中間配線Ｌ１を太くできない場合に有効である。なお、側壁加工とは、リソグラフィ限界以下の線幅のパターンを形成する加工方法である。具体的には、所望の線幅の倍ピッチのレジストパターンを形成する。そして、レジストスリミング後に下層膜を加工して芯材パターンを形成した後に側壁を堆積する。最後に、芯材を剥離した上で下層膜を加工する。以上が側壁加工の工程となる。

このように、ビア内に中間配線Ｌ１を２本貫通させることで、ビアと中間配線Ｌ１との接触面積を図３に示すような１本だけ貫通させる場合よりも約２倍に増大させることができる。なお、ビア内を貫通する本数については、２本に限らず３本以上あっても良い。

［第２の実施形態］
第２の実施形態では、ビア中間部に接触する中間配線のうちビアの上部にある中間配線については配線端部でビア側面に接触させ、下側の中間配線については第１の実施形態と同様、ビア内を貫通させるようにする。

図１４は、第２の実施形態に係る半導体装置の斜視図であり、図１５は、本実施形態に係る半導体装置の内部構造を分かりやすくするため、図１４に示す半導体装置の一部を取り除いた図である。

本実施形態の半導体装置は、第１の実施形態に係る半導体装置のシリコン基板１０５〜絶縁層１２５と同様のシリコン基板２０５〜絶縁層２２５を備える。更に、本実施形態の場合、絶縁層２２５上に第２配線層２３０及び絶縁層２３５を備える。

第２配線層２３０は、図１５に示すように、第２配線（中間配線）２３１及びこの第２配線２３１の両側に形成された絶縁膜２３２からなる。第２配線２３１は、図１５に示すようにビア２６０が埋め込まれるスルーホール２６０´の内壁でその端部が露出するように形成されている。また、第２配線２３１は、第１配線２２１（中間配線）よりも断面積（線幅）が大きく形成されている。

次に、本実施形態に係る半導体装置の製造方法について説明する。

始めに、シリコン基板２０５の形成から絶縁層２２５となる層２２５´の積層までを、第１の実施形態におけるシリコン基板１０５の形成から絶縁層となる層１２５´の形成までと同様に実行する。

続いて、図１６に示すように、絶縁層となる層２２５´上に第２配線層２３０となる層２３０´を形成する。これによって、ｘ方向に延びる第２配線２３１となる膜２３１´が形成される。また、第２配線２３１´のｙ方向の両側には、絶縁膜２３２となる膜２３２´が形成される。

続いて、図１５に示すように、配線層となる層２３０´上に絶縁層２３５となる層２３５´を積層する。これによって、第２配線２３１の更に上層に配線を設ける場合、第２配線２３１とこの上層配線との短絡を防ぐことができる。絶縁層となる層２３５´の上面から下層配線層２１０の上面に達するスルーホール２６０´を形成する。この際、断面積が小さい第１配線２１１については、第１の実施形態と同様に除去せず、断面積が大きい第２配線となる膜２３１´については除去し、第２配線２３１が形成する。これによって、第３配線２３１の端部と後に形成されるビア２６０の側面とを接触させることができる。本実施形態の場合、上側の第２配線２３１は、下側の第１配線２２１に比べて断面積が大きいことから、ビア２６０の側面のみで接触させた場合であっても、ある程度の接触面積を確保することができ、接触抵抗を小さくすることができる。

最後に、図１４に示すように、スルーホール２６０´内にバリアメタル及びタングステン、アルミニウム、銅等の配線材料を埋め込む。これによってビア２６０が形成され、下層配線２１１、第１配線２２１及び第２配線２３１は電気的に接続されることになる。その後、不要な配線材料をＣＭＰによって除去する。
以上の製造工程によって、図１３に示す半導体装置を製造することができる。

なお、図１７に示すように、第１の実施形態と同様、上記製造工程の後、更に、ビア２６０及び絶縁層２３５上に、ビア２６０の形成領域を囲むように配置された上層配線２５１と、この上層配線２５１の周辺に配置された絶縁膜２５２からなる上層配線層２５０を形成しても良い。

また、本実施形態の第２配線２３１のようにビア側面で接触させる中間配線を有する配線層を複数積層させることも可能である。この場合、図１６と同様の製造工程を所望の層数分だけ繰り返せば良い。

以上、本実施形態によれば、第１の実施形態と同様の効果を得られるばかりでなく、断面の大きい上側の中間配線をビア側面で接触させることで、下側の中間配線とビアとの接触面積を損なうことなく、より配線層数の多い半導体装置を提供することができる。

［第３の実施形態］
第３の実施形態は、ビア中間部に接触する中間配線のうちビアの最も下側にある中間配線について、スルーホール形成時にこの中間配線の下側に残る残存絶縁膜を除去する工程を省略して製造した半導体装置となる。

図１８は、第３の実施形態に係る半導体装置の斜視図であり、図１９は、本実施形態に係る半導体装置の内部構造を分かりやすくするため、図１８に示す半導体装置の一部を取り除いた図である。

本実施形態の半導体装置は、第３の実施形態に係る半導体装置のシリコン基板１０５〜絶縁層１２５と同様のシリコン基板３０５〜絶縁層３２５を備える。更に、本実施形態の場合、絶縁層３２５上に第２配線層２３０及び絶縁層２３５を備える。但し、本実施形態では、後述のようにスルーホール３６０´形成時における第１配線３２１（中間配線）の下側に残る残存絶縁膜を除去しない事から、絶縁層３１５のうち第１配線３２１の下側には残存絶縁膜３１５ａが形成されている。

第２配線層３３０は、図１９に示すように、ｘ方向に延びる第２配線３３１（中間配線）及びこの第２配線３３１の両側に形成された絶縁膜３３２からなる。この第２配線３３１は、第１配線３２１と同様、上面、下面及び両側面においてビア３６０と接触している。

本実施形態に係る半導体装置は、図６に示す製造工程の後に図７及び図８に示す製造工程を２回繰り返す点と、図２に示す製造工程において第１配線３２１の下側にある残存絶縁膜３１５ａを除去する工程を省略する点を除いて、第１の実施形態と同様の製造工程によって製造することができる。

第１の実施形態でも述べたように、スルーホール形成時に中間配線の下側に残る残存絶縁膜は、等方性のエッチングによって除去される。したがって、配線の幅がビア径に対して小さい場合であっても、スルーホールの底面に近い残存絶縁膜を除去する場合、スルーホールのアスペクト比によっては、ビア径が拡大してしまう。一方、全ての残存絶縁膜の除去を省略してしまった場合、図２１で示すように、下側の中間配線は、より上側の中間配線の下側に残されたテーパ状の残存絶縁膜（図２１中太線で示す）で覆われることになる。そのため、下側の中間配線のスルーホール内における露出面積が損なわれることになり、最悪の場合、ビアと下側の中間配線とが接触しないという事態が生じてしまう。

その点、本実施形態によれば、ビアと中間配線との接触面積を確保できるばかりでなく、最も下側の中間配線の下側に残った残存絶縁膜の除去を省略するため、その分、ビア径の拡大を抑制することができる。

なお、図２０に示すように、第１の実施形態と同様、ビア２６０及び絶縁層２４５上に、ビア２６０の形成領域を囲むように配置された上層配線２５１と、この上層配線２５１の周辺に配置された絶縁膜２５２からなる上層配線層２４５を形成しても良い。

［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０５、２０５、３０５・・・シリコン基板、１１０、１２０、１３０、１４０、１５０、２１０、２２０、２３０、２５０、３１０、３２０、３３０、３５０・・・配線層、１１１、１２１、１３１、１４１、１５１、２１１、２２１、２３１、２５１、３１１、３２１、３３１、３５１・・・配線、１１２、１２２、１３２、１４２、１５２、２１２、２２２、２３２、２５２、３１２、３２２、３３２、３５２・・・絶縁膜、１１５、１２５、１３５、１４５、２１５、２２５、２３５、３１５、３２５、３３５・・・絶縁層、１１５ａ、１２２ａ、３１５ａ・・・残存絶縁膜、１１５´、１２５´、１３５´、１４５´、２１５´、２２５´・・・絶縁層となる層、１２０´、１３０´、２２０´、２３０´・・・配線層となる層、１２２´、２２２´、２３２´・・・絶縁膜となる膜、１２５´・・・絶縁層となる層、１６０、２６０、３６０・・・ビア、１６０´、２６０´、３６０´・・・スルーホール、１７０・・・犠牲膜、１７５・・・レジスト、２３１´・・・配線となる膜。

Claims

半導体基板と、
前記半導体基板上の異なる高さに配置され、配線が形成された複数の配線層と、
前記配線層の積層方向に延びる柱状に形成され、異なる複数の前記配線層の配線間を電気的に接続する１つの導電膜からなるビアと
を備え、
前記配線の一部は、前記ビアの中間部において前記ビアに接触する中間配線であり、
所定の前記配線層の中間配線は、前記ビアを前記積層方向に直交する方向で貫通し、且つ、上面、下面及び両側面において前記ビアと接触している
ことを特徴とする半導体装置。
所定の前記ビアを貫通する中間配線は、互いに平行に延びる複数の配線からなる
ことを特徴とする請求項１記載の半導体装置。
他の所定の前記配線層の中間配線は、端部において前記ビアの側面に接触し、前記ビアと貫通する中間配線と電気的に接続される
ことを特徴とする請求項１又は２記載の半導体装置。
前記端部においてビアの側面に接触する中間配線は、前記ビアを貫通する中間配線よりも断面積が大きい
ことを特徴とする請求項３記載の半導体装置。
他の所定の前記配線層の中間配線は、前記ビアを前記積層方向に直交する方向で貫通し、且つ、少なくとも上面において前記ビアと接触している
ことを特徴とする請求項１記載の半導体装置。
半導体基板を形成する工程と、
前記半導体基板上の異なる高さにおいて、配線が形成された配線層を複数積層する工程と、
前記配線層の積層方向に延びる柱状に、異なる複数の前記配線層の配線間を電気的に接続するビアを形成する工程と
を備え、
前記配線の一部は、前記ビアの中間部において前記ビアに接触する中間配線であり、
前記ビアを形成する工程は、
前記複数の配線層のうち第１配線層の中間配線の上面を露出し、且つ、前記複数の配線層のうち前記第１配線層とは異なる第２配線層の中間配線の上面、下面及び当該中間配線の延伸方向と交差する方向を向く両側面が露出したスルーホールを形成する工程と、
前記スルーホールに前記ビアの材料を埋め込む工程と
を有する
ことを特徴とする半導体装置の製造方法。
前記スルーホールを形成する工程は、前記中間配線の下面を等方性のウェットエッチングを用いて前記スルーホール内で露出させる工程を有する
ことを特徴とする請求項６記載の半導体装置の製造方法。
前記スルーホールを形成する工程は、前記中間配線の下面を等方性のドライエッチングを用いて前記スルーホール内で露出させる工程を有する
ことを特徴とする請求項６記載の半導体装置の製造方法。