JP5355063B2

JP5355063B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP5355063B2
Application number: JP2008320103A
Authority: JP
Inventors: 正顕樋口; 博松葉; 良夫小澤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-12-16
Filing date: 2008-12-16
Publication date: 2013-11-27
Anticipated expiration: 2028-12-16
Also published as: JP2010147103A

Description

本発明は、半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.

現在、電荷蓄積層に電荷トラップ用の電荷蓄積絶縁膜を用いた電荷トラップ型の不揮発性半導体記憶装置が開発されている（例えば、特許文献１を参照）。この電荷トラップ型の不揮発性半導体記憶装置では、トンネル絶縁膜を通して電荷蓄積絶縁膜に注入された電荷を、電荷蓄積絶縁膜中のトラップ準位にトラップさせることで、電荷蓄積絶縁膜に電荷が蓄積される。代表的な電荷トラップ型の不揮発性半導体記憶装置としては、ＭＯＮＯＳ型或いはＳＯＮＯＳ型の不揮発性半導体記憶装置が知られており、電荷蓄積絶縁膜の材料としては、シリコン窒化膜等が用いられる。 Currently, a charge trapping nonvolatile semiconductor memory device using a charge trapping insulating film for charge trapping as a charge storage layer has been developed (see, for example, Patent Document 1). In this charge trap type nonvolatile semiconductor memory device, charges are accumulated in the charge storage insulating film by trapping the charge injected into the charge storage insulating film through the tunnel insulating film at the trap level in the charge storage insulating film. Is done. As a typical charge trapping type nonvolatile semiconductor memory device, a MONOS type or SONOS type nonvolatile semiconductor memory device is known, and a silicon nitride film or the like is used as a material of the charge storage insulating film.

上述した電荷トラップ型の不揮発性半導体記憶装置では、電荷消去速度の増加を目的とした、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜からなる積層構造（ＯＮＯ構造）を有するトンネル絶縁膜が提案されている（例えば、特許文献２を参照）。しかし、電荷消去特性及び電荷保持特性が共に優れた不揮発性半導体記憶装置が必ずしも提案されているとは言えなかった。
特開２００４−１５８８１０号公報特開２００６−２１６２１５号公報 In the above-described charge trap type nonvolatile semiconductor memory device, a tunnel insulating film having a laminated structure (ONO structure) composed of a silicon oxide film, a silicon nitride film, and a silicon oxide film has been proposed for the purpose of increasing the charge erasing speed. (For example, refer to Patent Document 2). However, it has not been said that a nonvolatile semiconductor memory device having both excellent charge erasing characteristics and charge holding characteristics has been proposed.
JP 2004-158810 A JP 2006-216215 A

本発明は、電荷消去特性及び電荷保持特性に優れた半導体装置及びその製造方法を提供することを目的としている。 An object of the present invention is to provide a semiconductor device excellent in charge erasing characteristics and charge holding characteristics and a method for manufacturing the same.

本発明の第一の視点にかかる半導体装置は、半導体領域と、前記半導体領域の表面に形成されたトンネル絶縁膜と、前記トンネル絶縁膜の表面に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜の表面に形成されたブロック絶縁膜と、前記ブロック絶縁膜の表面に形成された制御ゲート電極と、を具備する半導体装置であって、前記トンネル絶縁膜は、前記半導体領域の表面に形成され、シリコン及び酸素を主成分として含有する第１の領域と、前記第１の領域の表面に形成され、シリコン及び窒素を主成分として含有する第２の領域と、前記電荷蓄積絶縁膜の裏面に形成され、シリコン及び酸素を主成分として含有する第３の領域と、前記第２の領域と前記第３の領域との間に形成され、シリコン、窒素及び酸素を含有し、前記第２の領域の窒素濃度よりも低い窒素濃度を有し、前記第３の領域の酸素濃度よりも低い酸素濃度を有する第４の領域と、を含むことを特徴とする。 A semiconductor device according to a first aspect of the present invention includes a semiconductor region, a tunnel insulating film formed on the surface of the semiconductor region, a charge storage insulating film formed on the surface of the tunnel insulating film, and the charge storage A semiconductor device comprising: a block insulating film formed on a surface of the insulating film; and a control gate electrode formed on the surface of the block insulating film, wherein the tunnel insulating film is formed on the surface of the semiconductor region A first region containing silicon and oxygen as main components, a second region formed on the surface of the first region and containing silicon and nitrogen as main components, and a back surface of the charge storage insulating film. Formed between the second region and the third region, containing silicon, nitrogen and oxygen, and the second region containing silicon and oxygen as main components. Territory Has a lower nitrogen concentration than the nitrogen concentration, characterized in that it comprises a fourth region having a lower oxygen concentration than the oxygen concentration in the third region.

本発明の第二の視点にかかる半導体装置の製造方法は、半導体領域と、前記半導体領域の表面に形成されたトンネル絶縁膜と、前記トンネル絶縁膜の表面に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜の表面に形成されたブロック絶縁膜と、前記ブロック絶縁膜の表面に形成された制御ゲート電極と、を具備し、前記トンネル絶縁膜が、前記半導体領域の表面に形成され、シリコン及び酸素を主成分として含有する第１の領域と、前記第１の領域の表面に形成され、シリコン及び窒素を主成分として含有する第２の領域と、前記電荷蓄積絶縁膜の裏面に形成され、シリコン及び酸素を主成分として含有する第３の領域と、前記第２の領域と前記第３の領域との間に形成され、シリコン、窒素及び酸素を含有し、前記第２の領域の窒素濃度よりも低い窒素濃度を有し、前記第３の領域の酸素濃度よりも低い酸素濃度を有する第４の領域と、を含む半導体装置の製造方法であって、前記第４の領域を形成する工程は、前記第２の領域を形成する工程と、第３の領域を形成する工程との間に第４の領域となる絶縁膜を堆積することで行われることを特徴とする。 A semiconductor device manufacturing method according to a second aspect of the present invention includes a semiconductor region, a tunnel insulating film formed on the surface of the semiconductor region, a charge storage insulating film formed on the surface of the tunnel insulating film, A block insulating film formed on the surface of the charge storage insulating film, and a control gate electrode formed on the surface of the block insulating film, the tunnel insulating film is formed on the surface of the semiconductor region, A first region containing silicon and oxygen as main components, a second region containing silicon and nitrogen as main components, and formed on the back surface of the charge storage insulating film. A third region containing silicon and oxygen as main components, and formed between the second region and the third region, containing silicon, nitrogen, and oxygen; Nitrogen concentration And a fourth region having an oxygen concentration lower than that of the third region and a step of forming the fourth region. Is performed by depositing an insulating film serving as a fourth region between the step of forming the second region and the step of forming the third region.

本発明によれば、電荷消去特性及び電荷保持特性に優れた半導体装置及びその製造方法を提供することができる。 According to the present invention, it is possible to provide a semiconductor device having excellent charge erasing characteristics and charge holding characteristics and a method for manufacturing the same.

以下、本発明の実施形態に係る半導体装置（電荷蓄積層に電荷トラップ用の電荷蓄積絶縁膜を用いた電荷トラップ型の不揮発性半導体記憶装置）について説明する。 Hereinafter, a semiconductor device according to an embodiment of the present invention (a charge trap type nonvolatile semiconductor memory device using a charge trapping charge storage insulating film as a charge storage layer) will be described.

（第１の実施形態）
図１〜図３を用いて、第１の実施形態に係る半導体装置の基本的な構成について概略的に説明する。 (First embodiment)
The basic configuration of the semiconductor device according to the first embodiment will be schematically described with reference to FIGS.

図１は、本発明の第１の実施形態に係る半導体装置の構成を模式的に示した断面図であり、主としてメモリセルトランジスタの構成を示した図である。図１（ａ）はチャネル長方向（ビット線方向）に沿った断面図であり、図１（ｂ）はチャネル幅方向（ワード線方向）に沿った断面図である。 FIG. 1 is a cross-sectional view schematically showing the configuration of the semiconductor device according to the first embodiment of the present invention, and mainly shows the configuration of a memory cell transistor. 1A is a cross-sectional view along the channel length direction (bit line direction), and FIG. 1B is a cross-sectional view along the channel width direction (word line direction).

図１（ａ）及び図１（ｂ）に示すように、半導体基板（シリコン基板）１０１の表面にはトンネル絶縁膜１０２が形成され、トンネル絶縁膜１０２の表面には電荷蓄積絶縁膜１０３が形成されている。電荷蓄積絶縁膜１０３の表面にはブロック絶縁膜１０４が形成され、ブロック絶縁膜１０４の表面には制御ゲート電極１０５が形成されている。そして、メモリセルトランジスタを覆うように層間絶縁膜１０６が形成されている。また、隣接するメモリセルトランジスタ間には素子分離絶縁膜１０７が形成されている。 As shown in FIGS. 1A and 1B, a tunnel insulating film 102 is formed on the surface of a semiconductor substrate (silicon substrate) 101, and a charge storage insulating film 103 is formed on the surface of the tunnel insulating film 102. Has been. A block insulating film 104 is formed on the surface of the charge storage insulating film 103, and a control gate electrode 105 is formed on the surface of the block insulating film 104. An interlayer insulating film 106 is formed so as to cover the memory cell transistor. An element isolation insulating film 107 is formed between adjacent memory cell transistors.

また、トンネル絶縁膜１０２は、半導体基板１０１の表面に形成された酸化膜（第１の領域）１０２ａと、酸化膜１０２ａの表面に形成された窒化膜（第２の領域）１０２ｂと、窒化膜１０２ｂの表面に形成された酸窒化膜（第４の領域）１０２ｃと、酸窒化膜１０２ｃの表面に形成された酸化膜（第３の領域）１０２ｄと、を具備している。 The tunnel insulating film 102 includes an oxide film (first region) 102a formed on the surface of the semiconductor substrate 101, a nitride film (second region) 102b formed on the surface of the oxide film 102a, and a nitride film. An oxynitride film (fourth region) 102c formed on the surface of 102b and an oxide film (third region) 102d formed on the surface of the oxynitride film 102c are provided.

酸化膜１０２ａ及び酸化膜１０２ｄは、シリコン及び酸素を主成分として含有する例えばシリコン酸化膜である。窒化膜１０２ｂは、シリコン及び窒素を主成分として含有する例えばシリコン窒化膜である。酸窒化膜１０２ｃは、シリコン、窒素及び酸素を主成分として含有する例えばシリコン酸窒化膜である。 The oxide film 102a and the oxide film 102d are, for example, silicon oxide films containing silicon and oxygen as main components. The nitride film 102b is, for example, a silicon nitride film containing silicon and nitrogen as main components. The oxynitride film 102c is, for example, a silicon oxynitride film containing silicon, nitrogen, and oxygen as main components.

図２は、窒化膜１０２ｂ及び酸窒化膜１０２ｃの深さ方向の窒素濃度分布を示している。図２（ａ）は、第１の実施形態のトンネル絶縁膜１０２の構成を概略的に示した断面図である。図２（ｂ）は、窒化膜１０２ｂ及び酸窒化膜１０２ｃにおける窒素濃度分布を示している。 FIG. 2 shows the nitrogen concentration distribution in the depth direction of the nitride film 102b and the oxynitride film 102c. FIG. 2A is a cross-sectional view schematically showing the configuration of the tunnel insulating film 102 of the first embodiment. FIG. 2B shows the nitrogen concentration distribution in the nitride film 102b and the oxynitride film 102c.

図２に示すように、酸窒化膜１０２ｃの窒素濃度は、窒化膜１０２ｂと酸窒化膜１０２ｃとの境界から酸化膜１０２ｄと酸窒化膜１０２ｃとの境界に向かって減少している。酸素濃度は逆に、窒化膜１０２ｂと酸窒化膜１０２ｃとの境界から酸化膜１０２ｄと酸窒化膜１０２ｃとの境界に向かって増加している。また、（Ａ）の窒素濃度分布は窒素濃度が一定の割合で減少している場合の分布であり、（Ｂ）の分布は（Ａ）の分布の場合と比較して窒素が多く、酸素が少ない場合の分布である。また、（Ｃ）の分布は（Ａ）の分布の場合と比較して窒素が少なく、酸素が多い場合である。 As shown in FIG. 2, the nitrogen concentration of the oxynitride film 102c decreases from the boundary between the nitride film 102b and the oxynitride film 102c toward the boundary between the oxide film 102d and the oxynitride film 102c. Conversely, the oxygen concentration increases from the boundary between the nitride film 102b and the oxynitride film 102c toward the boundary between the oxide film 102d and the oxynitride film 102c. Further, the nitrogen concentration distribution in (A) is a distribution when the nitrogen concentration decreases at a constant rate, and the distribution in (B) has more nitrogen and oxygen than the distribution in (A). The distribution is small. Further, the distribution of (C) is a case where there is less nitrogen and more oxygen than the distribution of (A).

図３は、メモリセルトランジスタの電荷消去動作時と電荷消去動作後について示したエネルギーバンド図である。図３（ａ）は比較例（トンネル絶縁膜がＯＮＯ構造）の電荷消去動作時のエネルギーバンド図であり、図３（ｂ）は、第１の実施形態のメモリセルトランジスタの電荷消去動作時のエネルギーバンド図であり、図３（ｃ）は、第１の実施形態のメモリセルトランジスタの電荷消去後（電荷保持時）のエネルギーバンド図である。 FIG. 3 is an energy band diagram showing the charge erasing operation and after the charge erasing operation of the memory cell transistor. 3A is an energy band diagram at the time of charge erasing operation of the comparative example (the tunnel insulating film is ONO structure), and FIG. 3B is a diagram at the time of charge erasing operation of the memory cell transistor of the first embodiment. FIG. 3C is an energy band diagram after charge erasure (during charge retention) of the memory cell transistor of the first embodiment.

図３（ａ）に示すように、トンネル絶縁膜１０２が、酸化膜１０２ａ、窒化膜１０２ｂ及び酸化膜１０２ｅのＯＮＯ構造であった場合、窒化膜１０２ｂの価電子帯端よりも酸化膜１０２ｅの価電子帯端の方が正孔（ホール）に対するエネルギー障壁が高いため、電荷消去動作時（正孔注入時）には正孔に対する酸化膜１０２ｅの障壁によって電荷蓄積絶縁膜１０３への正孔の注入が妨げられる。そのため、窒化膜１０２ｂのポテンシャル井戸に正孔がトラップされる。 As shown in FIG. 3A, when the tunnel insulating film 102 has the ONO structure of the oxide film 102a, the nitride film 102b, and the oxide film 102e, the valence of the oxide film 102e is more than the valence band edge of the nitride film 102b. Since the electron band edge has a higher energy barrier against holes, holes are injected into the charge storage insulating film 103 by the barrier of the oxide film 102e against holes during the charge erasing operation (hole injection). Is disturbed. Therefore, holes are trapped in the potential well of the nitride film 102b.

本実施形態のトンネル絶縁膜１０２では、窒化膜１０２ｂと酸化膜１０２ｄとの間に酸窒化膜１０２ｃが形成されている。このため、図３（ｂ）に示すように、正孔は障壁に遮られることなく電荷蓄積絶縁膜１０３に注入され、正孔がトンネル絶縁膜１０２内にトラップされることがなくなる。そのため、正孔トラップに起因する消去特性の飽和が抑制され、良好な消去特性を得ることができる。 In the tunnel insulating film 102 of the present embodiment, an oxynitride film 102c is formed between the nitride film 102b and the oxide film 102d. For this reason, as shown in FIG. 3B, holes are injected into the charge storage insulating film 103 without being blocked by a barrier, and holes are not trapped in the tunnel insulating film 102. For this reason, saturation of the erasing characteristics due to hole traps is suppressed, and good erasing characteristics can be obtained.

また本実施形態では、図３（ｃ）に示すように、電荷保持時には酸窒化膜１０２ｃ及び酸化膜１０２ｄが正孔に対して障壁として機能するため、電荷保持特性の劣化を抑制することが可能である。 In the present embodiment, as shown in FIG. 3C, the oxynitride film 102c and the oxide film 102d function as a barrier against holes during charge retention, so that deterioration of charge retention characteristics can be suppressed. It is.

その結果、本実施形態では良好な電荷消去特性及び電荷保持特性を有するメモリセルトランジスタを得ることが可能である。 As a result, in this embodiment, it is possible to obtain a memory cell transistor having good charge erasing characteristics and charge holding characteristics.

なお、図３（ｂ）及び図３（ｃ）に示すように、（Ｂ）（図２の（Ｂ）に対応）の場合、消去動作時に低電界側から正孔に対する障壁が小さくなることで、消去速度が向上する。また、（Ｃ）（図２の（Ｃ）に対応）の場合、電荷蓄積絶縁膜１０３に蓄積された正孔に対するトンネル絶縁膜１０２側のエネルギー障壁が高くなることで、消去時の電荷保持特性が向上する。 As shown in FIGS. 3B and 3C, in the case of (B) (corresponding to (B) of FIG. 2), the barrier against holes is reduced from the low electric field side during the erase operation. , Erase speed is improved. In the case of (C) (corresponding to (C) in FIG. 2), the energy barrier on the tunnel insulating film 102 side with respect to the holes accumulated in the charge storage insulating film 103 is increased, so that the charge retention characteristics at the time of erasing are increased. Will improve.

図１、図４〜図７を用いて、第１の実施形態に係る半導体装置の基本的な製造方法について概略的に説明する。 A basic manufacturing method of the semiconductor device according to the first embodiment will be schematically described with reference to FIGS. 1 and 4 to 7.

図４〜図７は、本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。図４（ａ）〜図７（ａ）はビット線方向に沿った断面図であり、図４（ｂ）〜図７（ｂ）はワード線方向に沿った断面図である。 4 to 7 are cross-sectional views schematically showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention. 4A to 7A are cross-sectional views along the bit line direction, and FIGS. 4B to 7B are cross-sectional views along the word line direction.

まず、図４に示すように、所望の不純物をドーピングした半導体基板１０１の表面を７００℃の酸素雰囲気に晒すことで、酸化膜（第１の領域）１０２ａとして厚さ１．５ｎｍ程度のシリコン酸化膜を形成する。さらに、ＡＬＤ（Atomic Layer Deposition）法を用いて厚さ３．５ｎｍ程度のシリコン窒化膜を堆積する。その後、基板温度７００℃の酸素ラジカルを含む雰囲気で、シリコン窒化膜の少なくとも表面領域を酸化し、窒化膜（第２の領域）１０２ｂ及び酸窒化膜（第４の領域）１０２ｃとして、図２（ｂ）に示すような窒素濃度分布をもつシリコン窒化膜及びシリコン酸窒化膜を形成する。その後、ジクロロシランとオゾンガスを用いて、基板温度５５０℃でＡＬＤ法を用いて、酸化膜（第３の領域）１０２ｄとして厚さ０．５ｎｍ程度のシリコン酸化膜を堆積する。これにより、厚さ６ｎｍ程度の酸化膜１０２ａ、窒化膜１０２ｂ、酸窒化膜１０２ｃ及び酸化膜１０２ｄからなる積層構造のトンネル絶縁膜１０２が形成される。 First, as shown in FIG. 4, by exposing the surface of a semiconductor substrate 101 doped with a desired impurity to an oxygen atmosphere at 700 ° C., silicon oxide having a thickness of about 1.5 nm is formed as an oxide film (first region) 102a. A film is formed. Further, a silicon nitride film having a thickness of about 3.5 nm is deposited using an ALD (Atomic Layer Deposition) method. Thereafter, at least the surface region of the silicon nitride film is oxidized in an atmosphere containing oxygen radicals at a substrate temperature of 700 ° C. to form a nitride film (second region) 102b and an oxynitride film (fourth region) 102c in FIG. A silicon nitride film and a silicon oxynitride film having a nitrogen concentration distribution as shown in FIG. Thereafter, a silicon oxide film having a thickness of about 0.5 nm is deposited as an oxide film (third region) 102d by using ALD at a substrate temperature of 550 ° C. using dichlorosilane and ozone gas. As a result, a tunnel insulating film 102 having a stacked structure including the oxide film 102a, the nitride film 102b, the oxynitride film 102c, and the oxide film 102d having a thickness of about 6 nm is formed.

続いて、ＣＶＤ（Chemical Vapor Deposition）法を用いて電荷蓄積絶縁膜１０３となる厚さ５ｎｍ程度のシリコン窒化膜を堆積し、さらに電荷蓄積絶縁膜１０３上にＣＶＤ法を用いて加工マスク材１０８を堆積する。 Subsequently, a silicon nitride film having a thickness of about 5 nm to be the charge storage insulating film 103 is deposited by using a CVD (Chemical Vapor Deposition) method, and a processing mask material 108 is formed on the charge storage insulating film 103 by using the CVD method. accumulate.

次に、図５に示すように、レジストマスク（図示せず）を用いたＲＩＥ（Reactive Ion Etching）法により、加工マスク材１０８、電荷蓄積絶縁膜１０３、トンネル絶縁膜１０２を順次エッチングし、さらに、露出した半導体基板を深さ１００ｎｍ程度エッチングして、素子分離溝１０７ａを形成する。 Next, as shown in FIG. 5, the processing mask material 108, the charge storage insulating film 103, and the tunnel insulating film 102 are sequentially etched by RIE (Reactive Ion Etching) using a resist mask (not shown). Then, the exposed semiconductor substrate is etched by a depth of about 100 nm to form an element isolation groove 107a.

次に、図６に示すように、塗布法によって、シリコン酸化膜を形成し、ＣＭＰ（chemical mechanical polishing）法によって平坦化して素子分離絶縁膜１０７を形成する。その後、加工マスク材１０８を除去し、ＡＬＤ法によってブロック絶縁膜１０４となる厚さ１３ｎｍ程度のアルミナ膜を堆積する。次に、ＣＶＤ法によって制御ゲート電極１０５となる不純物をドーピングした多結晶シリコンを堆積し、加工マスク材１０９を堆積する。 Next, as shown in FIG. 6, a silicon oxide film is formed by a coating method, and planarized by a CMP (chemical mechanical polishing) method to form an element isolation insulating film 107. Thereafter, the processing mask material 108 is removed, and an alumina film having a thickness of about 13 nm to be the block insulating film 104 is deposited by ALD. Next, polycrystalline silicon doped with impurities to be the control gate electrode 105 is deposited by CVD, and a processing mask material 109 is deposited.

次に、図７に示すように、レジストマスク（図示せず）を用いたＲＩＥ法により、加工マスク材１０９、制御ゲート電極膜１０５、ブロック絶縁膜１０４及び電荷蓄積絶縁膜１０３を順次エッチングして、幅および間隔が約２０ｎｍ程度の複数のゲート構造を形成する。このとき、トンネル絶縁膜１０２の表面が露出する。続いて、イオン注入法と熱アニールによりソース／ドレイン用の不純物拡散層（図示せず）を形成する。 Next, as shown in FIG. 7, the processing mask material 109, the control gate electrode film 105, the block insulating film 104, and the charge storage insulating film 103 are sequentially etched by RIE using a resist mask (not shown). A plurality of gate structures having a width and interval of about 20 nm are formed. At this time, the surface of the tunnel insulating film 102 is exposed. Subsequently, an impurity diffusion layer (not shown) for source / drain is formed by ion implantation and thermal annealing.

次に、図１に示すように、加工マスク材１０９を除去し、塗布法を用いて層間絶縁膜１０６となるシリコン酸化膜を形成し、ＣＭＰ法によって平坦化する。その後、周知の技術を用いて配線層等（図示せず）を形成して、不揮発性半導体記憶装置を完成させる。 Next, as shown in FIG. 1, the processing mask material 109 is removed, a silicon oxide film to be the interlayer insulating film 106 is formed by a coating method, and planarized by a CMP method. Thereafter, a wiring layer or the like (not shown) is formed using a well-known technique to complete the nonvolatile semiconductor memory device.

上記第１の実施形態によれば、酸化膜１０２ａ上に形成したシリコン窒化膜を酸化することで、所望の窒素濃度分布を持った酸窒化膜１０２ｃを形成することができる。 According to the first embodiment, an oxynitride film 102c having a desired nitrogen concentration distribution can be formed by oxidizing the silicon nitride film formed on the oxide film 102a.

次に、図８〜図１３を用いて、第１の実施形態の変形例に係る半導体装置の基本的な構成について概略的に説明する。なお、各図中の（Ａ）の窒素濃度分布は窒素濃度が一定の割合で減少している場合の分布であり、各図中の（Ｂ）の分布は（Ａ）の分布の場合と比較して窒素が多く、酸素が少ない場合の分布である。また、各図中の（Ｃ）の分布は（Ａ）の分布の場合と比較して窒素が少なく、酸素が多い場合である。 Next, a basic configuration of a semiconductor device according to a modification of the first embodiment will be schematically described with reference to FIGS. The nitrogen concentration distribution in (A) in each figure is a distribution when the nitrogen concentration decreases at a constant rate, and the distribution in (B) in each figure is compared with the distribution in (A). This is the distribution when there is a lot of nitrogen and a little oxygen. Further, the distribution of (C) in each figure is a case where there is less nitrogen and more oxygen than the distribution of (A).

図９、図１１、図１３は、メモリセルトランジスタの電荷消去動作時と電荷消去動作後（電荷保持時）について示したエネルギーバンド図である。 FIGS. 9, 11 and 13 are energy band diagrams showing the charge erasing operation and after the charge erasing operation (when holding the charge) of the memory cell transistor.

（変形例１）
図８（ａ）は、トンネル絶縁膜１０２の構成を概略的に示した断面図である。図８（ｂ）は、酸窒化膜１０２ｆにおける窒素濃度分布を示している。 (Modification 1)
FIG. 8A is a cross-sectional view schematically showing the configuration of the tunnel insulating film 102. FIG. 8B shows a nitrogen concentration distribution in the oxynitride film 102f.

図８（ａ）に示すように、本変形例では、上述した実施形態と同様に酸化膜１０２ａ（第１の領域）及び酸化膜１０２ｄ（第３の領域）を有しており、上述した実施形態で窒化膜１０２ｂ及び酸窒化膜１０２ｃであった領域を酸窒化膜（シリコン酸窒化膜）１０２ｆとしている。その他の基本的な構成は上述した実施形態と同様である。 As shown in FIG. 8A, this modification has an oxide film 102a (first region) and an oxide film 102d (third region) as in the above-described embodiment. A region which is the nitride film 102b and the oxynitride film 102c in the form is an oxynitride film (silicon oxynitride film) 102f. Other basic configurations are the same as those of the above-described embodiment.

図８（ｂ）に示すように、酸窒化膜１０２ｆの窒素濃度は、酸化膜１０２ａと酸窒化膜１０２ｆとの境界から酸化膜１０２ｄと酸窒化膜１０２ｆとの境界に向かって減少している。酸素濃度は逆に、酸化膜１０２ａと酸窒化膜１０２ｆとの境界から酸化膜１０２ｄと酸窒化膜１０２ｆとの境界に向かって増加している。なお、酸窒化膜１０２ｆが形成された領域は、仮想的に２つの領域からなり、窒素濃度が一定値以上（あるいは酸素濃度が一定値以下）の領域が第２の領域１０２ｆ１に対応し、窒素濃度が一定値よりも低い（あるいは酸素濃度が一定値よりも高い）領域が第４の領域１０２ｆ２に対応する。 As shown in FIG. 8B, the nitrogen concentration of the oxynitride film 102f decreases from the boundary between the oxide film 102a and the oxynitride film 102f toward the boundary between the oxide film 102d and the oxynitride film 102f. Conversely, the oxygen concentration increases from the boundary between the oxide film 102a and the oxynitride film 102f toward the boundary between the oxide film 102d and the oxynitride film 102f. Note that the region where the oxynitride film 102f is formed is virtually composed of two regions, and a region where the nitrogen concentration is equal to or higher than a certain value (or the oxygen concentration is equal to or less than a certain value) corresponds to the second region 102f1, and A region where the concentration is lower than a certain value (or the oxygen concentration is higher than a certain value) corresponds to the fourth region 102f2.

図９（ａ）は、本変形例のメモリセルトランジスタの電荷消去動作時のエネルギーバンド図であり、図９（ｂ）は、本変形例のメモリセルトランジスタの電荷消去後（電荷保持時）のエネルギーバンド図である。 FIG. 9A is an energy band diagram at the time of charge erasing operation of the memory cell transistor of this modification, and FIG. 9B is a diagram after charge erasing of the memory cell transistor of this modification (at the time of charge holding). It is an energy band figure.

図９（ａ）に示すように、電荷消去動作時には、上述した実施形態と同様に、図３（ａ）に示すような障壁がなくなるため、正孔がポテンシャル井戸にトラップされることなく電荷蓄積絶縁膜１０３に注入される。これにより、第１の実施形態と同様、正孔トラップに起因する消去特性の飽和が抑制され、良好な消去特性を得ることができる。 As shown in FIG. 9A, during the charge erasing operation, as in the above-described embodiment, the barrier as shown in FIG. 3A is eliminated, so that the charge is stored without trapping holes in the potential well. It is injected into the insulating film 103. As a result, as in the first embodiment, saturation of the erasing characteristics due to hole traps is suppressed, and good erasing characteristics can be obtained.

また、図９（ｂ）に示すように電荷保持時には、酸窒化膜１０２ｆ及び酸化膜１０２ｄが正孔に対して障壁として機能するため、電荷保持特性の劣化を抑制することが可能である。 In addition, as shown in FIG. 9B, during charge retention, the oxynitride film 102f and the oxide film 102d function as a barrier against holes, so that deterioration of charge retention characteristics can be suppressed.

（変形例２）
図１０（ａ）は、トンネル絶縁膜１０２の構成を概略的に示した断面図である。図１０（ｂ）は、窒化膜１０２ｂ及び酸窒化膜１０２ｇにおける窒素濃度分布を示している。 (Modification 2)
FIG. 10A is a cross-sectional view schematically showing the configuration of the tunnel insulating film 102. FIG. 10B shows the nitrogen concentration distribution in the nitride film 102b and the oxynitride film 102g.

図１０（ａ）に示すように、本変形例では、上述した実施形態と同様に酸化膜１０２ａ（第１の領域）及び窒化膜１０２ｂ（第２の領域）を有しており、上述した実施形態で酸窒化膜１０２ｃ及び酸化膜１０２ｄであった領域を酸窒化膜（シリコン酸窒化膜）１０２ｇとしている。その他の基本的な構成は上述した実施形態と同様である。 As shown in FIG. 10A, the present modification example includes an oxide film 102a (first region) and a nitride film 102b (second region) as in the above-described embodiment. A region that is the oxynitride film 102c and the oxide film 102d in the form is an oxynitride film (silicon oxynitride film) 102g. Other basic configurations are the same as those of the above-described embodiment.

図１０（ｂ）に示すように、酸窒化膜１０２ｇの窒素濃度は、窒化膜１０２ｂと酸窒化膜１０２ｇとの境界から電荷蓄積絶縁膜１０３と酸窒化膜１０２ｇとの境界に向かって減少している。酸素濃度は逆に、窒化膜１０２ｂと酸窒化膜１０２ｇとの境界から電荷蓄積絶縁膜１０３と酸窒化膜１０２ｇとの境界に向かって増加している。なお、酸窒化膜１０２ｇが形成された領域は仮想的に２つの領域からなり、酸素濃度が一定値以上（あるいは窒素濃度が一定値以下）の領域が第３の領域１０２ｇ１に対応し、酸素濃度が一定値よりも低い（あるいは窒素濃度が一定値よりも高い）領域が第４の領域１０２ｇ２に対応する。 As shown in FIG. 10B, the nitrogen concentration of the oxynitride film 102g decreases from the boundary between the nitride film 102b and the oxynitride film 102g toward the boundary between the charge storage insulating film 103 and the oxynitride film 102g. Yes. Conversely, the oxygen concentration increases from the boundary between the nitride film 102b and the oxynitride film 102g toward the boundary between the charge storage insulating film 103 and the oxynitride film 102g. Note that the region where the oxynitride film 102g is formed is virtually composed of two regions, and a region where the oxygen concentration is equal to or higher than a certain value (or nitrogen concentration is equal to or less than a certain value) corresponds to the third region 102g1, The region where is lower than a certain value (or the nitrogen concentration is higher than the certain value) corresponds to the fourth region 102g2.

図１１（ａ）は、本変形例のメモリセルトランジスタの電荷消去動作時のエネルギーバンド図であり、図１１（ｂ）は、本変形例のメモリセルトランジスタの電荷消去後（電荷保持時）のエネルギーバンド図である。 FIG. 11A is an energy band diagram at the time of charge erasing operation of the memory cell transistor of the present modification, and FIG. 11B is a diagram after charge erasing of the memory cell transistor of the present modification (at the time of charge holding). It is an energy band figure.

図１１（ａ）に示すように、電荷消去動作時には、上述した実施形態と同様に、図３（ａ）に示すような障壁がなくなるため、正孔がポテンシャル井戸にトラップされることなく電荷蓄積絶縁膜１０３に注入される。これにより、第１の実施形態と同様、正孔トラップに起因する消去特性の飽和が抑制され、良好な消去特性を得ることができる。 As shown in FIG. 11A, during the charge erasing operation, the barrier as shown in FIG. 3A disappears as in the above-described embodiment, so that holes are not trapped in the potential well and accumulated. It is injected into the insulating film 103. As a result, as in the first embodiment, saturation of the erasing characteristics due to hole traps is suppressed, and good erasing characteristics can be obtained.

また、図１１（ｂ）に示すように電荷保持時には、酸窒化膜１０２ｇが正孔に対して障壁として機能するため、電荷保持特性の劣化を抑制することが可能である。 In addition, as shown in FIG. 11B, at the time of charge retention, the oxynitride film 102g functions as a barrier against holes, so that deterioration of charge retention characteristics can be suppressed.

（変形例３）
図１２（ａ）は、トンネル絶縁膜１０２の構成を概略的に示した断面図である。図１２（ｂ）は、酸窒化膜１０２ｈにおける窒素濃度分布を示している。 (Modification 3)
FIG. 12A is a cross-sectional view schematically showing the configuration of the tunnel insulating film 102. FIG. 12B shows a nitrogen concentration distribution in the oxynitride film 102h.

図１２（ａ）に示すように、本変形例では、上述した実施形態と同様に酸化膜１０２ａを有しており、上述した実施形態で窒化膜１０２ｂ、酸窒化膜１０２ｃ及び酸化膜１０２ｄであった領域を酸窒化膜（シリコン酸窒化膜）１０２ｈとしている。その他の基本的な構成は上述した実施形態と同様である。 As shown in FIG. 12A, this modification has an oxide film 102a as in the above-described embodiment. In the above-described embodiment, the nitride film 102b, the oxynitride film 102c, and the oxide film 102d are formed. This region is an oxynitride film (silicon oxynitride film) 102h. Other basic configurations are the same as those of the above-described embodiment.

図１２（ｂ）に示すように、酸窒化膜１０２ｈの窒素濃度は、酸化膜１０２ａと酸窒化膜１０２ｈとの境界から電荷蓄積絶縁膜１０３と酸窒化膜１０２ｈとの境界に向かって減少している。酸素濃度は逆に、酸化膜１０２ａと酸窒化膜１０２ｈとの境界から電荷蓄積絶縁膜１０３と酸窒化膜１０２ｈとの境界に向かって増加している。なお、酸窒化膜１０２ｈが形成された領域は仮想的に３つの領域からなり、窒素濃度が一定値以上（あるいは酸素濃度が一定値以下）の領域が第２の領域１０２ｈ１に対応し、酸素濃度が一定値よりも高い（あるいは、窒素濃度が一定値よりも低い）領域が第３の領域１０２ｈ２に対応し、第２の領域１０２ｈ１と第３の領域１０２ｈ２との間の領域が第４の領域１０２ｈ３に対応する。 As shown in FIG. 12B, the nitrogen concentration of the oxynitride film 102h decreases from the boundary between the oxide film 102a and the oxynitride film 102h toward the boundary between the charge storage insulating film 103 and the oxynitride film 102h. Yes. Conversely, the oxygen concentration increases from the boundary between the oxide film 102a and the oxynitride film 102h toward the boundary between the charge storage insulating film 103 and the oxynitride film 102h. Note that the region where the oxynitride film 102h is formed is virtually composed of three regions, and a region where the nitrogen concentration is equal to or higher than a certain value (or the oxygen concentration is equal to or less than a certain value) corresponds to the second region 102h1, and the oxygen concentration Is higher than a certain value (or the nitrogen concentration is lower than a certain value) corresponds to the third region 102h2, and the region between the second region 102h1 and the third region 102h2 is the fourth region. Corresponds to 102h3.

図１３（ａ）は、本変形例のメモリセルトランジスタの電荷消去動作時のエネルギーバンド図であり、図１３（ｂ）は、本変形例のメモリセルトランジスタの電荷消去後（電荷保持時）のエネルギーバンド図である。 FIG. 13A is an energy band diagram at the time of charge erasing operation of the memory cell transistor of this modification, and FIG. 13B is a diagram after charge erasing of the memory cell transistor of this modification (at the time of charge holding). It is an energy band figure.

図１３（ａ）に示すように、電荷消去動作時には、上述した実施形態と同様に、図３（ａ）に示すような障壁がなくなるため、正孔がポテンシャル井戸にトラップされることなく電荷蓄積絶縁膜１０３に注入される。これにより、第１の実施形態と同様、正孔トラップに起因する消去特性の飽和が抑制され、良好な消去特性を得ることができる。 As shown in FIG. 13A, during the charge erasing operation, as in the above-described embodiment, the barrier as shown in FIG. 3A is eliminated, so that charges are accumulated without trapping holes in the potential well. It is injected into the insulating film 103. As a result, as in the first embodiment, saturation of the erasing characteristics due to hole traps is suppressed, and good erasing characteristics can be obtained.

また、図１３（ｂ）に示すように電荷保持時には、酸窒化膜１０２ｈが正孔に対して障壁として機能するため、電荷保持特性の劣化を抑制することが可能である。 Further, as shown in FIG. 13B, at the time of charge holding, the oxynitride film 102h functions as a barrier against holes, so that deterioration of charge holding characteristics can be suppressed.

なお、上述した各変形例では、酸化膜１０２ａ上に形成されたシリコン窒化膜を酸化量を制御して酸化することで、図８（ｂ）、図１０（ｂ）及び図１２（ｂ）に示すような窒素濃度分布を有するシリコン酸窒化膜を形成するこが可能である。 In each of the above-described modified examples, the silicon nitride film formed on the oxide film 102a is oxidized by controlling the oxidation amount, so that FIG. 8B, FIG. 10B, and FIG. It is possible to form a silicon oxynitride film having a nitrogen concentration distribution as shown.

また、酸化膜１０２ａ上に形成されたシリコン窒化膜の酸化時における酸化温度を低温から高温（７００度以上）へと制御することで、図２、図８、図１０及び図１２中の（Ｂ）、（Ａ）または（Ｃ）に示す窒素濃度分布を有するシリコン酸窒化膜を形成することができる。 Further, by controlling the oxidation temperature at the time of oxidation of the silicon nitride film formed on the oxide film 102a from a low temperature to a high temperature (700 degrees or more), (B in FIG. 2, FIG. 8, FIG. 10 and FIG. 12). ), (A), or (C), a silicon oxynitride film having a nitrogen concentration distribution can be formed.

また、上述した実施形態では、窒化膜を酸化することで、所望の窒素濃度分布を有する酸窒化膜を形成した。しかし、ＡＬＤ法を用いた製造方法でも所望の窒素濃度分布を有する酸窒化膜を形成することが可能である。以下に、形成方法の一例を説明する。 In the embodiment described above, the oxynitride film having a desired nitrogen concentration distribution is formed by oxidizing the nitride film. However, an oxynitride film having a desired nitrogen concentration distribution can be formed even by a manufacturing method using the ALD method. Below, an example of a formation method is demonstrated.

まず、Ｓｉソースガス（例えばＳｉＨ_２Ｃｌ_２）を用い、１原子層分のシリコンを形成する。次に、活性酸素（例えばＯ_２ラジカル、Ｏラジカル、Ｏ_３等）を流量ｘで供給し、シリコン層を酸化する。続いて、窒化系ガス（例えばＮＨラジカル、ＮＨ_３等）を流量ｙで供給し、シリコン酸化膜を窒化する。これにより、シリコン酸窒化膜が形成される。そして、該酸窒化膜上に１原子層分のシリコン層を形成し、流量ｘ及び流量ｙを適宜変更することで、窒素濃度及び酸素濃度が変化した酸窒化膜が形成される。このようにして、所望の膜厚になるまで濃度に変化を与えた酸窒化膜を堆積することで、所望の窒素濃度分布及び酸素濃度分布を有する酸窒化膜を形成することが可能である。 First, silicon of one atomic layer is formed using a Si source gas (for example, SiH ₂ Cl ₂ ). Next, active oxygen (for example, O ₂ radical, O radical, O _3, etc.) is supplied at a flow rate x to oxidize the silicon layer. Subsequently, a nitriding gas (for example, NH radical, NH ₃ or the like) is supplied at a flow rate y to nitride the silicon oxide film. Thereby, a silicon oxynitride film is formed. Then, a silicon layer for one atomic layer is formed on the oxynitride film, and the flow rate x and the flow rate y are appropriately changed, thereby forming an oxynitride film in which the nitrogen concentration and the oxygen concentration are changed. In this manner, by depositing an oxynitride film having a changed concentration until a desired film thickness is obtained, an oxynitride film having a desired nitrogen concentration distribution and oxygen concentration distribution can be formed.

なお、上述した実施形態では、ＣＶＤ法を用いて窒化膜１０２ｂを形成しているが、厚めに形成した酸化膜１０２ａを直接アンモニアガス雰囲気で熱窒化することにより、窒化膜１０２ｂを形成してもよい。この場合には、窒化膜１０２ｂ中に水素が含有されるため、正孔のトラップ密度が減少する。そのため消去飽和現象をさらに抑制できる。さらには、水素原子を含んだ窒素系ガス、例えばＮＨ_３ガスを用いたプラズマにより、厚めに形成した酸化膜１０２ａを直接窒化することによって、窒化膜１０２ｂを形成しても良い。なお、希ガスと窒化系ガスの混合ガスを用いたプラズマによって酸化膜１０２ａを窒化することで、窒化膜１０２ｂを形成してもよい。プラズマを用いた場合には、低温での窒化が可能となり、酸化膜１０２ａへの窒素の拡散が抑制され、低電界リーク電流の増加を抑制することができる。 In the above-described embodiment, the nitride film 102b is formed using the CVD method. However, the nitride film 102b may be formed by directly thermally nitriding the thick oxide film 102a in an ammonia gas atmosphere. Good. In this case, since the nitride film 102b contains hydrogen, the hole trap density decreases. Therefore, the erase saturation phenomenon can be further suppressed. Further, the nitride film 102b may be formed by directly nitriding the thick oxide film 102a with a plasma using a nitrogen-based gas containing hydrogen atoms, for example, NH ₃ gas. Note that the nitride film 102b may be formed by nitriding the oxide film 102a with plasma using a mixed gas of a rare gas and a nitriding gas. In the case of using plasma, nitridation at low temperature is possible, diffusion of nitrogen into the oxide film 102a is suppressed, and an increase in low electric field leakage current can be suppressed.

（第２の実施形態）
第２の実施形態は、３次元積層技術ＢｉＣＳ（Bit Cost Scalable）を用いた３次元構造を有する不揮発性半導体記憶装置である。 (Second Embodiment)
The second embodiment is a non-volatile semiconductor memory device having a three-dimensional structure using a three-dimensional stacking technology BiCS (Bit Cost Scalable).

図１４及び図１５を用いて、本発明の第２の実施形態に係る半導体装置の基本的な構成について概略的に説明する。 The basic configuration of the semiconductor device according to the second embodiment of the present invention will be schematically described with reference to FIGS.

図１４は、本発明の第２の実施形態に係るメモリセルトランジスタの構成を示した図である。図１４（ａ）は、チャネル長方向に沿った断面図であり、図１４（ｂ）は、斜視図である。 FIG. 14 is a diagram showing a configuration of a memory cell transistor according to the second embodiment of the present invention. FIG. 14A is a cross-sectional view along the channel length direction, and FIG. 14B is a perspective view.

図１４に示すように、円柱状の半導体領域（シリコン領域）２０１の表面、すなわち周囲にはトンネル絶縁膜２０２が形成されている。トンネル絶縁膜２０２の表面には電荷蓄積絶縁膜２０３が形成され、電荷蓄積絶縁膜２０３の表面にはブロック絶縁膜２０４が形成されている。ブロック絶縁膜２０４の表面には制御ゲート電極２０５が形成され、ブロック絶縁膜２０４及び制御ゲート電極２０５は層間絶縁膜２０６に覆われている。 As shown in FIG. 14, a tunnel insulating film 202 is formed on the surface of a cylindrical semiconductor region (silicon region) 201, that is, around it. A charge storage insulating film 203 is formed on the surface of the tunnel insulating film 202, and a block insulating film 204 is formed on the surface of the charge storage insulating film 203. A control gate electrode 205 is formed on the surface of the block insulating film 204, and the block insulating film 204 and the control gate electrode 205 are covered with an interlayer insulating film 206.

また、トンネル絶縁膜２０２は、半導体領域２０１の表面に形成された酸化膜（第１の領域）２０２ａと、酸化膜２０２ａの表面に形成された窒化膜（第２の領域）２０２ｂと、窒化膜２０２ｂの表面に形成された酸窒化膜（第４の領域）２０２ｃと、酸窒化膜２０２ｃの表面に形成された酸化膜（第３の領域）２０２ｄと、を具備している。 The tunnel insulating film 202 includes an oxide film (first region) 202a formed on the surface of the semiconductor region 201, a nitride film (second region) 202b formed on the surface of the oxide film 202a, and a nitride film. An oxynitride film (fourth region) 202c formed on the surface of 202b and an oxide film (third region) 202d formed on the surface of the oxynitride film 202c are provided.

酸化膜２０２ａ及び酸化膜２０２ｄは、シリコン及び酸素を主成分として含有する例えばシリコン酸化膜である。窒化膜２０２ｂは、シリコン及び窒素を主成分として含有する例えばシリコン窒化膜である。酸窒化膜２０２ｃは、シリコン、窒素及び酸素を主成分として含有する例えばシリコン酸窒化膜である。 The oxide film 202a and the oxide film 202d are, for example, silicon oxide films containing silicon and oxygen as main components. The nitride film 202b is, for example, a silicon nitride film containing silicon and nitrogen as main components. The oxynitride film 202c is, for example, a silicon oxynitride film containing silicon, nitrogen, and oxygen as main components.

なお、メモリセルトランジスタの幅および隣接メモリセルトランジスタの間隔は、ともに５０ｎｍ程度である。 The width of the memory cell transistor and the interval between adjacent memory cell transistors are both about 50 nm.

図１５は、本発明の第２の実施形態に係るメモリセルトランジスタが縦方向（チャネル長線方向）に連続して設けられている構造を示している。図１５（ａ）は、チャネル長方向に沿った断面図であり、図１５（ｂ）は、チャネル長方向に垂直な方向に沿った断面図である。 FIG. 15 shows a structure in which memory cell transistors according to the second embodiment of the present invention are continuously provided in the vertical direction (channel long line direction). FIG. 15A is a cross-sectional view along the channel length direction, and FIG. 15B is a cross-sectional view along the direction perpendicular to the channel length direction.

図１５に示すように、図１４で説明したメモリセルトランジスタが、半導体基板２００上に連続して積層されている。 As shown in FIG. 15, the memory cell transistors described with reference to FIG. 14 are continuously stacked on a semiconductor substrate 200.

また、図１５では、メモリセルトランジスタを２層形成している場合を示しているが、必要に応じて何層積層しても構わない。 FIG. 15 shows a case where two layers of memory cell transistors are formed, but any number of layers may be stacked as necessary.

上述した第１の実施形態と同様に、本実施形態のトンネル絶縁膜２０２では、窒化膜２０２ｂと酸化膜２０２ｄとの間に酸窒化膜２０２ｃが形成されている。このため、第１の実施形態と同様に、正孔は障壁に遮られることなく電荷蓄積絶縁膜２０３に注入され、正孔がトンネル絶縁膜２０２内にトラップされることがなくなる。そのため、正孔トラップに起因する、消去特性の飽和が抑制され、良好な消去特性を得ることができる。 Similar to the first embodiment described above, in the tunnel insulating film 202 of this embodiment, the oxynitride film 202c is formed between the nitride film 202b and the oxide film 202d. Therefore, as in the first embodiment, holes are injected into the charge storage insulating film 203 without being blocked by a barrier, and holes are not trapped in the tunnel insulating film 202. For this reason, saturation of the erasing characteristics due to hole traps is suppressed, and good erasing characteristics can be obtained.

また本実施形態では、第１の実施形態と同様に、電荷保持時には酸窒化膜２０２ｃ及び酸化膜２０２ｄが正孔に対して障壁として機能するため、電荷保持特性の劣化を抑制することが可能である。 Further, in this embodiment, as in the first embodiment, the oxynitride film 202c and the oxide film 202d function as a barrier against holes during charge retention, so that deterioration of charge retention characteristics can be suppressed. is there.

その結果、本実施形態では第１の実施形態と同様に、良好な電荷消去特性及び電荷保持特性を有するメモリセルトランジスタを得ることが可能である。 As a result, in the present embodiment, it is possible to obtain a memory cell transistor having good charge erasing characteristics and charge holding characteristics, as in the first embodiment.

図１５〜図１８を用いて、第２の実施形態に係る半導体装置の基本的な製造方法について概略的に説明する。 A basic manufacturing method of the semiconductor device according to the second embodiment will be schematically described with reference to FIGS.

図１５〜図１８は、本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。図１５（ａ）〜図１８（ａ）はチャネル長方向に沿った断面図であり、図１５（ｂ）〜図１８（ｂ）はチャネル長方向に垂直な方向に沿った断面図である。 15 to 18 are cross-sectional views schematically showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention. FIGS. 15A to 18A are cross-sectional views along the channel length direction, and FIGS. 15B to 18B are cross-sectional views along the direction perpendicular to the channel length direction.

まず、図１６に示すように、半導体基板２００の表面に、ＣＶＤ法を用いて層間絶縁膜２０６となる厚さ５０ｎｍ程度のシリコン酸化膜と、制御ゲート電極２０５となる厚さ５０ｎｍ程度の不純物をドーピングしたシリコン膜とを所望の回数、交互に堆積する。なお、この制御ゲート電極２０５としては、例えば窒化タンタル等の金属材料を用いても良い。 First, as shown in FIG. 16, a silicon oxide film having a thickness of about 50 nm to be the interlayer insulating film 206 and an impurity having a thickness of about 50 nm to be the control gate electrode 205 are formed on the surface of the semiconductor substrate 200 using the CVD method. Doped silicon films are alternately deposited a desired number of times. As the control gate electrode 205, for example, a metal material such as tantalum nitride may be used.

次に、図１７に示すように、レジストマスク（図示せず）を用いたＲＩＥ法により、層間絶縁膜２０６と、制御ゲート電極２０５とを選択的にエッチング除去して、半導体基板２００を露出させる。これにより、層間絶縁膜２０６及び制御ゲート電極２０５の積層構造に、直径６０ｎｍ程度の円筒状の溝２０７が形成される。その後、溝２０７の内壁にＣＶＤ法を用いて、ブロック絶縁膜２０４となる厚さ１０ｎｍ程度のアルミニウムと酸素を主成分として含有する例えばアルミナ膜を堆積する。また、このブロック絶縁膜２０４は、シリコン及び酸素を主成分として含有する例えばシリコン酸化膜でも良い。 Next, as shown in FIG. 17, the interlayer insulating film 206 and the control gate electrode 205 are selectively removed by RIE using a resist mask (not shown) to expose the semiconductor substrate 200. . As a result, a cylindrical groove 207 having a diameter of about 60 nm is formed in the laminated structure of the interlayer insulating film 206 and the control gate electrode 205. Thereafter, for example, an alumina film containing aluminum and oxygen having a thickness of about 10 nm to be the block insulating film 204 as main components is deposited on the inner wall of the groove 207 using the CVD method. The block insulating film 204 may be, for example, a silicon oxide film containing silicon and oxygen as main components.

次に、図１８に示すように、ＡＬＤ法を用いて電荷蓄積絶縁膜２０３となる厚さ５ｎｍ程度のシリコン窒化膜を堆積する。続いて、厚さ４ｎｍ程度のシリコン酸化膜を成膜し、ＮＨ_３ガスを用いたプラズマにより、該シリコン酸化膜の表面を１．５ｎｍ程度窒化し、窒素濃度に分布をもつシリコン酸窒化膜を形成する。これにより、酸化膜２０２ｄ及び酸窒化膜２０２ｃが形成される。その後、ＡＬＤ法を用いて窒化膜２０２ｂとなる厚さ２ｎｍ程度のシリコン窒化膜形成し、ＡＬＤ法を用いて酸化膜２０２ａとなる厚さ１．５ｎｍ程度のシリコン酸化膜を形成する。これにより、酸化膜２０２ａ、窒化膜２０２ｂ、酸窒化膜２０２ｃ及び酸化膜２０２ｄからなる積層構造のトンネル絶縁膜２０２が形成される。 Next, as shown in FIG. 18, a silicon nitride film having a thickness of about 5 nm to be the charge storage insulating film 203 is deposited by using the ALD method. Subsequently, a silicon oxide film having a thickness of about 4 nm is formed, the surface of the silicon oxide film is nitrided by about 1.5 nm by plasma using NH ₃ gas, and a silicon oxynitride film having a distribution in nitrogen concentration is formed. Form. Thereby, an oxide film 202d and an oxynitride film 202c are formed. Thereafter, a silicon nitride film having a thickness of about 2 nm is formed using the ALD method to form a nitride film 202b, and a silicon oxide film having a thickness of about 1.5 nm is formed using the ALD method to form the oxide film 202a. Thus, a tunnel insulating film 202 having a laminated structure including the oxide film 202a, the nitride film 202b, the oxynitride film 202c, and the oxide film 202d is formed.

次に、図１５に示すように、レジストマスク（図示せず）を用いたＲＩＥ法により、溝２０７の底面部に形成されたブロック絶縁膜２０４、電荷蓄積絶縁膜２０３、トンネル絶縁膜２０２及び半導体基板２００の表面を選択的にエッチング除去する。その後、ＣＶＤ法を用いて、チャネル領域となる不純物をドーピングしたシリコン膜を堆積し、６００℃程度の窒素雰囲気で熱処理を行うことで半導体領域２０１を形成する。その後、周知の技術を用いて配線層等（図示せず）を形成して、不揮発性半導体記憶装置を完成させる。 Next, as shown in FIG. 15, the block insulating film 204, the charge storage insulating film 203, the tunnel insulating film 202, and the semiconductor formed on the bottom surface of the trench 207 by RIE using a resist mask (not shown). The surface of the substrate 200 is selectively removed by etching. Thereafter, a silicon film doped with an impurity serving as a channel region is deposited by a CVD method, and the semiconductor region 201 is formed by performing heat treatment in a nitrogen atmosphere at about 600 ° C. Thereafter, a wiring layer or the like (not shown) is formed using a well-known technique to complete the nonvolatile semiconductor memory device.

上記第２の実施形態によれば、ブロック絶縁膜２０４の表面に形成したシリコン酸化膜を窒化することで、所望の窒素濃度分布を持った酸窒化膜２０２ｃを形成することができる。 According to the second embodiment, by nitriding the silicon oxide film formed on the surface of the block insulating film 204, the oxynitride film 202c having a desired nitrogen concentration distribution can be formed.

なお、上述した第２の実施形態では、トンネル絶縁膜２０２が、酸化膜２０２ａ、窒化膜２０２ｂ、酸窒化膜２０２ｃ及び酸化膜２０２ｄからなる積層構造であった。しかし、第１の実施形態の各変形例と同様に、第２の実施形態においても同様の変形例を適用させることが可能である。 In the second embodiment described above, the tunnel insulating film 202 has a laminated structure including the oxide film 202a, the nitride film 202b, the oxynitride film 202c, and the oxide film 202d. However, similar to the modifications of the first embodiment, the same modification can be applied to the second embodiment.

なお、上述した実施形態では、酸化膜を窒化することで、所望の窒素濃度分布を有する酸窒化膜を形成した。しかし、ＡＬＤ法を用いた製造方法でも所望の窒素濃度分布を有する酸窒化膜を形成することが可能である。以下に、形成方法の一例を説明する。 In the above-described embodiment, the oxynitride film having a desired nitrogen concentration distribution is formed by nitriding the oxide film. However, an oxynitride film having a desired nitrogen concentration distribution can be formed even by a manufacturing method using the ALD method. Below, an example of a formation method is demonstrated.

上述した第２の実施形態では、ブロック絶縁膜２０４の表面に形成した酸化膜をプラズマを用いて窒化することで、酸窒化膜２０２ｃを形成しているが、ＡＬＤ法を用いて窒化膜２０２ｂを形成する際に、同時に酸窒化膜２０２ｃを形成しても良い。形成方法の例としては、窒化膜２０２ｂを形成する前に、例えばＮＨ_３等の窒化系のガスを用いた、プラズマ窒化、または７００度の熱による熱窒化等がある。この場合、酸窒化膜２０２ｃ及び窒化膜２０２ｂを大気に触れることなく連続して形成することができるため、酸窒化膜２０２ｃ及び窒化膜２０２ｂの間にシリコン酸化膜が形成されることがなくなり、正孔のエネルギー障壁が高くなることが防止される。そのため、消去飽和現象をさらに抑制することができる。 In the second embodiment described above, the oxide film formed on the surface of the block insulating film 204 is nitrided using plasma to form the oxynitride film 202c. However, the nitride film 202b is formed using the ALD method. At the same time, the oxynitride film 202c may be formed. Examples of the formation method include plasma nitridation using a nitriding gas such as NH ₃ or thermal nitridation with heat of 700 ° C. before the nitride film 202b is formed. In this case, since the oxynitride film 202c and the nitride film 202b can be continuously formed without being exposed to the atmosphere, a silicon oxide film is not formed between the oxynitride film 202c and the nitride film 202b. An increase in the pore energy barrier is prevented. Therefore, the erase saturation phenomenon can be further suppressed.

なお、実際の不揮発性半導体記憶装置では、複数のメモリセルトランジスタがワード線方向及びビット線方向に配列されている。代表的には、上述した不揮発性半導体記憶装置として、直列接続された複数のメモリセルトランジスタをセレクトトランジスタ間に設けた構成を有するＮＡＮＤ型不揮発性メモリがあげられる。 In an actual nonvolatile semiconductor memory device, a plurality of memory cell transistors are arranged in the word line direction and the bit line direction. A typical example of the nonvolatile semiconductor memory device described above is a NAND nonvolatile memory having a configuration in which a plurality of memory cell transistors connected in series are provided between select transistors.

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。 Although the embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. Further, the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining the disclosed constituent elements. For example, even if several constituent requirements are deleted from the disclosed constituent requirements, the invention can be extracted as long as a predetermined effect can be obtained.

本発明の第１の実施形態に係る半導体装置の構成を模式的に示した断面図である。1 is a cross-sectional view schematically showing a configuration of a semiconductor device according to a first embodiment of the present invention. 本発明の第１の実施形態に係るトンネル絶縁膜の窒素濃度分布を示した図である。It is the figure which showed the nitrogen concentration distribution of the tunnel insulating film which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係るトンネル絶縁膜のエネルギーバンド図である。It is an energy band figure of the tunnel insulating film which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態の変形例１に係るトンネル絶縁膜の窒素濃度分布を示した図である。It is the figure which showed nitrogen concentration distribution of the tunnel insulating film which concerns on the modification 1 of the 1st Embodiment of this invention. 本発明の第１の実施形態の変形例１に係るトンネル絶縁膜のエネルギーバンド図である。It is an energy band figure of the tunnel insulating film which concerns on the modification 1 of the 1st Embodiment of this invention. 本発明の第１の実施形態の変形例２に係るトンネル絶縁膜の窒素濃度分布を示した図である。It is the figure which showed nitrogen concentration distribution of the tunnel insulating film which concerns on the modification 2 of the 1st Embodiment of this invention. 本発明の第１の実施形態の変形例２に係るトンネル絶縁膜のエネルギーバンド図である。It is an energy band figure of the tunnel insulating film which concerns on the modification 2 of the 1st Embodiment of this invention. 本発明の第１の実施形態の変形例３に係るトンネル絶縁膜の窒素濃度分布を示した図である。It is the figure which showed nitrogen concentration distribution of the tunnel insulating film which concerns on the modification 3 of the 1st Embodiment of this invention. 本発明の第１の実施形態の変形例３に係るトンネル絶縁膜のエネルギーバンド図である。It is an energy band figure of the tunnel insulating film which concerns on the modification 3 of the 1st Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。It is sectional drawing which showed typically the structure of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。It is sectional drawing which showed typically the structure of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。It is sectional drawing which showed typically a part of manufacturing process of the semiconductor device which concerns on the 2nd Embodiment of this invention.

Explanation of symbols

１０１…半導体基板
１０２…トンネル絶縁膜
１０２ａ…シリコン酸化膜
１０２ｂ…シリコン窒化膜
１０２ｃ…シリコン酸窒化膜
１０２ｄ…シリコン酸化膜
１０３…電荷蓄積絶縁膜
１０４…ブロック絶縁膜
１０５…制御ゲート電極
１０６…層間絶縁膜
１０７…素子分離絶縁膜
２００…半導体基板
２０１…半導体領域
２０２…トンネル絶縁膜
２０２ａ…シリコン酸化膜
２０２ｂ…シリコン窒化膜
２０２ｃ…シリコン酸窒化膜
２０２ｄ…シリコン酸化膜
２０３…電荷蓄積絶縁膜
２０４…ブロック絶縁膜
２０５…制御ゲート電極
２０６…層間絶縁膜 DESCRIPTION OF SYMBOLS 101 ... Semiconductor substrate 102 ... Tunnel insulating film 102a ... Silicon oxide film 102b ... Silicon nitride film 102c ... Silicon oxynitride film 102d ... Silicon oxide film 103 ... Charge storage insulating film 104 ... Block insulating film 105 ... Control gate electrode 106 ... Interlayer insulation Film 107 ... Isolation insulating film 200 ... Semiconductor substrate 201 ... Semiconductor region 202 ... Tunnel insulating film 202a ... Silicon oxide film 202b ... Silicon nitride film 202c ... Silicon oxynitride film 202d ... Silicon oxide film 203 ... Charge storage insulating film 204 ... Block Insulating film 205 ... Control gate electrode 206 ... Interlayer insulating film

Claims

A semiconductor substrate ;
A semiconductor region formed extending in a direction perpendicular to the semiconductor substrate ;
A tunnel insulating film formed around the semiconductor region;
A charge storage insulating film formed around the tunnel insulating film;
A block insulating film formed around the charge storage insulating film;
A control gate electrode formed around the block insulating film;
A semiconductor device comprising:
The tunnel insulating film is formed on the surface of the semiconductor region and includes a first region containing silicon and oxygen as main components, and is formed on the surface of the first region and contains silicon and nitrogen as main components. A second region, a third region formed on the back surface of the charge storage insulating film, containing silicon and oxygen as main components, and formed between the second region and the third region; And a fourth region containing silicon, nitrogen and oxygen, having a nitrogen concentration lower than the nitrogen concentration in the second region, and having an oxygen concentration lower than the oxygen concentration in the third region. A semiconductor device characterized by the above.

The nitrogen concentration in the fourth region decreases from the boundary between the second region and the fourth region toward the boundary between the third region and the fourth region. Item 14. A semiconductor device according to Item 1.

The nitrogen concentration in the second region and the fourth region decreases from the boundary between the first region and the second region toward the boundary between the third region and the fourth region. The semiconductor device according to claim 1.

The oxygen concentration in the fourth region and the third region increases from the boundary between the second region and the fourth region toward the boundary between the charge storage insulating film and the third region. The semiconductor device according to claim 1.

  Preparing a semiconductor substrate;
  On the semiconductor substrate, a first silicon oxide film serving as an interlayer insulating film and a silicon film doped with an impurity serving as a control gate electrode are alternately deposited a predetermined number of times along the vertical direction of the semiconductor substrate. And
  Selectively removing the interlayer insulating film and the control gate electrode to form a groove extending in a direction perpendicular to the semiconductor substrate in the stacked structure of the interlayer insulating film and the control gate electrode; ,
  Forming an insulating film to be a block insulating film on the inner wall of the groove;
  Forming a first silicon nitride film serving as a charge storage layer on the surface of the block insulating film;
  Forming a second silicon oxide film on the surface of the charge storage insulating layer, nitriding the surface of the second silicon oxide film, and forming a third silicon oxide film and a silicon oxynitride film;
  Forming a second silicon nitride film on the surface of the silicon oxynitride film;
  Forming a fourth silicon oxide film on the surface of the second silicon nitride film;
  Forming a semiconductor layer to be a channel region on the surface of the fourth silicon oxide film;
  With
  The method of manufacturing a semiconductor device, wherein the third silicon oxide film, the silicon oxynitride film, the second silicon nitride film, and the fourth silicon oxide film function as a tunnel insulating film.