JP5354369B2 - Power converter - Google Patents
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Abstract
Description
本発明は、多相回転機の電力変換装置に関する。 The present invention relates to a power converter for a multiphase rotating machine.
従来、多相回転機の駆動に係る電流をパルス幅変調（以下、「ＰＷＭ変調」という。）によって制御する技術が公知である。例えば、多相回転機が、３相モータである場合、３相の電圧指令信号とスイッチング基準信号との比較に基づき、インバータのスイッチング素子をオンまたはオフすることにより、３相モータに流れる電流を制御している。 2. Description of the Related Art Conventionally, a technique for controlling current related to driving of a multiphase rotating machine by pulse width modulation (hereinafter referred to as “PWM modulation”) is known. For example, when the multi-phase rotating machine is a three-phase motor, the current flowing through the three-phase motor is changed by turning on or off the switching element of the inverter based on the comparison between the three-phase voltage command signal and the switching reference signal. I have control.
ところで、インバータとコンデンサとが接続されている場合、インバータ側に電流が流れないときには、電源からコンデンサに電流が流れ込み、インバータ側に電流が流れるときには、コンデンサからインバータへ電流が流れ出すため、コンデンサに流れる電流が脈動する（以下、コンデンサに流れる電流の脈動を「リップル電流」という）。このようなリップル電流により、ノイズが発生したり、インバータの印加電圧の変動に伴うインバータ電流制御性が悪化したり、コンデンサが発熱するという問題点があり、コンデンサが効果になったり大型化してしまっていた。特許文献１の技術では、２組のブリッジ回路の間で、予め記憶されたマップデータに基づいてスイッチング素子のスイッチングのタイミングに位相差を付けることにより、合計した電流の波形を可能な限り平滑波形に近づけることでリップル電流の低減を図っている。
By the way, when the inverter and the capacitor are connected, when the current does not flow to the inverter side, the current flows from the power source to the capacitor. When the current flows to the inverter side, the current flows from the capacitor to the inverter. The current pulsates (hereinafter, the pulsation of the current flowing through the capacitor is referred to as “ripple current”). Such ripple current causes problems such as noise generation, deterioration of inverter current controllability due to fluctuations in the applied voltage of the inverter, and heat generation of the capacitor, which makes the capacitor more effective and larger. It was. In the technology of
しかしながら、特許文献１の技術では、スイッチング基準信号に対して、他方のスイッチング基準信号は、変調率と力率とに応じて位相差を付けて出力しているため、遅延回路が必要であったり、短い間隔で複数ある各系統の電流を検出する必要があり、制御部における演算処理負荷が大きいという問題点があった。
本発明は、上述の課題に鑑みてなされたものであり、その目的は、コンデンサのリップル電流を低減するとともに、制御部における演算処理負荷を低減する電力変換装置を提供することにある。
However, in the technique of
This invention is made | formed in view of the above-mentioned subject, The objective is to provide the power converter device which reduces the ripple current of a capacitor | condenser and reduces the arithmetic processing load in a control part.
請求項１、３、１１に記載の発明は、回転機の各相に対応する巻線から構成される複数の巻線組を有する多相回転機の電力変換装置である。ここで、複数の巻線組を有していれば、多相回転機は単数であっても、複数であってもよい。すなわち、複数の巻線組を有する１つの多相回転機であってもよいし、１つの巻線組を有する複数の多相回転機であってもよいし、複数の巻線組を有する複数の多相回転機であってもよい。また、本発明の多相回転機は、電動機でもよいし、発電機でもよい。電力変換装置は、インバータ部と、コンデンサと、電流検出部と、制御部と、を備えている。巻線組ごとに設けられる複数のインバータ部は、多相回転機の各相に対応する高電位側のスイッチング素子および低電位側のスイッチング素子から構成される。コンデンサは、複数のインバータ部に接続される。電流検出部は、複数の巻線組の各相に通電される電流を検出する。制御部は、スイッチング素子のオンおよびオフのタイミングに係り、複数のインバータ部間において所定の位相差が設定されているスイッチング基準信号、及び、電流検出部により検出された検出値から算出され、巻線組の各相に印加される電圧に係る電圧指令信号に基づいて、スイッチング素子のオンおよびオフの切り替えを制御する。なお、複数のインバータ部におけるスイッチング基準信号の位相差を０に設定することにより、同じ位相で複数のインバータ部が駆動される構成も含まれるものとする。
The inventions described in
また制御部は、複数のインバータ部のうちの少なくとも１つにおいて、低電位側スイッチング素子および高電位側スイッチング素子の一方が全てオンとなり他方が全てオフとなる区間であるゼロ電圧ベクトル発生区間の中心が、他のインバータ部におけるゼロ電圧ベクトル発生区間の中心とずれるように、巻線組の各相に印加される電圧の平均値である中性点電圧を位相差に応じて操作する。 In addition, the control unit includes a center of a zero voltage vector generation section in which at least one of the plurality of inverter sections is a section in which one of the low potential side switching element and the high potential side switching element is all on and the other is all off. However, the neutral point voltage, which is the average value of the voltages applied to the respective phases of the winding set, is manipulated according to the phase difference so as to deviate from the center of the zero voltage vector generation section in the other inverter unit.
中性点電圧操作は、インバータがモータに印加できる電圧を広げるために行われている手法であるが、本発明では、中性点電圧を操作することによってゼロ電圧ベクトル発生区間がずれる点に着目し、リップル電流の低減を目的として中性点電圧操作を行っている点に特徴を有している。ゼロ電圧ベクトル発生区間においては、コンデンサに電流が流れ込み、ゼロ電圧ベクトル発生区間以外、すなわち有効電圧発生区間、においては、コンデンサから電流が流れ出す。ここで、ゼロ電圧ベクトル発生区間の中心がインバータ部ごとにずれていれば、コンデンサに流れ込む電流と流れ出す電流とが相殺されることにより、リップル電流を低減することができる。すなわち、スイッチング基準信号の位相差の設定と中性点電圧操作とを適切に行い、ゼロ電圧ベクトル発生区間をずらすことにより、コンデンサのリップル電流を低減することができる。また、特許文献１の技術のように、変調率と力率とに応じて位相を変える必要がないので、制御部における演算処理負荷を低減することができる。
Neutral point voltage operation is a technique performed to widen the voltage that the inverter can apply to the motor. In the present invention, however, the zero voltage vector generation interval is shifted by operating the neutral point voltage. However, the neutral point voltage operation is performed for the purpose of reducing the ripple current. In the zero voltage vector generation period, current flows into the capacitor, and in other than the zero voltage vector generation period, that is, in the effective voltage generation period, current flows out of the capacitor. Here, if the center of the zero voltage vector generation section is shifted for each inverter unit, the current flowing into the capacitor and the current flowing out are canceled out, so that the ripple current can be reduced. That is, the ripple current of the capacitor can be reduced by appropriately setting the phase difference of the switching reference signal and performing the neutral point voltage operation and shifting the zero voltage vector generation interval. In addition, unlike the technique of
請求項１４に記載の発明では、制御部は、インバータ部の低電位側スイッチング素子が全てオンになったときに電流検出部によって検出される第１検出値、及び、高電位側スイッチング素子が全てオンになったときに電流検出部によって検出される第２検出値の少なくとも一方に基づいて電圧指令信号を算出する。
例えば、請求項１５に記載の構成を採用し、電流検出部を低電位側スイッチング素子よりも低電位側に設けた場合、第１検出値から巻線に通電される電流値を算出し、電圧指令信号を算出することができる。また、電流検出部としてシャント抵抗を用いた場合、第２検出値をオフセット補正用の値として検出し、第１検出値をオフセット補正することにより、より正確に電圧指令信号を算出することができる。
In the invention according to
For example, when the configuration according to
また例えば、請求項１６に記載の構成を採用し、電流検出部を高電位側スイッチング素子よりも高電位側に設けた場合、第２検出値から巻線に通電される電流値を算出し、電圧指令信号を算出することができる。また、電流検出部としてシャント抵抗を用いた場合、第１検出値をオフセット補正用の値として検出し、第２検出値をオフセット補正することにより、より正確に電圧指令信号を算出することができる。
なお、請求項１７に記載の構成を採用し、例えばホール素子等で構成される電流検出部を対になっている高電位側スイッチング素子と低電位側スイッチング素子との接続点と、対応する巻線との間に設ければ、スイッチング素子のオンおよびオフのタイミングによらず、電流値を算出するための検出値（以下、「電流用検出値」という。）を検出することができる。
For example, when the configuration according to
Note that the configuration according to claim 17 is adopted, and a connection point between the high-potential side switching element and the low-potential side switching element paired with, for example, a current detection unit configured by a Hall element or the like, and a corresponding winding If it is provided between the lines, a detection value for calculating a current value (hereinafter referred to as “current detection value”) can be detected regardless of the on / off timing of the switching element.
請求項４に記載の発明では、位相差は、電流検出部により電流を検出する検出タイミングが等間隔となるように設定される。本発明においては、電流用検出値を検出するタイミングが等間隔となるように位相差を設定してもよい。また、オフセット補正するためのオフセット補正用の検出値（以下、「オフセット値」という）を検出するタイミングと電流用検出値を検出するタイミングとが等間隔となるように位相差を設定してもよい。
例えば位相差は、次のように算出することができる。
請求項５に記載の発明では、位相差は、３６０を前記インバータ部の数で除して算出される値に設定される。これにより、電流用検出値を検出するタイミングが等間隔になることにより、制御部の負荷を軽減することができる。
In the invention according to claim 4 , the phase difference is set so that the detection timings for detecting the current by the current detection unit are equally spaced. In the present invention, the phase difference may be set so that the detection timings of the current detection values are equally spaced. Further, the phase difference may be set so that the timing for detecting the offset correction detection value for offset correction (hereinafter referred to as “offset value”) and the timing for detecting the current detection value are equally spaced. Good.
For example, the phase difference can be calculated as follows.
In the fifth aspect of the invention, the phase difference is set to a value calculated by dividing 360 by the number of the inverter units. Thereby, the load of a control part can be reduced because the timing which detects the detection value for electric current becomes equal intervals.
請求項６に記載の発明では、制御部は、巻線組の各相に対応する電圧指令信号のうち、最も小さいデューティ比が所定の最小値となるように中性点電圧を操作する。例えば所定の最小値をデューティ比０％と設定すると、スイッチング基準信号の１周期において、ゼロ電圧ベクトル発生区間が連続する１回となり、コンデンサへ電流が流れ込む状態から流れ出す状態へ切り替わる回数が低減する。これにより、脈動を低減することができる。 According to the sixth aspect of the present invention, the control unit operates the neutral point voltage so that the smallest duty ratio among the voltage command signals corresponding to each phase of the winding set becomes a predetermined minimum value. For example, if the predetermined minimum value is set to a duty ratio of 0%, the zero voltage vector generation period is once in one cycle of the switching reference signal, and the number of times of switching from the state where current flows into the capacitor to the state where it flows out is reduced. Thereby, pulsation can be reduced.
ところで、電流検出部にシャント抵抗を用いた場合、スイッチング素子のオンおよびオフの切り替え直後には、リンギングが生じる。そのため、電流値をサンプリングするためには、リギングが収束するまでの間、スイッチング素子のオンおよびオフの切り替えを行わずに維持する必要がある。
そこで、請求項７に記載の発明では、所定の最小値は、電流検出部により電流を検出するのに要する時間に基づいて設定される。これにより、リギングが収束するまでの間、スイッチング素子のオンおよびオフの切り替えが行われないので、電流検出部により適切に電流を検出することができる。
By the way, when a shunt resistor is used for the current detection unit, ringing occurs immediately after switching of the switching element on and off. Therefore, in order to sample the current value, it is necessary to maintain the switching element without switching it on and off until the rigging converges.
Therefore, in the invention described in
請求項８に記載の発明では、制御部は、巻線組の各相に対応する電圧指令信号のうち、最も大きいデューティ比が所定の最大値となるように中性点電圧を操作する。例えば所定の最大値をデューティ比１００％と設定すると、スイッチング基準信号の１周期において、ゼロ電圧ベクトル発生区間が連続する１回となり、コンデンサへ電流が流れ込む状態から流れ出す状態へ切り替わる回数が低減する。これにより、脈動を低減することができる。 In the eighth aspect of the present invention, the control unit operates the neutral point voltage so that the largest duty ratio among the voltage command signals corresponding to each phase of the winding group becomes a predetermined maximum value. For example, when the predetermined maximum value is set to a duty ratio of 100%, the zero voltage vector generation interval is once in one cycle of the switching reference signal, and the number of times of switching from the state where current flows into the capacitor to the state where it flows out is reduced. Thereby, pulsation can be reduced.
請求項９に記載の発明では、所定の最大値は、電流検出部により電流を検出するのに要する時間に基づいて設定される。これにより、請求項７に記載の発明と同様、リギングが収束するまでの間、スイッチング素子のオンおよびオフの切り替えが行われないので、電流検出部により適切に電流を検出することができる。 In the ninth aspect of the invention, the predetermined maximum value is set based on the time required to detect the current by the current detector. Thus, similarly to the seventh aspect of the invention, since the switching element is not switched on and off until the rigging converges, the current detection unit can detect the current appropriately.
請求項１０、１１に記載の発明では、インバータ部は２つであり、２つのインバータ部の位相差を０とする。制御部は、一方のインバータ部において、巻線組の各相に対応する電圧指令信号のうち、最も小さいデューティ比が所定の最小値となるように中性点電圧を操作する。また制御部は、他方のインバータ部において、最も大きいデューティ比が所定の最大値となるように中性点電圧を操作する。
これにより、２つのインバータ部のスイッチング基準信号の位相が同じであっても、ゼロ電圧ベクトル発生区間の中心をずらすことができるので、リップル電流を低減することができる。また、２つのインバータ部の位相が同じであるため、電流検出タイミングを同時にすることができる。これにより、電流値取得に係る制御部の負荷を低減することができる。
In invention of
As a result, even if the phases of the switching reference signals of the two inverter units are the same, the center of the zero voltage vector generation interval can be shifted, so that the ripple current can be reduced. Moreover, since the phase of two inverter parts is the same, current detection timing can be made simultaneously. Thereby, the load of the control part which concerns on current value acquisition can be reduced.
請求項１２に記載の発明では、所定の最小値は、電流検出部により電流を検出するのに要する時間に基づいて設定される。
請求項１３に記載の発明では、所定の最大値は、電流検出部により電流を検出するのに要する時間に基づいて設定される。
これにより、請求項７、９に記載の発明と同様、リギングが収束するまでの間、スイッチング素子のオンおよびオフの切り替えが行われないので、電流検出部により適切に電流を検出することができる。
In the invention described in
In a thirteenth aspect of the present invention, the predetermined maximum value is set based on a time required for detecting a current by the current detection unit.
Thus, as in the inventions of
ところで、回転機の回転数や電流値が小さいときに上記請求項６、８、１０、１１に記載したような変調を行うと、騒音や振動が問題になることがある。そこで、以下の構成を採用することができる。
請求項１に記載の発明では、制御部は、制御部によって算出されるデューティ比が第１の所定値以下である場合、中性点電圧がコンデンサに印加されるコンデンサ電圧の半分となるように操作する。
請求項２、３に記載の発明では、インバータ部に流れ込む電流が第２の所定値以下である場合、中性点電圧がコンデンサに印加されるコンデンサ電圧の半分となるように操作する。
By the way, when modulation is performed as described in
In the first aspect of the present invention, when the duty ratio calculated by the control unit is equal to or less than the first predetermined value, the control unit causes the neutral point voltage to be half of the capacitor voltage applied to the capacitor. Manipulate.
In the invention described in
これにより、回転機の回転数や電流値が小さいときには、中性点電圧をコンデンサ電圧の略半分とすることにより、騒音や振動を抑制することができる。なお、デューティ比が第１の所定値より大きい場合、或いは、インバータ部に流れ込む電流が第２の所定値より大きい場合には、請求項６、８、１０、１１に記載したような所謂２相変調を行うことが好ましい。これにより、回転機の回転数や電流値が大きいときのリップル電流を低減することができる。
Thereby, when the rotation speed and current value of the rotating machine are small, noise and vibration can be suppressed by setting the neutral point voltage to approximately half the capacitor voltage. In addition, when the duty ratio is larger than the first predetermined value, or when the current flowing into the inverter unit is larger than the second predetermined value, so-called two-phase as described in
以下、本発明による電力変換装置を図面に基づいて説明する。なお、複数の実施形態において、実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
図１に示すように、本発明の第１実施形態による電力変換装置１は、モータ１０を駆動制御するものである。電力変換装置１は、モータ１０とともに、例えば車両のステアリング操作をアシストするための電動パワーステアリング装置に採用される。
Hereinafter, a power converter according to the present invention will be described with reference to the drawings. Note that, in a plurality of embodiments, substantially the same configuration is denoted by the same reference numeral, and description thereof is omitted.
(First embodiment)
As shown in FIG. 1, the
モータ１０は、三相ブラシレスモータであり、いずれも図示しないロータおよびステータを有している。ロータは、円板状の部材であり、その表面に永久磁石が貼り付けられ、磁極を有している。ステータは、ロータを内部に収容するとともに、回転可能に支持している。ステータは、径内方向へ所定角度毎に突出する突出部を有し、この突出部に図１に示すＵ１コイル１１、Ｖ１コイル１２、Ｗ１コイル１３、Ｕ２コイル１４、Ｖ２コイル１５、及び、Ｗ２コイル１６が巻回されている。Ｕ１コイル１１、Ｖ１コイル１２、及び、Ｗ１コイル１３は、第１巻線組１８を構成している。また、Ｕ２コイル１４、Ｖ２コイル１５、及び、Ｗ２コイル１６は、第２巻線組１９を構成している。第１巻線組１８及び第２巻線組１９が、特許請求の範囲における「複数の巻線組」に対応している。また、モータ１０には、回転位置を検出する位置センサ６９が設けられている。
The
電力変換装置１は、第１インバータ部２０、第２インバータ部３０、電流検出部４０、コンデンサ５０、制御部６０、及び、バッテリ７０を備えている。
第１インバータ部２０は、３相インバータであり、第１巻線組１８のＵ１コイル１１、Ｖ１コイル１２、Ｗ１コイル１３のそれぞれへの通電を切り替えるべく、６つのスイッチング素子２１〜２６がブリッジ接続されている。スイッチング素子２１〜２６は、本形態においては、電界効果トランジスタの一種であるＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）である。以下、スイッチング素子２１〜２６を、ＭＯＳ２１〜２６という。
The
The
３つのＭＯＳ２１〜２３は、ドレインがバッテリ７０の正極側に接続されている。また、ＭＯＳ２１〜２３のソースが、それぞれＭＯＳ２４〜２６のドレインに接続されている。ＭＯＳ２４〜２６のソースは、電源の負極側に接続されている。
対になっているＭＯＳ２１とＭＯＳ２４との接続点は、Ｕ１コイル１１の一端に接続している。また対になっているＭＯＳ２２とＭＯＳ２５との接続点は、Ｖ１コイル１２の一端に接続している。さらにまた、対になっているＭＯＳ２３とＭＯＳ２６との接続点は、Ｗ１コイル１３の一端に接続している。
The drains of the three
A connection point between the paired
第２インバータ部３０は、第１インバータ部２０と同様、３相インバータであり、第２巻線組１９のＵ２コイル１４、Ｖ２コイル１５、Ｗ２コイル１６のそれぞれへの通電を切り替えるべき、６つのスイッチング素子３１〜３６がブリッジ接続されている。スイッチング素子３１〜３６は、本形態においては、電界効果トランジスタの一種であるＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）である。以下、スイッチング素子３１〜３６を、ＭＯＳ３１〜３６という。
The
３つのＭＯＳ３１〜３３は、ドレインがバッテリ７０の正極側に接続されている。また、ＭＯＳ３１〜３３のソースが、それぞれＭＯＳ３４〜３６のドレインに接続されている。ＭＯＳ３４〜３６のソースは、電源の負極側に接続されている。
対になっているＭＯＳ３１とＭＯＳ３４との接続点は、Ｕ２コイル１４の一端に接続している。また対になっているＭＯＳ３２とＭＯＳ３５との接続点は、Ｖ２コイル１５の一端に接続している。さらにまた、対になっているＭＯＳ３３とＭＯＳ３６との接続点は、Ｗ２コイル１６の一端に接続している。
The drains of the three
A connection point between the paired
ここで、ＭＯＳ２１〜２３が第１インバータ部２０における「高電位側スイッチング素子」に対応し、ＭＯＳ３１〜３３が第２インバータ部３０における「高電位側スイッチング素子」に対応している。また、ＭＯＳ２４〜２６が第１インバータ部２０における「低電位側スイッチング素子」に対応し、ＭＯＳ３４〜３６が第２インバータ部３０における「低電位側スイッチング素子」に対応している。以下、適宜「高電位側スイッチング素子」を「上ＭＯＳ」といい、「低電位側スイッチング素子」を「下ＭＯＳ」という。また、必要に応じて「Ｕ下ＭＯＳ２４」といった具合に、対応する相を併せて記載する。
Here, the
電流検出部４０は、Ｕ１電流検出部４１、Ｖ１電流検出部４２、Ｗ１電流検出部４３、Ｕ２電流検出部４４、Ｖ２電流検出部４５、及び、Ｗ２電流検出部４６から構成されている。Ｕ１電流検出部４１は、ＭＯＳ２１とＭＯＳ２４との接続点とＵ１コイル１１との間に設けられ、Ｕ１コイル１１に流れる電流を検出する。Ｖ１電流検出部４２は、ＭＯＳ２２とＭＯＳ２５との接続点とＶ１コイル１２との間に設けられ、Ｖ１コイル１２に流れる電流を検出する。Ｗ１電流検出部４３は、ＭＯＳ２３とＭＯＳ２６との接続点とＷ１コイル１３との間に設けられ、Ｗ１コイル１３に流れる電流を検出する。また、Ｕ２電流検出部４４は、ＭＯＳ３１とＭＯＳ３４との接続点とＵ２コイル１４との間に設けられ、Ｕ２コイル１４に流れる電流を検出する。Ｖ２電流検出部４５は、ＭＯＳ３２とＭＯＳ３５の接続点とＶ２コイル１５との間に設けられ、Ｖ２コイル１５に流れる電流を検出する。Ｗ２電流検出部４６は、ＭＯＳ３３とＭＯＳ３６との接続点とＷ２コイル１６との間に設けられ、Ｗ２コイル１６に流れる電流を検出する。
電流検出部４１〜４６は、いずれもホール素子により磁束を検出するものである。電流検出部４１〜４６によって検出された検出値（以下、「ＡＤ値」という。）は、制御部６０を構成するレジスタに記憶される。なお、レジスタによるＡＤ値の取得は、電流検出部４１〜４６について同時に行われる。このとき、同時に位置センサ６９によるモータ１０の回転位置θも取得される。なお、電流検出部４０および位置センサ６９から制御部６０への制御線は、煩雑になることを避けるため図１においては省略した。
The
Each of the
コンデンサ５０は、バッテリ７０、第１インバータ部２０、及び第２インバータ部３０と接続され、電荷を蓄えることで、ＭＯＳ２１〜２６、３１〜３６への電力供給を補助したり、サージ電流などのノイズ成分を抑制したりする。
制御部６０は、電力変換装置１全体の制御を司るものであって、マイクロコンピュータ６７、図示しないレジスタ、駆動回路６８等で構成される。制御部６０の詳細な構成を図２に示す。図２に示すように、制御部６０は、三相二相変換部６２、制御器６３、二相三相変換部６４、及び、ＰＷＭ信号発生部６５等を有している。
The
The
ここで、図２及び図３に基づいて、制御部６０における制御処理を簡単に説明する。ここでは、第１インバータ部２０における制御処理を説明するが、第２インバータ部３０においても同様に制御されている。
三相二相変換部６２は、電流検出部４１〜４３により検出され、レジスタに記憶されたＡＤ値を読み込む（図３中のステップＳ１０。以下、「ステップ」を省略し、単に記号「Ｓ」で示す）。また、Ｕ１コイル１１の電流値Ｉｕ、Ｖ１コイル１２の電流値Ｉｖ、及び、Ｗ１コイル１３の電流値ＩｗをＡＤ値から算出し（Ｓ１１）、算出された三相電流Ｉｕ、Ｉｖ、Ｉｗ、および位置センサ６９によって取得されたモータ回転位置θに基づき、ｄ軸電流検出値Ｉｄ及びｑ軸電流検出値Ｉｑを算出する（Ｓ１２）。
Here, based on FIG.2 and FIG.3, the control processing in the
The three-phase to two-
制御器６３では、ｄ軸指令電流Ｉｄ*及びｑ軸指令電流Ｉｑ*と、ｄ軸電流検出値Ｉｄ及びｑ軸電流検出値Ｉｑとから、電流フィードバック制御演算を行い、ｄ軸指令電圧Ｖｄ及びｑ軸指令電圧Ｖｑを算出する。より詳細には、ｄ軸指令電流Ｉｄ*とｄ軸電流検出値Ｉｄとの電流偏差ΔＩｄ、及び、ｑ軸指令電流Ｉｑ*とｑ軸電流検出値Ｉｑとの電流偏差ΔＩｑを算出し、指令電流Ｉｄ*及びＩｑ*に追従させるべく、電流偏差ΔＩｄ、ΔＩｑが０に収束するように指令電圧Ｖｄ及びＶｑを算出する（Ｓ１３）。
The
二相三相変換部６４では、制御器６３で算出された指令電圧Ｖｄ、Ｖｑ、及びモータ回転位置θに基づき、三相電圧指令値であるＵ相指令電圧Ｖｕ*、Ｖ相指令電圧Ｖｖ*、及び、Ｗ相指令電圧Ｖｗ*を算出する（Ｓ１４）。
ＰＷＭ信号発生部６５では、三相電圧Ｖｕ*、Ｖｖ*、Ｖｗ*、及び、コンデンサ電圧Ｖｃに基づき、デューティ指令信号であるＵ相デューティＤｕ、Ｖ相デューティＤｖ及びＷ相デューティＤｗを算出し（Ｓ１５）、Ｕ相デューティＤｕ、Ｖ相デューティＤｖ、及びＷ相デューティＤｗをレジスタに書き込む（Ｓ１６）。
そして、駆動回路６８において、デューティ指令信号とＰＷＭ基準信号とを比較することにより、ＭＯＳ２１〜２６のオン及びオフの切り替えタイミングを制御する。なお、デューティ指令信号が特許請求の範囲における「電圧指令信号」に対応し、ＰＷＭ基準信号が特許請求の範囲における「スイッチング基準信号」に対応する。
In the two-phase / three-
The
Then, the
続いて、ＰＷＭ制御について説明する。なお、ここではまず中性点電位操作を行っていない場合を例に説明する。
図１９（ａ）に示すように、Ｕ相デューティＤｕ、Ｖ相デューティＤｖ、Ｗ相デューティＤｗと、三角波であるＰＷＭ基準信号Ｐと、を比較し、ＭＯＳ２１〜２６のオン／オフ信号を生成する。なお、図１９（ｂ）は、図１９（ａ）に記号Ｋ０で示す部分を拡大した図である。
Next, PWM control will be described. Here, a case where neutral point potential operation is not performed will be described as an example.
As shown in FIG. 19A, the U-phase duty Du, the V-phase duty Dv, the W-phase duty Dw and the PWM reference signal P that is a triangular wave are compared, and the on / off signals of the
本形態では、ＰＷＭ基準信号Ｐが各相のデューティ指令信号を上回る区間では、対応する上ＭＯＳ２１〜２３がオフとなり、ＰＷＭ基準信号Ｐが各相のデューティ指令信号を下回る区間では、対応する上ＭＯＳ２１〜２３がオンとなる。なお、上ＭＯＳ２１〜２３と対になっている下ＭＯＳ２４〜２６は、そのオン／オフが逆となっている。すなわち、ＰＷＭ基準信号Ｐが各相の電圧指令信号を上回る区間では、対応する下ＭＯＳ２４〜２６がオンとなり、ＰＷＭ基準信号Ｐが各相の電圧指令信号を下回る区間では、対応する下ＭＯＳ２４〜２６がオフとなる。
In this embodiment, the corresponding
具体的に、例えば区間Ｋ１では、ＰＷＭ基準信号ＰがＵ相デューティＤｕよりも下に位置し、Ｖ相デューティＤｖおよびＷ相デューティＤｗよりも上に位置している。したがって、Ｕ相については、上ＭＯＳ２１がオンとなり、下ＭＯＳ２４がオフとなる。Ｖ相については、上ＭＯＳ２２がオフとなり、下ＭＯＳ２５がオンとなる。Ｗ相については、上ＭＯＳ２３がオフとなり、下ＭＯＳ２６がオンとなる。
Specifically, for example, in the section K1, the PWM reference signal P is located below the U-phase duty Du and above the V-phase duty Dv and the W-phase duty Dw. Therefore, for the U phase, the
電圧ベクトルパターンは、６つのＭＯＳ２１〜２６のうちのいずれの３つがオンになっているかを示すパターンであり、図２０に示すごとく、電圧ベクトルパターンＶ０〜Ｖ７が存在する。ここで、電圧ベクトルＶ０では、下ＭＯＳ２４〜２６が全てオンとなっている。また、電圧ベクトルＶ７では、上ＭＯＳ２１〜２３が全てオンとなっている。したがって、電圧ベクトルＶ０及びＶ７では、モータ１０に電圧が印加されないゼロ電圧ベクトルとなる。一方、電圧ベクトルＶ１〜Ｖ６では、モータ１０に電圧が印加される有効電圧ベクトルとなる。
The voltage vector pattern is a pattern indicating which three of the six
本形態では、このゼロ電圧ベクトル発生区間の中心がずれるように、中性点電圧を操作している点に特徴を有している。
モータに印加される電圧は、端子電圧の差分から決まるため、三相の電圧を同じ大きさだけ変化させてもモータに印加される電圧である線間電圧は変わらない。中性点電圧は、三相の電圧の平均値であり、三相の電圧を同じだけ変化させることは、中性点電圧を操作することに相当する。このような中性点電圧操作は、従来、インバータがモータに印加可能な電圧を広げるために行われている手法である。
This embodiment is characterized in that the neutral point voltage is manipulated so that the center of the zero voltage vector generation section is shifted.
Since the voltage applied to the motor is determined by the difference between the terminal voltages, the line voltage, which is the voltage applied to the motor, does not change even if the three-phase voltages are changed by the same magnitude. The neutral point voltage is an average value of the three-phase voltages, and changing the three-phase voltages by the same amount is equivalent to manipulating the neutral point voltage. Such a neutral point voltage operation is a technique conventionally performed to widen the voltage that can be applied to the motor by the inverter.
ここで、中性点電圧を操作する手法を、図２１〜図２４に基づいて説明する。ここでも引き続き、第１インバータ部２０を例に説明する。
図２１（ａ）に示すように、変調率が１を超えるデューティ指令信号において、図２１（ｂ）に示すように、最も小さいデューティ比が所定の最小値、図２１の例では０％、となるように、最も小さい相のデューティ比を全ての相から減算することにより、線間電圧を変えずに中性点電圧を操作することができる。図２１に示すように、最も小さいデューティ比を所定の最小値となるように変調する中性点電圧操作法を、以下、「下べた二相変調」とう。
Here, a method of operating the neutral point voltage will be described with reference to FIGS. Here again, the
As shown in FIG. 21 (a), in a duty command signal with a modulation rate exceeding 1, as shown in FIG. 21 (b), the smallest duty ratio is a predetermined minimum value, 0% in the example of FIG. Thus, by subtracting the duty ratio of the smallest phase from all phases, the neutral point voltage can be manipulated without changing the line voltage. As shown in FIG. 21, the neutral point voltage operation method for modulating the smallest duty ratio to a predetermined minimum value is hereinafter referred to as “lower two-phase modulation”.
図２２は、下べた二相変調を行った場合のＰＷＭ制御を説明する図である。図２２（ａ）は、デューティ指令信号が大きい方からＵ相デューティＤｕ、Ｗ相デューティＤｗ、Ｖ相デューティＤｖとなっており、Ｖ相デューティＤｖが０％となるように変調されている箇所を拡大した図である。図２２（ｂ）に示すように、Ｕ上ＭＯＳ２１は、ＰＷＭ基準信号ＰがＵ相デューティＤｕを上回ったときにオフされ、下回ったときにオンされる。図２２（ｃ）に示すように、Ｕ下ＭＯＳ２４は、ＰＷＭ基準信号ＰがＵ相デューティＤｕを上回ったときにオンされ、下回ったときにオフされる。また、図２２（ｆ）に示すように、Ｗ上ＭＯＳ２３は、ＰＷＭ基準信号ＰがＷ相デューティＤｗを上回ったときにオフされ、下回ったときにオンされる。図２２（ｇ）に示すように、Ｗ下ＭＯＳ２６は、ＰＷＭ基準信号ＰがＷ相デューティＤｗを上回ったときにオンされ、下回ったときにオフされる。一方、Ｖ相デューティＤｖは、０％となるように変調されているので、ＰＷＭ基準信号ＰがＶ相デューティＤｖを下回ることがない。したがって、Ｖ相デューティが０％に変調されている区間において、図２２（ｄ）に示すようにＶ上ＭＯＳ２２はオフし続け、図２２（ｅ）に示すようにＶ下ＭＯＳ２５はオンし続ける。
FIG. 22 is a diagram for explaining the PWM control in the case where the lower two-phase modulation is performed. FIG. 22 (a) shows U-phase duty Du, W-phase duty Dw, and V-phase duty Dv from the larger duty command signal, where the V-phase duty Dv is modulated to be 0%. FIG. As shown in FIG. 22B, the
また、図２２（ｈ）に示すように、電源電流Ｉｂは略一定である。図２２（ｉ）、（ｊ）に示すように、全ての上ＭＯＳ２１〜２３がオフされ、全ての下ＭＯＳ２４〜２６がオンされる区間がゼロ電圧ベクトル発生区間Ｚ１になる。この区間Ｚ１においては、第１インバータ部２０及び第２インバータ部３０には電流が流れず、電源電流Ｉｂはコンデンサ５０に流れ込む。一方、上ＭＯＳ２１〜２３の少なくとも一つがオンされ、下ＭＯＳ２４〜２６の少なくとも一つがオフされる区間が有効電圧ベクトル発生区間Ｅ１となる。この区間Ｅ１においては、第１インバータ部２０には、コンデンサ５０から流れ出すコンデンサ電流Ｉｃと電源電流Ｉｂとを加えた電流が流れ込む。このように、コンデンサ５０に流れる電流は、脈動している。
Further, as shown in FIG. 22H, the power supply current Ib is substantially constant. As shown in FIGS. 22I and 22J, a zone in which all the
次に、別の中性点電圧操作法について説明する。
図２３（ａ）に示すように、変調率が１を超えるデューティ指令信号において、図２３（ｂ）に示すように、最も大きいデューティ比が所定の最大値、図２３の例では１００％、となるように最も大きい相のデューティ比と１００％との差分を全ての相に加算することにより、線間電圧を変えずに中性点電圧を操作することができる。図２３に示すように、最も大きいデューティ比を所定の最大値とする中性点電圧操作法を、以下、「上べた二相変調」という。
Next, another neutral point voltage operation method will be described.
As shown in FIG. 23A, in a duty command signal with a modulation rate exceeding 1, as shown in FIG. 23B, the largest duty ratio is a predetermined maximum value, 100% in the example of FIG. By adding the difference between the duty ratio of the largest phase and 100% to all the phases, the neutral point voltage can be manipulated without changing the line voltage. As shown in FIG. 23, the neutral point voltage operation method in which the largest duty ratio is set to a predetermined maximum value is hereinafter referred to as “upper two-phase modulation”.
図２４は、上べた二相変調を行った場合のＰＷＭ制御を説明する図である。図２４（ａ）は、デューティ指令信号が大きい方からＵ相デューティＤｕ、Ｗ相デューティＤｗ、Ｖ相デューティＤｖとなっており、Ｕ相デューティＤｕが１００％となるように変調されている箇所を拡大した図である。図２４（ｄ）に示すように、Ｖ上ＭＯＳ２２は、ＰＷＭ基準信号ＰがＶ相デューティＤｖを上回ったときにオフされ、下回ったときにオンされる。図２４（ｅ）に示すように、Ｖ下ＭＯＳ２５は、ＰＷＭ基準信号ＰがＶ相デューティＤｖを上回ったときにオンされ、下回ったときにオフされる。図２４（ｆ）に示すように、Ｗ上ＭＯＳ２３は、ＰＷＭ基準信号ＰがＷ相デューティＤｗを上回ったときにオフされ、下回ったときにオンされる。図２４（ｇ）に示すように、Ｗ下ＭＯＳ２６は、ＰＷＭ基準信号ＰがＷ相デューティＤｗを上回ったときにオンされ、下回ったときにオフされる。一方、Ｕ相デューティＤｕは、１００％となるように変調されているので、ＰＷＭ基準信号ＰがＵ相デューティＤｕを上回ることがない。したがって、Ｕ相デューティが１００％に変調されている区間において、図２４（ｂ）に示すようにＵ上ＭＯＳ２１はオンし続け、図２４（ｃ）に示すようにＵ下ＭＯＳ２４はオフし続ける。
FIG. 24 is a diagram for explaining PWM control in the case where the upper two-phase modulation is performed. FIG. 24A shows the U-phase duty Du, W-phase duty Dw, and V-phase duty Dv from the larger duty command signal, where the U-phase duty Du is modulated to be 100%. FIG. As shown in FIG. 24D, the V-up
また、図２４（ｈ）に示すように、電源電流Ｉｂは略一定である。図２２（ｉ）、（ｊ）に示すように、全ての上ＭＯＳ２１〜２３がオンされ、全ての下ＭＯＳ２４〜２６がオフされる区間がゼロ電圧ベクトル発生区間Ｚ２になる。この区間Ｚ２においては、第１インバータ部２０及び第２インバータ部３０には電流が流れず、電源電流Ｉｂはコンデンサ５０に流れ込む。一方、上ＭＯＳ２１〜２３の少なくとも一つがオフされ、下ＭＯＳ２４〜２６の少なくとも一つがオンされる区間が有効電圧ベクトル発生区間Ｅ２となる。この区間Ｅ２においては、第１インバータ部２０には、コンデンサ５０から流れ出すコンデンサ電流Ｉｃと電源電流Ｉｂとを加えた電流が流れ込む。このように、コンデンサ５０に流れる電流は、脈動している。
Further, as shown in FIG. 24 (h), the power supply current Ib is substantially constant. As shown in FIGS. 22I and 22J, a section in which all the
ここで、本形態の電力変換装置１におけるＰＷＭ制御を図４に基づいて説明する。
本形態では、第１インバータ部２０と第２インバータ部３０とのＰＷＭ指令信号の位相差が１８０°に設定されており、いずれも最も小さい相のデューティ比が０％となるように下べた二相変調によって中性点電圧が操作されている。
図４（ａ）は、第１インバータ部２０におけるＰＷＭ基準信号Ｐ１１、及び、デューティ指令信号Ｄｕ１１、Ｄｖ１１、Ｄｗ１１を示したものであり、図４（ｅ）は、第２インバータ部３０におけるＰＷＭ基準信号Ｐ１２、及び、デューティ指令信号Ｄｕ１２、Ｄｖ１２、Ｄｗ１２を示したものである。図４（ａ）、（ｅ）は、いずれもデューティ比が大きい順に、Ｕ相デューティＤｕ、Ｗ相デューティＤｗ、Ｖ相デューティＤｖである箇所を拡大した図であり、Ｖ相デューティＤｖ１１、Ｄｖ１２が０％となるよう変調されている。
Here, PWM control in the
In this embodiment, the phase difference between the PWM command signals of the
4A shows the PWM reference signal P11 and the duty command signals Du11, Dv11, and Dw11 in the
第２インバータ部３０におけるＰＷＭ基準信号Ｐ１２の位相は、第１インバータ部２０のＰＷＭ基準信号Ｐ１１の位相と１８０°ずれている。すなわち、第１インバータ部２０のＰＷＭ基準信号Ｐ１１が最も大きくなる時間Ｔ１１において、第２インバータ部３０のＰＷＭ基準信号Ｐ１２が最も小さくなる。また、第１インバータ部２０のＰＷＭ基準信号Ｐ１１が最も小さくなる時間Ｔ１２において、第２インバータ部３０のＰＷＭ基準信号Ｐ１２が最も大きくなる。
The phase of the PWM reference signal P12 in the
なお、図４においては、下ＭＯＳ２４〜２６及び下ＭＯＳ３４〜３６のオン／オフのみを記載し、上ＭＯＳのオン／オフについては省略したが、対になっている下ＭＯＳがオンのとき対応する上ＭＯＳがオフとなり、下ＭＯＳがオフのとき対応する上ＭＯＳがオンになることは、上述した通りである。
In FIG. 4, only the on / off of the
図４（ａ）〜（ｄ）に、第１インバータ部２０におけるＰＷＭ制御を示す。図４（ｂ）に示すように、Ｕ下ＭＯＳ２４は、ＰＷＭ基準信号Ｐ１１がＵ相デューティＤｕ１１を上回ったときにオンされ、下回ったときにオフされる。図４（ｄ）に示すように、Ｗ下ＭＯＳ２６は、ＰＷＭ基準信号Ｐ１１がＷ相デューティＤｗ１１を上回ったときにオンされ、下回ったときにオフされる。一方、Ｖ相デューティＤｖ１１は、この区間において０％となるように変調されているので、ＰＷＭ基準信号Ｐ１１がＶ相デューティＤｖ１１を下回ることがない。しがたって、Ｖ相デューティが０％に変調されている区間において、図４（ｃ）に示すように、Ｖ下ＭＯＳ２５はオフされることがなく、オンし続ける。同様に、Ｕ相デューティＤｕ１１が０％に変調されている区間においては、Ｕ下ＭＯＳ２４がオフされずにオンし続け、Ｗ相デューティＤｗ１１が０％に変調されている区間においては、Ｗ下ＭＯＳ２６がオフされずにオンし続ける。すなわち、本形態では、デューティ指令信号Ｄｕ１１、Ｄｖ１１、Ｄｗ１１のうち最も小さい相のデューティ比が０％になるように下べた二相変調されているので、下ＭＯＳ２４〜２６のうち、少なくとも１つが常にオンとなっている。そのため、下ＭＯＳ２４〜２６のうち少なくとも１つがオフになっているとき、有効電圧ベクトルとなり、下ＭＯＳ２４〜２６の全てがオンになっているとき、ゼロ電圧ベクトルとなる。
4A to 4D show PWM control in the
図４（ａ）に示すように、下ＭＯＳ２４〜２６のうち少なくとも１つがオフとなっている有効電圧ベクトル発生区間Ｅ１１は、ＰＷＭ基準信号Ｐ１１が最も小さくなる時間Ｔ１２を中心とする区間となっている。また、下ＭＯＳ２４〜２６が全てオンとなっているゼロ電圧ベクトル発生区間Ｚ１１は、ＰＷＭ基準信号Ｐ１１が最も大きくなる時間Ｔ１１を中心とする区間となっている。
As shown in FIG. 4A, an effective voltage vector generation section E11 in which at least one of the
図４（ｅ）〜（ｈ）に、第２インバータ部３０におけるＰＷＭ制御を示す。図４（ｆ）に示すように、Ｕ下ＭＯＳ３４は、ＰＷＭ基準信号Ｐ１２がＵ相デューティＤｕ１２を上回ったときにオンされ、下回ったときにオフされる。図４（ｈ）に示すように、Ｗ下ＭＯＳ３６は、ＰＷＭ基準信号Ｐ１２がＷ相デューティＤｗ１２を上回ったときにオンされ、下回ったときにオフされる。一方、Ｖ相デューティＤｖ１２は、この区間において０％となるように変調されているので、ＰＷＭ基準信号Ｐ１２がＶ相デューティＤｖ１２を下回ることがない。したがって、Ｖ相デューティＤｖ１２が０％に変調されている区間において、図４（ｇ）に示すように、Ｖ下ＭＯＳ３５はオフされることがなく、オンし続ける。同様に、Ｕ相デューティＤｕ１２が０％に変調されている区間においては、Ｕ下ＭＯＳ３４がオフされずにオンし続け、Ｗ相デューティＤｗ１２が０％に変調されている区間においては、Ｗ下ＭＯＳ３６がオフされずにオンし続ける。すなわち、本形態においては、デューティ指令信号Ｄｕ１２、Ｄｖ１２、Ｄｗ１２のうち最も小さい相のデューティ比が０％になるように下べた二相変調されているので、下ＭＯＳ３４〜３６のうち、少なくとも１つが常にオンとなっている。そのため、下ＭＯＳ３４〜３６のうち少なくとも１つがオフになっているとき、有効電圧ベクトルとなり、下ＭＯＳ３４〜３６の全てがオンになっているとき、ゼロ電圧ベクトルとなる。
4E to 4H show PWM control in the
図４（ｅ）に示すように、下ＭＯＳ３４〜３６のうち少なくとも１つがオフとなっている有効電圧ベクトル発生区間Ｅ１２は、ＰＷＭ基準信号Ｐ１２が最も小さくなる時間Ｔ１１を中心とする区間となっている。また、下ＭＯＳ３４〜３６が全てオンとなっているゼロ電圧ベクトル発生区間Ｚ１２は、ＰＷＭ基準信号Ｐ１２が最も大きくなる時間Ｔ１２を中心とする区間となっている。すなわち、第１インバータ部２０のゼロ電圧ベクトル発生区間Ｚ１１の中心は、第２インバータ部３０のゼロ電圧ベクトル発生区間Ｚ１２の中心とずれている。なお、図４に示す区間においては、第１インバータ部２０及び第２インバータ部３０のいずれもが有効電圧ベクトルとなっている区間はなく、一方が有効電圧ベクトルとなっているとき、他方がゼロ電圧ベクトルとなっている。
As shown in FIG. 4E, the effective voltage vector generation section E12 in which at least one of the
電力変換装置１に通電される電流を図５に基づいて説明する。図５（ａ）に示すように、電源電流Ｉｂは略一定である。図５（ｂ）に示すように、第１インバータ部２０及び第２インバータ部３０のいずれもがゼロ電圧ベクトル発生区間である区間Ａ１０において、インバータ電流は０となる。一方、第１インバータ部２０及び第２インバータ部３０の一方が有効電圧ベクトルあり、他方がゼロ電圧ベクトルである区間Ｂ１０において、第１インバータ部２０及び第２インバータ部３０には、コンデンサ５０から流れ出す電流Ｉｃと電源電流Ｉｂとを加えた電流が流れ込む。
The electric current supplied to the
コンデンサ５０に流れる電流を図５（ｃ）に示す。なお、図５（ｃ）において、コンデンサ５０に電流が流れ込むＩin方向を正、コンデンサ５０から電流が流れ出すＩout方向を負とした（Ｉin、Ｉoutについては図１参照）。
第１インバータ部２０及び第２インバータ部３０のいずれもがゼロ電圧ベクトルである区間Ａ１０において、コンデンサ５０にはバッテリ７０からＩin方向の電流が流れ込む。
第１インバータ部２０及び第２インバータ部３０の一方が有効電圧ベクトルであり、他方がゼロ電圧ベクトルである区間Ｂ１０について、第１インバータ部２０が有効電圧ベクトルであり、第２インバータ部３０がゼロ電圧ベクトルであるものとして説明する。第１インバータ部２０が有効電圧ベクトルであるので、コンデンサ５０から第１インバータ部２０へＩout方向の電流が流れ出す。一方、第２インバータ部３０がゼロ電圧ベクトルであるので、コンデンサ５０にはバッテリ７０からＩin方向の電流が流れ込む。すなわち、区間Ｂ１０において、コンデンサ５０に流れる電流は相殺され、図５（ｃ）に示すように区間Ｂ１０におけるリップル電流Ｉｃを低減することができる。なお、第１インバータ部２０がゼロ電圧ベクトルであり、第２インバータ部３０が有効電圧ベクトルであっても、同様である。
The current flowing through the
In the section A10 where both the
For the section B10 in which one of the
ここで、電流検出部４１〜４６における電流検出タイミングについて図６に基づいて説明する。なお、図６においては、デューティ指令信号を省略し、ＰＷＭ基準信号のみを示した。
コイル１１〜１６に通電される電流は、ＰＷＭ基準信号が最も大きいタイミング、或いは、最も小さいタイミングで検出することが好ましい。
本形態においては、ＰＷＭ基準信号が最も大きいタイミングにてＡＤ値を取得する。図６（ａ）に示すように、第１インバータ部２０のＰＷＭ基準信号Ｐ１１が最も大きくなる時間Ｔ１１において、下ＭＯＳ２４〜２６がオンとなり、このタイミングにてＡＤ値を検出する。検出されたＡＤ値のうち、電流検出部４１〜４３のＡＤ値を用い、コイル１１〜１３の電流値Ｉｕ１１、Ｉｖ１２、Ｉｗ１３を算出し、デューティ指令信号Ｄｕ１１、Ｄｖ１１、Ｄｗ１１を算出し、レジスタにセットする（図３参照）。そして、ＰＷＭ基準信号Ｐ１１が最も大きくなる次のタイミングである時間Ｔ１３において、デューティ指令信号Ｄｕ１１、Ｄｖ１１、Ｄｗ１１を更新する。
Here, the current detection timing in the
The current supplied to the
In this embodiment, the AD value is acquired at the timing when the PWM reference signal is the largest. As shown in FIG. 6A, at the time T11 when the PWM reference signal P11 of the
また第２インバータ部３０のＰＷＭ基準信号Ｐ１２が最も大きくなる時間Ｔ１２において、下ＭＯＳ３４〜３６がオンとなり、このタイミングにてＡＤ値を検出する。検出されたＡＤ値のうち、電流検出部４４〜４６のＡＤ値を用い、コイル１４〜１６電流値Ｉｕ１４、Ｉｖ１５、Ｉｗ１６を算出し、デューティ指令信号Ｄｕ１２、Ｄｖ１２、Ｄｗ１２を算出し、レジスタにセットする（図３参照）。そして、ＰＷＭ基準信号Ｐ１２が最も大きくなる次のタイミングである時間Ｔ１４において、デューティ指令信号Ｄｕ１２、Ｄｖ１２、Ｄｗ１２を更新する。
Further, at the time T12 when the PWM reference signal P12 of the
なお、第１インバータ部２０の下ＭＯＳ２４〜２６が全てオンとなる時間Ｔ１１において取得された電流検出部４１〜４３のＡＤ値が、特許請求の範囲における「第１検出値」に相当する。また、第２インバータ部３０の下ＭＯＳ３４〜３６が全てオンとなる時間Ｔ１２において取得された電流検出部４４〜４６のＡＤ値が、特許請求の範囲における「第１検出値」に相当する。
Note that the AD value of the
なお、本形態においては、第１インバータ部２０のＡＤ値を検出する時間Ｔ１１と、第２インバータ部３０のＡＤ値を検出する時間Ｔ１２との間隔は、ＰＷＭ基準信号Ｐ１１とＰＷＭ基準信号Ｐ１２との位相差である１８０°である。第１インバータ部のＡＤ値を取得してからデューティ指令信号を更新するまでの区間Ｒ１と、第２インバータ部３０のＡＤ値を取得してからデューティ指令信号を更新するまでの区間Ｒ２とが一致している。
In this embodiment, the interval between the time T11 for detecting the AD value of the
図６（ｂ）に示す比較例は、第１インバータ部２０と第２インバータ部３０とのＰＷＭ基準信号の位相差を９０°にした場合である。この場合、第１インバータ部２０のＰＷＭ基準信号が最も大きくなる時間Ｔａと、第２インバータ部３０のＰＷＭ基準信号が最も大きくなる時間Ｔｂとの間隔は、ＰＷＭ基準信号の位相差の９０°である。そのため、ＰＷＭ基準信号が最も大きくなるタイミングにてＡＤ値を検出する場合、ＰＷＭ基準信号の位相差を１８０°に設定した場合と比較してＡＤ値を検出する間隔が短くなる。
本形態では、図６（ａ）に示すようにＰＷＭ基準信号の位相差が１８０°であるので、例えば図６（ｂ）に示すような１８０°以外の位相差に設定する場合と比較して、ＡＤ値を取得する間隔が長い。したがって、本形態では、レジスタにおけるＡＤ値検出負荷を低減することができる。
The comparative example shown in FIG. 6B is a case where the phase difference of the PWM reference signal between the
In this embodiment, since the phase difference of the PWM reference signal is 180 ° as shown in FIG. 6A, for example, as compared with the case where the phase difference is set to other than 180 ° as shown in FIG. 6B. The interval for acquiring the AD value is long. Therefore, in this embodiment, the AD value detection load in the register can be reduced.
以上、詳述したように、電力変換装置１においては、第１インバータ部２０のＰＷＭ基準信号Ｐ１１と第２インバータ部３０のＰＷＭ基準信号Ｐ１２の位相差は、１８０°に設定されている。また、第１インバータ部２０において下ＭＯＳ２４〜２６の全てがオンになるゼロ電圧ベクトル発生区間Ｚ１１の中心が、第２インバータ部３０において下ＭＯＳ３４〜３６の全てがオンになるゼロ電圧ベクトル発生区間Ｚ１２の中心とずれるように、下べた二相変調によって中性点電圧が操作されている。ゼロ電圧ベクトル発生区間においては、コンデンサ５０に電流が流れ込み、有効電圧ベクトル発生区間においては、コンデンサ５０から電流が流れ出す。本形態では、第１インバータ部２０のゼロ電圧ベクトル発生区間Ｚ１１の中心と、第２インバータ部３０のゼロ電圧ベクトル発生区間Ｚ１２の中心とがずれているので、コンデンサ５０に流れ込む電流と流れ出す電流とが相殺されることにより、リップル電流を低減することができる。
As described above in detail, in the
制御部６０は、第１インバータ部２０の下ＭＯＳ２４〜２６が全てオンになったときに電流検出部４１〜４３によって検出されるＡＤ値に基づいてデューティ指令信号Ｄｕ１１、Ｄｖ１１、Ｄｗ１１を算出する。また、制御部６０は、第２インバータ部３０の下ＭＯＳ３４〜３６が全てオンになったときに電流検出部４４〜４６によって検出されるＡＤ値に基づいてデューティ指令信号Ｄｕ１２、Ｄｖ１２、Ｄｗ１３を算出する。
なお、下ＭＯＳ２４〜２６、又は下ＭＯＳ３４〜３６が全てオンとなっているときに電流を検出しているが、本形態の電流検出部４１〜４６はホール素子で構成されているので、ＭＯＳ２１〜２６、３１〜３６のオン／オフのタイミングによらず、コイル１１〜１６に通電される電流値を検出することができる。
The
The current is detected when the
また、本形態では、第１インバータ部２０のＰＷＭ基準信号Ｐ１１と、第２インバータ部３０のＰＷＭ基準信号Ｐ１２との位相差は、電流検出部４０により電流を検出するタイミングが等間隔となるように、３６０をインバータ部の数で除して算出される値、すなわち１８０°、に設定されている。電流検出部４０により電流を検出する検出タイミングが等間隔になることにより、制御部６０の負荷を低減することができる。
Further, in this embodiment, the phase difference between the PWM reference signal P11 of the
さらに、本形態では、第１インバータ部２０のデューディ指令信号Ｄｕ１１、Ｄｖ１１、Ｄｗ１１のうち最も小さいデューティ比が０％となるように中性点電圧を操作している。これにより、ＰＷＭ基準信号の１周期において、ゼロ電圧ベクトル発生区間が連続する１回となり、コンデンサ５０へ電流が流れ込む状態から流れ出す状態へ切り替わる回数が低減し、脈動を低減することができる。また、第２インバータ部３０のデューティ指令信号Ｄｕ１２、Ｄｖ１２、Ｄｗ１２のうち最も小さいデューティ比が０％となるように中性点電圧を操作している。これにより、ＰＷＭ基準信号の１周期において、ゼロ電圧ベクトル発生区間が連続する１回となり、コンデンサ５０へ電流が流れ込む状態から流れ出す状態へ切り替わる回数が低減し、脈動をより低減することができる。
Furthermore, in this embodiment, the neutral point voltage is manipulated so that the smallest duty ratio among the duty command signals Du11, Dv11, Dw11 of the
（第２実施形態）
本発明の第２実施形態による電力変換装置におけるＰＷＭ制御を図７及び図８に基づいて説明する。なお、本形態による電力変換装置の回路構成は、第１実施形態と同様であるため、説明を省略する。
本形態では、第１インバータ部２０のＰＷＭ基準信号Ｐ２１と第２インバータ部３０のＰＷＭ基準信号Ｐ２１との位相差が１８０°に設定されており、いずれも最も大きい相のデューティ比が１００％となるように上べた二相変調によって中性点電圧が操作されている。
(Second Embodiment)
PWM control in the power converter according to the second embodiment of the present invention will be described with reference to FIGS. In addition, since the circuit structure of the power converter device by this form is the same as that of 1st Embodiment, description is abbreviate | omitted.
In this embodiment, the phase difference between the PWM reference signal P21 of the
図７（ａ）は、第１インバータ部２０におけるＰＷＭ基準信号Ｐ２１、及び、デューティ指令信号Ｄｕ２１、Ｄｖ２１、Ｄｗ２１を示したものであり、図７（ｅ）は、第２インバータ部３０におけるＰＷＭ基準信号Ｐ２２、及び、デューティ指令信号Ｄｕ２２、Ｄｖ２２、Ｄｗ２２を示したものである。図７（ａ）、（ｅ）は、いずれもデューティ比が大きい順に、Ｕ相デューティＤｕ、Ｗ相デューディＤｗ、Ｖ相デューディＤｖである箇所を拡大した図であり、Ｕ相デューティＤｕ２１、Ｄｕ２２が１００％となるよう変調されている。
FIG. 7A shows the PWM reference signal P21 and the duty command signals Du21, Dv21, Dw21 in the
第２インバータ部３０におけるＰＷＭ基準信号Ｐ２２の位相は、第１インバータ部２０のＰＷＭ基準信号Ｐ２１の位相と１８０°ずれている。すなわち、第１インバータ部２０のＰＷＭ基準信号Ｐ２１が最も大きくなる時間Ｔ２１において、第２インバータ部３０のＰＷＭ基準信号Ｐ２２が最も小さくなる。また、第１インバータ部２０のＰＷＭ基準信号Ｐ２１が最も小さくなる時間Ｔ２２において、第２インバータ部３０のＰＷＭ基準信号Ｐ２２が最も大きくなる。
The phase of the PWM reference signal P22 in the
なお、図７においては、下ＭＯＳ２４〜２６及び下ＭＯＳ３４〜３６のオン／オフのみを記載し、上ＭＯＳのオン／オフについては省略したが、対になっている下ＭＯＳがオンのとき対応する上ＭＯＳがオフとなり、下ＭＯＳがオフのとき対応する上ＭＯＳがオンになることは、上述した通りである。
In FIG. 7, only the on / off of the
図７（ａ）〜（ｄ）に、第１インバータ部２０におけるＰＷＭ制御を示す。図７（ｃ）に示すように、Ｖ下ＭＯＳ２５は、ＰＷＭ基準信号Ｐ２１がＶ相デューティＤｖ２１を上回ったときにオンされ、下回ったときにオフされる。図７（ｄ）に示すように、Ｗ下ＭＯＳ２６は、ＰＷＭ基準信号Ｐ２１がＷ相デューティＤｗ２１を上回ったときにオンされ、下回ったときにオフされる。一方、Ｕ相デューティＤｕ２１は、この区間において１００％となるように変調されているので、ＰＷＭ基準信号Ｐ２１がＵ相デューティＤｕ２１を上回ることがない。したがって、Ｕ相デューティＤｕ２１が１００％に変調されている区間において、図７（ｂ）に示すように、Ｕ下ＭＯＳ２４がオンされることがなく、オフし続ける。同様に、Ｖ相デューティＤｖ２１が１００％に変調されている区間においては、Ｖ下ＭＯＳ２５がオンされずにオフし続け、Ｗ相デューティＤｗ２１が１００％に変調されている区間においては、Ｗ下ＭＯＳ２６がオンされずにオフし続ける。すなわち、本形態では、デューティ指令信号Ｄｕ２１、Ｄｖ２１、Ｄｗ２１のうち最も大きい相のデューティ比が１００％になるように上べた二相変調されているので、下ＭＯＳ２４〜２６のうち、少なくとも１つが常にオフとなっている。そのため、下ＭＯＳ２４〜２６のうち少なくとも１つがオンになっているとき、有効電圧ベクトルとなり、下ＭＯＳ２４〜２６の全てがオフとなっているとき、ゼロ電圧ベクトルとなる。
7A to 7D show PWM control in the
図７（ａ）に示すように、下ＭＯＳ２４〜２６のうち少なくとも１つがオンとなっている有効電圧ベクトル発生区間Ｅ２１は、ＰＷＭ基準信号Ｐ２１が最も大きくなる時間Ｔ２１を中心とする区間となっている。また、下ＭＯＳ２４〜２６の全てがオフとなっているゼロ電圧ベクトル発生区間Ｚ２１は、ＰＷＭ基準信号Ｐ２１が最も小さくなる時間Ｔ２２を中心とする区間となっている。
As shown in FIG. 7A, the effective voltage vector generation section E21 in which at least one of the
図７（ｅ）〜（ｈ）に、第２インバータ部３０におけるＰＷＭ制御を示す。図７（ｇ）に示すように、Ｖ下ＭＯＳ３５は、ＰＷＭ基準信号Ｐ２２がＶ相デューティＤｖ２２を上回ったときにオンされ、下回ったときにオフされる。図７（ｈ）に示すように、Ｗ下ＭＯＳ３６は、ＰＷＭ基準信号Ｐ２２がＷ相デューティＤｗ２２を上回ったときにオンされ、下回ったときにオフされる。一方、Ｕ相デューティＤｕ２２は、この区間において１００％となるように変調されているので、ＰＷＭ基準信号Ｐ２２がＵ相デューティＤｕ２２を上回ることがない。したがって、Ｕ相デューティＤｕ２２が１００％に変調されている区間において、図７（ｆ）に示すように、Ｕ下ＭＯＳ３４がオンされることがなく、オフし続ける。同様に、Ｖ相デューティＤｖ２２が１００％に変調されている区間においては、Ｖ下ＭＯＳ３５がオンされずにオフし続け、Ｗ相デューティＤｗ２２が１００％に変調されている区間においては、Ｗ下ＭＯＳ３６がオンされずにオフし続ける。すなわち、本形態においては、デューティ指令信号Ｄｕ２２、Ｄｖ２２、Ｄｗ２２のうち最も大きい相のデューティ比が１００％になるように上べた二相変調されているので、下ＭＯＳ３４〜３６のうち、少なくとも１つが常にオフとなっている。そのため、下ＭＯＳ３４〜３６のうち少なくとも１つがオンとなっているとき、有効電圧ベクトルとなり、下ＭＯＳ３４〜３６の全てがオフになっているとき、ゼロ電圧ベクトルとなる。
7E to 7H show the PWM control in the
図７（ｅ）に示すように、下ＭＯＳ３４〜３６のうち少なくとも１つがオンとなっている有効電圧ベクトル発生区間Ｅ２２は、ＰＷＭ基準信号Ｐ２２が最も大きくなる時間Ｔ２２を中心とする区間となっている。また、下ＭＯＳ２４〜２６が全てオフとなっているゼロ電圧ベクトル発生区間Ｚ２２は、ＰＷＭ基準信号Ｐ２２が最も小さくなる時間Ｔ２１を中心とする区間となっている。すなわち、第１インバータ部２０のゼロ電圧ベクトル発生区間Ｚ２１の中心は、第２インバータ部３０のゼロ電圧ベクトル発生区間Ｚ２２の中心とずれている。なお、図７に示す区間においては、第１インバータ部２０及び第２インバータ部３０の両方が有効電圧ベクトルとなっている区間はなく、一方が有効電圧ベクトルとなっているとき、他方がゼロ電圧ベクトルとなっている。
As shown in FIG. 7E, the effective voltage vector generation section E22 in which at least one of the
電力変換装置１に通電される電流を図８に基づいて説明する。図８（ａ）に示すように、電源電流Ｉｂは略一定である。図８（ｂ）に示すように、第１インバータ部２０及び第２インバータ部３０のいずれもがゼロ電圧ベクトルである区間Ａ２０において、インバータ電流は０となる。一方、第１インバータ部２０及び第２インバータ部３０の一方が有効電圧ベクトルであり、他方がゼロ電圧ベクトルである区間Ｂ２０において、第１インバータ部２０及び第２インバータ部３０には、コンデンサ５０から流れ出す電流Ｉｃと電源電流Ｉｂとを加えた電流が流れ込む。
The electric current supplied to the
コンデンサ５０に流れる電流を図８（ｃ）に示す。なお、図８（ｃ）においては、図５（ｃ）と同様、コンデンサ５０に電流が流れ込むＩin方向を正、コンデンサ５０から電流が流れ出すＩout方向を負とした（図１参照）。
第１インバータ部２０及び第２インバータ部３０のいずれもがゼロ電圧ベクトルである区間Ａ２０において、コンデンサ５０にはバッテリ７０からＩin方向の電流が流れ込む。
第１インバータ部２０及び第２インバータ部３０の一方が有効電圧ベクトルであり、他方がゼロ電圧ベクトルである区間Ｂ２０について、第１インバータ部２０が有効電圧ベクトルであり、第２インバータ部３０がゼロ電圧ベクトルであるものとして説明する。第１インバータ部２０が有効電圧ベクトルであるので、コンデンサ５０から第１インバータ部２０へＩout方向の電流が流れ出す。一方、第２インバータ部３０がゼロ電圧ベクトルであるので、コンデンサ５０にはバッテリ７０からＩin方向の電流が流れ込む。すなわち、区間Ｂ２０において、コンデンサ５０に流れる電流は相殺され、図８（ｃ）に示すように、区間Ｂ２０におけるリップル電流Ｉｃを低減することができる。なお、第１インバータ部２０がゼロ電圧ベクトルであり、第２インバータ部３０が有効電圧ベクトルであっても同様である。
The current flowing through the
In the section A20 where both the
For a section B20 in which one of the
本形態では、第１インバータ部２０のＰＷＭ基準信号Ｐ２１と第２インバータ部３０のＰＷＭ基準信号Ｐ２２との位相差は、１８０°に設定されている。また、第１インバータ部２０において下ＭＯＳ２４〜２６の全てがオフになるゼロ電圧ベクトル発生区間Ｚ２１の中心が、第２インバータ部３０において下ＭＯＳ３４〜３６の全てがオフになるゼロ電圧ベクトル発生区間Ｚ２２の中心とずれるように、上べた二相変調によって中性点電圧が操作されている。これにより、コンデンサ５０に流れ込む電流と流れ出す電流とが相殺されることにより、リップル電流を低減することができる。
In this embodiment, the phase difference between the PWM reference signal P21 of the
また、本形態では、ＰＷＭ基準信号が最も小さいタイミングにてＡＤ値を取得する。第１インバータ部２０のＰＷＭ基準信号が最も小さくなる時間Ｔ２２において、下ＭＯＳ２４〜２６がオフとなり、このタイミングにてＡＤ値を検出する。検出されたＡＤ値のうち、電流検出部４４〜４６のＡＤ値を用い、コイル１１〜１３の電流値Ｉｕ１１、Ｉｖ１２、Ｉｗ１３を算出し、デューティ指令信号Ｄｕ２１、Ｄｖ２１、Ｄｗ２１を算出し、レジスタにセットする（図３参照）。そして、ＰＷＭ基準信号が最も小さくなる次のタイミングである時間Ｔ２４においてデューティ指令信号Ｄｕ２１、Ｄｖ２１、Ｄｗ２１を更新する。また、第２インバータ部３０のＰＷＭ基準信号が最も小さくなる時間Ｔ２１において、下ＭＯＳ３４〜３６がオフとなり、このタイミングにてＡＤ値を検出する。検出されたＡＤ値のうち、電流検出部４４〜４６のＡＤ値を用い、コイル１４〜１６の電流値Ｉｕ１４、Ｉｖ１５、Ｉｗ１６を算出し、デューティ指令信号Ｄｕ２２、Ｄｖ２２、Ｄｗ２２を算出し、レジスタにセットする（図３参照）。そして、ＰＷＭ基準信号が最も小さくなる次のタイミングである時間Ｔ２３においてデューティ指令信号Ｄｕ２２、Ｄｖ２２、Ｄｗ２２を更新する。
In this embodiment, the AD value is acquired at the timing when the PWM reference signal is the smallest. At time T22 when the PWM reference signal of the
なお、第１インバータ部２０の下ＭＯＳ２４〜２６が全てオフとなる、すなわち上ＭＯＳ２１〜２３が全てオンとなる時間Ｔ２２において取得された電流検出部４１〜４３のＡＤ値が、特許請求の範囲における「第２検出値」に相当する。また、第２インバータ部３０の下ＭＯＳ３４〜３６が全てオフとなる、すなわち上ＭＯＳ３１〜３３が全てオンとなる時間Ｔ２１において取得された電流検出部４４〜４６のＡＤ値が、特許請求の範囲における「第２検出値」に相当する。
Note that the AD values of the
本形態の制御部６０は、第１インバータ部の上ＭＯＳ２１〜２３が全てオンになったときに電流検出部４１〜４３によって検出されるＡＤ値に基づいて、デューティ指令信号Ｄｕ２１、Ｄｖ２１、Ｄｗ２１を算出する。また、制御部６０は、第２インバータ部３０の上ＭＯＳ３１〜３３が全てオンになったときに電流検出部４４〜４６によって検出されるＡＤ値に基づいてデューティ指令信号Ｄｕ２２、Ｄｖ２２、Ｄｗ２２を算出する。
The
なお、本形態では、上ＭＯＳ２１〜２３、又は上ＭＯＳ３１〜３３が全てオンとなっているときに電流を検出しているが、本形態の電流検出部４１〜４６はホール素子で構成されているので、第１実施形態と同様、ＭＯＳ２１〜２６、３１〜３６のオン／オフのタイミングによらず、コイル１１〜１６に通電される電流値を検出することができる。
In the present embodiment, the current is detected when the
また、本形態では、第１インバータ部２０のＰＷＭ基準信号Ｐ２１と、第２インバータ部３０のＰＷＭ基準信号Ｐ２２との位相差は、電流検出部４０により電流を検出するタイミングが等間隔となるように、３６０をインバータ部の数で除して算出される値、すなわち１８０°、に設定されているので、第１実施形態と同様、制御部６０の負荷を低減することができる。
Further, in this embodiment, the phase difference between the PWM reference signal P21 of the
さらに、本形態では、第１インバータ部２０のデューティ指令信号Ｄｕ２１、Ｄｖ２１、Ｄｗ２１のうち最も大きい相のデューティ比が１００％となるように中性点電圧を操作している。これにより、ＰＷＭ基準信号Ｐ２１の１周期において、ゼロ電圧ベクトル発生区間が連続する１回となり、コンデンサ５０へ電流が流れ込む状態から流れ出す状態へ切り替わる回数が低減し、脈動を低減することができる。また、第２インバータ部３０のデューティ指令信号Ｄｕ２２、Ｄｖ２２、Ｄｗ２２のうち最も大きいデューティ比が１００％となるように中性点電圧を操作している。これにより、ＰＷＭ基準信号の１周期において、ゼロ電圧ベクトル発生区間が連続する１回となり、コンデンサ５０へ電流が流れ込む状態から流れ出す状態へ切り替わる回数が低減し、脈動をより低減することができる。
Furthermore, in this embodiment, the neutral point voltage is manipulated so that the duty ratio of the largest phase among the duty command signals Du21, Dv21, Dw21 of the
（第３実施形態）
本発明の第３実施形態による電力変換装置におけるＰＷＭ制御を図９及び図１０に基づいて説明する。なお、本形態における電力変換装置の回路構成は、第１実施形態と同様であるため、説明を省略する。
本形態では、第１インバータ部２０のＰＷＭ基準信号Ｐ３１と第２インバータ部３０のＰＷＭ基準信号Ｐ３２の位相差が０°に設定されており、第１インバータ部２０においては下べた二相変調によって中性点電位が操作され、第２インバータ部３０においては上べた二相変調によって中性点電位が操作されている。
(Third embodiment)
PWM control in the power converter according to the third embodiment of the present invention will be described with reference to FIGS. In addition, since the circuit structure of the power converter device in this form is the same as that of 1st Embodiment, description is abbreviate | omitted.
In the present embodiment, the phase difference between the PWM reference signal P31 of the
図９（ａ）は、第１インバータ部２０におけるＰＷＭ基準信号Ｐ３１、及び、デューティ指令信号Ｄｕ３１、Ｄｖ３１、Ｄｗ３１を示したものであり、図９（ｅ）は、第２インバータ部３０におけるＰＷＭ基準信号Ｐ３２、及び、デューティ指令信号Ｄｕ３２、Ｄｖ３２、Ｄｗ３３を示したものである。図９（ａ）、（ｅ）は、いずれもデューティが大きい順にＵ相デューティＤｕ、Ｗ相デューティＤｗ、Ｖ相デューティＤｖである箇所を拡大した図である。図９（ａ）においては、Ｖ相デューティＤｖ３１が０％となるように下べた二相変調され、図９（ｅ）においては、Ｕ相デューティＤｕ３２が１００％となるように上べた二相変調されている。
FIG. 9A shows the PWM reference signal P31 and the duty command signals Du31, Dv31, Dw31 in the
本形態においては、第１インバータ部２０のＰＷＭ基準信号Ｐ３１と、第２インバータ部３０のＰＷＭ基準信号Ｐ３２の位相は同じである。すなわち、第１インバータ部２０のＰＷＭ基準信号Ｐ３１が最も大きくなる時間Ｔ３１において、第２インバータ部３０のＰＷＭ基準信号Ｐ３２が最も大きくなる。また、第１インバータ部２０のＰＷＭ基準信号Ｐ３１が最も小さくなる時間Ｔ３２において、第２インバータ部３０のＰＷＭ基準信号Ｐ３２が最も小さくなる。
In this embodiment, the phase of the PWM reference signal P31 of the
なお、図９においては、下ＭＯＳ２４〜２６及び下ＭＯＳ３４〜３６のオン／オフのみを記載し、上ＭＯＳのオン／オフについては省略したが、対になっている下ＭＯＳがオンのとき対応する上ＭＯＳがオフとなり、下ＭＯＳがオフのとき対応する上ＭＯＳがオンになることは、上述した通りである。
In FIG. 9, only the on / off of the
図９（ａ）〜（ｄ）に、第１インバータ部２０におけるＰＷＭ制御を示す。図９（ｂ）に示すように、Ｕ下ＭＯＳ２４は、ＰＷＭ基準信号Ｐ３１がＵ相デューティＤｕ３１を上回ったときにオンされ、下回ったときにオフされる。図９（ｄ）に示すように、Ｗ下ＭＯＳ２６は、ＰＷＭ基準信号Ｐ３１がＷ相デューティＤｗ３１を上回ったときにオンされ、下回ったときにオフされる。一方、Ｖ相デューティＤｖ３１は、この区間において０％となるように変調されているので、ＰＷＭ基準信号Ｐ３１がＶ相デューティＤｖ３１を下回ることがない。したがって、Ｖ相デューティＤｖ３１が０％に変調されている区間において、図９（ｃ）に示すように、Ｖ下ＭＯＳ２５がオフされることがなく、オンされ続ける。同様にＵ相デューティＤｕ３１が０％に変調されている区間においては、Ｕ下ＭＯＳ２４がオフされずにオンし続け、Ｗ相デューティＤｗ３１が０％に変調されている区間においては、Ｗ下ＭＯＳ２６がオフされずにオンし続ける。すなわち、本形態の第１インバータ部２０では、デューティ指令信号Ｄｕ３１、Ｄｖ３１、Ｄｗ３１のうち最も小さい相のデューティが０％となるように下べた二相変調されているので、下ＭＯＳ２４〜２６のうち、少なくとも１つが常にオンとなっている。そのため、下ＭＯＳ２４〜２６のうち少なくとも１つがオフとなっているとき、有効電圧ベクトルとなり、下ＭＯＳ２４〜２６の全てがオンとなっているとき、ゼロ電圧ベクトルとなる。
9A to 9D show PWM control in the
図９（ａ）に示すように、下ＭＯＳ２４〜２６のうち少なくとも１つがオフされている有効電圧ベクトル発生区間Ｅ３１は、ＰＷＭ基準信号Ｐ３１が最も小さくなる時間Ｔ３２を中心とする区間となっている。また、下ＭＯＳ２４〜２６の全てがオンとなっているゼロ電圧ベクトル発生区間Ｚ３１は、ＰＷＭ基準信号Ｐ３１が最も大きくなる時間Ｔ３１を中心とする区間となっている。
As shown in FIG. 9A, the effective voltage vector generation section E31 in which at least one of the
図９（ｅ）〜（ｈ）に、第２インバータ部３０におけるＰＷＭ制御を示す。図９（ｇ）に示すように、Ｖ下ＭＯＳ３５は、ＰＷＭ基準信号Ｐ３２がＶ相デューティＤｖ３２を上回ったときにオンされ、下回ったときにオフされる。図７（ｈ）に示すように、Ｗ下ＭＯＳ３６は、ＰＷＭ基準信号Ｐ３２がＷ相デューティＤｗ３２を上回ったときオンされ、下回ったときにオフされる。一方、Ｕ相デューティＤｕ３２は、この区間において１００％となるように変調されているので、ＰＷＭ基準信号Ｐ３２がＵ相デューティＤｕ３２を上回ることがない。したがって、Ｕ相デューティＤｕ３２が１００％に変調されている区間において、図９（ｆ）に示すように、Ｕ下ＭＯＳ３４がオンされることがなく、オフし続ける。同様に、Ｖ相デューティＤｖ３２が１００％に変調されている区間においては、Ｖ下ＭＯＳ３５がオンされずにオフし続け、Ｗ相デューティＤｗ３２が１００％に変調されている区間においては、Ｗ下ＭＯＳ３６がオンされずにオフし続ける。すなわち、本形態の第２インバータ部３０においては、デューティ指令信号Ｄｕ３２、Ｄｖ３２、Ｄｗ３２のうち最も大きい相のデューティ比が１００％となるように上べた二相変調されているので、下ＭＯＳ３４〜３６のうち少なくとも１つ常にオフとなっている。そのため、下ＭＯＳ３４〜３６のうちの少なくとも１つがオンとなっているとき、有効電圧ベクトルとなり、下ＭＯＳ３４〜３６の全てがオフになっているとき、ゼロ電圧ベクトルとなる。
9E to 9H show the PWM control in the
図９（ｅ）に示すように、下ＭＯＳ３４〜３６のうち少なくとも１つがオンとなっている有効電圧ベクトル発生区間Ｅ３２は、ＰＷＭ基準信号Ｐ３２が最も大きくなる時間Ｔ３１を中心とする区間となっている。また、下ＭＯＳ２４〜２６が全てオフとなっているゼロ電圧ベクトル発生区間Ｚ３２は、ＰＷＭ基準信号Ｐ３２が最も小さくなる時間Ｔ３２を中心とする区間となっている。すなわち、第１インバータ部２０のゼロ電圧ベクトル発生区間Ｚ３１の中心は、第２インバータ部３０のゼロ電圧ベクトル発生区間Ｚ３２の中心とずれている。なお、図９に示す区間においては、第１インバータ部２０及び第２インバータ部３０の両方が有効電圧ベクトルとなっている区間はなく、一方が有効電圧ベクトルとなっているとき、他方がゼロ電圧ベクトルとなっている。
As shown in FIG. 9 (e), the effective voltage vector generation section E32 in which at least one of the
電力変換装置１に通電される電流を図１０に基づいて説明する。図１０（ａ）に示すように、電源電流Ｉｂは略一定である。図８（ｂ）に示すように、第１インバータ部２０及び第２インバータ部３０のいずれもがゼロ電圧ベクトルである区間Ａ３０において、インバータ部電流は０となる。一方、第１インバータ部２０及び第２インバータ部２０の一方が有効電圧ベクトルであり、他方がゼロ電圧ベクトルである区間Ｂ３０において、第１インバータ部２０及び第２インバータ部２０には、コンデンサ５０から流れ出す電流Ｉｃと電源電流Ｉｂとを加えた電流が流れ込む。
The electric current supplied to the
コンデンサ５０に流れる電流を図８（ｃ）に示す。なお、図８（ｃ）においては、図５（ｃ）と同様、コンデンサ５０に電流が流れ込むＩin方向を正、コンデンサ５０から電流が流れ出すＩout方向を負とした（図１参照）。
第１インバータ部２０及び第２インバータ部３０のいずれもがゼロ電圧ベクトルである区間Ａ３０において、コンデンサ５０にはバッテリ７０からＩin方向の電流が流れ込む。
第１インバータ部２０及び第２インバータ部３０の一方が有効電圧ベクトルであり、他方がゼロ電圧ベクトルである区間Ｂ３０について、第１インバータ部２０が有効電圧ベクトルであり、第２インバータ部３０がゼロ電圧ベクトルであるものとして説明する。第１インバータ部２０が有効電圧ベクトルであるので、コンデンサ５０から第１インバータ部２０へＩout方向の電流が流れ出す。一方、第２インバータ部３０がゼロ電圧ベクトルであるので、コンデンサ５０にはバッテリ７０からＩin方向の電流が流れ込む。すなわち、区間Ｂ３０において、コンデンサ５０に流れる電流は相殺され、図８（ｃ）に示すように、区間Ｂ３０におけるリップル電流Ｉｃを低減することができる。なお、第１インバータ部２０がゼロ電圧ベクトルであり、第２インバータ部３０が有効電圧ベクトルであっても同様である。
The current flowing through the
In the section A30 where both the
For a section B30 in which one of the
本形態では、第１インバータ部２０のＰＷＭ基準信号Ｐ３１と第２インバータ部３０のＰＷＭ基準信号Ｐ３２とは同じ位相であり、第１インバータ部２０を下べた二相変調により中性点電圧を操作し、第２インバータ部３０を上べた二相変調により中性点電圧を操作している。これにより、第１インバータ部２０におけるゼロ電圧ベクトル発生区間Ｚ３１の中心と、第２インバータ部３０におけるゼロ電圧ベクトル発生区間Ｚ３２の中心とがずれている。これにより、コンデンサ５０に流れ込む電流と流れ出す電流とが相殺されることにより、リップル電流を低減することができる。
In this embodiment, the PWM reference signal P31 of the
また、本形態では、第１インバータ部２０のデューティ指令信号Ｄｕ３１、Ｄｖ３１、Ｄｗ３１のうち最も小さいデューティ比が０％となるように中性点電位を操作している。これにより、ＰＷＭ基準信号Ｐ３１の１周期において、ゼロ電圧ベクトル発生区間が連続する１回となり、コンデンサ５０へ電流が流れ込む状態から流れ出す状態へ切り替わる回数が低減し、脈動を低減することができる。また、第２インバータ部３０のデューティ指令信号Ｄｕ３２、Ｄｖ３２、Ｄｗ３２のうち最も大きいデューティ比が１００％となるように中性点電位を操作している。これにより、ＰＷＭ基準信号Ｐ３２の１周期において、ゼロ電圧ベクトル発生区間が連続する１回となり、コンデンサ５０へ電流が流れ込む状態から流れ出す状態へ切り替わる回数が低減し、脈動を低減することができる。
なお、本形態においては、第１インバータ部２０において上べた二相変調により中性点電圧を操作し、第２インバータ部３０において下べた二相変調により中性点電圧を操作したが、第１インバータ部２０において上べた二相変調し、第２インバータ部３０において下べた二相変調しても同様の効果を奏する。
In this embodiment, the neutral point potential is manipulated so that the smallest duty ratio among the duty command signals Du31, Dv31, Dw31 of the
In this embodiment, the neutral point voltage is operated by the upper two-phase modulation in the
本形態では、第１インバータ部２０のＰＷＭ基準信号Ｐ３１の位相と、第２インバータ部３０のＰＷＭ基準信号Ｐ３２の位相とが同じである。特に、後述するオフセット補正のためのオフセット値の取得を行わなければ、３６０°ごとにＡＤ値を取得すればよいので、よりレジスタによる電流検出負荷を低減することができる。
In the present embodiment, the phase of the PWM reference signal P31 of the
（第４実施形態）
第４実施形態は、第３実施形態の変形例である。図１２（ａ）〜（ｄ）、（ｆ）〜（ｇ）、図１３（ａ）、（ｂ）については、第３実施形態の説明を参照するものとし、ここでの説明は省略した。
第４実施形態における電力変換装置を図１１に示す。電力変換装置４は、第１実施形態〜第３実施形態の電力変換装置１とは、電流検出部４４０のみが異なっているので、電流検出部４４０以外の説明は割愛する。
(Fourth embodiment)
The fourth embodiment is a modification of the third embodiment. 12 (a) to 12 (d), (f) to (g), and FIGS. 13 (a) and 13 (b) refer to the description of the third embodiment, and the description thereof is omitted here.
A power converter according to the fourth embodiment is shown in FIG. Since the power converter 4 differs from the
図１１に示すように、電流検出部４４０は、Ｕ１電流検出部４４１、Ｖ１電流検出部４４２、Ｗ１電流検出部４４３、Ｕ２電流検出部４４４、Ｖ２電流検出部４４５、及び、Ｗ２電流検出部４４６から構成されている。Ｕ１電流検出部４４１は、Ｕ下ＭＯＳ２４とグランドの間に設けられ、Ｕ１コイル１１に流れる電流を検出する。Ｖ１電流検出部４４２は、Ｖ下ＭＯＳ２５とグランドとの間に設けられ、Ｖ１コイル１２に流れる電流を検出する。Ｗ１電流検出部４４３は、Ｗ下ＭＯＳ２６とグランドとの間に設けられ、Ｗ１コイル１３に流れる電流を検出する。また、Ｕ２電流検出部４４４は、Ｕ下ＭＯＳ３４とグランドとの間に設けられ、Ｕ２コイル１４の電流を検出する。Ｖ２電流検出部４４５は、Ｖ下ＭＯＳ３５とグランドとの間に設けられ、Ｖ２コイル１５の電流を検出する。Ｗ２電流検出部４４６は、Ｗ下ＭＯＳ３６とグランドとの間に設けられ、Ｗ２コイル１６の電流を検出する。電流検出部４４１〜４４６によって検出されたＡＤ値は、制御部６０を構成するレジスタに記憶される。レジスタによるＡＤ値の取得が電流検出部４４１〜４４６について同時に行われる点については、第１実施形態と同様である。また、第１実施形態と同様、同時に位置センサ６９によるモータの回転位置θも取得される。
As shown in FIG. 11, the
本形態では、電流検出部４４１〜４４６にシャント抵抗を用いており、下ＭＯＳとグランドとの間に設けられている。この場合、第１インバータ部２０の下ＭＯＳ２４〜２６が全てオンになっているときにコイル１１〜１３の電流を検出し、第２インバータ部３０の下ＭＯＳ３４〜３６が全てオンになっているときにコイル１４〜１６の電流を検出する必要がある。また、第１実施形態と同様、ＰＷＭ基準信号が最も大きいタイミング、或いは、最も小さいタイミングで電流を検出することが好ましい。
In this embodiment, shunt resistors are used for the
第３実施形態のように、第１インバータ部２０のＰＷＭ基準信号Ｐ３１と第２インバータ部３０のＰＷＭ基準信号Ｐ３２との位相差を０°とし、第１インバータ部２０を下べた二相変調し、第２インバータ部３０を上べた二相変調により中性点電圧を操作すると、第２インバータ部３０においては、全ての下ＭＯＳ３４〜３６がオンとなる区間がない。
As in the third embodiment, the phase difference between the PWM reference signal P31 of the
そこで、本形態では、図１２（ｅ）に示すように、第２インバータ部３０においては、最も大きい相のデューティ比が１００％よりも小さい所定の最大値Ｍとなるように上べた二相変調を行っている。図１２（ｆ）に示すように、Ｕ下ＭＯＳ３４は、ＰＷＭ基準信号Ｐ４２がＵ相デューティＤｕ４２を上回ったときオンされ、下回ったときオンされる。本形態では、Ｕ下ＭＯＳ３４がオンとなる区間、すなわち下ＭＯＳ３４〜３６が全てオンとなる区間Ｌが、シャント抵抗により電流検出を行うに際し、リギングが収束する時間、例えば４．５μｓ以上、となるように所定の最大値Ｍが設定される。リギングが収束するまでの間、下ＭＯＳ３４〜３６のオン状態が継続されるので、シャント抵抗により適切に電流を検出することができる。また、シャント抵抗により電流検出可能となるように下ＭＯＳ３４〜３６が全てオンとなる区間を確保しつつ、図１３（ｃ）に示すように、リップル電流を極力低減することができる。
Therefore, in the present embodiment, as shown in FIG. 12 (e), in the
ところで、後述する図１４（ｃ）、（ｄ）に示すように、シャント抵抗で構成される電流検出部４４〜４６が上ＭＯＳ３１〜３３と電源との間に設けられる場合、上ＭＯＳ３１〜３３が全てオンされているときにコイル１４〜１６の電流を検出する必要があるが、ＰＷＭ基準信号Ｐ４２が最も小さくなる時間Ｔ４２において検出することが可能である。そのため、電流検出部４４〜４６が上ＭＯＳ３１〜３３の電源側に設けられている場合には、所定の最大値を１００％としてもよい。
Incidentally, as shown in FIGS. 14C and 14D, which will be described later, when the current detectors 44 to 46 formed of shunt resistors are provided between the
一方、シャント抵抗で構成される電流検出部４１〜４３が、下べた二相変調を行っている第１インバータ部の上ＭＯＳ２１〜２３と電源との間に設けられる場合、上ＭＯＳ２１〜２３が全てオンされているときにコイル１１〜１３の電流を検出する必要がある。しかしながら、図１２（ａ）に示すように、下ＭＯＳ２４〜２６が全てオフされる区間、すなわち上ＭＯＳ２１〜２３が全てオンされる区間がない。このような場合には、最も小さい相のデューティが０％よりも大きい所定の最小値となるように下べた二相変調を行う。所定の最小値は、リギングが収束する時間、例えば４．５μｓ以上となるように設定される。リギングが収束するまでの間、上ＭＯＳ２１〜２４のオン状態が継続されるので、シャント抵抗により適切に電流を検出することができる。また、シャント抵抗により電流検出可能となるように上ＭＯＳ２１〜２３が全てオンとなる区間を確保しつつ、リップル電流を極力低減することができる。
なお、シャント抵抗により電流を検出すべく、対応する箇所のＭＯＳが全てオンとなるように所定の最大値あるいは最小値を設定することに限らず、後述するオフセット値を検出するために対応する箇所のＭＯＳが全てオフとなるように所定の最大値あるいは最小値を設定してもよい。
On the other hand, when the
In addition, in order to detect the current by the shunt resistor, not only the predetermined maximum value or the minimum value is set so that all the MOSs in the corresponding part are turned on, but the corresponding part for detecting the offset value described later. A predetermined maximum value or minimum value may be set so that all the MOSs are turned off.
以上、本発明は、上記実施形態になんら限定されるものではなく、発明の趣旨を逸脱しない範囲において種々の形態で実施可能である。
（ア）電流検出部の位置
電流検出部の設置位置の例を図１４に示す。なお、図１４においては、第１インバータ部２０及び第１インバータ部２０に対応する第１巻線組１８のみを示し、第２インバータ部３０及び第２インバータ部３０に対応する第２巻線組１９等は省略している。
As mentioned above, this invention is not limited to the said embodiment at all, In the range which does not deviate from the meaning of invention, it can implement with a various form.
(A) Position of Current Detection Unit An example of the installation position of the current detection unit is shown in FIG. In FIG. 14, only the first winding set 18 corresponding to the
図１４（ａ）に示すように、電流検出部４１〜４３は、下ＭＯＳ２４〜２６のグランド側に設けることができる。また図１４（ｂ）に示すように、Ｗ１電流検出部４３を省き、Ｕ１電流検出部４１をＵ下ＭＯＳ２４とグランドとの間に設け、Ｖ１電流検出部４２をＵ下ＭＯＳ２５とグランドの間に設けることができる。この例のように、ｎ相のうち１相の電流検出部を省いても、電源電流との差分より全ての相の電流を検出することができる。すなわち、３相であれば２箇所、４相であれば３箇所、５相であれば４箇所、といった具合である。また電流検出部を省く相は、いずれの相であってもよい。
As shown in FIG. 14A, the
図１４（ａ）及び図１４（ｂ）に示すように、電流検出部４１〜４３がシャント抵抗であり、下ＭＯＳ２４〜２６のグランド側に設けられている場合に、上べた二相変調を行ってＰＷＭ制御するとき、下ＭＯＳ２４〜２６の全てがオンになる区間を確保すべく、デューティ指令信号が最も大きい相のデューティ比を１００％よりも小さい所定の最大値としてもよい。また、下べた二相変調を行ってＰＷＭ制御するとき、下ＭＯＳ２４〜２６の全てがオフとなる区間を確保すべく、デューティ指令信号が最も小さい相のデューティを０％よりも大きい所定の最小値としてもよい。所定の最大値および所定の最小値は、シャント抵抗により電流検出を行うに際しリギングが収束する時間に基づいて設定することができる。
As shown in FIGS. 14A and 14B, when the
図１４（ｃ）に示すように。電流検出部４１〜４３は、上ＭＯＳ２１〜２３の電源側に設けることができる。また、図１４（ｄ）に示すように、Ｗ１電流検出部４３を省くこともできる。ｎ相のうちの１相の電流検出部を省くことについては、図１４（ｂ）にて説明したのと同様である。
図１４（ｃ）及び図１４（ｄ）に示すように、電流検出部４１〜４３がシャント抵抗であり、上ＭＯＳ２１〜２３の電源側に設けられている場合に、下べた二相変調を行ってＰＷＭ制御するとき、上ＭＯＳ２１〜２３の全てがオンになる区間を確保すべく、デューティ指令信号が最も大きい相のデューティ比を０％よりも大きい所定の最小値としてもよい。また、上べた二相変調を行ってＰＷＭ制御するとき、上ＭＯＳ２１〜２３の全てがオフとなる区間を確保すべく、デューティ指令信号が最も大きい相のデューティを１００％よりも小さい所定の最大値としてもよい。所定の最大値は、シャント抵抗により電流検出を行うに際しリギングが収束する時間に基づいて設定することができる。
As shown in FIG. The
As shown in FIG. 14C and FIG. 14D, when the
図１４（ｅ）に示すように、電流検出部４１〜４３は、上ＭＯＳ２１〜２３と下ＭＯＳ２４〜２６とのそれぞれの接続点と、対応する巻線との間に設けることができる。また、図１４（ｆ）に示すように、Ｗ１電流検出部４３を省くこともできる。ｎ相のうちの１相の電流検出部を省くことについては、図１４（ｂ）にて説明したのと同様である。
図１４（ｅ）及び図１４（ｆ）に示す位置に電流検出部４１〜４３を設ける場合、シャント抵抗ではなく、ホール素子を用いることが好ましい。この場合、オフセット補正が不要である。また、シャント抵抗を用いる場合にみられるリギングの影響がないので、リギングが収束する時間を考慮せずに、下べた二相変調を行う際の所定の最小値、及び、上べた二相変調を行う際の所定の最大値を設定することができる。
なお、下べた二相変調を行う際、最も小さい相のデューティが出力可能な最小値となるように変調してもよい。また、上べた二相変調を行う際、最も大きい相のデューティが出力可能な最大値となるように変調してもよい。
As shown in FIG. 14E, the
When the
In addition, when performing the lower two-phase modulation, the modulation may be performed so that the duty of the smallest phase becomes a minimum value that can be output. Further, when performing the above two-phase modulation, the modulation may be performed so that the duty of the largest phase becomes the maximum value that can be output.
（イ）オフセット補正
ところで、電流検出部にシャント抵抗を用いる場合であって、ＥＰＳのように操作感を向上するために比較的高精度での制御が求められるとき、シャント抵抗のオフセット値をＰＷＭ制御の各周期において検出し、三相電流Ｉｕ、Ｉｖ、Ｉｗをオフセット補正することが好ましい。
ここで、第１実施形態の変形例を図１５に基づいて説明する。図１５においては、デューティ指令信号を省略し、ＰＷＭ基準信号のみを示した。第１インバータ部２０のＰＷＭ基準信号Ｐ１１と第２インバータ部３０のＰＷＭ基準信号Ｐ１２の位相差は、１８０°に設定されている。第１インバータ部２０のＰＷＭ基準信号Ｐ１１が最大となったとき、下ＭＯＳ２４〜２６が全てオンとなっており、第２インバータ部３０のＰＷＭ基準信号Ｐ１２が最大となったとき、下ＭＯＳ３４〜３６が全てオンとなっているものとする。
なお、この例において第１実施形態とは、以下の点が異なる。すなわち、この例においては、第４実施形態の図１１に示すように、電流検出部４１〜４６がシャント抵抗で構成され、下ＭＯＳとグランドとの間に設けられている。また、第１インバータ部２０のＰＷＭ基準信号Ｐ１１が最小となったとき、下ＭＯＳ２４〜２６を全てオフとすべく、最も小さい相のデューティが０％よりも大きい所定の最小値となるように下べた二相変調されている。さらにまた、第２インバータ部３０のＰＷＭ基準信号Ｐ１２が最小となったとき、下ＭＯＳ３４〜３６を全てオフとすべく、最も小さい相のデューティが０％よりも大きい所定の最小値となるように下べた二相変調されている。
(A) Offset correction By the way, when a shunt resistor is used for the current detection unit and control with relatively high accuracy is required to improve the operational feeling as in EPS, the offset value of the shunt resistor is set to PWM. It is preferable to detect in each cycle of control and offset-correct the three-phase currents Iu, Iv, and Iw.
Here, the modification of 1st Embodiment is demonstrated based on FIG. In FIG. 15, the duty command signal is omitted and only the PWM reference signal is shown. The phase difference between the PWM reference signal P11 of the
In this example, the following points are different from the first embodiment. That is, in this example, as shown in FIG. 11 of the fourth embodiment, the
図１５（ａ）に示すように、オフセット補正を行う場合、ＰＷＭ基準信号が最大となる時間において三相電流を検出するためのＡＤ値（以下、「電流用ＡＤ値」という。）が検出され、ＰＷＭ基準信号が最小となる時間において電流用ＡＤ値をオフセット補正するためのＡＤ値（以下、「オフセット用ＡＤ値」という。）が検出される。制御部６０において、オフセット用ＡＤ値を用いて補正された電流用ＡＤ値を用い、図３に示す演算処理が行われ、デューティ指令信号が算出される。そして、ＰＷＭ基準信号が次に最大となるときデューティ指令信号が更新される。
図１５（ｂ）は、図６（ａ）と対応する図であって、２つのインバータ部において位相差が１８０°に設定されている場合における電流検出タイミングを示すものである。この例において、第１インバータ部２０のＰＷＭ基準信号Ｐ１１と第２インバータ部３０のＰＷＭ基準信号Ｐ１２との位相差は１８０°であるので、ＰＷＭ基準信号Ｐ１１が最大となるとき、ＰＷＭ基準信号Ｐ１２が最小となる。また、ＰＷＭ基準信号Ｐ１１が最小となるとき、ＰＷＭ基準信号Ｐ１２が最大となる。したがって、図１５（ｂ）に示すように、第１インバータ部２０のオフセット用ＡＤ値を検出するタイミングと、第２インバータ部３０の電流用ＡＤ値を検出するタイミングが一致する。また、第１インバータ部２０の電流用ＡＤ値を検出するタイミングと、第２インバータ部３０のオフセット用ＡＤ値を検出するタイミングが一致する。一方、例えば図６（ｂ）のように、２つのインバータ部の位相差が９０°に設定されている場合、電流用ＡＤ値を検出するタイミングと、オフセット用ＡＤ値を検出するタイミングとは一致しない。
As shown in FIG. 15A, when offset correction is performed, an AD value (hereinafter referred to as “current AD value”) for detecting a three-phase current is detected at a time when the PWM reference signal is maximum. The AD value for offset correction of the current AD value (hereinafter referred to as “offset AD value”) is detected at the time when the PWM reference signal is minimum. In the
FIG. 15B is a diagram corresponding to FIG. 6A, and shows current detection timing when the phase difference is set to 180 ° in the two inverter units. In this example, since the phase difference between the PWM reference signal P11 of the
この例において、第１インバータ部２０と第２インバータ部３０との位相差は１８０°に設定されており、一方の電流用ＡＤ値検出タイミングと、他方のオフセット用ＡＤ値検出タイミングとが一致するので、レジスタによるＡＤ値検出負荷を低減することができる。また、下ＭＯＳが全てオフになったときのオフセット用ＡＤ値によって補正した電流用ＡＤ値を用いて三相電流Ｉｕ、Ｉｖ、Ｉｗを算出し、デューティ指令信号を算出している。このように２つのタイミングで検出されたＡＤ値を用いることにより、より正確にデューティ指令信号を算出することができる。
なお、この例においては、ＰＷＭ基準信号が最大となったとき、対応する下ＭＯＳが全てオンとなっている。このタイミングで取得した電流用ＡＤ値が特許請求の範囲における「第１検出値」に対応している。また、ＰＷＭ基準信号が最小なったとき、対応する下ＭＯＳが全てオフとなり、上ＭＯＳが全てオンとなっている。このタイミングで取得したオフセット用ＡＤ値が特許請求の範囲における「第２の検出値」に対応している。すなわち、この例は、「制御部は、インバータ部の低電位側スイッチング素子が全てオンになったときに電流検出部によって検出される第１検出値、及び、高電位側スイッチング素子が全てオンになったときに電流検出部によって検出される第２検出値に基づいて電圧指令信号を算出する」といえる。
In this example, the phase difference between the
In this example, when the PWM reference signal becomes maximum, the corresponding lower MOSs are all turned on. The current AD value acquired at this timing corresponds to the “first detection value” in the claims. When the PWM reference signal is minimized, all corresponding lower MOSs are turned off and all upper MOSs are turned on. The offset AD value acquired at this timing corresponds to the “second detection value” in the claims. That is, this example is “the control unit turns on the first detection value detected by the current detection unit when all the low-potential side switching elements of the inverter unit are turned on, and all the high-potential side switching elements are on. It can be said that the voltage command signal is calculated based on the second detection value detected by the current detection unit when it becomes.
また、２つのインバータ部の位相差が１８０°であり、上べた二相変調によって中性点電位を操作している場合であり、シャント抵抗で構成される電流検出部が下ＭＯＳのグランド側にある場合、下ＭＯＳが全てオンとなる区間を確保するために、最も大きい相のデューティが１００％より小さい所定の最大値となるように変調する。所定の最大値は、第４実施形態と同様、シャント抵抗によって電流を検出するのに要する時間、例えばリギングが収束するのに要する時間、に基づいて設定することができる。
ここで、ＰＷＭ基準信号が最大となるタイミングで電流用ＡＤ値を取得し、最小となるタイミングでオフセット用ＡＤ値を取得し、電流検出用ＡＤ値をオフセット補正することにより、下べた二相変調によって中性点電圧を操作した場合と同様、より正確にデューティ指令信号を算出することができる。また、２つのインバータ部の位相差が１８０°であるので、上記と同様に、一方のインバータ部において電流用ＡＤ値を検出するタイミングと、他方のインバータ部においてオフセット用ＡＤ値を検出するタイミングが一致するので、レジスタによるＡＤ値検出負荷を低減することができる。
In addition, the phase difference between the two inverter units is 180 °, and the neutral point potential is manipulated by the upper two-phase modulation. The current detection unit composed of the shunt resistor is connected to the ground side of the lower MOS. In some cases, modulation is performed so that the duty of the largest phase becomes a predetermined maximum value smaller than 100% in order to secure a section in which all of the lower MOSs are turned on. As in the fourth embodiment, the predetermined maximum value can be set based on the time required for detecting the current by the shunt resistor, for example, the time required for the rigging to converge.
Here, the current AD value is acquired at the timing when the PWM reference signal becomes maximum, the offset AD value is acquired at the timing when it becomes the minimum, and the current detection AD value is offset-corrected, thereby lowering the two-phase modulation. As with the neutral point voltage, the duty command signal can be calculated more accurately. Since the phase difference between the two inverter units is 180 °, the timing for detecting the current AD value in one inverter unit and the timing for detecting the offset AD value in the other inverter unit are the same as above. Since they match, the AD value detection load by the register can be reduced.
さらに、２つのインバータ部の位相差が０°であり、一方を下べた二相変調、他方を上べた二相変調により中性点電圧を操作する場合であり、シャント抵抗で構成される電流検出部が下ＭＯＳのグランド側にある場合、第４実施形態のように、上べた二相変調は、最も大きい相のデューティが１００％より小さい所定の最大値となるように変調される。また、オフセット値を検出する場合、下ＭＯＳが全てオフとなる区間を確保すべく、下べた二相変調は、最も小さい相のデューティが０％より大きい所定の最小値となるように変調される。
ここで、ＰＷＭ基準信号が最大となるタイミングで電流用ＡＤ値を取得し、最小となるタイミングでオフセット用ＡＤ値を取得し、電流検出用ＡＤ値をオフセット補正することにより、下べた二相変調によって中性点電圧を操作した場合と同様、より正確にデューティ指令信号を算出することができる。また２つのインバータ部の位相差が０°であるので、２つのインバータ部において電流用ＡＤ値を検出するタイミングが一致する。また、２つのインバータ部においてオフセット用ＡＤ値を検出するタイミングが一致する。これにより、レジスタによるＡＤ検出負荷を低減することができる。
Furthermore, the phase difference between the two inverters is 0 °, and the current is configured with a shunt resistor when the neutral point voltage is manipulated by two-phase modulation with one below and two-phase modulation with the other. When the portion is on the ground side of the lower MOS, as in the fourth embodiment, the uppermost two-phase modulation is performed such that the duty of the largest phase is a predetermined maximum value smaller than 100%. Further, when detecting the offset value, the lower two-phase modulation is performed so that the duty of the smallest phase becomes a predetermined minimum value larger than 0% in order to secure a section in which all the lower MOSs are turned off. .
Here, the current AD value is acquired at the timing when the PWM reference signal becomes maximum, the offset AD value is acquired at the timing when it becomes the minimum, and the current detection AD value is offset-corrected, thereby lowering the two-phase modulation. As with the neutral point voltage, the duty command signal can be calculated more accurately. Further, since the phase difference between the two inverter units is 0 °, the timing for detecting the current AD value in the two inverter units coincides. In addition, the timing for detecting the offset AD value in the two inverter units coincides. Thereby, the AD detection load by the register can be reduced.
（ウ）電流検出のタイミング
上記変形例では、ＰＷＭ基準信号が最も大きいときに第１の電流値としての三相電流を取得し、ＰＷＭ基準信号が最も小さいときに第２の電流値としてのオフセット値を取得していた。例えば、モータをＥＰＳに使用する場合には、操作感を向上するためにオフセット値を常時取得していたが、オフセット値は取得してもしなくてもよい。例えば、モータ起動時のみオフセット値を取得してもよいし、オフセット値を取得せずにオフセット補正を全く行わなくてもよい。
また、電流検出部にホール素子を用いた場合、制御部により三相電流を検出するタイミングは、ＰＷＭ基準信号に関わらず、いずれのタイミングで取得してもよい。
(C) Current detection timing In the above modification, the three-phase current as the first current value is acquired when the PWM reference signal is the largest, and the offset as the second current value when the PWM reference signal is the smallest. I was getting the value. For example, when the motor is used for EPS, the offset value is always acquired in order to improve the operational feeling, but the offset value may or may not be acquired. For example, the offset value may be acquired only when the motor is started, or no offset correction may be performed without acquiring the offset value.
When a Hall element is used for the current detection unit, the timing at which the control unit detects the three-phase current may be acquired at any timing regardless of the PWM reference signal.
上記実施形態では、２系統のインバータ部によってモータの駆動を司っていたが、３系統以上のインバータ部を用いてもよい。例えば、オフセット値を取得せず、三相電流のみを取得する構成である場合、各系統間の位相差は、３６０をインバータ部の数で除した数とすれば、三相電流を検出するタイミングであるＰＷＭ基準信号の最大値の間隔が等間隔となり、制御部による電流値取得及び演算負荷を低減することができる。
例えば、図１６に示すように、インバータ部が３系統である場合、各系統間の位相差を、３６０を３で除した値である１２０°に設定することができる。
また、図１７（ａ）に示すように、インバータ部が４系統である場合、各系統間の位相差を、３６０を４で除した値である９０°に設定することができる。なお、インバータ部の系統数が偶数である場合には、図１７（ｂ）に示すように、各系統間の位相差を１８０°にしてもよい。
ここではオフセット値については考慮していないが、オフセット値の取得のタイミングを含め、レジスタによるＡＤ値検出周期ができるだけ長くなるように、検出タイミングを任意に設定することができる。
なお、図１６、図１７においては、各系統のＰＷＭ基準信号のみを示した。
In the above embodiment, the motor is driven by the two inverter units, but three or more inverter units may be used. For example, when the configuration is such that only the three-phase current is acquired without acquiring the offset value, the phase difference between the systems is the timing for detecting the three-phase current if 360 is divided by the number of inverter units. The intervals of the maximum values of the PWM reference signal are equal intervals, and the current value acquisition and calculation load by the control unit can be reduced.
For example, as shown in FIG. 16, when the inverter unit has three systems, the phase difference between the systems can be set to 120 ° which is a value obtained by dividing 360 by 3.
Further, as shown in FIG. 17A, when the inverter unit has four systems, the phase difference between the systems can be set to 90 ° which is a value obtained by dividing 360 by 4. In addition, when the number of systems of an inverter part is an even number, as shown in FIG.17 (b), you may make the phase difference between each system into 180 degrees.
Although the offset value is not considered here, the detection timing can be arbitrarily set so that the AD value detection cycle by the register becomes as long as possible, including the timing of acquiring the offset value.
16 and 17, only the PWM reference signal of each system is shown.
（エ）二相変調
上記実施形態では、モータの回転数が小さいとき、下べた二相変調或いは上べた二相変調を行うと、騒音や振動が問題となる場合がある。また同様に、モータに通電される電流値が小さいとき、下べた二相変調或いは上べた二相変調を行うと、騒音や振動が問題となる場合がある。そこで、変調率が第１の所定値以下の場合、中性点電圧がコンデンサ電圧の略半分となるように中性点電圧を操作する。変調率が第１の所定値よりも大きい場合、上述の下べた二相変調、上べた二相変調等によって、ゼロ電圧ベクトル発生区間がインバータ系統間でずれるように中性点電圧を操作する。ここで、変調率は、電源電圧に対するデューティ指令信号の振幅であり、第１の所定値は、例えば電源電圧の半分に設定することができる。
(D) Two-phase modulation In the above-described embodiment, noise or vibration may be a problem if lower two-phase modulation or upper two-phase modulation is performed when the rotational speed of the motor is small. Similarly, when the current value supplied to the motor is small, noise or vibration may be a problem if lower two-phase modulation or upper two-phase modulation is performed. Therefore, when the modulation factor is equal to or lower than the first predetermined value, the neutral point voltage is manipulated so that the neutral point voltage is approximately half of the capacitor voltage. When the modulation rate is larger than the first predetermined value, the neutral point voltage is manipulated so that the zero voltage vector generation interval is shifted between the inverter systems by the above-described lower two-phase modulation, upper two-phase modulation, and the like. Here, the modulation factor is the amplitude of the duty command signal with respect to the power supply voltage, and the first predetermined value can be set to, for example, half of the power supply voltage.
また、インバータ部に流れ込む電流が第２の所定値以下である場合、中性点電圧がコンデンサ電圧の略半分となるように中性点電圧を操作する。中性点電圧が第２の所定値よりも大きい場合、上述の下べた二相変調、上べた二相変調等によって、ゼロ電圧ベクトル発生区間がインバータ系統間でずれるように中性点電圧を操作する。
これにより、モータの回転数や電流値が小さいときには中性点電圧をコンデンサ電圧の略半分とすることにより、騒音や振動を抑制することができる。
Further, when the current flowing into the inverter unit is equal to or less than the second predetermined value, the neutral point voltage is manipulated so that the neutral point voltage becomes approximately half of the capacitor voltage. When the neutral point voltage is larger than the second predetermined value, the neutral point voltage is manipulated so that the zero voltage vector generation interval is shifted between the inverter systems by the above-described lower two-phase modulation, upper two-phase modulation, etc. To do.
Thereby, when the rotation speed and current value of the motor are small, noise and vibration can be suppressed by setting the neutral point voltage to approximately half of the capacitor voltage.
（オ）その他の変形例
上記実施形態では、図１８（ａ）に示すように、２系統のインバータ部が１つのモータ１０を駆動していたが、図１８（ｂ）に示すように、複数のインバータ部がそれぞれ別のモータを駆動するように構成してもよい。すなわち、第１インバータ部１２０が第１モータ１１０を駆動し、第２インバータ部１３０が第２モータ１１１を駆動する、といった具合である。
上記実施形態では、多相回転機は、いずれもモータであったが、モータに限らず発電機であってもよい。また、多相回転機はＥＰＳに限らず、例えばパワーウインド等、ＥＰＳ以外のものに用いることができる。
(E) Other Modifications In the above embodiment, as shown in FIG. 18A, the two inverters drive one
In the above embodiment, the multiphase rotating machines are all motors, but are not limited to motors and may be generators. Further, the multi-phase rotating machine is not limited to EPS, and can be used for other than EPS, such as a power window.
１：電力変換装置、１０：モータ、１１〜１６：コイル（巻線）、１７：位置センサ、１８：第１巻線組、１９：第２巻線組、２０：第１インバータ部、２１〜２３：上ＭＯＳ（高電位側スイッチング素子）、２４〜２６：下ＭＯＳ（低電位側スイッチング素子）、３０：第２インバータ部、３１〜３３：上ＭＯＳ（高電位側スイッチング素子）、３４〜３６：下ＭＯＳ（低電位側スイッチング素子）、４０〜４６：電流検出部、５０：コンデンサ、６０：制御部、７０：バッテリ 1: power converter, 10: motor, 11-16: coil (winding), 17: position sensor, 18: first winding group, 19: second winding group, 20: first inverter unit, 21-21 23: upper MOS (high potential side switching element), 24-26: lower MOS (low potential side switching element), 30: second inverter section, 31-33: upper MOS (high potential side switching element), 34-36 : Lower MOS (low potential side switching element), 40 to 46: Current detection unit, 50: Capacitor, 60: Control unit, 70: Battery
Claims (17)
前記多相回転機の各相に対応する高電位側スイッチング素子および低電位側スイッチング素子から構成され、前記巻線組ごとに設けられる複数のインバータ部と、
前記複数のインバータ部に並列に接続されるコンデンサと、
前記複数の巻線組の各相に通電される電流を検出する電流検出部と、
前記スイッチング素子のオンおよびオフのタイミングに係り、前記複数のインバータ部間において所定の位相差が設定されているスイッチング基準信号、及び、前記電流検出部により検出される検出値から算出される前記巻線組の各相に印加される電圧に係る電圧指令信号に基づいて、前記スイッチング素子のオン及びオフの切り替えを制御する制御部と、
を備え、
前記制御部は、
前記複数のインバータ部のうちの少なくとも１つにおいて、前記低電位側スイッチング素子および前記高電位側スイッチング素子の一方が全てオンとなり、他方が全てオフとなるタイミングであるゼロ電圧ベクトル発生区間の中心が、他の前記インバータ部における前記ゼロ電圧ベクトル発生区間とずれるように、前記巻線組の各相に印加される電圧の平均値である中性点電圧を前記位相差に応じて操作し、
前記制御部によって算出されるデューティ比が第１の所定値以下である場合、中性点電圧が前記コンデンサに印加されるコンデンサ電圧の半分となるように操作することを特徴とする電力変換装置。 A power conversion device for a multi-phase rotating machine having a plurality of winding sets composed of windings corresponding to each phase of the rotating machine,
A plurality of inverter units each of which is provided for each winding set, each of which is composed of a high potential side switching element and a low potential side switching element corresponding to each phase of the multiphase rotating machine;
A capacitor connected in parallel to the plurality of inverter units;
A current detector that detects a current passed through each phase of the plurality of winding sets;
The winding calculated from a switching reference signal in which a predetermined phase difference is set between the plurality of inverter units, and a detection value detected by the current detection unit, according to on and off timings of the switching element. Based on a voltage command signal relating to a voltage applied to each phase of the wire set, a control unit that controls switching of the switching element on and off;
With
Wherein,
In at least one of the plurality of inverter units, the center of the zero voltage vector generation section is a timing at which one of the low potential side switching element and the high potential side switching element is all turned on and the other is all turned off. The neutral point voltage, which is the average value of the voltages applied to each phase of the winding set, is manipulated according to the phase difference so as to deviate from the zero voltage vector generation interval in the other inverter unit ,
When the duty ratio calculated by the control unit is equal to or less than the first predetermined value, the power conversion apparatus characterized that you engineered to be half of the capacitor voltage neutral point voltage is applied to the capacitor .
前記多相回転機の各相に対応する高電位側スイッチング素子および低電位側スイッチング素子から構成され、前記巻線組ごとに設けられる複数のインバータ部と、
前記複数のインバータ部に並列に接続されるコンデンサと、
前記複数の巻線組の各相に通電される電流を検出する電流検出部と、
前記スイッチング素子のオンおよびオフのタイミングに係り、前記複数のインバータ部間において所定の位相差が設定されているスイッチング基準信号、及び、前記電流検出部により検出される検出値から算出される前記巻線組の各相に印加される電圧に係る電圧指令信号に基づいて、前記スイッチング素子のオン及びオフの切り替えを制御する制御部と、
を備え、
前記制御部は、
前記複数のインバータ部のうちの少なくとも１つにおいて、前記低電位側スイッチング素子および前記高電位側スイッチング素子の一方が全てオンとなり、他方が全てオフとなるタイミングであるゼロ電圧ベクトル発生区間の中心が、他の前記インバータ部における前記ゼロ電圧ベクトル発生区間とずれるように、前記巻線組の各相に印加される電圧の平均値である中性点電圧を前記位相差に応じて操作し、
前記インバータ部に流れ込む電流が第２の所定値以下である場合、中性点電圧が前記コンデンサに印加されるコンデンサ電圧の半分となるように操作することを特徴とする電力変換装置。 A power conversion device for a multi-phase rotating machine having a plurality of winding sets composed of windings corresponding to each phase of the rotating machine,
A plurality of inverter units each of which is provided for each winding set, each of which is composed of a high potential side switching element and a low potential side switching element corresponding to each phase of the multiphase rotating machine;
A capacitor connected in parallel to the plurality of inverter units;
A current detector that detects a current passed through each phase of the plurality of winding sets;
The winding calculated from a switching reference signal in which a predetermined phase difference is set between the plurality of inverter units, and a detection value detected by the current detection unit, according to on and off timings of the switching element. Based on a voltage command signal relating to a voltage applied to each phase of the wire set, a control unit that controls switching of the switching element on and off;
With
Wherein,
In at least one of the plurality of inverter units, the center of the zero voltage vector generation section is a timing at which one of the low potential side switching element and the high potential side switching element is all turned on and the other is all turned off. The neutral point voltage, which is the average value of the voltages applied to each phase of the winding set, is manipulated according to the phase difference so as to deviate from the zero voltage vector generation interval in the other inverter unit ,
When the current flowing into the inverter section is equal to or less than a second predetermined value , the power conversion device is operated so that the neutral point voltage becomes half of the capacitor voltage applied to the capacitor .
前記２つのインバータ部の前記スイッチング基準信号の位相差が０に設定され、
前記制御部は、
一方の前記インバータ部において、前記巻線組の各相に対応する前記電圧指令信号のうち、最も小さいデューティ比が所定の最小値となるように中性点電圧を操作し、
他方の前記インバータ部において、前記巻線組の各相に対応する前記電圧指令信号のうち、最も大きいデューティ比が所定の最大値となるように中性点電圧を操作することを特徴とする請求項１〜３のいずれか一項に記載の電力変換装置。 The inverter part is two,
A phase difference between the switching reference signals of the two inverter units is set to 0;
The controller is
In one of the inverter units, the neutral point voltage is manipulated so that the smallest duty ratio becomes a predetermined minimum value among the voltage command signals corresponding to each phase of the winding set,
The other inverter section operates a neutral point voltage so that a maximum duty ratio among the voltage command signals corresponding to each phase of the winding set becomes a predetermined maximum value. Item 4. The power conversion device according to any one of Items 1 to 3 .
前記多相回転機の各相に対応する高電位側スイッチング素子および低電位側スイッチング素子から構成され、前記巻線組ごとに設けられる複数のインバータ部と、
前記複数のインバータ部に並列に接続されるコンデンサと、
前記複数の巻線組の各相に通電される電流を検出する電流検出部と、
前記スイッチング素子のオンおよびオフのタイミングに係り、前記複数のインバータ部間において所定の位相差が設定されているスイッチング基準信号、及び、前記電流検出部により検出される検出値から算出される前記巻線組の各相に印加される電圧に係る電圧指令信号に基づいて、前記スイッチング素子のオン及びオフの切り替えを制御する制御部と、
を備え、
前記インバータ部は、２つであり、
前記２つのインバータ部の前記スイッチング基準信号の位相差が０に設定され、
前記制御部は、
前記複数のインバータ部のうちの少なくとも１つにおいて、前記低電位側スイッチング素子および前記高電位側スイッチング素子の一方が全てオンとなり、他方が全てオフとなるタイミングであるゼロ電圧ベクトル発生区間の中心が、他の前記インバータ部における前記ゼロ電圧ベクトル発生区間とずれるように、前記巻線組の各相に印加される電圧の平均値である中性点電圧を前記位相差に応じて操作し、
一方の前記インバータ部において、前記巻線組の各相に対応する前記電圧指令信号のうち、最も小さいデューティ比が所定の最小値となるように中性点電圧を操作し、
他方の前記インバータ部において、前記巻線組の各相に対応する前記電圧指令信号のうち、最も大きいデューティ比が所定の最大値となるように中性点電圧を操作することを特徴とする電力変換装置。 A power conversion device for a multi-phase rotating machine having a plurality of winding sets composed of windings corresponding to each phase of the rotating machine,
A plurality of inverter units each of which is provided for each winding set, each of which is composed of a high potential side switching element and a low potential side switching element corresponding to each phase of the multiphase rotating machine;
A capacitor connected in parallel to the plurality of inverter units;
A current detector that detects a current passed through each phase of the plurality of winding sets;
The winding calculated from a switching reference signal in which a predetermined phase difference is set between the plurality of inverter units, and a detection value detected by the current detection unit, according to on and off timings of the switching element. Based on a voltage command signal relating to a voltage applied to each phase of the wire set, a control unit that controls switching of the switching element on and off;
With
The inverter part is two,
A phase difference between the switching reference signals of the two inverter units is set to 0;
Wherein,
In at least one of the plurality of inverter units, the center of the zero voltage vector generation section is a timing at which one of the low potential side switching element and the high potential side switching element is all turned on and the other is all turned off. The neutral point voltage, which is the average value of the voltages applied to each phase of the winding set, is manipulated according to the phase difference so as to deviate from the zero voltage vector generation interval in the other inverter unit ,
In one of the inverter units, the neutral point voltage is manipulated so that the smallest duty ratio becomes a predetermined minimum value among the voltage command signals corresponding to each phase of the winding set,
In the other inverter section, the neutral point voltage is operated so that the largest duty ratio among the voltage command signals corresponding to each phase of the winding set becomes a predetermined maximum value. Conversion device.
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