JP5351118B2 - 液晶表示装置 - Google Patents

Description

本発明は表示装置に係り、特に視野角特性が優れたＩＰＳ方式の液晶表示装置に関する。

液晶表示装置に使用される液晶表示パネルは、画素電極および薄膜トランジスタ（ＴＦＴ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して、ＴＦＴ基板の画素電極と対応する場所にカラーフィルタ等が形成された対向基板が配置され、ＴＦＴ基板と対向基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。

液晶表示装置はフラットで軽量であることから、色々な分野で用途が広がっている。携帯電話やＤＳＣ（Ｄｉｇｉｔａｌ Ｓｔｉｌｌ Ｃａｍｅｒａ）等には、小型の液晶表示装置が広く使用されている。液晶表示装置では視野角特性が問題である。視野角特性は、画面を正面から見た場合と、斜め方向から見た場合に、輝度が変化したり、色度が変化したりする現象である。視野角特性は、液晶分子を水平方向の電界によって動作させるＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）方式が優れた特性を有している。

ＩＰＳ方式も種々存在するが、例えば、コモン電極または画素電極を平面ベタで形成し、その上に、絶縁膜を挟んで櫛歯状の画素電極またはコモン電極を配置し、画素電極とコモン電極の間に発生する電界によって液晶分子を回転させる方式が透過率を大きくすることが出来るので、現在主流となっている。

以上のような方式のＩＰＳは、従来は、まず、ＴＦＴを形成し、ＴＦＴをパッシベーション膜で覆い、その上に、上記コモン電極、絶縁膜、画素電極等を形成している。しかし、製造コスト低減の要求があり、このために、ＴＦＴ基板における導電膜、絶縁膜等の層数を低減することが行われている。

他のＩＰＳ方式の例として、「特許文献１」には、ゲート電極と同じ層にコモン電極を形成し、ゲート絶縁膜および、保護絶縁膜を挟んで櫛歯状の画素電極を形成する構成が記載されている。

画素電極にはＴＦＴを介して映像信号を供給するが、ＴＦＴのゲート電圧のＯＮ、ＯＦＦによって映像信号が変動することを防止するために、付加容量を加えることが行われている。従来行われてきたＩＰＳは同じ平面上に櫛歯状の画素電極とコモン電極を入れ子にして使用している。「特許文献２」には、このようなＩＰＳ方式において、トップゲート型のＴＦＴを使用した場合に、ＴＦＴの半導体層のｎ＋化した領域に対し、層間絶縁膜を挟んでとコモン電極対向して形成することによって、付加容量を増加させる構成が記載されている。

特開２００９−１６８８７８号公報 特開２００３−２０７７９６号公報

図１０は本発明が対象とするＩＰＳの画素構造を示す平面図である。図１０において、走査線１０と映像信号線２０で囲まれた領域に画素が形成されている。ＴＦＴは走査線１０の上に形成されている。すなわち、走査線１０の上にゲート絶縁膜１０３を介して半導体膜１０５が形成され、その上にドレイン電極１０６とソース電極１０７が形成されている。そして、走査線１０がゲート電極を兼用している。本画素構造は図１１で示すように、最下層にＴＦＴのソース電極１０７と接続した画素電極１０１が形成され、最上層にコモン電極１１１が形成され、画素電極１０１とコモン電極１１１との間の電圧によって液晶分子２００を駆動する。

図１１は図１０のＢ−Ｂ断面図である。図１１において、ガラスで形成されたＴＦＴ基板１００の上にゲート電極１０２および画素電極１０１が形成されている。ゲート電極１０２はＡｌおよびＡｌＭｏ合金の積層膜で形成され、画素電極１０１はＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）で形成されている。ゲート電極１０２よび画素電極１０１を覆ってゲート絶縁膜１０３が形成されている。

ゲート電極１０２およびゲート絶縁膜１０３の上にａ−Ｓｉによる半導体膜１０５が形成され、その上にドレイン電極１０６とソース電極１０７が形成されている。ソース電極１０７は、ゲート絶縁膜１０３に形成された第１スルーホール１０４を介して画素電極１０１と接続している。ドレイン電極１０６、ソース電極１０７等を覆って無機パッシベーション膜１０９が形成されている。無機パッシベーション膜１０９の上には、コモン電極１１１が形成されている。コモン電極１１１にはスリット１１２が形成され、画素電極１０１とコモン電極１１１との間に電圧が印加されると、スリット１１２を通して電気力線が発生し、この電気力線によって、液晶分子２００が回転し、液晶層を透過する光の量を制御することが出来る。このように、本発明が適用されるＩＰＳ方式は、「特許文献１」および「特許文献２」に記載の液晶表示装置の構成とは非常に異なっている。

図１１に示す構成は、形成する層数が少なく、フォトリソグラフィ工程の数も少ないので、製造コスト上優れた構造である。一方、ＴＦＴにおけるゲート電圧の変動による電圧シフトを抑えるために、画素電極１０１とコモン電極１１１との間に付加容量を形成する場合、この付加容量を大きくすることが難しいという問題がある。

すなわち、図１１において、付加容量は画素電極１０１とコモン電極１１１との間で形成されるが、画素電極１０１とコモン電極１１１との間には、ゲート絶縁膜１０３と無機パッシベーション膜１０９が存在している。ゲート絶縁膜１０３の厚さは２４０ｎｍ程度、無機パッシベーション膜１０９の厚さは５００ｎｍ程度であり、いずれもＳｉＮによって形成されている。このように、付加容量は合計７４０ｎｍもの厚さの絶縁膜を介して形成されるので、付加容量を十分に大きくすることが出来ない。したがって、ゲート電圧のＯＮ、ＯＦＦに起因する画素電圧への影響が大きいという問題があった。

本発明の課題は、以上のような問題点を解決し、積層膜の層数が少なく、画素電圧のシフトが小さい、低コストのＩＰＳ方式液晶表示装置を実現することである。

本発明は上記問題を克服するものであり、具体的な手段は次のとおりである。すなわち、第１の手段は、ＴＦＴ基板と対向基板と前記ＴＦＴ基板と前記対向基板との間に液晶が挟持された液晶表示装置であって、前記ＴＦＴ基板において、走査線が第１の方向に延在して第２の方向に配列し、映像信号線が第２の方向に延在して第１の方向に配列し、前記走査線と前記映像信号線との間に画素が形成され、前記ＴＦＴ基板の上に画素電極が形成され、前記画素電極の上にゲート絶縁膜が形成され、前記ゲート絶縁膜の上に無機パッシベーション膜が形成され、前記無機パッシベーション膜の上にスリットを有するコモン電極が形成され、前記画素電極に映像信号が供給されることによって液晶が駆動され、金属または合金で形成された容量電極が前記ゲート絶縁膜の上で、かつ、前記無機パッシベーション膜の下に、前記画素電極と対向して形成され、前記画素電極はＴＦＴと接続し、前記容量電極は前記コモン電極と接続し、前記容量電極と前記画素電極とで付加容量を形成していることを特徴とする液晶表示装置である。

この場合の画素配置は、画面の縦方向にインラインの配置としてもよいし、デルタ配置としてもよい。

第２の手段は、ＴＦＴ基板と対向基板と前記ＴＦＴ基板と前記対向基板との間に液晶が挟持された液晶表示装置であって、前記ＴＦＴ基板において、第１の走査線と第２の走査線からなる走査線ペアが第１の方向に延在して第２の方向に配列し、映像信号線が第２の方向に延在して第１の方向に配列し、前記走査線ペアと前記映像信号線との間に第１の画素と第２の画素が前記第１の方向に並んで形成され、前記第１の走査線によって前記第１の画素が駆動され、前記第２の走査線によって前記第２の画素が駆動され、前記第１の画素に対応して第１のＴＦＴが形成され、前記第２の画素に対応して第２のＴＦＴが形成され、前記第１の画素および第２の画素において、前記ＴＦＴ基板の上に各々第１の画素電極と第２の画素電極が形成され、前記第１の画素電極および第２の画素電極の上にゲート絶縁膜が形成され、前記ゲート絶縁膜の上に無機パッシベーション膜が形成され、前記無機パッシベーション膜の上にスリットを有するコモン電極が形成され、前記第１の画素電極および第２の画素電極に映像信号が供給されることによって液晶が駆動され、金属または合金で形成された第１の容量電極が前記ゲート絶縁膜の上で、かつ、前記無機パッシベーション膜の下に、前記第１の画素電極と対向して形成され、金属または合金で形成された第２の容量電極が前記ゲート絶縁膜の上で、かつ、前記無機パッシベーション膜の下に、前記第２の画素電極と対向して形成され、前記第１の容量電極は前記コモン電極と接続し、前記第１の容量電極と前記第１の画素電極で第１の付加容量を形成し、前記第２の容量電極は前記コモン電極と接続し、前記第２の容量電極と前記第２の画素電極で第２の付加容量を形成していることを特徴とする液晶表示装置である。

この場合の第１の画素と第２の画素は、画面の第２の方向にインライン配置でもよいし、デルタ配置でもよい。また、第１の容量電極と第２の容量電極は連続させることも出来る。

本発明によれば、層数を減らしたＩＰＳ液晶表示装置において、付加容量を大きくすることが出来るので、ゲート電圧の変動に起因する画素電極電位の変動を小さくすることが出来る。

本発明における液晶表示装置の画素の平面図である。 本発明における液晶表示装置の画素の断面図である。 本発明における液晶表示装置の製造工程を示す図である。 半導体膜のパターニングに状況を示す断面模式図である。 第１の実施例における画素配置である。 第２の実施例における画素配置である。 第３の実施例における画素配置である。 第４の実施例における画素配置である。 第５の実施例における画素配置である。 従来例における液晶表示装置の画素の平面図である。 従来例における液晶表示装置の画素の断面図である。

以下に本発明の内容を実施例を用いて詳細に説明する。

図１は、本発明による液晶表示装置の画素部の平面図である。画素構造は、基本的には、図１０で説明したのと同様である。すなわち、ゲート電極を兼用した走査線１０の上に図２に示すゲート絶縁膜１０３が形成され、その上に、半導体膜１０５が形成され、その上に映像信号線２０から分岐したドレイン電極１０６およびソース電極１０７が形成されている。ソース電極１０７は最下層に形成された画素電極１０１と第１スルーホール１０４を介して接続している。

ソース電極１０７およびドレイン電極１０６を覆って図２に示す無機パッシベーション膜１０９が形成され、その上にコモン電極１１１が形成されている。コモン電極１１１はスリット１１２を有している。コモン電極１１１はスリット部分以外は、図１の全面を覆っている。図１が図１０と大きく異なる点は、容量電極１０８がゲート絶縁膜１０３の上に形成されていることである。容量電極１０８は、無機パッシベーション膜１０９に形成された第２スルーホール１１０を介してコモン電極１１１と接続している。そして、ゲート絶縁膜１０３を介して画素電極１０１と対向し、付加容量１５０を形成している。

図２は図１のＡ−Ａ断面図である。図３は図２に対応するプロセス図である。図３を参照しながら図２を説明する。ＴＦＴ基板１００に先ず画素電極１０１を形成する。画素電極１０１はＩＴＯを例えば、厚さ７７ｎｍあるいは５０ｎｍの厚さに、スパッタリングによって形成する。その後、画素電極１０１をパターニングする。次に、ゲート電極１０２をスパッタリングによって厚さ２２０ｎｍ程度に成膜する。ゲート電極１０２は例えば、積層膜になっており、下層はＡｌで２００ｎｍ、上層はＡｌＭｏ合金で２０ｎｍ程度に厚さに形成する。このように、ＴＦＴ基板１００の上に画素電極１０１とゲート電極１０２が同層で形成される。

次にゲート絶縁膜１０３と半導体膜１０５としてのａ−ＳｉをＣＶＤによって連続して形成する。なお、このとき、オーミックコンタクトのための図示しないｎ＋ａ−Ｓｉもａ−Ｓｉに連続して形成する。ゲート絶縁膜１０３の厚さは３５０ｎｍ程度であり、ａ−Ｓｉ膜の厚さは１５０ｎｍ、ｎ＋ａ−Ｓｉ層は５０ｎｍ程度である。

次に、半導体膜１０５を図１に示すように、島状に形成するために、パターニングを行う。半導体膜１０５はゲート絶縁膜１０３の上に形成されており、半導体層のパターニングは、フォトリソグラフィによって行う。図４は、半導体膜１０５の上にレジスト１２０を形成し、エッチングを行い、レジスト１２０を剥離する前の状態を示すものである。半導体膜１０５のエッチング液は、ゲート絶縁膜１０３も若干エッチングするので、図４に示すように、半導体膜１０５の下のゲート絶縁膜１０３の厚さｔ１よりも、他の部分のゲート絶縁膜１０３の厚さｔ２のほうが小さくなっている。

ｔ１とｔ２の差はエッチング条件によって制御することが可能である。ＣＶＤによって形成した当初のゲート絶縁膜１０３の厚さｔ１は、３５０ｎｍ程度である。本発明では、後で述べるように、付加容量１５０を大きくするために、半導体膜１０５をエッチングするときに、ゲート絶縁膜１０３をＴＦＴ以外の部分において、例えば、２４０ｎｍ程度にまで薄くしている。このようなプロセスによって、ＴＦＴ以外の部分において、ゲート絶縁膜１０３の厚さを２００ｎｍ〜３００ｎｍ程度に制御することが可能である。その後、ゲート絶縁膜１０３に第１スルーホール１０４を形成する。第１スルーホール１０４によって、ＴＦＴのソース電極１０７と画素電極１０１を接続することを可能にする。

次に、ＳＤ（ソース、ドレイン）膜として例えば、ＣｒＭｏを厚さ１５０ｎｍ〜２００ｎｍ程度にスパッタリングによって形成する。その後、ＳＤ膜をパターニングする。ＳＤ膜のパターニングの途中において、ＴＦＴのチャンネル部をエッチングすることによって、この部分のｎ＋ａ−Ｓｉを除去する。なお、ＳＤ膜はＣｒＭｏに限らず、他の金属または合金でもよい。

本発明では、ＳＤ膜は、ＴＦＴのソース電極１０７、ドレイン電極１０６としてのみでなく、図２に示すように、付加容量１５０のための容量電極１０８としても用いる。すなわち、ソース電極１０７、ドレイン電極１０６を形成すると同時に容量電極１０８を形成する。図２に示すように、容量電極１０８は、半導体膜１０５のパターニングにおいて、薄くなったゲート絶縁膜１０３を挟んで画素電極１０１と対向している。

その後、無機パッシベーション膜１０９をＣＶＤによって形成する。無機パッシベーション膜１０９は例えば、ＳｉＮによって、５００ｎｍ程度に厚く形成される。パッシベーション膜としての機能を有するためには、ある程度の膜厚は必要だからである。その後、無機パッシベーション膜１０９に第２スルーホール１１０を形成する。

次に、コモン電極１１１成膜する。コモン電極１１１は、画素電極１０１と同様、ＩＴＯを例えば、厚さ７７ｎｍあるいは５０ｎｍの厚さに、スパッタリングによって形成する。この時、無機パッシベーション膜１０９に形成された第２スルーホール１１０を介してコモン電極１１１と容量電極１０８が接続される。次に、全面に形成されたコモン電極１１１をパターニングする。コモン電極１１１のパターニングは、図１あるいは図２に示すように、コモン電極１１１に対してスリット１１２を形成することである。したがって、コモン電極１１１のパターニング後も、コモン電極１１１は、スリット部分を残して、全面に存在している。

画素電極１０１とコモン電極１１１の間に電圧が印加されると、図２に示すような電気力線が発生し、液晶分子２００が回転する。これによって液晶層を透過する光の量を画素毎に制御し、画像を形成する。なお、図２では、コモン電極１１１の上に形成される液晶を初期配向させるための配向膜は省略されている。また、図２のＴＦＴ基板１００に対向して、液晶層を挟んで、カラーフィルタ等が形成された図示しない対向基板が配置される。

本発明の特徴は、図２に示すように、ゲート絶縁膜１０３と画素電極１０１との間に付加容量１５０を形成することが出来る点である。本発明を用いない場合は、図１１に示すように、コモン電極１１１と画素電極１０１との間に形成される容量はゲート絶縁膜１０３と無機パッシベーション膜１０９を挟んで形成されるので、大きな付加容量を得ることが出来ない。本発明では、従来の付加容量に加えて、図２に示す付加容量１５０が追加されるので、全体として大きな付加容量を形成することが出来、ゲート電圧の変動による画素電圧への影響を小さくすることが出来る。

図５は以上で説明した図１の画素をマトリクス状に配置した例である。図５において、図が複雑化することを避けるために、コモン電極１１１は省略し、ＴＦＴ３０は記号で記載している。図５において、ＴＦＴ３０のゲート電極１０２が走査線１０に接続し、ドレイン電極１０６が映像信号線２０に接続している。画素の下部には、付加容量１５０を形成する容量電極１０８が画素電極１０１とオーバーラップして形成されている。容量電極１０８には、図示しないコモン電極１１１と接続する第２スルーホール１１０が記載されている。このようにして各画素に付加容量１５０を形成することが出来る。

図５は、画素を縦方向にインライン配置した構成であるが、画素をいわゆるデルタ配置とした場合についても同様にして本発明を適用することが出来る。すなわち、デルタ配置は、ここでは図示しないが、画素の位置が１行毎に画素の横寸法の半分だけ水平方向に移動することになる。この場合は、映像信号線２０が画素の１行毎に屈曲して形成されることになる。

図５は通常用いられている画素配置である。図５では、横方向の画素の数だけ映像信号線２０が存在している。対応するＩＣのピンの数は映像信号線２０の数だけ必要である。ＩＣのコストは、ピンの数に大きく影響される。図６は、映像信号線２０を横方向の画素の数の半分に低減できる駆動方法である。

図６において、走査線１０が２本ペアで横方向に延在している。ペアの走査線１０によって、横方向に配列する画素に交互に映像信号を供給するためのＴＦＴ３０を駆動する。第１の画素は上側の走査線１０によって駆動され、第２の画素は下側の走査線１０によって駆動される。すなわち、１水平走査期間を２つに分け、前半は第１の画素に対して映像信号を書き込み、後半は第２の画素に対して映像信号を書き込む。

この方法は、各画素に映像信号を書き込む時間が半分になる。また、走査線１０の数は、通常の場合の倍になる。しかし、走査線１０の数は映像信号線２０の数に比べて１／３以下なので、映像信号線２０の数が半分になるメリットのほうがＩＣのコスト削減には効果がある。図６に示す構成においても、付加容量１５０は、実施例１において説明したのと同様に形成することが出来る。本実施例では、付加容量１５０の位置が隣り同士で上下逆になるが、特性についてはなんら問題はない。

図７は本発明の第３の実施例を示す画素配置の例である。図７における各画素の駆動方法は図６で説明したのと同様であり、映像信号線２０の数を半分に出来るという利点を有する。図７の特徴は、映像信号線２０が存在しない、隣同士の画素間においても容量電極１０８を形成し、これによって付加容量１５０をさらに大きく出来ることである。

図７における映像信号線２０の存在しない画素間においても、光もれを防止するために、対向基板側には、遮光膜を形成する。したがって、この部分に付加容量１５０のための容量電極１０８を形成しても透過率の減少にはならない。図７において、間に映像信号線２０が存在しない隣同士の第１の画素と第２の画素の間に、それぞれの画素電極１０１とオーバーラップして容量電極１０８が形成されている。

図７において、容量電極１０８には、第１の画素および第２の画素において、図示しないコモン電極１１１と容量電極１０８を接続する第２スルーホール１１０が形成されている。スルーホールは画素内に設ける必要は無く、第１の画素と第２の画素第１の画素の間に設けて設けてもよい。さらに、図７では、隣り同士の第１の画素と第２の画素の間の容量電極１０８は連続しているが、必要に応じて分離してもよい。

ＤＳＣ（Ｄｉｇｉｔａｌ Ｓｔｉｌｌ Ｃａｍｅｒａ）等では、解像度を上げるために、画素の配置をデルタ配置にする場合がある。このようなデルタ配置においては、映像信号線２０を画素の１個おきに配置する構成が有利である。ＤＳＣ等では、解像度を上げるために、映像信号線２０の数が大きくなる一方、画素のサイズが小さいので、映像信号の書き込み期間も短くてすむからである。

図８は、画素をデルタ配置とし、かつ、横方向における画素のひとつおきに映像信号線２０を配置した例である。図８の構成は、画素がデルタ配置になっている他は、図６で説明した構成と同様である。但し、図８においては、画素をデルタ配置とするために、映像信号線２０が屈曲している。２本の走査線１０がペアで横方向に延在している、容量電極１０８が画素電極１０１とオーバーラップして形成されている等の構成は図６と同様である。

図９は本発明の第５の実施例を示す画素配置の例である。図９における各画素の配置および駆動方法は実施例４と同様である。図９の特徴は、映像信号線２０が存在しない、隣同士の画素間においても容量電極１０８を形成し、これによって付加容量１５０をさらに大きく出来ることである。この容量電極１０８の構成、作用効果は、実施例３における図７と同様である。

図９における映像信号線２０の存在しない画素間においても、光もれを防止するために、対向基板側には、遮光膜を形成することはデルタ配置の場合においても同様である。したがって、この部分に付加容量１５０のための容量電極１０８を形成しても透過率の減少にはならない。図９において、間に映像信号線２０が存在しない隣同士の第１の画素と第２の画素の間に、それぞれの画素電極１０１とオーバーラップして容量電極１０８が形成されている。

図９において、容量電極１０８には、第１の画素および第２の画素において、図示しないコモン電極１１１と容量電極１０８を接続する第２スルーホール１１０が形成されている。スルーホールは画素内に設ける必要は無く、第１の画素と第２の画素第１の画素の間に設けて設けてもよい。さらに、図９では、隣り同士の第１の画素と第２の画素の間の容量電極１０８は連続しているが、必要に応じて分離してもよい。

以上のように、デルタ配置の画素構造にも本発明を適用することによって、層数を低減したＩＰＳ方式において、ゲート電圧のＯＮ、ＯＦＦに起因する画素電位の変動を抑えることが出来る。

本発明においては、ゲート絶縁膜１０３に第１スルーホール１０４を、無機パッシベーション膜１０９に第２のスルーホールを形成する必要がある。しかし、無機パッシベーション膜１０９は、端子部を形成するためにスルーホールを形成するので、第２スルーホール１１０は端子部のスルーホールと同時に形成することが出来る。また、ゲート絶縁膜１０３も端子部を形成するためにスルーホールを形成することが多いので、第１スルーホール１０４も端子部のスパッタリングと同時に形成することが出来る。また、走査線１０駆動回路を内蔵する場合は、ゲート絶縁膜１０３にスルーホールを形成することは必須であるので、第１スルーホール１０４はこの時同時に形成することも出来る。

１０…走査線、 ２０…映像信号線、 ３０…ＴＦＴ、 １００…ＴＦＴ基板、 １０１…ゲート電極、 １０２…ゲート電極、 １０３…ゲート絶縁膜、 １０４…第１スルーホール、 １０５…半導体膜、 １０６…ドレイン電極、 １０７…ソース電極、 １０８…容量電極、 １０９…無機パッシベーション膜、 １１０…第２スルーホール、 １１１…コモン電極、 １１２…スリット、 １２０…レジスト、 １５０…付加容量、 ２００…液晶分子。

Claims (9)

1. ＴＦＴ基板と対向基板と前記ＴＦＴ基板と前記対向基板との間に液晶が挟持された液晶表示装置であって、
   前記ＴＦＴ基板において、走査線が第１の方向に延在して第２の方向に配列し、映像信号線が第２の方向に延在して第１の方向に配列し、前記走査線と前記映像信号線との間に画素が形成され、
   前記ＴＦＴ基板の上に画素電極が形成され、前記画素電極の上にゲート絶縁膜が形成され、前記ゲート絶縁膜の上に無機パッシベーション膜が形成され、前記無機パッシベーション膜の上にスリットを有するコモン電極が形成され、前記画素電極に映像信号が供給されることによって液晶が駆動され、
   金属または合金で形成された容量電極が前記ゲート絶縁膜の上で、かつ、前記無機パッシベーション膜の下に、前記画素電極と対向して形成され、
   前記画素電極はＴＦＴと接続し、前記容量電極は前記コモン電極と接続し、前記容量電極と前記画素電極とで付加容量を形成しており、
   前記ＴＦＴは、ゲート電極が前記画素電極と同層で形成され、前記ゲート電極の上に前記ゲート絶縁膜が形成され、前記ゲート絶縁膜の上に半導体層が形成され、前記半導体層の上にドレイン電極とソース電極が形成された構成であり、
   前記コモン電極は、前記スリット部分を残して全面に形成されており、
   前記容量電極は前記ドレイン電極および前記ソース電極と同層で形成されていることを特徴とする液晶表示装置。
2. 前記画素は前記第２の方向にインライン状に配列していることを特徴とする請求項１に記載の液晶表示装置。
3. 前記画素はデルタ配置をしていることを特徴とする請求項１に記載の液晶表示装置。
4. 前記ＴＦＴにおけるゲート絶縁膜は前記付加容量におけるゲート絶縁膜よりも膜厚が大きいことを特徴とする請求項１に記載の液晶表示装置。
5. ＴＦＴ基板と対向基板と前記ＴＦＴ基板と前記対向基板との間に液晶が挟持された液晶表示装置であって、
   前記ＴＦＴ基板において、第１の走査線と第２の走査線からなる走査線ペアが第１の方向に延在して第２の方向に配列し、映像信号線が第２の方向に延在して第１の方向に配列し、前記走査線ペアと前記映像信号線との間に第１の画素と第２の画素が前記第１の方向に並んで形成され、
   前記第１の走査線によって前記第１の画素が駆動され、前記第２の走査線によって前記第２の画素が駆動され、
   前記第１の画素に対応して第１のＴＦＴが形成され、前記第２の画素に対応して第２のＴＦＴが形成され、
   前記第１の画素および第２の画素において、前記ＴＦＴ基板の上に各々第１の画素電極と第２の画素電極が形成され、前記画素電極の上にゲート絶縁膜が形成され、前記ゲート絶縁膜の上に無機パッシベーション膜が形成され、前記無機パッシベーション膜の上にスリットを有するコモン電極が形成され、前記画素電極に映像信号が供給されることによって液晶が駆動され、
   金属または合金で形成された第１の容量電極が前記ゲート絶縁膜の上で、かつ、前記無機パッシベーション膜の下に、前記第１の画素電極と対向して形成され、
   金属または合金で形成された第２の容量電極が前記ゲート絶縁膜の上で、かつ、前記無機パッシベーション膜の下に、前記第２の画素電極と対向して形成され、
   前記第１の容量電極は前記コモン電極と接続し、前記第１の容量電極と前記第１の画素電極で第１の付加容量を形成し、
   前記第２の容量電極は前記コモン電極と接続し、前記第２の容量電極と前記第２の画素電極で第２の付加容量を形成しており、
   前記第１のＴＦＴおよび前記第２のＴＦＴは、ゲート電極が前記画素電極と同層で形成され、前記ゲート電極の上に前記ゲート絶縁膜が形成され、前記ゲート絶縁膜の上に半導体層が形成され、前記半導体層の上にドレイン電極とソース電極が形成された構成であり、
   前記コモン電極は、前記スリット部分を残して全面に形成されており、
   前記第１の容量電極および前記第２の容量電極は前記ドレイン電極および前記ソース電極と同層で形成されていることを特徴とする液晶表示装置。
6. 前記第１の画素および前記第２の画素は前記第２の方向にインライン状に配列していることを特徴とする請求項５に記載の液晶表示装置。
7. 前記第１の画素および前記第２の画素はデルタ配置をしていることを特徴とする請求項５に記載の液晶表示装置。
8. 前記第１の容量電極と前記第２の容量電極は連続していることを特徴とする請求項５に記載の液晶表示装置。
9. 前記第１のＴＦＴおよび前記第２のＴＦＴにおけるゲート絶縁膜は前記第１の付加容量および前記第２の付加容量におけるゲート絶縁膜よりも膜厚が大きいことを特徴とする請求項５に記載の液晶表示装置。

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